CN100442445C - 制作栅极与蚀刻导电层的方法 - Google Patents

Abstract

本发明提供制作栅极的方法与蚀刻导电层的方法。首先，提供一基底，基底表面依序包括一介电层与一导电层。接着于导电层上形成一图案化氮硅层当作图案化硬掩模，且图案化氮硅层的氢含量高于每立方厘米1E 22原子(atoms/cm³)。随后利用图案化硬掩模当作掩模来蚀刻导电层与介电层。最后，利用一蚀刻溶液去除图案化硬掩模。

Description

制作栅极与蚀刻导电层的方法

技术领域

本发明涉及制作栅极的方法与蚀刻导电层的方法，尤其涉及一种先利用高氢含量的图案化氮硅层当作图案化硬掩模来蚀刻多晶硅与硅氧化合物，再以低温磷酸溶液去除图案化氮硅层的方法，藉此有效去除图案化氮硅层而不会损伤多晶硅与硅氧化合物的结构。

背景技术

在半导体集成电路的工艺中，金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管是一种极重要的电子元件。随着半导体工艺进入深亚微米时代，金属氧化物半导体晶体管的工艺步骤也有许多的改进与要求，不但所使用的栅极介电层愈来愈薄，而且对于栅极介电层的性能表现的要求也日渐提高，以期制造出体积小而高质量的金属氧化物半导体晶体管。因此，现今对于形成栅极介电层之后的各式工艺是否会损伤栅极介电层也愈加重视。

请参阅图1至图4，图1至图4为常见以图案化硬掩模制作栅极的方法示意图。如图1所示，一般金属氧化物半导体晶体管的栅极工艺是先在半导体基底12上依序形成一介电层14、一导电层16、一掩模层18，与一光致抗蚀剂层24，其中介电层14通常包括硅氧化合物，而导电层16则包括掺杂多晶硅。接着如图2所示，利用曝光暨显影工艺，来图案化光致抗蚀剂层24。然后如图3所示，先利用图案化的光致抗蚀剂层24作为蚀刻掩模以蚀刻掩模层18，成为一图案化硬掩模18a后，接着再利用灰化(ashing)工艺来去除光致抗蚀剂层24。如图4所示，随后利用图案化硬掩模18a当作蚀刻掩模来蚀刻导电层16与介电层14，形成栅极26，再行去除图案化硬掩模18a，藉以形成金属氧化物半导体晶体管的栅极结构。

如本领域技术人员所熟知，在形成栅极结构之后，会再于栅极结构相对两侧的基底中形成轻掺杂漏极结构(1ightly doped drain，LDD)。接着于栅极结构侧边形成间隙壁(spacer)，并以此栅极结构及间隙壁作为掩模，进行离子注入步骤，以于半导体基底中形成源极/漏极区。最后再于栅极结构、源极/漏极区的表面形成一自对准金属硅化物(self-aligned silicide，salicide)，以提升栅极结构、源极/漏极区与金属插塞之间的欧姆接触(Ohmi contact)。

然而在去除图案化硬掩模18a的过程中，却衍生出严重的问题。请参阅图5，图5为传统以氧化物(oxide)或氮氧化合物(oxynitride)当作图案化硬掩模所制作的栅极的示意图。由于传统的半导体工艺大多是以氧化物或是氮氧化合物当作栅极结构的图案化硬掩模，之后再用稀释的氢氟酸(DHF)来去除此种图案化硬掩模。但如图5所示，由于氢氟酸能迅速蚀刻氧化物，因此在去除图案化硬掩模时很容易就会蚀刻到同样是由硅氧化合物构成的介电层14，导致介电层14产生底切(undercut)等损伤及缺陷，进而影响到元件可靠度(device reliability)。

有鉴于此，之后现有技术便改用氮硅化合物当作图案化硬掩模18a的材料。请参阅图6，图6为现有以氮硅化合物当作图案化硬掩模所制作的栅极的示意图。在现有去除氮硅硬掩模的方法中，是将半导体基底浸入具有155至170℃磷酸溶液的蚀刻槽中，藉以蚀刻去除具有氮硅化合物的图案化硬掩模。然而如图6所示，在去除图案化硬掩模的同时，热磷酸也会蚀刻并损害多晶硅导电层16的表面，导致栅极26的形状或表面状态出现缺陷，进而影响后续所形成的自对准金属硅化物的质量，造成栅极26的高阻值问题而影响到其电性表现。

如上所述，为了避免高温的磷酸溶液破坏多晶硅导电层，目前又有使用低温的磷酸溶液来去除氮硅硬掩模的技术在发展中。然而，由于现有氮硅硬掩模的化性稳定，因此低温磷酸蚀刻氮硅硬掩模的速度非常缓慢，导致蚀刻工艺耗时冗长，增加制作成本，而且也无法完全去除干净。

发明内容

据此，本发明的主要目的在于提供一种制作栅极的方法与一种蚀刻导电层的方法，以解决现有技术无法克服的难题，进而有效去除氮硅层而不损伤多晶硅。

根据本发明，提供一种制作栅极的方法。首先，提供一基底，基底表面依序包括一介电层与一导电层。之后，于导电层上形成一图案化硬掩模，且图案化硬掩模包括氢含量高于每立方厘米1E 22原子的氮硅化合物。接着，利用图案化硬掩模当作掩模来蚀刻导电层与介电层。最后，利用一蚀刻溶液去除图案化硬掩模。

根据本发明，另提供一种蚀刻导电层的方法。首先，提供一基底，基底表面依序包括一介电层与一导电层。接着于导电层上形成一图案化氮硅层，且图案化氮硅层的氢含量高于每立方厘米1E 22原子。随后利用图案化氮硅层当作掩模来蚀刻导电层与介电层。最后，利用一蚀刻溶液去除图案化氮硅层。

由于本发明利用高氢含量的氮硅层当作图案化硬掩模来蚀刻多晶硅导电层，再以低温磷酸溶液去除氮硅层，因此可以有效去除氮硅层，而不会损伤多晶硅导电层或氧化物介电层。

为了进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。

附图说明

图1至图4为常见以图案化硬掩模制作栅极的方法示意图；

图5为传统以氧化物或氮氧化合物当作图案化硬掩模所制作的栅极的示意图；

图6为现有以氮硅化合物当作图案化硬掩模所制作的栅极的示意图；

图7至图12为本发明的一优选实施例蚀刻导电层的方法示意图；

图13至图18显示的是本发明另一优选实施例蚀刻导电层的方法示意图；

图19为氮硅层的成分与氮硅层的蚀刻速率的表格示意图；

图20为氮硅层的总氢含量与氮硅层的蚀刻速率的关系示意图。

简单符号说明

1     氮硅层        2    氮硅层

3     氮硅层        4    氮硅层

12    半导体基底    14   介电层

16    导电层        18   掩模层

18a   图案化硬掩模  24   光致抗蚀剂层

26    栅极          32   基底

34    介电层                34a    图案介电层

36    导电层                36a    图案化导电层

38    氮硅层                38a    图案化氮硅层

42    硅氧层                42a    图案化硅氧层

44    图案化光致抗蚀剂层    46     图案化硬掩模

56    图案化硬掩模

具体实施方式

本发明涉及一种制作一般金属氧化物半导体晶体管的栅极、应变硅晶体管的栅极、各式存储器的栅极或是电容等半导体元件的方法。请参阅图7至图12，图7至图12为本发明的一优选实施例蚀刻导电层的方法示意图。需注意的是图式仅以说明为目的，并未依照原尺寸作图。

如图7所示，首先，提供一基底32，基底32表面依序包括一介电层34与一导电层36。其中，基底32可以为半导体晶片或硅覆绝缘(silicon-on-insulator，SOI)等的n型半导体基底或者p型半导体基底。介电层34通常包括硅氧化合物等高介电常数(high-k)材料，例如利用快速热氧化(rapid thermal oxidation，RTO)工艺与远程等离子体氮化(remote plasmanitridation，RPN)处理而形成二氧化硅的介电层34。另外，导电层36可以由硅、多晶硅或掺杂多晶硅等材料所构成。

接着如图8所示，于导电层36上依序形成一氮硅层38、一硅氧层42与一图案化光致抗蚀剂层44。亦即，可先利用化学气相沉积(chemical vapordeposition，CVD)工艺沉积氮硅层38，其厚度约介于50至1000埃(angstrom)，例如为300埃，再于其上沉积一厚度介于50至1000埃的硅氧层42，例如为100埃，之后再于硅氧层42表面旋转涂布光致抗蚀剂层，接着进行一曝光暨显影工艺，以使光致抗蚀剂层成为一图案化光致抗蚀剂层44。

于此优选实施例中，氮硅层38的应力约介于-1.0Gpa至2.0Gpa(即介于1.0Gpa的压缩应力与2.0Gpa的伸张应力间)，且氮硅层38包括30至80原子百分比的硅、20至70原子百分比的氮及0至10原子百分比的氧。特别注意的是，氮硅层38的氢含量高于每立方厘米1E 22原子。

如图9所示，接着利用图案化光致抗蚀剂层44当作掩模蚀刻硅氧层42与氮硅层38，以使图案化光致抗蚀剂层44的图案转移至硅氧层42与氮硅层38，分别成为一图案化硅氧层42a与一图案化氮硅层38a。接着如图10所示，利用灰化工艺来去除图案化光致抗蚀剂层44，留下图案化硅氧层42a与图案化氮硅层38a形成一图案化硬掩模46，以使图案化硬掩模46具有较高的相对蚀刻比。随后如图11所示，利用图案化硬掩模46当作掩模来蚀刻导电层36与介电层34。在蚀刻导电层36与介电层34的同时，图案化硅氧层42a亦可能会遭受蚀刻而消耗，甚至是被蚀刻殆尽，于基底32上留下图案化介电层34a、图案化导电层36a与图案化氮硅层38a。

最后如图12所示，进行一湿蚀刻工艺，利用一蚀刻溶液来去除图案化硬掩模46，留下图案化导电层36a与图案化介电层34a。其中，图案化导电层36a可用来作为金属氧化物半导体晶体管的栅极、应变硅晶体管的栅极、或是电容、电阻、保险丝等的半导体元件。而于去除图案化硬掩模46之后，可依需要进行下一工艺，例如，轻掺杂漏极结构的制作或其它半导体工艺技术的进行，此为本领域技术人员所熟知，在此不多加赘述。

依据本发明的优选实施例，上述湿蚀刻工艺使用温度约介于60℃至155℃的蚀刻溶液来移除图案化硬掩模46。此蚀刻溶液包括磷酸，例如为磷酸水溶液，且磷酸浓度依照蚀刻温度、蚀刻时间与被蚀刻物的成分等因素而异，使氮硅层的蚀刻速率约介于每分钟40至400埃(angstrom/min)。此外，蚀刻溶液可视需要而含有其它添加剂，例如缓冲剂及/或其它酸类。

特别注意的是，由于本发明的图案化硬掩模可利用60℃至155℃的较低温磷酸溶液移除，因此能有效地避免现有高温磷酸溶液的强效蚀刻伤害图案化多晶硅导电层，进而避免图案化多晶硅导电层的缺陷破坏元件性能。

另外，本发明形成图案化硬掩模46的步骤中亦可不需形成上述优选实施例的硅氧层42。请参阅图13至图18，其显示的是本发明另一优选实施例蚀刻导电层的方法示意图，其中相同的元件仍沿用前一实施例的相同符号来表示。如图13所示，首先，提供一基底32，基底32表面依序包括一介电层34与一导电层36，其中基底32可以为半导体晶片或硅覆绝缘基底，介电层34通常包括硅氧化合物等高介电常数材料，而导电层36包括硅、多晶硅或掺杂多晶硅等材料。

接着如图14所示，于导电层36上依序形成一氮硅层38与一图案化光致抗蚀剂层44，例如先进行沉积工艺来沉积氮硅层38再旋转涂布光致抗蚀剂层，之后进行一曝光暨显影工艺，以使光致抗蚀剂层成为一图案化光致抗蚀剂层44。于此优选实施例中，氮硅层38包括30至80原子百分比的硅、20至70原子百分比的氮及0至10原子百分比的氧，特别注意的是，氮硅层38的氢含量同样高于每立方厘米1E 22原子。

如图15所示，接着利用图案化光致抗蚀剂层44当作掩模蚀刻氮硅层38，以使图案化光致抗蚀剂层44的图案转移至氮硅层38，成为一图案化氮硅层38a。之后如图16所示，去除图案化光致抗蚀剂层44，以形成一图案化硬掩模56。接着如图17所示，利用图案化氮硅层38a当作掩模来蚀刻导电层36与介电层34，于基底32上留下图案化介电层34a、图案化导电层36a与图案化氮硅层38a。最后如图18所示，进行一湿蚀刻工艺，利用温度约介于60℃至155℃且包括磷酸的蚀刻溶液来去除图案化氮硅层38a，留下图案化导电层36a与图案化介电层34a。

由于低温磷酸溶液对于高氢含量的氮硅化合物具有良好的蚀刻速率与蚀刻效果。请参阅图19与图20，图19为氮硅层的成分与氮硅层的蚀刻速率的表格示意图，而图20为氮硅层的总氢含量与氮硅层的蚀刻速率的关系示意图。其中，氮硅层成分的数据利用红外线光谱仪(Fourier transform infrared，FTIR)分析传统氮硅层、氮硅层1、氮硅层2、氮硅层3与氮硅层4五组样品而得，再利用120℃的磷酸水溶液来分别进行这五组氮硅层的湿蚀刻，以得到各氮硅层的蚀刻速率。由图19与图20中可得知，氮硅层的蚀刻速率与氮硅层的总氢含量呈正相关的趋势。氮硅层的总氢含量愈高，氮硅层的蚀刻速率亦随之增加。

以120℃的磷酸水溶液蚀刻传统氮硅层时，其蚀刻速率仅约每分钟10埃(angstrom/min)，因此需花费冗长的时间去进行蚀刻工艺方能去除氮硅层。相较之下，当氮硅层的总氢含量达每立方厘米2.50E 22原子时，氮硅层的蚀刻速率可高达每分钟100埃，使得氮硅层的蚀刻工艺所需时间大为减少。因为本发明利用氢含量高于每立方厘米1E 22原子的图案化氮硅层38a当作图案化硬掩模46，所以仅需用120℃的磷酸溶液即可迅速地去除图案化氮硅层38a。

另一方面，由于低温磷酸溶液不但能迅速蚀刻高氢含量的氮硅层，且对多晶硅与氧化物的蚀刻速率较缓慢，因此本发明既可有效去除氮硅层，且可以避免现有高温磷酸蚀刻溶液侵蚀多晶硅导电层或氧化物介电层，进而降低成本、控制元件质量、提升产品可靠度。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (21)

1.一种制作栅极的方法，其包括下列步骤：

提供基底，该基底表面依序包括介电层与导电层；

于该导电层上形成图案化硬掩模，且该图案化硬掩模包括氢含量高于每立方厘米1E 22原子的氮硅化合物；

利用该图案化硬掩模当作掩模来蚀刻该导电层与该介电层；以及

利用蚀刻溶液去除该图案化硬掩模。

2.如权利要求1所述的制作栅极的方法，其中该基底包括半导体晶片或硅覆绝缘基底。

3.如权利要求1所述的制作栅极的方法，其中该图案化硬掩模的氮硅化合物还包括30至80原子百分比的硅、20至70原子百分比的氮及0至10原子百分比的氧。

4.如权利要求1所述的制作栅极的方法，其中该介电层包括硅氧化合物。

5.如权利要求1所述的制作栅极的方法，其中该导电层包括多晶硅。

6.如权利要求1所述的制作栅极的方法，其中形成该图案化硬掩模的步骤包括：

于该导电层上依序形成氮硅层与光致抗蚀剂层；

对该光致抗蚀剂层进行曝光暨显影工艺，以使该光致抗蚀剂层成为图案化光致抗蚀剂层；

利用该图案化光致抗蚀剂层当作掩模蚀刻该氮硅层，以使该图案化光致抗蚀剂层的图案转移至该氮硅层，成为图案化氮硅层；以及

去除该图案化光致抗蚀剂层。

7.如权利要求1所述的制作栅极的方法，其中该图案化硬掩模还包括硅氧化合物。

8.如权利要求7所述的制作栅极的方法，其中形成该图案化硬掩模的步骤包括：

于该导电层上依序形成氮硅层、硅氧层与图案化光致抗蚀剂层；

利用该图案化光致抗蚀剂层当作掩模蚀刻该硅氧层与该氮硅层，以使该图案化光致抗蚀剂层的图案转移至该硅氧层与该氮硅层，分别成为图案化硅氧层与图案化氮硅层；以及

去除该图案化光致抗蚀剂层。

9.如权利要求1所述的制作栅极的方法，其中该蚀刻溶液至少包括磷酸。

10.如权利要求1所述的制作栅极的方法，其中该蚀刻溶液的温度大于60℃，小于155℃。

11.一种蚀刻导电层的方法，其包括下列步骤：

提供基底，该基底表面依序包括介电层与导电层；

于该导电层上形成图案化氮硅层，且该图案化氮硅层的氢含量高于每立方厘米1E 22原子；

利用该图案化氮硅层当作掩模来蚀刻该导电层与该介电层；以及

利用蚀刻溶液去除该图案化氮硅层。

12.如权利要求11所述的蚀刻导电层的方法，其中该基底包括半导体晶片或硅覆绝缘基底。

13.如权利要求11所述的蚀刻导电层的方法，其中该图案化氮硅层还包括30至80原子百分比的硅、20至70原子百分比的氮及0至10原子百分比的氧。

14.如权利要求11所述的蚀刻导电层的方法，其中该介电层包括硅氧化合物。

15.如权利要求11所述的蚀刻导电层的方法，其中该导电层包括多晶硅。

16.如权利要求11所述的蚀刻导电层的方法，其中形成该图案化氮硅层的步骤包括：

于该导电层上依序形成氮硅层与光致抗蚀剂层；

对该光致抗蚀剂层进行曝光暨显影工艺，以使该光致抗蚀剂层成为图案化光致抗蚀剂层；

利用该图案化光致抗蚀剂层当作掩模蚀刻该氮硅层，以使该图案化光致抗蚀剂层的图案转移至该氮硅层，成为该图案化氮硅层；以及

去除该图案化光致抗蚀剂层。

17.如权利要求11所述的蚀刻导电层的方法，其中形成该图案化氮硅层的步骤还包括于该图案化氮硅层表面上形成图案化硅氧层，该图案化氮硅层与该图案化硅氧层构成图案化硬掩模。

18.如权利要求17所述的蚀刻导电层的方法，其中形成该图案化硬掩模的步骤包括：

于该导电层上依序形成氮硅层、硅氧层与图案化光致抗蚀剂层；

利用该图案化光致抗蚀剂层当作掩模蚀刻该硅氧层与该氮硅层，以使该图案化光致抗蚀剂层的图案转移至该硅氧层与该氮硅层，分别成为该图案化硅氧层与该图案化氮硅层；以及

去除该图案化光致抗蚀剂层。

19.如权利要求11所述的蚀刻导电层的方法，其中该蚀刻溶液至少包括磷酸。

20.如权利要求11所述的蚀刻导电层的方法，其中该蚀刻溶液的温度大于60℃，小于155℃。

21.如权利要求11所述的蚀刻导电层的方法，其中该导电层是作为金属氧化物半导体晶体管的栅极、应变硅晶体管的栅极、或是电容、电阻、保险丝的半导体元件。

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