WO2013073495A1 - アクティブマトリクス基板、液晶表示装置およびアクティブマトリクス基板の製造方法 - Google Patents

アクティブマトリクス基板、液晶表示装置およびアクティブマトリクス基板の製造方法 Download PDF

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WO2013073495A1
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由瑞 守屋
登 中西
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シャープ株式会社
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    • G02F2201/40—Arrangements for improving the aperture ratio

Definitions

  • the present invention relates to an active matrix substrate, and more particularly to an active matrix substrate having a two-layer structure electrode including an upper layer electrode and a lower layer electrode.
  • the present invention also relates to a liquid crystal display device including such an active matrix substrate and a method for manufacturing such an active matrix substrate.
  • the liquid crystal display device has a feature that it is thin and has low power consumption, and is widely used in various fields.
  • active matrix liquid crystal display devices have high contrast ratios, excellent response characteristics, and high performance, so they are used in televisions, monitors, and notebook computers. In recent years, the market scale has expanded. .
  • An active matrix liquid crystal display device generally includes an active matrix substrate (sometimes referred to as a “TFT substrate”) in which a thin film transistor (TFT) is formed as a switching element for each pixel, and a counter substrate on which a color filter or the like is formed. (Sometimes referred to as a “color filter substrate”) and a liquid crystal layer provided between the active matrix substrate and the counter substrate.
  • TFT substrate active matrix substrate
  • color filter substrate a liquid crystal layer provided between the active matrix substrate and the counter substrate.
  • the active matrix type liquid crystal display device various display modes are proposed and adopted depending on the application.
  • the display mode include a TN (Twisted Nematic) mode, a VA (Vertical Alignment) mode, an IPS (In-Plane-Switching) mode, and an FFS (Fringe Field Switching) mode.
  • TN Transmission Nematic
  • VA Very Alignment
  • IPS In-Plane-Switching
  • FFS Frringe Field Switching
  • a “two-layer electrode structure” is used for the active matrix substrate.
  • the two-layer electrode structure is a structure in which a lower layer electrode, a dielectric layer that covers the lower layer electrode, and an upper layer electrode that overlaps the lower layer electrode through the dielectric layer are provided on an interlayer insulating layer that covers the thin film transistor.
  • a common electrode is provided as a lower layer electrode, and a pixel electrode having a plurality of slits is provided as an upper layer electrode. Both the common electrode and the pixel electrode are made of a transparent conductive material.
  • Patent Document 2 in the FFS mode, a configuration in which a pixel electrode is provided as a lower layer electrode and a common electrode in which a plurality of slits are formed is provided as an upper layer electrode is also known.
  • an opening for exposing a part of the drain electrode is provided in order to electrically connect the pixel electrode and the drain electrode of the thin film transistor. It is necessary to form both the covering interlayer insulating layer and the dielectric layer located between the electrodes.
  • the taper portion (inclined side surface) of the opening portion of the interlayer insulating layer is also dug by etching when forming the opening portion of the dielectric layer, and the side surface shape of the contact hole becomes steep. For this reason, a pixel electrode having a relatively small thickness may be disconnected in the contact hole (referred to as “step disconnection”). Therefore, in order to avoid poor connection due to pixel electrode disconnection, the opening of the dielectric layer should be entirely located inside the opening of the interlayer insulating layer when viewed from the normal direction of the substrate. Formed.
  • the opening of the dielectric layer tends to have a large finished diameter in the in-plane direction of the substrate. Therefore, the diameter of the opening of the interlayer insulating layer including the opening of the dielectric layer on the inner side must be increased.
  • the drain electrode not only serves as an electrical connection to the pixel electrode, but also serves to shield a region where the orientation of the liquid crystal molecules is disturbed in the vicinity of the tapered portion of the opening of the interlayer insulating layer. Therefore, when the diameter of the opening of the interlayer insulating layer is increased, it is necessary to increase the size of the drain electrode.
  • the drain electrode is typically in the same layer as the signal wiring (that is, formed by patterning the same conductive film). Accordingly, when a standard pixel configuration in which the ratio of the horizontal pixel pitch to the vertical pixel pitch (H / V ratio) is 1: 3 in a high-definition liquid crystal display device, the size of the drain electrode is adopted. Is larger for the reason described above, it is impossible to sufficiently secure the same interlayer space in the horizontal direction. For this reason, there is a restriction on the definition, and manufacturing with high definition becomes difficult. Specifically, it becomes difficult to manufacture at a pixel density of 370 ppi or more.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide an active matrix substrate that can be manufactured with a higher definition than before even though it has a two-layer electrode structure. is there.
  • An active matrix substrate includes a substrate, a thin film transistor supported by the substrate, and having a semiconductor layer, a gate electrode, a source electrode, and a drain electrode, and extends substantially parallel to a first direction.
  • a scanning line electrically connected to the gate electrode; a signal line extending substantially parallel to a second direction orthogonal to the first direction and electrically connected to the source electrode of the thin film transistor;
  • a first interlayer insulating layer provided to cover the thin film transistor; a lower layer electrode provided on the first interlayer insulating layer; a dielectric layer provided on the lower layer electrode; and provided on the dielectric layer
  • An upper layer electrode that overlaps at least a part of the lower layer electrode via the dielectric layer, and the first interlayer insulating layer and the dielectric layer include the upper electrode.
  • One of the first direction and the second direction of the first opening includes a first opening formed in one interlayer insulating layer and a second opening formed in the dielectric layer The width along the direction of the second opening is smaller than the width along the one direction of the second opening, and when viewed from the normal direction of the substrate, a part of the outline of the second opening is It is located inside the outline of the first opening.
  • each of the first opening and the second opening has a rectangular shape when viewed from the normal direction of the substrate.
  • the outline of the second opening when viewed from the normal direction of the substrate, includes two sides substantially parallel to the one direction, and one of the two sides is , Partially located inside the contour of the first opening.
  • the outline of the second opening when viewed from the normal direction of the substrate, includes two sides substantially parallel to the one direction, and both of the two sides are partially Therefore, it is located inside the outline of the first opening.
  • the width of the first opening along the other direction of the first direction and the second direction is the width of the second opening along the other direction. Bigger than.
  • the upper layer electrode is in contact with the drain electrode in the first contact hole.
  • the active matrix substrate according to the present invention further includes a connection electrode formed of the same conductive film as the lower layer electrode, and the connection electrode is in contact with the drain electrode in the first contact hole.
  • the upper layer electrode is in contact with the connection electrode.
  • the active matrix substrate according to the present invention includes a gate insulating layer provided between the semiconductor layer and the gate electrode, and a second electrode provided to cover the gate electrode or the semiconductor layer.
  • An interlayer insulating layer wherein at least the second interlayer insulating layer of the gate insulating layer and the second interlayer insulating layer is a second contact hole exposing a part of the semiconductor layer,
  • a second contact hole for electrically connecting the drain electrode is formed in the semiconductor layer, and when viewed from the normal direction of the substrate, at least a part of the second contact hole is the first contact hole. It overlaps the contact hole.
  • the center of the first contact hole when viewed from the normal direction of the substrate, is shifted from the center of the second contact hole.
  • the upper layer electrode and the lower layer electrode are each formed of a transparent conductive material.
  • the width of the first opening along the first direction is smaller than the width of the second opening along the first direction.
  • the liquid crystal display device includes an active matrix substrate having the above-described configuration, a counter substrate disposed to face the active matrix substrate, a liquid crystal layer provided between the active matrix substrate and the counter substrate, .
  • the liquid crystal display device has a plurality of pixels arranged in a matrix, and the upper layer electrode functions as a pixel electrode.
  • the upper layer electrode has a plurality of slits.
  • the lower electrode, the dielectric layer, and the upper electrode constitute an auxiliary capacitor.
  • the liquid crystal display device according to the present invention performs display in the VA mode.
  • the liquid crystal display device according to the present invention performs display in the FFS mode.
  • An active matrix substrate manufacturing method includes: a thin film transistor having a semiconductor layer, a gate electrode, a source electrode, and a drain electrode; and a substantially thin film extending in a first direction and electrically connected to the gate electrode of the thin film transistor. And a signal wiring extending substantially parallel to a second direction orthogonal to the first direction and electrically connected to the source electrode of the thin film transistor.
  • a method comprising: forming a thin film transistor on a substrate (A); forming an interlayer insulating layer covering the thin film transistor and having a first opening (B); and A step (C) of forming a lower layer electrode on the interlayer insulating layer and a dielectric layer having a second opening are formed on the lower layer electrode.
  • Step (D) is an upper layer electrode overlying at least a part of the lower layer electrode via the dielectric layer on the dielectric layer, the contact hole including the first opening and the second opening.
  • (E) forming an upper layer electrode electrically connected to the drain electrode, wherein the step (B) and the step (D) are performed in the first direction of the first opening.
  • the width along one direction of the second direction is smaller than the width along the one direction of the second opening and when viewed from the normal direction of the substrate, It is executed so that a part of the outline of the second opening is located inside the outline of the first opening.
  • an active matrix substrate that can be manufactured with a higher definition than the prior art despite having a two-layer electrode structure.
  • FIGS. 2A and 2B schematically show an active matrix substrate 100A according to a preferred embodiment of the present invention, in which FIG. 1A is a cross-sectional view taken along the line 2A-2A ′ in FIG. 1, and FIG. FIG. 2 is a cross-sectional view taken along line 2B-2B ′. It is a figure which shows typically the active matrix substrate 1000 of a comparative example, and is a top view which shows the area
  • FIG. 1A is a cross-sectional view taken along the line 2A-2A ′ in FIG. 1
  • FIG. 2 is a cross-sectional view taken along line 2B-2B ′.
  • FIG. 1A is a cross-sectional view taken along the line 2A-2A ′ in FIG. 1
  • FIG. 2 is a cross-sectional view taken along line 2B-2B ′.
  • FIG. 1A is a cross-sectional view taken along the line 2A-2A ′ in FIG. 1
  • FIG. 2
  • FIG. 4 is a view schematically showing an active matrix substrate 1000 of a comparative example, and is a cross-sectional view taken along line 4A-4A ′ in FIG. 3.
  • FIG. 7 is a process cross-sectional view for explaining a method of manufacturing the active matrix substrate 100A, wherein (a1) to (a3) correspond to the cross section taken along line 2A-2A ′ in FIG. 1, and (b1) to (b3 ) Corresponds to a cross section taken along line 5B-5B 'in FIG.
  • FIG. 7 is a process cross-sectional view for explaining a method of manufacturing the active matrix substrate 100A, wherein (a1) to (a3) correspond to the cross section taken along line 2A-2A ′ in FIG.
  • FIG. 7 is a process cross-sectional view for explaining a method of manufacturing the active matrix substrate 100A, wherein (a1) and (a2) correspond to the cross section taken along line 2A-2A ′ in FIG. 1, and (b1) and (b2 ) Corresponds to a cross section taken along line 5B-5B 'in FIG.
  • FIG. 7 is a process cross-sectional view for explaining a method of manufacturing the active matrix substrate 100A, wherein (a1) and (a2) correspond to the cross section taken along line 2A-2A ′ in FIG.
  • FIGS. 10A and 10B schematically show an active matrix substrate 100B according to a preferred embodiment of the present invention, in which FIG. 9A is a cross-sectional view taken along the line 10A-10A ′ in FIG. 9, and FIG. FIG. 10 is a cross-sectional view taken along line 10B-10B ′. It is a figure which shows typically the active matrix substrate 100C in suitable embodiment of this invention, and is a top view which shows the area
  • FIGS. 12A and 12B schematically show an active matrix substrate 100C according to a preferred embodiment of the present invention, in which FIG. 11A is a cross-sectional view taken along the line 12A-12A ′ in FIG. 11, and FIG. FIG. 12 is a cross-sectional view taken along the line 12B-12B ′. It is a figure which shows typically active matrix board
  • FIGS. 14A and 14B schematically show an active matrix substrate 100D according to a preferred embodiment of the present invention, in which FIG. 13A is a cross-sectional view taken along the line 14A-14A ′ in FIG. 13, and FIG. FIG.
  • FIG. 14 is a sectional view taken along the line 14B-14B ′.
  • 1 is a cross-sectional view schematically showing a liquid crystal display device 200 in which active matrix substrates 100A to 100D in a preferred embodiment of the present invention can be used. It is a figure which shows the example of the pixel structure at the time of employ
  • FIG. 1 is a plan view schematically showing an active matrix substrate 100A
  • FIGS. 2A and 2B are cross-sectional views taken along lines 2A-2A ′ and 2B-2B ′ in FIG. 1, respectively. It is.
  • the active matrix substrate 100A is used in a liquid crystal display device that performs display in the VA mode.
  • the liquid crystal display device has a plurality of pixels arranged in a matrix, and FIG. 1 shows a region corresponding to one pixel of the liquid crystal display device.
  • the active matrix substrate 100A includes a substrate 10, a thin film transistor (TFT) 20, a scanning wiring 11, and a signal wiring 12, as shown in FIGS. 1, 2A, and 2B.
  • TFT thin film transistor
  • the substrate 10 is transparent and has an insulating property.
  • the substrate 10 is typically a glass substrate.
  • the TFT 20 is supported on the substrate 10.
  • the TFT 20 includes a semiconductor layer 21, a gate electrode 22, a source electrode 23 and a drain electrode 24.
  • the TFT 20 in this embodiment is a top gate type TFT.
  • the TFT 20 has a so-called double gate structure having two gates (that is, two gate electrodes 22 are provided).
  • the scanning wiring (sometimes referred to as “gate bus line”) 11 extends substantially parallel to a certain direction (first direction).
  • first direction is the horizontal direction on the display surface of the liquid crystal display device.
  • the scanning wiring 11 is electrically connected to the gate electrode 22 of the TFT 20.
  • the signal wiring (sometimes referred to as “source bus line”) 12 extends substantially parallel to a direction (second direction) orthogonal to the first direction.
  • the second direction is a vertical direction on the display surface of the liquid crystal display device.
  • the signal wiring 12 is electrically connected to the source electrode 23 of the TFT 20.
  • the base coat layer 13 is formed on the surface of the substrate 10, and the semiconductor layer 21 of the TFT 20 is provided on the base coat layer 13.
  • various known semiconductor materials can be used.
  • amorphous silicon, polycrystalline silicon, continuous grain boundary crystal silicon (CGS), or the like can be used.
  • an oxide semiconductor such as an In—Ga—Zn—O-based semiconductor (IGZO) may be used.
  • the gate insulating layer 14 is formed so as to cover the semiconductor layer 21, and the scanning wiring 11 and the gate electrode 22 are provided on the gate insulating layer 14. That is, the gate insulating layer 14 is provided between the semiconductor layer 21 and the gate electrode 22. In the present embodiment, the portion of the scanning wiring 11 that overlaps the semiconductor layer 21 functions as the gate electrode 22.
  • the interlayer insulating layer 15 is provided so as to cover the scanning wiring 11 and the gate electrode 22, and the signal wiring 12, the source electrode 23 and the drain electrode 24 are provided on the interlayer insulating layer 15.
  • contact holes 32 and 33 exposing a part of the semiconductor layer 21 are formed.
  • the former contact hole 32 is for electrically connecting the drain electrode 24 to the semiconductor layer 21.
  • the semiconductor layer 21 and the drain electrode 24 are electrically connected to each other.
  • the latter contact hole 33 is for electrically connecting the source electrode 23 to the semiconductor layer 21.
  • the semiconductor layer 21 and the source electrode 23 are electrically connected to each other.
  • the active matrix substrate 100A further includes an interlayer insulating layer 16, a lower layer electrode 17, a dielectric layer 18, and an upper layer electrode 19, as shown in FIGS. 1, 2A, and 2B.
  • the interlayer insulating layer 16 is provided so as to cover the TFT 20. More specifically, the interlayer insulating layer 16 is formed on the signal wiring 12, the source electrode 23, the drain electrode 24, and the like.
  • the relatively upper interlayer insulating layer 16 is referred to as a “first interlayer insulating layer”
  • the relatively lower interlayer insulating layer 15 is referred to as a “second interlayer insulating layer”.
  • the lower layer electrode 17 is provided on the first interlayer insulating layer 16.
  • the lower layer electrode 17 is formed so as to be continuous over all the pixels. However, the lower layer electrode 17 is not formed near the contact hole 31 described later.
  • the dielectric layer 18 is provided on the lower layer electrode 17.
  • the upper layer electrode 19 is provided on the dielectric layer 18.
  • the upper layer electrode 19 overlaps at least part of the lower layer electrode 17 with the dielectric layer 18 in between.
  • the upper layer electrode 19 is formed independently (separated) for each pixel.
  • the upper layer electrode 19 is a so-called solid electrode that occupies substantially the whole of each pixel and has no slits or openings.
  • the upper layer electrode 19 is electrically connected to the drain electrode 24 of the TFT 20, and a display signal voltage is supplied from the signal wiring 11 through the TFT 20. That is, the upper layer electrode 19 functions as a pixel electrode.
  • the lower layer electrode 17 is supplied with an auxiliary capacitance voltage (Cs voltage) and functions as an auxiliary capacitance line and an auxiliary capacitance electrode. That is, the lower layer electrode 17 and the upper layer electrode 19 and the dielectric layer 18 positioned therebetween constitute an auxiliary capacitance.
  • the upper layer electrode 19 that functions as a pixel electrode and the lower layer electrode 17 that functions as an auxiliary capacitance electrode are each formed of a transparent conductive material (for example, ITO).
  • a contact hole 31 exposing a part of the drain electrode 24 is formed in the first interlayer insulating layer 16 and the dielectric layer 18.
  • the contact hole 31 is for electrically connecting the upper electrode 19 to the drain electrode 24.
  • the drain electrode 24 and the upper layer electrode 19 are electrically connected to each other.
  • the contact hole 31 for electrically connecting the upper electrode 19 to the drain electrode 24 is referred to as a “first contact hole”.
  • the contact hole 32 for electrically connecting the drain electrode 24 to the semiconductor layer 21 is called a “second contact hole”
  • the contact hole 33 for electrically connecting the source electrode 23 to the semiconductor layer 21 Is referred to as a “third contact hole”.
  • the first contact hole 31 includes a first opening 16 a formed in the first interlayer insulating layer 16 and a second opening 18 a formed in the dielectric layer 18.
  • the outlines of the first opening 16a and the second opening 18a are rectangular.
  • the width W1 H along the horizontal direction (first direction) of the first opening 16a is smaller than the width W2 H along the horizontal direction of the second opening 18a. That is, two sides substantially parallel to the horizontal direction among the four sides constituting the outline of the first opening 16a are substantially parallel to the horizontal direction among the four sides constituting the outline of the second opening 18a. Shorter than two sides.
  • a part of the outline of the second opening 18a is located inside the outline of the first opening 16a. More specifically, one of the two sides substantially parallel to the horizontal direction (here, the upper side) of the contour of the second opening 18a is partially located inside the contour of the first opening 16a. ing. Thus, the outline of the second opening 18a and the outline of the first opening 16a intersect each other.
  • the first opening 16a of the first interlayer insulating layer 16 and the second opening 18a of the dielectric layer 18 are formed in the shape and arrangement as described above.
  • the fineness that can be produced can be improved, and the production with higher fineness than before can be achieved.
  • this reason will be described with reference to a comparative example.
  • FIG. 3 and 4 show an active matrix substrate 1000 of a comparative example.
  • 3 is a plan view schematically showing the active matrix substrate 1000
  • FIG. 4 is a cross-sectional view taken along the line 4A-4A 'in FIG.
  • the shape and arrangement of the first openings 16a of the first interlayer insulating layer 16 and the second openings 18a of the dielectric layer 18 are the first openings of the active matrix substrate 100A in this embodiment.
  • the shape and arrangement of the portion 16a and the second opening 18a are different.
  • the second opening 18a of the dielectric layer 18 has a normal direction of the substrate 10, as shown in FIGS.
  • the entirety is formed so as to be located inside the first opening 16 a of the first interlayer insulating layer 16. That is, the entire outline of the second opening 18a is located inside the outline of the first opening 16a. Accordingly, not only the width W1 V along the vertical direction (second direction) of the first opening 16a is larger than the width W2 V along the vertical direction of the second opening 18a, but also the width of the first opening 16a.
  • width W1 H along the horizontal direction (first direction) larger than the width W2 H along the horizontal direction of the second opening 18a.
  • the horizontal direction of the drain electrode 24 is aligned.
  • width W3 H also it is necessary to increase the. Therefore, when a standard pixel configuration in which the ratio of the pixel pitch in the horizontal direction to the pixel pitch in the vertical direction (H / V ratio) is 1: 3 is employed, the higher the definition, the same in the horizontal direction.
  • the interlayer space S cannot be secured sufficiently. Therefore, in the active matrix substrate 1000 of the comparative example, there is a limitation on the definition, and it becomes difficult to manufacture with a high definition. Specifically, it becomes difficult to manufacture at a pixel density of 370 ppi or more.
  • the width W1 H along the horizontal direction (first direction) of the first opening 16a is, than the width W2 H along the horizontal direction of the second opening 18a since even small, the light shielding width SW while ensuring as much as the conventional (ie without reduction in the contrast ratio due to alignment disorder), it is possible to reduce the width W3 H along the horizontal direction of the drain electrode 24. Therefore, a sufficient space between the same layers S can be secured, so that the manufacturable definition (upper limit value that does not increase leakage defects between the same layers) can be increased. Specifically, even if the pixel density is increased to about 450 ppi, it can be sufficiently manufactured.
  • the first contact hole 31 There is a concern that the upper layer electrode 19 may be disconnected due to a sharp side shape.
  • a part of the outline of the second opening 18a is located inside the outline of the first opening 16a, and the outline of the second opening 18a is the first opening.
  • the cross section located inside the contour of the portion 16a, the occurrence of the step breakage of the upper electrode 19 is suppressed.
  • the left side surface shape of the first contact hole 31 is the same as that of the active matrix substrate 1000 of the comparative example. Therefore, the upper layer electrode 19 starts from that portion (the portion of the outline of the second opening 18a that is located inside the outline of the first opening 16a; here, a part of the upper side of the outline of the second opening 18a). Since a sufficient contact area between the drain electrode 24 and the drain electrode 24 can be ensured (equal to or greater than that of the comparative example), a connection resistance equal to or greater than that of the comparative example can be realized.
  • the active matrix substrate 100A it is possible to improve the definition that can be manufactured while ensuring the same performance and connection resistance as the active matrix substrate 1000 of the comparative example. Further, when compared with the same pixel pitch (that is, with the same definition), in the active matrix substrate 100A in the present embodiment, the same interlayer space S is enlarged, so that leakage defects between the same layers are reduced. And the yield can be improved.
  • the upper layer electrode 19 and the lower layer electrode 17 constituting the auxiliary capacitance are each formed from a transparent conductive material, a sufficient auxiliary capacitance value can be obtained without reducing the aperture ratio. Can be secured. Further, since the upper layer electrode 19 functioning as a pixel electrode can be electrically shielded from the scanning wiring 11 and the signal wiring 12 by the lower layer electrode 17, the upper layer electrode 19 and the scanning wiring 11 and the signal wiring 12 are not connected. It is possible to prevent the formation of electrostatic capacitance (parasitic capacitance). Therefore, the load on the scanning wiring 11 and the signal wiring 12 can be reduced, and the power consumption can be reduced.
  • FIGS. 5 to 8 are process cross-sectional views for explaining the manufacturing method of the active matrix substrate 100A.
  • (A1) to (a3) in FIGS. 5 and 6 and (a1) and (a2) in FIGS. 7 and 8 are cross-sections (first contact holes 31) taken along the line 2A-2A ′ in FIG.
  • (B1) to (b3) in FIGS. 5 and 6, and (b1) and (b2) in FIGS. 7 and 8 are taken along line 5B-5B ′ in FIG. This corresponds to a cross section (a cross section including the TFT 20).
  • the base coat layer 13 is formed on the substrate 10.
  • a glass substrate is used as the substrate 10, and a 50 nm to 100 nm thick SiON film (lower layer) and a 50 nm to 200 nm thick SiO 2 film (upper layer) are laminated on the surface of the glass substrate as a base coat layer 13 by CVD.
  • a film SiO 2 / SiON film is formed.
  • a semiconductor layer 21 is formed on the base coat layer 13.
  • an island-shaped polycrystalline silicon (poly-Si) layer having a thickness of 30 nm to 60 nm is formed as the semiconductor layer 21 by a known method.
  • a gate insulating layer 14 covering the semiconductor layer 21 is formed.
  • a SiO 2 film having a thickness of 50 nm to 100 nm is formed as the gate insulating layer 14 by the CVD method.
  • the scanning wiring 11 and the gate electrode 22 are formed on the gate insulating layer 14.
  • a stacked film of a TaN film (lower layer) having a thickness of 30 nm to 50 nm and a W film (upper layer) having a thickness of 300 nm to 400 nm is deposited by sputtering, and this stacked film (W / TaN film) is deposited by photolithography.
  • the scanning wiring 11 and the gate electrode 22 are formed by patterning.
  • a second interlayer insulating layer 15 covering the scanning wiring 11 and the gate electrode 22 is formed.
  • a stacked film (SiO 2 / SiNx film) of a SiNx film (lower layer) having a thickness of 100 nm to 300 nm and a SiO 2 film (upper layer) having a thickness of 400 nm to 700 nm is formed as the second interlayer insulating layer 15 by CVD.
  • contact holes 32 and 33 (not shown in FIGS. 6A2 and 6B2) exposing a part of the semiconductor layer 21 are formed in the gate insulating layer 14 and the second interlayer insulating layer 15 by etching.
  • the signal wiring 12, the source electrode 23 (not shown in FIGS. 6 (a3) and (b3)), and the drain electrode are formed on the second interlayer insulating layer 15. 24 is formed.
  • a laminated film of a 30 nm to 50 nm thick Ti film (lower layer), a 300 nm to 500 nm thick Al layer (intermediate layer), and a 30 nm to 50 nm thick Ti film (upper layer) is deposited by sputtering.
  • the signal wiring 12, the source electrode 23, and the drain electrode 24 are formed by patterning the laminated film (Ti / Al / Ti film) by a photolithography method. In this way, the TFT 20 can be formed on the substrate 10.
  • the first interlayer insulating layer 16 that covers the TFT 20 and has the first opening 16a is formed.
  • the first interlayer insulating layer 16 preferably includes a layer made of an organic material such as a resin.
  • the first interlayer insulating layer 16 having the first openings 16a can be formed using a positive photosensitive resin film having a thickness of 2 ⁇ m to 3 ⁇ m as the first interlayer insulating layer 16.
  • a lower layer electrode (functioning as an auxiliary capacitance line and an auxiliary capacitance electrode) 17 is formed on the first interlayer insulating layer 16.
  • an ITO film having a thickness of 50 nm to 200 nm is formed as the lower layer electrode 17 by sputtering. Note that the conductive film of the lower layer electrode 17 is removed in the vicinity of the region that will later become the first contact hole 31 (that is, in the vicinity of the first opening 16a).
  • a dielectric layer 18 having a second opening 18a is formed on the lower electrode 17.
  • a dielectric layer 18 is formed by depositing a SiNx film having a thickness of 100 nm to 300 nm by a CVD method and forming a second opening 18a by etching in the SiNx film.
  • an upper layer electrode 19 (functioning as a pixel electrode) that overlaps at least a part of the lower layer electrode 17 via the dielectric layer 18 is formed on the dielectric layer 18.
  • an upper layer electrode 19 is formed by depositing an ITO film having a thickness of 50 nm to 200 nm by sputtering and patterning the ITO film by photolithography.
  • the upper electrode 19 is electrically connected to the drain electrode 24 in the first contact hole 31 including the first opening 16 a of the first interlayer insulating layer 16 and the second opening 18 a of the dielectric layer 18.
  • the width W1 H along the horizontal direction (first direction) of the first opening 16 a is the horizontal direction of the second opening 18 a. It is performed so as to be smaller than the width W2 H along. Further, these two steps are executed such that a part of the outline of the second opening 18a is located inside the outline of the first opening 16a when viewed from the normal direction of the substrate 10.
  • the active matrix substrate 100A in the present embodiment can be manufactured.
  • the width W1 H along the horizontal direction (first direction) of the first opening portion 16a a case has been exemplified smaller than the width W2 H along the horizontal direction of the second opening 18a
  • the present invention is not limited to this.
  • the horizontal direction of the first opening 16a is secured in order to sufficiently secure the same interlayer space in the horizontal direction.
  • the width along the vertical direction (second direction) may be made smaller than the width along the vertical direction of the second opening 18a. That is, a configuration in which the first opening 16a and the second opening 18a shown in FIG. 1 are rotated by 90 ° may be employed.
  • the pixel structure for the VA mode liquid crystal display device is exemplified, but the present invention can be preferably used even in the pixel structure for the liquid crystal display device of other display modes.
  • a pixel structure for an FFS mode liquid crystal display device may be used. While the VA mode liquid crystal display device includes a vertical alignment type liquid crystal layer, the FFS mode liquid crystal display device includes a horizontal alignment type liquid crystal layer.
  • the position of the drain electrode 24 in the pixel is not limited, and is not limited to the vicinity of the center of the pixel as illustrated in FIG. 1 or the like, and the optimum position corresponding to the pixel structure (electrode structure) for each display mode. It may be.
  • FIGS. 10A and 10B are cross-sectional views taken along lines 10A-10A ′ and 10B-10B ′ in FIG. 9, respectively. It is. In the following description, the active matrix substrate 100B will be described focusing on differences from the active matrix substrate 100A in the first embodiment.
  • the width W1 H along the horizontal direction (first direction) of the first opening 16a is along the horizontal direction of the second opening 18a. smaller than the width W2 H. That is, two sides substantially parallel to the horizontal direction among the four sides constituting the outline of the first opening 16a are substantially parallel to the horizontal direction among the four sides constituting the outline of the second opening 18a. Shorter than two sides.
  • the width W1 V along the vertical direction (second direction) of the first opening 16a is larger than the width W2 V along the vertical direction of the second opening 18a. That is, two sides substantially parallel to the vertical direction among the four sides constituting the outline of the first opening 16a are substantially parallel to the vertical direction among the four sides constituting the outline of the second opening 18a. Longer than two sides.
  • both the two sides (upper side and lower side) of the outline of the second opening 18a that are substantially parallel to the horizontal direction are partially It is located inside the outline of one opening 16a.
  • the width W1 H along the horizontal direction (first direction) of the first opening 16a is smaller than the width W2 H along the horizontal direction of the second opening 18a. Therefore, (without reduction in the contrast ratio due i.e. disordered alignment) the same amount while maintaining the conventional light-shielding width SW, it is possible to reduce the width W3 H along the horizontal direction of the drain electrode 24. For this reason, a sufficient interlayer space S can be secured, so that the manufacturable definition can be increased.
  • a part of the outline of the second opening 18a is located inside the outline of the first opening 16a. Furthermore, in this embodiment, when viewed from the normal direction of the substrate 10, both of the two sides of the outline of the second opening 18a that are substantially parallel to the horizontal direction are partially the outline of the first opening 16a. Located inside. Therefore, in the cross section (the cross section shown in FIG. 10B) where the outline of the second opening 18a is located inside the outline of the first opening 16a, the occurrence of the step break of the upper electrode 19 is further suppressed. . In FIG. 10B, it should be noted that the side shapes of the left and right sides of the first contact hole 31 are the same as those of the active matrix substrate 1000 of the comparative example.
  • the contact area between the upper layer electrode 19 and the drain electrode 24 is made larger than that of the active matrix substrate 100A of the first embodiment, starting from those portions (the upper side and part of the lower side of the outline of the second opening 18a). Connection resistance can be further reduced.
  • the contact area between the upper layer electrode 19 and the drain electrode 24 depends on the finished diameter of the second opening 18 a of the dielectric layer 18.
  • the contact area includes the area of the portion corresponding to the rectangular corner portion. For this reason, unless a miniaturization technique such as OPC (Optical Proximity Correction) is applied, the corners are rounded, resulting in a problem that the contact area is also reduced, resulting in increased finishing dispersion.
  • OPC Optical Proximity Correction
  • the active matrix substrate 100B of the present embodiment has a structure in which the contact area between the upper layer electrode 19 and the drain electrode 24 does not include a rectangular corner, so that the connection resistance can be reduced without applying a miniaturization technique such as OPC. In addition, finishing variations can be reduced.
  • FIGS. 12A and 12B are cross-sectional views taken along lines 12A-12A ′ and 12B-12B ′ in FIG. 11, respectively. It is.
  • the active matrix substrate 100C will be described focusing on differences from the active matrix substrate 100B in the second embodiment.
  • the active matrix substrate 100 ⁇ / b> C further includes a connection electrode 17 ′ for electrically connecting the upper layer electrode 19 to the drain electrode 24 as shown in FIGS. 11, 12 (a) and 12 (b).
  • the connection electrode 17 ′ is formed from the same conductive film as the lower layer electrode 17. That is, the connection electrode 17 ′ is simultaneously formed using the same conductive material (here, transparent conductive material) as the lower layer electrode 17 in the step of forming the lower layer electrode 17.
  • connection electrode 17 ′ is in contact with the drain electrode 24, and the upper layer electrode 19 is in contact with the connection electrode 17 ′, whereby the upper layer electrode 19 is electrically connected to the drain electrode 24. It is connected.
  • connection electrode 17 ′ as described above is provided, the taper of the first opening 16a is formed when the second opening 18a is formed in the dielectric layer 18 by etching. The part is covered with the connection electrode 17 ′. Therefore, the taper portion of the first opening portion 16a is prevented from being dug and sharpened. Therefore, even in a cross section (the cross section shown in FIG. 12A where W1 H ⁇ W2 H ) where the width of the first opening 16a is smaller than the width of the second opening 18a, the upper electrode 19 is disconnected. Can be suppressed. In addition, since the connection electrode 17 ′ and the upper layer electrode 19 are stacked, a redundant structure is realized, so that the effect of improving reliability can be obtained.
  • FIGS. 14A and 14B are cross-sectional views taken along lines 14A-14A ′ and 14B-14B ′ in FIG. 13, respectively. It is.
  • the active matrix substrate 100D will be described focusing on differences from the active matrix substrate 100B in the second embodiment.
  • the active matrix substrate 100D in the present embodiment is different from the active matrix substrate 100B in Embodiment 2 in the arrangement of the second contact holes 32 formed in the gate insulating layer 14 and the second interlayer insulating layer 15.
  • the second contact hole 32 becomes the first contact hole 31. There is no overlap.
  • the active matrix substrate 100D in the present embodiment as shown in FIGS. 13 and 14B, at least a part of the second contact hole 32 when viewed from the normal direction of the substrate 10. However, it overlaps the first contact hole 31. Further, when viewed from the normal direction of the substrate 10, the center of the first contact hole 31 is shifted from the center of the second contact hole 32.
  • the size of the drain electrode 24 can be further reduced. Therefore, the aperture ratio can be further improved.
  • the center of the contact hole 31 and the center of the second contact hole 32 are preferably shifted. If the center of the first contact hole 31 and the center of the second contact hole 32 coincide with each other, the etching film thickness increases extremely when the second opening 18a is formed in the dielectric layer 18, This is because there is a possibility that the dielectric layer 18 cannot be opened.
  • the top gate type TFT 20 is exemplified, but the present invention is not limited to this.
  • a bottom gate type TFT may be used as the TFT 20.
  • the gate insulating layer 14 is provided so as to cover the gate electrode 22.
  • the second interlayer insulating layer 15 is provided so as to cover the semiconductor layer 21.
  • the second contact hole 32 is not formed in the gate insulating layer 14 but is formed only in the second interlayer insulating layer 15.
  • the liquid crystal display device 200 shown in FIG. 15 includes an active matrix substrate 100, a counter substrate 110, and a liquid crystal layer 120.
  • the active matrix substrate 100 is, for example, one of the active matrix substrates 100A to 100D of the first to fourth embodiments.
  • the counter substrate 110 is disposed so as to face the active matrix substrate 100.
  • the counter substrate 110 is typically provided with a color filter (not shown).
  • a display mode in which a vertical electric field is applied to the liquid crystal layer 120 (for example, VA mode), the counter substrate 110 has a counter electrode (common electrode; opposed to the pixel electrode (upper layer electrode 19 shown in FIG. 1 and the like)). (Not shown) is provided.
  • a display mode for example, FFS mode
  • a common electrode is provided on the active matrix substrate 100.
  • the lower layer electrode 17 in the two-layer electrode structure can function as a common electrode.
  • the liquid crystal layer 120 is provided between the active matrix substrate 100 and the counter substrate 110.
  • a vertical alignment type liquid crystal layer is used in the VA mode
  • a horizontal alignment type liquid crystal layer is used in the FFS mode.
  • Alignment films 130a and 130b are provided on the liquid crystal layer 120 side surfaces of the active matrix substrate 100 and the counter substrate 110, respectively.
  • As the alignment films 130a and 130b a vertical alignment film or a horizontal alignment film is used depending on the display mode.
  • a pair of polarizing plates facing each other through the liquid crystal layer 120 are provided.
  • a phase difference plate is provided on the back side and / or the viewer side of the liquid crystal layer 120 as necessary.
  • the shape and arrangement of the first openings 16a and the second openings 18a in the active matrix substrate 100 are the same as those of the active matrix substrate 100B in the second embodiment.
  • the shape and arrangement of the first opening 16a and the second opening 18a may be the same as those of the active matrix substrates 100A, 100C, and 100D in the first, third, and fourth embodiments.
  • FIG. 16 shows an example of a pixel structure when the VA mode is adopted.
  • the upper layer electrode 19 that functions as a pixel electrode is a so-called solid electrode.
  • a plurality of columnar spacers 41 are formed on the active matrix substrate 100. Each columnar spacer 41 is disposed at an intersection between the scanning wiring 11 and the signal wiring 12. That is, for convenience, four columnar spacers 41 are arranged at the four corners of each pixel.
  • an opening 43 is formed in the counter electrode of the counter substrate 110 in a region corresponding to the center of each pixel.
  • the columnar spacer 41 has an alignment regulating force that aligns liquid crystal molecules perpendicularly to the side surface. Further, the opening 43 of the counter electrode develops an alignment regulating force that tilts liquid crystal molecules in a direction perpendicular to the edge when a voltage is applied. Therefore, when a voltage is applied to the liquid crystal layer 120, a liquid crystal domain having an axially symmetric alignment (radial tilt alignment) is formed in each pixel. In FIG. 16, the alignment direction of the liquid crystal molecules when a voltage is applied is indicated by an arrow D. In one liquid crystal domain, liquid crystal molecules are aligned almost in all directions, so that a good viewing angle characteristic can be obtained.
  • FIG. 17 shows another example of the pixel structure when the VA mode is adopted.
  • the counter electrode of the counter substrate 110 has an opening 43 in a region corresponding to the center of each pixel.
  • a plurality of columnar spacers 42 are formed not on the active matrix substrate 100 but on the counter substrate 110. Each columnar spacer 42 is disposed so as to overlap the signal wiring 12 and is located near the center of each pixel in the vertical direction.
  • a notch 19c is formed in the upper left corner and the lower left corner of the upper layer electrode 19 that functions as a pixel electrode. This is to improve the display quality by regulating the position of the alignment center formed between the pixels.
  • an alignment center is formed not only in the center of the opening 43 of the counter electrode (center of the pixel) but also between two pixels adjacent in the vertical direction (vertical direction of the display surface).
  • the alignment regulating force for forming the alignment center between the pixels is applied to the cell thickness, the finish of the electrode pattern of the pixel electrode, and the pretilt angle (PSA technology as disclosed in JP-A-2002-357830).
  • the position of the alignment center in the left-right direction may vary from pixel to pixel. This variation causes a display quality deterioration such as a rough display and a color abnormality when the viewing angle is tilted in the left-right direction.
  • the notch 19c in the upper layer electrode 19 the position of the alignment center between the upper and lower pixels can be regulated. Specifically, as described above, when the notch 19c is formed on the left side (the upper left corner and the lower left corner) of the upper layer electrode 19, the side where the interval between the pixel electrodes (the upper layer electrodes 19) is narrow ( That is, the orientation center can be fixed to the right side where the notch 19c is not formed.
  • the scanning wiring 11 is arranged so as to cross the vicinity of the center of the pixel, but the position of the scanning wiring 11 is not limited to this.
  • a strip-shaped black matrix (light shielding layer) extending in the horizontal direction is provided on the counter substrate 110 side in order to prevent light leakage in the vicinity of the columnar spacers 42.
  • FIGS. 18 and 19 show still another example of the pixel structure when the VA mode is adopted.
  • a plurality of columnar spacers 41 are formed on the active matrix substrate 100.
  • Each columnar spacer 41 is disposed at an intersection between the scanning wiring 11 and the signal wiring 12. That is, for convenience, four columnar spacers 41 are arranged at the four corners of each pixel.
  • an opening 43 is formed in the counter electrode of the counter substrate 110 in a region corresponding to the center of each pixel.
  • the upper layer electrode 19 functioning as a pixel electrode has a plurality of slits 19s.
  • the plurality of slits 19 s extend substantially parallel to a direction that forms an angle of 45 ° with respect to the horizontal direction and the vertical direction.
  • the plurality of slits 19s extend substantially parallel to the vertical direction.
  • the alignment regulating force of the columnar spacer 41 when a voltage is applied to the liquid crystal layer 120, the alignment regulating force of the columnar spacer 41, the alignment regulating force of the opening 43 of the counter electrode, and the upper layer electrode (pixel electrode) 19
  • the orientation regulation is performed by the orientation regulation force of the plurality of slits 19s.
  • the alignment state can be further stabilized as much as the alignment regulating force by the plurality of slits 19 s of the upper layer electrode 19 is added. Response speed can be improved.
  • the upper layer electrode 19 has a region where the slit 19s is formed (a portion located above and a portion located below the pixel) and no slit 19s.
  • the effective voltage applied to the liquid crystal layer 120 differs depending on the region (portion located at the center of the pixel). For this reason, a plurality of different ⁇ characteristics (gradation dependence of display luminance) can be mixed in one pixel, and they can be combined and displayed, so that the viewing angle dependence of the ⁇ characteristics can be reduced. it can.
  • the viewing angle dependence of the ⁇ characteristic is a problem that the ⁇ characteristic when observed from the front direction is different from the ⁇ characteristic when observed from the oblique direction, and the color change when the halftone display is observed from the oblique direction. (Referred to as “white float” or “color shift”).
  • the upper layer electrode 19 functioning as a pixel electrode has a plurality of slits 19s.
  • the plurality of slits 19s extend substantially parallel to the vertical direction.
  • the lower layer electrode 17 functions as a common electrode.
  • a plurality of columnar spacers 41 are formed on the active matrix substrate 100, whereas in the example shown in FIG. 21, a plurality of columnar spacers 42 are formed on the counter substrate 110. Yes.
  • the present invention it is possible to provide an active matrix substrate that can be manufactured with a higher definition than the prior art despite having a two-layer electrode structure.
  • the present invention can be widely used for active matrix substrates for liquid crystal display devices in various display modes.

Abstract

　アクティブマトリクス基板（１００Ａ）は、薄膜トランジスタ（２０）、第１方向に略平行な走査配線（１１）、第１方向に直交する第２方向に略平行な信号配線（１２）、薄膜トランジスタを覆う第１層間絶縁層（１６）、第１層間絶縁層上に設けられた下層電極（１７）、下層電極上に設けられた誘電体層（１８）および誘電体層を介して下層電極の少なくとも一部に重なる上層電極（１９）を備える。薄膜トランジスタのドレイン電極（２４）に上層電極を電気的に接続するための第１コンタクトホール（３１）は、第１層間絶縁層に形成された第１開口部（１６ａ）と誘電体層に形成された第２開口部（１８ａ）とを含む。第１開口部の第１方向および第２方向のうちの一方の方向に沿った幅は、第２開口部の上記一方の方向に沿った幅よりも小さい。基板の法線方向から見たとき、第２開口部の輪郭の一部が第１開口部の輪郭の内側に位置している。

Description

アクティブマトリクス基板、液晶表示装置およびアクティブマトリクス基板の製造方法
　本発明は、アクティブマトリクス基板に関し、特に、上層電極および下層電極を含む２層構造電極を有するアクティブマトリクス基板に関する。また、本発明は、そのようなアクティブマトリクス基板を備えた液晶表示装置や、そのようなアクティブマトリクス基板の製造方法に関する。
　液晶表示装置は、薄型で低消費電力であるという特徴を有し、様々な分野に広く用いられている。特に、アクティブマトリクス型の液晶表示装置は、高いコントラスト比および優れた応答特性を有し、高性能であるので、テレビやモニタ、ノートパソコンに用いられており、近年その市場規模が拡大している。
　アクティブマトリクス型の液晶表示装置は、一般に、画素ごとにスイッチング素子として薄膜トランジスタ（ＴＦＴ）が形成されたアクティブマトリクス基板（「ＴＦＴ基板」と呼ばれることもある）と、カラーフィルタなどが形成された対向基板（「カラーフィルタ基板」と呼ばれることもある）と、アクティブマトリクス基板および対向基板の間に設けられた液晶層とを備えている。薄膜トランジスタに電気的に接続された画素電極と、共通電極との電位差に応じた電界が液晶層に印加され、この電界によって液晶層中の液晶分子の配向状態が変化することにより、各画素の光透過率を制御して表示を行うことができる。
　アクティブマトリクス型の液晶表示装置には、その用途に応じて様々な表示モードが提案され、採用されている。表示モードとしては、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードなどが挙げられる。
　一部の表示モードでは、アクティブマトリクス基板に「２層電極構造」が採用される。２層電極構造とは、薄膜トランジスタを覆う層間絶縁層上に、下層電極と、下層電極を覆う誘電体層と、誘電体層を介して下層電極に重なる上層電極とが設けられている構造である。例えば、一般的なＦＦＳモードでは、特許文献１に開示されているように、共通電極が下層電極として設けられ、複数のスリットが形成された画素電極が上層電極として設けられる。共通電極および画素電極は、いずれも透明な導電材料から形成されている。なお、特許文献２に開示されているように、ＦＦＳモードにおいて、画素電極が下層電極として設けられ、複数のスリットが形成された共通電極が上層電極として設けられる構成も知られている。
　また、後に詳述する理由から、表示モードを問わず（つまりＶＡモードなどにおいても）、２層電極構造を採用することが考えられる。
　上層電極が画素電極である２層電極構造を採用する場合、画素電極と、薄膜トランジスタのドレイン電極とを電気的に接続するために、ドレイン電極の一部を露出させるための開口部を、薄膜トランジスタを覆う層間絶縁層と、電極間に位置する誘電体層との両方に形成する必要がある。層間絶縁層の開口部と誘電体層の開口部とを含むコンタクトホール内でドレイン電極に接するように画素電極を形成することにより、画素電極をドレイン電極に電気的に接続することができる。
　この場合、誘電体層の開口部を形成する際のエッチングにより、層間絶縁層の開口部のテーパー部（傾斜側面）も掘られてしまい、コンタクトホールの側面形状が急峻化してしまう。そのため、相対的に厚さの小さい画素電極が、コンタクトホール内で断線することがある（「段切れ」と呼ばれる）。そこで、画素電極の段切れに伴う接続不良を回避するために、誘電体層の開口部は、基板の法線方向から見たときにその全体が層間絶縁層の開口部の内側に位置するように形成される。
特開２００２－１８２２３０号公報 特開２０１１－５３４４３号公報
　しかしながら、誘電体層のエッチング膜厚は大きいので、誘電体層の開口部は、基板面内方向の仕上がり径が大きくなりやすい。そのため、誘電体層の開口部をその内側に含む、層間絶縁層の開口部についても、必然的にその径を大きくする必要がある。
　一方、ドレイン電極は、画素電極への電気的な接続という役割だけでなく、層間絶縁層の開口部のテーパー部近傍における、液晶分子の配向が乱れた領域を遮光する役割も担っている。そのため、層間絶縁層の開口部の径が拡大すると、ドレイン電極のサイズも拡大させる必要がある。
　ドレイン電極は、典型的には信号配線と同層である（つまり同じ導電膜をパターニングすることによって形成されている）。従って、精細度の高い液晶表示装置において、水平方向の画素ピッチと垂直方向の画素ピッチとの比（Ｈ／Ｖ比）が１：３である標準的な画素構成を採用すると、ドレイン電極のサイズが上述した理由により大きい場合、水平方向の同層間スペースを十分に確保することができなくなる。そのため、精細度に対する制限が発生し、高い精細度での製造が困難になる。具体的には、画素密度が３７０ｐｐｉ以上での製造が、困難になってしまう。
　本発明は、上記問題に鑑みてなされたものであり、その目的は、２層電極構造を有しているにもかかわらず従来よりも高い精細度で製造し得るアクティブマトリクス基板を提供することにある。
　本発明の実施形態におけるアクティブマトリクス基板は、基板と、前記基板に支持され、半導体層、ゲート電極、ソース電極およびドレイン電極を有する薄膜トランジスタと、第１方向に略平行に延設され、前記薄膜トランジスタの前記ゲート電極に電気的に接続された走査配線と、前記第１方向に直交する第２方向に略平行に延設され、前記薄膜トランジスタの前記ソース電極に電気的に接続された信号配線と、前記薄膜トランジスタを覆うように設けられた第１層間絶縁層と、前記第１層間絶縁層上に設けられた下層電極と、前記下層電極上に設けられた誘電体層と、前記誘電体層上に設けられ、前記誘電体層を介して前記下層電極の少なくとも一部に重なる上層電極と、を備え、前記第１層間絶縁層および前記誘電体層には、前記ドレイン電極の一部を露出する第１コンタクトホールであって、前記ドレイン電極に前記上層電極を電気的に接続するための第１コンタクトホールが形成されており、前記第１コンタクトホールは、前記第１層間絶縁層に形成された第１開口部と、前記誘電体層に形成された第２開口部とを含み、前記第１開口部の、前記第１方向および前記第２方向のうちの一方の方向に沿った幅は、前記第２開口部の、前記一方の方向に沿った幅よりも小さく、前記基板の法線方向から見たとき、前記第２開口部の輪郭の一部が、前記第１開口部の輪郭の内側に位置している。
　ある好適な実施形態において、前記基板の法線方向から見たとき、前記第１開口部および前記第２開口部のそれぞれの輪郭は、矩形状である。
　ある好適な実施形態において、前記基板の法線方向から見たとき、前記第２開口部の輪郭は、前記一方の方向に略平行な２つの辺を含み、前記２つの辺のうちの一方が、部分的に前記第１開口部の輪郭の内側に位置している。
　ある好適な実施形態において、前記基板の法線方向から見たとき、前記第２開口部の輪郭は、前記一方の方向に略平行な２つの辺を含み、前記２つの辺の両方が、部分的に前記第１開口部の輪郭の内側に位置している。
　ある好適な実施形態において、前記第１開口部の、前記第１方向および前記第２方向のうちの他方の方向に沿った幅は、前記第２開口部の、前記他方の方向に沿った幅よりも大きい。
　ある好適な実施形態において、前記第１コンタクトホール内で、前記上層電極が前記ドレイン電極と接している。
　ある好適な実施形態において、本発明によるアクティブマトリクス基板は、前記下層電極と同一の導電膜から形成された接続電極をさらに備え、前記第１コンタクトホール内で、前記接続電極が前記ドレイン電極と接しており、前記上層電極は前記接続電極と接している。
　ある好適な実施形態において、本発明によるアクティブマトリクス基板は、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、前記ゲート電極または前記半導体層を覆うように設けられた第２層間絶縁層と、をさらに備え、前記ゲート絶縁層および前記第２層間絶縁層のうちの少なくとも前記第２層間絶縁層には、前記半導体層の一部を露出する第２コンタクトホールであって、前記半導体層に前記ドレイン電極を電気的に接続するための第２コンタクトホールが形成されており、前記基板の法線方向から見たとき、前記第２コンタクトホールの少なくとも一部が、前記第１コンタクトホールに重なっている。
　ある好適な実施形態において、前記基板の法線方向から見たとき、前記第１コンタクトホールの中心と、前記第２コンタクトホールの中心とがずれている。
　ある好適な実施形態において、前記上層電極および前記下層電極は、それぞれ透明な導電材料から形成されている。
　ある好適な実施形態において、前記第１開口部の前記第１方向に沿った幅が、前記第２開口部の前記第１方向に沿った幅よりも小さい。
　本発明による液晶表示装置は、上記構成を有するアクティブマトリクス基板と、前記アクティブマトリクス基板に対向するように配置された対向基板と、前記アクティブマトリクス基板および前記対向基板の間に設けられた液晶層と、を備える。
　ある好適な実施形態において、本発明による液晶表示装置は、マトリクス状に配置された複数の画素を有し、前記上層電極は、画素電極として機能する。
　ある好適な実施形態において、前記上層電極は、複数のスリットを有する。
　ある好適な実施形態において、前記下層電極、前記誘電体層および前記上層電極は、補助容量を構成する。
　ある好適な実施形態において、本発明による液晶表示装置は、ＶＡモードで表示を行う。
　ある好適な実施形態において、本発明による液晶表示装置は、ＦＦＳモードで表示を行う。
　本発明の実施形態におけるアクティブマトリクス基板の製造方法は、半導体層、ゲート電極、ソース電極およびドレイン電極を有する薄膜トランジスタと、第１方向に略平行に延設され、前記薄膜トランジスタの前記ゲート電極に電気的に接続された走査配線と、前記第１方向に直交する第２方向に略平行に延設され、前記薄膜トランジスタの前記ソース電極に電気的に接続された信号配線と、を備えるアクティブマトリクス基板の製造方法であって、基板上に、前記薄膜トランジスタを形成する工程（Ａ）と、前記薄膜トランジスタを覆う層間絶縁層であって、第１開口部を有する層間絶縁層を形成する工程（Ｂ）と、前記層間絶縁層上に、下層電極を形成する工程（Ｃ）と、前記下層電極上に、第２開口部を有する誘電体層を形成する工程（Ｄ）と、前記誘電体層上に、前記誘電体層を介して前記下層電極の少なくとも一部に重なる上層電極であって、前記第１開口部および前記第２開口部を含むコンタクトホールにおいて前記ドレイン電極に電気的に接続された上層電極を形成する工程（Ｅ）と、を包含し、前記工程（Ｂ）および前記工程（Ｄ）は、前記第１開口部の、前記第１方向および前記第２方向のうちの一方の方向に沿った幅が、前記第２開口部の、前記一方の方向に沿った幅よりも小さく、且つ、前記基板の法線方向から見たとき、前記第２開口部の輪郭の一部が、前記第１開口部の輪郭の内側に位置するように実行される。
　本発明の実施形態によると、２層電極構造を有しているにもかかわらず従来よりも高い精細度で製造し得るアクティブマトリクス基板を提供することができる。
本発明の好適な実施形態におけるアクティブマトリクス基板１００Ａを模式的に示す図であり、１つの画素に対応した領域を示す平面図である。 本発明の好適な実施形態におけるアクティブマトリクス基板１００Ａを模式的に示す図であり、（ａ）は、図１中の２Ａ－２Ａ’線に沿った断面図であり、（ｂ）は、図１中の２Ｂ－２Ｂ’線に沿った断面図である。 比較例のアクティブマトリクス基板１０００を模式的に示す図であり、１つの画素に対応した領域を示す平面図である。 比較例のアクティブマトリクス基板１０００を模式的に示す図であり、図３中の４Ａ－４Ａ’線に沿った断面図である。 アクティブマトリクス基板１００Ａの製造方法を説明するための工程断面図であり、（ａ１）～（ａ３）は、図１中の２Ａ－２Ａ’線に沿った断面に対応し、（ｂ１）～（ｂ３）は、図１中の５Ｂ－５Ｂ’線に沿った断面に対応する。 アクティブマトリクス基板１００Ａの製造方法を説明するための工程断面図であり、（ａ１）～（ａ３）は、図１中の２Ａ－２Ａ’線に沿った断面に対応し、（ｂ１）～（ｂ３）は、図１中の５Ｂ－５Ｂ’線に沿った断面に対応する。 アクティブマトリクス基板１００Ａの製造方法を説明するための工程断面図であり、（ａ１）および（ａ２）は、図１中の２Ａ－２Ａ’線に沿った断面に対応し、（ｂ１）および（ｂ２）は、図１中の５Ｂ－５Ｂ’線に沿った断面に対応する。 アクティブマトリクス基板１００Ａの製造方法を説明するための工程断面図であり、（ａ１）および（ａ２）は、図１中の２Ａ－２Ａ’線に沿った断面に対応し、（ｂ１）および（ｂ２）は、図１中の５Ｂ－５Ｂ’線に沿った断面に対応する。 本発明の好適な実施形態におけるアクティブマトリクス基板１００Ｂを模式的に示す図であり、１つの画素に対応した領域を示す平面図である。 本発明の好適な実施形態におけるアクティブマトリクス基板１００Ｂを模式的に示す図であり、（ａ）は、図９中の１０Ａ－１０Ａ’線に沿った断面図であり、（ｂ）は、図９中の１０Ｂ－１０Ｂ’線に沿った断面図である。 本発明の好適な実施形態におけるアクティブマトリクス基板１００Ｃを模式的に示す図であり、１つの画素に対応した領域を示す平面図である。 本発明の好適な実施形態におけるアクティブマトリクス基板１００Ｃを模式的に示す図であり、（ａ）は、図１１中の１２Ａ－１２Ａ’線に沿った断面図であり、（ｂ）は、図１１中の１２Ｂ－１２Ｂ’線に沿った断面図である。 本発明の好適な実施形態におけるアクティブマトリクス基板１００Ｄを模式的に示す図であり、１つの画素に対応した領域を示す平面図である。 本発明の好適な実施形態におけるアクティブマトリクス基板１００Ｄを模式的に示す図であり、（ａ）は、図１３中の１４Ａ－１４Ａ’線に沿った断面図であり、（ｂ）は、図１３中の１４Ｂ－１４Ｂ’線に沿った断面図である。 本発明の好適な実施形態におけるアクティブマトリクス基板１００Ａ～１００Ｄが用いられ得る液晶表示装置２００を模式的に示す断面図である。 液晶表示装置２００にＶＡモードを採用した場合の画素構造の例を示す図であり、１つの画素に対応した領域を示す平面図である。 液晶表示装置２００にＶＡモードを採用した場合の画素構造の他の例を示す図であり、１つの画素に対応した領域を示す平面図である。 液晶表示装置２００にＶＡモードを採用した場合の画素構造のさらに他の例を示す図であり、１つの画素に対応した領域を示す平面図である。 液晶表示装置２００にＶＡモードを採用した場合の画素構造のさらに他の例を示す図であり、１つの画素に対応した領域を示す平面図である。 液晶表示装置２００にＦＦＳモードを採用した場合の画素構造の例を示す図であり、１つの画素に対応した領域を示す平面図である。 液晶表示装置２００にＦＦＳモードを採用した場合の画素構造の他の例を示す図であり、１つの画素に対応した領域を示す平面図である。
　以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下の実施形態に限定されるものではない。
　（実施形態１）
　図１および図２に、本実施形態におけるアクティブマトリクス基板１００Ａを示す。図１は、アクティブマトリクス基板１００Ａを模式的に示す平面図であり、図２（ａ）および（ｂ）は、それぞれ図１中の２Ａ－２Ａ’線および２Ｂ－２Ｂ’線に沿った断面図である。
　アクティブマトリクス基板１００Ａは、ＶＡモードで表示を行う液晶表示装置に用いられる。液晶表示装置は、マトリクス状に配置された複数の画素を有しており、図１は、液晶表示装置の１つの画素に対応した領域を示している。
　アクティブマトリクス基板１００Ａは、図１、図２（ａ）および（ｂ）に示すように、基板１０と、薄膜トランジスタ（ＴＦＴ）２０と、走査配線１１と、信号配線１２とを備える。
　基板１０は、透明で絶縁性を有する。基板１０は、典型的にはガラス基板である。
　ＴＦＴ２０は、基板１０に支持されている。ＴＦＴ２０は、半導体層２１、ゲート電極２２、ソース電極２３およびドレイン電極２４を有する。本実施形態におけるＴＦＴ２０は、トップゲート型のＴＦＴである。また、ＴＦＴ２０は、ゲートを２つ有する（つまりゲート電極２２が２つ設けられた）、いわゆるダブルゲート構造を有する。
　走査配線（「ゲートバスライン」と呼ばれることもある）１１は、ある方向（第１方向）に略平行に延設されている。本実施形態では、第１方向は、液晶表示装置の表示面における水平方向である。走査配線１１は、ＴＦＴ２０のゲート電極２２に電気的に接続されている。
　信号配線（「ソースバスライン」と呼ばれることもある）１２は、第１方向に直交する方向（第２方向）に略平行に延設されている。本実施形態では、第２方向は、液晶表示装置の表示面における垂直方向である。信号配線１２は、ＴＦＴ２０のソース電極２３に電気的に接続されている。
　基板１０の表面には、ベースコート層１３が形成されており、ベースコート層１３上にＴＦＴ２０の半導体層２１が設けられている。半導体層２１の材料としては、公知の種々の半導体材料を用いることができ、例えば、アモルファスシリコン、多結晶シリコン、連続粒界結晶シリコン（ＣＧＳ：Continuous Grain Silicon）などを用いることができる。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体（ＩＧＺＯ）などの酸化物半導体を用いてもよい。
　半導体層２１を覆うように、ゲート絶縁層１４が形成されており、ゲート絶縁層１４上に走査配線１１およびゲート電極２２が設けられている。つまり、ゲート絶縁層１４は、半導体層２１とゲート電極２２との間に設けられている。本実施形態では、走査配線１１の、半導体層２１に重なる部分が、ゲート電極２２として機能する。
　走査配線１１やゲート電極２２を覆うように、層間絶縁層１５が設けられており、層間絶縁層１５上に、信号配線１２、ソース電極２３およびドレイン電極２４が設けられている。ゲート絶縁層１４および層間絶縁層１５には、半導体層２１の一部を露出するコンタクトホール３２および３３が形成されている。前者のコンタクトホール３２は、半導体層２１にドレイン電極２４を電気的に接続するためのものである。本実施形態では、コンタクトホール３２内でドレイン電極２４が半導体層２１に接していることにより、半導体層２１とドレイン電極２４とが互いに電気的に接続されている。後者のコンタクトホール３３は、半導体層２１にソース電極２３を電気的に接続するためのものである。本実施形態では、コンタクトホール３３内でソース電極２３が半導体層２１に接していることにより、半導体層２１とソース電極２３とが互いに電気的に接続されている。
　アクティブマトリクス基板１００Ａは、図１、図２（ａ）および（ｂ）に示すように、層間絶縁層１６と、下層電極１７と、誘電体層１８と、上層電極１９とをさらに備える。
　層間絶縁層１６は、ＴＦＴ２０を覆うように設けられている。より具体的には、層間絶縁層１６は、信号配線１２やソース電極２３、ドレイン電極２４などの上に形成されている。以下では、相対的に上側に位置する層間絶縁層１６を「第１層間絶縁層」と呼び、相対的に下側に位置する層間絶縁層１５を「第２層間絶縁層」と呼ぶ。
　下層電極１７は、第１層間絶縁層１６上に設けられている。下層電極１７は、すべての画素にわたって連続するように形成されている。ただし、下層電極１７は、後述するコンタクトホール３１近傍には形成されていない。
　誘電体層１８は、下層電極１７上に設けられている。
　上層電極１９は、誘電体層１８上に設けられている。上層電極１９は、誘電体層１８を介して下層電極１７の少なくとも一部に重なる。上層電極１９は、各画素ごとに独立に（分離して）形成されている。本実施形態では、上層電極１９は、各画素の略全体を占めており、スリットや開口部が形成されていない、いわゆるべた電極である。また、上層電極１９は、ＴＦＴ２０のドレイン電極２４に電気的に接続されており、ＴＦＴ２０を介して信号配線１１から表示信号電圧を供給される。つまり、上層電極１９は、画素電極として機能する。
　これに対し、下層電極１７は、補助容量電圧（Ｃｓ電圧）を供給され、補助容量配線および補助容量電極として機能する。つまり、下層電極１７および上層電極１９と、これらの間に位置する誘電体層１８とは、補助容量を構成する。画素電極として機能する上層電極１９と補助容量電極として機能する下層電極１７とは、それぞれ透明な導電材料（例えばＩＴＯ）から形成されている。
　第１層間絶縁層１６および誘電体層１８には、ドレイン電極２４の一部を露出するコンタクトホール３１が形成されている。このコンタクトホール３１は、ドレイン電極２４に上層電極１９を電気的に接続するためのものである。本実施形態では、コンタクトホール３１内で上層電極１９がドレイン電極２４と接していることにより、ドレイン電極２４と上層電極１９とが互いに電気的に接続されている。
　以下では、ドレイン電極２４に上層電極１９を電気的に接続するためのコンタクトホール３１を「第１コンタクトホール」と呼ぶ。これに対し、半導体層２１にドレイン電極２４を電気的に接続するためのコンタクトホール３２を「第２コンタクトホール」と呼び、半導体層２１にソース電極２３を電気的に接続するためのコンタクトホール３３を「第３コンタクトホール」と呼ぶ。
　第１コンタクトホール３１は、第１層間絶縁層１６に形成された第１開口部１６ａと、誘電体層１８に形成された第２開口部１８ａとを含んでいる。本実施形態では、基板１０の法線方向から見たとき、第１開口部１６ａおよび第２開口部１８ａのそれぞれの輪郭は、矩形状である。
　図１に示されているように、第１開口部１６ａの水平方向（第１方向）に沿った幅Ｗ１Hは、第２開口部１８ａの水平方向に沿った幅Ｗ２Hよりも小さい。つまり、第１開口部１６ａの輪郭を構成する４つの辺のうちの水平方向に略平行な２つの辺は、第２開口部１８ａの輪郭を構成する４つの辺のうちの水平方向に略平行な２つの辺よりも短い。
　また、基板１０の法線方向から見たとき、第２開口部１８ａの輪郭の一部が、第１開口部１６ａの輪郭の内側に位置している。より具体的には、第２開口部１８ａの輪郭の、水平方向に略平行な２つの辺のうちの一方（ここでは上辺）が、部分的に第１開口部１６ａの輪郭の内側に位置している。このように、第２開口部１８ａの輪郭と、第１開口部１６ａの輪郭とは交差している。
　本実施形態におけるアクティブマトリクス基板１００Ａでは、第１層間絶縁層１６の第１開口部１６ａと、誘電体層１８の第２開口部１８ａとが、上述したような形状・配置で形成されていることにより、製造可能な精細度を向上させることができ、従来よりも高い精細度での製造が可能となる。以下、この理由を、比較例を参照しながら説明する。
　図３および図４に、比較例のアクティブマトリクス基板１０００を示す。図３は、アクティブマトリクス基板１０００を模式的に示す平面図であり、図４は、図３中の４Ａ－４Ａ’線に沿った断面図である。
　比較例のアクティブマトリクス基板１０００では、第１層間絶縁層１６の第１開口部１６ａおよび誘電体層１８の第２開口部１８ａの形状・配置が、本実施形態におけるアクティブマトリクス基板１００Ａの第１開口部１６ａおよび第２開口部１８ａの形状・配置と異なっている。
　アクティブマトリクス基板１０００では、上層電極１９の段切れに伴う接続不良を回避するために、図３および図４に示すように、誘電体層１８の第２開口部１８ａは、基板１０の法線方向から見たときにその全体が第１層間絶縁層１６の第１開口部１６ａの内側に位置するように形成されている。つまり、第２開口部１８ａの輪郭の全部が、第１開口部１６ａの輪郭の内側に位置している。従って、第１開口部１６ａの垂直方向（第２方向）に沿った幅Ｗ１Vが、第２開口部１８ａの垂直方向に沿った幅Ｗ２Vよりも大きいだけでなく、第１開口部１６ａの水平方向（第１方向）に沿った幅Ｗ１Hも、第２開口部１８ａの水平方向に沿った幅Ｗ２Hよりも大きい。
　そのため、第１開口部１６ａのテーパー部近傍を適切な遮光幅（第１開口部１６ａの輪郭からドレイン電極２４の外縁までの距離）ＳＷで遮光するためには、ドレイン電極２４の水平方向に沿った幅Ｗ３Hも大きくする必要がある。従って、水平方向の画素ピッチと垂直方向の画素ピッチとの比（Ｈ／Ｖ比）が１：３である標準的な画素構成が採用されている場合、精細度が高くなると、水平方向の同層間スペースＳを十分に確保することができなくなる。そのため、比較例のアクティブマトリクス基板１０００では、精細度に対する制限が発生し、高い精細度での製造が困難になる。具体的には、画素密度が３７０ｐｐｉ以上での製造が、困難になってしまう。
　これに対し、本実施形態におけるアクティブマトリクス基板１００Ａでは、第１開口部１６ａの水平方向（第１方向）に沿った幅Ｗ１Hが、第２開口部１８ａの水平方向に沿った幅Ｗ２Hよりも小さいので、遮光幅ＳＷを従来と同じだけ確保したまま（つまり配向乱れによるコントラスト比の低下を伴うことなく）、ドレイン電極２４の水平方向に沿った幅Ｗ３Hを小さくすることができる。そのため、十分な同層間スペースＳを確保することができるので、製造可能な精細度（同層間でのリーク不良を増加させることのない上限値）を高くすることができる。具体的には、画素密度を４５０ｐｐｉ程度まで高くしても、十分に製造することができる。
　なお、第１開口部１６ａの幅が第２開口部１８ａの幅よりも小さくなるような断面（Ｗ１H＜Ｗ２Hである図２（ａ）に示す断面）においては、第１コンタクトホール３１の側面形状の急峻化に起因する上層電極１９の段切れが発生する懸念がある。しかしながら、本実施形態におけるアクティブマトリクス基板１００Ａでは、第２開口部１８ａの輪郭の一部が、第１開口部１６ａの輪郭の内側に位置しており、第２開口部１８ａの輪郭が第１開口部１６ａの輪郭の内側に位置するような断面（図２（ｂ）に示す断面）においては上層電極１９の段切れの発生が抑制される。図２（ｂ）において、第１コンタクトホール３１の左側の側面形状は、比較例のアクティブマトリクス基板１０００と同じであることに注目されたい。そのため、その部分（第２開口部１８ａの輪郭のうち、第１開口部１６ａの輪郭の内側に位置する部分；ここでは第２開口部１８ａの輪郭の上辺の一部）を起点として上層電極１９とドレイン電極２４との接触面積を十分に（比較例と同等以上に）確保することができるので、比較例と同等以上の接続抵抗を実現することができる。
　このように、本実施形態におけるアクティブマトリクス基板１００Ａでは、比較例のアクティブマトリクス基板１０００と同等の性能や接続抵抗を確保した上で、製造可能な精細度を向上させることができる。また、同一の画素ピッチ（つまり同一の精細度）で比較した場合には、本実施形態におけるアクティブマトリクス基板１００Ａでは、同層間スペースＳが拡大されるので、同層間でのリーク不良を低減させることができ、歩留りの向上を図ることができる。
　さらに、本実施形態のアクティブマトリクス基板１００Ａでは、補助容量を構成する上層電極１９および下層電極１７がそれぞれ透明な導電材料から形成されているので、開口率を低下させることなく、十分な補助容量値を確保することができる。また、下層電極１７により、画素電極として機能する上層電極１９を、走査配線１１および信号配線１２から電気的に遮蔽することができるので、上層電極１９と、走査配線１１や信号配線１２との間に静電容量（寄生容量）が形成されるのを防止することができる。そのため、走査配線１１や信号配線１２の負荷を低減させることができ、消費電力の低減も可能となる。
　続いて、図５～図８を参照しながら、本実施形態におけるアクティブマトリクス基板１００Ａの製造方法の例を説明する。図５～図８は、アクティブマトリクス基板１００Ａの製造方法を説明するための工程断面図である。図５および図６の（ａ１）～（ａ３）と、図７および図８の（ａ１）および（ａ２）とは、図１中の２Ａ－２Ａ’線に沿った断面（第１コンタクトホール３１を含む断面）に対応し、図５および図６の（ｂ１）～（ｂ３）と、図７および図８の（ｂ１）および（ｂ２）は、図１中の５Ｂ－５Ｂ’線に沿った断面（ＴＦＴ２０を含む断面）に対応する。
　まず、図５（ａ１）および（ｂ１）に示すように、基板１０上に、ベースコート層１３を形成する。例えば、基板１０としてガラス基板を用い、このガラス基板の表面にＣＶＤ法によりベースコート層１３として厚さ５０ｎｍ～１００ｎｍのＳｉＯＮ膜（下層）と厚さ５０ｎｍ～２００ｎｍのＳｉＯ2膜（上層）との積層膜（ＳｉＯ2／ＳｉＯＮ膜）を形成する。
　次に、図５（ａ２）および（ｂ２）に示すように、ベースコート層１３上に半導体層２１を形成する。例えば、公知の手法により、半導体層２１として厚さ３０ｎｍ～６０ｎｍの島状の多結晶シリコン（ｐｏｌｙ－Ｓｉ）層を形成する。
　続いて、図５（ａ３）および（ｂ３）に示すように、半導体層２１を覆うゲート絶縁層１４を形成する。例えば、ＣＶＤ法によりゲート絶縁層１４として厚さ５０ｎｍ～１００ｎｍのＳｉＯ2膜を形成する。
　その後、図６（ａ１）および（ｂ１）に示すように、ゲート絶縁層１４上に走査配線１１およびゲート電極２２を形成する。例えば、スパッタ法により厚さ３０ｎｍ～５０ｎｍのＴａＮ膜（下層）と厚さ３００ｎｍ～４００ｎｍのＷ膜（上層）との積層膜を堆積し、この積層膜（Ｗ／ＴａＮ膜）をフォトリソグラフィ法によりパターニングすることによって、走査配線１１およびゲート電極２２を形成する。
　次に、図６（ａ２）および（ｂ２）に示すように、走査配線１１およびゲート電極２２を覆う第２層間絶縁層１５を形成する。例えば、ＣＶＤ法により第２層間絶縁層１５として厚さ１００ｎｍ～３００ｎｍのＳｉＮｘ膜（下層）と厚さ４００ｎｍ～７００ｎｍのＳｉＯ2膜（上層）との積層膜（ＳｉＯ2／ＳｉＮｘ膜）を形成する。その後、ゲート絶縁層１４および第２層間絶縁層１５に、半導体層２１の一部を露出するコンタクトホール３２および３３（図６（ａ２）および（ｂ２）では不図示）をエッチングにより形成する。
　続いて、図６（ａ３）および（ｂ３）に示すように、第２層間絶縁層１５上に、信号配線１２、ソース電極２３（図６（ａ３）および（ｂ３）では不図示）およびドレイン電極２４を形成する。例えば、スパッタ法により厚さ３０ｎｍ～５０ｎｍのＴｉ膜（下層）と、厚さ３００ｎｍ～５００ｎｍのＡｌ層（中間層）と、厚さ３０ｎｍ～５０ｎｍのＴｉ膜（上層）との積層膜を堆積し、この積層膜（Ｔｉ／Ａｌ／Ｔｉ膜）をフォトリソグラフィ法によりパターニングすることによって、信号配線１２、ソース電極２３およびドレイン電極２４を形成する。このようにして、基板１０上に、ＴＦＴ２０を形成することができる。
　次に、図７（ａ１）および（ｂ１）に示すように、ＴＦＴ２０を覆う第１層間絶縁層１６であって、第１開口部１６ａを有する第１層間絶縁層１６を形成する。第１層間絶縁層１６は、樹脂等の有機材料からなる層を含むことが好ましい。例えば、第１層間絶縁層１６として厚さ２μｍ～３μｍのポジ型の感光性樹脂膜を用いて、第１開口部１６ａを有する第１層間絶縁層１６を形成することができる。
　続いて、図７（ａ２）および（ｂ２）に示すように、第１層間絶縁層１６上に、下層電極（補助容量配線および補助容量電極として機能する）１７を形成する。例えば、スパッタ法により下層電極１７として厚さ５０ｎｍ～２００ｎｍのＩＴＯ膜を形成する。なお、後に第１コンタクトホール３１となる領域近傍（つまり第１開口部１６ａ近傍）においては下層電極１７の導電膜は除去されている。
　次に、図８（ａ１）および（ｂ１）に示すように、下層電極１７上に、第２開口部１８ａを有する誘電体層１８を形成する。例えば、ＣＶＤ法により厚さ１００ｎｍ～３００ｎｍのＳｉＮｘ膜を堆積し、このＳｉＮｘ膜にエッチングにより第２開口部１８ａを形成することにより、誘電体層１８を形成する。
　その後、図８（ａ２）および（ｂ２）に示すように、誘電体層１８上に、誘電体層１８を介して下層電極１７の少なくとも一部に重なる上層電極（画素電極として機能する）１９を形成する。例えば、スパッタ法により厚さ５０ｎｍ～２００ｎｍのＩＴＯ膜を堆積し、このＩＴＯ膜をフォトリソグラフィ法によりパターニングすることにより、上層電極１９を形成する。上層電極１９は、第１層間絶縁層１６の第１開口部１６ａおよび誘電体層１８の第２開口部１８ａを含む第１コンタクトホール３１において、ドレイン電極２４に電気的に接続されている。
　第１層間絶縁層１６を形成する工程および誘電体層１８を形成する工程は、第１開口部１６ａの水平方向（第１方向）に沿った幅Ｗ１Hが、第２開口部１８ａの水平方向に沿った幅Ｗ２Hよりも小さくなるように実行される。また、これら２つの工程は、基板１０の法線方向から見たとき、第２開口部１８ａの輪郭の一部が、第１開口部１６ａの輪郭の内側に位置するように実行される。
　このようにして、本実施形態におけるアクティブマトリクス基板１００Ａを製造することができる。
　なお、本実施形態では、第１開口部１６ａの水平方向（第１方向）に沿った幅Ｗ１Hが、第２開口部１８ａの水平方向に沿った幅Ｗ２Hよりも小さい場合を例示したが本発明はこれに限定されるものではない。本実施形態のように、ドレイン電極２４が信号配線１２と同一の導電膜から形成されている場合には、水平方向の同層間スペースを十分に確保するために、第１開口部１６ａの水平方向に沿った幅Ｗ１Hを第２開口部１８ａの水平方向に沿った幅Ｗ２Hよりも小さくすることが好ましいが、垂直方向の同層間スペースを十分に確保したい場合には、第１開口部１６ａの垂直方向（第２方向）に沿った幅を、第２開口部１８ａの垂直方向に沿った幅よりも小さくすればよい。つまり、図１に示されている第１開口部１６ａおよび第２開口部１８ａを９０°回転させた構成を採用してもよい。
　また、本実施形態では、ＶＡモードの液晶表示装置用の画素構造を例示したが、他の表示モードの液晶表示装置用の画素構造であっても、本発明を好適に用いることができ、例えば、ＦＦＳモードの液晶表示装置用の画素構造であってもよい。ＶＡモードの液晶表示装置が、垂直配向型の液晶層を備えるのに対し、ＦＦＳモードの液晶表示装置は、水平配向型の液晶層を備える。また、画素内におけるドレイン電極２４の位置にも制限はなく、図１等に例示したように画素の中央付近に限定されず、各表示モード用の画素構造（電極構造）に応じた最適な位置であってよい。
　（実施形態２）
　図９および図１０に、本実施形態におけるアクティブマトリクス基板１００Ｂを示す。図９は、アクティブマトリクス基板１００Ｂを模式的に示す平面図であり、図１０（ａ）および（ｂ）は、それぞれ図９中の１０Ａ－１０Ａ’線および１０Ｂ－１０Ｂ’線に沿った断面図である。以下では、アクティブマトリクス基板１００Ｂが実施形態１におけるアクティブマトリクス基板１００Ａと異なる点を中心に説明を行う。
　アクティブマトリクス基板１００Ｂでは、実施形態１におけるアクティブマトリクス基板１００Ａと同様に、第１開口部１６ａの水平方向（第１方向）に沿った幅Ｗ１Hが、第２開口部１８ａの水平方向に沿った幅Ｗ２Hよりも小さい。つまり、第１開口部１６ａの輪郭を構成する４つの辺のうちの水平方向に略平行な２つの辺は、第２開口部１８ａの輪郭を構成する４つの辺のうちの水平方向に略平行な２つの辺よりも短い。
　さらに、アクティブマトリクス基板１００Ｂでは、第１開口部１６ａの垂直方向（第２方向）に沿った幅Ｗ１Vが、第２開口部１８ａの垂直方向に沿った幅Ｗ２Vよりも大きい。つまり、第１開口部１６ａの輪郭を構成する４つの辺のうちの垂直方向に略平行な２つの辺は、第２開口部１８ａの輪郭を構成する４つの辺のうちの垂直方向に略平行な２つの辺よりも長い。
　そのため、アクティブマトリクス基板１００Ｂでは、基板１０の法線方向から見たとき、第２開口部１８ａの輪郭の、水平方向に略平行な２つの辺の両方（上辺および下辺）が、部分的に第１開口部１６ａの輪郭の内側に位置している。
　本実施形態におけるアクティブマトリクス基板１００Ｂにおいても、第１開口部１６ａの水平方向（第１方向）に沿った幅Ｗ１Hが、第２開口部１８ａの水平方向に沿った幅Ｗ２Hよりも小さい。従って、遮光幅ＳＷを従来と同じだけ確保したまま（つまり配向乱れによるコントラスト比の低下を伴うことなく）、ドレイン電極２４の水平方向に沿った幅Ｗ３Hを小さくすることができる。そのため、十分な同層間スペースＳを確保することができるので、製造可能な精細度を高くすることができる。
　また、本実施形態においても、第２開口部１８ａの輪郭の一部が、第１開口部１６ａの輪郭の内側に位置している。さらに、本実施形態では、基板１０の法線方向から見たとき、第２開口部１８ａの輪郭の、水平方向に略平行な２つの辺の両方が、部分的に第１開口部１６ａの輪郭の内側に位置している。そのため、第２開口部１８ａの輪郭が第１開口部１６ａの輪郭の内側に位置するような断面（図１０（ｂ）に示す断面）においては上層電極１９の段切れの発生がいっそう抑制される。図１０（ｂ）において、第１コンタクトホール３１の左側および右側の側面形状が、比較例のアクティブマトリクス基板１０００と同じであることに注目されたい。そのため、それらの部分（第２開口部１８ａの輪郭の上辺および下辺の一部）を起点として上層電極１９とドレイン電極２４との接触面積を実施形態１のアクティブマトリクス基板１００Ａよりもさらに大きくすることができるので、接続抵抗をいっそう低くすることができる。
　また、比較例のアクティブマトリクス基板１０００では、上層電極１９とドレイン電極２４との接触面積は、誘電体層１８の第２開口部１８ａの仕上り径に依存する。ここで、接触面積には、矩形のコーナー部に対応する部分の面積も含まれる。そのため、ＯＰＣ（Ｏｐｔｉｃａｌ　Ｐｒｏｘｉｍｉｔｙ　Ｃｏｒｒｅｃｔｉｏｎ）等の微細化技術を適用しない限り、角部が丸まってしまい、その結果接触面積も小さくなり、仕上りばらつきが大きくなるという問題がある。
　本実施形態のアクティブマトリクス基板１００Ｂでは、上層電極１９とドレイン電極２４との接触面積に矩形のコーナー部を含まない構造となるので、ＯＰＣ等の微細化技術を適用しなくても接続抵抗を低くすることができ、併せて仕上がりばらつきも低減することができる。
　（実施形態３）
　図１１および図１２に、本実施形態におけるアクティブマトリクス基板１００Ｃを示す。図１１は、アクティブマトリクス基板１００Ｃを模式的に示す平面図であり、図１２（ａ）および（ｂ）は、それぞれ図１１中の１２Ａ－１２Ａ’線および１２Ｂ－１２Ｂ’線に沿った断面図である。以下では、アクティブマトリクス基板１００Ｃが実施形態２におけるアクティブマトリクス基板１００Ｂと異なる点を中心に説明を行う。
　アクティブマトリクス基板１００Ｃは、図１１、図１２（ａ）および（ｂ）に示すように、上層電極１９をドレイン電極２４に電気的に接続するための接続電極１７’をさらに備える。接続電極１７’は、下層電極１７と同一の導電膜から形成されている。つまり、接続電極１７’は、下層電極１７を形成する工程において、下層電極１７と同じ導電材料（ここでは透明導電材料）を用いて同時に形成されている。
　第１コンタクトホール３１内では、この接続電極１７’がドレイン電極２４と接しているとともに、上層電極１９は接続電極１７’と接しており、そのことによって上層電極１９がドレイン電極２４に電気的に接続されている。
　本実施形態におけるアクティブマトリクス基板１００Ｃでは、上述したような接続電極１７’が設けられているので、誘電体層１８に第２開口部１８ａをエッチングにより形成する際に、第１開口部１６ａのテーパー部が接続電極１７’によって覆われている。従って、第１開口部１６ａのテーパー部が掘られて急峻化することが防止される。そのため、第１開口部１６ａの幅が第２開口部１８ａの幅よりも小さくなるような断面（Ｗ１H＜Ｗ２Hである図１２（ａ）に示す断面）においても、上層電極１９の段切れの発生を抑制することができる。また、接続電極１７’と上層電極１９とが積層されていることにより、冗長構造が実現されることになるので、そのことによる信頼性の向上効果も得られる。
　（実施形態４）
　図１３および図１４に、本実施形態におけるアクティブマトリクス基板１００Ｄを示す。図１３は、アクティブマトリクス基板１００Ｄを模式的に示す平面図であり、図１４（ａ）および（ｂ）は、それぞれ図１３中の１４Ａ－１４Ａ’線および１４Ｂ－１４Ｂ’線に沿った断面図である。以下では、アクティブマトリクス基板１００Ｄが実施形態２におけるアクティブマトリクス基板１００Ｂと異なる点を中心に説明を行う。
　本実施形態におけるアクティブマトリクス基板１００Ｄは、ゲート絶縁層１４および第２層間絶縁層１５に形成されている第２コンタクトホール３２の配置が、実施形態２におけるアクティブマトリクス基板１００Ｂと異なっている。
　実施形態２のアクティブマトリクス基板１００Ｂでは、図９および図１０（ｂ）に示されているように、基板１０の法線方向から見たとき、第２コンタクトホール３２は、第１コンタクトホール３１に重なっていない。
　これに対し、本実施形態におけるアクティブマトリクス基板１００Ｄでは、図１３および図１４（ｂ）に示されているように、基板１０の法線方向から見たとき、第２コンタクトホール３２の少なくとも一部が、第１コンタクトホール３１に重なっている。また、基板１０の法線方向から見たとき、第１コンタクトホール３１の中心と、第２コンタクトホール３２の中心とは、ずれている。
　本実施形態におけるアクティブマトリクス基板１００Ｄでは、上述したように、第２コンタクトホール３２の少なくとも一部が、第１コンタクトホール３１に重なっているので、ドレイン電極２４のサイズをさらに小さくすることができる。そのため、開口率のいっそうの向上を図ることができる。
　なお、本実施形態のように、第２コンタクトホール３２の少なくとも一部が第１コンタクトホール３１に重なる構成を採用する場合、図１３および図１４（ｂ）に例示しているように、第１コンタクトホール３１の中心と、第２コンタクトホール３２の中心とは、ずれていることが好ましい。第１コンタクトホール３１の中心と、第２コンタクトホール３２の中心とが一致していると、誘電体層１８に第２開口部１８ａを形成する際に、エッチング膜厚が極端に増加して、誘電体層１８を開口できない可能性が生じるからである。
　また、上記実施形態１～４では、トップゲート型のＴＦＴ２０を例示したが、本発明はこれに限定されるものではない。ＴＦＴ２０として、ボトムゲート型のＴＦＴを用いてもよい。その場合、ゲート絶縁層１４は、ゲート電極２２を覆うように設けられる。また、第２層間絶縁層１５は、半導体層２１を覆うように設けられる。さらに、第２コンタクトホール３２は、ゲート絶縁層１４には形成されず、第２層間絶縁層１５のみに形成される。
　（液晶表示装置の構成）
　ここで、実施形態１～４のアクティブマトリクス基板１００Ａ～１００Ｄが用いられ得る液晶表示装置の具体的な構成を説明する。
　図１５に示す液晶表示装置２００は、アクティブマトリクス基板１００と、対向基板１１０と、液晶層１２０とを備える。
　アクティブマトリクス基板１００は、例えば、実施形態１～４のアクティブマトリクス基板１００Ａ～１００Ｄのいずれかである。
　対向基板１１０は、アクティブマトリクス基板１００に対向するように配置されている。対向基板１１０には、典型的には、カラーフィルタ（不図示）が設けられている。また、液晶層１２０に対して縦電界が印加される表示モード（例えばＶＡモード）では、対向基板１１０には、画素電極（図１などに示す上層電極１９）に対向する対向電極（共通電極；不図示）が設けられている。液晶層１２０に対して横電界が印加される表示モード（例えばＦＦＳモード）では、アクティブマトリクス基板１００に共通電極が設けられている。例えば、２層電極構造における下層電極１７を共通電極として機能させることができる。
　液晶層１２０は、アクティブマトリクス基板１００および対向基板１１０の間に設けられている。液晶層１２０としては、ＶＡモードでは垂直配向型の液晶層が用いられ、ＦＦＳモードでは水平配向型の液晶層が用いられる。
　アクティブマトリクス基板１００および対向基板１１０のそれぞれの液晶層１２０側の表面には、配向膜１３０ａおよび１３０ｂが設けられている。配向膜１３０ａおよび１３０ｂとしては、表示モードに応じて、垂直配向膜または水平配向膜が用いられる。
　また、典型的には、液晶層１２０を介して互いに対向する一対の偏光板が設けられている。さらに、必要に応じて、液晶層１２０の背面側および／または観察者側に、位相差板が設けられている。
　以下、液晶表示装置２００にＶＡモードやＦＦＳモードを採用した場合における、具体的な画素構造の例を説明する。以下に説明する例では、アクティブマトリクス基板１００における、第１開口部１６ａおよび第２開口部１８ａの形状・配置は、実施形態２におけるアクティブマトリクス基板１００Ｂと同じである。勿論、第１開口部１６ａおよび第２開口部１８ａの形状・配置は、実施形態１、３および４におけるアクティブマトリクス基板１００Ａ、１００Ｃおよび１００Ｄと同じであってもよい。
　図１６に、ＶＡモードを採用した場合の画素構造の例を示す。図１６に示す例では、画素電極として機能する上層電極１９は、いわゆるべた電極である。アクティブマトリクス基板１００上には、複数の柱状スペーサ４１が形成されている。各柱状スペーサ４１は、走査配線１１と信号配線１２との交差部に配置されている。つまり、各画素の４隅に、都合４つの柱状スペーサ４１が配置されている。また、対向基板１１０の対向電極には、各画素の中心に対応する領域に開口部４３が形成されている。
　柱状スペーサ４１は、その側面に対して液晶分子を垂直に配向させるような配向規制力を有する。また、対向電極の開口部４３は、電圧印加時にそのエッジに直交する方向に液晶分子を倒すような配向規制力を発現させる。そのため、液晶層１２０に電圧が印加されると、各画素には、軸対称配向（放射状傾斜配向）をとる液晶ドメインが形成される。図１６には、電圧印加時における液晶分子の配向方向が矢印Ｄで示されている。１つの液晶ドメイン内では、液晶分子は、ほぼ全方位に配向するので、良好な視角特性が得られる。
　図１７に、ＶＡモードを採用した場合の画素構造の他の例を示す。図１７に示す例においても、対向基板１１０の対向電極には、各画素の中心に対応する領域に開口部４３が形成されている。ただし、図１７に示す例では、アクティブマトリクス基板１００上ではなく対向基板１１０上に、複数の柱状スペーサ４２が形成されている。また、各柱状スペーサ４２は、信号配線１２に重なるように配置されており、垂直方向において各画素の中心付近に位置している。
　図１７に示す例においても、液晶層１２０に電圧が印加されると、柱状スペーサ４２の配向規制力と、対向電極の開口部４３の配向規制力とによって、各画素に軸対称配向の液晶ドメインが形成される。アクティブマトリクス基板１００上に形成された柱状スペーサ４１と、対向基板１１０上に形成された柱状スペーサ４２とでは、液晶分子に及ぼす配向規制力の方向が異なるので、その違いに応じて、アクティブマトリクス基板１００上に形成された柱状スペーサ４１と、対向基板１１０上に形成された柱状スペーサ４２とでは、平面的な配置が異なっている。
　また、図１７に示す例では、画素電極として機能する上層電極１９の左上角部および左下角部に切欠き部１９ｃが形成されている。これは、画素間に形成される配向中心の位置を規制して表示品位を向上するためである。液晶層１２０への電圧印加時には、対向電極の開口部４３の中央（画素の中央）だけでなく、上下方向（表示面の垂直方向）に隣接する２つの画素の間にも配向中心が形成される。この画素間の配向中心を形成するための配向規制力は、セル厚や、画素電極の電極パターンの仕上がり、プレチルト角（特開２００２－３５７８３０号公報に開示されているようなＰＳＡ技術を適用した場合）等の諸条件の影響によって弱まることがあるので、左右方向における配向中心の位置が画素単位でばらつくことがある。このばらつきは、表示のざらつきや、左右方向に視角を倒したときの色味異常のような表示品位の低下の原因となる。上層電極１９に切欠き部１９ｃを形成することにより、上下画素間における配向中心の位置を規制することができる。具体的には、上述したように切欠き部１９ｃが上層電極１９の左側（左上角部および左下角部）に形成されていると、画素電極同士（上層電極１９同士）の間隔が狭い側（つまり切欠き部１９ｃが形成されていない右側）に配向中心を固定することができる。
　なお、図１７に示す例では、走査配線１１が、画素の中心付近を横切るように配置されているが、走査配線１１の位置はこれに限定されるものではない。ただし、対向基板１１０上に柱状スペーサ４２が形成されている場合、柱状スペーサ４２近傍での光漏れを防止するために、対向基板１１０側に水平方向に延びる帯状のブラックマトリクス（遮光層）を設けて柱状スペーサ４２の周囲３μｍ～５μｍの領域を遮光することが好ましい。そのため、図１７に示すように、走査配線１１を、画素の中心付近を横切るように配置し、対向基板１１０側のブラックマトリクスに重ねることにより、高開口率を実現することができる。
　図１８および図１９に、ＶＡモードを採用した場合の画素構造のさらに他の例を示す。図１８および図１９に示す例では、アクティブマトリクス基板１００上に、複数の柱状スペーサ４１が形成されている。各柱状スペーサ４１は、走査配線１１と信号配線１２との交差部に配置されている。つまり、各画素の４隅に、都合４つの柱状スペーサ４１が配置されている。また、対向基板１１０の対向電極には、各画素の中心に対応する領域に開口部４３が形成されている。
　さらに、図１８および図１９に示す例では、画素電極として機能する上層電極１９は、複数のスリット１９ｓを有する。図１８に示す例では、複数のスリット１９ｓは、水平方向および垂直方向に対して４５°の角をなす方向に略平行に延びている。また、図１９に示す例では、複数のスリット１９ｓは、垂直方向に略平行に延びている。これらのスリット１９ｓは、電圧印加時に、スリット１９ｓの延設方向に対して略平行に液晶分子を倒すような配向規制力を発現させる。
　図１８および図１９に示す例では、液晶層１２０に電圧が印加されると、柱状スペーサ４１の配向規制力と、対向電極の開口部４３の配向規制力と、上層電極（画素電極）１９の複数のスリット１９ｓの配向規制力とによって、配向規制が行われる。図１８および図１９に示す例では、図１６に示す例と比較すると、上層電極１９の複数のスリット１９ｓによる配向規制力が付加される分、配向状態をより安定化させることができ、また、応答速度を向上させることができる。また、図１８および図１９に示す例では、上層電極１９の、スリット１９ｓが形成されている領域（画素の上側に位置する部分および下側に位置する部分）と、スリット１９ｓが形成されていない領域（画素の中央に位置する部分）とで、液晶層１２０への実効的な印加電圧が異なる。そのため、１つの画素内に、複数の異なるγ特性（表示輝度の階調依存性）を混在させ、それらを合成して表示を行うことができるので、γ特性の視角依存性を低減することができる。γ特性の視角依存性とは、正面方向から観測したときのγ特性と斜め方向から観測したときのγ特性とが異なるという問題点であり、中間調表示を斜め方向から観察したときの色変化（「白浮き」や「カラーシフト」と呼ばれる。）として視認される。
　図２０および図２１に、ＦＦＳモードを採用した場合の画素構造の例を示す。図２０および図２１に示す例では、画素電極として機能する上層電極１９は、複数のスリット１９ｓを有する。複数のスリット１９ｓは、垂直方向に略平行に延びている。また、下層電極１７は、共通電極として機能する。
　図２０および図２１に示す例では、上層電極１９と下層電極１７との間に電位差が与えられると、横電界（斜め電界）が生成され、横電界によって液晶分子の配向状態が制御される。液晶層１２０に横電界が印加される表示モードでは、液晶分子の配向方向が表示面内（液晶層１２０の層面内）で変化するので、良好な視角特性が得られる。
　なお、図２０に示す例では、アクティブマトリクス基板１００上に複数の柱状スペーサ４１が形成されているのに対し、図２１に示す例では、対向基板１１０上に複数の柱状スペーサ４２が形成されている。
　本発明の実施形態によると、２層電極構造を有しているにもかかわらず従来よりも高い精細度で製造し得るアクティブマトリクス基板を提供することができる。本発明は、各種の表示モードの液晶表示装置用のアクティブマトリクス基板に広く用いることができる。
　１０　　基板
　１１　　走査配線
　１２　　信号配線
　１３　　ベースコート層
　１４　　ゲート絶縁層
　１５　　第２層間絶縁層
　１６　　第１層間絶縁層
　１６ａ　　第１開口部（第１層間絶縁層の開口部）
　１７　　下層電極
　１８　　誘電体層
　１８ａ　　第２開口部（誘電体層の開口部）
　１９　　上層電極（画素電極）
　１９ｓ　　スリット
　２０　　薄膜トランジスタ（ＴＦＴ）
　２１　　半導体層
　２２　　ゲート電極
　２３　　ソース電極
　２４　　ドレイン電極
　３１　　第１コンタクトホール
　３２　　第２コンタクトホール
　３３　　第３コンタクトホール
　４１、４２　　柱状スペーサ
　４３　　対向電極の開口部
　１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ　　アクティブマトリクス基板

Claims (16)

  1. 　基板と、
    　前記基板に支持され、半導体層、ゲート電極、ソース電極およびドレイン電極を有する薄膜トランジスタと、
    　第１方向に略平行に延設され、前記薄膜トランジスタの前記ゲート電極に電気的に接続された走査配線と、
    　前記第１方向に直交する第２方向に略平行に延設され、前記薄膜トランジスタの前記ソース電極に電気的に接続された信号配線と、
    　前記薄膜トランジスタを覆うように設けられた第１層間絶縁層と、
    　前記第１層間絶縁層上に設けられた下層電極と、
    　前記下層電極上に設けられた誘電体層と、
    　前記誘電体層上に設けられ、前記誘電体層を介して前記下層電極の少なくとも一部に重なる上層電極と、
    を備え、
    　前記第１層間絶縁層および前記誘電体層には、前記ドレイン電極の一部を露出する第１コンタクトホールであって、前記ドレイン電極に前記上層電極を電気的に接続するための第１コンタクトホールが形成されており、
    　前記第１コンタクトホールは、前記第１層間絶縁層に形成された第１開口部と、前記誘電体層に形成された第２開口部とを含み、
    　前記第１開口部の、前記第１方向および前記第２方向のうちの一方の方向に沿った幅は、前記第２開口部の、前記一方の方向に沿った幅よりも小さく、
    　前記基板の法線方向から見たとき、前記第２開口部の輪郭の一部が、前記第１開口部の輪郭の内側に位置しているアクティブマトリクス基板。
  2. 　前記基板の法線方向から見たとき、前記第１開口部および前記第２開口部のそれぞれの輪郭は、矩形状である請求項１に記載のアクティブマトリクス基板。
  3. 　前記基板の法線方向から見たとき、前記第２開口部の輪郭は、前記一方の方向に略平行な２つの辺を含み、前記２つの辺のうちの一方が、部分的に前記第１開口部の輪郭の内側に位置している請求項２に記載のアクティブマトリクス基板。
  4. 　前記基板の法線方向から見たとき、前記第２開口部の輪郭は、前記一方の方向に略平行な２つの辺を含み、前記２つの辺の両方が、部分的に前記第１開口部の輪郭の内側に位置している請求項２に記載のアクティブマトリクス基板。
  5. 　前記第１開口部の、前記第１方向および前記第２方向のうちの他方の方向に沿った幅は、前記第２開口部の、前記他方の方向に沿った幅よりも大きい請求項１、２または４に記載のアクティブマトリクス基板。
  6. 　前記第１コンタクトホール内で、前記上層電極が前記ドレイン電極と接している請求項１から５のいずれかに記載のアクティブマトリクス基板。
  7. 　前記下層電極と同一の導電膜から形成された接続電極をさらに備え、
    　前記第１コンタクトホール内で、前記接続電極が前記ドレイン電極と接しており、前記上層電極は前記接続電極と接している請求項１から５のいずれかに記載のアクティブマトリクス基板。
  8. 　前記半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、
    　前記ゲート電極または前記半導体層を覆うように設けられた第２層間絶縁層と、
    をさらに備え、
    　前記ゲート絶縁層および前記第２層間絶縁層のうちの少なくとも前記第２層間絶縁層には、前記半導体層の一部を露出する第２コンタクトホールであって、前記半導体層に前記ドレイン電極を電気的に接続するための第２コンタクトホールが形成されており、
    　前記基板の法線方向から見たとき、前記第２コンタクトホールの少なくとも一部が、前記第１コンタクトホールに重なっている請求項１から７のいずれかに記載のアクティブマトリクス基板。
  9. 　前記基板の法線方向から見たとき、前記第１コンタクトホールの中心と、前記第２コンタクトホールの中心とがずれている請求項８に記載のアクティブマトリクス基板。
  10. 　前記上層電極および前記下層電極は、それぞれ透明な導電材料から形成されている請求項１から９のいずれかに記載のアクティブマトリクス基板。
  11. 　前記第１開口部の前記第１方向に沿った幅が、前記第２開口部の前記第１方向に沿った幅よりも小さい請求項１から１０のいずれかに記載のアクティブマトリクス基板。
  12. 　請求項１から１１のいずれかに記載のアクティブマトリクス基板と、
    　前記アクティブマトリクス基板に対向するように配置された対向基板と、
    　前記アクティブマトリクス基板および前記対向基板の間に設けられた液晶層と、
    を備える液晶表示装置。
  13. 　マトリクス状に配置された複数の画素を有し、
    　前記上層電極は、画素電極として機能する請求項１２に記載の液晶表示装置。
  14. 　前記上層電極は、複数のスリットを有する請求項１３に記載の液晶表示装置。
  15. 　前記下層電極、前記誘電体層および前記上層電極は、補助容量を構成する請求項１２から１４のいずれかに記載の液晶表示装置。
  16. 　半導体層、ゲート電極、ソース電極およびドレイン電極を有する薄膜トランジスタと、
    　第１方向に略平行に延設され、前記薄膜トランジスタの前記ゲート電極に電気的に接続された走査配線と、
    　前記第１方向に直交する第２方向に略平行に延設され、前記薄膜トランジスタの前記ソース電極に電気的に接続された信号配線と、を備えるアクティブマトリクス基板の製造方法であって、
    　基板上に、前記薄膜トランジスタを形成する工程（Ａ）と、
    　前記薄膜トランジスタを覆う層間絶縁層であって、第１開口部を有する層間絶縁層を形成する工程（Ｂ）と、
    　前記層間絶縁層上に、下層電極を形成する工程（Ｃ）と、
    　前記下層電極上に、第２開口部を有する誘電体層を形成する工程（Ｄ）と、
    　前記誘電体層上に、前記誘電体層を介して前記下層電極の少なくとも一部に重なる上層電極であって、前記第１開口部および前記第２開口部を含むコンタクトホールにおいて前記ドレイン電極に電気的に接続された上層電極を形成する工程（Ｅ）と、
    を包含し、
    　前記工程（Ｂ）および前記工程（Ｄ）は、前記第１開口部の、前記第１方向および前記第２方向のうちの一方の方向に沿った幅が、前記第２開口部の、前記一方の方向に沿った幅よりも小さく、且つ、前記基板の法線方向から見たとき、前記第２開口部の輪郭の一部が、前記第１開口部の輪郭の内側に位置するように実行されるアクティブマトリクス基板の製造方法。
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