WO2013073466A1 - 表示装置およびその駆動方法 - Google Patents

Abstract

　画素回路１０には電源線ＶＰｋと共通電位Ｖｃｏｍを有する電極とを結ぶ電流経路上に、ＴＦＴ１２、１３と有機ＥＬ素子１５が設けられている。表示装置１００は、複数行の画素回路１０に対する初期化を同時に行い、複数行の画素回路１０に対する閾値検出を同時に行い、画素回路１０に対するデータ書き込みを行ごとに順に行い、複数行の画素回路１０に含まれる有機ＥＬ素子１５を同じ期間で発光させる。閾値検出完了から発光開始までの期間では、ＴＦＴ１１、１３をオフ状態に制御し、電源線ＶＰｋに共通電位Ｖｃｏｍにほぼ等しい電位ＶＰ＿Ｃを印加する。これにより、ＴＦＴ１２、１３を流れるリーク電流を抑制し、待機期間における画素回路１０内のノード電位の変動を防止する。

Description

表示装置およびその駆動方法

　本発明は、表示装置に関し、より特定的には、有機ＥＬディスプレイなどの電流駆動型の表示装置およびその駆動方法に関する。

　薄型、高画質、低消費電力の表示装置として、有機ＥＬ（Electro Luminescence）ディスプレイが知られている。有機ＥＬディスプレイは、有機ＥＬ素子、駆動用トランジスタ、および、制御用トランジスタを含む複数の画素回路を備えている。画素回路内のトランジスタには、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴという）が用いられる。

　有機ＥＬディスプレイでは、画素回路内の駆動用トランジスタの閾値電圧や移動度にばらつきが生じる。このため、画素回路に同じデータ電位を書き込んでも、有機ＥＬ素子を流れる電流の量にばらつきが生じる。有機ＥＬ素子の輝度は有機ＥＬ素子を流れる電流の量に応じて変化するので、有機ＥＬ素子を流れる電流の量にばらつきが生じると、表示画面に輝度むらが発生する。したがって、有機ＥＬディスプレイで高画質表示を行うためには、駆動用トランジスタの特性を補償する必要がある。駆動用トランジスタの特性を補償する有機ＥＬディスプレイは、例えば、特許文献１に記載されている。

　これとは別に、すべての有機ＥＬ素子を同じ期間で発光させる有機ＥＬディスプレイが知られている（例えば、特許文献２、３）。特許文献２、３に記載された有機ＥＬディスプレイは、１フレーム期間の先頭ですべての画素回路に対する初期化を同時に行うと共に、すべての画素回路に対する閾値検出を同時に行い、次に画素回路に対するデータ書き込みを行ごとに順に行い、次にすべての画素回路に含まれる有機ＥＬ素子を同じ期間で発光させる。図２３は、特許文献２に記載された画素回路の回路図である。図２３に示す画素回路は、ＴＦＴ９１～９３、コンデンサ９４、および、有機ＥＬ素子９５を含んでいる。

日本国特開２００７－１４８１２９号公報 日本国特開２０１１－３４０３８号公報 日本国特開２０１１－３４０３９号公報

　有機ＥＬディスプレイの画素回路は、初期化、閾値検出およびデータ書き込みのとき以外は画素回路内のノード電位を保持する必要がある。特に、複数行の画素回路に対する初期化を同時に行い、複数行の画素回路に対する閾値検出を同時に行い、画素回路に対するデータ書き込みを行ごとに順に行い、複数行の画素回路に含まれる有機ＥＬ素子を同じ期間で発光させる有機ＥＬディスプレイでは、閾値検出完了から発光開始までの待機期間において、画素回路内のノード電位を保持する必要がある。しかしながら、この種の有機ＥＬディスプレイでは、待機期間においてＴＦＴに無視できない程度のリーク電流が流れ、画素回路内のノード電位が変動することが問題となる。例えば、図２３に示す画素回路では、待機期間ではＴＦＴ９１、９３はオフ状態になり、有機ＥＬ素子Ｔ９５のアノード端子はフローティング状態になる。待機期間においてＴＦＴ９３にリーク電流が流れると、有機ＥＬ素子Ｔ９５のアノード電位が変動する。有機ＥＬディスプレイにおいて画素回路内のノード電位が変動すると、表示画面の輝度が変動する。

　それ故に、本発明は、待機期間における画素回路内のノード電位の変動を防止した表示装置を提供することを目的とする。

　本発明の第１の局面は、電流駆動型の表示装置であって、
　行方向と列方向に並べて配置された複数の画素回路と、
　同じ行の画素回路に接続された複数の走査信号線と、
　同じ列の画素回路に接続された複数のデータ信号線と、
　複数行の画素回路に接続された１本以上の制御線と、
　複数行の画素回路に接続された１本以上の電源線と、
　前記走査信号線、前記データ信号線および前記制御線を駆動する駆動回路と、
　前記電源線に複数の電位を切り替えて印加する電源回路とを備え、
　前記画素回路は、
　　前記電源線と共通電位が印加される導電性部材とを結ぶ電流経路上に、一端を前記導電性部材に接続して設けられた発光素子と、
　　前記電流経路上に、一方の導通端子を前記発光素子の他端に接続して設けられた駆動用トランジスタとを含み、
　前記駆動回路と前記電源回路は、複数行の画素回路に対する初期化を同時に行い、複数行の画素回路に対する閾値検出を同時に行い、前記画素回路に対するデータ書き込みを行ごとに順に行い、複数行の画素回路に含まれる発光素子を同じ期間で発光させる制御を行い、
　前記電源回路は、前記画素回路の閾値検出完了から発光開始までの期間では、当該画素回路に接続される電源線に前記共通電位にほぼ等しい第１電位を印加することを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　前記発光素子の他端は、前記共通電位が固定的に印加された導電性部材に接続され、
　前記画素回路は、
　　前記データ信号線と前記駆動用トランジスタの制御端子との間に設けられ、前記走査信号線に接続された制御端子を有する書き込み制御トランジスタと、
　　前記電流経路上に、前記電源線と前記駆動用トランジスタの他方の導通端子との間に設けられ、前記制御線に接続された制御端子を有する発光制御トランジスタと、
　　前記駆動用トランジスタの制御端子と前記発光素子側の導通端子との間に設けられたコンデンサとをさらに含むことを特徴とする。

　本発明の第３の局面は、本発明の第２の局面において、
　初期化期間では、前記書き込み制御トランジスタと前記発光制御トランジスタはオン状態であり、前記データ信号線に前記駆動用トランジスタがオン状態になる電位が印加され、前記電源線に初期化用の第２電位が印加され、
　閾値検出期間では、前記書き込み制御トランジスタと前記発光制御トランジスタはオン状態であり、前記データ信号線に閾値検出用電位が印加され、前記電源線に閾値検出用の第３電位が印加され、
　閾値検出完了からデータ書き込み開始までの期間とデータ書き込み完了から発光開始までの期間では、前記書き込み制御トランジスタと前記発光制御トランジスタはオフ状態であり、
　データ書き込み期間では、前記書き込み制御トランジスタはオン状態であり、前記発光制御トランジスタはオフ状態であり、前記データ信号線にデータ電位が印加され、
　発光期間では、前記書き込み制御トランジスタはオフ状態であり、前記発光制御トランジスタはオン状態であり、前記電源線に発光用の第４電位が印加されるように、前記画素回路が制御されることを特徴とする。

　本発明の第４の局面は、本発明の第３の局面において、
　前記閾値検出用電位は、前記共通電位に前記駆動用トランジスタの閾値電圧を加算した電位であることを特徴とする。

　本発明の第５の局面は、本発明の第１の局面において、
　前記発光素子の他端は、前記共通電位が固定的に印加された導電性部材に接続され、
　前記駆動用トランジスタの他方の導通端子は、前記電源線に接続され、
　前記画素回路は、
　　一端が前記駆動用トランジスタの制御端子に接続された第１のコンデンサと、
　　前記第１のコンデンサの他端と前記データ信号線との間に設けられ、前記走査信号線に接続された制御端子を有する書き込み制御トランジスタと、
　　前記駆動用トランジスタの制御端子と前記発光素子側の導通端子との間に設けられ、前記制御線に接続された制御端子を有する閾値検出用トランジスタと、
　　前記第１のコンデンサの他端と所定電位を有する他の電源線との間に設けられた第２のコンデンサとをさらに含むことを特徴とする。

　本発明の第６の局面は、本発明の第５の局面において、
　初期化期間の前半部では、前記書き込み制御トランジスタはオン状態であり、前記電源線に前記第１電位が印加され
　初期化期間の後半部では、前記書き込み制御トランジスタはオン状態であり、前記データ信号線に前記駆動用トランジスタがオン状態になる電位が印加され、前記電源線に初期化用の第２電位が印加され、
　閾値検出期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記データ信号線に閾値検出用電位が印加され、前記電源線に前記第１電位が印加され、
　閾値検出完了からデータ書き込み開始までの期間とデータ書き込み完了から発光開始までの期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、
　データ書き込み期間では、前記書き込み制御トランジスタはオン状態であり、前記閾値検出用トランジスタはオフ状態であり、前記データ信号線にデータ電位が印加され、
　発光期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、前記電源線に発光用の第３電位が印加されるように、前記画素回路が制御されることを特徴とする。

　本発明の第７の局面は、本発明の第１の局面において、
　前記駆動用トランジスタの他方の導通端子は、前記電源線に接続され、
　前記画素回路は、
　　一端が前記駆動用トランジスタの制御端子に接続されたコンデンサと、
　　前記コンデンサの他端と前記データ信号線との間に設けられ、前記走査信号線に接続された制御端子を有する書き込み制御トランジスタと、
　　前記駆動用トランジスタの制御端子と前記発光素子側の導通端子との間に設けられた閾値検出用トランジスタと、
　　前記コンデンサの他端と前記電源線または所定電位を有する他の電源線との間に設けられ、前記制御線に接続された制御端子を有する電源接続用トランジスタとをさらに含むことを特徴とする。

　本発明の第８の局面は、本発明の第７の局面において、
　複数行の画素回路に接続された１本以上の第２制御線をさらに備え、
　前記閾値検出用トランジスタの制御端子は、前記第２制御線に接続され、
　前記発光素子の他端は、前記共通電位が固定的に印加された導電性部材に接続され、
　前記電源回路は、前記電源線に３種類の電位を切り替えて印加することを特徴とする。

　本発明の第９の局面は、本発明の第８の局面において、
　初期化期間の前半部では、前記書き込み制御トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記電源線に前記第１電位が印加され、
　初期化期間の後半部では、前記書き込み制御トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に前記駆動用トランジスタがオン状態になる電位が印加され、前記電源線に初期化用の第２電位が印加され、
　閾値検出期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に閾値検出用電位が印加され、前記電源線に前記第１電位が印加され、
　閾値検出完了からデータ書き込み開始までの期間とデータ書き込み完了から発光開始までの期間では、前記書き込み制御トランジスタと前記電源接続用トランジスタはオフ状態であり、
　データ書き込み期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線にデータ電位が印加され、
　発光期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、前記電源接続用トランジスタはオン状態であり、前記電源線に発光用の第３電位が印加されるように、前記画素回路が制御されることを特徴とする。

　本発明の第１０の局面は、本発明の第７の局面において、
　複数行の画素回路に接続された１本以上の第２制御線と、
　複数行の画素回路に接続され、前記導電性部材として機能する１本以上の第２電源線とをさらに備え、
　前記閾値検出用トランジスタの制御端子は、前記第２制御線に接続され、
　前記発光素子の他端は、前記第２電源線に接続され、
　前記電源回路は、前記電源線と前記第２電源線にそれぞれ２種類の電位を切り替えて印加することを特徴とする。

　本発明の第１１の局面は、本発明の第７の局面において、
　前記閾値検出用トランジスタの制御端子は、前記走査信号線に接続され、
　前記発光素子の他端は、前記共通電位が固定的に印加される導電性部材に接続され、
　前記電源回路は、前記電源線に３種類の電位を切り替えて印加することを特徴とする。

　本発明の第１２の局面は、行方向と列方向に並べて配置された複数の画素回路と、同じ行の画素回路に接続された複数の走査信号線と、同じ列の画素回路に接続された複数のデータ信号線と、複数行の画素回路に接続された１本以上の制御線と、複数行の画素回路に接続された１本以上の電源線とを有する電流駆動型の表示装置の駆動方法であって、
　前記画素回路は、
　　前記電源線と共通電位が印加される導電性部材とを結ぶ電流経路上に、一端を前記導電性部材に接続して設けられた発光素子と、
　　前記電流経路上に、一方の導通端子を前記発光素子の他端に接続して設けられた駆動用トランジスタとを含み、
　前記走査信号線、前記データ信号線および前記制御線を駆動する駆動ステップと、
　前記電源線に複数の電位を切り替えて印加する電源制御ステップとを備え、
　前記駆動ステップと前記電源制御ステップは、複数行の画素回路に対する初期化を同時に行い、複数行の画素回路に対する閾値検出を同時に行い、前記画素回路に対するデータ書き込みを行ごとに順に行い、複数行の画素回路に含まれる発光素子を同じ期間で発光させる制御を行い、
　前記電源制御ステップは、前記画素回路の閾値検出完了から発光開始までの期間では、当該画素回路に接続される電源線に前記共通電位にほぼ等しい電位を印加することを特徴とする。

　本発明の第１または第１２の局面によれば、電源線と共通電位が印加される導電性部材とを結ぶ電流経路上に発光素子と駆動用トランジスタを直列に接続して設けた画素回路について、閾値検出完了から発光開始までの期間では、電源線に共通電位にほぼ等しい電位を印加することにより、待機期間における画素回路内のノード電位の変動を防止し、表示画面の輝度の変動を防止することができる。

　本発明の第２または第３の局面によれば、３個のトランジスタと１個のコンデンサと発光素子を含む画素回路について、閾値検出完了から発光開始までの期間では、画素回路に接続される電源線に共通電位にほぼ等しい電位を印加することにより、待機期間における画素回路内のノード電位の変動を防止し、表示画面の輝度の変動を防止することができる。

　本発明の第４の局面によれば、待機期間において発光素子を経由する電流を流れにくくし、待機期間における画素回路内のノード電位の変動を防止し、表示画面の輝度の変動を防止することができる。

　本発明の第５または第６の局面によれば、３個のトランジスタと２個のコンデンサと発光素子を含む画素回路について、閾値検出完了から発光開始までの期間では、画素回路に接続される電源線に共通電位にほぼ等しい電位を印加することにより、待機期間における画素回路内のノード電位の変動を防止し、表示画面の輝度の変動を防止することができる。

　本発明の第７の局面によれば、４個のトランジスタと１個のコンデンサと発光素子を含む画素回路について、閾値検出完了から発光開始までの期間では、画素回路に接続される電源線に共通電位にほぼ等しい電位を印加することにより、待機期間における画素回路内のノード電位の変動を防止し、表示画面の輝度の変動を防止することができる。

　本発明の第８または第９の局面によれば、複数行の画素回路に接続された２種類の制御線と複数行の画素回路に接続された１種類の電源線を用いて、複数行の画素回路内の発光素子を同じ期間で発光させる表示装置を構成することができる。１種類の電源線を用いることにより、電源線のレイアウト面積を減らすことができる。

　本発明の第１０の局面によれば、複数行の画素回路に接続された２種類の制御線と複数行の画素回路に接続された２種類の電源線を用いて、複数行の画素回路内の発光素子を同じ期間で発光させる表示装置を構成することができる。２種類の電位を切り替えて印加する電源回路を用いることにより、電源回路の構成を簡単にすることができる。

　本発明の第１１の局面によれば、複数行の画素回路に接続された１種類の制御線と複数行の画素回路に接続された１種類の電源線を用いて、複数行の画素回路内の発光素子を同じ期間で発光させる表示装置を構成することができる。１種類の制御線と１種類の電源線を用いることにより、制御線と電源線のレイアウト面積を減らし、駆動回路の構成を簡単にすることができる。

本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。 図１に示す表示装置に含まれる画素回路の回路図である。 図１に示す表示装置の制御線と電源線の接続形態を示す図である。 図１に示す表示装置の各行の画素回路の動作を示す図である。 図１に示す表示装置のタイミングチャートである。 第１変形例に係る表示装置の制御線と電源線の接続形態を示す図である。 第１変形例に係る表示装置の各行の画素回路の動作を示す図である。 第２変形例に係る表示装置の制御線と電源線の接続形態を示す図である。 第２変形例に係る表示装置の各行の画素回路の動作を示す図である。 第３変形例に係る表示装置の制御線と電源線の接続形態を示す図である。 第３変形例に係る表示装置の各行の画素回路の動作を示す図である。 本発明の第２の実施形態に係る表示装置の構成を示すブロック図である。 図１２に示す表示装置に含まれる画素回路の回路図である。 図１２に示す表示装置のタイミングチャートである。 本発明の第３の実施形態に係る表示装置の構成を示すブロック図である。 図１５に示す表示装置に含まれる画素回路の回路図である。 図１５に示す表示装置の制御線と電源線の接続形態を示す図である。 図１５に示す表示装置のタイミングチャートである。 第１変形例に係る表示装置に含まれる画素回路の回路図である。 第２変形例に係る表示装置に含まれる画素回路の回路図である。 第３変形例に係る表示装置に含まれる画素回路の回路図である。 第４変形例に係る表示装置に含まれる画素回路の回路図である。 従来の表示装置に含まれる画素回路の回路図である。

　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。図１に示す表示装置１００は、表示制御回路１、走査信号線駆動回路２、制御回路３、電源回路４、データ信号線駆動回路５、および、（ｍ×ｎ）個の画素回路１０を備えた有機ＥＬディスプレイである。有機ＥＬディスプレイは、電流駆動型の表示装置の一種である。以下、ｍおよびｎは２以上の整数、ｉおよびｑは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数、ｋは１以上ｑ以下の整数であるとする。

　表示装置１００には、ｎ本の走査信号線Ｇ１～Ｇｎとｍ本のデータ信号線Ｓ１～Ｓｍが設けられる。走査信号線Ｇ１～Ｇｎは互いに平行に配置され、データ信号線Ｓ１～Ｓｍは走査信号線Ｇ１～Ｇｎと直交するように互いに平行に配置される。走査信号線Ｇ１～Ｇｎとデータ信号線Ｓ１～Ｓｍの各交差点の近傍には、画素回路１０が配置される。このように（ｍ×ｎ）個の画素回路１０は、２次元状に配置される。走査信号線Ｇｉはｉ行目に配置されたｍ個の画素回路１０に接続され、データ信号線Ｓｊはｊ列目に配置されたｎ個の画素回路１０に接続される。また、表示装置１００には、ｑ本の制御線Ｅ１～Ｅｑとｑ本の電源線ＶＰ１～ＶＰｑが設けられる。各行の画素回路１０は、制御線Ｅ１～Ｅｑのいずれかと、電源線ＶＰ１～ＶＰｑのいずれかに接続される。画素回路１０には、図示しない導電性部材（電極）を用いて共通電位Ｖｃｏｍが供給される。

　表示制御回路１は、走査信号線駆動回路２、制御回路３、電源回路４およびデータ信号線駆動回路５に対して制御信号を出力する。より詳細には、表示制御回路１は、走査信号線駆動回路２に対してタイミング信号ＯＥ、スタートパルスＹＩおよびクロックＹＣＫを出力し、制御回路３に対して制御信号ＣＳ１を出力し、電源回路４に対して制御信号ＣＳ２を出力し、データ信号線駆動回路５に対してスタートパルスＳＰ、クロックＣＬＫ、データ信号ＤＡ、ラッチパルスＬＰおよび基準信号ＤＡ＿ｒｅｆを出力する。データ信号ＤＡと基準信号ＤＡ＿ｒｅｆは、アナログ信号である。基準信号ＤＡ＿ｒｅｆは、所定の基準電位を有する。

　走査信号線駆動回路２は、走査信号線Ｇ１～Ｇｎを駆動する。より詳細には、走査信号線駆動回路２は、シフトレジスタ回路、論理演算回路、および、バッファ（いずれも図示せず）を含んでいる。シフトレジスタ回路は、クロックＹＣＫに同期してスタートパルスＹＩを順次転送する。論理演算回路は、シフトレジスタ回路の各段から出力されたパルスとタイミング信号ＯＥとの間で論理演算を行う。論理演算回路の出力は、バッファを経由して対応する走査信号線Ｇｉに与えられる。これにより、走査信号線Ｇｉに接続されたｍ個の画素回路１０が一括して選択される。

　制御回路３は、制御信号ＣＳ１に基づき、制御線Ｅ１～Ｅｑにハイレベル電位とローレベル電位を切り替えて印加する。電源回路４は、制御信号ＣＳ２に基づき、電源線ＶＰ１～ＶＰｑに少なくとも３種類の電位を切り替えて印加する。より詳細には、電源回路４は、電源線ＶＰ１～ＶＰｑに対して、共通電位Ｖｃｏｍよりも高い電位ＶＰ＿Ｈ１とＶＰ＿Ｈ２、Ｖｃｏｍにほぼ等しい電位ＶＰ＿Ｃ、および、Ｖｃｏｍよりも低い電位ＶＰ＿Ｌを切り替えて印加する。なお、電位ＶＰ＿Ｈ１、ＶＰ＿Ｈ２は同じ電位でもよい。

　データ信号線駆動回路５は、データ信号線Ｓ１～Ｓｍを駆動する。より詳細には、データ信号線駆動回路５は、ｍビットのシフトレジスタ６、レジスタ７、ラッチ回路８、および、ｍ個の出力バッファ９を含んでいる。シフトレジスタ６は、ｍ個のレジスタを多段接続した構成を有し、初段のレジスタに供給されたスタートパルスＳＰをクロックＣＬＫに同期して転送し、各段のレジスタからタイミングパルスＤＬＰを出力する。タイミングパルスＤＬＰの出力タイミングに合わせて、レジスタ７にはデータ信号ＤＡが供給される。レジスタ７は、タイミングパルスＤＬＰに従い、データ信号ＤＡを記憶する。レジスタ７に１行分のデータ信号ＤＡが記憶されると、表示制御回路１はラッチ回路８に対してラッチパルスＬＰを出力する。ラッチ回路８は、ラッチパルスＬＰを受け取ると、レジスタ７に記憶されたデータ信号ＤＡを保持する。ｍ個の出力バッファ９は、データ信号線Ｓ１～Ｓｍのそれぞれに対応して設けられる。出力バッファ９は、典型的には、ボルテージホロワなどのインピーダンス変換回路である。出力バッファ９は、ラッチ回路８に保持されたデータ信号ＤＡ、および、表示制御回路１から出力された基準信号ＤＡ＿ｒｅｆのいずれかをデータ信号線Ｓｊに出力する。

　図２は、画素回路１０の回路図である。図２に示すように、画素回路１０は、ＴＦＴ１１～１３、コンデンサ１４、および、有機ＥＬ素子１５を含んでいる。ＴＦＴ１１～１３は、いずれも、Ｎチャネル型トランジスタである。画素回路１０は、走査信号線Ｇｉ、データ信号線Ｓｊ、制御線Ｅｋ、電源線ＶＰｋ、および、共通電位Ｖｃｏｍを有する電極に接続される。

　ＴＦＴ１１の一方の導通端子はデータ信号線Ｓｊに接続され、他方の導通端子はＴＦＴ１２のゲート端子に接続される。ＴＦＴ１３のドレイン端子は電源線ＶＰｋに接続され、ソース端子はＴＦＴ１２のドレイン端子に接続される。ＴＦＴ１２のソース端子は、有機ＥＬ素子１５のアノード端子に接続される。有機ＥＬ素子１５のカソード端子は、共通電位Ｖｃｏｍを有する電極に接続される。コンデンサ１４は、ＴＦＴ１２のゲート端子とソース端子（有機ＥＬ素子１５側の導通端子）の間に設けられる。ＴＦＴ１１のゲート端子は走査信号線Ｇｉに接続され、ＴＦＴ１３のゲート端子は制御線Ｅｋに接続される。ＴＦＴ１１～１３は、それぞれ、書き込み制御トランジスタ、駆動用トランジスタ、および、発光制御トランジスタとして機能し、有機ＥＬ素子１５は発光素子として機能する。

　以下、ｑ＝１の場合について説明する。図３は、ｑ＝１の場合の制御線と電源線の接続形態を示す図である。この場合、すべての画素回路１０は、制御線Ｅ１と電源線ＶＰ１に接続される。図４は、ｑ＝１の場合の各行の画素回路１０の動作を示す図である。図４に示すように、１フレーム期間内には、初期化期間、閾値検出期間、データ書き込み期間、発光期間、および、消灯期間が設定される。初期化期間は、有機ＥＬ素子１５のアノード端子を初期化する期間である。閾値検出期間は、データ信号線Ｓｊに基準電位を印加し、ＴＦＴ１２の閾値電圧を検出する期間である。データ書き込み期間は、データ信号線Ｓｊにデータ電位（データ信号ＤＡに応じた電位）を印加し、画素回路１０にデータ電位を書き込む期間である。以下、閾値検出完了からデータ書き込み開始までの期間をデータ待機期間、データ書き込み完了から発光開始までの期間を発光待機期間、両者を合わせて待機期間という。

　図４に示すように、１フレーム期間の先頭で、すべての画素回路１０に対する初期化と閾値検出が行われる。次に、画素回路１０に対するデータ書き込みが、行ごとに順に行われる。すべての画素回路１０に対するデータ書き込みが完了した後に、すべての画素回路１０内の有機ＥＬ素子１５が同じ時間Ｔだけ発光する。画素回路１０は、次のフレーム期間で初期化を開始するより前に発光を完了する必要がある。この条件を満たしながら、すべての画素回路１０の発光期間を揃えるために、発光期間は、最長でも、１フレーム期間から初期化期間、閾値検出期間およびｎ個のデータ書き込み期間を除いた期間となる。

　図５は、画素回路１０の動作を示すタイミングチャートである。図５において、Ｗｉはｉ行目の画素回路１０のデータ書き込み期間を表す。ＶＧｉはｉ行目の画素回路１０内のＴＦＴ１２のゲート電位を表し、ＶＳｉはｉ行目の画素回路１０内のＴＦＴ１２のソース電位（すなわち、有機ＥＬ素子１５のアノード電位）を表す。

　以下、図５を参照して、走査信号線Ｇｉ、データ信号線Ｓｊ、制御線Ｅ１、および、電源線ＶＰ１に接続された画素回路１０の動作を説明する。時刻ｔ１より前では、走査信号線Ｇｉと制御線Ｅ１の電位はローレベルであり、電源線ＶＰ１の電位は共通電位Ｖｃｏｍよりも高いＶＰ＿Ｈ２である。

　（ａ）アノード初期化
　時刻ｔ１において、走査信号線Ｇｉと制御線Ｅ１の電位はハイレベルに変化する。これに伴い、ＴＦＴ１１、１３はオン状態に変化する。時刻ｔ１から時刻ｔ２までの間、電源線ＶＰ１の電位は共通電位Ｖｃｏｍよりも低いＶＰ＿Ｌになり、データ信号線Ｓｊの電位はＶｒｅｆ１になる。このため、ＴＦＴ１２のゲート電位はＶｒｅｆ１になる。電位Ｖｒｅｆ１は、ＴＦＴ１２が十分にオン状態になるように決定される。したがって、有機ＥＬ素子１５のアノード電位は、ＶＰ＿Ｌにほぼ等しくなる。

　（ｂ）閾値検出
　時刻ｔ２において、電源線ＶＰ１の電位は共通電位Ｖｃｏｍよりも高いＶＰ＿Ｈ１に変化し、データ信号線Ｓｊの電位はＶｒｅｆ２に変化する。このため、ＴＦＴ１２のゲート電位はＶｒｅｆ２に変化する。電位Ｖｒｅｆ２は、ＴＦＴ１２がオン状態になり、かつ、有機ＥＬ素子１５に印加される電圧が発光閾値電圧よりも低くなるように決定される。このため、時刻ｔ２以降、電源線ＶＰ１からＴＦＴ１３とＴＦＴ１２を経由して有機ＥＬ素子１５のアノード端子に電流が流れ込み、有機ＥＬ素子１５のアノード電位は上昇する。ただし、有機ＥＬ素子１５に電流は流れないので、ＴＦＴ１２の閾値電圧をＶｔｈとしたとき、有機ＥＬ素子１５のアノード電位は（Ｖｒｅｆ２－Ｖｔｈ）まで上昇する。

　本実施形態に係る表示装置１００では、閾値検出後の有機ＥＬ素子１５のアノード電位（Ｖｒｅｆ２－Ｖｔｈ）が共通電位Ｖｃｏｍにほぼ等しくなるように、画素回路１０に与える電位が決定される。具体的には、表示装置１００内のＴＦＴ１２の閾値電圧の平均値をＶｔｈ＿ａｖｅとしたとき、電位Ｖｒｅｆ２は次式（１）を満たすように決定される。
　　Ｖｃｏｍ＝Ｖｒｅｆ２－Ｖｔｈ＿ａｖｅ　…（１）
　なお、閾値電圧の平均値Ｖｔｈ＿ａｖｅには、閾値電圧の目標値や、閾値電圧の目標値を実測値に基づき修正した値を用いてもよい。

　式（１）を満たす電位Ｖｒｅｆ２を用いた場合、待機期間において有機ＥＬ素子１５を経由する電流が流れにくくなる。閾値電圧Ｖｔｈが平均値から離れている場合、有機ＥＬ素子１５のアノード端子からリーク電流が流れる。しかし、一般に、閾値電圧Ｖｔｈと平均値との差は数ｍＶ～数百ｍＶ程度であるので、リーク電流の量はそれほど多くない。式（１）を満たす電位Ｖｒｅｆ２を用いることにより、リーク電流の量を十分に小さくすることができる。

　（ｃ）データ待機
　時刻ｔ３において、走査信号線Ｇｉと制御線Ｅ１の電位はローレベルに変化する。これに伴い、ＴＦＴ１１、１３はオフ状態に変化する。データ待機期間では、電流が有機ＥＬ素子１５のアノード端子から有機ＥＬ素子１５側にも電源線ＶＰ１側にも流れず、有機ＥＬ素子１５のアノード電位は（Ｖｒｅｆ２－Ｖｔｈ）を保つことが理想的である。しかしながら、特段の工夫を行わなければ、データ待機期間においてＴＦＴ１２、１３に無視できない程度のリーク電流が流れて、有機ＥＬ素子１５のアノード電位は変動する。

　そこで、本実施形態に係る表示装置１００は、閾値検出完了から発光開始までの間、ＴＦＴ１３をオフ状態に制御するだけでなく、電源線ＶＰ１の電位を共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃにする。これにより、待機期間において、有機ＥＬ素子１５のアノード端子から電源線ＶＰ１にリーク電流が流れることを防止し、有機ＥＬ素子１５のアノード電位を一定に保つことができる。

　（ｄ）データ書き込み
　時刻ｔ３から時刻ｔ４までの間に、ｉ行目の画素回路１０のデータ書き込み期間Ｗｉが設定される。データ書き込み期間Ｗｉでは、走査信号線Ｇｉの電位はハイレベルになり、データ信号線Ｓｊの電位はデータ電位Ｖｄａｔａになる。このときＴＦＴ１１はオン状態になるので、ＴＦＴ１２のゲート電位はＶｄａｔａに変化する。一方、有機ＥＬ素子１５はコンデンサ１４よりも十分に大きい容量値を有するので、ＴＦＴ１２のゲート電位が変化しても、有機ＥＬ素子１５のアノード電位はその影響をほとんど受けない。

　具体的には、データ書き込み後のＴＦＴ１２のゲート－ソース間電圧Ｖｇｓは、次式（２）で与えられる。
　　Ｖｇｓ＝｛Ｃ_OLED／（Ｃ_OLED＋Ｃ_st）｝
　　　　　　　×（Ｖｄａｔａ－Ｖｒｅｆ２）＋Ｖｔｈ　…（２）
　ただし、式（２）において、Ｃ_OLEDは有機ＥＬ素子１５の容量値、Ｃ_stはＴＦＴ１２のゲート－ソース間の容量値（コンデンサ１４の容量とＴＦＴ１２の寄生容量を含む）である。Ｃ_OLED≫Ｃ_stのときには、式（２）から次式（３）が導かれる。
　　Ｖｇｓ＝Ｖｄａｔａ－Ｖｒｅｆ２＋Ｖｔｈ　…（３）

　（ｅ）発光待機
　発光待機期間では、データ待機期間と同様に、走査信号線Ｇｉと制御線Ｅ１の電位はローレベルになり、電源線ＶＰ１の電位は共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃになる。発光待機期間と発光期間では、ＴＦＴ１２のゲート－ソース間電圧Ｖｇｓは、コンデンサ１４の作用によって（Ｖｄａｔａ－Ｖｒｅｆ２＋Ｖｔｈ）に保たれる。

　（ｆ）発光
　時刻ｔ４において、制御線Ｅ１の電位はハイレベルに変化する。これに伴い、ＴＦＴ１３はオン状態に変化する。時刻ｔ４において、電源線ＶＰ１の電位は共通電位Ｖｃｏｍよりも高いＶＰ＿Ｈ２に変化する。このため、時刻ｔ４以降、電源線ＶＰ１からＴＦＴ１３とＴＦＴ１２を経由して、有機ＥＬ素子１５のアノード端子に電流が流れ込み、有機ＥＬ素子１５のアノード電位は上昇する。このときＴＦＴ１２のゲート端子はフローティング状態であるので、ＴＦＴ１２のゲート電位は有機ＥＬ素子１５のアノード電位と同じ量だけ上昇する。この際、ＴＦＴ１２のゲート－ソース間電圧Ｖｇｓはほぼ一定に保たれる。

　電位ＶＰ＿Ｈ２は、発光期間においてＴＦＴ１２が飽和領域で動作するように決定される。このため、発光期間において有機ＥＬ素子１５を流れる電流Ｉは、チャネル長変調効果を無視すれば、次式（４）で与えられる。
　　Ｉ＝１／２・Ｗ／Ｌ・μ・Ｃｏｘ（Ｖｇｓ－Ｖｔｈ）² …（４）
　ただし、式（４）において、Ｗはゲート幅、Ｌはゲート長、μはキャリア移動度、Ｃｏｘはゲート酸化膜容量である。式（３）と式（４）から、次式（５）が導かれる。
　　Ｉ＝１／２・Ｗ／Ｌ・μ・Ｃｏｘ（Ｖｄａｔａ－Ｖｒｅｆ２）² …（５）

　式（５）に示す電流Ｉは、データ電位Ｖｄａｔａに応じて変化するが、ＴＦＴ１２の閾値電圧Ｖｔｈには依存しない。したがって、閾値電圧Ｖｔｈにばらつきが生じる場合や、閾値電圧Ｖｔｈが経時的に変化する場合でも、閾値電圧Ｖｔｈに依存しない電流を有機ＥＬ素子１５に流して、有機ＥＬ素子１５を所望の輝度で発光させることができる。

　（ｇ）消灯
　時刻ｔ５において、制御線Ｅ１の電位はローレベルに変化する。これに伴い、ＴＦＴ１３はオフ状態に変化する。このため、時刻ｔ５以降、有機ＥＬ素子１５のアノード電位とＴＦＴ１２のゲート電位は低下する。時刻ｔ５からしばらくすると、有機ＥＬ素子１５のアノード電位は十分に低くなり、有機ＥＬ素子１５は消灯する。

　本実施形態に係る表示装置１００では、閾値検出完了から発光開始までの期間では、電源線ＶＰｋに共通電位Ｖｃｏｍにほぼ等しい電位ＶＰ＿Ｃが印加される。これにより、待機期間において、有機ＥＬ素子１５のアノード端子から電源線ＶＰ１にリーク電流が流れることを防止し、有機ＥＬ素子１５のアノード電位を一定に保つことができる。

　図４に示すように、データ待機期間と発光待機期間の長さは、画素回路１０の行ごとに異なる。例えば、１行目の画素回路１０のデータ待機期間の長さはほぼゼロであり、ｎ行目の画素回路１０のデータ待機期間は最長になる。本実施形態に係る表示装置１００によれば、このようにデータ待機期間と発光待機期間の長さが異なる場合でも、待機期間において有機ＥＬ素子１５のアノード電位を一定に保つことにより、表示画面の輝度の差を抑制することができる。

　以上に示すように本実施形態に係る表示装置１００は、行方向と列方向に並べて配置された複数の画素回路１０と、同じ行の画素回路１０に接続された複数の走査信号線Ｇ１～Ｇｎと、同じ列の画素回路１０に接続された複数のデータ信号線Ｓ１～Ｓｍと、複数行の画素回路１０に接続された１本以上の制御線Ｅ１～Ｅｑと、複数行の画素回路１０に接続された１本以上の電源線ＶＰ１～ＶＰｑと、走査信号線、データ信号線および制御線を駆動する駆動回路（走査信号線駆動回路２、制御回路３およびデータ信号線駆動回路５からなる回路）と、電源線ＶＰ１～ＶＰｑに複数の電位を切り替えて印加する電源回路４とを備えている。

　画素回路１０は、電源線ＶＰｋと共通電位Ｖｃｏｍが印加される導電性部材（電極）とを結ぶ電流経路上に、一端を導電性部材に接続して設けられた発光素子（有機ＥＬ素子１５）と、電流経路上に、一方の導通端子を発光素子の他端に接続して設けられた駆動用トランジスタ（ＴＦＴ１２）と、データ信号線Ｓｊと駆動用トランジスタの制御端子との間に設けられ、走査信号線Ｇｉに接続された制御端子を有する書き込み制御トランジスタ（ＴＦＴ１１）と、電流経路上に、電源線ＶＰｋと駆動用トランジスタの他方の導通端子との間に設けられ、制御線Ｅｋに接続された制御端子を有する発光制御トランジスタ（ＴＦＴ１３）と、駆動用トランジスタの制御端子と発光素子側の導通端子（ＴＦＴ１２のソース端子）との間に設けられたコンデンサ１４を含む。発光素子の他端（有機ＥＬ素子１５のカソード端子）は、共通電位Ｖｃｏｍが固定的に印加された導電性部材に接続される。

　駆動回路と電源回路４は、複数行の画素回路１０に対する初期化を同時に行い、複数行の画素回路１０に対する閾値検出を同時に行い、画素回路１０に対するデータ書き込みを行ごとに順に行い、複数行の画素回路１０に含まれる発光素子を同じ期間で発光させる制御を行う。電源回路４は、画素回路１０の閾値検出完了から発光開始までの期間では、画素回路１０に接続される電源線ＶＰｋに共通電位Ｖｃｏｍにほぼ等しい電位ＶＰ＿Ｃを印加する。

　本実施形態に係る表示装置１００によれば、３個のトランジスタと１個のコンデンサと発光素子を含む画素回路１０について、閾値検出完了から発光開始までの期間では、電源線ＶＰｋに共通電位Ｖｃｏｍにほぼ等しい電位ＶＰ＿Ｃを印加することにより、待機期間における画素回路１０内のノード電位の変動を防止し、表示画面の輝度の変動を防止することができる。

　以下、本実施形態に係る表示装置１００の変形例として、ｑ＞１の場合について説明する。ここでは、例として、ｑ＝２の場合（第１および第２変形例）とｑ＝３の場合（第３変形例）について説明する。以下に示すように、２本以上の制御線と２本以上の電源線を用いることにより、１本の制御線と１本の電源線を用いる場合よりも、データ書き込み期間や発光期間を長くすることができる。

　図６は、第１変形例に係る表示装置における制御線と電源線の接続形態を示す図である。この場合、１～（ｎ／２）行目の画素回路は制御線Ｅ１と電源線ＶＰ１に接続され、（ｎ／２＋１）～ｎ行目の画素回路は制御線Ｅ２と電源線ＶＰ２に接続される。走査信号線駆動回路２、制御回路３ａ、電源回路４ａおよびデータ信号線駆動回路５は、各行の画素回路１０が以下の動作を行うように制御する。

　図７は、第１変形例に係る表示装置における各行の画素回路１０の動作を示す図である。図７に示すように、１フレーム期間は第１期間（前半部）と第２期間（後半部）に分割される。第１期間の先頭では１～（ｎ／２）行目の画素回路に対する初期化と閾値検出が行われ、第２期間の先頭では（ｎ／２＋１）～ｎ行目の画素回路に対する初期化と閾値検出が行われる。１回目の閾値検出の後に１～（ｎ／２）行目の画素回路に対するデータ書き込みが行ごとに順に行われ、２回目の閾値検出の後に（ｎ／２＋１）～ｎ行目の画素回路に対するデータ書き込みが行ごとに順に行われる。１～（ｎ／２）行目の画素回路は第２期間において時間Ｔ１だけ発光し、（ｎ／２＋１）～ｎ行目の画素回路は第１期間において同じ長さの時間だけ発光する。

　第１変形例に係る表示装置では、１／２フレーム期間から初期化期間と閾値検出期間を除いた期間において、全体の半分の画素回路に対するデータ書き込みが行われる。したがって、第１変形例に係る表示装置によれば、各行の画素回路に対するデータ書き込み期間を長くして、データ書き込みを容易に行うことができる。

　図８は、第２変形例に係る表示装置における制御線と電源線の接続形態を示す図である。この場合、奇数行目の画素回路は制御線Ｅ１と電源線ＶＰ１に接続され、偶数行目の画素回路は制御線Ｅ２と電源線ＶＰ２に接続される。走査信号線駆動回路２、制御回路３ｂ、電源回路４ｂおよびデータ信号線駆動回路５は、各行の画素回路１０が以下の動作を行うように制御する。

　図９は、第２変形例に係る表示装置における各行の画素回路１０の動作を示す図である。図９に示すように、１フレーム期間は第１期間と第２期間に分割される。第１期間の先頭では奇数行目の画素回路に対する初期化と閾値検出が行われ、第２期間の先頭では偶数行目の画素回路に対する初期化と閾値検出が行われる。１回目の閾値検出の後に奇数行目の画素回路に対するデータ書き込みが行ごとに順に行われ、２回目の閾値検出の後に偶数行目の画素回路に対するデータ書き込みが行ごとに順に行われる。奇数行目の画素回路は第２期間において時間Ｔ２だけ発光し、偶数行目の画素回路は第１期間において同じ長さの時間だけ発光する。

　第２変形例に係る表示装置によれば、第１変形例に係る表示装置と同様に、各行の画素回路に対するデータ書き込み期間を長くして、データ書き込みを容易に行うことができる。また、画面の上半分と下半分で輝度が大きく異なる場合でも、電源線ＶＰ１、ＶＰ２を流れる電流の量はほぼ同じになる。したがって、第２変形例に係る表示装置によれば、画面の中央に発生する輝度差を防止することができる。

　図１０は、第３変形例に係る表示装置における制御線と電源線の接続形態を示す図である。この場合、１～（ｎ／３）行目の画素回路は制御線Ｅ１と電源線ＶＰ１に接続され、（ｎ／３＋１）～（２ｎ／３）行目の画素回路は制御線Ｅ２と電源線ＶＰ２に接続され、（２ｎ／３＋１）～ｎ行目の画素回路は制御線Ｅ３と電源線ＶＰ３に接続される。走査信号線駆動回路２、制御回路３ｃ、電源回路４ｃおよびデータ信号線駆動回路５は、各行の画素回路１０が以下の動作を行うように制御する。

　図１１は、第３変形例に係る表示装置における各行の画素回路１０の動作を示す図である。図１１に示すように、１フレーム期間は第１～第３期間に分割される。第１期間の先頭では１～（ｎ／３）行目の画素回路に対する初期化と閾値検出が行われ、第２期間の先頭では（ｎ／３＋１）～（２ｎ／３）行目の画素回路に対する初期化と閾値検出が行われ、第３期間の先頭では（２ｎ／３＋１）～ｎ行目の画素回路に対する初期化と閾値検出が行われる。１回目の閾値検出の後に１～（ｎ／３）行目の画素回路に対するデータ書き込みが行ごとに順に行われ、２回目の閾値検出の後に（ｎ／３＋１）～（２ｎ／３）行目の画素回路に対するデータ書き込みが行ごとに順に行われ、３回目の閾値検出の後に（２ｎ／３＋１）～ｎ行目の画素回路に対するデータ書き込みが行ごとに順に行われる。１～（ｎ／３）行目の画素回路は第２期間と第３期間において時間Ｔ３だけ発光し、（ｎ／３＋１）～（２ｎ／３）行目の画素回路は第３期間と第１期間において同じ長さの時間だけ発光し、（２ｎ／３＋１）～ｎ行目の画素回路は第１期間と第２期間において同じ長さの時間だけ発光する。

　第３変形例に係る表示装置では、画素回路１０は３個のグループに分割される。あるグループの画素回路について初期化と閾値検出を行う間に、残り２個のグループの画素回路は発光する。したがって、第３変形例に係る表示装置によれば、発光期間を最長で２／３フレーム期間にまで長くすることができる。

　なお、ｑの値は４以上でもよい。ｑ≧４の場合、制御線Ｅ１～Ｅｑおよび電源線ＶＰ１～ＶＰｑの接続形態や、各行の画素回路１０の動作は、上記と同様である。また、ｑ≧３の場合には、列方向に隣接する（ｎ／ｑ）個の行の画素回路を同じ制御線と同じ電源線に接続してもよい。あるいは、列方向に（ｑ－１）行飛ばしの（ｎ／ｑ）個の行の画素回路を同じ制御線と同じ電源線に接続してもよい。例えば、ｑ＝３の場合に、１行目、４行目などの画素回路を制御線Ｅ１と電源線ＶＰ１に接続し、２行目、５行目などの画素回路を制御線Ｅ２と電源線ＶＰ２に接続し、３行目、６行目などの画素回路を制御線Ｅ３と電源線ＶＰ３に接続してもよい。

　ｑ＝１の場合、すべての画素回路１０について初期化期間、閾値検出期間および発光期間は共通になる。このようにすべての画素回路１０の初期化、閾値検出および発光を同じタイミングで行うことにより、制御回路３や電源回路４の構成を簡単にすることができる。一方、ｑ≧２の場合、画素回路１０のグループごとに初期化期間、閾値検出期間および発光期間は異なる。このように画素回路１０のグループごとに初期化、閾値検出および発光を異なるタイミングで行うことにより、ｑ＝１の場合よりもデータ書き込み期間や発光期間を長くすることができる。なお、上述した各種の変形例は、第１の実施形態だけでなく、以下に示す第２および第３の実施形態にも同様に適用できる。

　（第２の実施形態）
　図１２は、本発明の第２の実施形態に係る表示装置の構成を示すブロック図である。図１２に示す表示装置２００は、表示制御回路１、走査信号線駆動回路２、制御回路２０３、電源回路２０４、データ信号線駆動回路５、および、（ｍ×ｎ）個の画素回路２０を備えた有機ＥＬディスプレイである。なお、以下に示す各実施形態では、先に述べた実施形態と同一の構成要素については、同一の参照符号を付して説明を省略する。以下、第１の実施形態に係る表示装置１００との相違点を説明する。

　表示装置２００には、制御線として、ｑ本の制御線ＡＺ１～ＡＺｑが設けられる。各行の画素回路２０は、制御線ＡＺ１～ＡＺｑのいずれかと、電源線ＶＰ１～ＶＰｑのいずれかに接続される。画素回路２０には、図示しない導電性部材（電極）を用いて共通電位Ｖｃｏｍが供給され、図示しない電源線を用いて所定の電位Ｖ０が供給される。

　制御回路２０３は、制御信号ＣＳ１に基づき、制御線ＡＺ１～ＡＺｑにハイレベル電位とローレベル電位を切り替えて印加する。電源回路２０４は、制御信号ＣＳ２に基づき、電源線ＶＰ１～ＶＰｑに３種類の電位を切り替えて印加する。より詳細には、電源回路２０４は、電源線ＶＰ１～ＶＰｑに対して、共通電位Ｖｃｏｍよりも高い電位ＶＰ＿Ｈ、Ｖｃｏｍにほぼ等しい電位ＶＰ＿Ｃ、および、Ｖｃｏｍよりも低い電位ＶＰ＿Ｌを切り替えて印加する。

　図１３は、画素回路２０の回路図である。図１３に示すように、画素回路２０は、ＴＦＴ２１～２３、コンデンサ２４、２５、および、有機ＥＬ素子２６を含んでいる。ＴＦＴ２１～２３は、いずれも、Ｐチャネル型トランジスタである。画素回路２０は、走査信号線Ｇｉ、データ信号線Ｓｊ、制御線ＡＺｋ、電源線ＶＰｋ、電位Ｖ０を有する電源線、および、共通電位Ｖｃｏｍを有する電極に接続される。

　ＴＦＴ２１の一方の導通端子はデータ信号線Ｓｊに接続され、他方の導通端子はコンデンサ２４の一方の端子（以下、ノードＡという）に接続される。コンデンサ２４の他方の端子は、ＴＦＴ２２のゲート端子に接続される。ＴＦＴ２２のソース端子は電源線ＶＰｋに接続され、ドレイン端子は有機ＥＬ素子２６のアノード端子に接続される。有機ＥＬ素子２６のカソード端子は、共通電位Ｖｃｏｍを有する電極に接続される。ＴＦＴ２３は、ＴＦＴ２２のゲート端子とドレイン端子（有機ＥＬ素子２６側の導通端子）の間に設けられる。コンデンサ２５の一方の電極は電位Ｖ０を有する配線に接続され、他方の電極はノードＡに接続される。ＴＦＴ２１のゲート端子は走査信号線Ｇｉに接続され、ＴＦＴ２３のゲート端子は制御線ＡＺｋに接続される。ＴＦＴ２１～２３は、それぞれ、書き込み制御トランジスタ、駆動用トランジスタ、および、閾値検出用トランジスタとして機能し、有機ＥＬ素子２６は発光素子として機能する。

　以下、ｑ＝１の場合について説明する。ｑ＝１の場合の制御線と電源線の接続形態は、図３と同様である。図３において制御回路３、電源回路４および制御線Ｅ１を、それぞれ、制御回路２０３、電源回路２０４および制御線ＡＺ１と読み替えれば、本実施形態の接続形態が得られる。表示装置２００における１フレーム期間内の各行の画素回路２０の動作は、第１の実施形態と同じである（図４を参照）。ただし、表示装置２００では、初期化期間においてノード初期化とアノード初期化が行われる。

　図１４は、画素回路２０の動作を示すタイミングチャートである。図１４に示すＷｉとＶＧｉの意味は、第１の実施形態と同様である。ＶＤｉは、ｉ行目の画素回路２０内のＴＦＴ２２のドレイン電位（すなわち、有機ＥＬ素子２６のアノード電位）を表す。

　以下、図１４を参照して、走査信号線Ｇｉ、データ信号線Ｓｊ、制御線ＡＺ１、および、電源線ＶＰ１に接続された画素回路２０の動作を説明する。時刻ｔ１より前では、走査信号線Ｇｉと制御線ＡＺ１の電位はハイレベルであり、電源線ＶＰ１の電位は共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃである。

　（ａ）ノード初期化
　時刻ｔ１において、走査信号線Ｇｉと制御線ＡＺ１の電位はローレベルに変化する。これに伴い、ＴＦＴ２１、２３はオン状態に変化する。時刻ｔ１から時刻ｔ２までの間、電源線ＶＰ１の電位は引き続き共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃであり、データ信号線Ｓｊの電位はＶｒｅｆ１になる。このため、ノードＡの電位はＶｒｅｆ１になる。電位Ｖｒｅｆ１は、ＴＦＴ２１がオン状態になるように決定される。このとき有機ＥＬ素子２６は発光しないので、有機ＥＬ素子２６のアノード電位とＴＦＴ２２のゲート電位は共通電位Ｖｃｏｍにほぼ等しくなる。

　（ｂ）アノード初期化
　時刻ｔ２において、制御線ＡＺ１の電位はハイレベルに変化する。これに伴い、ＴＦＴ２３はオフ状態に変化する。時刻ｔ２から時刻ｔ３までの間、電源線ＶＰ１の電位は共通電位Ｖｃｏｍよりも低いＶＰ＿Ｌになり、データ信号線Ｓｊの電位はＶｒｅｆ１よりも低いＶｒｅｆ２になる。このときＴＦＴ２１はオン状態で、ＴＦＴ２３はオフ状態であるので、データ信号線Ｓｊの電位が（Ｖｒｅｆ１－Ｖｒｅｆ２）だけ低下すると、ＴＦＴ２２のゲート電位は同じ量だけ低下する。これにより、ＴＦＴ２２はオン状態になり、有機ＥＬ素子２６のアノード端子に保持されていた電荷は電源線ＶＰ１に向けて放電される。この結果、有機ＥＬ素子２６のアノード電位はＶＰ＿Ｌになる。

　（ｃ）閾値検出
　時刻ｔ３において、制御線ＡＺ１の電位はローレベルに変化する。これに伴い、ＴＦＴ２３はオン状態に変化する。時刻ｔ３において、電源線ＶＰ１の電位は共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃに変化する。このとき、電源線ＶＰ１からＴＦＴ２２とＴＦＴ２３を経由してＴＦＴ２２のゲート端子に電流が流れ込み、ＴＦＴ２２のゲート電位は上昇する。ＴＦＴ２２の閾値電圧をＶｔｈとしたとき、ＴＦＴ２２のゲート電位は（ＶＰ＿Ｃ＋Ｖｔｈ）まで上昇する。時刻ｔ３において、データ信号線Ｓｊの電位はＶｒｅｆ３に変化する。このときＴＦＴ２１は引き続きオン状態であるので、ノードＡの電位はＶｒｅｆ３に変化する。一方、このときＴＦＴ２３はオン状態であり、有機ＥＬ素子２６はコンデンサ２４よりも十分に大きい容量値を有するので、ノードＡの電位が変化しても、ＴＦＴ２２のゲート電位はその影響をほとんど受けない。

　（ｄ）データ待機
　時刻ｔ４において、制御線ＡＺ１の電位はハイレベルに変化する。これに伴い、ＴＦＴ２３はオフ状態に変化する。その後、走査信号線Ｇｉの電位はハイレベルに変化する。これに伴い、ＴＦＴ２１はオフ状態に変化する。これ以降、ＴＦＴ２２のゲート電位は、コンデンサ２４、２５の作用によって、（ＶＰ＿Ｃ＋Ｖｔｈ）に保たれる。

　データ待機期間では、電流が有機ＥＬ素子２６のアノード端子から有機ＥＬ素子２６側にも電源線ＶＰ１側にも流れず、有機ＥＬ素子２６のアノード電位は（ＶＰ＿Ｃ＋Ｖｔｈ）を保つことが理想的である。しかしながら、特段の工夫を行わなければ、データ待機期間においてＴＦＴ２２、２３に無視できない程度のリーク電流が流れて、有機ＥＬ素子２６のアノード電位は変動する。

　そこで、本実施形態に係る表示装置２００は、閾値検出完了から発光開始までの間、ＴＦＴ２３をオフ状態に制御するだけでなく、電源線ＶＰ１の電位を共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃにする。これにより、待機期間において、有機ＥＬ素子２６のアノード端子から電源線ＶＰ１にリーク電流が流れることを防止し、有機ＥＬ素子２６のアノード電位を一定に保つことができる。

　（ｅ）データ書き込み
　時刻ｔ４から時刻ｔ５までの間に、ｉ行目の画素回路２０のデータ書き込み期間Ｗｉが設定される。データ書き込み期間Ｗｉでは、走査信号線Ｇｉの電位はローレベルになり、データ信号線Ｓｊの電位はデータ電位Ｖｄａｔａになる。このときＴＦＴ２１はオン状態になるので、ノードＡの電位はＶｄａｔａに変化する。また、このときＴＦＴ２３はオフ状態であるので、ＴＦＴ２２のゲート電位はノードＡの電位と同じ量だけ変化して（ＶＰ＿Ｃ＋Ｖｔｈ＋Ｖｄａｔａ－Ｖｒｅｆ３）になる。

　（ｆ）発光待機
　発光待機期間では、データ待機期間と同様に、走査信号線Ｇｉと制御線ＡＺ１の電位はハイレベルになり、電源線ＶＰ１の電位は共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃになる。発光待機期間では、ＴＦＴ２２のゲート電位は、コンデンサ２４、２５の作用によって（ＶＰ＿Ｃ＋Ｖｔｈ＋Ｖｄａｔａ－Ｖｒｅｆ３）に保たれる。

　（ｇ）発光
　時刻ｔ５において、電源線ＶＰ１の電位は共通電位Ｖｃｏｍよりも高いＶＰ＿Ｈに変化する。このため、有機ＥＬ素子２６には発光閾値電圧よりも高い電圧が印加され、有機ＥＬ素子２６は発光する。電位ＶＰ＿Ｈは、発光期間においてＴＦＴ２２が飽和領域で動作するように決定される。このため、発光期間において有機ＥＬ素子２６を流れる電流Ｉは、チャネル長変調効果を無視すれば、上式（４）で与えられる。

　発光期間でも、ＴＦＴ２２のゲート電位は、引き続き（ＶＰ＿Ｃ＋Ｖｔｈ＋Ｖｄａｔａ－Ｖｒｅｆ３）に保たれる。したがって、発光期間におけるＴＦＴ２２のゲート－ソース間電圧Ｖｇｓは、次式（６）で与えられる。
　　Ｖｇｓ＝ＶＰ＿Ｃ＋Ｖｔｈ＋Ｖｄａｔａ－Ｖｒｅｆ３
　　　　　　　－ＶＰ＿Ｈ　…（６）
　式（４）と式（６）から、次式（７）が導かれる。
　　Ｉ＝１／２・Ｗ／Ｌ・μ・Ｃｏｘ
　　　　　×（ＶＰ＿Ｃ＋Ｖｄａｔａ－Ｖｒｅｆ３－ＶＰ＿Ｈ）² …（７）

　式（７）に示す電流Ｉは、データ電位Ｖｄａｔａに応じて変化するが、ＴＦＴ２２の閾値電圧Ｖｔｈには依存しない。したがって、閾値電圧Ｖｔｈにばらつきが生じる場合や、閾値電圧Ｖｔｈが経時的に変化する場合でも、閾値電圧Ｖｔｈに依存しない電流を有機ＥＬ素子２６に流して、有機ＥＬ素子２６を所望の輝度で発光させることができる。

　（ｈ）消灯
　時刻ｔ６において、電源線ＶＰ１の電位が共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃに変化する。このため、時刻ｔ６以降、有機ＥＬ素子２６のアノード電位は低下する。時刻ｔ６からしばらくすると、有機ＥＬ素子２６のアノード電位は十分に低くなり、有機ＥＬ素子２６は消灯する。

　以上に示すように、本実施形態に係る表示装置２００では、画素回路２０は、電源線ＶＰｋと共通電位Ｖｃｏｍが印加される導電性部材（電極）とを結ぶ電流経路上に、一端を導電性部材に接続して設けられた発光素子（有機ＥＬ素子２６）と、電流経路上に、一方の導通端子を発光素子の他端に接続して設けられた駆動用トランジスタ（ＴＦＴ２２）と、一端が駆動用トランジスタの制御端子に接続された第１のコンデンサ２４と、第１のコンデンサの他端とデータ信号線Ｓｊとの間に設けられ、走査信号線Ｇｉに接続された制御端子を有する書き込み制御トランジスタ（ＴＦＴ２１）と、駆動用トランジスタの制御端子と発光素子側の導通端子（ＴＦＴ２２のドレイン端子）との間に設けられ、制御線ＡＺｋに接続された制御端子を有する閾値検出用トランジスタ（ＴＦＴ２３）と、第１のコンデンサの他端と所定電位Ｖ０を有する電源線との間に設けられた第２のコンデンサ２５とを含む。発光素子の他端（有機ＥＬ素子２６のカソード端子）は、共通電位Ｖｃｏｍが固定的に印加された導電性部材に接続され、駆動用トランジスタの他方の導通端子は、電源線ＶＰｋに接続される。

　駆動回路（走査信号線駆動回路２、制御回路２０３およびデータ信号線駆動回路５からなる回路）と電源回路２０４は、複数行の画素回路２０に対する初期化を同時に行い、複数行の画素回路２０に対する閾値検出を同時に行い、画素回路２０に対するデータ書き込みを行ごとに順に行い、複数行の画素回路２０に含まれる発光素子を同じ期間で発光させる制御を行う。電源回路２０４は、画素回路２０の閾値検出完了から発光開始までの期間では、画素回路２０に接続される電源線ＶＰｋに共通電位Ｖｃｏｍにほぼ等しい電位ＶＰ＿Ｃを印加する。

　本実施形態に係る表示装置２００によれば、３個のトランジスタと２個のコンデンサと発光素子を含む画素回路２０について、閾値検出完了から発光開始までの期間では、電源線ＶＰｋに共通電位Ｖｃｏｍにほぼ等しい電位ＶＰ＿Ｃを印加することにより、待機期間における画素回路２０内のノード電位の変動を防止し、表示画面の輝度の変動を防止することができる。

　（第３の実施形態）
　図１５は、本発明の第３の実施形態に係る表示装置の構成を示すブロック図である。図１５に示す表示装置３００は、表示制御回路１、走査信号線駆動回路２、制御回路３０３、電源回路３０４、データ信号線駆動回路５、および、（ｍ×ｎ）個の画素回路３０を備えた有機ＥＬディスプレイである。以下、第１の実施形態に係る表示装置１００との相違点を説明する。

　表示装置３００には、制御線として、ｑ本の制御線Ｅ１～Ｅｑとｑ本の制御線ＡＺ１～ＡＺｑが設けられる。各行の画素回路３０は、制御線Ｅ１～Ｅｑのいずれか、制御線ＡＺ１～ＡＺｑのいずれか、および、電源線ＶＰ１～ＶＰｑのいずれかに接続される。画素回路３０には、図示しない導電性部材（電極）を用いて共通電位Ｖｃｏｍが供給される。

　制御回路３０３は、制御信号ＣＳ１に基づき、制御線Ｅ１～Ｅｑ、ＡＺ１～ＡＺｑにハイレベル電位とローレベル電位を切り替えて印加する。電源回路３０４は、制御信号ＣＳ２に基づき、電源線ＶＰ１～ＶＰｑに３種類の電位を切り替えて印加する。より詳細には、電源回路３０４は、電源線ＶＰ１～ＶＰｑに対して、共通電位Ｖｃｏｍよりも高い電位ＶＰ＿Ｈ、Ｖｃｏｍにほぼ等しい電位ＶＰ＿Ｃ、および、Ｖｃｏｍよりも低い電位ＶＰ＿Ｌを切り替えて印加する。

　図１６は、画素回路３０の回路図である。図１６に示すように、画素回路３０は、ＴＦＴ３１～３４、コンデンサ３５、および、有機ＥＬ素子３６を含んでいる。ＴＦＴ３１～３４は、いずれも、Ｐチャネル型トランジスタである。画素回路３０は、走査信号線Ｇｉ、データ信号線Ｓｊ、制御線Ｅｋ、ＡＺｋ、電源線ＶＰｋ、および、共通電位Ｖｃｏｍを有する電極に接続される。

　ＴＦＴ３１の一方の導通端子はデータ信号線Ｓｊに接続され、他方の導通端子はコンデンサ３５の一方の端子（以下、ノードＡという）に接続される。コンデンサ３５の他方の端子は、ＴＦＴ３２のゲート端子に接続される。ＴＦＴ３２のソース端子は電源線ＶＰｋに接続され、ドレイン端子は有機ＥＬ素子３６のアノード端子に接続される。有機ＥＬ素子３６のカソード端子は、共通電位Ｖｃｏｍを有する電極に接続される。ＴＦＴ３３は、ＴＦＴ３２のゲート端子とドレイン端子（有機ＥＬ素子３６側の導通端子）の間に設けられる。ＴＦＴ３４のソース端子は電源線ＶＰｋに接続され、ドレイン端子はノードＡに接続される。ＴＦＴ３１のゲート端子は走査信号線Ｇｉに接続され、ＴＦＴ３３のゲート端子は制御線ＡＺｋに接続され、ＴＦＴ３４のゲート端子は制御線Ｅｋに接続される。ＴＦＴ３１～３４は、それぞれ、書き込み制御トランジスタ、駆動用トランジスタ、閾値検出用トランジスタ、および、電源接続用トランジスタとして機能し、有機ＥＬ素子３６は発光素子として機能する。

　以下、ｑ＝１の場合について説明する。図１７は、制御線と電源線の接続形態を示す図である。この場合、すべての画素回路３０は、制御線Ｅ１、ＡＺ１と電源線ＶＰ１に接続される。表示装置３００における１フレーム期間内の各行の画素回路３０の動作は、第１の実施形態と同様である（図４を参照）。ただし、表示装置３００では、初期化期間においてノード初期化とアノード初期化が行われる。

　図１８は、画素回路３０の動作を示すタイミングチャートである。図１８に示すＷｉとＶＧｉの意味は第１の実施形態と同様であり、図１８に示すＶＤｉの意味は第２の実施形態と同様である。

　以下、図１８を参照して、走査信号線Ｇｉ、データ信号線Ｓｊ、制御線Ｅ１、ＡＺ１および、電源線ＶＰ１に接続された画素回路３０の動作を説明する。時刻ｔ１より前では、走査信号線Ｇｉと制御線Ｅ１、ＡＺ１の電位はハイレベルであり、電源線ＶＰ１の電位は共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃである。

　（ａ）ノード初期化
　時刻ｔ１において、走査信号線Ｇｉと制御線ＡＺ１の電位はローレベルに変化する。これに伴い、ＴＦＴ３１、３３はオン状態に変化する。時刻ｔ１から時刻ｔ２までの間、電源線ＶＰ１の電位は引き続き共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃであり、データ信号線Ｓｊの電位はＶｒｅｆ１になる。このため、ノードＡの電位はＶｒｅｆ１になる。電位Ｖｒｅｆ１は、ＴＦＴ３１がオン状態になるように決定される。このとき有機ＥＬ素子３６は発光しないので、有機ＥＬ素子３６のアノード電位とＴＦＴ３２のゲート電位は共通電位Ｖｃｏｍにほぼ等しくなる。

　（ｂ）アノード初期化
　時刻ｔ２において、制御線ＡＺ１の電位はハイレベルに変化する。これに伴い、ＴＦＴ３３はオフ状態に変化する。時刻ｔ２から時刻ｔ３までの間、電源線ＶＰ１の電位は共通電位Ｖｃｏｍよりも低いＶＰ＿Ｌになり、データ信号線Ｓｊの電位はＶｒｅｆ１よりも低いＶｒｅｆ２になる。このときＴＦＴ３１はオン状態で、ＴＦＴ３３、３４はオフ状態であるので、データ信号線Ｓｊの電位が（Ｖｒｅｆ１－Ｖｒｅｆ２）だけ低下すると、ＴＦＴ３２のゲート電位は同じ量だけ低下する。これにより、ＴＦＴ３２はオン状態になり、有機ＥＬ素子３６のアノード端子に保持されていた電荷は電源線ＶＰ１に向けて放電される。この結果、有機ＥＬ素子３６のアノード電位はＶＰ＿Ｌになる。

　（ｃ）閾値検出
　時刻ｔ３において、制御線ＡＺ１の電位はローレベルに変化する。これに伴い、ＴＦＴ３３はオン状態に変化する。時刻ｔ３において、電源線ＶＰ１の電位は共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃに変化する。このとき、電源線ＶＰ１からＴＦＴ３２とＴＦＴ３３を経由してＴＦＴ３２のゲート端子に電流が流れ込み、ＴＦＴ３２のゲート電位は上昇する。ＴＦＴ３２の閾値電圧をＶｔｈとしたとき、ＴＦＴ３２のゲート電位は（ＶＰ＿Ｃ＋Ｖｔｈ）まで上昇する。時刻ｔ３において、データ信号線Ｓｊの電位はＶｒｅｆ１に変化する。このときＴＦＴ３１は引き続きオン状態であるので、ノードＡの電位はＶｒｅｆ１に変化する。一方、このときＴＦＴ３３はオン状態であり、有機ＥＬ素子３６はコンデンサ３５よりも十分に大きい容量値を有するので、ノードＡの電位が変化しても、ＴＦＴ３２のゲート電位はその影響をほとんど受けない。

　（ｄ）データ待機
　時刻ｔ４において、走査信号線Ｇｉの電位はハイレベルに変化する。これに伴い、ＴＦＴ３１はオフ状態に変化する。この時点で、有機ＥＬ素子３６のアノード電位とＴＦＴ３２のゲート電位は（ＶＰ＿Ｃ＋Ｖｔｈ）である。

　データ待機期間では、電流が有機ＥＬ素子３６のアノード端子から有機ＥＬ素子３６側にも電源線ＶＰ１側にも流れず、有機ＥＬ素子３６のアノード電位は（ＶＰ＿Ｃ＋Ｖｔｈ）を保つことが理想的である。しかしながら、特段の工夫を行わなければ、データ待機期間において、ＴＦＴ３２に無視できない程度のリーク電流が流れて、有機ＥＬ素子３６のアノード電位は変動する。

　そこで、本実施形態に係る表示装置３００は、閾値検出完了から発光開始までの間、電源線ＶＰ１の電位を共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃにする。これにより、待機期間において、有機ＥＬ素子３６のアノード端子から電源線ＶＰ１にリーク電流が流れることを防止し、有機ＥＬ素子３６のアノード電位を一定に保つことができる。

　（ｅ）データ書き込み
　時刻ｔ４から時刻ｔ５までの間に、ｉ行目の画素回路３０のデータ書き込み期間Ｗｉが設定される。データ書き込み期間Ｗｉでは、走査信号線Ｇｉの電位はローレベルになり、データ信号線Ｓｊの電位はデータ電位Ｖｄａｔａになる。このときＴＦＴ３１はオン状態になるので、ノードＡの電位はＶｄａｔａに変化する。また、このときＴＦＴ３３はオン状態であり、有機ＥＬ素子３６はコンデンサ３５よりも十分に大きい容量値を有するので、ノードＡの電位が変化しても、ＴＦＴ３２のゲート電位はその影響をほとんど受けない。

　（ｆ）発光待機
　発光待機期間では、データ待機期間と同様に、走査信号線Ｇｉはハイレベルになり、電源線ＶＰ１の電位は共通電位Ｖｃｏｍにほぼ等しいＶＰ＿Ｃになる。このとき、ノードＡの電位はＶｄａｔａで、ＴＦＴ３２のゲート電位は（ＶＰ＿Ｃ＋Ｖｔｈ）である。

　（ｇ）発光
　時刻ｔ５より前に、制御線ＡＺ１の電位はハイレベルに変化する。これに伴い、ＴＦＴ３３はオフ状態に変化する。時刻ｔ５において、制御線Ｅ１の電位はローレベルに変化する。これに伴い、ＴＦＴ３４はオン状態に変化する。時刻ｔ５において、電源線ＶＰ１の電位は共通電位Ｖｃｏｍよりも高いＶＰ＿Ｈに変化する。このため、ノードＡの電位はＶｄａｔａからＶＰ＿Ｈに変化する。また、有機ＥＬ素子３６には発光閾値電圧よりも高い電圧が印加され、有機ＥＬ素子３６は発光する。電位ＶＰ＿Ｈは、発光期間においてＴＦＴ３２が飽和領域で動作するように決定される。このため、発光期間において有機ＥＬ素子３６を流れる電流Ｉは、チャネル長変調効果を無視すれば、上式（４）で与えられる。

　発光期間ではＴＦＴ３３はオフ状態であるので、ノードＡの電位がＶｄａｔａからＶＰ＿Ｈに変化すると、ＴＦＴ３２のゲート電位は同じ量だけ変化して（ＶＰ＿Ｃ＋Ｖｔｈ＋ＶＰ＿Ｈ－Ｖｄａｔａ）になる。したがって、発光期間におけるＴＦＴ３２のゲート－ソース間電圧Ｖｇｓは、次式（８）で与えられる。
　　Ｖｇｓ＝ＶＰ＿Ｃ＋Ｖｔｈ－Ｖｄａｔａ　…（８）
　式（４）と式（８）から、次式（９）が導かれる。
　　Ｉ＝１／２・Ｗ／Ｌ・μ・Ｃｏｘ（ＶＰ＿Ｃ－Ｖｄａｔａ）² …（９）

　式（９）に示す電流Ｉは、データ電位Ｖｄａｔａに応じて変化するが、ＴＦＴ３２の閾値電圧Ｖｔｈには依存しない。したがって、閾値電圧Ｖｔｈにばらつきが生じる場合や、閾値電圧Ｖｔｈが経時的に変化する場合でも、閾値電圧Ｖｔｈに依存しない電流を有機ＥＬ素子３６に流して、有機ＥＬ素子３６を所望の輝度で発光させることができる。

　（ｈ）消灯
　時刻ｔ６において、制御線Ｅ１の電位はハイレベルに変化する。これに伴い、ＴＦＴ３４はオフ状態に変化する。時刻ｔ６において、電源線ＶＰ１の電位はＶＰ＿Ｃに変化する。このため、時刻ｔ６以降、有機ＥＬ素子３６のアノード電位は低下する。時刻ｔ６からしばらくすると、有機ＥＬ素子３６に印加される電圧は十分に低くなり、有機ＥＬ素子３６は消灯する。

　以上に示すように、本実施形態に係る表示装置３００では、画素回路３０は、電源線ＶＰｋと共通電位Ｖｃｏｍが印加される導電性部材（電極）とを結ぶ電流経路上に、一端を導電性部材に接続して設けられた発光素子（有機ＥＬ素子３６）と、電流経路上に、一方の導通端子を発光素子の他端に接続して設けられた駆動用トランジスタ（ＴＦＴ３２）と、一端が駆動用トランジスタの制御端子に接続されたコンデンサ３５と、コンデンサの他端とデータ信号線Ｓｊとの間に設けられ、走査信号線Ｇｉに接続された制御端子を有する書き込み制御トランジスタ（ＴＦＴ３１）と、駆動用トランジスタの制御端子と発光素子側の導通端子（ＴＦＴ３２のドレイン端子）との間に設けられ、制御線ＡＺｋに接続された制御端子を有する閾値検出用トランジスタ（ＴＦＴ３３）と、コンデンサの他端と電源線ＶＰｋとの間に設けられた電源接続用トランジスタ（ＴＦＴ３４）とを含む。発光素子の他端（有機ＥＬ素子３６のカソード端子）は、共通電位Ｖｃｏｍが固定的に印加された導電性部材に接続され、駆動用トランジスタの他方の導通端子は、電源線ＶＰｋに接続される。

　駆動回路（走査信号線駆動回路２、制御回路３０３およびデータ信号線駆動回路５からなる回路）と電源回路３０４は、複数行の画素回路３０に対する初期化を同時に行い、複数行の画素回路３０に対する閾値検出を同時に行い、画素回路３０に対するデータ書き込みを行ごとに順に行い、複数行の画素回路３０に含まれる発光素子を同じ期間で発光させる制御を行う。電源回路３０４は、電源線ＶＰｋに３種類の電位を切り替えて印加する。電源回路３０４は、画素回路３０の閾値検出完了から発光開始までの期間では、画素回路３０に接続される電源線ＶＰｋに共通電位Ｖｃｏｍにほぼ等しい電位ＶＰ＿Ｃを印加する。

　本実施形態に係る表示装置３００によれば、４個のトランジスタと１個のコンデンサと発光素子を含む画素回路３０について、閾値検出完了から発光開始までの期間では、電源線ＶＰｋに共通電位Ｖｃｏｍにほぼ等しい電位ＶＰ＿Ｃを印加することにより、待機期間における画素回路３０内のノード電位の変動を防止し、表示画面の輝度の変動を防止することができる。

　本実施形態に係る表示装置３００の変形例として、図１９～図２２に示す画素回路を構えた表示装置を構成することができる。図１９に示す画素回路４１では、ＴＦＴ３４のソース端子は、調整可能な電位Ｖ０を有する電源線に接続される。図２０に示す画素回路４２では、有機ＥＬ素子３６のカソード端子は電源線ＶＣｋ（複数の画素回路に接続される電源線ＶＣ１～ＶＣｑのいずれか）に接続される。この場合、電源回路は、電源線ＶＰｋ、ＶＣｋにそれぞれ２種類の電位を切り替えて印加する。図２１に示す画素回路４３では、ＴＦＴ３３のゲート端子は走査信号線Ｇｉに接続される。図２２に示す画素回路５０は、Ｎチャネル型トランジスタを用いて、第３の実施形態に係る画素回路３０に対応する回路を構成したものである。画素回路５０は、ＴＦＴ５１～５４、コンデンサ５５、および、有機ＥＬ素子５６を含んでいる。画素回路４１、４３、５０を構えた表示装置では、閾値検出完了から発光開始までの期間において、電源線ＶＰｋに共通電位Ｖｃｏｍにほぼ等しい電位ＶＰ＿Ｃを印加することにより、待機期間における画素回路内のノード電位の変動を防止し、表示画面の輝度の変動を防止することができる。画素回路４２を備えた表示装置では、閾値検出完了から発光開始までの期間において、電源線ＶＰｋ、ＶＣｋに同じ電位を印加することにより、同様の効果を得ることができる。

　画素回路３０、４１、５０を備えた表示装置によれば、１種類の電源線を用いることにより、電源線のレイアウト面積を減らすことができる。画素回路４２を備えた表示装置によれば、２種類の電位を切り替えて印加する電源回路を用いることにより、電源回路の構成を簡単にすることができる。画素回路４３を備えた表示装置によれば、１種類の制御線と１種類の電源線を用いることにより、制御線と電源線のレイアウト面積を減らし、駆動回路の構成を簡単にすることができる。

　以上に示すように、本発明によれば、複数行の画素回路に対する初期化を同時に行い、複数行の画素回路に対する閾値検出を同時に行い、画素回路に対するデータ書き込みを行ごとに順に行い、複数行の画素回路に含まれる発光素子を同じ期間で発光させる表示装置において、画素回路の閾値検出完了から発光開始までの期間では、当該画素回路に接続される電源線に共通電位にほぼ等しい電位を印加することにより、待機期間における画素回路内のノード電位の変動を防止し、表示画面の輝度の変動を防止することができる。

　本発明の表示装置は、待機期間における画素回路内のノード電位の変動を防止し、表示画面の輝度の変動を防止できるという特徴を有するので、有機ＥＬディスプレイなどの電流駆動型の表示装置に利用することができる。

　１…表示制御回路
　２…走査信号線駆動回路
　３、２０３、３０３…制御回路
　４、２０４、３０４…電源回路
　５…データ信号線駆動回路
　６…シフトレジスタ
　７…レジスタ
　８…ラッチ回路
　９…出力バッファ
　１０、２０、３０、４１～４３、５０…画素回路
　１１、２１、３１、５１…ＴＦＴ（書き込み制御トランジスタ）
　１２、２２、３２、５２…ＴＦＴ（駆動用トランジスタ）
　１３…ＴＦＴ（発光制御トランジスタ）
　１４、２４、２５、３５、５５…コンデンサ
　１５、２６、３６、５６…有機ＥＬ素子（発光素子）
　２３、３３、５３…ＴＦＴ（閾値検出用トランジスタ）
　３４、５４…ＴＦＴ（電源接続用トランジスタ）
　１００、２００、３００…表示装置

Claims (12)

1. 　電流駆動型の表示装置であって、
   　行方向と列方向に並べて配置された複数の画素回路と、
   　同じ行の画素回路に接続された複数の走査信号線と、
   　同じ列の画素回路に接続された複数のデータ信号線と、
   　複数行の画素回路に接続された１本以上の制御線と、
   　複数行の画素回路に接続された１本以上の電源線と、
   　前記走査信号線、前記データ信号線および前記制御線を駆動する駆動回路と、
   　前記電源線に複数の電位を切り替えて印加する電源回路とを備え、
   　前記画素回路は、
   　　前記電源線と共通電位が印加される導電性部材とを結ぶ電流経路上に、一端を前記導電性部材に接続して設けられた発光素子と、
   　　前記電流経路上に、一方の導通端子を前記発光素子の他端に接続して設けられた駆動用トランジスタとを含み、
   　前記駆動回路と前記電源回路は、複数行の画素回路に対する初期化を同時に行い、複数行の画素回路に対する閾値検出を同時に行い、前記画素回路に対するデータ書き込みを行ごとに順に行い、複数行の画素回路に含まれる発光素子を同じ期間で発光させる制御を行い、
   　前記電源回路は、前記画素回路の閾値検出完了から発光開始までの期間では、当該画素回路に接続される電源線に前記共通電位にほぼ等しい第１電位を印加することを特徴とする、表示装置。
2. 　前記発光素子の他端は、前記共通電位が固定的に印加された導電性部材に接続され、
   　前記画素回路は、
   　　前記データ信号線と前記駆動用トランジスタの制御端子との間に設けられ、前記走査信号線に接続された制御端子を有する書き込み制御トランジスタと、
   　　前記電流経路上に、前記電源線と前記駆動用トランジスタの他方の導通端子との間に設けられ、前記制御線に接続された制御端子を有する発光制御トランジスタと、
   　　前記駆動用トランジスタの制御端子と前記発光素子側の導通端子との間に設けられたコンデンサとをさらに含むことを特徴とする、請求項１に記載の表示装置。
3. 　初期化期間では、前記書き込み制御トランジスタと前記発光制御トランジスタはオン状態であり、前記データ信号線に前記駆動用トランジスタがオン状態になる電位が印加され、前記電源線に初期化用の第２電位が印加され、
   　閾値検出期間では、前記書き込み制御トランジスタと前記発光制御トランジスタはオン状態であり、前記データ信号線に閾値検出用電位が印加され、前記電源線に閾値検出用の第３電位が印加され、
   　閾値検出完了からデータ書き込み開始までの期間とデータ書き込み完了から発光開始までの期間では、前記書き込み制御トランジスタと前記発光制御トランジスタはオフ状態であり、
   　データ書き込み期間では、前記書き込み制御トランジスタはオン状態であり、前記発光制御トランジスタはオフ状態であり、前記データ信号線にデータ電位が印加され、
   　発光期間では、前記書き込み制御トランジスタはオフ状態であり、前記発光制御トランジスタはオン状態であり、前記電源線に発光用の第４電位が印加されるように、前記画素回路が制御されることを特徴とする、請求項２に記載の表示装置。
4. 　前記閾値検出用電位は、前記共通電位に前記駆動用トランジスタの閾値電圧を加算した電位であることを特徴とする、請求項３に記載の表示装置。
5. 　前記発光素子の他端は、前記共通電位が固定的に印加された導電性部材に接続され、
   　前記駆動用トランジスタの他方の導通端子は、前記電源線に接続され、
   　前記画素回路は、
   　　一端が前記駆動用トランジスタの制御端子に接続された第１のコンデンサと、
   　　前記第１のコンデンサの他端と前記データ信号線との間に設けられ、前記走査信号線に接続された制御端子を有する書き込み制御トランジスタと、
   　　前記駆動用トランジスタの制御端子と前記発光素子側の導通端子との間に設けられ、前記制御線に接続された制御端子を有する閾値検出用トランジスタと、
   　　前記第１のコンデンサの他端と所定電位を有する他の電源線との間に設けられた第２のコンデンサとをさらに含むことを特徴とする、請求項１に記載の表示装置。
6. 　初期化期間の前半部では、前記書き込み制御トランジスタはオン状態であり、前記電源線に前記第１電位が印加され
   　初期化期間の後半部では、前記書き込み制御トランジスタはオン状態であり、前記データ信号線に前記駆動用トランジスタがオン状態になる電位が印加され、前記電源線に初期化用の第２電位が印加され、
   　閾値検出期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記データ信号線に閾値検出用電位が印加され、前記電源線に前記第１電位が印加され、
   　閾値検出完了からデータ書き込み開始までの期間とデータ書き込み完了から発光開始までの期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、
   　データ書き込み期間では、前記書き込み制御トランジスタはオン状態であり、前記閾値検出用トランジスタはオフ状態であり、前記データ信号線にデータ電位が印加され、
   　発光期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、前記電源線に発光用の第３電位が印加されるように、前記画素回路が制御されることを特徴とする、請求項５に記載の表示装置。
7. 　前記駆動用トランジスタの他方の導通端子は、前記電源線に接続され、
   　前記画素回路は、
   　　一端が前記駆動用トランジスタの制御端子に接続されたコンデンサと、
   　　前記コンデンサの他端と前記データ信号線との間に設けられ、前記走査信号線に接続された制御端子を有する書き込み制御トランジスタと、
   　　前記駆動用トランジスタの制御端子と前記発光素子側の導通端子との間に設けられた閾値検出用トランジスタと、
   　　前記コンデンサの他端と前記電源線または所定電位を有する他の電源線との間に設けられ、前記制御線に接続された制御端子を有する電源接続用トランジスタとをさらに含むことを特徴とする、請求項１に記載の表示装置。
8. 　複数行の画素回路に接続された１本以上の第２制御線をさらに備え、
   　前記閾値検出用トランジスタの制御端子は、前記第２制御線に接続され、
   　前記発光素子の他端は、前記共通電位が固定的に印加された導電性部材に接続され、
   　前記電源回路は、前記電源線に３種類の電位を切り替えて印加することを特徴とする、請求項７に記載の表示装置。
9. 　初期化期間の前半部では、前記書き込み制御トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記電源線に前記第１電位が印加され、
   　初期化期間の後半部では、前記書き込み制御トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に前記駆動用トランジスタがオン状態になる電位が印加され、前記電源線に初期化用の第２電位が印加され、
   　閾値検出期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線に閾値検出用電位が印加され、前記電源線に前記第１電位が印加され、
   　閾値検出完了からデータ書き込み開始までの期間とデータ書き込み完了から発光開始までの期間では、前記書き込み制御トランジスタと前記電源接続用トランジスタはオフ状態であり、
   　データ書き込み期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオン状態であり、前記電源接続用トランジスタはオフ状態であり、前記データ信号線にデータ電位が印加され、
   　発光期間では、前記書き込み制御トランジスタと前記閾値検出用トランジスタはオフ状態であり、前記電源接続用トランジスタはオン状態であり、前記電源線に発光用の第３電位が印加されるように、前記画素回路が制御されることを特徴とする、請求項８に記載の表示装置。
10. 　複数行の画素回路に接続された１本以上の第２制御線と、
    　複数行の画素回路に接続され、前記導電性部材として機能する１本以上の第２電源線とをさらに備え、
    　前記閾値検出用トランジスタの制御端子は、前記第２制御線に接続され、
    　前記発光素子の他端は、前記第２電源線に接続され、
    　前記電源回路は、前記電源線と前記第２電源線にそれぞれ２種類の電位を切り替えて印加することを特徴とする、請求項７に記載の表示装置。
11. 　前記閾値検出用トランジスタの制御端子は、前記走査信号線に接続され、
    　前記発光素子の他端は、前記共通電位が固定的に印加される導電性部材に接続され、
    　前記電源回路は、前記電源線に３種類の電位を切り替えて印加することを特徴とする、請求項７に記載の表示装置。
12. 　行方向と列方向に並べて配置された複数の画素回路と、同じ行の画素回路に接続された複数の走査信号線と、同じ列の画素回路に接続された複数のデータ信号線と、複数行の画素回路に接続された１本以上の制御線と、複数行の画素回路に接続された１本以上の電源線とを有する電流駆動型の表示装置の駆動方法であって、
    　前記画素回路は、
    　　前記電源線と共通電位が印加される導電性部材とを結ぶ電流経路上に、一端を前記導電性部材に接続して設けられた発光素子と、
    　　前記電流経路上に、一方の導通端子を前記発光素子の他端に接続して設けられた駆動用トランジスタとを含み、
    　前記走査信号線、前記データ信号線および前記制御線を駆動する駆動ステップと、
    　前記電源線に複数の電位を切り替えて印加する電源制御ステップとを備え、
    　前記駆動ステップと前記電源制御ステップは、複数行の画素回路に対する初期化を同時に行い、複数行の画素回路に対する閾値検出を同時に行い、前記画素回路に対するデータ書き込みを行ごとに順に行い、複数行の画素回路に含まれる発光素子を同じ期間で発光させる制御を行い、
    　前記電源制御ステップは、前記画素回路の閾値検出完了から発光開始までの期間では、当該画素回路に接続される電源線に前記共通電位にほぼ等しい電位を印加することを特徴とする、表示装置の駆動方法。

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