WO2013045367A2 - Elektronische baugruppe mit hochtemperaturstabilem substratgrundwerkstoff - Google Patents

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Daniel Wolde-Giorgis
Bernd Hohenberger
Thomas Kalich
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Robert Bosch Gmbh
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    • H01L2224/83411—Tin [Sn] as principal constituent
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    • H01L2224/83439—Silver [Ag] as principal constituent
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    • H01L2224/83444—Gold [Au] as principal constituent
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    • H01L2224/83463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/83464—Palladium [Pd] as principal constituent
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
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    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]

Definitions

  • the present invention relates to an electronic assembly with a high-temperature-stable substrate base material, comprising an electronic power component and at least one substrate, a method for producing an electronic assembly and the use of an electronic assembly according to the invention.
  • bond connections are subject to certain limitations and may cause limitations in both the life of the device and in the power density and layout of the device. To ensure, for example, the mechanical stability of the bonding wire and the connection point, during wire formation, a certain minimum loop height must be maintained, which makes cooling on the upper side of the component impossible. Bond connections can in particular by active energization and thereby caused local temperature changes at the junction distort and represent a limiting factor of the lifetime for many applications.
  • the power density of power semiconductors can be limited by the current carrying capacity of the bond even when using optimized cooling systems that due to layout specifications not sufficient bonding wires can be placed side by side.
  • the current optimum base material for a substrate, and in particular also for heat sinks, which is used in a silver sintering process for forming an electrical connection to an electronic component, copper is due to the high thermal conductivity and its high electrical conductivity. Furthermore, the electrical and thermal bonding of the silver-sintered compound layer on copper shows good properties also in terms of long-term stability at high temperatures or frequent temperature changes.
  • copper as a base material is expensive and has the disadvantage of an unfavorably high coefficient of thermal expansion, which places an increased demand on the compensating properties of the bonding layer in view of the strongly different thermal expansion coefficients of most electronic components.
  • the present invention relates to an electronic assembly comprising an electronic power component and at least one substrate, wherein the substrate comprises aluminum, magnesium or manganese or an aluminum, magnesium or manganese alloy as the substrate base material and the substrate having a surface coating of Ag, Au, Pd, Sn or of an Ag, Au, Pd or Sn alloy or with a layer sequence of at least two of these metals or alloys on the side facing the power component. is at least partially provided, wherein the power device is connected by means of a Silbersinter terucuns harshness to the substrate.
  • the subject matter of the present invention can advantageously show improved reliability in the event of temperature changes, in particular in assemblies in which joint connections are used at high operating temperatures.
  • an increase in the maximum temperature lift which can tolerate the electronic component without failure relevant damage even over a long period of use and even with frequent changes in temperature.
  • an extension of the field of application of the components can be achieved in a particularly advantageous manner.
  • the substrate base materials provided according to the invention are high-temperature-stable base materials and are therefore also suitable as bottom-side and / or double-sided substrate technology. It is advantageous even a replacement of DBC substrates possible.
  • an electronic power component is understood in particular to mean a shelled or unhoused semiconductor component, an IC element or a passive electronic component, such as a resistor, a capacitor or an inductance.
  • substrate refers in particular to a circuit carrier, such as a printed circuit board, conductor leadframes, stamped grid or heat sinks.
  • the term "substrate base material” is understood in particular to mean a material which is present in the substrate to more than 50% by weight of the substrate.
  • the term of the silver sintered interconnection layer is understood here and below to mean, in particular, a connection layer which provides an electrical and thermal connection of the joining partners, such as, for example, a power component and a printed circuit board or a heat sink.
  • This bonding layer is preferably formed by sintering a sintered paste containing, for example, silver metal particles and solvents. Depending on the process, a dense or porous sintered compound layer is created.
  • the sintered compound preferably comprises Cu and / or Ag and / or Al.
  • the electronic assembly comprises at least a first and a second substrate, wherein the power component is connected on two opposite sides in each case by means of a silver sintered interconnection layer to the first substrate and to the second substrate.
  • the first and the second substrate are each provided with a surface coating of Ag, Au, Pd, Sn or of an Ag, Au, Pd or Sn alloy or with a layer sequence of at least two of these metals or alloys on the power component each side facing.
  • the AVT technology according to the invention with the selected substrate base materials thus advantageously enables a parallel process control, in which the power component can preferably be simultaneously bonded between two joining partners or between two substrates.
  • the power component can preferably be simultaneously bonded between two joining partners or between two substrates.
  • the substrate base materials used according to the invention are, as stated above, stable at high temperatures. They are therefore also suitable as double-sided substrate technology and can therefore serve as a cost-effective alternative for DBC substrates.
  • the substrate has in particular a thickness in the range of 0.1 mm to 50 mm, in particular of 0.3 mm to 30 mm, for example of 1.0 mm to 5.0 mm.
  • the power component is a semiconductor component, an IC element or a passive electronic component.
  • the invention further relates to a method for producing an electronic assembly comprising an electronic power component and at least one substrate, characterized by the steps:
  • step b) of the process according to the invention the coating of the substrate with Ag, Au, Pd, Sn or one of its alloys can be carried out in any manner known to the person skilled in the art.
  • the substrate on the power component side facing at least partially, preferably over the entire surface by electrolytic, for example by galvanic, deposition, CVD, PVD, by chemical reaction of an Ag, Au, Pd or Sn metal compound with a reducing agent or be coated by thermolysis of a corresponding Ag, Au, Pd or Sn metal compound.
  • the coating of Ag, Au, Pd, Sn or one of their alloys is applied by electrodeposition to the respective surface of the substrate, since this can be done industrially, but at the same time a very good control of the layer thicknesses and the quality of the layer is given ,
  • step c) either a sintering paste or a sintered shaped part, that is a so-called preform, or a combination of sintered paste and sintered shaped part can be applied to at least one joining side of either the power component or the substrate. If a sintering paste is to be applied, this can be done in particular by dispensing, screen printing, stencil printing, stamp printing or by doctoring. If, on the other hand, a sintered shaped part is to be applied, this can be done on one of the two contact sides of the sintered molded part or of the substrate or of the power component on the one hand by previously applying a thin solder layer, that is to say a brazing solder or soft solder, preferably a lead-free solder.
  • a thin solder layer that is to say a brazing solder or soft solder, preferably a lead-free solder.
  • step d) the further joining partners are then applied to the sintering paste or the sintered molded part either serially or else parallel to step c) by repeating or simultaneously using the abovementioned methods.
  • step e) forming the sintered compound layer between the power component and the at least one substrate at comparatively low temperatures between 150 ° C and 300 ° C and optionally under pressurization, for example, with a contact pressure between 0.5 MPa and 40 MPa.
  • the formed sintered compound according to step e) preferably comprises Cu and / or Ag and / or Al.
  • a first substrate and a second substrate are connected to the power component in such a way that they are applied to opposite sides of the power component and connected to a respective sintered connection layer.
  • step e) takes place simultaneously.
  • the AVT technology according to the invention with the selected substrate base materials thus advantageously enables a parallel process control, in which the power component can preferably be simultaneously bonded between two joining partners or between two substrates.
  • the power component can preferably be simultaneously bonded between two joining partners or between two substrates.
  • a first power component and a second power component are connected to at least one substrate by means of a respective sintered connection layer in such a way that the power applied on opposite sides of the substrate and connected to the Sinterharms harsh.
  • the invention further relates to the use of an electronic assembly of the type described above in power electronics, in particular in power electronics suitable for high operating temperatures up to 400 ° C.
  • the electronic module is part of a press-in diode, for example on a generator shield.
  • FIG. 1 shows a schematic cross section through a first embodiment of an electronic assembly according to the invention
  • FIG 3 shows a schematic cross section through a third embodiment of an electronic assembly according to the invention.
  • FIG. 1 shows a schematic cross section through a first embodiment of an electronic assembly 10 comprising an electronic power component 11 and a substrate 12.
  • the substrate 12 comprises aluminum, magnesium or manganese or an aluminum, magnesium or manganese alloy as a substrate base material.
  • the substrate is provided with a surface coating 14 made of Ag, Au, Pd, Sn or of an Ag, Au, Pd or Sn alloy on the side facing the power component 11.
  • the surface coating 14 may be arranged at least partially or completely on the side of the substrate 12 facing the power component 11.
  • the power device 1 1 is connected to the substrate 12 by means of a silver sintered interconnection layer 20.
  • the power component 11 may in particular be a semiconductor component.
  • the electronic assembly 10 is advantageously suitable for use in power electronics, in particular power electronics suitable for high operating temperatures up to about 400 ° C.
  • the electronic assembly 10 may be part of a press-in diode, for example, in particular on a generator shield.
  • FIG. 2 shows a second embodiment of an electronic assembly 10 comprising an electronic power component 11 and a substrate 12 in which the substrate 12 on the side facing the power component 11 is selected with a layer sequence 14a, 14b of at least two of the metals or alloys Ag, Au, Pd, Sn or an Ag, Au, Pd or Sn alloy.
  • FIG. 3 shows a third embodiment of an electronic assembly 10, comprising a first substrate 12 and a second substrate 12a, wherein the power component 11 is connected on two opposite sides to the first substrate 12 and to the second substrate 12a by means of a silver interlayer connection layer 20 is.
  • the substrate has, on its side facing the silver interconnect layer 20, a layer 14 which, as stated above, may be made of Ag, Au, Pd, Sn or an alloy of these metals. This results in accordance with a sandwichartigiger structure of the electronic assembly 10th

Abstract

Die Erfindung betrifft eine elektronische Baugruppe (10) umfassend ein elektronisches Leistungsbauteil (11) und mindestens ein Substrat (12), - wobei das Substrat (12) Aluminium, Magnesium oder Mangan oder eine Aluminium-, Magnesium- oder Manganlegierung als Substratgrundwerkstoff umfasst, - wobei das Substrat (12) mit einer Oberflächenbeschichtung aus Ag, Au, Pd, Sn oder aus einer Ag-, Au-, Pd- oder Sn- Legierung oder mit einer Schichtabfolge (14a, 14b) mindestens zweier dieser Metalle oder Legierungen auf der dem Leistungsbauteil (11) zugewandten Seite zumindest teilweise versehen ist, und - wobei das Leistungsbauteil (11) mittels einer Silbersinterverbindungsschicht (20) an das Substrat (12) angebunden ist. Die Erfindung betrifft weiterhin ein Verfahren zur Herstellung einer elektronischen Baugruppe (10) sowie die Verwendung einer erfindungsgemäßen elektronischen Baugruppe (10).

Description

Beschreibung Titel
Elektronische Baugruppe mit hochtemperaturstabilem Substratgrundwerkstoff
Die vorliegende Erfindung betrifft eine elektronische Baugruppe mit einem hoch- temperaturstabilen Substratgrundwerkstoff, umfassend ein elektronisches Leistungsbauteil und mindestens ein Substrat, ein Verfahren zur Herstellung einer elektronischen Baugruppe sowie die Verwendung einer erfindungsgemäßen elektronischen Baugruppe.
Stand der Technik
Viele elektronische Bauelemente wie zum Beispiel Leistungstransistoren benötigen neben der unterseitigen Anbindung an das Substrat auch oberseitig eine elektrische Anbindung. Diese wird gegenwärtig insbesondere durch Bondverbindungen realisiert. Die Anbindung durch Bonddrähte unterliegt bestimmten Limitierungen und kann Einschränkungen sowohl in der Lebensdauer des Bauelements als auch in der Leistungsdichte und beim Layout des Bauelements hervorrufen. Um zum Beispiel die mechanische Stabilität des Bonddrahts und der Verbindungsstelle zu gewährleisten, muss bei der Drahtausformung eine bestimmte minimale Loophöhe eingehalten werden, die eine Entwärmung an der Bauelementoberseite unmöglich macht. Bondverbindungen können insbesondere durch aktive Bestromung und dadurch hervorgerufene lokale Temperaturwechsel an der Verbindungsstelle zerrütten und stellen für viele Anwendungen einen limitierenden Faktor der Lebensdauer dar. Die Leistungsdichte von Leistungshalbleitern kann durch die Stromtragfähigkeit der Bondverbindungen sogar bei Verwendung optimierter Kühlsysteme dadurch begrenzt sein, dass wegen Layoutvorgaben nicht ausreichend Bonddrähte nebeneinander gesetzt werden können.
Als alternative Möglichkeiten zur elektrischen Anbindung von elektronischen Bauelementen befinden sich seit einiger Zeit Silber-Sinterverfahren in der Ent- Wicklung, bei denen eine Paste eingesetzt wird, die aus Ag-Kolloiden besteht. Beim Fügeprozess werden die flüchtigen Bestandteile der Paste unter Temperaturbeaufschlagung ausgebrannt, so dass die Ag-Kolloide untereinander und mit dem Material der Fügepartner in direkten Kontakt kommen. Durch festkörperdif- fusive Vorgänge bildet sich bereits bei Temperaturen unter 300°C eine bis ca. 900°C hochtemperaturstabile Verbindung aus, die in ihrer Wärmeleitfähigkeit, Stabilität und Plastizität wesentlich günstigere Eigenschaften als Zinn-Silber Lotverbindungen aufweisen kann.
Der derzeitige optimale Grundwerkstoff für ein Substrat, und insbesondere auch für Wärmesenken, das in einem Silber-Sinterverfahren zur Ausbildung einer elektrischen Anbindung an ein elektronisches Bauelement eingesetzt wird, ist Kupfer aufgrund der hohen Wärmeleitfähigkeit und seiner hohen elektrischen Leitfähigkeit. Weiterhin zeigt die elektrische und thermische Anbindung der Silber-Sinterverbindungsschicht auf Kupfer gute Eigenschaften auch in Bezug auf die Langzeitstabilität bei hohen Temperaturen oder häufigen Temperaturwechseln. Kupfer als Grundwerkstoff ist jedoch teuer und zeigt den Nachteil eines ungünstig hohen Wärmeausdehnungskoeffizienten, was eine erhöhte Anforderung an die ausgleichenden Eigenschaften der Anbindungsschicht stellt im Hinblick auf die hierzu stark unterschiedlichen Wärmeausdehnungskoeffizienten der meisten elektronischen Bauelemente.
Gattungsgemäße elektronische Baugruppen mit einem Substrat beziehungsweise einer Wärmesenke aus Kupfer und einer Verbindungsschicht ausgebildet aus einer Silbersinterpaste werden beispielsweise in der deutschen Patentschrift DE 10 2008 009 510 B3 beschrieben.
Offenbarung der Erfindung
Gegenstand der vorliegenden Erfindung ist eine elektronische Baugruppe umfassend ein elektronisches Leistungsbauteil und mindestens ein Substrat, wobei das Substrat Aluminium, Magnesium oder Mangan oder eine Aluminium-, Magnesium- oder Manganlegierung als Substratgrundwerkstoff umfasst und das Substrat mit einer Oberflächenbeschichtung aus Ag, Au, Pd, Sn oder aus einer Ag-, Au-, Pd- oder Sn- Legierung oder mit einer Schichtabfolge mindestens zweier dieser Metalle oder Legierungen auf der dem Leistungsbauteil zugewandten Seite zu- mindest teilweise versehen ist, wobei das Leistungsbauteil mittels einer Silbersin- terverbindungsschicht an das Substrat angebunden ist.
Der Gegenstand der vorliegenden Erfindung kann vorteilhafterweise eine ver- besserte Zuverlässigkeit bei Temperaturwechseln zeigen, insbesondere bei Baugruppen, in denen Fügeverbindungen bei hohen Einsatztemperaturen verwendet werden.
Aufgrund der geringeren Materialkosten des Substratgrundwerkstoffs kann insgesamt die Herstellung von hochtemperaturstabilen Leistungsbauteilen kosten- günstiger gestaltet werden.
Insbesondere kann daneben durch den Gegenstand der vorliegenden Erfindung eine Erhöhung des maximalen Temperaturhubs erreicht werden, den das elektronische Bauteil ohne ausfallrelevante Beschädigungen auch über eine lange Einsatzdauer und auch bei häufigen Temperaturwechseln tolerieren kann. Dadurch kann insbesondere vorteilhaft eine Erweiterung des Einsatzgebiets der Bauelemente erzielt werden.
Weiterhin kann aufgrund der erfindungsgemäßen Ausgestaltung der elektrischen Anbindung unter Kombination mit der Auswahl des Substratgrundwerkstoffs sogar ein Wegfall der Bonddrähte vorgesehen werden. Dies kann zu einer Behebung von möglichen früheren Fehlerquellen und Limiterungen eingesetzt werden, wodurch eine Steigerung der Zuverlässigkeit der gesamten Baugruppe erreicht wird.
Daneben kann auch eine Erhöhung der Stromtragfähigkeit durch die erfindungsgemäße Anordnung erzielt werden. Außerdem ist eine beidseitige Entwärmung der Baugruppe möglich. Die erfindungsgemäß vorgesehenen Substratgrundwerkstoffe sind hochtemperaturstabile Grundwerkstoffe und sie sind daher auch geeignet als unterseitige und/oder doppelseitige Substrattechnologie. Es ist vorteilhaft sogar ein Ersatz von DBC-Substraten möglich.
Unter dem Begriff eines elektronischen Leistungsbauteils wird im Rahmen der vorliegenden Erfindung insbesondere ein gehäustes oder ungehäustes Halblei- terbauelement, ein IC-Element oder ein passives elektronisches Bauteil, wie beispielsweise ein Widerstand, eine Kapazität oder eine Induktivität, verstanden. Unter dem Begriff des Substrats wird im vorliegenden Rahmen insbesondere ein Schaltungsträger, wie zum Beispiel eine Leiterplatte, Leiter-Leadframes, Stanzgitter oder Wärmesenken verstanden.
Unter dem Begriff des Substratgrundwerkstoffs wird im vorliegenden Rahmen insbesondere ein Material verstanden, das zu mehr als 50 Gew.-% des Substrats im Substrat vorliegt. Unter dem Begriff der Silbersinterverbindungsschicht wird hier und im Folgenden insbesondere eine Verbindungsschicht verstanden, die eine elektrische und thermische Anbindung der Fügepartner, wie zum Beispiel ein Leistungsbauteil und eine Leiterplatte oder eine Wärmesenke, bereit stellt. Diese Verbindungsschicht ist bevorzugt ausgebildet durch Sintern einer Sinterpaste beispielsweise enthaltend Silbermetallpartikel und Lösungsmittel. Es entsteht je nach Prozessführung eine dichte oder poröse Sinterverbindungsschicht.
Bevorzugt umfasst die Sinterverbindung Cu und/oder Ag und/oder AI. Im Rahmen einer Ausführungsform umfasst die elektronische Baugruppe mindestens ein erstes und ein zweites Substrat, wobei das Leistungsbauteil auf zwei gegenüberliegenden Seiten jeweils mittels einer Silbersinterverbindungsschicht an das erste Substrat und an das zweite Substrat angebunden ist. Das erste und das zweite Substrat sind jeweils mit einer Oberflächenbeschichtung aus Ag, Au, Pd, Sn oder aus einer Ag, Au, Pd oder Sn-Legierung oder mit einer Schichtfolge mindestens zweier dieser Metalle oder Legierungen auf der dem Leistungsbauteil jeweils zugewandten Seite versehen.
Im Gegensatz zum Bonden ermöglicht die erfindungsgemäße AVT Technik mit den ausgewählten Substratgrundwerkstoffen somit vorteilhafterweise eine Parallelprozessführung, in der bevorzugt gleichzeitig das Leistungsbauteil sandwichartig zwischen zwei Fügepartnern beziehungsweise zwischen zwei Substraten angebunden werden kann. Umgekehrt ist es selbstverständlich ebenso möglich, zwei Leistungsbauteile an ein Substrat anzubinden. Durch die parallele Prozess- führung und insbesondere durch die Möglichkeit der simultanen ober- und unterseitigen Kontaktierung der Bauelemente in nur einem Prozessschritt kann eine erhebliche Vereinfachung der Fertigung solcher elektronischer Baugruppen erzielt werden ebenso wie eine deutliche Zeit- und Kostenersparnis. Durch das Entfallen der Bonddrähte entfallen einerseits bekannte Fehlerbilder, andererseits kann durch eine Baugruppe gemäß der vorliegenden Ausführungsform eine beidseitige Entwärmung der Baugruppe ermöglicht werden, was zu einer größeren Zuverlässigkeit und einer höheren Lebensdauer der elektronischen Baugruppe insgesamt führen kann. Die erfindungsgemäß eingesetzten Substratgrundwerkstoffe sind, wie vorstehend bereits ausgeführt, hochtemperaturstabil. Sie eignen sich daher auch als doppelseitige Substrattechnologie und können daher als kostengünstige Alternative für DBC-Substrate dienen.
Im Rahmen einer weiteren Ausführungsform weist das Substrat insbesondere eine Dicke im Bereich von 0, 1 mm bis 50 mm, insbesondere von 0,3 mm bis 30 mm, beispielsweise von 1 ,0 mm bis 5,0 mm auf.
Im Rahmen einer weiteren Ausführungsform ist das Leistungsbauteil ein Halbleiterbauteil, ein IC-Element oder ein passives elektronisches Bauteil.
Hinsichtlich weiterer Vorteile und Merkmale wird hiermit explizit auf die Erläuterungen im Zusammenhang mit dem erfindungsgemäßen Verfahren, der erfindungsgemäßen Verwendung sowie den Figuren verwiesen.
Die Erfindung betrifft weiterhin ein Verfahren zur Herstellung einer elektronischen Baugruppe umfassend ein elektronisches Leistungsbauteil und mindestens ein Substrat, gekennzeichnet durch die Schritte:
a) Bereitstellen mindestens eines Substrats umfassend Aluminium, Magnesium oder Mangan oder eine Aluminium-, Magnesium- oder Manganlegierung als Substratgrundwerkstoff,
b) zumindest teilweises Oberflächenbeschichten des Substrats auf der dem Leistungsbauteil zugewandten Seite mit Ag, Au, Pd, Sn oder mit einer Ag-, Au-, Pd- oder Sn- Legierung oder mit einer Schichtabfolge mindestens zweier dieser Metalle oder Legierungen,
c) Aufbringen einer Sinterpaste oder eines Sinterformteils oder einer Kombination von Sinterpaste und Sinterformteil auf mindestens eine Fügeseite entweder des Leistungsbauteils oder des Substrats, d) Aufbringen des jeweiligen Fügepartners auf die Sinterpaste oder das Sinterformteil und
e) Ausbilden der Sinterverbindungsschicht zwischen dem Leistungsbauteil und dem mindestens einem Substrat.
In Schritt b) des erfindungsgemäßen Verfahrens kann das Beschichten des Substrats mit Ag, Au, Pd, Sn oder einer ihrer Legierungen auf jede dem Fachmann bekannte Art und Weise erfolgen. Beispielsweise kann das Substrat auf der dem Leistungsbauteil zugewandten Seite mindestens teilweise, bevorzugt vollflächig, durch elektrolytische, zum Beispiel durch galvanische, Abscheidung, CVD, PVD, durch chemische Reaktion einer Ag-, Au-, Pd- oder Sn-Metallverbindung mit einem Reduktionsmittel oder durch Thermolyse einer entsprechenden Ag-, Au-, Pd- oder Sn-Metallverbindung beschichtet werden. Bevorzugt wird die Beschich- tung aus Ag, Au, Pd, Sn oder einer ihrer Legierungen durch galvanische Abscheidung auf die jeweilige Oberfläche des Substrats aufgebracht, da dies großtechnisch erfolgen kann, aber gleichzeitig eine sehr gute Kontrolle der Schichtdicken und der Qualität der Schicht gegeben ist.
In Schritt c) kann entweder eine Sinterpaste oder ein Sinterformteil, das heißt ein sogenanntes Preform, oder eine Kombination von Sinterpaste und Sinterformteil auf mindestens eine Fügeseite entweder des Leistungsbauteils oder des Substrats aufgebracht werden. Soll eine Sinterpaste aufgebracht werden, so kann das insbesondere durch Dispensen, Siebdruck, Schablonendruck, Stempeldruck oder durch Rakeln erfolgen. Soll dagegen ein Sinterformteil aufgebracht werden, so kann dies einerseits durch vorheriges Aufbringen einer dünnen Lotschicht, das heißt ein Hartlot oder Weichlot, bevorzugt ein bleifreies Lot, auf eine der beiden Kontaktseiten des Sinterformteils oder des Substrats bzw. des Leistungsbauteils erfolgen. Andererseits kann anstelle der Lotschicht aber auch eine dünne Schicht Sinterpaste aufgetragen werden. Anschließend kann durch eine Temperaturbehandlung entweder die Lotschicht oder die Sinterpastenschicht derart erhitzt werden, dass sich ein zumindest transportfester Verbund ausbildet, bevorzugt enthalten die Sinterpaste und/oder das Sinterformteil Cu und/oder Ag und/oder AI. In Schritt d) wird dann entweder seriell oder auch parallel zu Schritt c) durch Wiederholung oder gleichzeitige Anwendung der vorstehend genannten Verfahren der weitere Fügepartner auf die Sinterpaste oder das Sinterformteil aufgebracht.
Insbesondere bevorzugt kann in Schritt e) Ausbilden der Sinterverbindungsschicht zwischen dem Leistungsbauteil und dem mindestens einem Substrat bei vergleichsweise niedrigen Temperaturen zwischen 150°C und 300°C und optional unter Druckbeaufschlagung beispielsweise mit einem Anpressdruck zwischen 0,5 MPa und 40 MPa erfolgen.
Bevorzugt umfasst die ausgebildete Sinterverbindung nach Schritt e) Cu und/oder Ag und/oder AI.
Im Rahmen einer Ausgestaltung des Verfahrens werden ein erstes Substrat und ein zweites Substrat mit dem Leistungsbauteil derart verbunden, dass sie auf gegenüberliegenden Seiten des Leistungsbauteils aufgebracht und mit jeweils einer Sinterverbindungsschicht angebunden werden.
Im Rahmen einer weiteren Ausgestaltung des Verfahrens erfolgt das Ausbilden der Sinterverbindungsschichten in Schritt e) gleichzeitig.
Im Gegensatz zum Bonden ermöglicht die erfindungsgemäße AVT Technik mit den ausgewählten Substratgrundwerkstoffen somit vorteilhafterweise eine Parallelprozessführung, in der bevorzugt gleichzeitig das Leistungsbauteil sandwichartig zwischen zwei Fügepartnern beziehungsweise zwischen zwei Substraten angebunden werden kann. Umgekehrt ist es selbstverständlich ebenso möglich, zwei Leistungsbauteile an ein Substrat anzubinden. Durch die parallele Prozessführung und insbesondere durch die Möglichkeit der simultanen ober- und unterseitigen Kontaktierung der Bauelemente in nur einem Prozessschritt kann eine erhebliche Vereinfachung der Fertigung solcher elektronischer Baugruppen erzielt werden ebenso wie eine deutliche Zeit- und Kostenersparnis.
Im Rahmen einer weiteren Ausgestaltung des Verfahrens werden ein erstes Leistungsbauteil und ein zweites Leistungsbauteil an mindestens einem Substrat mittels jeweils einer Sinterverbindungsschicht derart angebunden, dass die Leis- tungsbauteile auf gegenüberliegenden Seiten des Substrats aufgebracht und mit der Sinterverbindungsschicht angebunden werden.
Hinsichtlich weiterer Vorteile und Merkmale wird hiermit explizit auf die Erläuterungen im Zusammenhang mit der erfindungsgemäßen elektronischen Baugruppe, der erfindungsgemäßen Verwendung sowie den Figuren verwiesen.
Die Erfindung betrifft weiterhin die Verwendung einer elektronischen Baugruppe der vorstehend beschriebenen Art in einer Leistungselektronik, insbesondere in Leistungselektroniken geeignet für hohe Einsatztemperaturen bis zu 400°C.
Im Rahmen einer Ausführungsform ist die elektronische Baugruppe Teil einer Einpressdiode, beispielsweise an einem Generatorschild.
Hinsichtlich weiterer Vorteile und Merkmale wird hiermit explizit auf die Erläuterungen im Zusammenhang mit der erfindungsgemäßen elektronischen Baugruppe, dem erfindungsgemäßen Verfahren sowie den Figuren verwiesen.
Zeichnungen
Weitere Vorteile und vorteilhafte Ausgestaltungen der erfindungsgemäßen Gegenstände werden durch die Zeichnungen veranschaulicht und in der nachfolgenden Beschreibung erläutert. Dabei ist zu beachten, dass die Zeichnungen nur beschreibenden Charakter haben und nicht dazu gedacht sind, die Erfindung in irgendeiner Form einzuschränken. Es zeigen
Fig. 1 einen schematischen Querschnitt durch eine erste Ausführungsform einer erfindungsgemäßen elektronischen Baugruppe,
Fig. 2 einen schematischen Querschnitt durch eine zweite Ausführungsform einer erfindungsgemäßen elektronischen Baugruppe,
Fig. 3 einen schematischen Querschnitt durch eine dritte Ausführungsform einer erfindungsgemäßen elektronischen Baugruppe.
Figur 1 zeigt einen schematischen Querschnitt durch eine erste Ausführungsform einer elektronischen Baugruppe 10 umfassend ein elektronisches Leistungsbauteil 1 1 und ein Substrat 12. Das Substrat 12 umfasst Aluminium, Magnesium oder Mangan oder eine Aluminium-, Magnesium- oder Manganlegierung als Substratgrundwerkstoff. Das Substrat ist mit einer Oberflächenbeschichtung 14 aus Ag, Au, Pd, Sn oder aus einer Ag-, Au-, Pd- oder Sn- Legierung auf der dem Leistungsbauteil 1 1 zugewandten Seite versehen. Die Oberflächenbeschichtung 14 kann zumindest teilweise oder vollständig auf der dem Leistungsbauteil 1 1 zugewandten Seite des Substrats 12 angeordnet sein. Das Leistungsbauteil 1 1 ist mittels einer Silbersinterverbindungsschicht 20 an das Substrat 12 angebunden. Das Leistungsbauteil 1 1 kann insbesondere ein Halbleiterbauteil sein. Die elektronische Baugruppe 10 ist vorteilhafterweise für die Verwendung in Leis- tungselektroniken, insbesondere Leistungselektroniken geeignet für hohe Einsatztemperaturen bis ca. 400°C geeignet. Die elektronische Baugruppe 10 kann beispielsweise Teil einer Einpressdiode sein, insbesondere an einem Generatorschild. Figur 2 zeigt eine zweite Ausführungsform einer elektronischen Baugruppe 10, umfassend ein elektronisches Leistungsbauteil 1 1 und ein Substrat 12, in der das Substrat 12 auf der dem Leistungsbauteil 1 1 zugewandten Seite mit einer Schichtabfolge 14a, 14b aus mindestens zwei der Metalle oder Legierungen, ausgewählt aus Ag, Au, Pd, Sn oder einer Ag-, Au-, Pd- oder Sn- Legierung, ver- sehen ist.
Figur 3 zeigt eine dritte Ausführungsform einer elektronischen Baugruppe 10, umfassend ein erstes Substrat 12 und ein zweites Substrat 12a, wobei das Leistungsbauteil 1 1 auf zwei gegenüberliegenden Seiten jeweils mittels einer Sil- bersinterverbindungsschicht 20 an das erste Substrat 12 und an das zweite Substrat 12a angebunden ist. Das Substrat weist an seiner der Silbersinterverbindungsschicht 20 zugewandten Seite eine Schicht 14 auf, welche wie vorstehend ausgeführt aus Ag, Au, Pd, Sn oder einer Legierung dieser Metalle sein kann. Hierbei ergibt sich demgemäß ein sandwichartiger Aufbau der elektronischen Baugruppe 10.

Claims

Ansprüche
1. Elektronische Baugruppe (10) umfassend ein elektronisches Leistungsbauteil (11) und mindestens ein Substrat (12),
- wobei das Substrat (12) Aluminium, Magnesium oder Mangan oder eine Aluminium-, Magnesium- oder Manganlegierung als Substratgrundwerkstoff umfasst,
- wobei das Substrat (12) mit einer Oberflächenbeschichtung aus Ag, Au, Pd, Sn oder aus einer Ag-, Au-, Pd- oder Sn- Legierung oder mit einer Schichtabfolge (14a, 14b) mindestens zweier dieser Metalle oder Legierungen auf der dem Leistungsbauteil (11) zugewandten Seite zumindest teilweise versehen ist, und
- wobei das Leistungsbauteil (11) mittels einer Sinterverbindungsschicht (20) an das Substrat (12) angebunden ist.
2. Elektronische Baugruppe (10) gemäß Anspruch 1 , wobei die Baugruppe (10) mindestens ein erstes und ein zweites Substrat (12, 12a) umfasst, wobei das Leistungsbauteil (11) auf zwei gegenüberliegenden Seiten jeweils mittels einer Sinterverbindungsschicht (20) an das erste Substrat (12) und an das zweite Substrat (12a) angebunden ist.
3. Elektronische Baugruppe (10) gemäß einem der Ansprüche 1 oder 2, wobei das Substrat (12) eine Dicke im Bereich von 0,1 mm bis 50 mm aufweist.
4. Elektronische Baugruppe (10) gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Sinterverbindungsschicht Cu und/oder Ag und/oder AI umfasst.
5. Elektronische Baugruppe (10) gemäß einem der vorstehenden Ansprüche, wobei das Leistungsbauteil (1 1) ein Halbleiterbauteil, ein IC-Element oder ein passives elektronisches Bauteil ist.
Verfahren zur Herstellung einer elektronischen Baugruppe (10) umfassend ein elektronisches Leistungsbauteil (11) und mindestens ein Substrat (12), gekennzeichnet durch die Schritte:
a) Bereitstellen mindestens eines Substrats (12) umfassend Aluminium, Magnesium oder Mangan oder eine Aluminium-, Magnesium- oder Manganlegierung als Substratgrundwerkstoff,
b) zumindest teilweises Oberflächenbeschichten des Substrats (12) auf der dem Leistungsbauteil (1 1) zugewandten Seite mit Ag, Au, Pd, Sn oder mit einer Ag-, Au-, Pd- oder Sn- Legierung oder mit einer Schichtabfolge mindestens zweier dieser Metalle oder Legierungen,
c) Aufbringen einer Sinterpaste oder eines Sinterformteils oder einer Kombination von Sinterpaste und Sinterformteil auf mindestens eine Fügeseite entweder des Leistungsbauteils (1 1) oder des Substrats (12),
d) Aufbringen des jeweiligen Fügepartners auf die Sinterpaste oder das Sinterformteil und
e) Ausbilden der Sinterverbindungsschicht (20) zwischen dem Leistungsbauteil (1 1) und dem mindestens einem Substrat (12).
Verfahren nach Anspruch 6, wobei ein erstes Substrat (12) und ein zweites Substrat (12a) mit dem Leistungsbauteil derart verbunden werden, dass sie auf gegenüberliegenden Seiten des Leistungsbauteils (1 1) aufgebracht und mit jeweils einer Sinterverbindungsschicht (20) angebunden werden.
Verfahren nach Anspruch 7, wobei das Ausbilden der Sinterverbindungsschichten (20) in Schritt e) gleichzeitig erfolgt.
Verfahren nach einem der Ansprüche 6 bis 8, wobei ein erstes Leistungsbauteil (1 1) und ein zweites Leistungsbauteil (1 1a) an mindestens einem Substrat (12) mittels jeweils einer Sinterverbindungsschicht (20) derart angebunden wird, dass die Leistungsbauteile (11) auf gegenüberliegenden Seiten des Substrats (12) aufgebracht und mit der Sinterverbindungsschicht (20) angebunden werden.
Verfahren nach Anspruch 6 bis 9, dadurch gekennzeichnet, dass die Sinterverbindungsschicht (20) in Schritt e) Cu und/oder Ag und/oder AI umfasst.
1 1. Verwendung einer elektronischen Baugruppe (10) nach einem der Ansprüche 1 bis 5 in einer Leistungselektronik, insbesondere in Leistungselektroniken geeignet für hohe Einsatztemperaturen bis zu 400°C.
12. Verwendung nach Anspruch 9, wobei die elektronische Baugruppe (10) Teil einer Einpressdiode, beispielsweise an einem Generatorschild, ist.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015144833A1 (de) * 2014-03-26 2015-10-01 Heraeus Deutschland GmbH & Co. KG Träger und clip jeweils mit sinterbarer, verfestigter paste zur verbindung mit einem halbleiterelement, entsprechende sinterpaste und entsprechendes herstellungsverfahren und verwendung
FR3123165A1 (fr) * 2021-05-18 2022-11-25 Tem Machine électrique tournante à aimants surfaciques

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008009510B3 (de) 2008-02-15 2009-07-16 Danfoss Silicon Power Gmbh Verfahren zum Niedertemperatur-Drucksintern

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3414065A1 (de) * 1984-04-13 1985-12-12 Siemens AG, 1000 Berlin und 8000 München Anordnung bestehend aus mindestens einem auf einem substrat befestigten elektronischen bauelement und verfahren zur herstellung einer derartigen anordnung
DE102004019567B3 (de) * 2004-04-22 2006-01-12 Semikron Elektronik Gmbh & Co. Kg Verfahren zur Befestigung von elektronischen Bauelementen auf einem Substrat
JP2006202938A (ja) * 2005-01-20 2006-08-03 Kojiro Kobayashi 半導体装置及びその製造方法
DE102005047567B3 (de) * 2005-10-05 2007-03-29 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit Isolationszwischenlage und Verfahren zu seiner Herstellung
DE102008055138A1 (de) * 2008-12-23 2010-07-01 Robert Bosch Gmbh Hochtemperaturbeständige lötmittelfreie Bauelementstruktur und Verfahren zum elektrischen Kontaktieren
DE102009002100A1 (de) * 2009-04-01 2010-10-07 Robert Bosch Gmbh Elektrisches Bauelement
DE102010001666A1 (de) * 2010-02-08 2011-08-11 Robert Bosch GmbH, 70469 Elektrisches oder elektronisches Verbundbauteil

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008009510B3 (de) 2008-02-15 2009-07-16 Danfoss Silicon Power Gmbh Verfahren zum Niedertemperatur-Drucksintern

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015144833A1 (de) * 2014-03-26 2015-10-01 Heraeus Deutschland GmbH & Co. KG Träger und clip jeweils mit sinterbarer, verfestigter paste zur verbindung mit einem halbleiterelement, entsprechende sinterpaste und entsprechendes herstellungsverfahren und verwendung
US10347566B2 (en) 2014-03-26 2019-07-09 Heraeus Deutschland GmbH & Co. KG Carrier and clip each having sinterable, solidified paste for connection to a semiconductor element, corresponding sintering paste, and corresponding production method and use
FR3123165A1 (fr) * 2021-05-18 2022-11-25 Tem Machine électrique tournante à aimants surfaciques

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