WO2013026291A1 - 分组交织的准循环扩展并行编码ldpc码的编码方法和编码器 - Google Patents

分组交织的准循环扩展并行编码ldpc码的编码方法和编码器 Download PDF

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WO2013026291A1
WO2013026291A1 PCT/CN2012/075198 CN2012075198W WO2013026291A1 WO 2013026291 A1 WO2013026291 A1 WO 2013026291A1 CN 2012075198 W CN2012075198 W CN 2012075198W WO 2013026291 A1 WO2013026291 A1 WO 2013026291A1
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bit
coding
ldpc code
check
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耿敏明
陈为刚
董同昕
葛超
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中兴通讯股份有限公司
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    • H03M13/6561—Parallelized implementations

Definitions

  • the present invention relates to the field of error control coding techniques, and more particularly to a packet interleaving quasi-cyclic extended parallel coding LDPC code coding method and encoder. Background technique
  • the decoding of LDPC codes mainly adopts soft decision decoding algorithm.
  • the soft decision decoding algorithm can be realized by iterative decoding based on Belief Propagation (BP) algorithm, and good bit error rate performance can be obtained.
  • BP Belief Propagation
  • the LDPC code can implement the decoding process within linear complexity, and the decoding can be performed in parallel, which is suitable for implementation in hardware.
  • a major problem encountered in LDPC codes in applications is the high coding complexity. In general, the codes have complex 0(n 2 ), where n is the code length of the LDPC code, which is the constraint on LDPC codes in high-speed data services.
  • An important factor in the application is that in high signal-to-noise ratio regions, LDPC codes have a bit error platform phenomenon.
  • the so-called error platform refers to a phenomenon in which the bit error rate does not significantly decrease with an increase in the signal-to-noise ratio in a high signal-to-noise ratio region.
  • LDPC code error floor phenomenon occurs, and many applications, such as satellite digital broadcasting, digital fiber optic communication and storage systems, requires the bit error decoder The rate is lower than io- 7 .
  • One type of method is to restrict the check matrix of the LDPC code to achieve linear or approximate linear coding of the LDPC code.
  • the LDPC code designed by this method can obtain better error correction performance, and the coding complexity is moderate.
  • Another method is to use a structured LDPC code construction method, that is, a quasi-loop construction method such as an LDPC code based on European geometry or projective geometry.
  • the constructed LDPC code has a low coding complexity and is well suited for implementation with shift registers.
  • the LDPC code specified in the IEEE 802.16e standard adopts the above two basic ideas from the perspective of simplifying coding complexity.
  • the matrix structure uses a quasi-cyclic shift and matrix blocking technique to decompose a large check matrix / into multiple small matrices.
  • the LDPC code in the IEEE 802.16e standard is a set of one or more basic LDPC codes, where each basic LDPC code is a systematic linear block code.
  • the check matrix of the LDPC code is:
  • ⁇ is a set of zxz permutation matrix or zero matrix, where ⁇ has a value range of 0, 1, 2, (m b -l); _ has a value range of 0, 1 , 2, (n b -l); check matrix / extended by m 3 ⁇ 4 dimensional basic matrix, thus, code length
  • the permutation matrix is generated by cyclically shifting the unit matrix of zxz by a right shift. Therefore, the permutation matrix can be determined by the cyclic right shift factor.
  • the information bits, 3 ⁇ 4 2 correspond to the check bits.
  • 3 ⁇ 4 2 can be further decomposed into two as shown in formula (2)
  • the part is a 3 ⁇ 4 dimension vector, where there are 3 non-zero elements, which are double diagonal matrices.
  • the loop right shift factor corresponding to ⁇ m b -l , and i ⁇ x. 1 ⁇ 40) and (m fc -l) must be the same. Is the row index of the element with a median of 1. 1 1 ⁇ 2 in constructing H, are extended as a unit matrix.
  • the IEEE 802.16e standard provides a fast coding algorithm using check matrix partitioning.
  • the algorithm divides the check matrix H into the following form:
  • ⁇ zX(mz) / are extensions corresponding to h b and H b2 respectively
  • an effective solution that can be implemented according to the existing error control coding technology is to design a serial concatenated code based on LDPC codes, using the outer code. To reduce or eliminate the error platform of the LDPC code.
  • the transmission code efficiency is not excessively sacrificed, and the outer code rate of the concatenated code is required to be high, so that the error correction capability of the outer code is limited. Therefore, to design an efficient serial concatenated code based on LDPC codes, it is required that the number of error bits in the error code word of the LDPC code as the inner code is small, and the error type is a random error.
  • the LDPC code specified in the IEEE 802.16e standard has too many error bits in the error codeword under high SNR. If it is used as the inner code, it is difficult to design an efficient serial concatenated code. . This has become another important factor that restricts the application of LDPC codes specified in the IEEE 802.16e standard in high data rate communications. Summary of the invention
  • the main purpose of the embodiments of the present invention is to provide a coding method and an encoder for a packet-interleaved quasi-cyclic extended parallel coding LDPC code, so as to solve the problem that the coding efficiency of the LDPC code is not high, and the error is high at a high SNR. There are many errors in the codeword.
  • Embodiments of the present invention provide a quasi-cyclic extended parallel coding LDPC code of packet interleaving.
  • An encoding method the method comprising:
  • the check matrix of the low density parity check (LDPC) code is divided into a submatrix corresponding to the information bits and a square matrix corresponding to the check bits;
  • the parity bits of the LDPC code are encoded by parallel random interleaving single-bit accumulation coding.
  • the configuration of the sub-matrix of the corresponding information bit includes:
  • the information bit base matrix is extended by a quasi-cyclical method to obtain an information bit extension matrix; the information bit extension matrix is group-interleaved to obtain a sub-matrix of corresponding information bits.
  • the basic matrix of information bits is a binary matrix containing element 0 and element 1.
  • the quasi-cyclical method is used to extend the information bit basic matrix to obtain an information bit extension matrix, including: replacing the element 0 in the information bit basic matrix with a zero matrix, and replacing the element 1 in the information bit basic matrix with the permutation matrix to obtain the information bit. Expansion matrix.
  • Performing packet interleaving on the information bit extension matrix to obtain a sub-matrix of the corresponding information bits including: dividing the information bit extension matrix into rows into a plurality of block row matrices;
  • Random row interleaving is performed on each of the block row matrices to obtain a submatrix corresponding to the information bits.
  • the performing random row interleaving for each of the block row matrices separately includes:
  • Each of the block row matrices is left-multiplied by a different random row interleaving matrix.
  • the square matrix corresponding to the risk location is a block diagonal matrix; the block submatrix on the diagonal of the partition diagonal matrix is a double diagonal matrix; in the double diagonal matrix, the diagonal The elements on the line and the elements in the next line of the diagonal are 1 and the elements in the remaining positions are 0.
  • the check bit code of the LDPC code is composed of a plurality of parallel check bit coding branches.
  • the check bits of the LDPC code are encoded by using a parallel random interleaving single bit accumulation coding manner, including:
  • Blocking row moments of the information bit spreading matrix in each of the check bit encoding branches The left bit is multiplied by the input information bit vector to obtain a result vector;
  • the sub-code vectors of each of the check bit coding branches are input to a single bit accumulator for accumulation, and the coding of the LDPC code is completed.
  • An embodiment of the present invention further provides an LDPC code encoder, including: a construction module and an encoding module, where:
  • the constructing module is configured to construct a check matrix comprising a sub-matrix corresponding to the information bits and a packet-interleaved quasi-cyclic extended parallel coded LDPC code of the square matrix corresponding to the check bits;
  • the encoding module is configured to encode the check bits of the LDPC code by using a parallel random interleaving single bit accumulating encoding manner according to the check matrix.
  • the constructing module includes: a sub-matrix construction sub-module, configured to expand the information bit basic matrix by using a quasi-cyclic manner to obtain an information bit expansion matrix; and perform packet interleaving on the information bit extension matrix to obtain a sub-matrix of the corresponding information bits.
  • the sub-matrix construction sub-module is further configured to replace the element 0 in the basic matrix of the information bit with a zero matrix, replace the element 1 in the basic matrix of the information bit with a permutation matrix, to obtain an information bit extension matrix; and further set to expand the information bits
  • the matrix is divided into a plurality of block row matrices by rows; each of the block row matrices is randomly interleaved to obtain a submatrix corresponding to the information bits.
  • the construction module further includes a square matrix construction sub-module, which is configured to construct an element on the diagonal and a double diagonal matrix of elements of the lower row of the diagonal line and the remaining position of the element is 0;
  • the square matrix corresponding to the check digit is constructed as a block diagonal matrix.
  • the check bit code of the LDPC code is composed of a plurality of parallel check bit coding branches; correspondingly, the coding module is configured to use the information bits in each of the check bit coding branches
  • the block row matrix of the extended matrix is multiplied by the input information bit vector to obtain a result vector; And multiplying the result vector by a random row interleaving matrix to obtain a sub-coding vector of each check bit encoding branch; and inputting the sub-coding vector of each check bit encoding branch into a single-bit accumulator for accumulating , complete the encoding of the LDPC code.
  • the check matrix of the LDPC code can be divided into a sub-matrix of the corresponding information bits and a square matrix of the corresponding check bits, wherein the corresponding information
  • the sub-matrices of the bits are obtained by expanding the basic matrix of the information bits by using a quasi-cyclical method, then dividing the expanded matrix by rows, and respectively performing random row interleaving on each of the block-row matrixes;
  • the square matrix of bits is a block diagonal matrix, and the block submatrix on the diagonal is a double diagonal square matrix.
  • the quasi-cyclic extended parallel coding LDPC code of packet interleaving adopts multi-channel parallel random interleaving single-bit accumulative coding method, the coding method is simple, the coding time is linear with the code length, and the throughput rate is high; at high SNR, the packet interleaving The number of error bits in the error codeword of the quasi-cyclic extended parallel coded LDPC code is small, and can be used as an inner code of an efficient serial concatenated code.
  • FIG. 1 is a schematic diagram of a school insurance matrix structure of a quasi-cyclic extended parallel coded LDPC code of packet interleaving according to an embodiment of the present invention
  • Example interleaving is performed; block row of the matrix H;.
  • FIG. 4 is a schematic block diagram of an encoder of a quasi-cyclic extended parallel coding LDPC code of packet interleaving according to an embodiment of the present invention
  • FIG. 5 is a non-zero element distribution diagram of an information bit extension matrix H m of a quasi-cyclic extended parallel coded LDPC code of a packet interleaving having a code length of 576 bits and a code rate of 1/2 according to an embodiment of the present invention
  • FIG. 6 is a schematic diagram of packet interleaving with a code length of 576 bits and a code rate of 1/2 according to an embodiment of the present invention; Cyclic expansion of the bit error rate of the parallel coded LDPC code;
  • FIG. 7 is a cumulative distribution diagram of error bit numbers in an error codeword when a signal-to-noise ratio is 4.5 dB with a signal-to-noise ratio of 4.5 dB, which is a packet interleaving quasi-cyclic extended parallel coded LDPC code with a code length of 576 bits and a code rate of 1/2 in the embodiment of the present invention. . detailed description
  • the sub-matrix of the corresponding information bits in the check matrix of the packet-interleaved parallel-coded LDPC code proposed by the embodiment of the present invention is to expand the basic matrix by using a quasi-cyclical manner, and the corresponding school-bit position in the check matrix
  • the square matrix is a block diagonal matrix, and the block sub-matrices on the diagonal are double diagonal matrices.
  • the check bits of the LDPC code defined by the check matrix can be obtained by random interleaving single bit accumulation coding, which reduces the coding complexity.
  • the quasi-cyclic extended parallel coding LDPC code check matrix of the packet interleaving according to the embodiment of the present invention is divided into a sub-matrix of corresponding information bits and a square matrix of corresponding check bits; according to the check matrix, parallel random interleaving single bit accumulation is adopted.
  • the coding mode encodes the check bits of the LDPC code.
  • the sub-matrix of the corresponding information bit comprises: expanding the information bit basic matrix by using a quasi-cyclic method to obtain an information bit expansion matrix; and performing packet interleaving on the information bit extension matrix to obtain a sub-matrix corresponding to the information bit.
  • the square matrix corresponding to the school risk position is a block diagonal matrix; the block submatrix on the diagonal of the block diagonal matrix is a double diagonal matrix; in the double diagonal matrix, the elements and pairs on the diagonal The element in the next line of the corner is 1 and the element in the remaining position is 0.
  • the check bit coding of the LDPC code is composed of a plurality of parallel check bit coding branches.
  • the parallel random interleaving single-bit accumulating encoding method is used to encode the check bits of the LDPC code, including:
  • the information bit vector of the information bit spreading matrix is multiplied by the input information bit vector to obtain a result vector; Multiplying the result vector by left multiplication and randomization by a random row interleaving matrix to obtain a sub-coding vector of each parity-coding branch;
  • the sub-code vector of each check bit coding branch is input to a single bit accumulator for accumulation, and the coding of the LDPC code is completed.
  • H c as shown in FIG. 1 , where is a sub-matrix of mxfc corresponding to the information bit, and H c is a square matrix corresponding to the x of the school risk.
  • the sub-matrix H m of the corresponding information bits in the parity check matrix H is obtained by spreading the information bit basic matrix H fc of m 3 ⁇ 4 and performing block-line interleaving.
  • the information bit basic matrix H fc is a binary matrix containing element 0 and element 1.
  • the row interleaving of the block row matrix H/ is performed by using the random row interleaving matrix ⁇ ;
  • the information bit basic matrix H b of m fc x is expanded in a quasi-cyclic manner to obtain an information bit expansion matrix H m .
  • the expansion method is: replacing the element 0 in the basic matrix of the information bit with the zero matrix of zxz, and replacing the element 1 in the basic matrix of the information bit with the permutation matrix of zxz to obtain the information bit expansion matrix H m .
  • the information bit basis matrix H b and the information bit extension matrix H m can be associated by the information bit model matrix ⁇ of m b x k b .
  • an information bit model matrix H fcm can be obtained.
  • the information bit extension matrix can be obtained by extending the information bit model matrix H bm directly with the zero matrix and the permutation matrix.
  • the interleaving method is:
  • the information bit extension matrix is divided into rows by a plurality of block row matrices:
  • the information bit expansion matrix / admir is divided into rows to obtain H ⁇ ' iH Hv'Hj , where Hj ⁇ j ⁇ L ) is zxk Block line matrix;
  • a 6x6 row interleaving matrix is used to perform row interleaving on a 6x18 information bit extension matrix/'s block row matrix H/, that is, a row transformation is performed, wherein the block row matrix is sequentially looped from left to right.
  • the right shift factor 3, the cyclic right shift factor 4 and the cyclic right shift factor 2 are composed of three 6x6 permutation matrices, and the result of row interleaving is r ; . . . . . .
  • the interleaved matrix is group interleaved.
  • the form of H m is as shown in the formula (8).
  • the square matrix H c of the corresponding parity bit in the parity check matrix H of the packet-interleaved parallel coding LDPC code proposed by the embodiment of the present invention is a block diagonal matrix of mxm, as shown in the formula (9),
  • the block submatrix on the diagonal is a double diagonal matrix, the elements on the diagonal and the elements in the next row of the diagonal are 1, and the elements in the remaining positions are 0.
  • other positions 0', 0
  • the structure of the check matrix H is such that the LDPC code proposed by the embodiment of the present invention can implement parity bit coding by using parallel random interleave single bit accumulation coding.
  • H: 1 is also a block diagonal matrix of mxm, as shown in formula (11), the submatrix on the diagonal line / ⁇ is the lower triangular matrix of zxz; as shown in formula (12), - diagonal
  • This structure of / ⁇ can be implemented by a single-bit accumulator, that is, multiply / ⁇ left by a vector of length z, and the s (l ⁇ s ⁇ z) components in the resulting vector are the former in the original vector. The sum of the s components.
  • H: 1 and HJ structures check digit vector /? The expression is as shown in equation (13). Therefore, the check digit vector /? can be divided into L segments, /?
  • the coded LDPC code can be implemented by parallel random interleaving single bit accumulation.
  • the information bit extension matrix H zxfc is used to block the row matrix matrix and multiply the input information bit vector M to obtain the result vector H,
  • the sub-coding vector m. of each check bit encoding branch is input into a single-bit accumulator for accumulation, and the encoding of the LDPC code is completed. Specifically:
  • the single-bit accumulator outputs one check bit each time, and the single-bit accumulator of each check bit encoding branch accumulates a total time in one encoding process, and outputs a sub-check bit vector Pj of length, sub-check bits.
  • the advantage of the packet-interleaved quasi-cyclic extended parallel-coded LDPC code proposed by the embodiment of the present invention is that, on the one hand, the coding mode is parallel random interleaving single-bit accumulation coding, The code mode is simple, the coding time is linear with the code length, and the coding throughput is high due to the parallel coding.
  • the quasi-cyclic extended parallel coding LDPC code of the packet interleaving according to the embodiment of the present invention has fewer error bits in the error codeword under high SNR, and if it is used as the inner code of the serial concatenation code, Then, when the error correction capability of the outer code is limited, the bit error rate and the frame error rate can be effectively reduced.
  • the LDPC code encoding method of the embodiment of the present invention is described below by using a specific embodiment.
  • the embodiment of the present invention takes the design of a quasi-cyclic extended parallel coding LDPC code with a code length of 576 bits and a code rate of 1/2 as an example, and introduces a check matrix construction method of a quasi-cyclic extended parallel coding LDPC code for packet interleaving. And check bit coding method.
  • a 12x12 information bit model matrix H fcm is designed for a quasi-cyclic extended parallel coded LDPC code with a code length of 576 bits and a code rate of 1/2, such that the spreading factor z The value is 24.
  • a sub-matrix corresponding to information bits in a model matrix of an LDPC code having a code length of 576 bits and a code rate of 1/2 is used in the IEEE 802.16e standard, as a quasi-cyclic extended parallel coding LDPC code of packet interleaving in the embodiment.
  • the information bit model matrix H fcm which is shown in equation (14).
  • (1 ⁇ ; ⁇ 12) is a 12x12 random row interleaving matrix.
  • the code length of the packet design is 576 bits
  • the quasi-cyclic extended parallel coding LDPC code of the packet interleaving rate of 1/2 is implemented by 12 parallel random interleaving single bit accumulation coding mode, and the encoder is implemented.
  • the encoding steps are:
  • the encoded code length obtained after encoding is 576 bits
  • the quasi-cyclical spreading of the 1/2 packet interleaving extends the error bit number distribution characteristic of the parallel coded LDPC code in the error codeword at a high SNR.
  • Quasi-cyclic extended parallel coding of packet interleaving designed in the embodiment The bit error rate performance of the LDPC code is shown in Figure 6.
  • the bit error rate is 1.52X10" 6 ; when the signal-to-noise ratio is 4.5dB, the cumulative number of error bits in the error code word is as follows. As shown in Fig. 7, in the figure, "the number of error bits in the error code word is indicated, and P ( « ⁇ N) indicates the probability of the number of error bits in the error code word "not greater than N.
  • the number of error bits in the error codeword of the quasi-cyclic extended parallel coded LDPC code of the packet interleaving according to the embodiment of the present invention is much less than that of the IEEE 802.16e standard, which is 576 bits.
  • the code rate is 1/2 LDPC code. Therefore, the quasi-cyclic extended parallel coding LDPC code of the packet interleaving according to the embodiment of the present invention has the characteristics of having fewer error bits in the error codeword under high SNR, and is suitable as an inner code of an efficient serial concatenated code.
  • the embodiment of the present invention is directed to the field of error control coding, including the channel coding in the digital communication system, to implement the coding method of the foregoing LDPC code, and the embodiment of the present invention further provides an LDPC code encoder, including: a construction module and an encoding module, where :
  • a construction module configured to construct a quasi-cyclic extended parallel coding LDPC code of a packet interleaving of a sub-matrix corresponding to the information bit and a square matrix of the corresponding parity bit;
  • the encoding module is configured to encode the LDPC code by using a parallel random interleaving single-bit accumulating encoding method according to the check matrix.
  • the construction module includes: a sub-matrix construction sub-module for expanding in a quasi-cyclic manner The information matrix basic matrix is obtained, and the information bit expansion matrix is obtained; and the information bit extension matrix is group-interleaved to obtain a sub-matrix of the corresponding information bits.
  • the sub-matrix construction sub-module is also used to replace the element 0 in the basic matrix of the information bit with a zero matrix, replace the element 1 in the basic matrix of the information bit with a permutation matrix, to obtain an information bit expansion matrix; and also to press the information bit extension matrix
  • the row is divided into a plurality of block row matrices; each row block matrix is randomly interleaved to obtain a submatrix corresponding to the information bits.
  • the construction module also includes a square matrix construction sub-module, which is used to construct an element on the diagonal and an element of the lower line of the diagonal line is 1 , and the remaining position element is a double diagonal matrix of 0; also used to construct a diagonal
  • the square matrix is constructed as a block diagonal matrix.
  • the check bit code of the LDPC code is composed of a plurality of parallel check bit coding branches; correspondingly, the coding module is configured to use the block line matrix of the information bit extension matrix in each of the check bit coding branches Multiply the input information bit vector to obtain a result vector; use a random row interleaving matrix to multiply the left multiplication result vector to obtain a sub-coding vector of each check bit encoding branch; and encode the sub-coding vector of each check bit encoding branch Input a single-bit accumulator to accumulate and complete the encoding of the LDPC code.

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Abstract

公开了一种分组交织的准循环扩展并行编码低密度奇偶校验（LDPC）码的编码方法和编码器，包括：LDPC码的校验矩阵分为对应信息位的子矩阵和对应校验位的方阵；根据所述校验矩阵，采用并行的随机交织单比特累加编码方式对所述LDPC码的校验位进行编码。分组交织的准循环扩展并行编码LDPC码的编码方式简单，编码时间与码长呈线性关系，吞吐率高；在高信噪比下，分组交织的准循环扩展并行编码LDPC码的错误码字中的错误比特数较少，可作为高效串行级联码的内码。

Description

分组交织的准循环扩展并行编码 LDPC码的编码方法和编码器 技术领域
本发明涉及差错控制编码技术领域， 特别是指一种分组交织的准循环 扩展并行编码 LDPC码的编码方法和编码器。 背景技术
在现代数字信号传输与存储系统中 , 由于传输信道噪声或存储媒介的 物理损伤等， 常会造成数字信号的传输或存储的错误， 因此， 为保证数字 信号传输或存储的可靠性， 差错控制编码技术是一项标准技术。
低密度奇偶校验 ( LDPC, Low Density Parity Check Code )码是一种差 错控制编码技术，是一类定义在稀疏矩阵 /上的线性分组码。 /即为 LDPC 码的校验矩阵， 对于任何一个合法码字 V, 都满足校验方程 / ·ντ=0。 这样， 可以利用校验矩阵对 LDPC码进行编码。 LDPC码的译码主要采用软判决译 码算法，软判决译码算法可以通过基于置信度传播（BP, Belief Propagation ) 算法的迭代译码来实现， 并且可以获得良好的误比特率性能。
LDPC码可以在线性复杂度内实现译码过程，且译码可并行执行，适合 用硬件实现。 LDPC码在应用中遇到的一个主要的问题是编码复杂度高，一 般而言，其编码具有复杂 0(n2) ,这里 n为 LDPC码的码长，这是制约 LDPC 码在高速数据业务中应用的一个重要因素。 制约 LDPC码的应用的另一个 重要因素是在高信噪比区域， LDPC码存在误码平台现象。所谓误码平台是 指在高信噪比区域， 误比特率不随信噪比的增加而显著下降的现象。 通常 情况下， 当误比特率降至 10-7之后， LDPC码会出现误码平台现象， 而很多 应用中， 例如卫星数字广播、 光纤通信以及数字存储系统等， 都要求译码 器的误比特率低于 io-7。 在解决 LDPC码编码复杂度问题方面， 主要有两类方法： 一类方法是对 LDPC码的校验矩阵进行某种限制， 从而实现 LDPC码 的线性或近似线性编码。 采用该类方法设计的 LDPC码可获得较好的纠错 性能， 同时编码复杂度适中。
另一类方法是采用结构化的 LDPC码构造方法， 也即采用准循环等构 造方法， 例如基于欧式几何或射影几何的 LDPC码等。 构造的该类 LDPC 码的编码复杂度很低， 非常适合利用移位寄存器实现。
IEEE 802.16e标准中规定的 LDPC码便从简化编码复杂度的角度出发， 采用了上述两个基本思路。 其矩阵构造采用了准循环移位和矩阵分块技术， 将大的校验矩阵 /分解为多个小矩阵。 IEEE 802.16e标准中的 LDPC码是 一个或多个基本 LDPC码的集合， 其中每个基本 LDPC码是一个系统的线 性分组码。 LDPC码的校验矩阵为：
( 1)
Figure imgf000004_0001
上述公式（1) 中， Λ.是一组 zxz的置换矩阵或零矩阵， 其中 ϊ·的取值 范围为 0, 1, 2, (mb-l); _ 的取值范围为 0, 1, 2, (nb-l); 校验矩 阵 /由 m ¾维基本矩阵 扩展而成， 这样， 码长
Figure imgf000004_0002
校验比特数为 m=zxmb, 其中， z为扩展因子， z≥l, 信息比特数为 fc=«-m。 置换矩阵采用 zxz的单位矩阵循环右移生成， 因此， 置换矩阵可由循环右移因子确定。
校验矩阵 H的设计过程是： 首先将基本矩阵 中的 0元素换成 -1, 1 换成置换矩阵的循环右移因子， 由此生成校验矩阵的模型矩阵 Hbm, 再将 ¾„扩展为校验矩阵 /。 Hh = H bl H bl 分为两部分， HW对应于
Figure imgf000004_0003
信息比特， ¾2对应于校验比特。 ¾2如公式（2)所示， 可进一步分解为两 部分， 是《¾维列向量， 其中有 3个非零元素， 是双对角矩阵， 当 ^ 或 ί·=_/·+1时， 矩阵 ½中对应第 ί·行第 _ 列的元素为 1, 其他位置元素为 0。
Figure imgf000005_0001
在公式（2)的 ¾中， ¾(0)=1, ¾(mb-l)=l, hb(x)=l , <x<mb-l, hb(i = , <i<mb-l , 且 i≠x。 ¼0)和 (mfc-l)对应的循环右移因子必须相同。 是 中值为 1的元素的行索引。 ½中的 1在构造 H时， 均扩展成单位阵。
IEEE 802.16e标准根据基本矩阵的结构，给出了一种采用校验矩阵分块 的快速编码算法。 该算法将校验矩阵 H分割成如下形式：
Figure imgf000005_0002
χζ zX(m-z) / 分别为对应于 hb和 Hb2的扩展
Figure imgf000005_0003
乂
因此， 可将编码后的 LDPC码字分成三部分， V=(M, pi, p2), M是系统 码的信息位， /^和 是校验位， 长度是 z, 长度为（m-z)。 根据 H'vT=0 及公式（3 )可得如下的公式（4)、 （5 ):
Au +Bpx T +Tp2 T =Q (4) (ET-'A + C)uT + (ET-'B + D) p = 0 (5 ) 又因为对于 IEEE 802.16e 标准中的 LDPC 码的校验矩阵， (-ET-'B + D)=I总是成立， 所以可以得到：
Figure imgf000005_0004
因而， LDPC码的编码过程可由以下四步操作完成， 即：
1、 计算 Αί 和 α ;
2、 计算 Γ_1 (Αί ) ;
3、 计算 ΑΓ , p = ET~1 (AuT ) + CuT ；
4、 计算 ρ2 Γ , ρ2 Γ = r_1 (Ai + r )。
IEEE 802.16e 标准中给出的快速编码方法虽然可以有效的提高编码速 度， 但由于需要使用矩阵乘法， 其编码复杂度仍然较高。 这成为制约 IEEE 802.16e标准中规定的 LDPC码在高数据率通信中应用的一个重要因素。
对于制约 LDPC码应用的另一个重要因素， 即误码平台问题， 根据现 有的差错控制编码技术，可以实现的一种有效的解决方案是设计基于 LDPC 码的串行级联码， 利用外码来降低或消除 LDPC码的误码平台。
在串行级联码的设计方面， 为不过多牺牲传输效率， 要求级联码的外 码码率要高， 这样外码的纠错能力就受到限制。 因此， 要设计基于 LDPC 码的高效串行级联码， 就要求作为内码的 LDPC码的错误码字中错误比特 数较少， 且错误类型为随机错误。 但是， 经过仿真发现， IEEE 802.16e标准 中规定的 LDPC码在高信噪比下错误码字中的错误比特数过多， 若以其为 内码， 很难设计出高效的串行级联码。 这成为制约 IEEE 802.16e标准中规 定的 LDPC码在高数据率通信中应用的又一个重要因素。 发明内容
有鉴于此， 本发明实施例的主要目的在于提供一种分组交织的准循环 扩展并行编码 LDPC码的编码方法和编码器， 以解决 LDPC码的编码效率 不高， 并且在高信噪比下错误码字中存在较多错误比特的问题。
为达到上述目的， 本发明实施例的技术方案是这样实现的：
本发明实施例提供了一种分组交织的准循环扩展并行编码 LDPC码的 编码方法， 该方法包括：
低密度奇偶校验（ LDPC )码的校验矩阵分为对应信息位的子矩阵和对 应校验位的方阵；
根据所述校验矩阵， 采用并行的随机交织单比特累加编码方式对所述 LDPC码的校险位进行编码。
其中， 所述对应信息位的子矩阵的构造包括：
采用准循环的方式扩展信息位基本矩阵， 得到信息位扩展矩阵； 对信息位扩展矩阵做分组交织得到对应信息位的子矩阵。
所述信息位基本矩阵为二进制矩阵， 包含元素 0和元素 1。
所述采用准循环的方式扩展信息位基本矩阵， 得到信息位扩展矩阵， 包括： 用零矩阵替换信息位基本矩阵中的元素 0, 用置换矩阵替换信息位基 本矩阵中的元素 1 , 得到信息位扩展矩阵。
所述对信息位扩展矩阵做分组交织得到对应信息位的子矩阵， 包括： 将信息位扩展矩阵按行分块为多个分块行矩阵；
分别对每一个所述分块行矩阵进行随机行交织， 得到对应信息位的子 矩阵。
所述分别对每一个所述分块行矩阵进行随机行交织， 包括：
用不同的随机行交织矩阵分别左乘所述每一个分块行矩阵。
所述对应校险位的方阵为分块对角矩阵； 所述分块对角矩阵对角线上 的分块子矩阵为双对角线矩阵； 所述双对角线矩阵中， 对角线上的元素和 对角线下一行的元素为 1 , 剩余位置的元素为 0。
所述 LDPC码的校验比特编码由多条并行的校验比特编码支路组成。 采用并行的随机交织单比特累加编码方式对所述 LDPC码的校验位进 行编码， 包括：
在每条所述校验比特编码支路中， 用所述信息位扩展矩阵的分块行矩 阵左乘输入的信息位矢量， 得到结果矢量；
用随机行交织矩阵左乘左乘所述结果矢量， 得到每条校验比特编码支 路的子编码矢量；
将所述每条校验比特编码支路的子编码矢量输入单比特累加器进行累 加， 完成 LDPC码的编码。
本发明实施例还提供了一种 LDPC码编码器， 包括： 构造模块和编码 模块， 其中：
所述构造模块， 设置为构造校验矩阵包含对应信息位的子矩阵和对应 校验位的方阵的分组交织的准循环扩展并行编码 LDPC码；
所述编码模块， 设置为根据所述校验矩阵， 采用并行的随机交织单比 特累加编码方式对所述 LDPC码的校验位进行编码。
其中， 所述构造模块包括： 子矩阵构造子模块， 设置为采用准循环的 方式扩展信息位基本矩阵， 得到信息位扩展矩阵； 并对信息位扩展矩阵做 分组交织得到对应信息位的子矩阵。
所述子矩阵构造子模块， 还设置为用零矩阵替换信息位基本矩阵中的 元素 0,用置换矩阵替换信息位基本矩阵中的元素 1 ,得到信息位扩展矩阵； 还设置为将信息位扩展矩阵按行分块为多个分块行矩阵； 分别对每一个所 述分块行矩阵进行随机行交织， 得到对应信息位的子矩阵。
所述构造模块还包括方阵构造子模块， 设置为构造对角线上的元素和 对角线下一行的元素为 1 , 剩余位置的元素为 0的双对角线矩阵； 还设置为 为将对应校验位的方阵构造为分块对角矩阵。
所述 LDPC码的校验比特编码由多条并行的校验比特编码支路组成； 相应的， 所述编码模块， 设置为在每条所述校验比特编码支路中， 用 所述信息位扩展矩阵的分块行矩阵左乘输入的信息位矢量， 得到结果矢量； 用随机行交织矩阵左乘左乘所述结果矢量， 得到每条校验比特编码支路的 子编码矢量； 将所述每条校验比特编码支路的子编码矢量输入单比特累加 器进行累加， 完成 LDPC码的编码。
本发明实施例提出的分组交织的准循环扩展并行编码 LDPC码的编码 方法和编码器， LDPC码的校验矩阵可划分为对应信息位的子矩阵和对应校 验位的方阵， 其中对应信息位的子矩阵是通过采用准循环的方式对信息位 基本矩阵进行扩展， 然后对扩展后的矩阵按行分块， 并分别对每个分块行 矩阵做随机行交织得到的； 而对应校验位的方阵为分块对角矩阵， 且对角 线上的分块子矩阵为双对角线方阵。分组交织的准循环扩展并行编码 LDPC 码采用多路并行的随机交织单比特累加编码方法， 编码方式简单， 编码时 间与码长呈线性关系， 吞吐率高； 在高信噪比下， 分组交织的准循环扩展 并行编码 LDPC码的错误码字中的错误比特数较少， 可作为高效串行级联 码的内码。 附图说明
图 1为本发明实施例分组交织的准循环扩展并行编码 LDPC码的校险 矩阵结构；
图 2为本发明实施例扩展因子 z=10时， 循环右移因子 3对应的置换矩 阵；
图 3为本发明实施例用行交织矩阵 τ;对分块行矩阵 H;.进行行交织的示 例；
图 4为本发明实施例分组交织的准循环扩展并行编码 LDPC码的编码 器原理框图；
图 5为本发明实施例中的码长为 576比特，码率为 1/2的分组交织的准 循环扩展并行编码 LDPC码的信息位扩展矩阵 Hm的非零元素分布图；
图 6为本发明实施例中的码长为 576比特，码率为 1/2的分组交织的准 循环扩展并行编码 LDPC码的误比特率；
图 7为本发明实施例中的码长为 576比特，码率为 1/2的分组交织的准 循环扩展并行编码 LDPC码在信噪比为 4.5dB时错误码字中错误比特数累 积分布图。 具体实施方式
本发明实施例提出的分组交织的准循环扩展并行编码 LDPC码的校验 矩阵中对应信息位的子矩阵是通过采用准循环的方式对基本矩阵进行扩 的， 而校验矩阵中对应校险位的方阵为分块对角矩阵， 其对角线上的分块 子矩阵为双对角线矩阵。 该校验矩阵定义的 LDPC码的校验位可通过随机 交织单比特累加编码得到， 降低了编码复杂度。
本发明实施例提出的分组交织的准循环扩展并行编码 LDPC码的校验 矩阵分为对应信息位的子矩阵和对应校验位的方阵； 根据校验矩阵， 采用 并行的随机交织单比特累加编码方式对 LDPC码的校验位进行编码。
其中， 对应信息位的子矩阵的构造包括： 采用准循环的方式扩展信息 位基本矩阵， 得到信息位扩展矩阵； 对信息位扩展矩阵做分组交织得到对 应信息位的子矩阵。
对应校险位的方阵为分块对角矩阵； 分块对角矩阵对角线上的分块子 矩阵为双对角线矩阵； 双对角线矩阵中， 对角线上的元素和对角线下一行 的元素为 1 , 剩余位置的元素为 0。
本发明实施例中， LDPC码的校验比特编码由多条并行的校验比特编码 支路组成。 则采用并行的随机交织单比特累加编码方式对 LDPC码的校验 位进行编码， 包括：
在每条校验比特编码支路中 , 用信息位扩展矩阵的分块行矩阵左乘输 入的信息位矢量， 得到结果矢量； 用随机行交织矩阵左乘左乘所述结果矢量， 得到每条校验比特编码支 路的子编码矢量；
将每条校验比特编码支路的子编码矢量输入单比特累加器进行累加， 完成 LDPC码的编码。
下面对本发明实施例上述的方案进行详细说明。 和 Hc, 如图 1所示， 其中， 是对应信息位的 mxfc的子矩阵， Hc是对应 校险位的 x 的方阵。
校验矩阵 H中对应信息位的子矩阵 Hm是由 m ¾的信息位基本矩阵 Hfc扩展并进行分块行交织得到的。 信息位基本矩阵 Hfc为二进制矩阵， 包含 元素 0和元素 1。 对分块行矩阵 H/进行行交织是采用随机行交织矩阵 τ;实 现的。
校验矩阵 Η中对应信息位的子矩阵 „的构造方法分为两步：
1、 采用准循环的方式扩展信息位基本矩阵， 得到信息位扩展矩阵。 采用准循环的方式扩展 mfcx 的信息位基本矩阵 Hb, 得到信息位扩展 矩阵 Hm。 其中， 扩展方法为： 用 zxz的零矩阵替换信息位基本矩阵 中的 元素 0, 用 zxz的置换矩阵替换信息位基本矩阵 中的元素 1 ,得到信息位 扩展矩阵 Hm。
其中， z是大于 1的整数， 称为扩展因子， 分组交织的准循环扩展并行 编码 LDPC码的信息位长度 k=kbxZ, 校验位长度 m=mbxz, 则码长 n=k+m。 置换矩阵是由 zxz的单位矩阵经循环右移生成的， 因此，置换矩阵可由循环 右移因子确定， 例如， 当扩展因子 z=10时， 循环右移因子 3对应的置换矩 阵如图 2所示。这样 ,信息位基本矩阵 Hb和信息位扩展矩阵 Hm可通过 mbxkb 的信息位模型矩阵 ^相关联。将信息位基本矩阵 Hb中的元素 0替换为 -1 , 元素 1替换为设计的非负循环右移因子，就可得到一个信息位模型矩阵 Hfcm。 直接用零矩阵和置换矩阵扩展信息位模型矩阵 Hbm,就可得到信息位扩展矩 阵 。
2、 对信息位扩展矩阵做分组交织得到对应信息位的子矩阵。
对信息位扩展矩阵 Hm做分组交织得到校验矩阵 H 中对应信息位的子 矩阵 Hm。 交织方法为：
首先将信息位扩展矩阵按行分块为多个分块行矩阵： 将信息位扩展矩 阵/„按行分块， 得到 H^' iH Hv'Hj , 其中， Hj ≤j≤L ) 为 zxk的分 块行矩阵；
然后， 分别对每一个所述分块行矩阵进行随机行交织， 得到对应信息 位的子矩阵： 分别对每一个分块行矩阵 做随机行交织， 交织方法为用随 机行交织矩阵 τ = [ ^ ，…， ^ 左乘信息位扩展矩阵 Hm , 其中， （l≤≤L ) 为随机的 zxz的行交织矩阵， 即： 用不同的 zxz的行交织矩阵 分别左乘每 一个分块行矩阵。
如图 3所示， 用 6x6的行交织矩阵 对 6x18的信息位扩展矩阵 /„的 分块行矩阵 H/进行行交织， 即对 进行行变换， 其中分块行矩阵 从左 至右依次由循环右移因子 3、 循环右移因子 4和循环右移因子 2对应的由 3 个 6x6 的置换矩阵组成， 行交织的结果为 r;. . H;.。 交织后得到的矩阵即为 分组交织的准循环扩展并行编码 LDPC码的校验矩阵 H中对应信息位的子 矩阵 Hm。 Hm的形式如公式（ 8 )所示。
Figure imgf000012_0001
本发明实施例提出的分组交织的准循环扩展并行编码 LDPC码的校验 矩阵 H中对应校验位的方阵 Hc为 mxm的分块对角矩阵，如公式（ 9 )所示， 其对角线上的分块子矩阵 为 的双对角线矩阵， 其对角线上的元素和 对角线下一行的元素为 1, 剩余位置的元素为 0。 如公式（10)所示， 其中， A(i, j)=i(i=j或 i=j+l), 其他位置 0', =0
Figure imgf000013_0001
1 0 0 … 0
1 1 0 … 0
0 1 1 … 0 ( 10)
0 … 0 1 1 这样， 就得到了本发明实施例提出的分组交织的准循环扩展并行编码
LDPC码的校验矩阵 H。
校验矩阵 H的结构使得本发明实施例提出的 LDPC码可采用并行的随 机交织单比特累加编码方式实现校验比特编码。
假设一个合法的分组交织的准循环扩展并行编码 LDPC 码的码字为 c=[u, p], 其中， u为长度为 k的信息位矢量， p为长度为 m的校验位矢量， 由/ .cr =0和 / =[/m, 可推出校验位矢量/ ^1 ^^ , ^1为校验矩 阵 /中对应校险位的方阵 Hc的逆矩阵。 H:1同样为 mxm的分块对角矩阵， 如公式（11 )所示， 其对角线上的子矩阵 /^为 zxz的下三角矩阵； 如公式 ( 12)所示， —对角线上的元素和对角线以下的元素均为 1。 /^的这种结 构可采用单比特累加器实现， 即用/ ^左乘一个长度为 z的矢量， 所得的结 果矢量中的第 s ( l<s<z )个分量为原矢量中的前 s个分量的累加和。 由 H:1 和 HJ 结构可推出， 校验位矢量/？的表达式如公式（13 )所示， 因此， 可 将校验位矢量 /?分为 L段， /？^/^,/^,…/^], 其中， ( l≤≤L) 为长度为 z的子校验位矢量， 则 Pj =入—1 TTjHji , 这样， 分组交织的准循环扩展并行 编码 LDPC码就可以采用并行的随机交织单比特累加方式实现校验比特编 码。
Figure imgf000014_0001
Λ— 1■ l-Hl-ui
Λ— 1
pT =Hc~l-Hm u' (13)
Λ— 1 '7tL'HL'u 分组交织的准循环扩展并行编码 LDPC码的编码的校验比特编码包含 L条并行的校验比特编码支路， 编码原理如图 4所示， 包括：
1、在每条校验比特编码支路中，用信息位扩展矩阵 H zxfc分块行矩 阵 左乘输入的信息位矢量 M, 得到结果矢量 H, ；
2、 用 zxz的随机行交织矩阵 ^左乘左乘结果矢量 H , 得到每条校验 比特编码支路的子编码矢量 m., m/的长度为
3、将每条校验比特编码支路的子编码矢量 m.输入单比特累加器进行累 加， 完成 LDPC码的编码， 具体的：
单比特累加器每累加一次输出一个校验比特， 每条校验比特编码支路 的单比特累加器在一次编码过程中共累加 次，输出一个长度为 的子校验 位矢量 Pj, 子校验位矢量 pj中的第 s个分量为 PjW =∑ (0 , l≤s≤z。
1=1
上述， 本发明实施例所提出的分组交织的准循环扩展并行编码 LDPC 码的优势在于， 一方面其编码方式为并行的随机交织单比特累加编码， 编 码方式简单， 编码时间与码长呈线性关系， 并且由于采用并行编码， 编码 吞吐率高。 另一方面， 本发明实施例提出的分组交织的准循环扩展并行编 码 LDPC码在高信噪比下错误码字中的错误比特数较少， 若将其作为串行 级联码的内码， 则在外码纠错能力有限的情况下仍可以有效降低其误比特 率和误帧率。
下面通过一个具体的实施例来说明本发明实施例的 LDPC码编码方法。 本发明实施例以码长为 576比特，码率为 1/2的分组交织的准循环扩展 并行编码 LDPC码的设计为例，介绍分组交织的准循环扩展并行编码 LDPC 码的校验矩阵 构造方法和校验比特编码方法。
对于校验矩阵 H的构造， 首先， 针对码长为 576比特， 码率为 1/2的 分组交织的准循环扩展并行编码 LDPC码设计一个 12x12的信息位模型矩 阵 Hfcm, 这样， 扩展因子 z的值为 24。 本实施例采用 IEEE 802.16e标准中 码长为 576比特，码率为 1/2的 LDPC码的模型矩阵中对应信息位的子矩阵， 作为实施例中的分组交织的准循环扩展并行编码 LDPC码的信息位模型矩 阵 Hfcm, 该矩阵如公式（14 )所示。
-1 23 18 -1 -1 -1 -1 -1 13 20 -1 — 1
— 1 6 -1 -1 -1 5 19 2 -1 -1 -1 3
— 1 -1 -1 6 5 20 -1 8 -1 -1 -1 0
15 -1 11 -1 -1 -1 -1 -1 16 6 -1 — 1
— 1 -1 9 -1 -1 -1 21 -1 -1 10 18 — 1
— 1 -1 -1 -1 11 10 -1 20 -1 -1 -1 19
( 14 )
— 1 -1 23 13 -1 -1 -1 -1 -1 3 4 — 1
— 1 2 18 -1 -1 -1 0 -1 -1 11 -1 — 1
3 -1 -1 -1 20 6 -1 10 -1 -1 -1 12
— 1 -1 -1 -1 -1 23 -1 14 -1 -1 17 18
— 1 -1 1 16 -1 -1 -1 -1 9 12 -1 — 1
10 _1 -1 -1 -1 16 -1 10 -1 -1 -1 6 其次， 用 24x24的零矩阵和置换矩阵分别替换模型矩阵中的 0元素和 循环右移因子， 得到本实施例的分组交织的准循环扩展并行编码 LDPC码 的信息位扩展矩阵 Hm, 的非零元素分布如图 5 所示。 然后， 将信息 位扩展矩阵按行分块， Hm=[H H2,---,H12f , 其中， ( 1≤_≤12 )为 24x288 的分块行矩阵， 用行交织矩阵 τ = [ ^， ，…， 对 Hm进行分组行交织， 得到 校验矩阵中对应信息位的子矩阵 Hm=
Figure imgf000016_0001
其中， Tij
( 1<;<12 ) 为 12x12的随机行交织矩阵。
最后， 构造校验矩阵中对应校验位的方阵 Hc, 为 288x288的分块对 角矩阵， 如公式（9)所示， 其对角线上的分块子矩阵 为 24x24的双对角 线矩阵， 如公式（10)所示。
对于校验比特编码， 本实施例设计的码长为 576比特，码率为 1/2的分 组交织的准循环扩展并行编码 LDPC码采用 12路并行的随机交织单比特累 加编码方式实现， 编码器原理如图 4所示， 假设并行的校验比特编码支路 为 12条。 假设一个合法码字为 C=[M, p], 其中 M为信息位矢量， /?为校验 位矢量， M和/?的长度均为 288, 编码的步驟为：
1、 用信息位扩展矩阵的分块行矩阵 左乘信息位矢量 M, 得 H ,
1</<12；
2、 用行交织矩阵; τ;左乘 H , 得到各编码支路的子编码矢量 m ntj 的长度为 24;
3、 用单比特累加的方式计算出各并行编码支路的子校验位矢量 A, 子 校验位矢量 Pj中的第 s个分量 PjW =∑ ， 1<5<240
1=1
编码后得到的码长为 576比特，码率为 1/2的分组交织的准循环扩展并 行编码 LDPC码码字为 c = [ ,p] , 其中 p =[A,；½···, A2]。 为 1/2的分组交织的准循环扩展并行编码 LDPC码在高信噪比下错误码字中 的错误比特数分布特性。 实施例中设计的分组交织的准循环扩展并行编码 LDPC码的误比特率性能如图 6所示， 在信噪比为 4.5dB时， 误比特率为 1.52X10"6;在信噪比为 4.5dB时错误码字中的错误比特数累积分布如图 7所 示， 图中 《表示错误码字中的错误比特数， P(«≤N)表示错误码字中错误比 特数《不大于 N的概率。
仿真统计数据中可得出， 在信噪比为 4.5 dB的情况下， 对于实施例中 给出的分组交织的准循环扩展并行编码 LDPC码， 错误码字中的错误比特 数累积分布概率达到 90%的错误比特数值为 8比特， 错误比特数累积分布 概率达到 99%的错误比特数值为 14比特，而对于 IEEE 802.16e标准中的码 长为 576比特，码率为 1/2的 LDPC码，在同样仿真条件下得出的统计结论 是，错误码字中的错误比特数累积分布概率达到 90%的错误比特数值为 125 比特， 错误比特数累积分布概率达到 99%的错误比特数值为 227比特。
由此可见，本发明实施例给出的分组交织的准循环扩展并行编码 LDPC 码在高信噪比下错误码字中的错误比特数远少于 IEEE 802.16e标准中的码 长为 576比特， 码率为 1/2的 LDPC码。 因此， 本发明实施例给出的分组交 织的准循环扩展并行编码 LDPC码具有高信噪比下错误码字中存在较少错 误比特数的特点， 适合作为高效串行级联码的内码。
本发明实施例针对差错控制编码领域， 包括数字通信系统中的信道编 为了实现上述 LDPC码的编码方法，本发明实施例还提供了一种 LDPC 码编码器， 包括： 构造模块和编码模块， 其中：
构造模块， 用于构造校验矩阵包含对应信息位的子矩阵和对应校验位 的方阵的分组交织的准循环扩展并行编码 LDPC码；
编码模块， 用于根据校验矩阵， 采用并行的随机交织单比特累加编码 方式对 LDPC码进行编码。
其中， 构造模块包括： 子矩阵构造子模块， 用于采用准循环的方式扩 展信息位基本矩阵， 得到信息位扩展矩阵； 并对信息位扩展矩阵做分组交 织得到对应信息位的子矩阵。
子矩阵构造子模块， 还用于用零矩阵替换信息位基本矩阵中的元素 0, 用置换矩阵替换信息位基本矩阵中的元素 1 ,得到信息位扩展矩阵； 还用于 将信息位扩展矩阵按行分块为多个分块行矩阵； 分别对每一个分块行矩阵 进行随机行交织， 得到对应信息位的子矩阵。
构造模块还包括方阵构造子模块， 用于构造对角线上的元素和对角线 下一行的元素为 1 , 剩余位置的元素为 0的双对角线矩阵； 还用于构造对角 的方阵构造为分块对角矩阵。
LDPC码的校验比特编码由多条并行的校验比特编码支路组成； 相应的， 编码模块， 用于在每条校验比特编码支路中， 用信息位扩展 矩阵的分块行矩阵左乘输入的信息位矢量， 得到结果矢量； 用随机行交织 矩阵左乘左乘结果矢量， 得到每条校验比特编码支路的子编码矢量； 将每 条校验比特编码支路的子编码矢量输入单比特累加器进行累加，完成 LDPC 码的编码。
以上所述， 仅为本发明的较佳实施例而已， 并非用于限定本发明的保 护范围。

Claims

权利要求书
1、 一种分组交织的准循环扩展并行编码 LDPC码的编码方法， 其中， 该方法包括：
低密度奇偶校验（ LDPC )码的校验矩阵分为对应信息位的子矩阵和对 应校验位的方阵；
根据所述校验矩阵， 采用并行的随机交织单比特累加编码方式对所述 LDPC码的校险位进行编码。
2、根据权利要求 1所述分组交织的准循环扩展并行编码 LDPC码的编 码方法， 其中， 所述对应信息位的子矩阵的构造包括：
采用准循环的方式扩展信息位基本矩阵， 得到信息位扩展矩阵； 对信息位扩展矩阵做分组交织得到对应信息位的子矩阵。
3、根据权利要求 2所述分组交织的准循环扩展并行编码 LDPC码的编 码方法， 其中， 所述信息位基本矩阵为二进制矩阵， 包含元素 0和元素 1。
4、根据权利要求 3所述分组交织的准循环扩展并行编码 LDPC码的编 码方法， 其中， 所述采用准循环的方式扩展信息位基本矩阵， 得到信息位 扩展矩阵， 包括： 用零矩阵替换信息位基本矩阵中的元素 0, 用置换矩阵替 换信息位基本矩阵中的元素 1 , 得到信息位扩展矩阵。
5、根据权利要求 4所述分组交织的准循环扩展并行编码 LDPC码的编 码方法， 其中， 所述对信息位扩展矩阵做分组交织得到对应信息位的子矩 阵， 包括：
将信息位扩展矩阵按行分块为多个分块行矩阵；
分别对每一个所述分块行矩阵进行随机行交织， 得到对应信息位的子 矩阵。
6、根据权利要求 5所述分组交织的准循环扩展并行编码 LDPC码的编 码方法， 其中， 所述分别对每一个所述分块行矩阵进行随机行交织， 包括： 用不同的随机行交织矩阵分别左乘所述每一个分块行矩阵。
7、根据权利要求 1所述分组交织的准循环扩展并行编码 LDPC码的编 码方法， 其中， 所述对应校险位的方阵为分块对角矩阵； 所述分块对角矩 阵对角线上的分块子矩阵为双对角线矩阵； 所述双对角线矩阵中， 对角线 上的元素和对角线下一行的元素为 1 , 剩余位置的元素为 0。
8、根据权利要求 6或 7所述分组交织的准循环扩展并行编码 LDPC码 的编码方法， 其中， 所述 LDPC码的校验比特编码由多条并行的校验比特 编码支路组成。
9、根据权利要求 8所述分组交织的准循环扩展并行编码 LDPC码的编 码方法， 其中， 采用并行的随机交织单比特累加编码方式对所述 LDPC码 的校验位进行编码， 包括：
在每条所述校验比特编码支路中， 用所述信息位扩展矩阵的分块行矩 阵左乘输入的信息位矢量， 得到结果矢量；
用随机行交织矩阵左乘左乘所述结果矢量， 得到每条校验比特编码支 路的子编码矢量；
将所述每条校验比特编码支路的子编码矢量输入单比特累加器进行累 加， 完成 LDPC码的编码。
10、 一种 LDPC码编码器， 其中， 包括： 构造模块和编码模块， 其中： 所述构造模块， 设置为构造校验矩阵包含对应信息位的子矩阵和对应 校验位的方阵的分组交织的准循环扩展并行编码 LDPC码；
所述编码模块， 设置为根据所述校验矩阵， 采用并行的随机交织单比 特累加编码方式对所述 LDPC码的校验位进行编码。
11、 根据权利要求 10所述编码器， 其中， 所述构造模块包括： 子矩阵 构造子模块， 设置为采用准循环的方式扩展信息位基本矩阵， 得到信息位 扩展矩阵； 并对信息位扩展矩阵做分组交织得到对应信息位的子矩阵。
12、 根据权利要求 11所述编码器， 其中， 所述子矩阵构造子模块， 还 设置为用零矩阵替换信息位基本矩阵中的元素 0,用置换矩阵替换信息位基 本矩阵中的元素 1 ,得到信息位扩展矩阵； 还设置为将信息位扩展矩阵按行 分块为多个分块行矩阵； 分别对每一个所述分块行矩阵进行随机行交织， 得到对应信息位的子矩阵。
13、 根据权利要求 10所述编码器， 其中， 所述构造模块还包括方阵构 造子模块，设置为构造对角线上的元素和对角线下一行的元素为 1 , 剩余位 置的元素为 0 的双对角线矩阵； 还设置为构造对角线上的分块子矩阵为所 述双对角线矩阵的分块对角矩阵； 还设置为将对应校验位的方阵构造为分 块对角矩阵。
14、 根据权利要求 12或 13上所述编码器， 其中， 所述 LDPC码的校 验比特编码由多条并行的校验比特编码支路组成；
相应的， 所述编码模块， 设置为在每条所述校验比特编码支路中， 用所述信息位扩展矩阵的分块行矩阵左乘输入的信息位矢量， 得到结果 矢量； 用随机行交织矩阵左乘左乘所述结果矢量， 得到每条校验比特编 码支路的子编码矢量； 将所述每条校验比特编码支路的子编码矢量输入 单比特累加器进行累加， 完成 LDPC码的编码。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102394660B (zh) * 2011-08-24 2017-06-13 中兴通讯股份有限公司 分组交织的准循环扩展并行编码ldpc码的编码方法和编码器
CN103036577B (zh) * 2012-12-28 2015-09-30 东南大学 一种低复杂度的低密度奇偶校验ldpc码编码电路结构
CN104779961B (zh) * 2014-01-09 2019-02-26 上海数字电视国家工程研究中心有限公司 一种ldpc结构、码字及对应的编码器、解码器和编码方法
CN104821830B (zh) * 2014-02-05 2019-02-26 上海数字电视国家工程研究中心有限公司 一种ldpc结构、码字及对应的编码器、解码器和编码方法
CN105024703B (zh) * 2014-04-30 2018-12-18 上海数字电视国家工程研究中心有限公司 基于准循环的中短码长ldpc及编解码器和编码方法
CN107437948B (zh) * 2014-09-17 2020-08-07 上海数字电视国家工程研究中心有限公司 针对低码率ldpc码的校验矩阵及编码方法
US10277250B2 (en) 2015-03-02 2019-04-30 Samsung Electronics Co., Ltd. Transmitter and parity permutation method thereof
KR102426419B1 (ko) * 2015-03-02 2022-07-29 삼성전자주식회사 송신 장치 및 그의 패리티 퍼뮤테이션 방법
CN107026654B (zh) * 2016-02-02 2019-06-18 中国科学院声学研究所 一种准循环多进制低密度奇偶校验码的快速频域编码方法
WO2018128559A1 (en) 2017-01-09 2018-07-12 Huawei Technologies Co., Ltd. Efficiently decodable qc-ldpc code
CN109150192B (zh) * 2017-06-16 2023-02-28 上海交通大学 一种ldpc码字结构及码字编码方法
CN107888334B (zh) * 2017-09-30 2020-11-10 西安空间无线电技术研究所 基于lt码与ldpc码级联的随机编、译码器及方法
CN110830048B (zh) * 2019-11-14 2021-10-12 天津大学 基于奇偶校验矩阵分解构造全分集ldpc码的纠错方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080270872A1 (en) * 2007-04-20 2008-10-30 Samsung Electronics Co. Ltd. Apparatus and method for encoding low density parity check codes in a communication system
CN101399554A (zh) * 2007-09-30 2009-04-01 华为技术有限公司 一种基于ldpc码的交织方法和解交织方法及其装置
CN102394660A (zh) * 2011-08-24 2012-03-28 中兴通讯股份有限公司 分组交织的准循环扩展并行编码ldpc码的编码方法和编码器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101043483A (zh) * 2006-03-20 2007-09-26 松下电器产业株式会社 一种基于低密度校验码的高阶编码调制方法
US8650450B2 (en) * 2007-08-01 2014-02-11 Sirius Xm Radio Inc. Method and apparatus for interleaving low density parity check (LDPC) codes over mobile satellite channels
CN101242188B (zh) * 2008-03-10 2011-05-11 清华大学 基于哈密尔顿图的低密度奇偶校验码的纠错编码方法
CN101764668A (zh) * 2008-11-04 2010-06-30 西安新邮通信设备有限公司 一种网络低密度校验码的编码方法及其编码器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080270872A1 (en) * 2007-04-20 2008-10-30 Samsung Electronics Co. Ltd. Apparatus and method for encoding low density parity check codes in a communication system
CN101399554A (zh) * 2007-09-30 2009-04-01 华为技术有限公司 一种基于ldpc码的交织方法和解交织方法及其装置
CN102394660A (zh) * 2011-08-24 2012-03-28 中兴通讯股份有限公司 分组交织的准循环扩展并行编码ldpc码的编码方法和编码器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
OENNING, T.R. ET AL.: "A low-density generator matrix interpretation of parallel concatenated single bit parity codes", MAGNETICS, IEEE TRANSACTIONS ON., vol. 37, no. ISS. 2, March 2001 (2001-03-01), pages 737 - 741 *
YOKOKAWA TAKASHI ET AL.: "A Low Complexity and Programmable Encoder Architecture of the LDPC Codes for DVB-S2. Turbo Codes&Related Topics", 6TH INTERNATIONAL ITG-CONFERENCE ON SOURCE AND CHANNEL CODING (TURBOCODING), 2006 4TH INTERNATIONAL SYMPOSIUM ON., 3 April 2006 (2006-04-03) *

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