KR20110070730A

KR20110070730A - 효율적인 ｌｄｐｃ 고속 부호화 방법 및 이를 이용하는 장치

Info

Publication number: KR20110070730A
Application number: KR1020100047527A
Authority: KR
Inventors: 이용호; 장대익; 이호진
Original assignee: 한국전자통신연구원
Priority date: 2009-12-18
Filing date: 2010-05-20
Publication date: 2011-06-24

Abstract

본 발명은 LDPC(Low-Density Parity-Check) 고속 부호화를 위하여 IEEE 802.1x 표준에 제안된 패리티 검사 행렬을 이용하는 효율적인 고속 부호화 방법에 관한 것이다. 종래에는 LDPC 부호의 임의의 패리티 검사 행렬을 블록화해서 나누고 연관된 행렬 방정식들을 통하여 부호화를 수행하거나, Quasi-Cyclic(QC) LDPC 부호의 임의의 패리티 검사 행렬을 이용하여 얻은 생성 행렬과 정보벡터들과의 행렬 곱셈 연산을 순차적인 두 단계로 나누어 각 단계를 순환 시프트 레지스터(cyclic shift-register)로 구현한 부호화 장치를 통하여 부호화를 수행하였다. 본 발명은 종래의 발명과는 달리, 표준에 제안된 이중대각 패리티 구조를 가지는 패리티 검사 행렬을 이용하여 임시 패리티 비트 생성, 수정 비트 생성, 패리티 비트 수정을 통한 부호화 방법과 더불어 패리티 검사 행렬의 quasi-cyclic 특성을 이용하여 낮은 추가 복잡도를 가지는 효율적인 고속 부호화 방법을 제공한다.

Description

효율적인 ＬＤＰＣ 고속 부호화 방법 및 이를 이용하는 장치{An effective high-speed LDPC encoding method and an apparatus using the same}

본 발명은 유/무선 통신 시스템에 관한 것으로서, 오류 정정 부호화(channel coding) 기술분야에 속하며, 그 중에서도 블록 저밀도 패리티 검사(Low-Density Parity-Check; LDPC) 부호를 생성하는 부호화에 관한 것이다.

본 발명은 방송통신위원회 사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2009-F-039-01, 과제명: 고효율 위성 리턴링크 접속 핵심기술 개발].

유/무선 통신 시스템에서 디지털 형태로 전송된 신호는 채널의 상태에 따라 수신단에서 복조가 가능하지 않게 되는 경우가 발생한다. 고속 통신으로 인하여 높아지는 에러 발생율을 줄이기 위해 여러 기법들이 적용되지만 대표적으로 채널 코딩 기법이 적용된다. 최근 거의 모든 무선 통신 시스템에는 채널 코딩 기법이 적용되어있고, 특히 LDPC부호는 무선 통신 시스템에서 차세대 채널 코덱으로 각광을 받고 있다. 우선 LDPC 부호는 systematic한 방법으로 부호화가 이루어진다는 것을 전제로 한다. 즉 패킷의 일부분은 입력된 비트와 동일한 형태로 구성되고 패킷의 나머지 부분은 입력된 비트를 통해 얻어진 패리티 비트로 구성된다. 따라서 입력 신호가 부호화 기능을 담당하는 블록에 모두 입력이 되어야 부호화 작업이 이루어진다. 부호화율에 따라 패리티 비트가 전체 패킷에 해당하는 비율은 다르다. 따라서 패리티 검사 행렬에 의해 부호화율은 고정되어 있다.

LDPC 부호는 Gallager에 의해 고안된 부호이다. LDPC 부호는 극소수의 원소들이 1의 값을 가지며, 나머지의 대부분의 원소들은 0의 값을 갖는 패리티 검사 행렬에 의해 정의된다.

LDPC 부호는 균일(regular) LDPC 부호와 비균일(irregular) LDPC 부호로 구별된다. 균일 LDPC 부호는 Gallager가 고안한 LDPC 부호로서, 패리티 검사 행렬 내의 모든 행들은 동일한 개수의 1을 원소로 가지며, 모든 열들도 동일한 개수의 1을 원소로 갖는다. 이와는 달리, 비균일 LDPC 부호의 패리티 검사 행렬에는, 서로 다른 개수의 1을 포함하는 행들이 존재하거나, 서로 다른 개수의 1을 포함하는 열들이 존재한다. 일반적으로 비균일 LDPC 부호의 오류 정정 성능이 균일 LDPC 부호보다 우수하다고 알려져 있다.

한편, Fossorier는 패리티 검사 행렬의 원소를 GF(2)상의 원소인 0,1이 아니라 순환 이동(cyclic shift)된 단위 행렬(identity matrix) 및 0 행렬로 나타내는 준순환(Quasi-Cyclic) LDPC 부호("Quasi-Cyclic Low Density Parity Check Codes from 써큘런트 Permutation Matrices," IEEE Trans. Inform. Theory, vol. 50, pp. 1788-1794, Aug. 2004)를 제안하였다. IEEE 802.16e나 802.11n에 채택된 LDPC 부호는 비균일 형태의 준순환 LDPC 부호이며 패리티 비트 부분은 블록 타입의 이중대각(dual-diagonal) 행렬 형태를 가진다.

종래 기술로서, Richardson ("Efficient Encoding of Low-Density Parity-Check Codes," IEEE Transactions on Information Theory, Vol. 47, No. 2, Feb. 2001)은 LDPC 부호의 패리티 검사 행렬을 블록화해서 나누고 연관된 행렬 방정식들을 통하여 패리티 비트들을 생성하여, 패리티 검사 행렬을 6개의 부행렬들로 세분화하여 입력 벡터와 부행렬들의 연립방정식으로 패리티 비트를 생성 방법을 제안하였다.

이에 반하여, Zongwang Li 등("Efficient Encoding of Quasi-Cyclic Low-Density Parity-Check Codes," IEEE Transactions on Communications, Vol. 54, No. 2, Jan. 2006)은 QC-LDPC 부호의 패리티 검사 행렬을 이용하여 얻은 생성 행렬과 정보 비트들과의 행렬 곱셈 연산을 순차적인 두 단계로 나누어 각 단계를 순환 시프트 레지스터(cyclic shift-register)로 구현한 부호화 장치를 통하여 패리티 비트들을 생성하는 기법을 제시하고 있다.

이와 같은 종래 기술은, 구현 시 하드웨어의 복잡도가 증가하고, 연속적인 부호화를 진행하는데 있어서, 소요되는 전체 클럭이 커지는 문제가 있다.

본 발명은 비선형적 연산으로 발생되는 복잡도를 피하고 표준에 제안된 패리티 검사 행렬을 직접 사용함으로써 낮은 추가 복잡도를 통해 LDPC 고속 부호화를 수행하는 것을 목적으로 한다.

본 발명은 LDPC 부호화 장치 구현에 있어서, LDPC 부호의 임의의 패리티 검사 행렬 대신 IEEE 802.1x 표준에 제안된 패리티 검사 행렬을 이용함으로써 낮은 선형적 추가 복잡도를 통한 효율적인 LDPC 고속 부호화 장치를 제공하는 데 있다.

본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

전술한 목적을 달성하기 위한 본 발명의 일면에 따른 LDPC 부호화 방법은, LDPC 부호의 임의의 패리티 검사 행렬 대신 IEEE 802.1x 표준에 제안된 패리티 검사 행렬을 이용함으로써 기존의 부호화 방법과는 차별화된 고유의 방법으로 LDPC 부호화를 수행하는 단계를 포함한다.

바람직하게 표준에 제안된 패리티 검사 행렬의 원형 행렬을 이용한 LDPC 부호화 방법을 확장하여, 순차적으로 임시 패리티 비트 생성, 수정 비트 생성, 패리티 비트 수정을 통한 부호화 방법에 패리티 검사 행렬의 준-순환(quasi-cyclic) 특성을 적용하여 부분적인 부호화가 연속적으로 실행됨으로써 전체 부호화가 수행되는 단계를 포함한다.

특히, 본 발명의 일면에 따른 LDPC 부호화 방법은, 복수의 정보벡터들의 부호화를 연속적으로 수행할 경우, 유휴 상태의 순환 시프트 레지스터(cyclic shift-register)를 최대한 감소시키는 것을 특징으로 한다.

그리고 본 발명의 일면에 따른 LDPC 부호화 방법은, 표준에 제안된 패리티 검사 행렬을 구성하는 각각의 정방 행렬을 행 단위의 동일한 간격으로 분할하는 것과 동시에 개별 정보벡터의 부호화를 부분적으로 동시에 시작함으로써 고속 부호화를 수행하는 것을 특징으로 한다.

전술한 목적을 달성하기 위한 본 발명의 다른 면에 따른 LDPC 부호화 장치는, 임의의 패리티 비트를 생성하는 임의의 패리티 비트 생성 블록과, 임의의 패리티 비트와 전송하고자 하는 정보 벡터를 입력 받아 한 클럭 마다 임의의 패리티 비트에 대응하는 임시 패리티 비트를 생성하는 임시 패리티 비트 생성 블록과, 임의의 패리티 비트를 입력 받아 임의의 패리티 비트에 대응하는 수정 비트를 한 클럭 마다 생성하는 수정 비트 생성 블록과, 임의의 패리티 비트, 임시 패리티 비트 및 수정 비트를 입력 받아 한 클럭 마다 수정된 패리티 비트를 생성하는 패리티 비트 수정 블록을 포함한다.

본 발명은, 유/무선 통신 시스템에 효율적인 LDPC 고속 부호화 장치를 제안함으로써 구현 시 패리티 검사 행렬을 직접 이용한 부호화 방법으로 인하여 선형적 복잡도를 가지게 되어 기존의 방법들에 비해 하드웨어의 복잡도를 줄일 수 있다.

복수의 정보벡터들의 연속적인 부호화의 경우 부호화 장치 레지스터의 효율적인 이용을 통해 연속적인 부호화에 소요되는 전체 클럭을 경감시킴으로써 보다 더 효율적인 부호화 장치를 구현할 수 있다는 이점을 가진다.

또한 필요에 따라 낮은 추가 복잡도를 가지고 써큘런트 순열 행렬을 행 단위의 동일한 간격으로 분할하는 방법을 통하여 부호화 장치의 속도를 높일 수 있다.

도 1은 본 발명의 일 실시예에 따른 LDPC 부호화 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 LDPC 부호화 장치를 구성하는 임시 패리티 비트 생성 블록의 구성도이다.
도 3은 본 발명의 일 실시예인 LDPC 부호화 장치를 실시한 경우 각 블록의 동작 클럭을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 LDPC 부호화 장치의 일례로 패리티 검사행렬의 원형 행렬을 이용한 부호화 장치의 구성도이다.
도 5는 써큘런트 순열 행렬의 크기를 5로 가정하였을 때, 도 4에 도시된 패리티 검사 행렬의 원형 행렬를 이용한 부호화 장치를 확장하여 s₀ _,K와 s_M _-1,K가 0으로 변경된 패리티 검사 행렬을 이용한 부호화 장치의 구성도이다.
도 6은 써큘런트 순열 행렬의 크기를 5로 가정하였을 때 도 4의 패리티 검사 행렬의 원형 행렬을 이용한 부호화 장치를 확장하여 패리티 검사 행렬을 그대로 이용한 부호화 장치의 구성도이다.
도 7은 도 6의 부호화 장치가 여러 정보벡터들의 부호화를 연속적으로 수행하였을 때, 클럭을 기준으로 하여 도 6의 부호화 장치의 특정 레지스터에 입력되는 값들을 나타낸 도면이다.
도 8은 써큘런트 순열 행렬의 크기를 6으로 가정하였을 때 정방 행렬을 분할하지 않았을 때에 비해 2배속 부호화 장치의 구성도이다.
도 9은 실제 IEEE 802.11n 표준에 제안된 코드율 1/2와 1944비트의 부호어 길이를 가지는 패리티 검사 행렬의 도식이다.
도 10은 본 발명의 다른 실시예에 따른 LDPC 부호화 방법을 나타내는 순서도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.

본 발명을 설명하기에 앞서 QC-LDPC 부호의 관련 표기법과 IEEE 802.11n과 802.16e 표준에 제안된 패리티 검사 행렬 H에 대해서 언급한다. 써큘런트(circulant) 순열 행렬은 각 행들이 같은 가중치를 가지며 맨 위의 행부터 맨 아래의 행까지 cyclic하게 배치되어 있는 정방 행렬로 정의한다. 또한 써큘런트 순열 행렬의 첫 번째 행을 써큘런트 순열 행렬의 발생기(generator)로 정의한다. 써큘런트 순열 행렬은 발생기를 통하여 완전히 생성 가능하며 발생기로 대표된다. 한 예로 각 행들의 가중치가 1인 써큘런트 순열 행렬을 정의할 수 있다. 구체적으로, 행렬

를 수학식 1과 수학식 2로 정의되는 B×B 순열 행렬로 정의한다.

행렬 Aⁱ는 i가 정수 0부터 B-1까지에 대하여 B×B 단위 행렬을 오른쪽으로 i만큼 이동시킨 써큘런트 순열 행렬로 정의한다. B×B 영 행렬은 A^-로 정의한다. 따라서 i는 {-, 0, 1,..., B-1}의 표본 공간을 가지고, Aⁱ는 {A^-,A⁰,A¹,...,A^B ^-1}의 표본 공간을 가진다. u는 (u₀, u₁,...,u_K _-1)와 i가 정수 0부터 K-1까지에 대하여 u_i=(u_i,0,u_i,1,...,u_i,B-1)의 형태를 가지는 정보벡터로 정의한다. u는 (c_s|c_p)의 형태를 가지는 부호어 c로 부호화된다. c_s는 (u₀, u₁,...,u_K _-1)의 형태를 가지며 c의 시스테매틱(systematic)부분에 해당하는 1×(KB) 벡터로 정의하고 c_p는 (p₀,p₁,...,p_M _-1)와 i가 정수 0부터 M-1까지에 대하여 pi=(p_i,0,p_i,1,...,p_i,B-1)의 형태를 가지며 c의 패리티 부분에 해당하는 1×(MB) 벡터로 정의한다. 모든 u_i,_j 와 p_i,_j는 GF(2)에 정의된다.

는 GF(2)에 정의되는 덧셈으로 정의한다. H는 (MB)×(NB) 행렬이며

와 같이 정의하며 모든 s_i _,j는 표본공간{-,0,1,...,B-1}에 정의된다. 위와 같이, 써큘런트 순열 행렬들로 구성된 H를 이용하여 부호화되는 LDPC 부호를 QC-LDPC 부호라고 정의한다. H_s는 c의 시스테매틱 부분과 관련되는 (MB)×(KB) 행렬로 정의한다. H_p는 c의 패리티 부분과 관련되는 (MB)×(MB) 행렬로 정의한다. P(H)는 H의 영 행렬과 써큘런트 순열 행렬을 각각 0과 1로 표기한 H의 원형 행렬로 정의한다. E(H)는 H의 지수 행렬로 정의한다. E(H_s)와 E(H_p)도 E(H)와 마찬가지로 정의한다. E(H)와 E(H_s)와 E(H_p)는

와 같이 정의한다.

IEEE 802.11n과 802.16e 표준에 제안된 H는 시스테매틱 부분과 패리티 부분으로 구성된다. 시스테매틱 부분은 상기의 써큘런트 순열 행렬 형태로 구성되어 있으며 패리티 부분은 이중대각 패리티 구조를 가진다. 이중대각 패리티 구조는

의 형태로 정의한다. 한 예로 M=6일 때의 E(H_p)는

와 같이 표기할 수 있다. 실제 IEEE 802.11n 표준에 제안된 코드율 1/2와 1944비트의 부호어 길이를 가지는 패리티 검사 행렬을 도 9에 도시한다.

도 1 내지 도 3을 참조하여 본 발명의 일 실시예에 따른 LDPC 부호화 장치를 설명한다. 도 1은 본 발명의 일 실시예에 따른 LDPC 부호화 장치의 구성도이고, 도 2는 본 발명의 일 실시예에 따른 LDPC 부호화 장치를 구성하는 임시 패리티 비트 생성 블록의 구성도이고, 도 3은 본 발명의 일 실시예인 LDPC 부호화 장치를 실시한 경우 각 블록의 동작 클럭을 나타내는 도식이다. 앞으로의 각 블록의 동작은 클럭을 기준으로 하여 설명한다. 여기서 t는 클럭 색인자이다.

도 1을 참조하면, 표준에 제안된 H를 이용하는 본 발명의 부호화 방법은 제안된 H의 P(H)를 이용한 부호화 방법에 기인한다. 만약 QC-LDPC 부호의 부호화를 수행하는 데에 있어서, P(H)를 이용한 부호화로부터 H를 이용한 부호화로의 확장을 고려한다면, H의 준-순환(quasi-cyclic) 특성을 적용하여 효율적인 부호화 장치를 구현할 수 있다.

구체적으로 본 발명의 일 실시예인 LDPC 부호화 장치는 임의의 패리티 비트 생성 블록(110)과, 임시 패리티 비트 생성 블록(120)과, 수정 비트 생성 블록(130)과, 패리티 비트 수정 블록(140)으로 구성된다.

임의의 패리티 비트 생성 블록(110)은 임시 패리티 비트 생성 블록(120)과 수정 비트 생성 블록(130)과 패리티 비트 수정 블록(140)에 사용되는 임의의 패리티 비트 P₀ 를 생성한다.

도 2를 참조하면, 임시 패리티 비트(P_i) 생성 블록(120)은 순환 좌측 시프트레지스터(순환 좌측 시프트 레지스터)(210)와 덧셈기(220)와 i가 정수 1부터 M-1까지에 대하여 P_i 를 위한 순차적인 부 블록(230)들로 구성된다. 클럭을 기준으로 하는 각 순환 좌측 시프트 레지스터(210)와 덧셈기(220)와 P_i 를 위한 순차적인 부 블록(220)들의 수식 표현은 수학식 3과 같다. LDPC 부호화를 수행함에 있어서, 정보백터(u)와 패리티 검사 행렬의 연산을 수행하는 경우에, 패리티 검사 행렬의 시스테매틱 부분과 패리티 부분의 순차적인 연산을 통하여 효율성을 높이는 것에 본 발명의 이점이 있다.

수학식 3은 임시 패리티 비트 생성 블록(120)내의 연산을 나타내는 수식이다. 아래의 수식에서 a_i _,j는

의 발생기로 정의하며

는 u_j 를 순환 좌측 이동(cyclic left-shift)한 결과 벡터로 정의하며 윗 첨자 ^T는 벡터의 전치 연산을 의미한다.

임시 패리티 비트 생성 블록(120)의 동작을 아래에 상세하게 설명한다.

부호화를 시작하기 이전에 정보벡터(u)는 순환 좌측 시프트 레지스터(210)들로 미리 전달된다. 순환 좌측 시프트 레지스터(210)들은 전역 도선(global wire)들을 통하여 M개의 덧셈기(220)에 연결되어 있다. H를 이용한 부호화 장치는 P(H)를 이용한 부호화 장치로부터 확장한 것이므로, 요구되는 전역 도선의 수는 증가되지 않고 그대로 유지된다. P(H)에서 H로 확장되었음에도 불구하고 정보벡터(u)를 처리하는 데에 있어, 복잡도가 증가하지 않는 것이 본 발명의 특징이다.

표준에서 제안한 이중대각 패리티 검사 행렬을 기반으로 하는 부호화를 수행하기 위해, 먼저 임의의 패리티 비트 생성 블록(110)은 패리티 비트 P₀를 임의로 생성한다. 예를 들어, 간단한 연산을 위하여 임의의 패리티 비트 P₀는 1×B 영 벡터로 설정할 수 있다.

다음으로, 임시 패리티 비트 생성 블록(120)은 연속적인 (M-2)+B 클럭 동안 i가 정수 1부터 M-1까지에 대하여 임의의 패리티 비트 P₀ 에 기인한 다른 임시 패리티 비트 P_i 들을 매 한 클럭 마다 부분적으로 생성한다. 클럭이 (M-2)+(B-1)일 때, i가 정수 1부터 M-1까지에 대한 다른 임시 패리티 비트 P_i 들은 완전히 생성된다.

수정 비트 생성 블록(130)은 임의의 패리티 비트 P₀에 대한 수정 비트

을생성한다. 연속적인 B클럭 동안,

또한 매 한 클럭 마다 부분적으로 생성된다. 클럭이 (M-1)+(B-1)일 때,

는 완전히 생성된다. 클럭을 기준으로 하는 수정 비트 생성 블록(130)의 수식 표현은 아래의 수학식 4와 같다.

패리티 비트 수정 블록(140)은 연속적인 B 클럭 동안, 임의의 패리티 비트 P₀와, i가 정수 1부터 M-1까지에 대한 다른 임시 패리티 비트 P_i 를 매 한 클럭 마다 패리티 검사 행렬의 패리티 부분에서 아래의 수학식 5와 같이 부분적으로 수정한다. 그 결과, 본 발명에 따른 LDPC 부호화 장치(100)는 연속적으로 M 평행 부분 부호화를 수행한다.

이하에서, 종래 Zongwang Li 등이 개발한 2단계 부호화 방법과 비교하여 본 발명의 특징을 설명한다.

첫째, 2단계 부호화 방법에 의하면, 임시 패리티 비트 생성 블록(120)으로 입력 되는 정보벡터(u)에 소요되는 클럭을 무시하였을 때, KB개의 정보 비트들의 부호화를 위해서 M+s₀ _,K+B 의 클럭이 소요된다.

그러나 본 발명에 의하면 n개의 정보벡터(u)에 대하여 연속적인 부호화를 할 경우, n×(M+s₀ _,K+B) 보다 작은 (M+s₀ _,K+B)+(n-1)×(s₀ _,K+B)클럭이 소요된다.

둘째, 본 발명의 부호화 방법을 이용하여 정보벡터(u)를 부호화 할 때, 도 3을 참조하면, B-1 클럭 이후에는 유휴 상태의 부 블록 및 블록들이 존재한다. 본 발명에 따른 LDPC 부호화 장치(100)는 연속적인 부호화를 수행할 경우, 이러한 유휴 상태의 부 블록 및 블록들을 다음 정보벡터(u)의 부호화에 이용함으로써 전체 정보벡터(u)의 부호화를 수행하는 데에 있어서 소요되는 클럭들을 경감시킬 수 있다. 소요되는 클럭들의 경감 정도는 써큘런트 크기인 B와 E(H)의 s₀ _,K 에 의존한다.

반면에 2단계 부호화 방법에서는 이전 정보벡터(u)의 부호화 연산이 끝날 때까지 다음 정보벡터(u)의 부호화가 수행될 수 없다. n개의 정보벡터(u)에 대하여 연속적인 부호화를 수행할 때 2단계 부호화 방법을 사용하는 경우, 본 발명에 따른 부호화 방법보다 더 많은 n×(2B) 클럭이 소요된다.

셋째, 순환 좌측 시프트 레지스터(210)를 사용한다는 관점에서, 본 발명의 순환 좌측 시프트 레지스터(210) 와 덧셈기(220)의 부 블록의 동작은 2 단계 부호화 방법의 첫 번째 단계의 동작과 비슷하다. 하지만 본 발명에 이용된 순환 좌측 시프트 레지스터(210)는 P(H)를 이용한 부호화 장치에서 H를 이용한 부호화 장치로의 확장에 의해 유도된 것이며, 2단계 부호화 방법에 이용된 순환 좌측 시프트 레지스터(210)는 H를 통하여 얻은 생성 행렬 G에 행렬 분해를 적용하여 부호화를 하는 과정에서 유도된 것이다.

따라서 본 발명에 따른 LDPC 부호화 장치(100)의 순환 좌측 시프트 레지스터

(210)에 연결된 전역 도선의 수와 2단계 부호화 방법의 첫 번째 단계의 순환 좌측 시프트 레지스터에 연결된 전역 도선의 수는 동일하다.

하지만 2단계 부호화 방법의 경우 두 번째 단계의 Hp의 역행렬 연산으로 인하여 두 번째 단계의 순환 좌측 시프트 레지스터에 첫 번째 단계의 전역 도선의 수보다 더 많은 수의 전역 도선이 추가로 요구된다.

본 발명의 정확한 이해를 위하여 이하에서는 도 4 내지 도 8을 참조하여 실제 원형 행렬 P(H)과 이를 확장한 패리티 검사 행렬을 이용하여 구현한 부호화 장치에 대해서 설명한다.

본 발명의 이해를 돕기 위한 E(H)와 E(H)의 E(Gp) 예제는 다음과 같으며 행렬G_p는 시스테매틱 G의 패리티 부분에 해당하는 행렬로 정의한다. E(G_p)는 써큘런트 순열 행렬들의 합인 써큘런트의 지수 형태들로 정의한다. 한 예로 지수가

인 써큘런트는 써큘런트 순열 행렬 A0와 A1 과 A4의 합으로 정의한다.

도 4는 본 발명의 일 실시예에 따른 LDPC 부호화 장치의 일례로 패리티 검사행렬의 원형 행렬을 이용한 부호화 장치의 구성도이고, 도 5는 써큘런트 크기를 5로 가정한 경우, 도 4의 P(H)를 이용한 부호화 장치를 확장하여 s₀ _,K와 s_M _-1,K가 0으로 변경된 H를 이용한 부호화 장치의 구성도이고, 도 6은 써큘런트 크기를 5로 가정한 경우, 도 4의 P(H)를 이용한 부호화 장치를 확장하여 H를 그대로 이용한 부호화 장치의 구성도이다. 본 예제에는 간단한 연산을 위하여 도 4, 도 5 및 도 6에서 구현된 LDPC 부호화 장치(100)의 임의의 패리티 비트 P₀는 모두 영 벡터로 설정한다.

도 4, 도 5 및 도 6을 참조하면, P(H)의 12개의 1비트가 H의 60개의 1비트로 확장되었음에도 불구하고 각 wire 정렬 블록에 연결된 전역 도선의 수는 증가하지 않고 그대로 유지된다.

도 5 및 도 6을 참조하면, 본 발명에 따른 LDPC 부호화 장치(100)는 표준에 제안된 H의 s₀ _,K와 s_M _-1, _K 의 값이 0뿐만 아니라 1, 더 나아가 어떠한 양의 정수 값을 가지더라도 약간의 변경을 통하여 구현될 수 있다.

구체적으로 임시 패리티 비트 생성 블록(120)에서의 각 부 블록(230)의 동작 클럭이 연속적인 B클럭에서 B+s₀ _,K 클럭으로 변경되고, 수정 비트 생성 블록(130)의 동작 클럭은 연속적인 B클럭에서 B+s₀ _,K 클럭으로 변경됨으로써 확장된 LDPC 부호화 장치(100)를 구현할 수 있다. 또한 실질적으로 LDPC 부호화 장치(100)를 구현하는 측면에서는 i가 정수 0부터 3까지에 대한 P₃ _,i의 덧셈기와 회색 레지스터들이 이용된다. P(H)를 이용한 부호화 장치를 기준으로 하였을 때, 본 발명에 따른 확장된 LDPC 부호화 장치(100)는 s₀ _,K에 따라 추가적인 s₀ _,K개의 회색 레지스터 열 벡터를 요구한다.

도 6을 참조하면, LDPC 부호화 장치(100)는 전체 정보벡터(u)들의 부호화를 순환 좌측 시프트 레지스터(210)의 cyclic left shift를 이용하여 10클럭 동안 수행하며, 그 중 6번째 클럭 때, P₀ _,0,P₁ _,0,P₂ _,0,P₃ _,0을 생성하고 나머지 4클럭 동안 매 한 클럭 마다 i가 정수 1부터 4까지에 대하여 P₀ _,i, P₁ _,i, P₂ _,i, P₃ _,i를 연속적으로 생성한다.

도 7은 도 6에 도시된 LDPC 부호화 장치(100)가 복수의 정보벡터(u)들의 부호화를 연속적으로 수행한 경우, 클럭을 기준으로 하여 특정 레지스터에 입력되는 값들을 나타낸다. 도 7을 참조하면, 도 6에 도시된 LDPC 부호화 장치(100)가 복수의 정보벡터(u)들의 부호화를 연속적으로 수행할 때, 패리티 비트 수정 블록(140)에서의 연속적인 B클럭 동안 4-평행 부분 부호화가 연속적으로 수행됨을 알 수 있다.

도 8은 써큘런트 크기를 6으로 가정하였을 때 정방 행렬의 분할을 통해 얻은 본 발명의 2배속 부호화 장치의 구성도이다.

도 8을 참조하면, 본 발명에 의한 LDPC 부호화 장치(100)는 낮은 선형적 추가 복잡도로 인하여 종래의 2단계 부호화 방법에 비해 2배 빠른 속도로 정보벡터(u)를 부호화할 수 있다. 또한 이 경우에는 최대 3배까지 부호화 속도를 높일 수 있다. 본 발명에 따른 LDPC 부호화 장치(100)의 부호화 속도 향상 정도는 써큘런트 크기와 행 단위의 분할 간격에 의존한다.

도1 및 도 10을 참조하여 본 발명의 다른 실시예에 따른 LDPC 부호화 방법을 설명한다. 도 10은 본 발명의 다른 실시예에 따른 LDPC 부호화 방법을 나타내는 순서도이다.

도 1 및 도 10을 참조하면, 본 발명에 따른 LDPC 부호화 방법은 표준에서 제안한 이중대각 패리티 검사 행렬을 기반으로 하는 부호화를 수행하기 위해, 먼저 임의의 패리티 비트 P₀를 생성한다(S110). 예를 들어, 간단한 연산을 위하여 임의의 패리티 비트 P₀는 1×B 영 벡터로 설정할 수 있다.

다음으로, 임시 패리티 비트 생성 블록(120)은 전달 받은 정보 벡터를 가산하여 변환하고, 변환된 벡터(X) 와 임의의 패리티 비트를 이용하여 순차적으로 클럭 마다 부분적으로 임시 패리티 비트를 생성한다(S120). 예를 들면, 임시 패리티 비트 생성 블록(120)은 연속적인 (M-2)+B 클럭 동안 i가 정수 1부터 M-1까지에 대하여 임의의 패리티 비트 P₀ 에 기인한 다른 임시 패리티 비트 P_i 들을 상기 수학식 1을 이용하여, 매 한 클럭 마다 부분적으로 생성한다. 클럭이 (M-2)+(B-1)일 때, i가 정수 1부터 M-1까지에 대한 다른 임시 패리티 비트 P_i 들은 완전히 생성된다.

다음으로 수정 비트 생성 블록(130)은 임의의 패리티 비트 P₀에 대한 수정 비트

을 생성한다(S130). 연속적인 B클럭 동안,

는 완전히 생성된다. 클럭을 기준으로 하는 수정 비트 생성 블록(130)의 수식 표현은 상기 수학식 2와 같다.

그리고 패리티 비트 수정 블록(140)은 연속적인 B 클럭 동안, 임의의 패리티 비트 P₀와, i가 정수 1부터 M-1까지에 대한 다른 임시 패리티 비트 P_i 를 매 한 클럭 마다 상기 수학식 3과 같이 부분적으로 수정한다(S140). 그 결과, 본 발명에 따른 LDPC 부호화 장치(100)는 연속적으로 M 평행 부분 부호화를 수행한다.

본 발명의 다른 면에 따른 부호화 방법은, 패리티 검사 행렬을 구성하는 각각의 정방 행렬을 행 단위로 동일한 간격으로 분할하는 것이 동시에 부호화 연산을 가능케 하여 고속 부호화를 수행한다. 여기서, 정보벡터(u)의 부호화 속도는 정방 행렬의 크기와 정방 행렬의 행 단위의 분할 간격에 의존하는 것을 특징으로 한다.

본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구의 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 도는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100: LDPC 부호화 장치
110: 임의의 패리티 비트 생성 블록 120: 임시 패리티 비트 생성 블록
130: 수정 패리티 비트 생성 블록 140: 패리티 비트 수정 블록

Claims

패리티 검사 행렬을 이용하여 저밀도 패리티 검사(Low Density Parity Check; LDPC) 부호로 부호화하는 부호화 장치에 있어서,
임의의 패리티 비트를 생성하는 임의의 패리티 비트 생성 블록;
상기 임의의 패리티 비트와 정보벡터를 입력 받아 매 클럭 마다 상기 임의의 패리티 비트에 대응하는 임시 패리티 비트를 생성하는 임시 패리티 비트 생성 블록;
상기 임의의 패리티 비트와 임시 패리티 비트를 입력 받아 상기 임의의 패리티 비트에 대응하는 수정 비트를 매 클럭 마다 생성하는 수정 비트 생성 블록; 및
상기 임의의 패리티 비트, 상기 임시 패리티 비트 및 상기 수정 비트를 입력받아 매 클럭 마다 수정된 패리티 비트를 생성하는 패리티 비트 수정 블록
을 포함하는 LDPC 부호화 장치.
제1항에 있어서,
상기 패리티 검사 행렬은 써큘런트(circulant) 순열 행렬 형태를 가지는 시스테매틱(systematic) 부분과 패리티(parity) 부분을 포함하고, 상기 패리티 부분은 이중 대각 구조를 가지는 것
인 LDPC 부호화 장치.
제1항에 있어서, 상기 임시 패리티 비트 생성 블록은
상기 입력 받은 정보벡터를 이동시키는 복수개의 순환 좌측 시프트 레지스터(cyclic left shift register);
상기 순환 좌측 시프트 레지스터와 전역 도선(global wire)으로 연결되어 상기 정보벡터를 가산하는 복수개의 가산기 부(sub) 블록; 및
상기 임시 패리티 비트를 순차적으로 생성하기 위한 복수개의 임시 패리티 부 블록을 포함하는 것
인 LDPC 부호화 장치.
제3항에 있어서,
상기 패리티 검사 행렬의 원형 행렬을 이용한 LDPC 부호화 방식의 확장으로 인하여 요구되는 상기 전역 도선의 수가 그대로 유지되는 것을 특징으로 하는 LDPC 부호화 장치.
제3항에 있어서,
상기 임시 패리티 비트 생성 블록은 상기 전역 도선과 상기 순환 좌측 시프트 레지스터를 이용하여 상기 정보벡터와 상기 패리티 검사 행렬의 상기 시스테매틱 부분과의 곱셈 연산을 수행하는 것
인 LDPC 부호화 장치.
제3항에 있어서,
상기 순환 좌측 시프트 레지스터는 평행하게 구현되고,
상기 임시 패리티 비트의 생성, 상기 수정 비트의 생성 및 상기 수정된 패리티 비트의 부분적인 생성이 매 클럭 마다 연속적으로 실행됨으로써 전체 부호화가 수행되는 것을 특징으로 하는 LDPC 부호화 장치.
제3항에 있어서,
상기 임시 패리티 생성 블록은 상기 입력 받은 정보벡터를 연속적으로 부호화를 하는 경우에 있어서, 현재 정보벡터의 부호화 도중에 유휴 상태의 상기 순환 좌측 시프트 레지스터와 상기 임시 패리티 부 블록을 다음 정보벡터의 부호화에 이용하는 것
인 LDPC 부호화 장치.
제2항에 있어서,
상기 패리티 검사 행렬에 포함된 상기 써큘런트 순열 행렬을 행 단위로 동일한 간격으로 분할하고, 상기 시스테매틱 부분을 이용하여 상기 정보벡터의 부호화를 부분적으로 동시에 수행하는 것을 특징으로 하는 LDPC 부호화 장치.
제8항에 있어서,
상기 써큘런트 순열 행렬의 크기와 상기 써큘런트 순열 행렬의 행 단위의 분할 간격에 의존하여 상기 정보벡터의 부호화 속도가 변화하는 것을 특징으로 하는 LDPC 부호화 장치.
패리티 검사 행렬을 이용하여 저밀도 패리티 검사(Low Density Parity Check; LDPC) 부호로 부호화하는 방법에 있어서,
임의의 패리티 비트를 생성하는 단계;
상기 임의의 패리티 비트와 전송하고자 하는 정보벡터를 입력 받아 매 클럭마다 상기 임의의 패리티 비트에 대응하는 임시 패리티 비트를 생성하는 단계;
상기 임의의 패리티 비트와 상기 임시 패리티 비트를 입력 받아 매 클럭 마다 상기 임의의 패리티 비트에 대응하는 수정 비트를 생성하는 단계; 및
상기 임의의 패리티 비트, 상기 임시 패리티 비트 및 상기 수정 비트를 입력받아 매 클럭 마다 수정된 패리티 비트를 생성단계
를 포함하는 LDPC 부호화 방법.
제10항에 있어서,
상기 패리티 검사 행렬은 써큘런트(circulant) 순열 행렬 형태를 가지는 시스테매틱(systematic) 부분과 패리티(parity) 부분을 포함하고, 상기 패리티 부분은 이중 대각 구조를 가지는 것
인 LDPC 부호화 방법.
제10항에 있어서, 상기 임시 패리티 비트를 생성하는 단계는
복수개의 순환 좌측 시프트 레지스터에서 상기 입력 받은 정보벡터를 가산하여 변환하는 단계; 및
임시 패리티 부 블록에서 상기 변환된 정보벡터와 상기 임의의 패리티 비트를 이용하여 순차적으로 매 클럭 마다 부분적으로 임시 패리티 비트를 생성하는 단계를 포함하는 것
인 LDPC 부호화 방법.
제12항에 있어서, 상기 임시 패리티 비트를 생성하는 단계는
상기 입력 받은 정보벡터를 연속적으로 부호화를 하는 경우에 있어서, 현재 정보벡터의 부호화 도중에 유휴 상태의 상기 순환 좌측 시프트 레지스터와 상기 임시 패리티 부 블록을 다음 정보벡터의 부호화에 이용하는 것
인 LDPC 부호화 방법.
제11항에 있어서,
상기 패리티 검사 행렬에 포함된 상기 써큘런트 순열 행렬을 행 단위로 동일한 간격으로 분할하고, 상기 시스테매틱 부분을 이용하여 상기 정보벡터의 부호화를 부분적으로 동시에 수행하는 것을 특징으로 하는 LDPC 부호화 방법.
제14항에 있어서,
상기 써큘런트 순열 행렬의 크기와 써큘런트 순열 행렬의 행 단위의 분할 간격에 의존하여 상기 정보벡터의 부호화 속도가 변화하는 것을 특징으로 하는 LDPC 부호화 방법.