CN102394660A - 分组交织的准循环扩展并行编码ldpc码的编码方法和编码器 - Google Patents

Abstract

本发明公开了一种分组交织的准循环扩展并行编码低密度奇偶校验(LDPC)码的编码方法和编码器，包括：LDPC码的校验矩阵分为对应信息位的子矩阵和对应校验位的方阵；根据所述校验矩阵，采用并行的随机交织单比特累加编码方式对所述LDPC码的校验位进行编码。本发明中分组交织的准循环扩展并行编码LDPC码的编码方式简单，编码时间与码长呈线性关系，吞吐率高；在高信噪比下，分组交织的准循环扩展并行编码LDPC码的错误码字中的错误比特数较少，可作为高效串行级联码的内码。

Description

分组交织的准循环扩展并行编码LDPC码的编码方法和编码器

技术领域

本发明涉及差错控制编码技术领域，特别是指一种分组交织的准循环扩展并行编码LDPC码的编码方法和编码器。

背景技术

在现代数字信号传输与存储系统中，由于传输信道噪声或存储媒介的物理损伤等，常会造成数字信号的传输或存储的错误，因此，为保证数字信号传输或存储的可靠性，差错控制编码技术是一项标准技术。

低密度奇偶校验(LDPC，Low Density Parity Check Code)码是一种差错控制编码技术，是一类定义在稀疏矩阵H上的线性分组码。H即为LDPC码的校验矩阵，对于任何一个合法码字v，都满足校验方程H·v^T＝0。这样，可以利用校验矩阵对LDPC码进行编码。LDPC码的译码主要采用软判决译码算法，软判决译码算法可以通过基于置信度传播(BP，Belief Propagation)算法的迭代译码来实现，并且可以获得良好的误比特率性能。

LDPC码可以在线性复杂度内实现译码过程，且译码可并行执行，适合用硬件实现。LDPC码在应用中遇到的一个主要的问题是编码复杂度高，一般而言，其编码具有复杂O(n²)，这里n为LDPC码的码长，这是制约LDPC码在高速数据业务中应用的一个重要因素。制约LDPC码的应用的另一个重要因素是在高信噪比区域，LDPC码存在误码平台现象。所谓误码平台是指在高信噪比区域，误比特率不随信噪比的增加而显著下降的现象。通常情况下，当误比特率降至10^-7之后，LDPC码会出现误码平台现象，而很多应用中，例如卫星数字广播、光纤通信以及数字存储系统等，都要求译码器的误比特率低于10^-7。

在解决LDPC码编码复杂度问题方面，主要有两类方法：

一类方法是对LDPC码的校验矩阵进行某种限制，从而实现LDPC码的线性或近似线性编码。采用该类方法设计的LDPC码可获得较好的纠错性能，同时编码复杂度适中。

另一类方法是采用结构化的LDPC码构造方法，也即采用准循环等构造方法，例如基于欧式几何或射影几何的LDPC码等。构造的该类LDPC码的编码复杂度很低，非常适合利用移位寄存器实现。

IEEE 802.16e标准中规定的LDPC码便从简化编码复杂度的角度出发，采用了上述两个基本思路。其矩阵构造采用了准循环移位和矩阵分块技术，将大的校验矩阵H分解为多个小矩阵。IEEE 802.16e标准中的LDPC码是一个或多个基本LDPC码的集合，其中每个基本LDPC码是一个系统的线性分组码。LDPC码的校验矩阵为：

$H=\left[\begin{array}{cccccc}{P}_{\mathrm{0,0}}& P_{\mathrm{0,1}}& P_{\mathrm{0,2}}& ...& P_{0,n_b-2}& P_{0,n_b-1}\\ P_{\mathrm{1,0}}& P_{\mathrm{1,1}}& P_{\mathrm{1,2}}& ...& P_{1,n_b-2}& P_{1,n_b-1}\\ P_{\mathrm{2,0}}& P_{\mathrm{2,1}}& P_{\mathrm{2,2}}& ...& P_{2,n_b-2}& P_{2,n_b-1}\\ ...& ...& ...& ...& ...& ...\\ P_{m_b-\mathrm{1,0}}& P_{m_b-\mathrm{1,1}}& P_{m_b-\mathrm{1,2}}& ...& P_{m_b-1,n_b-2}& P_{m_b-1,n_b-1}\end{array}\right]=P^{H_b}---\left(1\right)$

上述公式(1)中，P_i，j是一组z×z的置换矩阵或零矩阵，其中i的取值范围为0，1，2，...，(m_b-1)，j的取值范围为0，1，2，...，(n_b-1)，校验矩阵H由m_b×n_b维基本矩阵H_b扩展而成，这样，码长n＝z×n_b，校验比特数为m＝z×m_b，其中，z为扩展因子，z≥1，信息比特数为k＝n-m。置换矩阵采用z×z的单位矩阵循环右移生成，因此，置换矩阵可由循环右移因子确定。

校验矩阵H的设计过程是：首先将基本矩阵H_b中的0元素换成-1，1换成置换矩阵的循环右移因子，由此生成校验矩阵的模型矩阵H_bm，再将H_bm扩展为校验矩阵H。

分为两部分，H_b1对应于信息比特，H_b2对应于校验比特。H_b2如公式(2)所示，可进一步分解为两部分，h_b是m_b维列向量，其中有3个非零元素，H′_b2是双对角矩阵，当i＝j或i＝j+1时，矩阵H′_b2中对应第i行第j列的元素为1，其他位置元素为0。

在公式(2)的h_b中，h_b(0)＝1，h_b(m_b-1)＝1，h_b(x)＝1，0＜x＜m_b-1，h_b(i)＝0，0＜i＜m_b-1，且i≠x。h_b(0)和h_b(m_b-1)对应的循环右移因子必须相同。x是h_b中值为1的元素的行索引。H′_b2中的1在构造H时，均扩展成单位阵。

IEEE 802.16e标准根据基本矩阵的结构，给出了一种采用校验矩阵分块的快速编码算法。该算法将校验矩阵H分割成如下形式：

$H=\left(\begin{array}{ccc}{A}_{(m-z)\×k}& B_{(m-z)\×z}& T_{(m-z)\×(m-z)}\\ C_{z\×k}& D_{z\×z}& E_{z\×(m-z)}\end{array}\right)---\left(3\right)$

其中， $\left(\begin{array}{c}{B}_{(m-z)\×z}\\ D_{z\×z}\end{array}\right)$ 和 $\left(\begin{array}{c}{T}_{(m-z)\×(m-z)}\\ E_{z\×(m-z)}\end{array}\right)$ 分别为对应于h_b和H′_b2的扩展。

因此，可将编码后的LDPC码字分成三部分，v＝(u，p₁，p₂)，u是系统码的信息位，p₁和p₂是校验位，p₁长度是z，p₂长度为(m-z)。根据H·v^T＝0及公式(3)可得如下的公式(4)、(5)：

${\mathrm{Au}}^T+{\mathrm{Bp}}_1^T+{\mathrm{Tp}}_2^T=0---\left(4\right)$

$({\mathrm{ET}}^{-1}A+C)u^T+({\mathrm{ET}}^{-1}B+D)p_1^T=0---\left(5\right)$

又因为对于IEEE 802.16e标准中的LDPC码的校验矩阵，(-ET^-1B+D)＝I总是成立，所以可以得到：

$p_1^T=({\mathrm{ET}}^{-1}A+C)u^T---\left(6\right)$

$p_2^T=T^{-1}({\mathrm{Au}}^T+{\mathrm{Bp}}_1^T)---\left(7\right)$

因而，LDPC码的编码过程可由以下四步操作完成，即：

1、计算Au^T和Cu^T；

2、计算ET^-1(Au^T)；

3、计算

$p_1^T={\mathrm{ET}}^{-1}\left({\mathrm{Au}}^T\right)+{\mathrm{Cu}}^T;$

4、计算 $p_2^T=T^{-1}({\mathrm{Au}}^T+{\mathrm{Bp}}_1^T).$

IEEE 802.16e标准中给出的快速编码方法虽然可以有效的提高编码速度，但由于需要使用矩阵乘法，其编码复杂度仍然较高。这成为制约IEEE 802.16e标准中规定的LDPC码在高数据率通信中应用的一个重要因素。

对于制约LDPC码应用的另一个重要因素，即误码平台问题，根据现有的差错控制编码技术，可以实现的一种有效的解决方案是设计基于LDPC码的串行级联码，利用外码来降低或消除LDPC码的误码平台。

在串行级联码的设计方面，为不过多牺牲传输效率，要求级联码的外码码率要高，这样外码的纠错能力就受到限制。因此，要设计基于LDPC码的高效串行级联码，就要求作为内码的LDPC码的错误码字中错误比特数较少，且错误类型为随机错误。但是，经过仿真发现，IEEE 802.16e标准中规定的LDPC码在高信噪比下错误码字中的错误比特数过多，若以其为内码，很难设计出高效的串行级联码。这成为制约IEEE 802.16e标准中规定的LDPC码在高数据率通信中应用的又一个重要因素。

发明内容

有鉴于此，本发明的主要目的在于提供一种分组交织的准循环扩展并行编码LDPC码的编码方法和编码器，以解决LDPC码的编码效率不高，并且在高信噪比下错误码字中存在较多错误比特的问题。

为达到上述目的，本发明的技术方案是这样实现的：

本发明提供了一种分组交织的准循环扩展并行编码LDPC码的编码方法，该方法包括：

低密度奇偶校验(LDPC)码的校验矩阵分为对应信息位的子矩阵和对应校验位的方阵；

根据所述校验矩阵，采用并行的随机交织单比特累加编码方式对所述LDPC码的校验位进行编码。

其中，所述对应信息位的子矩阵的构造包括：

采用准循环的方式扩展信息位基本矩阵，得到信息位扩展矩阵；

对信息位扩展矩阵做分组交织得到对应信息位的子矩阵。

所述信息位基本矩阵为二进制矩阵，包含元素0和元素1。

所述采用准循环的方式扩展信息位基本矩阵，得到信息位扩展矩阵，包括：用零矩阵替换信息位基本矩阵中的元素0，用置换矩阵替换信息位基本矩阵中的元素1，得到信息位扩展矩阵。

所述对信息位扩展矩阵做分组交织得到对应信息位的子矩阵，包括：

将信息位扩展矩阵按行分块为多个分块行矩阵；

分别对每一个所述分块行矩阵进行随机行交织，得到对应信息位的子矩阵。

所述分别对每一个所述分块行矩阵进行随机行交织，包括：

用不同的随机行交织矩阵分别左乘所述每一个分块行矩阵。

所述对应校验位的方阵为分块对角矩阵；所述分块对角矩阵对角线上的分块子矩阵为双对角线矩阵；所述双对角线矩阵中，对角线上的元素和对角线下一行的元素为1，剩余位置的元素为0。

所述LDPC码的校验比特编码由多条并行的校验比特编码支路组成。

采用并行的随机交织单比特累加编码方式对所述LDPC码的校验位进行编码，包括：

在每条所述校验比特编码支路中，用所述信息位扩展矩阵的分块行矩阵左乘输入的信息位矢量，得到结果矢量；

用随机行交织矩阵左乘左乘所述结果矢量，得到每条校验比特编码支路的子编码矢量；

将所述每条校验比特编码支路的子编码矢量输入单比特累加器进行累加，完成LDPC码的编码。

本发明还提供了一种LDPC码编码器，包括：构造模块和编码模块，其中：

所述构造模块，用于构造校验矩阵包含对应信息位的子矩阵和对应校验位的方阵的分组交织的准循环扩展并行编码LDPC码；

所述编码模块，用于根据所述校验矩阵，采用并行的随机交织单比特累加编码方式对所述LDPC码的校验位进行编码。

其中，所述构造模块包括：子矩阵构造子模块，用于采用准循环的方式扩展信息位基本矩阵，得到信息位扩展矩阵；并对信息位扩展矩阵做分组交织得到对应信息位的子矩阵。

所述子矩阵构造子模块，还用于用零矩阵替换信息位基本矩阵中的元素0，用置换矩阵替换信息位基本矩阵中的元素1，得到信息位扩展矩阵；还用于将信息位扩展矩阵按行分块为多个分块行矩阵；分别对每一个所述分块行矩阵进行随机行交织，得到对应信息位的子矩阵。

所述构造模块还包括方阵构造子模块，用于构造对角线上的元素和对角线下一行的元素为1，剩余位置的元素为0的双对角线矩阵；还用于构造对角线上的分块子矩阵为所述双对角线矩阵的分块对角矩阵；还用于将对应校验位的方阵构造为分块对角矩阵。

所述LDPC码的校验比特编码由多条并行的校验比特编码支路组成；

相应的，所述编码模块，用于在每条所述校验比特编码支路中，用所述信息位扩展矩阵的分块行矩阵左乘输入的信息位矢量，得到结果矢量；用随机行交织矩阵左乘左乘所述结果矢量，得到每条校验比特编码支路的子编码矢量；将所述每条校验比特编码支路的子编码矢量输入单比特累加器进行累加，完成LDPC码的编码。

本发明提出的分组交织的准循环扩展并行编码LDPC码的编码方法和编码器，LDPC码的校验矩阵可划分为对应信息位的子矩阵和对应校验位的方阵，其中对应信息位的子矩阵是通过采用准循环的方式对信息位基本矩阵进行扩展，然后对扩展后的矩阵按行分块，并分别对每个分块行矩阵做随机行交织得到的；而对应校验位的方阵为分块对角矩阵，且对角线上的分块子矩阵为双对角线方阵。分组交织的准循环扩展并行编码LDPC码采用多路并行的随机交织单比特累加编码方法，编码方式简单，编码时间与码长呈线性关系，吞吐率高；在高信噪比下，分组交织的准循环扩展并行编码LDPC码的错误码字中的错误比特数较少，可作为高效串行级联码的内码。

附图说明

图1为本发明分组交织的准循环扩展并行编码LDPC码的校验矩阵结构；

图2为本发明扩展因子z＝10时，循环右移因子3对应的置换矩阵；

图3为本发明用行交织矩阵π_j对分块行矩阵H_j进行行交织的示例；

图4为本发明分组交织的准循环扩展并行编码LDPC码的编码器原理框图；

图5为本发明提供的实施例中的码长为576比特，码率为1/2的分组交织的准循环扩展并行编码LDPC码的信息位扩展矩阵H′_m的非零元素分布图；

图6为本发明提供的实施例中的码长为576比特，码率为1/2的分组交织的准循环扩展并行编码LDPC码的误比特率；

图7为本发明提供的实施例中的码长为576比特，码率为1/2的分组交织的准循环扩展并行编码LDPC码在信噪比为4.5dB时错误码字中错误比特数累积分布图。

具体实施方式

本发明提出的分组交织的准循环扩展并行编码LDPC码的校验矩阵中对应信息位的子矩阵是通过采用准循环的方式对基本矩阵进行扩展，然后对扩展后的矩阵按行分块并分别对每个分块行矩阵做行交织得到的，而校验矩阵中对应校验位的方阵为分块对角矩阵，其对角线上的分块子矩阵为双对角线矩阵。该校验矩阵定义的LDPC码的校验位可通过随机交织单比特累加编码得到，降低了编码复杂度。

本发明提出的分组交织的准循环扩展并行编码LDPC码的校验矩阵分为对应信息位的子矩阵和对应校验位的方阵；根据校验矩阵，采用并行的随机交织单比特累加编码方式对LDPC码的校验位进行编码。

其中，对应信息位的子矩阵的构造包括：采用准循环的方式扩展信息位基本矩阵，得到信息位扩展矩阵；对信息位扩展矩阵做分组交织得到对应信息位的子矩阵。

对应校验位的方阵为分块对角矩阵；分块对角矩阵对角线上的分块子矩阵为双对角线矩阵；双对角线矩阵中，对角线上的元素和对角线下一行的元素为1，剩余位置的元素为0。

本发明中，LDPC码的校验比特编码由多条并行的校验比特编码支路组成。则采用并行的随机交织单比特累加编码方式对LDPC码的校验位进行编码，包括：

在每条校验比特编码支路中，用信息位扩展矩阵的分块行矩阵左乘输入的信息位矢量，得到结果矢量；

用随机行交织矩阵左乘左乘所述结果矢量，得到每条校验比特编码支路的子编码矢量；

将每条校验比特编码支路的子编码矢量输入单比特累加器进行累加，完成LDPC码的编码。

下面对本发明上述的方案进行详细说明。

分组交织的准循环扩展并行编码LDPC码的校验矩阵H分为两部分H_m和H_c，如图1所示，其中，H_m是对应信息位的m×k的子矩阵，H_c是对应校验位的m×m的方阵。

校验矩阵H中对应信息位的子矩阵H_m是由m_b×k_b的信息位基本矩阵H_b扩展并进行分块行交织得到的。信息位基本矩阵H_b为二进制矩阵，包含元素0和元素1。对分块行矩阵H_j进行行交织是采用随机行交织矩阵π_j实现的。

校验矩阵H中对应信息位的子矩阵H_m的具体构造方法分为两步：

1、采用准循环的方式扩展信息位基本矩阵，得到信息位扩展矩阵。

采用准循环的方式扩展m_b×k_b的信息位基本矩阵H_b，得到信息位扩展矩阵H′_m。具体的扩展方法为：用z×z的零矩阵替换信息位基本矩阵H_b中的元素0，用z×z的置换矩阵替换信息位基本矩阵H_b中的元素1，得到信息位扩展矩阵H′_m。

其中，z是大于1的整数，称为扩展因子，分组交织的准循环扩展并行编码LDPC码的信息位长度k＝k_b×z，校验位长度m＝m_b×z，则码长n＝k+m。置换矩阵是由z×z的单位矩阵经循环右移生成的，因此，置换矩阵可由循环右移因子确定，例如，当扩展因子z＝10时，循环右移因子3对应的置换矩阵如图2所示。这样，信息位基本矩阵H_b和信息位扩展矩阵H′_m可通过m_b×k_b的信息位模型矩阵H_bm相关联。将信息位基本矩阵H_b中的元素0替换为-1，元素1替换为设计的非负循环右移因子，就可得到一个信息位模型矩阵H_bm。直接用零矩阵和置换矩阵扩展信息位模型矩阵H_bm，就可得到信息位扩展矩阵H′_m。

2、对信息位扩展矩阵做分组交织得到对应信息位的子矩阵。

对信息位扩展矩阵H′_m做分组交织得到校验矩阵H中对应信息位的子矩阵H_m。具体的交织方法为：

首先将信息位扩展矩阵按行分块为多个分块行矩阵：将信息位扩展矩阵H′_m按行分块，得到H′_m＝[H₁，H₂，…，H_L]^T，其中，H_j(1≤j≤L)为z×k的分块行矩阵；

然后，分别对每一个所述分块行矩阵进行随机行交织，得到对应信息位的子矩阵：分别对每一个分块行矩阵H_j做随机行交织，交织方法为用随机行交织矩阵π＝[π₁，π₂，…，π_L]^T左乘信息位扩展矩阵H′_m，其中，π_j(1≤j≤L)为随机的z×z的行交织矩阵，即：用不同的z×z的行交织矩阵π_j分别左乘每一个分块行矩阵。

如图3所示，用6×6的行交织矩阵π_j对6×18的信息位扩展矩阵H′_m的分块行矩阵H_j进行行交织，即对H_j进行行变换，其中分块行矩阵H_j从左至右依次由循环右移因子3、循环右移因子4和循环右移因子2对应的由3个6×6的置换矩阵组成，行交织的结果为π_j·H_j。交织后得到的矩阵即为分组交织的准循环扩展并行编码LDPC码的校验矩阵H中对应信息位的子矩阵H_m。H_m的具体形式如公式(8)所示。

$H_m=[\mathrm{\π}\·H_m^{\′}]=\left[\begin{array}{c}{\mathrm{\π}}_1\·H_1\\ {\mathrm{\π}}_2\·H_2\\ .\\ .\\ .\\ {\mathrm{\π}}_L\·H_L\end{array}\right]---\left(8\right)$

本发明提出的分组交织的准循环扩展并行编码LDPC码的校验矩阵H中对应校验位的方阵H_c为m×m的分块对角矩阵，如公式(9)所示，其对角线上的分块子矩阵Λ为z×z的双对角线矩阵，其对角线上的元素和对角线下一行的元素为1，剩余位置的元素为0。如公式(10)所示，其中，Λ(i，j)＝1(i＝j或i＝j+1)，其他位置Λ(i，j)＝0。

$H_c=\left[\begin{array}{cccccc}\mathrm{\Λ}& & & & & \\ & \mathrm{\Λ}& & & & \\ & & .& & & \\ & & & .& & \\ & & & & .& \\ & & & & & \mathrm{\Λ}\end{array}\right]---\left(9\right)$

这样，就得到了本发明提出的分组交织的准循环扩展并行编码LDPC码的校验矩阵H。

校验矩阵H的结构使得本发明提出的LDPC码可采用并行的随机交织单比特累加编码方式实现校验比特编码。

假设一个合法的分组交织的准循环扩展并行编码LDPC码的码字为c＝[u，p]，其中，u为长度为k的信息位矢量，p为长度为m的校验位矢量，由H·c^T＝0和H＝[H_m，H_c]可推出校验位矢量

，

为校验矩阵H中对应校验位的方阵H_c的逆矩阵。

同样为m×m的分块对角矩阵，如公式(11)所示，其对角线上的子矩阵Λ^-1为z×z的下三角矩阵；如公式(12)所示，Λ^-1对角线上的元素和对角线以下的元素均为1。Λ^-1的这种结构可采用单比特累加器实现，即用Λ^-1左乘一个长度为z的矢量，所得的结果矢量中的第s(1≤s≤z)个分量为原矢量中的前s个分量的累加和。由和H_m的结构可推出，校验位矢量p的表达式如公式(13)所示，因此，可将校验位矢量p分为L段，p＝[p₁，p₂，…p_L]，其中，p_j(1≤j≤L)为长度为z的子校验位矢量，则p_j＝Λ^-1π_jH_ju^T，这样，分组交织的准循环扩展并行编码LDPC码就可以采用并行的随机交织单比特累加方式实现校验比特编码。

$H_c^{-1}=\left[\begin{array}{cccccc}{\mathrm{\Λ}}^{-1}& & & & & \\ & {\mathrm{\Λ}}^{-1}& & & & \\ & & .& & & \\ & & & .& & \\ & & & & .& \\ & & & & & {\mathrm{\Λ}}^{-1}\end{array}\right]---\left(11\right)$

$p^T=H_c^{-1}\·H_m\·u^T=\left[\begin{array}{c}{\mathrm{\Λ}}^{-1}\·{\mathrm{\π}}_1\·H_1\·u^T\\ {\mathrm{\Λ}}^{-1}\·{\mathrm{\π}}_2\·H_2\·u^T\\ .\\ .\\ .\\ {\mathrm{\Λ}}^{-1}\·{\mathrm{\π}}_L\·H_L\·u^T\end{array}\right]---\left(13\right)$

分组交织的准循环扩展并行编码LDPC码的编码的校验比特编码包含L条并行的校验比特编码支路，编码原理如图4所示，包括：

1、在每条校验比特编码支路中，用信息位扩展矩阵H′_m的z×k分块行矩阵H_j左乘输入的信息位矢量u，得到结果矢量H_ju^T；

2、用z×z的随机行交织矩阵π_j左乘左乘结果矢量H_ju^T，得到每条校验比特编码支路的子编码矢量m_j，m_j的长度为z；

3、将每条校验比特编码支路的子编码矢量m_j输入单比特累加器进行累加，完成LDPC码的编码，具体的：

单比特累加器每累加一次输出一个校验比特，每条校验比特编码支路的单比特累加器在一次编码过程中共累加z次，输出一个长度为z的子校验位矢量p_j，子校验位矢量p_j中的第s个分量为

上述，本发明所提出的分组交织的准循环扩展并行编码LDPC码的优势在于，一方面其编码方式为并行的随机交织单比特累加编码，编码方式简单，编码时间与码长呈线性关系，并且由于采用并行编码，编码吞吐率高。另一方面，本发明提出的分组交织的准循环扩展并行编码LDPC码在高信噪比下错误码字中的错误比特数较少，若将其作为串行级联码的内码，则在外码纠错能力有限的情况下仍可以有效降低其误比特率和误帧率。

下面通过一个具体的实施例来说明本发明的LDPC码编码方法。

本发明的实施例以码长为576比特，码率为1/2的分组交织的准循环扩展并行编码LDPC码的设计为例，介绍分组交织的准循环扩展并行编码LDPC码的校验矩阵H构造方法和校验比特编码方法。

对于校验矩阵H的构造，首先，针对码长为576比特，码率为1/2的分组交织的准循环扩展并行编码LDPC码设计一个12×12的信息位模型矩阵H_bm，这样，扩展因子z的值为24。本实施例采用IEEE 802.16e标准中码长为576比特，码率为1/2的LDPC码的模型矩阵中对应信息位的子矩阵，作为实施例中的分组交织的准循环扩展并行编码LDPC码的信息位模型矩阵H_bm，该矩阵如公式(14)所示。

$H_{\mathrm{bm}}=\left[\begin{array}{cccccccccccc}-1& 23& 18& -1& -1& -1& -1& -1& 13& 20& -1& -1\\ -1& 6& -1& -1& -1& 5& 19& 2& -1& -1& -1& 3\\ -1& -1& -1& 6& 5& 20& -1& 8& -1& -1& -1& 0\\ 15& -1& 11& -1& -1& -1& -1& -1& 16& 6& -1& -1\\ -1& -1& 9& -1& -1& -1& 21& -1& -1& 10& 18& -1\\ -1& -1& -1& -1& 11& 10& -1& 20& -1& -1& -1& 19\\ -1& -1& 23& 13& -1& -1& -1& -1& -1& 3& 4& -1\\ -1& 2& 18& -1& -1& -1& 0& -1& -1& 11& -1& -1\\ 3& -1& -1& -1& 20& 6& -1& 10& -1& -1& -1& 12\\ -1& -1& -1& -1& -1& 23& -1& 14& -1& -1& 17& 18\\ -1& -1& 1& 16& -1& -1& -1& -1& 9& 12& -1& -1\\ 10& -1& -1& -1& -1& 16& -1& 10& -1& -1& -1& 6\end{array}\right]---\left(14\right)$

其次，用24×24的零矩阵和置换矩阵分别替换模型矩阵中的0元素和循环右移因子，得到本实施例的分组交织的准循环扩展并行编码LDPC码的信息位扩展矩阵H′_m，H′_m中的非零元素分布如图5所示。然后，将信息位扩展矩阵按行分块，得H′_m＝[H₁，H₂，…，H₁₂]^T，其中，H_j(1≤j≤12)为24×288的分块行矩阵，用行交织矩阵π＝[π₁，π₂，…，π₁₂]^T对H′_m进行分组行交织，得到校验矩阵中对应信息位的子矩阵H_m＝πH′_m＝[π₁H₁，π₂H₂，…，π₁₂H₁₂]^T，其中，π_j(1≤j≤12)为12×12的随机行交织矩阵。

最后，构造校验矩阵中对应校验位的方阵H_c，H_c为288×288的分块对角矩阵，如公式(9)所示，其对角线上的分块子矩阵Λ为24×24的双对角线矩阵，如公式(10)所示。

对于校验比特编码，本实施例设计的码长为576比特，码率为1/2的分组交织的准循环扩展并行编码LDPC码采用12路并行的随机交织单比特累加编码方式实现，编码器原理如图4所示，假设并行的校验比特编码支路为12条。假设一个合法码字为c＝[u，p]，其中u为信息位矢量，p为校验位矢量，u和p的长度均为288，编码的具体步骤为：

1、用信息位扩展矩阵的分块行矩阵H_j左乘信息位矢量u，得H_ju^T，1≤j≤12；

2、用行交织矩阵π_j左乘H_ju^T，得到各编码支路的子编码矢量m_j，m_j的长度为24；

3、用单比特累加的方式计算出各并行编码支路的子校验位矢量p_j，子校验位矢量p_j中的第s个分量 $p_j\left(s\right)=\underset{l=1}{\overset{s}{\mathrm{\Σ}}}{m}_j\left(l\right),1\≤s\≤24.$

编码后得到的码长为576比特，码率为1/2的分组交织的准循环扩展并行编码LDPC码码字为c＝[u，p]，其中p＝[p₁，p₂，…，p₁₂]。

本实施例采用仿真的方法统计实施例中设计的码长为576比特，码率为1/2的分组交织的准循环扩展并行编码LDPC码在高信噪比下错误码字中的错误比特数分布特性。实施例中设计的分组交织的准循环扩展并行编码LDPC码的误比特率性能如图6所示，在信噪比为4.5dB时，误比特率为1.52×10^-6；在信噪比为4.5dB时错误码字中的错误比特数累积分布如图7所示，图中n表示错误码字中的错误比特数，P(n≤N)表示错误码字中错误比特数n不大于N的概率。

仿真统计数据中可得出，在信噪比为4.5dB的情况下，对于实施例中给出的分组交织的准循环扩展并行编码LDPC码，错误码字中的错误比特数累积分布概率达到90％的错误比特数值为8比特，错误比特数累积分布概率达到99％的错误比特数值为14比特，而对于IEEE 802.16e标准中的码长为576比特，码率为1/2的LDPC码，在同样仿真条件下得出的统计结论是，错误码字中的错误比特数累积分布概率达到90％的错误比特数值为125比特，错误比特数累积分布概率达到99％的错误比特数值为227比特。

由此可见，本发明给出的分组交织的准循环扩展并行编码LDPC码在高信噪比下错误码字中的错误比特数远少于IEEE 802.16e标准中的码长为576比特，码率为1/2的LDPC码。因此，本发明给出的分组交织的准循环扩展并行编码LDPC码具有高信噪比下错误码字中存在较少错误比特数的特点，适合作为高效串行级联码的内码。

本发明针对差错控制编码领域，包括数字通信系统中的信道编码，串行级联码的内码设计均可采用本发明的方法。

为了实现上述LDPC码的编码方法，本发明还提供了一种LDPC码编码器，包括：构造模块和编码模块，其中：

构造模块，用于构造校验矩阵包含对应信息位的子矩阵和对应校验位的方阵的分组交织的准循环扩展并行编码LDPC码；

编码模块，用于根据校验矩阵，采用并行的随机交织单比特累加编码方式对LDPC码进行编码。

其中，构造模块包括：子矩阵构造子模块，用于采用准循环的方式扩展信息位基本矩阵，得到信息位扩展矩阵；并对信息位扩展矩阵做分组交织得到对应信息位的子矩阵。

子矩阵构造子模块，还用于用零矩阵替换信息位基本矩阵中的元素0，用置换矩阵替换信息位基本矩阵中的元素1，得到信息位扩展矩阵；还用于将信息位扩展矩阵按行分块为多个分块行矩阵；分别对每一个分块行矩阵进行随机行交织，得到对应信息位的子矩阵。

构造模块还包括方阵构造子模块，用于构造对角线上的元素和对角线下一行的元素为1，剩余位置的元素为0的双对角线矩阵；还用于构造对角线上的分块子矩阵为双对角线矩阵的分块对角矩阵；还用于将对应校验位的方阵构造为分块对角矩阵。

LDPC码的校验比特编码由多条并行的校验比特编码支路组成；

相应的，编码模块，用于在每条校验比特编码支路中，用信息位扩展矩阵的分块行矩阵左乘输入的信息位矢量，得到结果矢量；用随机行交织矩阵左乘左乘结果矢量，得到每条校验比特编码支路的子编码矢量；将每条校验比特编码支路的子编码矢量输入单比特累加器进行累加，完成LDPC码的编码。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (14)

1.一种分组交织的准循环扩展并行编码LDPC码的编码方法，其特征在于，该方法包括：

低密度奇偶校验(LDPC)码的校验矩阵分为对应信息位的子矩阵和对应校验位的方阵；

根据所述校验矩阵，采用并行的随机交织单比特累加编码方式对所述LDPC码的校验位进行编码。

2.根据权利要求1所述分组交织的准循环扩展并行编码LDPC码的编码方法，其特征在于，所述对应信息位的子矩阵的构造包括：

采用准循环的方式扩展信息位基本矩阵，得到信息位扩展矩阵；

对信息位扩展矩阵做分组交织得到对应信息位的子矩阵。

3.根据权利要求2所述分组交织的准循环扩展并行编码LDPC码的编码方法，其特征在于，所述信息位基本矩阵为二进制矩阵，包含元素0和元素1。

4.根据权利要求3所述分组交织的准循环扩展并行编码LDPC码的编码方法，其特征在于，所述采用准循环的方式扩展信息位基本矩阵，得到信息位扩展矩阵，包括：用零矩阵替换信息位基本矩阵中的元素0，用置换矩阵替换信息位基本矩阵中的元素1，得到信息位扩展矩阵。

5.根据权利要求4所述分组交织的准循环扩展并行编码LDPC码的编码方法，其特征在于，所述对信息位扩展矩阵做分组交织得到对应信息位的子矩阵，包括：

将信息位扩展矩阵按行分块为多个分块行矩阵；

分别对每一个所述分块行矩阵进行随机行交织，得到对应信息位的子矩阵。

6.根据权利要求5所述分组交织的准循环扩展并行编码LDPC码的编码方法，其特征在于，所述分别对每一个所述分块行矩阵进行随机行交织，包括：

用不同的随机行交织矩阵分别左乘所述每一个分块行矩阵。

7.根据权利要求1所述分组交织的准循环扩展并行编码LDPC码的编码方法，其特征在于，所述对应校验位的方阵为分块对角矩阵；所述分块对角矩阵对角线上的分块子矩阵为双对角线矩阵；所述双对角线矩阵中，对角线上的元素和对角线下一行的元素为1，剩余位置的元素为0。

8.根据权利要求6或7所述分组交织的准循环扩展并行编码LDPC码的编码方法，其特征在于，所述LDPC码的校验比特编码由多条并行的校验比特编码支路组成。

9.根据权利要求8所述分组交织的准循环扩展并行编码LDPC码的编码方法，其特征在于，采用并行的随机交织单比特累加编码方式对所述LDPC码的校验位进行编码，包括：

在每条所述校验比特编码支路中，用所述信息位扩展矩阵的分块行矩阵左乘输入的信息位矢量，得到结果矢量；

用随机行交织矩阵左乘左乘所述结果矢量，得到每条校验比特编码支路的子编码矢量；

将所述每条校验比特编码支路的子编码矢量输入单比特累加器进行累加，完成LDPC码的编码。

10.一种LDPC码编码器，其特征在于，包括：构造模块和编码模块，其中：

所述构造模块，用于构造校验矩阵包含对应信息位的子矩阵和对应校验位的方阵的分组交织的准循环扩展并行编码LDPC码；

所述编码模块，用于根据所述校验矩阵，采用并行的随机交织单比特累加编码方式对所述LDPC码的校验位进行编码。

11.根据权利要求10所述编码器，其特征在于，所述构造模块包括：子矩阵构造子模块，用于采用准循环的方式扩展信息位基本矩阵，得到信息位扩展矩阵；并对信息位扩展矩阵做分组交织得到对应信息位的子矩阵。

12.根据权利要求11所述编码器，其特征在于，所述子矩阵构造子模块，还用于用零矩阵替换信息位基本矩阵中的元素0，用置换矩阵替换信息位基本矩阵中的元素1，得到信息位扩展矩阵；还用于将信息位扩展矩阵按行分块为多个分块行矩阵；分别对每一个所述分块行矩阵进行随机行交织，得到对应信息位的子矩阵。

13.根据权利要求10所述编码器，其特征在于，所述构造模块还包括方阵构造子模块，用于构造对角线上的元素和对角线下一行的元素为1，剩余位置的元素为0的双对角线矩阵；还用于构造对角线上的分块子矩阵为所述双对角线矩阵的分块对角矩阵；还用于将对应校验位的方阵构造为分块对角矩阵。

14.根据权利要求12或13上所述编码器，其特征在于，所述LDPC码的校验比特编码由多条并行的校验比特编码支路组成；

相应的，所述编码模块，用于在每条所述校验比特编码支路中，用所述信息位扩展矩阵的分块行矩阵左乘输入的信息位矢量，得到结果矢量；用随机行交织矩阵左乘左乘所述结果矢量，得到每条校验比特编码支路的子编码矢量；将所述每条校验比特编码支路的子编码矢量输入单比特累加器进行累加，完成TDPC码的编码。

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