WO2013002601A9 - 그래핀을 이용한 메모리 소자 및 이의 제조방법 - Google Patents

그래핀을 이용한 메모리 소자 및 이의 제조방법 Download PDF

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WO2013002601A9
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graphene
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이병훈
황현준
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광주과학기술원
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    • H01L29/401—Multistep manufacturing processes
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    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure

Definitions

  • the present invention relates to a memory device using a graphene and a method for manufacturing the same, and more particularly to a nonvolatile memory device using a graphene and a method for manufacturing the same.
  • Graphene is a two-dimensional thin film in which carbon atoms are arranged in a hexagonal lattice in the form of a honeycomb. Graphene is structurally and chemically very stable and has a very high electron mobility of more than 100,000 cm 2 / Vs.
  • graphene is a two-dimensional shape, there is an advantage that it can be easily manufactured by using the silicon process technology (CMOS technology) currently used. Therefore, it is in the spotlight as a future semiconductor device to replace the semiconductor device currently used.
  • CMOS technology silicon process technology
  • nonvolatile memory devices among the memory devices are storage devices in which stored data is preserved even when power supply is cut off. Recently, the demand for nonvolatile memory devices is rapidly increasing in home appliances and portable electronic devices, and continuous growth is expected.
  • Nonvolatile memory devices include flash memory devices.
  • the flash memory device has a structure in which a conductive floating gate is interposed between a control gate and a semiconductor substrate. This floating gate is used as a storage node for charge storage.
  • the flash memory device reads whether a conductive channel is formed in the semiconductor substrate, that is, whether a current flows, by using a threshold voltage change of the semiconductor substrate depending on whether or not charges of the floating gate are accumulated.
  • a SONOS memory device has a structure in which a charge trap type storage node is interposed between a control gate and a semiconductor substrate. Such sonos memory devices operate almost similarly to flash memory devices.
  • An object of the present invention is to provide a memory device using graphene that has a fast switching speed and excellent durability, and can implement a multi-bit by adjusting the number of programming electrodes arranged.
  • the memory device may include a graphene layer, at least one programming electrode disposed to cross the graphene layer, a ferroelectric layer disposed between the graphene layer and the programming electrode, a source electrode disposed at one end of the graphene layer, and the graphene layer. It includes a drain electrode disposed at the other end of the.
  • the at least one programming electrode may be disposed on the graphene layer, and a substrate may be further disposed below the graphene layer.
  • the at least one programming electrode may be disposed under the graphene layer, and a substrate may be further disposed under the at least one programming electrode.
  • the ferroelectric layer may include PZT [Pb (Zr, Ti) O 3 ], SBT (SrBi 2 Ti 2 O 9 ), BLT [Bi (La, Ti) O 3 ], PLZT [Pb (La, Zr) TiO 3 ], It may contain at least one selected from BST [Bi (Sr, Ti) O 3 ], P (VDF-TrFE), and PVDF.
  • the programming electrode may contain a metal or a conductive oxide.
  • the programming electrode is one, and applies a positive (+) or a negative (-) programming voltage to the programming electrode to adjust the current level flowing in the graphene layer, the on / off state is defined by the difference in the current level can do.
  • the at least one programming electrode includes a first programming electrode and a second programming electrode spaced apart from each other, and applies programming voltages of the same or different polarity to the first programming electrode and the second programming electrode so as to Bits can be implemented.
  • the first programming voltage applied to the first programming electrode and the second programming voltage applied to the second programming electrode have different polarities, so that a p-n junction may be formed in the graphene layer.
  • One aspect of the present invention to achieve the above object provides a method of manufacturing a memory device using graphene.
  • the manufacturing method includes the steps of providing a substrate, forming a graphene layer on the substrate, forming a source electrode and a drain electrode at both ends of the graphene layer, forming a ferroelectric layer on the graphene layer, and Forming at least one programming electrode on the ferroelectric layer.
  • the forming of the source electrode and the drain electrode may be a step of wet etching after applying and patterning a conductive material on the graphene layer.
  • the forming of the ferroelectric layer may include applying and patterning a ferroelectric material on the graphene layer and then etching O 2 plasma.
  • a nonvolatile memory device may be implemented using a difference in resistance of the graphene layer according to the polarity of the falling voltage applied through the programming electrode.
  • polarization of the ferroelectric layer can be induced at 100 ns or less, thereby enabling high speed operation. Since a high electric field is applied when inducing polarization of the ferroelectric layer, but no leakage current is transferred, power consumed during a write operation is very small compared to that of a conventional flash memory device.
  • two or more programming electrodes may be disposed, and a multi-bit memory device may be implemented by applying polling voltages having the same or different polarities to each electrode.
  • FIG. 1 is a cross-sectional view of a memory device using graphene according to a first embodiment of the present invention.
  • FIGS. 2A to 2C are schematic views illustrating an operation of a memory device using graphene according to a first embodiment of the present invention.
  • 3A to 3D are flowcharts illustrating a method of manufacturing a memory device using graphene according to a first embodiment of the present invention.
  • 4A to 4C are SEM images of a memory device using graphene according to a first embodiment of the present invention.
  • FIG. 5 is an I d -V bg curve of a memory device using graphene according to a first embodiment of the present invention.
  • 6A is a schematic diagram illustrating application of a pulse voltage to a memory device using graphene according to a first embodiment of the present invention.
  • 6B is a graph illustrating drain current according to switching time of a memory device using graphene according to a first embodiment of the present invention.
  • FIG. 7 is a graph showing a rate of change in conductivity according to a switching cycle of a memory device using graphene according to a first embodiment of the present invention.
  • FIG. 8 is a graph showing a rate of change in conductivity according to a falling voltage of a memory device using graphene according to a first embodiment of the present invention.
  • FIG. 9 is a graph showing drain current over time of a memory device using graphene according to a first embodiment of the present invention.
  • FIG. 10 is a cross-sectional view of a memory device using graphene according to a second embodiment of the present invention.
  • FIG. 11 is a schematic diagram illustrating a principle in which a p-n junction is formed when a programming voltage is applied to a memory device using graphene according to a second embodiment of the present invention.
  • 12A and 12B are graphs illustrating drain currents according to four states of a memory device using graphene according to a second embodiment of the present invention.
  • a layer is referred to herein as "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween.
  • the directional expression of the upper part, the upper part, and the upper part may be understood as meanings of the lower part, the lower part, the lower part, and the like according to the criteria.
  • the expression of the spatial direction should be understood as a relative direction and should not be construed as limiting the absolute direction.
  • FIG. 1 is a cross-sectional view of a memory device using graphene according to a first embodiment of the present invention.
  • the substrate 100 disposed below may serve as a back gate.
  • the substrate 100 may be a silicon substrate coated with a silicon oxide film.
  • the graphene layer 120 may be disposed on the substrate 100.
  • the graphene layer 120 may serve as a channel through which a carrier moves.
  • the graphene layer 120 may be a layer in which a Fermi energy level moves according to the application of a voltage.
  • the type of carrier moving in the graphene layer 120 may vary depending on the polarity of the applied voltage.
  • the graphene layer 120 may be a single layer or multiple layers.
  • the source electrode 140a and the drain electrode 140b may be electrically connected to the graphene layer 120.
  • the source electrode 140a and the drain electrode 140b may be disposed at both ends of the graphene layer 120.
  • the source electrode 140a and the drain electrode 140b may contain a conductive material.
  • the conductive material may be a metal.
  • the metal may be platinum (Pt), molybdenum (Mo), chromium (Cr), titanium (Ti), gold (Au), platinum (Pd) and silver (Ag), or an alloy thereof.
  • the ferroelectric layer 160 may be disposed on the graphene layer 120.
  • the ferroelectric layer 160 may contain a ferroelectric polymer or a ceramic material.
  • the ferroelectric layer 160 may include PZT [Pb (Zr, Ti) O 3 ], SBT (SrBi 2 Ti 2 O 9 ), BLT [Bi (La, Ti) O 3 ], PLZT [Pb (La, Zr ) TiO 3 ], BST [Bi (Sr, Ti) O 3 ], P (VDF-TrFE), and PVDF.
  • PZT Pb (Zr, Ti) O 3
  • SBT SrBi 2 Ti 2 O 9
  • BLT Bi (La, Ti) O 3
  • PVDF-TrFE P (VDF-TrFE), and PVDF.
  • PVDF PVDF
  • ferroelectric material included in the ferroelectric layer 160 has a microscopic spontaneous polarization even at a Curie temperature or less, spontaneous polarization may not appear macroscopically because it is separated into many domains. Therefore, it is necessary to make the polarization state by applying an electric field to the ferroelectric layer 160.
  • the programming electrode 180 may serve to poll the ferroelectric layer 160 by applying an electric field to the ferroelectric layer 160. That is, the programming voltage applied to the programming electrode 180 may be a polling voltage for polling the ferroelectric layer 160.
  • At least one programming electrode 180 may be disposed on the ferroelectric layer 160.
  • one programming electrode 180 may be disposed.
  • the programming electrode 180 may contain a conductive material.
  • the conductive material may be a metal or a conductive oxide.
  • the programming electrode 180 may include aluminum (Al), nickel (Ni), platinum (Pt), gold (Au), copper (Cu), ruthenium (Ru), cobalt (Co), or palladium (Pd). It may contain.
  • the programming electrode 180 may contain ITO, ZnO, SnO 2 , RuO 2 , IrO, or the like.
  • FIG. 1 illustrates an example in which the programming electrode 180 is located above
  • the programming electrode 180 may be located below.
  • the device includes a substrate 100, at least one programming electrode 180 disposed on the substrate 100, a ferroelectric layer 160 disposed on the programming electrode 180, and the ferroelectric layer 160. And a source electrode 140a and a drain electrode 140b disposed at both ends of the graphene layer 120 and the graphene layer 120. Detailed description of each configuration is as described above, and will be omitted.
  • FIGS. 2A to 2C are schematic views illustrating an operation of a memory device using graphene according to a first embodiment of the present invention.
  • the back gate voltage V bg was swept from ⁇ 40 V to +40 V on the substrate 100, and 1 V was applied to the drain 140 b as the drain voltage V d .
  • the dipoles in the ferroelectric layer 160 may be aligned such that positive charges are disposed in the graphene layer 120.
  • the majority carrier of the graphene layer 120 may be an electron. Therefore, the Fermi energy level of the graphene layer 120 moves upward by the electrons, and the charge neutral point may move in the negative direction.
  • polarization may occur in the ferroelectric layer 160.
  • dipoles in the ferroelectric layer 160 may be aligned such that negative charges are disposed in the graphene layer 120.
  • the majority carrier of the graphene layer 120 may be a hole. Therefore, since the Fermi energy level of the graphene layer 120 moves downward by the hole, the charge neutral point may move in the positive direction.
  • 3A to 3D are flowcharts illustrating a method of manufacturing a memory device using graphene according to a first embodiment of the present invention.
  • the graphene layer 120 may be formed on the substrate 100.
  • the substrate 100 may be a silicon substrate coated with an insulating film.
  • the graphene layer 120 may be a single layer or multiple layers. In order to form the graphene layer 120 on the substrate 100, a known method such as mechanical peeling, chemical peeling, chemical vapor deposition, epitaxy synthesis or organic synthesis may be used.
  • source electrodes 140a and drain electrodes 140b may be formed at both ends of the graphene layer 120.
  • the source electrode 140a and the drain electrode 140b may contain a conductive material.
  • the conductive material may be a metal.
  • the source electrode 140a and the drain electrode 140b may be formed by depositing an electrode material and then patterning the electrode material.
  • the deposition may be performed using thermal evaporation, sputtering, chemical vapor deposition, or the like.
  • the patterning can be accomplished through conventional lithography and etching.
  • the ferroelectric layer 160 may be formed on the graphene layer 120.
  • the ferroelectric layer 160 may contain a ferroelectric polymer or a ceramic material.
  • the ferroelectric layer 160 may be formed using screen printing, offset gravure, pad printing, inkjet printing, spin coating, or the like.
  • the ferroelectric layer 160 may be formed by spin coating a ferroelectric material and then patterning the ferroelectric material.
  • the patterning can be accomplished through conventional lithography and etching.
  • the etching may use 0 2 plasma etching.
  • the ferroelectric layer 160 may be formed on the graphene layer 120 by sintering the ferroelectric material in advance to form a printable paste. In this case, since a separate heat treatment process is not necessary, there is an advantage in that leakage current increase and polarization decrease phenomenon can be prevented.
  • the programming electrode 180 is formed on the ferroelectric layer 160.
  • the programming electrode 180 may be formed by depositing an electrode material and then patterning the electrode material.
  • the deposition may be performed using thermal evaporation, sputtering, chemical vapor deposition, or the like.
  • the patterning can be accomplished through conventional lithography and etching.
  • the graphene layer was formed on the SiO 2 / Si substrate by chemical vapor deposition (CVD). Au was deposited on the graphene layer to form a source electrode and a drain electrode. Thereafter, the graphene layer was wet-etched to reduce contact resistance between the source electrode and the drain electrode. Thereafter, PVDF-TrFE (75:25) was spin-coated on the graphene layer, patterned by photolithography, and then etched with O 2 plasma to form a ferroelectric layer. Thereafter, Pt was deposited on the ferroelectric layer to form a programming electrode.
  • CVD chemical vapor deposition
  • 4A to 4C are SEM images of a memory device using graphene according to a first embodiment of the present invention.
  • a graphene layer is positioned between the Au source electrode and the Au drain electrode, and the graphene layer may be cleanly patterned through wet etching (FIG. 4A).
  • the graphene layer has a width of 3 ⁇ m and a length of 4 ⁇ m.
  • the PVDF-TrFE layer is cleanly patterned by O 2 plasma etching.
  • a Pt electrode is positioned on the patterned PVDF-TrFE layer, and the Pt electrode may be formed to overlap with the Au source electrode and the Au drain electrode (FIG. 4B). It can be seen that the thickness of the PVDF-TrFE layer is 550 nm (FIG. 4C).
  • FIG. 5 is an I d -V bg curve of a memory device using graphene according to a first embodiment of the present invention. 0.1V was applied as the drain voltage.
  • the charge neutral point is located near the back gate voltage V bg 0V before polling.
  • 6A is a schematic diagram illustrating application of a pulse voltage to a memory device using graphene according to a first embodiment of the present invention.
  • 6B is a graph illustrating drain current according to switching time of a memory device using graphene according to a first embodiment of the present invention.
  • a pulse generator is connected to the programming electrode 180 and a polling voltage is applied as a pulse.
  • a parameter analyzer was connected to the source electrode 140a and the drain electrode 140b.
  • the polling pulse voltage (V p ) is -10V (V on ) / + 10V (V off ), -15V (V on ) / + 15V (V off ), and -20V (V on ) / + 20V (V off), respectively. ) was applied.
  • the rising / falling time of the falling pulse voltage was 100 ns, and the pulse period was 100 ns to 10 ns.
  • the drain current is measured even at times below 100 ns, indicating that switching of the device occurs even at very short times below 100 ns.
  • the current level can be adjusted by changing the magnitude of the applied polling voltage.
  • FIG. 7 is a graph showing a rate of change in conductivity according to a switching cycle of a memory device using graphene according to a first embodiment of the present invention. In each cycle, the device was switched at 0.5s and applied 1V as the drain voltage.
  • the on / off ratio of the device increases rapidly around 100 cycles and gradually saturates after 100 cycles.
  • the conductivity change rate depends on the polling voltage and can be seen to have a maximum value of 700% at a polling voltage of 40V.
  • FIG. 8 is a graph showing a rate of change in conductivity according to a falling voltage of a memory device using graphene according to a first embodiment of the present invention.
  • a polling voltage of at least 20V is required to poll the ferroelectric layer.
  • FIG. 9 is a graph showing drain current over time of a memory device using graphene according to a first embodiment of the present invention.
  • the measured drain current maintains almost the same value for 1000 seconds. Through this, it can be seen that the device has a long data retention time.
  • FIG. 10 is a cross-sectional view of a memory device using graphene according to a second embodiment of the present invention.
  • the substrate 100 may be disposed below. Detailed description of the substrate 100 is the same as FIG. 1, and will be omitted.
  • the graphene layer 120 may be disposed on the substrate 100. Detailed description of the graphene layer 120 is the same as FIG. 1, and will be omitted.
  • the source electrode 140a and the drain electrode 140b may be electrically connected to the graphene layer 120.
  • the source electrode 140a and the drain electrode 140b may be disposed at both ends of the graphene layer 120. Since the description of the source electrode 140a and the drain electrode 140b is the same as that of FIG. 1, a description thereof will be omitted.
  • the ferroelectric layer 160 may be disposed on the graphene layer 120. Since the detailed description of the ferroelectric layer 160 is the same as FIG. 1, it will be omitted.
  • the programming electrodes 180a and 180b may serve to poll the ferroelectric layer 160 by applying an electric field to the ferroelectric layer 160. That is, the programming voltage applied to the programming electrodes 180a and 180b may be a polling voltage for polling the ferroelectric layer 160. At least one programming electrode 180a or 180b may be disposed on the ferroelectric layer 160.
  • the programming electrodes 180a and 180b may include a first programming electrode 180a and a second programming electrode 180b spaced apart from the first programming electrode 180a by a predetermined distance.
  • a voltage of different polarity may be applied to the first programming electrode 180a and the second programming electrode 180b to induce a p-n junction to the graphene layer 120.
  • the programming electrodes 180a and 180b may contain a conductive material.
  • the conductive material may be a metal or a conductive oxide.
  • the programming electrodes 180a and 180b may include aluminum (Al), nickel (Ni), platinum (Pt), gold (Au), copper (Cu), ruthenium (Ru), cobalt (Co), or palladium (Pd). ) May be contained.
  • the programming electrode 180 may contain ITO, ZnO, SnO 2 , RuO 2 , IrO, or the like.
  • the first and second programming electrodes 180a and 180b may be positioned at a lower portion thereof.
  • the device is disposed on the substrate 100, the first and second programming electrodes 180a and 180b disposed on the substrate 100, and the first and second programming electrodes 180a and 180b disposed on the substrate 100.
  • a ferroelectric layer 160, a graphene layer 120 disposed on the ferroelectric layer 160, and a source electrode 140a and a drain electrode 140b disposed at both ends of the graphene layer 120 are included. Detailed description of each configuration is as described above, and will be omitted.
  • FIG. 11 is a schematic diagram illustrating a principle in which a p-n junction is formed when a programming voltage is applied to a memory device using graphene according to a second embodiment of the present invention.
  • a first programming voltage and a second programming voltage may be applied to each of the first programming electrode 180a and the second programming electrode 180b.
  • the first programming voltage and the second programming voltage may be polling voltages for forming polling on the ferroelectric layer 160.
  • programming voltages having different polarities may be applied to the first programming electrode 180a and the second programming electrode 180b.
  • the polarity of the programming voltage may be divided based on a Dirac point at which Fermi energy level is applied to the graphene layer 120.
  • the dilock point of the graphene layer 120 may be present at 0V.
  • a positive voltage may be applied to the first programming electrode 180a and a negative voltage may be applied to the second programming electrode 180b based on the dilock point.
  • a negative voltage may be applied to the first programming electrode 180a
  • a positive voltage may be applied to the second programming electrode 180b.
  • a voltage having the same polarity may be applied to the first programming electrode 180a and the second programming electrode 180b.
  • domains of the ferroelectric layer 160 in a region in contact with each electrode are opposite to each other. Can be arranged in a direction.
  • first polarization region 160a and the second polarization region 160b having opposite polling directions may be formed in one ferroelectric layer 160. In this case, electric fields in opposite directions may occur.
  • the electric field may be maintained even after the first programming voltage and the second programming voltage are removed because the ferroelectric layer 160 has a permanent polarization characteristic.
  • the electric field may affect the graphene layer 120 adjacent to the ferroelectric layer 160. That is, the graphene layer 120 may be electrostatic doped according to the applied electric field.
  • the ferroelectric layer 160 when used, permanent polarization can be maintained by only one polling, the electric field can be continuously applied to the graphene layer 120 without applying an additional programming voltage.
  • the first conductivity type region 120a and the second conductivity type region 120b may be separated in the graphene layer 120 through the electric field. This is because a plurality of carrier types of the graphene layer 120 change according to the electric field applied to the graphene layer 120.
  • the Fermi energy level is lowered and the first conductivity type region (eg, in the graphene layer 120) 120a) may indicate a p-type semiconductor characteristic in which holes are used as multiple carriers.
  • the voltage applied to the second programming electrode 180b is a positive voltage (+ V p )
  • the Fermi energy level rises and the second conductivity type region 120b in the graphene layer 120 is raised.
  • Silver may exhibit an n-type semiconductor property in which electrons are used as majority carriers. Therefore, pn junction may be induced in the graphene layer 120.
  • p-n junction may be induced by dividing a region having a p-type and an n-type conductivity in the graphene layer 120.
  • 12A and 12B are graphs illustrating drain currents according to four states of a memory device using graphene according to a second embodiment of the present invention.
  • the device of FIG. 11 may have four states according to polarities of voltages applied to the first programming electrode 180a and the second programming electrode 180b, respectively.
  • the conductive region 120a may be a p-type semiconductor layer in which holes are multi-carriers
  • the second conductive region 120b may be an n-type semiconductor layer in which electrons are multi-carriers. Therefore, a p-n junction is formed in the graphene layer 120 (PN).
  • the conductive region 120a may be an n-type semiconductor layer in which electrons are majority carriers
  • the second conductive region 120b may be a p-type semiconductor layer in which holes are majority carriers. Therefore, a p-n junction is formed in the graphene layer 120 (NP).
  • the first conductivity type region 120a and the second conductivity in the graphene layer 120 are applied.
  • the type region 120b may be a p-type semiconductor layer in which holes are many carriers.
  • the graphene layer 120 exhibits p-type semiconductor characteristics (PP).
  • the first conductivity type region 120a and the second conductivity in the graphene layer 120 are applied.
  • the type region 120b may be an n-type semiconductor layer in which electrons are majority carriers.
  • the graphene layer 120 exhibits n-type semiconductor characteristics (NN).
  • a positive voltage is applied to the drain electrode 120b electrically connected to the first conductivity type region 120a and negatively applied to the source electrode 120a electrically connected to the second conductivity type region 120b.
  • the drain current in the four states is measured by applying a voltage of-).
  • a current smaller than PN and larger than NP may flow.
  • the current level is shown in the order of PN> NN> PP> NP.
  • the device may display four different current levels according to polarities of voltages applied to the first programming electrode 180a and the second programming electrode 180b, respectively. Therefore, it can be used to define "11", “10”, “01” and "00", so that two bits can be implemented.

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Abstract

그래핀을 이용한 메모리 소자 및 이의 제조방법을 제공한다. 그래핀을 이용한 메모리 소자는 그래핀층과 교차하도록 배치되는 적어도 하나의 프로그래밍 전극과, 그래핀층과 프로그래밍 전극의 사이에 배치되는 강유전체층을 포함함으로써 프로그래밍 전극을 통해 인가되는 폴링 전압의 극성에 따른 그래핀층의 저항 차이를 이용하여 비휘발성을 나타낼 수 있다. 또한, 프로그래밍 전극을 2개 이상 배치하고, 각각에 서로 동일하거나, 서로 다른 극성의 폴링 전압을 인가하여 멀티 비트를 구현할 수 있다. 또한, 그래핀을 이용한 메모리 소자의 제조방법은 단 1회의 폴링으로 영구 분극을 유지할 수 있는 강유전체층을 형성하여, 강유전체층과 접하는 그래핀층에 지속적으로 전기장을 가할 수 있다.

Description

그래핀을 이용한 메모리 소자 및 이의 제조방법
본 발명은 그래핀을 이용한 메모리 소자 및 이의 제조방법에 관한 것으로, 보다 상세하게는 그래핀을 이용한 비휘발성 메모리 소자 및 이의 제조방법에 관한 것이다.
그래핀(graphene)은 탄소 원자가 벌집 형태의 육방정 격자로 배열된 2차원 박막이다. 그래핀은 구조적 화학적으로 매우 안정하며, 100,000cm2/Vs를 상회하는 매우 높은 전자 이동도를 가진다.
또한, 그래핀은 2차원 형상이므로, 현재 사용되는 실리콘 공정 기술(CMOS technology)을 활용하여 용이하게 제조 가능하다는 이점이 있다. 따라서, 현재 사용되는 반도체 소자를 대체할 미래 반도체 소자로 각광받고 있다.
한편, 메모리 소자 중 비휘발성 메모리 소자는 전원 공급이 차단되더라도 저장된 데이터가 보존되는 저장 장치이다. 최근 비휘발성 메모리 소자는 가전 및 휴대용 전자 기기에서 그 수요가 급증하고 있어, 지속적인 성장이 예상된다.
대표적인 비휘발성 메모리 소자로서, 플래시 메모리 소자를 들 수 있다. 플래시 메모리 소자는 제어 게이트와 반도체 기판 사이에 도전성 플로팅 게이트(floating gate)가 개재된 구조를 가진다. 이러한 플로팅 게이트는 전하 저장을 위한 스토리지 노드(storage node)로 이용된다.
플래시 메모리 소자는 플로팅 게이트의 전하의 축적 여부에 따른 반도체 기판의 문턱 전압 변화를 이용하여, 반도체 기판에 도전성 채널 형성 여부, 즉, 전류의 흐름 여부를 판독한다.
이외에도, 비휘발성 메모리 소자의 다른 예로, 소노스(SONOS) 메모리 소자는 제어 게이트와 반도체 기판 사이에 전하 트랩형 스토리지 노드가 개재된 구조를 가진다. 이러한 소노스 메모리 소자는 플래시 메모리 소자와 거의 유사한 동작을 한다.
그러나, 비휘발성 메모리 소자의 제조시, 미세 공정 기술의 한계로 인하여, 메모리 집적도 및 메모리 속도의 증가는 한계에 직면하고 있다. 이에 따라, 메모리 속도 및 메모리 용량을 증가시키는 방법들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 빠른 스위칭 속도 및 우수한 내구성을 가지며, 배치되는 프로그래밍 전극의 수를 조절하여 멀티 비트를 구현할 수 있는 그래핀을 이용한 메모리 소자를 제공함에 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 그래핀을 이용한 메모리 소자를 제공한다. 상기 메모리 소자는 그래핀층, 상기 그래핀층과 교차하도록 배치되는 적어도 하나의 프로그래밍 전극, 상기 그래핀층과 상기 프로그래밍 전극의 사이에 배치되는 강유전체층, 상기 그래핀층의 일단에 배치되는 소스 전극 및 상기 그래핀층의 타단에 배치되는 드레인 전극을 포함한다.
상기 적어도 하나의 프로그래밍 전극은 상기 그래핀층의 상부에 배치되고, 상기 그래핀층의 하부에는 기판이 더 배치될 수 있다.
상기 적어도 하나의 프로그래밍 전극은 상기 그래핀층의 하부에 배치되고, 상기 적어도 하나의 프로그래밍 전극의 하부에는 기판이 더 배치될 수 있다.
상기 강유전체층은 PZT[Pb(Zr, Ti)O3], SBT(SrBi2Ti2O9), BLT[Bi(La, Ti)O3], PLZT[Pb(La, Zr)TiO3], BST[Bi(Sr, Ti)O3], P(VDF-TrFE) 및 PVDF 중에서 선택되는 적어도 어느 하나를 함유할 수 있다.
상기 프로그래밍 전극은 금속 또는 도전성 산화물을 함유할 수 있다.
상기 프로그래밍 전극은 1개이며, 상기 프로그래밍 전극에 양(+) 또는 음(-)의 프로그래밍 전압을 인가하여 상기 그래핀층에 흐르는 전류 레벨을 조절하며, 상기 전류 레벨의 차이로 온/오프 상태를 정의할 수 있다.
상기 적어도 하나의 프로그래밍 전극은 서로 이격 배치되는 제1 프로그래밍 전극과 제2 프로그래밍 전극을 포함하고, 상기 제1 프로그래밍 전극과 상기 제2 프로그래밍 전극에 서로 동일하거나, 서로 다른 극성의 프로그래밍 전압을 인가하여 2비트를 구현할 수 있다.
상기 제1 프로그래밍 전극에 인가되는 제1 프로그래밍 전압과, 상기 제2 프로그래밍 전극에 인가되는 제2 프로그래밍 전압은 서로 다른 극성을 가져, 상기 그래핀층 내에 p-n 접합이 형성될 수 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 그래핀을 이용한 메모리 소자의 제조방법을 제공한다. 상기 제조방법은 기판을 제공하는 단계, 상기 기판 상에 그래핀층을 형성하는 단계, 상기 그래핀층의 양단에 소스 전극과 드레인 전극을 형성하는 단계, 상기 그래핀층 상에 강유전체층을 형성하는 단계 및 상기 강유전체층 상에 적어도 하나의 프로그래밍 전극을 형성하는 단계를 포함한다.
상기 소스 전극과 드레인 전극을 형성하는 단계는, 상기 그래핀층 상에 도전성 물질을 도포하고 패터닝한 후, 습식 식각하는 단계일 수 있다.
상기 강유전체층을 형성하는 단계는, 상기 그래핀층 상에 강유전체 물질을 도포하고 패터닝한 후, O2 플라즈마 식각하는 단계일 수 있다.
본 발명에 따르면, 프로그래밍 전극을 통해 인가되는 폴링 전압의 극성에 따른 그래핀층의 저항 차이를 이용하여 비휘발성 메모리 소자를 구현할 수 있다. 또한, 폴링 전압 크기의 조절로 그래핀층에 흐르는 전류 레벨을 변화시킬 수 있다.
단 1회의 폴링으로 영구 분극을 유지할 수 있는 강유전체층을 구비하여, 추가적인 폴링 전압의 인가 없이도 그래핀층에 지속적으로 전기장을 가할 수 있다.
또한, 강유전체층의 분극은 100ns 이하에서 유도될 수 있어, 고속 동작이 가능하다. 강유전체층의 분극 유도시 높은 전기장이 가해지나, 누설전류의 이동이 없으므로, 쓰기 동작시 소모되는 전력은 기존 플래시 메모리 소자의 경우에 비해 매우 적다.
한편, 읽기 동작시에도 저전압을 인가한 후, 그래핀층의 저항 차이를 검출하면 되므로, 저전압에서 읽기 동작이 가능하다. 따라서, 기존 플래시 메모리 소자 대비 전력 소모를 줄일 수 있다.
더욱이, 프로그래밍 전극을 2개 이상 배치하고, 각 전극에 동일하거나, 서로 다른 극성의 폴링 전압을 인가하여 멀티 비트 메모리 소자를 구현할 수 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 의한 그래핀을 이용한 메모리 소자의 단면도이다.
도 2a 내지 도 2c는 본 발명의 제1 실시예에 의한 그래핀을 이용한 메모리 소자의 동작을 나타내는 개략도들이다.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 의한 그래핀을 이용한 메모리 소자의 제조방법을 나타내는 공정도들이다.
도 4a 내지 도 4c는 본 발명의 제1 실시예에 의한 그래핀을 이용한 메모리 소자의 SEM 이미지들이다.
도 5는 본 발명의 제1 실시예에 의한 그래핀을 이용한 메모리 소자의 Id-Vbg 커브이다.
도 6a는 본 발명의 제1 실시예에 의한 그래핀을 이용한 메모리 소자에 펄스 전압 인가를 나타내는 개략도이다.
도 6b는 본 발명의 제1 실시예에 의한 그래핀을 이용한 메모리 소자의 스위칭 시간에 따른 드레인 전류를 나타내는 그래프이다.
도 7은 본 발명의 제1 실시예에 의한 그래핀을 이용한 메모리 소자의 스위칭 사이클에 따른 전기전도도 변화율을 나타내는 그래프들이다.
도 8은 본 발명의 제1 실시예에 의한 그래핀을 이용한 메모리 소자의 폴링 전압에 따른 전기전도도 변화율을 나타내는 그래프들이다.
도 9는 본 발명의 제1 실시예에 의한 그래핀을 이용한 메모리 소자의 시간에 따른 드레인 전류를 나타내는 그래프이다.
도 10은 본 발명의 제2 실시예에 의한 그래핀을 이용한 메모리 소자의 단면도이다.
도 11은 본 발명의 제2 실시예에 따른 그래핀을 이용한 메모리 소자에 프로그래밍 전압 인가시 p-n 접합이 형성되는 원리를 나타내는 개략도이다.
도 12a 및 도 12b는 본 발명의 제2 실시예에 의한 그래핀을 이용한 메모리 소자의 4가지 상태에 따른 드레인 전류를 나타내는 그래프들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 명세서에서 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 본 명세서에서 위쪽, 상(부), 상면 등의 방향적인 표현은 그 기준에 따라 아래쪽, 하(부), 하면 등의 의미로 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며 절대적인 방향을 의미하는 것으로 한정 해석되어서는 안 된다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 또는 생략된 것일 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 제1 실시예에 의한 그래핀을 이용한 메모리 소자의 단면도이다.
도 1을 참조하면, 하부에 배치되는 기판(100)은 백 게이트(back gate)의 역할을 수행할 수 있다. 일 예로, 상기 기판(100)은 실리콘 산화물막이 도포된 실리콘 기판일 수 있다.
그래핀층(120)은 상기 기판(100)의 상부에 배치될 수 있다. 상기 그래핀층(120)은 캐리어(carrier)가 이동하는 채널로서의 역할을 수행할 수 있다. 상기 그래핀층(120)은 전압의 인가에 따라 페르미 에너지 준위(fermi energy level)가 이동하는 층일 수 있다. 상기 그래핀층(120) 내에서 이동하는 캐리어의 종류는, 인가되는 전압의 극성에 따라 달라질 수 있다. 상기 그래핀층(120)은 단일층 또는 다중층일 수 있다.
소스 전극(140a) 및 드레인 전극(140b)은 상기 그래핀층(120)과 전기적으로 접속할 수 있다. 상기 소스 전극(140a) 및 드레인 전극(140b)은 상기 그래핀층(120)의 양단에 배치될 수 있다. 상기 소스 전극(140a) 및 드레인 전극(140b)은 도전성 물질을 함유할 수 있다.
일 예로, 상기 도전성 물질은 금속일 수 있다. 예컨대, 상기 금속은 백금(Pt), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 금(Au), 백금(Pd) 및 은(Ag), 또는 이들의 합금 등일 수 있다.
강유전체층(160)은 상기 그래핀층(120) 상에 배치될 수 있다. 상기 강유전체층(160)은 강유전체 고분자 또는 세라믹 물질을 함유할 수 있다.
예컨대, 상기 강유전체층(160)은 PZT[Pb(Zr, Ti)O3], SBT(SrBi2Ti2O9), BLT[Bi(La, Ti)O3], PLZT[Pb(La, Zr)TiO3], BST[Bi(Sr, Ti)O3], P(VDF-TrFE) 및 PVDF 중에서 선택되는 어느 하나를 함유할 수 있다. 그러나, 이에 한정되는 것은 아니다.
상기 강유전체층(160)에 포함된 강유전체 물질은 큐리 온도 이하에서도 미시적으로는 자발 분극을 가지나, 많은 도메인(domain)들로 분리되어 있기 때문에 거시적으로는 자발 분극이 나타나지 않을 수 있다. 따라서, 상기 강유전체층(160)에 전계를 인가하여 분극 상태를 만드는 것이 필요하다.
프로그래밍 전극(180)은 상기 강유전체층(160)에 전계를 인가하여 상기 강유전체층(160)을 폴링(poling)하는 역할을 수행할 수 있다. 즉, 상기 프로그래밍 전극(180)에 인가되는 프로그래밍 전압은 상기 강유전체층(160)을 폴링하는 폴링 전압일 수 있다.
상기 프로그래밍 전극(180)은 상기 강유전체층(160) 상에 적어도 하나 배치될 수 있다. 일 예로, 상기 프로그래밍 전극(180)은 하나 배치될 수 있다.
상기 프로그래밍 전극(180)은 도전성 물질을 함유할 수 있다. 상기 도전성 물질은 금속 또는 도전성 산화물일 수 있다. 일 예로, 상기 프로그래밍 전극(180)은 알루미늄(Al), 니켈(Ni), 백금(Pt), 금(Au), 구리(Cu), 루테늄(Ru), 코발트(Co) 또는 팔라듐(Pd) 등을 함유할 수 있다. 또한, 상기 프로그래밍 전극(180)은 ITO, ZnO, SnO2, RuO2 또는 IrO 등을 함유할 수 있다.
도 1에서는 프로그래밍 전극(180)이 상부에 위치하는 예에 대해 도시하였으나, 상기 프로그래밍 전극(180)은 하부에 위치할 수도 있다. 이 경우, 상기 소자는 기판(100), 상기 기판(100) 상에 배치되는 적어도 하나의 프로그래밍 전극(180), 상기 프로그래밍 전극(180) 상에 배치되는 강유전체층(160), 상기 강유전체층(160) 상에 배치되는 그래핀층(120) 및 상기 그래핀층(120)의 양단에 배치되는 소스 전극(140a) 및 드레인 전극(140b)를 포함한다. 각 구성에 대한 자세한 설명은 상술한 바와 같으므로, 생략하기로 한다.
도 2a 내지 도 2c는 본 발명의 제1 실시예에 의한 그래핀을 이용한 메모리 소자의 동작을 나타내는 개략도들이다. 기판(100)에 백 게이트 전압(Vbg)을 -40V ∼ +40V로 스윕(sweep)하고, 드레인(140b)에 드레인 전압(Vd)으로 1V를 인가하였다.
도 2a를 참조하면, 프로그래밍 전극(180)에 전압을 인가하지 않으면, 강유전체층(160)은 분극되지 않으므로, 전하 중성점(charge neutrality point; CNP)은 Vbg = 0에 위치한다.
도 2b를 참조하면, 프로그래밍 전극(180)에 양(+)의 전압을 인가하면, 상기 강유전체층(160)에 분극이 발생될 수 있다. 이 때, 상기 강유전체층(160) 내의 쌍극자(dipole)들은 그래핀층(120) 방향으로 양(+)전하가 배치되도록 정렬될 수 있다. 이 경우, 쌍극자들은 상기 그래핀층(120) 내에 음(-)전하를 유도하므로, 상기 그래핀층(120)의 다수 캐리어는 전자(electron)가 될 수 있다. 따라서, 상기 전자에 의해 상기 그래핀층(120)의 페르미 에너지 준위는 상향 이동하여, 전하 중성점은 음(-)의 방향으로 이동할 수 있다.
도 2c를 참조하면, 프로그래밍 전극(180)에 음(-)의 전압을 인가하면, 상기 강유전체층(160)에 분극이 발생될 수 있다. 이 때, 상기 강유전체층(160) 내의 쌍극자(dipole)들은 그래핀층(120) 방향으로 음(-)전하가 배치되도록 정렬될 수 있다. 이 경우, 이 경우, 쌍극자들은 상기 그래핀층(120) 내에 음(+)전하를 유도하므로, 상기 그래핀층(120)의 다수 캐리어는 홀(hole)이 될 수 있다. 따라서, 상기 홀에 의해 상기 그래핀층(120)의 페르미 에너지 준위가 하향 이동하므로, 전하 중성점은 양(+)의 방향으로 이동할 수 있다.
상술한 바와 같이, 동일한 백 게이트 전압을 인가하더라도, 프로그래밍 전극(180)을 통해 인가되는 폴링 전압의 극성에 따라 서로 다른 크기의 전류가 흐를 수 있다. 즉, 프로그래밍 전극(180)을 통해 인가되는 폴링 전압의 극성에 따라 상기 그래핀층(120)의 저항이 다를 수 있다. 따라서, 상기 저항의 차이를 이용하여 메모리의 "O"과 "1" 상태를 정의할 수 있다.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 의한 그래핀을 이용한 메모리 소자의 제조방법을 나타내는 공정도들이다.
도 3a를 참조하면, 기판(100) 상에 그래핀층(120)을 형성할 수 있다.
상기 기판(100)은 절연막이 도포된 실리콘 기판일 수 있다. 상기 그래핀층(120)은 단일층 또는 다중층일 수 있다. 상기 그래핀층(120)을 상기 기판(100) 상에 형성하기 위해 기계적 박리법, 화학적 박리법, 화학적 기상 증착법, 에피택시 합성법 또는 유기합성법 등 공지된 방법을 이용할 수 있다.
도 3b를 참조하면, 그래핀층(120)의 양단에 소스 전극(140a)과 드레인 전극(140b)을 형성할 수 있다. 상기 소스 전극(140a)과 드레인 전극(140b)은 도전성 물질을 함유할 수 있다. 상기 도전성 물질은 금속일 수 있다.
일 예로, 상기 소스 전극(140a)과 드레인 전극(140b)은 전극 물질을 증착한 후, 패터닝하여 형성할 수 있다. 상기 증착은 열증착(thermal evaporation), 스퍼터링(sputtering), 화학 기상 증착(Chemical Vapor Deposition) 등을 이용하여 수행될 수 있다. 상기 패터닝은 통상의 리소그래피와 식각을 통해 달성될 수 있다.
도 3c를 참조하면, 그래핀층(120) 상에 강유전체층(160)을 형성할 수 있다. 상기 강유전체층(160)은 강유전체 고분자 또는 세라믹 물질을 함유할 수 있다.
상기 강유전체층(160)은 스크린 프린팅(screen printing), 오프셋 그라비아(offset gravure), 패드 프린팅(pad printing), 잉크젯 프린팅(inkjet printing), 스핀 코팅(spin coating) 등을 이용하여 형성할 수 있다.
일 예로, 상기 강유전체층(160)은 강유전체 물질을 스핀 코팅한 후, 패터닝하여 형성할 수 있다. 상기 패터닝은 통상의 리소그래피와 식각을 통해 달성될 수 있다. 이 때, 상기 식각은 02 플라즈마 식각을 이용할 수 있다.
또한, 상기 강유전체층(160)은 강유전체 물질을 소결하여 인쇄 가능한 페이스트(paste) 형태로 미리 만들어, 상기 그래핀층(120) 상에 형성시킬 수 있다. 이 경우, 별도의 열처리 공정이 불필요하므로, 누설 전류 증가 및 분극 감소 현상을 방지할 수 있는 이점이 있다.
도 3d를 참조하면, 강유전체층(160) 상에 프로그래밍 전극(180)을 형성한다. 상기 프로그래밍 전극(180)은 전극 물질을 증착한 후, 패터닝하여 형성할 수 있다. 상기 증착은 열증착(thermal evaporation), 스퍼터링(sputtering), 화학 기상 증착(Chemical Vapor Deposition) 등을 이용하여 수행될 수 있다. 상기 패터닝은 통상의 리소그래피와 식각을 통해 달성될 수 있다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.
실험예
SiO2/Si 기판 상에 화학 기상 증착법(CVD법)을 이용하여 그래핀층을 형성하였다. 상기 그래핀층 상에 Au를 증착하여 소스 전극 및 드레인 전극을 형성하였다. 이후, 상기 소스 전극 및 드레인 전극과의 컨택 저항을 감소시키기 위해 상기 그래핀층을 습식 식각하였다. 이후, 상기 그래핀층 상에 PVDF-TrFE(75:25)를 스핀 코팅하고, 포토 리소그래피로 패터닝한 후, O2 플라즈마 식각하여 강유전체층을 형성하였다. 이후, 상기 강유전체층 상에 Pt를 증착하여 프로그래밍 전극을 형성하였다.
도 4a 내지 도 4c는 본 발명의 제1 실시예에 의한 그래핀을 이용한 메모리 소자의 SEM 이미지들이다.
도 4a 및 도 4b를 참조하면, Au 소스 전극과 Au 드레인 전극 사이에 그래핀층이 위치하며, 상기 그래핀층은 습식 식각을 통해 깨끗하게 패터닝되었음을 확인할 수 있다(도 4a). 이 때, 상기 그래핀층은 3μm의 폭(width)과, 4μm의 길이(length)를 가진다.
또한, PVDF-TrFE층은 O2 플라즈마 식각에 의해 깨끗하게 패터닝되었음을 확인할 수 있다. 상기 패터닝된 PVDF-TrFE층 상에 Pt 전극이 위치하며, 상기 Pt 전극은 Au 소스 전극 및 Au 드레인 전극과 오버랩되도록 형성되었음을 확인할 수 있다(도 4b). 상기 PVDF-TrFE층의 두께는 550nm인 것을 확인할 수 있다(도 4c).
도 5는 본 발명의 제1 실시예에 의한 그래핀을 이용한 메모리 소자의 Id-Vbg 커브이다. 드레인 전압으로 0.1V를 인가하였다.
도 5를 참조하면, 폴링 전에는 전하 중성점이 백 게이트 전압(Vbg) 0V 근처에 위치한다. 반면, +30V의 폴링 전압(Vp= +30V)을 인가하는 경우, 전하 중성점은 음(-)의 방향으로 13V 만큼(△V=13V) 이동됨을 확인할 수 있다. 이와는 반대로, -30V의 폴링 전압(Vp= -30V)을 인가하는 경우, 전하 중성점은 양(+)의 방향으로 7V 만큼(△V=7V) 이동됨을 확인할 수 있다.
이 때, 백 게이트 전압(Vbg)이 -10V에서, +30V의 폴링 전압(Vp= +30V)을 인가하는 경우와 -30V의 폴링 전압(Vp= -30V)을 인가하는 경우에 최대의 온/오프 저항비(Ron/Roff = 778%)를 가짐을 확인할 수 있다.
도 6a는 본 발명의 제1 실시예에 의한 그래핀을 이용한 메모리 소자에 펄스 전압 인가를 나타내는 개략도이다.
도 6b는 본 발명의 제1 실시예에 의한 그래핀을 이용한 메모리 소자의 스위칭 시간에 따른 드레인 전류를 나타내는 그래프이다.
도 6a 및 도 6b를 참조하면, 소자의 스위칭 속도를 측정하기 위해 프로그래밍 전극(180)에 펄스 발생기를 연결하여 폴링 전압을 펄스로 인가하였다. 이 때의 전류를 측정하기 위해 소스 전극(140a) 및 드레인 전극(140b)에는 파라미터 분석기를 연결하였다. 상기 폴링 펄스 전압(Vp)은 각각 -10V(Von)/+10V(Voff), -15V(Von)/+15V(Voff) 및 -20V(Von)/+20V(Voff)을 인가하였다. 폴링 펄스 전압의 라이징/폴링 타임(rising/falling time)은 100ns이었으며, 펄스 주기는 100ns ∼ 10ns이었다.
100ns 이하의 시간에서도 드레인 전류가 측정되는 것으로 보아, 소자의 스위칭은 100ns 이하의 매우 짧은 시간에서도 일어나는 것을 확인할 수 있다.
폴링 펄스 전압이 -10V(Von)/+10V(Voff)인 경우에는, 모든 펄스 주기에서 전류의 차이가 없는 것을 확인할 수 있다. 반면, 폴링 펄스 전압이 -15V(Von)/+15V(Voff)인 경우, 모든 펄스 주기에서 전류의 차이가 확연하고, 100ns에서조차 매우 우수한 쓰기 동작을 수행할 수 있음을 확인할 수 있다.
또한, 폴링 펄스 전압이 -15V(Von)/+15V(Voff)인 경우와, 폴링 펄스 전압이 -20V(Von)/+20V(Voff)에서 흐르는 드레인 전류값에 차이가 있음을 확인할 수 있다. 따라서, 인가되는 폴링 전압의 크기를 변화시켜, 전류 레벨을 조절할 수 있다.
도 7은 본 발명의 제1 실시예에 의한 그래핀을 이용한 메모리 소자의 스위칭 사이클에 따른 전기전도도 변화율을 나타내는 그래프들이다. 각각의 사이클에서 소자는 0.5s에서 스위칭되었으며, 드레인 전압으로 1V를 인가하였다.
도 7을 참조하면, 100회의 사이클 근처에서 소자의 온/오프 비는 급격하게 증가하고, 100회의 사이클 이후 점차로 포화(saturation)됨을 확인할 수 있다.
전기전도도 변화율은 폴링 전압에 따라 다르며, 40V의 폴링 전압에서 700%으로 최대값을 가짐을 확인할 수 있다.
또한, 소자의 사이클을 1000회까지 반복 수행하더라도 전기전도도의 변화율이 유지되는 것을 확인할 수 있다. 이는 그래핀층의 전기전도도 변화율에 영향을 미치는 강유전체층이 단 1회의 폴링을 통해서도 영구적인 분극을 유지할 수 있기 때문인 것으로 풀이된다. 이를 통해 소자는 우수한 내구성을 가짐을 확인할 수 있다.
도 8은 본 발명의 제1 실시예에 의한 그래핀을 이용한 메모리 소자의 폴링 전압에 따른 전기전도도 변화율을 나타내는 그래프들이다.
도 8을 참조하면, 폴링 전압 20V ∼ 35V 범위에서 전기전도도 변화율이 급격하게 증가함을 확인할 수 있다. 따라서, 강유전체층을 폴링하기 위해서는 최소 20V의 폴링 전압이 요구됨을 알 수 있다.
도 9는 본 발명의 제1 실시예에 의한 그래핀을 이용한 메모리 소자의 시간에 따른 드레인 전류를 나타내는 그래프이다.
도 9를 참조하면, 온 전압(Von)이 -10V이고, 오프 전압(Voff)이 +10V인 경우보다, 온 전압이 -50V이고, 오프 전압(Voff)이 +50V인 경우 전류의 온/오프 비가 큼을 확인할 수 있다. 즉, 폴링 전압의 크기가 증가할수록 전류의 온/오프 비가 커짐을 확인할 수 있다.
또한, 서로 다른 극성과 서로 다른 크기의 다양한 폴링 전압을 인가한 후, 측정한 드레인 전류가 1000초간 거의 동일한 값을 유지함을 확인할 수 있다. 이를 통해, 소자는 긴 데이터 보유 시간(retention time)을 가짐을 알 수 있다.
도 10은 본 발명의 제2 실시예에 의한 그래핀을 이용한 메모리 소자의 단면도이다.
도 10을 참조하면, 하부에 기판(100)이 배치될 수 있다. 상기 기판(100)에 대한 자세한 설명은 도 1과 같으므로, 생략하기로 한다.
그래핀층(120)은 상기 기판(100)의 상부에 배치될 수 있다. 상기 그래핀층(120)에 대한 자세한 설명은 도 1과 같으므로, 생략하기로 한다.
소스 전극(140a) 및 드레인 전극(140b)은 상기 그래핀층(120)과 전기적으로 접속할 수 있다. 상기 소스 전극(140a) 및 드레인 전극(140b)은 상기 그래핀층(120)의 양단에 배치될 수 있다. 상기 소스 전극(140a) 및 드레인 전극(140b)에 대한 설명은 도 1과 같으므로, 생략하기로 한다.
강유전체층(160)은 상기 그래핀층(120) 상에 배치될 수 있다. 상기 강유전체층(160)에 대한 자세한 설명은 도 1과 같으므로, 생략하기로 한다.
프로그래밍 전극(180a, 180b)은 상기 강유전체층(160)에 전계를 인가하여 상기 강유전체층(160)을 폴링(poling)하는 역할을 수행할 수 있다. 즉, 상기 프로그래밍 전극(180a, 180b)에 인가되는 프로그래밍 전압은 상기 강유전체층(160)을 폴링하는 폴링 전압일 수 있다. 상기 프로그래밍 전극(180a, 180b)은 상기 강유전체층(160) 상에 적어도 하나 배치될 수 있다.
일 예로, 상기 프로그래밍 전극(180a, 180b)은 제1 프로그래밍 전극(180a)과, 상기 제1 프로그래밍 전극(180a)으로부터 일정 거리 이격 배치되는 제2 프로그래밍 전극(180b)으로 이루어질 수 있다. 이 경우, 상기 제1 프로그래밍 전극(180a)과 제2 프로그래밍 전극(180b)에 서로 다른 극성의 전압을 인가하여 그래핀층(120)에 p-n 접합을 유도할 수 있다.
상기 프로그래밍 전극(180a, 180b)은 도전성 물질을 함유할 수 있다. 상기 도전성 물질은 금속 또는 도전성 산화물일 수 있다. 일 예로, 상기 프로그래밍 전극(180a, 180b)은 알루미늄(Al), 니켈(Ni), 백금(Pt), 금(Au), 구리(Cu), 루테늄(Ru), 코발트(Co) 또는 팔라듐(Pd) 등을 함유할 수 있다. 또한, 상기 프로그래밍 전극(180)은 ITO, ZnO, SnO2, RuO2 또는 IrO 등을 함유할 수 있다.
도 10에서는 제1 및 제2 프로그래밍 전극(180a, 180b)이 상부에 위치하는 예에 대해 도시하였으나, 상기 제1 및 제2 프로그래밍 전극(180a, 180b)은 하부에 위치할 수도 있다. 이 경우, 상기 소자는 기판(100), 상기 기판(100) 상에 배치되는 제1 및 제2 프로그래밍 전극(180a, 180b), 상기 제1 및 제2 프로그래밍 전극(180a, 180b) 상에 배치되는 강유전체층(160), 상기 강유전체층(160) 상에 배치되는 그래핀층(120) 및 상기 그래핀층(120)의 양단에 배치되는 소스 전극(140a) 및 드레인 전극(140b)를 포함한다. 각 구성에 대한 자세한 설명은 상술한 바와 같으므로, 생략하기로 한다.
도 11은 본 발명의 제2 실시예에 따른 그래핀을 이용한 메모리 소자에 프로그래밍 전압 인가시 p-n 접합이 형성되는 원리를 나타내는 개략도이다.
도 11을 참조하면, 제1 프로그래밍 전극(180a)과 제2 프로그래밍 전극(180b) 각각에 제1 프로그래밍 전압과 제2 프로그래밍 전압을 인가할 수 있다. 상기 제1 프로그래밍 전압과 제2 프로그래밍 전압은 강유전체층(160)에 폴링을 형성하기 위한 폴링 전압일 수 있다.
일 예로, 제1 프로그래밍 전극(180a)과 제2 프로그래밍 전극(180b)에 서로 다른 극성의 프로그래밍 전압을 인가할 수 있다. 상기 프로그래밍 전압의 극성은 그래핀층(120)에 페르미 에너지 준위(Fermi energy level)가 걸리는 디락점(Dirac point)을 기준으로 나뉠 수 있다. 일 예로, 상기 그래핀층(120)의 디락점은 0V에 존재할 수 있다.
상기 디락점을 기준으로 제1 프로그래밍 전극(180a)에는 양(+)의 전압을, 제2 프로그래밍 전극(180b)에는 음(-)의 전압을 인가할 수 있다. 이와는 반대로, 제1 프로그래밍 전극(180a)에 음(-)의 전압을 인가하는 경우, 제2 프로그래밍 전극(180b)에는 양(+)의 전압을 인가할 수 있다. 또한, 상기 제1 프로그래밍 전극(180a)과 제2 프로그래밍 전극(180b)에 같은 극성의 전압을 인가할 수도 있다.
일 예로, 상기 제1 프로그래밍 전극(180a)과 상기 제2 프로그래밍 전극(180b)에 서로 다른 극성의 전압을 인가하는 경우, 각 전극에 접하는 영역의 강유전체층(160)의 도메인(domain)이 서로 반대 방향으로 배열될 수 있다.
즉, 하나의 강유전체층(160) 내에서 서로 반대의 폴링 방향을 가지는 제 1 분극 영역(160a) 및 제 2 분극 영역(160b)이 형성될 수 있다. 이 경우, 서로 반대 방향의 전기장(electric field)이 발생할 수 있다.
상기 전기장은 강유전체층(160)이 영구 분극 특성을 가지기 때문에, 제1 프로그래밍 전압과 제2 프로그래밍 전압이 제거된 후에도 유지될 수 있다.
상기 전기장은 강유전체층(160)에 인접한 그래핀층(120)에 영향을 미칠 수 있다. 즉, 상기 그래핀층(120)은 가해지는 전기장에 따라 정전기적 도핑(electrostatic doping)될 수 있다.
따라서, 상기 강유전체층(160)을 사용하면, 단 1회의 폴링으로 영구 분극을 유지할 수 있으므로, 추가적인 프로그래밍 전압 인가 없이도 그래핀층(120)에 지속적으로 전기장을 가할 수 있다.
상기 전기장을 통해 하나의 그래핀층(120) 내에서 제1 도전형 영역(120a) 및 제2 도전형 영역(120b)이 구분될 수 있다. 이는, 상기 그래핀층(120)에 가해지는 전기장에 따라 상기 그래핀층(120)의 다수 캐리어 종류(carrier type)가 변화되기 때문이다.
일 예로, 상기 제1 프로그래밍 전극(180a)에 인가되는 전압이 음(-)의 전압(-Vp)인 경우, 페르미 에너지 준위는 내려가고, 상기 그래핀층(120) 내의 제1 도전형 영역(120a)은 홀(hole)이 다수 캐리어로 사용되는 p형 반도체 특성을 나타낼 수 있다. 반면, 상기 제2 프로그래밍 전극(180b)에 인가되는 전압이 양(+)의 전압(+Vp)인 경우, 페르미 에너지 준위는 올라가고, 상기 그래핀층(120) 내의 제2 도전형 영역(120b)은 전자(electron)가 다수 캐리어로 사용되는 n형 반도체 특성을 나타낼 수 있다. 따라서, 상기 그래핀층(120) 내에 p-n 접합이 유도될 수 있다.
즉, 상기 제1 프로그래밍 전극(180a)과 제2 프로그래밍 전극(180b)에 서로 다른 극성의 전압을 인가하면, 하나의 층 내에서 두 종류의 캐리어를 모두 이용할 수 있다. 이에 따라, 상기 그래핀층(120) 내에서 p형과 n형의 도전형을 가지는 영역이 구분됨으로써 p-n 접합이 유도될 수 있다.
도 12a 및 도 12b는 본 발명의 제2 실시예에 의한 그래핀을 이용한 메모리 소자의 4가지 상태에 따른 드레인 전류를 나타내는 그래프들이다.
도 11, 도 12a 및 도 12b를 참조하면, 도 11의 소자는 제1 프로그래밍 전극(180a)과 제2 프로그래밍 전극(180b)에 각각 인가되는 전압의 극성에 따라 4가지 상태를 가질 수 있다.
첫째로, 제1 프로그래밍 전극(180a)에 음(-)의 전압을 인가하고, 상기 제2 프로그래밍 전극(180b)에 양(+)의 전압을 인가하는 경우, 상기 그래핀층(120) 내의 제1 도전형 영역(120a)은 홀이 다수 캐리어인 p형 반도체층이 되고, 제2 도전형 영역(120b)은 전자가 다수 캐리어인 n형 반도체층이 될 수 있다. 따라서, 그래핀층(120) 내에는 p-n 접합이 형성된다(PN).
둘째로, 제1 프로그래밍 전극(180a)에 양(+)의 전압을 인가하고, 상기 제2 프로그래밍 전극(180b)에 음(-)의 전압을 인가하는 경우, 상기 그래핀층(120) 내의 제1 도전형 영역(120a)은 전자가 다수 캐리어인 n형 반도체층이 되고, 제2 도전형 영역(120b)은 홀이 다수 캐리어인 p형 반도체층이 될 수 있다. 따라서, 그래핀층(120) 내에는 p-n 접합이 형성된다(NP).
셋째로, 제1 프로그래밍 전극(180a)과 제2 프로그래밍 전극(180b)에 각각 음(-)의 전압을 인가하는 경우, 상기 그래핀층(120) 내의 제1 도전형 영역(120a)과 제2 도전형 영역(120b)은 홀이 다수 캐리어인 p형 반도체층이 될 수 있다. 따라서, 그래핀층(120)은 p형 반도체 특성을 나타낸다(PP).
넷째로, 제1 프로그래밍 전극(180a)과 제2 프로그래밍 전극(180b)에 각각 양(+)의 전압을 인가하는 경우, 상기 그래핀층(120) 내의 제1 도전형 영역(120a)과 제2 도전형 영역(120b)은 전자가 다수 캐리어인 n형 반도체층이 될 수 있다. 따라서, 그래핀층(120)은 n형 반도체 특성을 나타낸다(NN).
제1 도전형 영역(120a)과 전기적으로 접속된 드레인 전극(120b)에 양(+)의 전압을 인가하고, 제2 도전형 영역(120b)과 전기적으로 접속된 소스 전극(120a)에 음(-)의 전압을 인가하여, 상기 4가지 상태에서의 드레인 전류를 측정한다.
PN의 경우, p-n 다이오드에 순방향 전압을 인가한 경우와 동일하므로, 전류가 원활하게 흘러, 측정되는 드레인 전류값이 큰 것을 확인할 수 있다. 반면, NP의 경우, p-n 다이오드에 역방향 전압을 인가한 경우와 동일하므로, 전류의 흐름이 원활하지 않아, 측정되는 드레인 전류값이 작은 것을 확인할 수 있다.
한편, PP와 NN의 경우, 상기 PN보다는 작고, NP보다는 큰 전류가 흐를 수 있다. 전류 레벨은 PN> NN> PP> NP 순으로 나타남을 확인할 수 있다.
즉, 제1 프로그래밍 전극(180a)과 제2 프로그래밍 전극(180b)에 각각 인가되는 전압의 극성에 따라, 소자는 서로 다른 4가지의 전류 레벨을 나타낼 수 있다. 따라서, 이를 이용하여 "11", "10", "01" 및 "00"을 정의할 수 있으므로, 2 비트를 구현할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.

Claims (11)

  1. 그래핀층;
    상기 그래핀층과 교차하도록 배치되는 적어도 하나의 프로그래밍 전극;
    상기 그래핀층과 상기 프로그래밍 전극의 사이에 배치되는 강유전체층;
    상기 그래핀층의 일단에 배치되는 소스 전극; 및
    상기 그래핀층의 타단에 배치되는 드레인 전극을 포함하는 메모리 소자.
  2. 제1항에 있어서,
    상기 적어도 하나의 프로그래밍 전극은 상기 그래핀층의 상부에 배치되고, 상기 그래핀층의 하부에는 기판이 더 배치되는 메모리 소자.
  3. 제1항에 있어서,
    상기 적어도 하나의 프로그래밍 전극은 상기 그래핀층의 하부에 배치되고,
    상기 적어도 하나의 프로그래밍 전극의 하부에는 기판이 더 배치되는 메모리 소자.
  4. 제1항에 있어서,
    상기 강유전체층은 PZT[Pb(Zr, Ti)O3], SBT(SrBi2Ti2O9), BLT[Bi(La, Ti)O3], PLZT[Pb(La, Zr)TiO3], BST[Bi(Sr, Ti)O3], P(VDF-TrFE) 및 PVDF 중에서 선택되는 적어도 어느 하나를 함유하는 메모리 소자.
  5. 제1항에 있어서,
    상기 프로그래밍 전극은 금속 또는 도전성 산화물을 함유하는 메모리 소자.
  6. 제1항에 있어서,
    상기 프로그래밍 전극은 1개이며,
    상기 프로그래밍 전극에 양(+) 또는 음(-)의 프로그래밍 전압을 인가하여 상기 그래핀층에 흐르는 전류 레벨을 조절하며, 상기 전류 레벨의 차이로 온/오프 상태를 정의하는 메모리 소자.
  7. 제1항에 있어서,
    상기 적어도 하나의 프로그래밍 전극은 서로 이격 배치되는 제1 프로그래밍 전극과 제2 프로그래밍 전극을 포함하고,
    상기 제1 프로그래밍 전극과 상기 제2 프로그래밍 전극에 서로 동일하거나, 서로 다른 극성의 프로그래밍 전압을 인가하여 2비트를 구현하는 메모리 소자.
  8. 제7항에 있어서,
    상기 제1 프로그래밍 전극에 인가되는 제1 프로그래밍 전압과, 상기 제2 프로그래밍 전극에 인가되는 제2 프로그래밍 전압은 서로 다른 극성을 가져, 상기 그래핀층 내에 p-n 접합이 형성되는 메모리 소자.
  9. 기판을 제공하는 단계;
    상기 기판 상에 그래핀층을 형성하는 단계;
    상기 그래핀층의 양단에 소스 전극과 드레인 전극을 형성하는 단계;
    상기 그래핀층 상에 강유전체층을 형성하는 단계; 및
    상기 강유전체층 상에 적어도 하나의 프로그래밍 전극을 형성하는 단계를 포함하는 메모리 소자의 제조방법.
  10. 제9항에 있어서,
    상기 소스 전극과 드레인 전극을 형성하는 단계는,
    상기 그래핀층 상에 도전성 물질을 도포하고 패터닝한 후, 습식 식각하는 단계인 메모리 소자의 제조방법.
  11. 제9항에 있어서,
    상기 강유전체층을 형성하는 단계는,
    상기 그래핀층 상에 강유전체 물질을 도포하고 패터닝한 후, O2 플라즈마 식각하는 단계인 메모리 소자의 제조방법.
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