JP2021063737A - 圧電センサーおよび圧電センサーアレイ - Google Patents

Abstract

【課題】マトリックス状に並べて、面状のアレイセンサーとした場合でも、アレイの配線抵抗や隣接画素における寄生容量の影響を抑制することにより、わずかな圧力差の検出が可能な圧電センサー素子およびこれを用いた圧電センサーアレイを提供する。【解決手段】圧電センサーは、基板と、複数の薄膜トランジスタと、圧電体層と、を有し、複数の薄膜トランジスタに含まれる第１の薄膜トランジスタの半導体層は、圧電体層と電気的に接続されるセンサー電極と第１の薄膜トランジスタの層間絶縁層を介して重畳しており、外部からの刺激により圧電体層に発生した電荷により、第１の薄膜トランジスタの特性を変化させることによって生じた第１の薄膜トランジスタの電流値の変化を、複数の薄膜トランジスタに含まれる第２の薄膜トランジスタによって電圧値に変換して出力する。【選択図】図１

Description

本発明は、圧電体層および薄膜トランジスタを含む圧電センサーに関するものである。

圧電体材料は、圧力を加えるとそれに比例した電圧を生じ、また逆に電圧を印加すると変形する現象（圧電効果）を有する材料であり、アクチュエーター、センサー、アナログ回路における発振回路やフィルタ回路などに用いられている。圧電体材料としては、チタン酸ジルコン酸鉛（ＰＺＴ）などのセラミックス材料やポリフルオロビニリデン（ＰＶＤＦ）のような有機圧電材料などが知られている。

特に、有機圧電材料は、低誘電率かつ高い圧電定数を有しており、またインク化が可能で塗布／印刷により形成が可能であること、化学的な安定性や柔軟性を有しているなどの特徴から、可撓性を持つ圧力センサーや振動センサー、エネルギーハーベスト素子、アクチュエーターなどへの応用が検討されている。

有機圧電材料としては、フッ素系の高分子半導体材料であるポリフルオロビニリデン（ＰＶＤＦ）が良く知られており、これにトリフルオロエチレン（ＴｒＦＥ）を共重合させたポリフルオロビニリデン−トリフルオロエチレン共重合体（Ｐ（ＶＤＦ−ＴｒＦＥ））が特に用いられることが多い。またその他にもポリ乳酸やポリアミノ酸などの材料も圧電効果を示すことが知られている。

これらの有機圧電材料をフィルム状および薄膜として、電極に挟む構造とすることで、圧力や振動、熱、赤外線などに反応するセンサーとして応用する検討が進められている（非特許文献１）。また、このような有機圧電素子を薄膜トランジスタなどの回路と接続することで、高感度なセンサー素子を作製することが可能になるという報告もある（非特許文献２および特許文献１）。

Ｓ．Ｈａｎｎａｈ，Ａ．Ｄａｖｉｄｓｏｎ，Ｉ．Ｇｌｅｓｋ，Ｄ．Ｕｔｔａｍｃｈａｎｄａｎｉ，Ｒ．Ｄａｈｉｙａ，「Ｍｕｌｔｉｆｕｎｃｔｉｏｎａｌ Ｓｅｎｓｏｒ ｂａｓｅｄ ｏｎ ｏｒｇａｎｉｃ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ ａｎｄ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｐｏｌｙ（ｖｉｎｙｌｉｄｅｎｅ ｆｌｕｏｒｉｄｅ ｔｒｉｆｌｕｏｒｏｅｔｈｙｌｅｎｅ）」Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏｎｉｃｓ，５６，１７０−１７１ （２０１８）．

Ｙ．Ｔｓｕｊｉ，Ｈ．Ｓａｋａｉ，Ｌ．Ｆｅｎｇ，Ｘ．Ｇｕｏ，Ｈ．Ｍｕｒａｔａ，「Ｄｕａｌ−ｇａｔｅ ｌｏｗ−ｖｏｌｔａｇｅ ｏｒｇａｎｉｃ ｔｒａｎｓｉｓｔｏｒ ｆｏｒ ｐｕｒｅｓｓｕｒｅ ｓｅｎｓｉｎｇ」，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｅｘｐｒｅｓｓ，１０，０２１６０１ （２０１７）．

特開２０１７−２１９３３６号公報

非特許文献２および特許文献１に記載されているような薄膜トランジスタと圧電材料を組み合わせたような圧力センサーにおいては、加えられた圧力によって、圧電体層から電荷が発生し、その蓄積された電荷によって薄膜トランジスタの電流値を変調する仕組みとなっている。

このような原理の圧力センサーにおいては、圧力に対する感度の高い圧電体層を用いることで、高感度の圧力センサーを作製することが可能であるが、わずかな圧力差を検知する場合、微小な電流値の差を検出する必要がある。このことは、単素子の圧力センサーとして用いる場合には大きな問題はないものの、これらの素子をマトリックス状に並べて、面状のアレイセンサーとする場合には、アレイの配線抵抗や隣接画素における寄生容量の影響を受けるため非常に困難となる。

本発明は、このような点を鑑みてなされたものであり、マトリックス状に並べて、面状のアレイセンサーとした場合でも、アレイの配線抵抗や隣接画素における寄生容量の影響を抑制することにより、わずかな圧力差の検出が可能な圧電センサー素子およびこれを用いた圧電センサーアレイを提供することを目的とする。

上記課題を解決するための本発明の一局面は、絶縁性の基板と、基板の上に形成された複数の薄膜トランジスタと、複数の薄膜トランジスタ上に形成された、圧電体を含む圧電体層と、を有する圧電センサーであって、複数の薄膜トランジスタはいずれも、少なくともゲート電極、ゲート絶縁層、半導体層、ソース電極、ドレイン電極、および層間絶縁層を有しており、複数の薄膜トランジスタに含まれる第１の薄膜トランジスタの半導体層は、圧電体層と電気的に接続されるセンサー電極と第１の薄膜トランジスタの層間絶縁層を介して重畳しており、外部からの刺激により圧電体層に発生した電荷により、第１の薄膜トランジスタの特性を変化させることによって生じた第１の薄膜トランジスタの電流値の変化を、複数の薄膜トランジスタに含まれる第２の薄膜トランジスタによって電圧値に変換して出力することを特徴とする圧電センサーである。

また、第１の薄膜トランジスタのドレイン電極が第２の薄膜トランジスタのソース電極に接続されていてもよい。

また、第２の薄膜トランジスタのゲート電極とドレイン電極とが接続されていても良い。

また、第２の薄膜トランジスタのゲート電極およびドレイン電極がグランドに接続されていてもよい。

また、複数の薄膜トランジスタに含まれる第３の薄膜トランジスタをさらに有しており、第３の薄膜トランジスタは、ドレイン電極が第２の薄膜トランジスタのゲート電極に接続され、ソース電極が第２の薄膜トランジスタのドレイン電極に接続されていてもよい。

また、複数の薄膜トランジスタの半導体層がｐ型半導体であり、第２の薄膜トランジスタのドレイン電極の電位が第１の薄膜トランジスタのソース電極の電位よりも大きい電位であり、かつ一定であっても良く、または、複数の薄膜トランジスタの半導体層がｎ型半導体であり、第２の薄膜トランジスタのドレイン電極の電位が第１の薄膜トランジスタのソース電極よりも小さい電位であり、かつ一定であってもよい。

また、本発明の他の局面は、上述の圧電センサーをマトリックス状に複数並べた圧電センサーアレイであり、配線として少なくとも複数の走査線、複数の信号線、複数の出力線を有しており、複数の圧電センサーのそれぞれは、第１の薄膜トランジスタのゲート電極が複数の走査線のいずれかに接続されており、第１の方向に沿って並ぶ他の圧電センサーと複数の走査線のいずれかを共有しており、第１の薄膜トランジスタのソース電極が複数の信号線のいずれかに接続されており、第１の方向と直行する第２の方向に沿って並ぶ他の圧電センサーと複数の信号線のいずれかを共有し、第１の薄膜トランジスタのドレイン電極が複数の出力線のいずれかに接続されており、第２の方向に沿って並ぶ他の圧電センサーと複数の出力線のいずれかを共有する、圧電センサーアレイである。

また、複数の信号線ですべての圧電センサーに同一の電圧を印加してもよい。

また、可撓性を有し、圧力、振動、温度、および曲げによる外部刺激の少なくともいずれかに反応して電圧値を出力し、圧電体層の任意の面において外部刺激の発生位置を検出することが可能であってもよい。

本発明によれば、マトリックス状に並べて、面状のアレイセンサーとした場合でも、アレイの配線抵抗や隣接画素における寄生容量の影響を抑制することにより、わずかな圧力差の検出が可能な圧電センサー素子およびこれを用いた圧電センサーアレイを提供することが可能となる。

本発明の第１の実施の形態に係る圧電センサーの概略回路図 本発明の第１の実施の形態に係る圧電センサーの概略断面図 本発明の第２の実施の形態に係る圧電センサーの概略回路図 本発明の第２の実施の形態に係る圧電センサーの概略断面図 本発明の薄膜トランジスタを用いた圧電センサーアレイの概略回路図 本発明の実施の形態に係る圧電センサーに圧力を加えた際の電圧出力の図

以下、本発明の実施の形態を、図面を参照しつつ、説明する。なお各実施の形態において、同一または対応する構成要素については同一の符号を付け、実施の形態の間において重複する説明は省略する。

図１は、本発明の第１の実施の形態に係る圧電センサー１００を示す概略回路図である。図２は本発明の第１の実施の形態に係る圧電センサー１００を示す概略断面図である。図３は本発明の第２の実施の形態に係る圧電センサー１０１を示す概略回路図である。図４は本発明の第２の実施の形態に係る圧電センサー１０１を示す概略断面図である。

圧電センサー１００、１０１は、絶縁性の基板と、複数の薄膜トランジスタと、圧電体を含む圧電体層と、センサー電極と、共通電極とを少なくとも備えている。また複数の薄膜トランジスタは、それぞれゲート電極、ゲート絶縁層、半導体層、ソース電極、ドレイン電極、層間絶縁層を少なくとも有している。ゲート電極、ソース電極、およびドレイン電極については、それぞれ配線により外部との接続端子に接続されるが、以下の説明においては、簡便のため電極、配線について区別する必要が無い場合は電極と記載し、特に明確に区別する必要がある場合のみそれぞれの配線について記載する。

図１および図２に示すように、圧電センサー１００は、絶縁性の基板１と、基板１上に形成された第１の薄膜トランジスタ５０および第２の薄膜トランジスタ５１と、圧電体を含む圧電体層４と、センサー電極１５と、共通電極５とを含む。第１の薄膜トランジスタ５０は、第１のゲート電極１１、ゲート絶縁層２、第１のソース電極１２、第１のドレイン電極１３、第１の半導体層１４、および層間絶縁層３を含む。また、第２の薄膜トランジスタ５１は、第２のゲート電極２１、ゲート絶縁層２、第２のソース電極２２、第２のドレイン電極２３、第２の半導体層２４、層間絶縁層３を含む。また第１の薄膜トランジスタ５０は、その半導体層１４が、圧電体層４と電気的に接続されるセンサー電極１５と、層間絶縁層３を介して重畳している。また、第１のドレイン電極１３は、第２のソース電極２２と接続して形成されている。図２に示すように、圧電センサー１００では、一例として、第１の薄膜トランジスタ５０と第２の薄膜トランジスタ５１との間で、ゲート絶縁層２および層間絶縁層３をそれぞれ共有している。

図３および図４に示すように、圧電センサー１０１は、絶縁性の基板１と、基板１上に形成された第１の薄膜トランジスタ５０、第２の薄膜トランジスタ５１、および第３の薄膜トランジスタ５２と、圧電体を含む圧電体層４と、センサー電極１５と、共通電極５とを含む。第３の薄膜トランジスタ５２は、第３のゲート電極３１、ゲート絶縁層２、第３のソース電極３３、第３のドレイン電極３２、第３の半導体層３４、層間絶縁層３を含む。また、第１の薄膜トランジスタ５０は、圧電センサー１００と同様に、その第１の半導体層１４が、圧電体層４と電気的に接続されたセンサー電極１５と層間絶縁層３を介して重畳している。また、第１のドレイン電極１３は、第２のソース電極２２と接続して形成されている。さらに、第２のゲート電極２１は、第３のドレイン電極３２に接続され、第３のゲート電極３１は、第１のゲート電極１１接続され、第３のソース電極３３は、第２のドレイン電極２３とともにグランドに接続されている。図４に示すように、圧電センサー１０１では、一例として、第１の薄膜トランジスタ５０と第２の薄膜トランジスタ５１と第３の薄膜トランジスタ５２との間で、ゲート絶縁層２および層間絶縁層３をそれぞれ共有している。

本発明の実施の形態に係る圧電センサー１００、１０１では、外部からの刺激により圧電体層４の圧電体が圧電効果により発する電荷によって、第１の薄膜トランジスタ５０の素子特性に変化が生じ、第１の薄膜トランジスタ５０に流れるドレイン電流に変化が生じる。そして、第１の薄膜トランジスタ５０と接続した第２の薄膜トランジスタ５１によって第１の薄膜トランジスタ５０のドレイン電流値を電圧値に変換する。その結果、第１の薄膜トランジスタ５０を用いて検知した外部刺激を電圧値として検出することができる。

また、圧電体層４の圧電体を、有機強誘電体材料を含む材料を用いて形成することにより、可撓性を有する圧電センサーとして用いることが可能となる。

また、圧電センサー１００、１０１をマトリックス状に並べて後述する圧電センサーアレイ２００として形成することにより、圧電体層４の任意の面における外部刺激の発生位置を検知することが可能となる。特に圧電センサーアレイ２００は、薄膜トランジスタを用いて形成することにより、隣接する画素（圧電センサー）におけるクロストークの影響が無く、与えられた外部刺激を正確に反映することが可能となる。

本発明の圧電センサー１００、１０１には、図１および図３に示すように、絶縁性の基板１上に薄膜トランジスタ５０〜５２が形成される。圧電センサー１００と圧電センサー１０１との相違点は、第３の薄膜トランジスタ５２を有するかの違いである。

以下、圧電センサー１００、１０１の各構成要素について、圧電センサー１００の製造方法を例にして説明する。

初めに、基板１を準備する。基板１の材料としては、ポリカーボネート、ポリエチレンサルファイド、ポリエーテルスルホン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン−テトラフルオロエチレン共重合樹脂、耐候性ポリエチレンテレフタレート、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、ポリイミド、フッ素系樹脂、環状ポリオレフィン系樹脂、ガラス、石英ガラスなどを使用することができる。基板１の材料は、これらに限定されるものではないが、可撓性を有することが好ましい。また、これらは単独で使用してもよいが、２種以上を積層した複合材料として使用することもできる。

基板１が有機物フィルムである場合は、圧電センサーの耐久性を向上させるために透明のガスバリア層（図示せず）を形成することもできる。ガスバリア層の材料としては酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化珪素（ＳｉＯ）、窒化珪素（ＳｉＮ）、酸化窒化珪素（ＳｉＯＮ）、炭化珪素（ＳｉＣ）およびダイヤモンドライクカーボン（ＤＬＣ）などが挙げられるがこれらに限定されるものではない。また、これらのガスバリア層は２層以上積層して使用することもできる。ガスバリア層は有機物フィルムを用いた基板１の片面だけに形成してもよいし、両面に形成しても構わない。ガスバリア層は真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ホットワイヤーＣＶＤ法およびゾル−ゲル法などを用いて形成することができるが本発明ではこれらに限定されるものではない。また、基板１上に接して形成される第１のゲート電極１１、第２のゲート電極２１および、ゲート絶縁層２との密着性を向上させるために、基板１上に高密着層を設けたり、プラズマ処理やコロナ処理を施したりすることも可能である。

次に、基板１上に、第１のゲート電極１１を形成する。第１のゲート電極１１の材料には、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）などの金属材料や、酸化インジウム（ＩｎＯ）、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）などの導電性金属酸化物材料を用いることができるが、これらに限定されるものではない。これらの材料は単層で用いても構わないし、積層および合金として用いても構わない。

第１のゲート電極１１の形成には、真空蒸着法、スパッタ法などの真空成膜法や、導電性材料の前駆体などを使用するゾル−ゲル法やナノ粒子を使用する方法、それらをインク化して、スクリーン印刷、凸版印刷、インクジェット法などのウェット成膜法で形成する方法などが使用できるが、これらに限定されず、公知一般の方法を用いることができる。

また、第２のゲート電極２１については、第１のゲート電極１１と異なる材料およびプロセスを用いて形成しても良いが、作製プロセスの簡便のために、第１のゲート電極１１と第２のゲート電極２１は同じ材料を用いて、同じプロセスで同時に形成することが好ましい。

次に第１のゲート電極１１および第２のゲート電極２１上に、ゲート絶縁層２を形成する。ゲート絶縁層２は、第１のゲート電極１１および第２のゲート電極２１と、他の電極とを電気的に絶縁するために、少なくともそれぞれのゲート電極１１、２１上に設けられるが、外部およびその他の電極との接続に使用される部分を除いては、基板１上の全面に設けても良い。

ゲート絶縁層２の材料には、酸化珪素（ＳｉＯｘ）、酸化アルミニウム（ＡｌＯｘ）、酸化タンタル（ＴａＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ハフニウム（ＨｆＯｘ）などの酸化物系絶縁材料や窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯＮ）や、ポリメチルメタクリレート（ＰＭＭＡ）等のポリアクリレート、ポリビニルアルコール（ＰＶＡ）、ポリビニルフェノール（ＰＶＰ）などの有機系絶縁材料などを使用することができるが、これらに限定されるものではない。これらは単層または２層以上積層してもよいし、無機系−有機系のハイブリッド薄膜としても良いし、成長方向に向けて組成を傾斜したものでも構わない。また、ゲート絶縁層２の表面に自己組織化単分子膜などによる表面処理を施し、ゲート絶縁層２の表面エネルギーを制御することもできる。

ゲート絶縁層２は、薄膜トランジスタ５０、５１におけるリーク電流を抑えるために、その抵抗率が１０^１１Ωｃｍ以上、より好ましくは１０^１４Ωｃｍ以上であることが望ましい。

次に、ゲート絶縁層２上に、第１のソース電極１２、第１のドレイン電極１３、第２のソース電極２２および第２のドレイン電極２３を形成する。第１のソース電極１２および第１のドレイン電極１３は、互いに離間して形成されており、第２のソース電極２２および第２のドレイン電極２３も同様である。ソース電極１２、２２とドレイン電極１３、２３は、それぞれ別の工程および別の材料で形成しても良いが、同時に形成することが好ましい。

ソース電極１２、２２およびドレイン電極１３、２３は、第１のゲート電極１１および第２のゲート電極２１と同様の材料を用いて同様の方法を使用して形成することができる。また、第１の半導体層１４あるいは第２の半導体層２４に、有機半導体材料を用いる場合には、第１の半導体層１４および第２の半導体層２４とソース電極１２、２２およびドレイン電極１３、２３の接触抵抗を鑑みて、その仕事関数が半導体層１４、２４のＨＯＭＯレベルと同程度であることが好ましい。なおソース電極１２、２２およびドレイン電極１３、２３の仕事関数は表面処理などを利用して適宜調整することが可能である。

ソース電極１２、２２およびドレイン電極１３、２３の仕事関数の測定については、紫外光電子分光法（ＵＰＳ）や大気中光電子分光法など公知一般の方法を用いることが可能であるが、本発明の実施の形態にかかるパターニング済のソース電極１２、２２およびドレイン電極１３、３３はパターンサイズが小さく、仕事関数を直接測定することが困難な場合があるため、その際は別途同様の構成を有する測定用基板を用いて測定を実施し、その代替とすることができる。

本発明の圧電センサー１００では、第１のドレイン電極１３と第２のソース電極２２とが接続されており、これらの電極の電位を出力電圧として検出する構成となっている。

また、第２のドレイン電極２３は第２のゲート電極２１と接続されるように形成され、これらの電極はグランドに接続される。このように、第２のゲート電極２１および第２のドレイン電極２３の電位を常に一定に保つことで、第２の薄膜トランジスタ５１の特性が安定し、第１の薄膜トランジスタ５０の電流値を安定して電圧値に変換することが可能となる。なお、第２のゲート電極２１および第２のドレイン電極２３の電位は一定であればグランドに接続されていなくてもよい。例えば、半導体層１４、２４をｐ型半導体として第２のゲート電極２１および第２のドレイン電極２３の電位を第１のソース電極１２の電位よりも大きい電位で一定としてもよいし、半導体層１４、２４をｎ型半導体として第２のゲート電極２１および第２のドレイン電極２３の電位を第１のソース電極１２の電位よりも小さい電位で一定としてもよい。

次に、第１のソース電極１２と第１のドレイン電極１３、および第２のソース電極２２と第２のドレイン電極２３をそれぞれ接続するように、第１の半導体層１４および第２の半導体層２４が形成される。一般に、ソース電極およびドレイン電極を半導体層で接続し、薄膜トランジスタとして機能させる場合、半導体層のソース電極とドレイン電極とで挟まれた領域をチャンネル領域と呼称するため、本発明においてもこのような名称を使用することがある。

第１の半導体層１４および第２の半導体層２４の材料としては、有機半導体材料、例えばペンタセン、およびそれらの誘導体のような低分子半導体やポリチオフェン、ポリアリルアミン、フルオレンビチオフェン共重合体、およびそれらの誘導体のような高分子有機半導体材料や、金属酸化物を主成分とする酸化物半導体材料、例えば、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、及びガリウム（Ｇａ）のうち１種類以上の元素を含む酸化物である酸化亜鉛（ＺｎＯ）、酸化インジウム（ＩｎＯ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化スズ（ＳｎＯ）、酸化タングステン（ＷＯ）、及び酸化亜鉛インジウムガリウム（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）などが挙げられる。これらの材料の構造は単結晶、多結晶、微結晶、結晶とアモルファスの混晶、ナノ結晶散在アモルファス、アモルファスのいずれであっても構わない。

半導体層１４、２４の材料として有機半導体材料を用いる場合は、有機半導体材料を溶解または分散させた溶液をインクとして用いる凸版印刷、スクリーン印刷、インクジェット法、ノズルプリンティングなどのウェット成膜方法で形成することもできるし、有機半導体材料の粉末や結晶を真空状態で蒸着する方法などで形成することもできる。また、半導体材料として酸化物半導体材料を用いる場合は、ＣＶＤ法、スパッタリング法、パルスレーザー堆積法、真空蒸着法などの真空成膜法や、有機金属化合物を前駆体とするゾル−ゲル法や化学浴堆積法、また、金属酸化物の微結晶およびナノ結晶を分散させた溶液を塗布する方法等のウェット成膜法を用いることができるが、半導体層１４、２４の形成方法は、これらに限定されるものではなく、公知一般の方法を使用することも可能である。

また、第１の半導体層１４および第２の半導体層２４は、同一の半導体材料を用いて形成しても良いし、異なる半導体材料を用いて形成しても良い。

半導体層１４、２４に用いる半導体材料については、有機半導体材料は可撓性が高いため、本発明の圧電センサーが可撓性を有する場合に好適に用いられる。

また、半導体層１４、２４に、酸化物半導体材料を用いる場合は、その高い特性により、有機半導体材料を使用する場合と比べて薄膜トランジスタ５０、５１のサイズを小さくすることが可能となる。したがって、酸化物半導体材料は可撓性の面においては、有機半導体材料と比較して劣るものの、薄膜トランジスタ５０および５１のチャネルサイズを小さくすることで、歪みの影響を低減できる。よって有機半導体材料を用いた場合と同様に可撓性を有する圧電センサー１００、１０１の半導体材料として使用することも可能である。

なお、上記で述べた薄膜トランジスタ５０、５１の構造は、半導体層１４、２４に対してソース電極１２、２２およびドレイン電極１３、２３が下側（基板１側）に位置するボトムコンタクト構造であるが、本発明においては、半導体層１４、２４に対してソース電極１２、２２およびドレイン電極１３、２３が上側（圧電体層４側）に位置するトップコンタクト構造も好適に用いることが可能である。ボトムコンタクト構造およびトップコンタクト構造の選択については、半導体層１４、２４、ソース電極１２、２２、およびドレイン電極１３、２３の材料の種類やそのプロセス適性や半導体材料および電極材料の組み合わせなどによって選択することが可能である。

さらに薄膜トランジスタ５０、５１の素子特性を外界の影響から保護し良好に保つために、一例として、第１の半導体層１４および第２の半導体層２４上にそれぞれ、半導体保護層１６および半導体保護層２６を形成することができる。

半導体保護層１６、２６は、薄膜トランジスタ５０、５１の動作に影響を及ぼさないようゲート絶縁層２に用いたような絶縁性の材料を用いて形成することが好ましい。具体的には、その抵抗率が１０^１１Ωｃｍ以上、より好ましくは１０^１４Ωｃｍ以上であることが望ましい。

さらに、ソース電極１２、２２、ドレイン電極１３、２３、半導体層１４、２４および半導体保護層１６、２６上には、層間絶縁層３が形成される。層間絶縁層３は後に設けるセンサー電極１５とソース電極１２、２２およびドレイン電極１３、２３との絶縁を目的として形成される。したがって、その抵抗率は、１０^１１Ωｃｍ以上、より好ましくは１０^１４Ωｃｍ以上であることが望ましい。

なお、特に図示はしないが、各々の電極と外部との接続端子部分およびその他接続が必要な個所については、層間絶縁層３にスルーホールを設けて導通を取ることが可能である。

圧電体層４の電荷の状態変化の影響を第１の半導体層１４に及ぼすためのセンサー電極１５は層間絶縁層３上であって半導体層１４のチャンネル領域に重畳する領域に形成される。センサー電極１５はゲート電極１１、２１、ソース電極１２、２２、ドレイン電極１３、２３と同様の材料および形成方法によって形成することもできるが、導電性を有する粘着剤を用いて形成することで圧電材料からなる圧電体層４の固定と電気的な接続とを兼ねても良い。

センサー電極１５の電位は、圧電体層４への外部刺激によって変化するが、電荷の蓄積を開放するためにセンサー電極１５をグランドに接続するためのスイッチング素子となる追加の薄膜トランジスタを設けても良いし、外部に電荷の蓄積を開放するための回路を形成して接続しても良い。

本発明の圧電センサー１００における圧電体層４は、圧電効果を示す圧電体材料が好適に用いられる。その材料には、ポリフッ化ビニリデン（ＰＶＤＦ）やポリフッ化ビニリデントリフルオロエチレン共重合体（Ｐ（ＶＤＦ−ＴｒＦＥ））、ポリ乳酸、ポリアミノ酸などの圧電性有機高分子材料やチタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸バリウム（ＢＴＯ）、チタン酸鉛（ＰＴＯ）などの圧電セラミックス材料、さらにこれらの圧電セラミックスの微粒子を有機高分子材料などに分散させたものや、多孔質ポリプロピレンやフッ素樹脂に電荷をトラップさせた有機エレクトレット材料などを用いて形成することができるが、これらに限定されるものではない。

特に本発明の圧電センサー１００を、可撓性を有するセンサー素子として利用する際には、圧電体層４の材料に可撓性の高い圧電性有機高分子材料や、圧電セラミックスを有機材料に分散させたもの、または有機エレクトレット材料などが好適に用いられる。

圧電体層４の形成には、圧電性有機高分子材料やエレクトレット材料のもととなる有機高分子材料を溶媒に溶解させたインクや圧電セラミックスの微粒子を分散させたインクなどを塗布して形成しても良いし、圧電高分子材料やエレクトレット材料を押出法や延伸法によりフィルム化したものを、薄膜トランジスタを形成した基板に貼り合わせて形成することもできる。延伸法については、一軸延伸法により分子鎖を配向制御させたものも好適に用いられる。また、圧電セラミックス材料については、スパッタリング法のような真空成膜法やゾル−ゲル法などのウェット成膜法により形成することが可能であるが、この限りではない。

圧電体層４の膜厚については特に指定は無いが、圧電性有機高分子材料をインクとして塗布する場合は、２μｍ〜４０μｍ程度の膜厚で成膜することが好ましい。また、圧電セラミックス材料を用いる場合は、１００ｎｍ〜５μｍ程度が好ましい。

圧電体層４は分極処理を行うことにより、圧電性を付与することができる。分極処理の方法については、圧電体材料に電界を印加する方法や、エレクトレット材料の場合はコロナ処理などにより、電荷をトラップさせる方法などを用いることができる。しかしながら、薄膜トランジスタ５０、５１上に圧電体層４の材料を形成した後に分極処理を行う場合は、薄膜トランジスタ５０、５１に大きな電圧が印加されるため、薄膜トランジスタ５０、５１が壊れないよう、各電極の電位を適宜調整するなどの対策を実施する必要がある。したがって、あらかじめ分極処理を施したフィルム状の圧電体層を用意し、薄膜トランジスタ５０、５１に貼り合わせる方法が好適に用いられる。

なお、圧電体層４の分極処理方法としては、２つの電極に挟まれた圧電体材料に１００Ｖ／μｍ程度の電界を印加することで、行うことが可能である。また電界は直流電源を用いて実施しても良いし、交流電源を用いても良い。

分極処理の確認方法としては、ソーヤ・タワー回路を用いて、２つの電極に挟まれた圧電体材料に電界を印加し、ヒステリシス曲線を観察することで、抗電界（ＥＣ）および残留分極（Ｐｒ）を測定することが可能である。また、ヒステリシス曲線は、分極処理と同時に測定することも可能である。

圧電体層４上には、共通電極５が形成される。共通電極５の材料には、前述したようなゲート電極１１、２１、ソース電極１２、２２、ドレイン電極１３、２３と同様の材料および形成方法を用いることができる。また、圧電体層４の材料として圧電体フィルムを用いる場合は、圧電体層４にあらかじめ共通電極５を形成してから、薄膜トランジスタ５０、５１の形成された基板１と貼合することもできる。

本発明の圧電センサー１００の共通電極５は、第２のゲート電極２１および第２のドレイン電極２３と同様にグランドに接続していても良いし、任意に一定の電圧を印加しても良いし、圧電センサー１００の動作に応じた電圧を印加しても良い。

さらに、圧電体層４および共通電極５を形成した圧電センサー１００を外部の影響から保護するために、その端部を、封止剤を用いて封止しても良いし、その片面もしくは両面を、バリアフィルムを貼り付けて保護することができる。

また、本発明の圧電センサー１０１を形成する場合は、本発明の圧電センサー１００に第３の薄膜トランジスタ５２が追加される。第３の薄膜トランジスタ５２は、第３のゲート電極３１、第３のドレイン電極３２および第３のソース電極３３を少なくとも有している。

圧電センサー１０１においては、第２のゲート電極２１は第３のドレイン電極３２に接続され、第２のドレイン電極２３および第３のソース電極３３はグランドに接続される。また、第３のゲート電極３１は、第１の薄膜トランジスタ５０の第１のゲート電極１１に接続されており、第１の薄膜トランジスタ５０がオン状態となる際に第３の薄膜トランジスタ５２もオン状態となり、第２の薄膜トランジスタ５１が第１の薄膜トランジスタ５０の電流―電圧変換素子として働くよう制御することが可能となる。したがって、第１の薄膜トランジスタ５０がオフ状態の場合は、第３の薄膜トランジスタ５２もオフ状態となり、第２の薄膜トランジスタ５１も電流―電圧変換素子としての機能がオフ状態となる。なお、圧電センサー１０１においても、第２のドレイン電極２３および第３のソース電極３３の電位を一定にできれば、これらはグランドに接続されていなくてもよい。具体的には、半導体層１４、２４、２４をｐ型半導体として第２のドレイン電極２３および第３のソース電極３３の電位を第１のソース電極１２の電位よりも大きい電位で一定としてもよいし、半導体層１４、２４、２４をｎ型半導体として第２のドレイン電極２３および第３のソース電極３３の電位を第１のソース電極１２の電位よりも小さい電位で一定としてもよい。

したがって、圧電センサー１０１のような構成は、マトリックス状に多数並べて圧電センサーアレイとした際に、出力線を共有する同列の画素の影響を低減することが可能であり、特に面状のアレイ構成で好適に用いることができる。

本発明の圧電センサー１００および圧電センサー１０１は、マトリックス状に配列し、接続することにより、圧電センサー１００および圧電センサー１０１を画素とした、圧電センサーアレイとして用いることができる。図５は、本発明の実施の形態に係る圧電センサーアレイ２００の概略回路図である。圧電センサーアレイ２００は、一例として圧電センサー１０１をマトリックス状に配列して形成されているが、圧電センサー１００でも同様に形成することができる。圧電センサーアレイの画素となる圧電センサー１００および圧電センサー１０１を接続する配線としては、少なくとも複数の走査線４１、複数の信号線４２、複数の出力線４３、および複数の共通線４４を用いることができる。

本発明の圧電センサーアレイ２００の複数の走査線４１はそれぞれ、第１の薄膜トランジスタ５０のゲート電極１１および第３のゲート電極３１に接続することができる。走査線４１は、圧電センサーアレイ２００の横方向（各圧電センサー１０１において第１の薄膜トランジスタ５０と第３の薄膜トランジスタ５２とが並ぶ方向）に沿って並ぶ画素で共有して使用することが可能である。

また、本発明の圧電センサーアレイ２００の複数の信号線４２はそれぞれ、第１のソース電極１２に接続され、信号線４２により第１のソース電極１２に電圧を供給することができる。本発明における圧電センサーアレイ２００の信号線４２は走査線４１に対して直交する方向（縦方向）に形成され、それぞれ縦方向に沿って並ぶ画素と共有することが好ましいが、この限りではない。

また、本発明の圧電センサーアレイ２００においては、複数の信号線４２を用いてすべての画素に同一の電圧を同時に印加することが可能である。これにより信号線４２をライン毎に個別に選択する必要がなくなり、圧電センサーアレイ２００駆動時に信号線４２を選択するためのドライバーが不要となる。

本発明の圧電センサーアレイ２００における、複数の出力線４３はそれぞれ、第１のドレイン電極１３および第２のソース電極２２に接続され、信号線４２に対して平行に形成され、それぞれ縦方向に沿って並ぶ画素で共有することが好ましいが、この限りではない。

本発明の圧電センサーアレイ２００における複数の共通線４４はそれぞれ、第２のドレイン電極２３と接続することができる。共通線４４は、走査線４１に対して平行に形成され、圧電センサーアレイ２００の横方向に沿って並ぶ画素と共有することが好ましい。また、共通線４４は圧電センサーアレイ２００の面内において、同一の電圧であることが好ましく、圧電体層４に接続される共通電極５（図５ではＶｃｏｍで示した）に接続してもよいし、グランドに接続してもよい。

（実施例１）
実施例１として、図１および図２に示す圧電センサー１００を作製した。

本発明の圧電センサー１００を作製するために、絶縁性の基板１上に第１の薄膜トランジスタ５０および第２の薄膜トランジスタ５１を作製した。絶縁性の基板１としてポリイミドを用いた。具体的には、０．７ｍｍの無アルカリガラスを支持基材として、ポリイミドワニスを塗布し、乾燥、焼成を行い、支持基板上にポリイミドからなる基板１を形成した。基板１の膜厚は２０μｍとした。

基板１上に、ＤＣマグネトロンスパッタ法を用いてアルミニウム−ネオジウム（２ａｔ％）合金（Ａｌ−Ｎｄ）を１００ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングを行った。具体的には、成膜したＡｌ−Ｎｄ合金に感光性ポジ型フォトレジストを塗布後、マスク露光、アルカリ現像液による現像を行い、所望の形状のレジストパターンを形成した。さらにエッチング液によりエッチングを行い、不要なＡｌ−Ｎｄ合金を溶解させた。その後、レジスト剥離液によりフォトレジストを除去し、所望の形状の第１のゲート電極１１および第２のゲート電極２１を形成した（以下、このようなパターニング方法をフォトリソグラフィ法として省略する）。

第１のゲート電極１１および第２のゲート電極２１を形成した基板１上に、スリットコート法を用いて光硬化性アクリル樹脂を塗布し、マスク露光、アルカリ現像液による現像を行い、その後１５０℃で焼成し、ゲート絶縁層２を形成した。焼成後におけるゲート絶縁層の膜厚は、１μｍとした。

ゲート絶縁層２を形成した基板に、インクジェット法により、Ａｇナノ粒子インクを所望の形状になるよう滴下し、１５０℃で焼成し、第１のソース電極１２、第１のドレイン電極１３、第２のソース電極２２および第２のドレイン電極２３を形成した。これらの膜厚は約１００ｎｍである。

その後、第１のソース電極１２および第１のドレイン電極１３、第２のソース電極２２および第２のドレイン電極２３を形成した基板を濃度１ｍｍｏｌ／Ｌに調整したペンタフルオロベンゼンチオールのイソプロピルアルコール（ＩＰＡ）溶液に浸漬した後、ＩＰＡで洗浄し、第１のソース電極１２、第１のドレイン電極１３、第２のソース電極２２および第２のドレイン電極２３上に自己集積化膜による表面処理を行った。

続いて、有機半導体材料として６，１３−ビス（トリイソプロピルシリルエチニル）ペンタセン（ＴＩＰＳ−ペンタセン）を０．１重量％濃度で溶解させたメシチレン溶液をインクジェット法により塗布、パターニングし、第１の半導体層１４および第２の半導体層２４を形成した。

さらに、第１の半導体層１４および第２の半導体層２４を覆うように、フッ素樹脂材料Ｃｙｔｏｐ（ＡＧＣ製）を塗布し、半導体保護層１６および２６を形成した。

その後、感光性アクリル樹脂を用いてゲート絶縁層２と同様に層間絶縁層３を形成した。層間絶縁層３の膜厚は３μｍとした。次に、センサー電極１５として、スクリーン印刷法によって、導電性粘着剤を印刷した。

圧電体層４には、分極処理済のポリフッ化ビニリデントリフルオロエチレン共重合体（Ｐ（ＶＤＦ）−ＴｒＦＥ）の膜厚２０μｍのフィルムを用いた。圧電体層４には薄膜トランジスタ５０、５１と貼合する前に、センサー電極１５と接続される反対側の面に共通電極５をＡｌ−Ｎｄを、マスクを用いてスパッタ法により形成した。

そして、共通電極５の形成された圧電体層４のフィルムを、センサー電極１５として導電性粘着剤の形成されている薄膜トランジスタ５０、５１に貼合し、本発明の実施の形態に係る圧電センサー１００を形成した。

（実施例２）
実施例２として、図３および図４に示す圧電センサー１０１を作製した。

本発明の圧電センサー１０１を作製するために、絶縁性の基板１上に、第１の薄膜トランジスタ５０、第２の薄膜トランジスタ５１、および第３の薄膜トランジスタ５２を作製した。絶縁性の基板１としてポリイミドを用いた。具体的には、０．７ｍｍの無アルカリガラスを支持基板として、ポリイミドワニスを塗布し、乾燥、焼成を行い、支持基板上にポリイミドからなる基板１を形成した。基板１の膜厚は２０μｍとした。

基板１上に、ＤＣマグネトロンスパッタ法を用いてアルミニウム−ネオジウム（２ａｔ％）合金（Ａｌ−Ｎｄ）を１００ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングし、第１のゲート電極１１、第２のゲート電極２１および第３のゲート電極３１を形成した。

第１のゲート電極１１、第２のゲート電極２１および第３のゲート電極３１を形成した基板１上に、スリットコート法を用いて光硬化性アクリル樹脂を塗布し、マスク露光、アルカリ現像液による現像を行い、その後１５０℃で焼成し、ゲート絶縁層２を形成した。焼成後におけるゲート絶縁層２の膜厚は、１μｍとした。

ゲート絶縁層２を形成した基板に、インクジェット法により、Ａｇナノ粒子インクを所望の形状になるよう滴下し、１５０℃で焼成し、第１のソース電極１２、第１のドレイン電極１３、第２のソース電極２２、第２のドレイン電極２３、第３のドレイン電極３２、第３のソース電極３３を形成した。これらの膜厚は約１００ｎｍである。

その後、第１のソース電極１２、第１のドレイン電極１３、第２のソース電極２２、第２のドレイン電極２３、第３のドレイン電極３２、第３のソース電極３３を形成した基板を濃度１ｍｍｏｌ／Ｌに調整したペンタフルオロベンゼンチオールのイソプロピルアルコール（ＩＰＡ）溶液に浸漬した後、ＩＰＡで洗浄し、第１のソース電極１２、第１のドレイン電極１３、第２のソース電極２２、第２のドレイン電極２３、第３のドレイン電極３２、第３のソース電極３３上に自己集積化膜による表面処理を行った。

続いて、有機半導体材料として６，１３−ビス（トリイソプロピルシリルエチニル）ペンタセン（ＴＩＰＳ−ペンタセン）を０．１重量％濃度で溶解させたメシチレン溶液をインクジェット法により塗布、パターニングし、第１の半導体層１４、第２の半導体層２４、および第３の半導体層３４を形成した。

さらに、第１の半導体層１４、第２の半導体層２４、および第３の半導体層３４を覆うように、フッ素樹脂材料Ｃｙｔｏｐ（ＡＧＣ製）を塗布し、半導体保護層１６、２６、３６を形成した。

その後、感光性アクリル樹脂を用いてゲート絶縁層２と同様に層間絶縁層３を形成した後に、センサー電極１５として、スクリーン印刷法によって、導電性粘着剤を印刷した。

圧電体層４には、分極処理済の膜厚２０μｍのポリフッ化ビニリデントリフルオロエチレン共重合体（Ｐ（ＶＤＦ）−ＴｒＦＥ）フィルムを用いた。圧電体層４には薄膜トランジスタ５０、５１、５２と貼合する前に、センサー電極１５と接続される反対側の面に共通電極５としてＡｌ−Ｎｄを、マスクを用いたスパッタ法により形成した。

そして、共通電極５の形成された圧電体層４のフィルムを、センサー電極１５として導電性粘着剤の形成されている薄膜トランジスタ５０、５１、５２に貼合し、本発明の実施の形態に係る圧電センサー１０１を形成した。

（実施例３）
実施例３として、図５に示す本発明の圧電センサー１０１を用いた圧電センサーアレイ２００を作製した。

本発明の実施の形態に係る圧電センサーアレイ２００の作製方法については、実施例２の圧電センサーと同様の方法で作製した。

圧電センサーアレイ２００は本発明の圧電センサー１０１を画素としてマトリックス状に並べたものである。画素における電極の接続は、第１のゲート電極１１および第３のゲート電極３１は走査線４１に接続されており、それぞれ横方向に沿って並ぶ画素と走査線４１を共有するように作製した。

さらに第２のドレイン電極２３は、第３のソース電極３３と接続され、横方向に沿って並ぶ画素と共通の配線である共通線４４により、グランドに接続した。なお、本実施例では、第２のドレイン電極２３と第３のソース電極３３を接続する共通線４４を横方向に沿って形成したが、これに限る物ではなく、縦方向に沿って形成しても良いし、圧電センサーアレイ２００の電極配線パターン配置の都合により適宜選択することが可能である。

また、第１のドレイン電極１３と第２のソース電極２２とは出力線４３に接続され、縦方向に沿って並ぶ画素と出力線４３を共有するように作製した。第１のソース電極１２は、信号線４２に接続され、縦方向に沿って並ぶ画素と信号線４２を共有するように作製した。なお、本実施例において複数の信号線４２のそれぞれは端部において、各列の他の信号線４２に接続し、全部の画素の第１のソース電極１２に同じ電位が印加されるようにした。

本発明の実施例に係る圧電センサー１００および圧電センサー１０１の動作を確認するために、第１のゲート電極１１に−３Ｖを印加し、第１のソース電極１２に−５Ｖを印加し、第２のドレイン電極２３および共通電極５をグランドに接続した状態で、圧電体層４に荷重を加えて、第１のドレイン電極１３および第２のソース電極２２の電圧を測定することで、圧力によるセンサーの反応を確認した。圧電体層４への荷重はフォースゲージ（ＺＴＳ−５００Ｎ，イマダ製）を用いて実施し、荷重により圧電体層４に掛かる圧力が約２５０ｋＰａから約１０００ｋＰａの間で確認を行った。

さらに本発明の実施例に係る圧電センサーアレイ２００においては、走査線４１の選択時は−３Ｖ、走査線４１の非選択時には＋５Ｖを印加し、信号線４２には−５Ｖを印加した、また共通電極５および第２のドレイン電極２３の接続されている共通線４４はグランドに接続し、走査線４１の選択／非選択のタイミングと出力線４３の電位を観察することで、圧電センサーアレイ２００の動作の確認をおこなった。

図６は実施例１、２に係る圧電センサー１００、１０１に荷重を加えた際の電圧値を示すものであり、荷重により出力される電圧値が変化しており、フォースゲージで印加した圧力を忠実に電圧値として再現していることがわかる。また、圧電センサーアレイ２００についても、同様に圧力の印加により電圧値の出力が確認され、本発明の圧電センサー１００、１０１および圧電センサーアレイ２００が圧力センサーとして使用可能であることが示された。

さらに、本発明の圧電センサー１００、１０１および圧電センサーアレイ２００は、可撓性を有しており、センサーの曲げに応じて電圧を出力することが確認された。したがって、本発明の圧電センサー１００、１０１および圧電センサーアレイ２００が膜の形状の変位を検出するセンサーとしても利用可能であることが示された。また、温度の変化に対しても反応を示すことが確認された。これは今回圧電体層に用いた有機強誘電体材料が焦電性を有しているためであり、圧電体層４の圧電体として焦電性を有する材料を使用することにより、本発明の圧電センサー１００、１０１および圧電センサーアレイ２００を温度センサーとして応用できる可能性もある。さらに、有機強誘電体材料を〜１００Ｈｚ程度の環境振動に対しても敏感に反応することが知られており、本発明の圧電センサー１００、１０１および圧電センサーアレイ２００センサーも振動に対して反応を示すことが確認された。

以上のことから、本発明の圧電センサー１００、１０１は、圧力、曲げ、振動、温度に対して反応し、電圧値を出力する圧電センサーとして用いることが可能であり、本発明の圧電センサー１００、１０１をマトリックス状に配列し、圧電センサーアレイ２００とすることで面状の圧電センサーアレイを提供することが可能である。

本発明は、圧力、曲げ、振動、温度を検出するセンサー等に用いることができる。

１ 基板
２ ゲート絶縁層
３ 層間絶縁層
４ 圧電体層
５ 共通電極
１１ 第１のゲート電極
１２ 第１のソース電極
１３ 第１のドレイン電極
１４ 第１の半導体層
１５ センサー電極
１６ 第１の半導体保護層
２１ 第２のゲート電極
２２ 第２のソース電極
２３ 第２のドレイン電極
２４ 第２の半導体層
２６ 第２の半導体保護層
３１ 第３のゲート電極
３２ 第３のドレイン電極
３３ 第３のソース電極
３４ 第３の半導体層
３６ 第３の半導体保護層
４１ 走査線
４２ 信号線
４３ 出力線
４４ 共通線
５０ 第１の薄膜トランジスタ
５１ 第２の薄膜トランジスタ
５２ 第３の薄膜トランジスタ

Claims (10)

1. 絶縁性の基板と、前記基板の上に形成された複数の薄膜トランジスタと、複数の薄膜トランジスタ上に形成された、圧電体を含む圧電体層と、を有する圧電センサーであって、
   前記複数の薄膜トランジスタはいずれも、少なくともゲート電極、ゲート絶縁層、半導体層、ソース電極、ドレイン電極、および層間絶縁層を有しており、
   前記複数の薄膜トランジスタに含まれる第１の薄膜トランジスタの前記半導体層は、前記圧電体層と電気的に接続されるセンサー電極と前記第１の薄膜トランジスタの前記層間絶縁層を介して重畳しており、
   外部からの刺激により前記圧電体層に発生した電荷により、前記第１の薄膜トランジスタの特性を変化させることによって生じた前記第１の薄膜トランジスタの電流値の変化を、前記複数の薄膜トランジスタに含まれる第２の薄膜トランジスタによって電圧値に変換して出力する、圧電センサー。
2. 前記第１の薄膜トランジスタの前記ドレイン電極が前記第２の薄膜トランジスタの前記ソース電極に接続されている、請求項１に記載の圧電センサー。
3. 前記第２の薄膜トランジスタの前記ゲート電極と前記ドレイン電極とが接続されている、請求項１または２に記載の圧電センサー。
4. 前記第２の薄膜トランジスタの前記ゲート電極および前記ドレイン電極がグランドに接続されている、請求項１ないし請求項３のいずれかに記載の圧電センサー。
5. 前記複数の薄膜トランジスタに含まれる第３の薄膜トランジスタをさらに有しており、
   前記第３の薄膜トランジスタは、
   前記ドレイン電極が前記第２の薄膜トランジスタの前記ゲート電極に接続され、
   前記ソース電極が前記第２の薄膜トランジスタの前記ドレイン電極に接続されている、請求項１または請求項２に記載の圧電センサー。
6. 前記複数の薄膜トランジスタの前記半導体層がｐ型半導体であり、前記第２の薄膜トランジスタの前記ドレイン電極の電位が前記第１の薄膜トランジスタの前記ソース電極の電位よりも大きく、かつ一定である、
   請求項１ないし５のいずれかに記載の圧電センサー。
7. 前記複数の薄膜トランジスタの前記半導体層がｎ型半導体であり、前記第２の薄膜トランジスタの前記ドレイン電極の電位が前記第１の薄膜トランジスタの前記ソース電極の電位よりも小さく、かつ一定である、請求項１ないし５のいずれかに記載の圧電センサー。
8. 請求項１ないし請求項７のいずれかに記載の圧電センサーをマトリックス状に複数並べた圧電センサーアレイであり、
   配線として少なくとも複数の走査線、複数の信号線、複数の出力線を有しており、
   複数の前記圧電センサーのそれぞれは、
   第１の薄膜トランジスタのゲート電極が前記複数の走査線のいずれかに接続されており、
   第１の方向に沿って並ぶ他の前記圧電センサーと前記複数の走査線のいずれかを共有しており、
   前記第１の薄膜トランジスタのソース電極が前記複数の信号線のいずれかに接続されており、
   前記第１の方向と直行する第２の方向に沿って並ぶ他の前記圧電センサーと前記複数の信号線のいずれかを共有し、
   前記第１の薄膜トランジスタのドレイン電極が前記複数の出力線のいずれかに接続されており、
   前記第２の方向に沿って並ぶ他の前記圧電センサーと前記複数の出力線のいずれかを共有する、圧電センサーアレイ。
9. 前記複数の信号線ですべての前記圧電センサーに同一の電圧を印加することが可能な、請求項８に記載の圧電センサーアレイ。
10. 可撓性を有し、圧力、振動、温度、および曲げによる外部刺激の少なくともいずれかに反応して電圧値を出力し、圧電体層の任意の面において前記外部刺激の発生位置を検出することが可能である、請求項８または請求項９に記載の圧電センサーアレイ。

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