WO2012169731A2 - 3차원 구조를 가지는 낸드 플래시 메모리 - Google Patents

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nand flash
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    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
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    • H10D30/693—Vertical IGFETs having charge trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices

Definitions

  • the present invention relates to a nonvolatile memory, and more particularly to a NAND flash memory having a three-dimensional structure.
  • NAND flash memory is a representative nonvolatile memory.
  • research on high integration by reducing cell size has been actively conducted in recent years.
  • the leakage current of the silicon substrate due to the short channel effect increases.
  • a coupling effect between adjacent cells increases, a threshold voltage of adjacent cells changes, and thus, the reliability of memory device operation may be diminished.
  • the memory device having a three-dimensional cell structure greatly increases the degree of integration compared to the memory device having a two-dimensional cell structure, and has an advantage of solving short channel effects and interference effects.
  • a memory device having a three-dimensional cell structure has a disadvantage in that a manufacturing process is more complicated than that of a memory device having a two-dimensional cell structure, electrical connection with peripheral circuits is difficult, and an area required for metal contact is required.
  • a NAND flash memory device having a three-dimensional cell structure having a vertical stacked array transistor (VSAT) structure has been proposed.
  • the VSAT structure has advantages in that the fabrication method is simple, the metal contact is easy, and the area required for the metal contact is small, compared to the conventional NAND flash memory device having a three-dimensional cell structure.
  • the VSAT structure also has a disadvantage in that the drain current amount decreases as the number of vertically stacked cells increases or the number of strings increases, and the operation characteristics of the device below a threshold voltage are deteriorated.
  • electrons and holes are inefficiently trapped in charge trap layers on both gates.
  • An object of the present invention for solving the above problems is to provide a NAND flash memory device having a three-dimensional cell structure that can increase the degree of integration.
  • the gate stack region formed on the insulating film; A source region formed on the insulating layer and formed on one side of the gate stack region; And a drain region formed on the insulating film, the drain region being opposed to the source region with respect to the gate stack region, wherein the gate stack region is separated by a blocking insulating film over a center portion and is mutually centered around the blocking insulating film.
  • a NAND flash memory having a three-dimensional structure is characterized by including a plurality of opposing control gates.
  • a plurality of control gates are sequentially stacked with an interlayer insulating film interposed therebetween.
  • the blocking insulating layer penetrates the control gates in a direction perpendicular to the substrate.
  • the gate stack regions are separated from each other in a direction horizontal to the substrate, and alternately stacked with the interlayer insulating layer in a direction perpendicular to the substrate.
  • one cell transistor is formed around each separated control gate. This results in twice the cell density as compared with the structure without the interlayer insulating film. This allows a high degree of integration.
  • FIG. 1 is a cross-sectional view of a NAND flash memory having a three-dimensional structure according to a preferred embodiment of the present invention.
  • FIG. 2 to 5 are cross-sectional views illustrating a method of manufacturing a NAND flash memory having a three-dimensional structure shown in FIG. 1 according to a preferred embodiment of the present invention.
  • FIG. 6 is a graph illustrating electrical characteristics of a flash memory having a three-dimensional structure according to an exemplary embodiment of the present invention.
  • FIG. 7 is a graph illustrating an amount of change of a threshold voltage of a flash memory according to the number of control gates stacked in a three-dimensional flash memory according to an exemplary embodiment of the present invention.
  • FIG. 8 is a graph illustrating voltage swings and on-current levels according to the number of control gates stacked in a flash memory having a three-dimensional structure according to an exemplary embodiment of the present invention.
  • FIG. 1 is a cross-sectional view of a NAND flash memory having a three-dimensional structure according to a preferred embodiment of the present invention.
  • the NAND flash memory has a gate stack region 200, a source region 300, and a drain region 400 formed on the substrate 100.
  • an insulating film 110 is provided on the substrate 100.
  • the substrate 100 a conventional silicon substrate is used.
  • the insulating layer 110 may be any material as long as it is intended to achieve electrical insulation between the substrate 100 and the gate stack region 200.
  • silicon oxide is used as the insulating film 110.
  • the gate stack region 200 is provided on the insulating layer 110, and the source region 300 and the drain region 400 are provided on both side surfaces of the gate stack region 200.
  • the gate stack region 200 includes a multilayer control gate 210, a blocking insulating layer 220, a charge trap layer 230, a tunneling insulating layer 240, and a channel 250.
  • the multilayer control gate 210 includes a plurality of control gates 201, 203, 205, and 207 stacked in a direction perpendicular to the substrate 100. That is, the first interlayer insulating film 202 is provided on the first control gate 201, and the second control gate 203 is provided on the first interlayer insulating film 202. In addition, the central portion of the multilayer control gate 210 is partitioned by the blocking insulating film 209. Accordingly, in FIG. 1, the first control gate 201 and the second control gate 203 on the left side are separated from the third control gate 205 and the fourth control gate 207 on the right side.
  • the control gates 201, 203, 205, and 207 preferably include polycrystalline silicon or metal, and the interlayer insulating films 202, 204, 206, and 208 preferably include silicon nitride.
  • control gates 201, 203, 205, and 207 are stacked in a direction perpendicular to the substrate 100, and the blocking insulating layer 209 is partitioned in a direction parallel to the substrate.
  • a structure is formed in which the control gates 201, 203, 205, and 207 face each other in a direction horizontal to the substrate 100 with respect to the blocking insulating layer 209, and the interlayer is formed in a direction perpendicular to the substrate 100.
  • control gates 201, 203, 205, and 207 face around the insulating layers 202, 204, 206, and 208.
  • control gates 201, 203, 205, and 207 are stacked in two layers, but a plurality of stacked structures may be provided according to the exemplary embodiment.
  • the blocking insulating layer 220 is provided on the multilayer control gate 210.
  • the blocking insulating film 220 may be formed through a conventional deposition method, and is preferably composed of oxide films having a high dielectric constant.
  • the blocking insulating layer 220 is provided to surround the top and side surfaces of the multilayer control gate 210.
  • each of the control gates 201, 203, 205, and 207 partitioned into the interlayer insulating layers 202, 204, 206, and 208 and the blocking insulating layer 209 is in contact with the blocking insulating layer 220 only on one side thereof.
  • each of the control gates 201, 203, 205, and 207 is in contact with the blocking insulating layer 220 only on one side of the substrate 100 in a direction perpendicular to the substrate 100.
  • the charge trap layer 230 is provided on the blocking insulating layer 220.
  • the charge trap layer 230 is preferably silicon nitride or the like.
  • the charge trap layer 230 is provided in a shape surrounding the side and top of the blocking insulating film 220.
  • the tunneling insulating layer 240 is provided on the charge trap layer 230.
  • the tunneling insulating layer 240 preferably includes silicon oxide.
  • the tunneling insulating layer 240 is provided to surround the upper and side surfaces of the charge trap layer 230.
  • a channel 250 is provided on the tunneling insulating layer 240.
  • the channel 250 comprises polycrystalline silicon.
  • the channel 250 surrounds the top and side surfaces of the tunneling insulating layer 240.
  • the channel 250 may be provided to extend toward the source region 300 and the drain region 400. Therefore, a part of the channel 250 may be provided to cover a part of the insulating film 110 on the substrate 100. That is, the channel 250 is integrally formed with the source region 300 and the drain region 400. Therefore, the source region 300 and the drain region 400 may be formed through an ion implantation process for the channel on the insulating layer 110.
  • the source region 300 and the drain region 400 are provided at both sides of the gate stack region 200 described above.
  • the source region 300 and the drain region 400 are preferably regions heavily doped with a dopant.
  • FIG. 2 to 5 are cross-sectional views illustrating a method of manufacturing a NAND flash memory having a three-dimensional structure shown in FIG. 1 according to a preferred embodiment of the present invention.
  • an insulating film 110 is formed on the substrate 100.
  • the substrate 100 is preferably a silicon substrate.
  • any material suitable for the formation of the gate structure may be possible.
  • the insulating layer 110 is a material capable of performing electrical insulation with the substrate 100, any one may be used.
  • silicon oxide having a stabilized process may be used as the insulating film 110.
  • control gates 201, 203, 205, and 207 and interlayer insulating layers 202, 204, 206, and 208 are alternately stacked is formed on the insulating layer 110.
  • the control gates 201, 203, 205, and 207 made of polycrystalline silicon and the interlayer insulating layers 202, 204, 206, and 208 made of silicon nitride are alternately stacked.
  • the number of stacks depends on the number of bits to be implemented.
  • a conventional selective etching process for the stacked structure is performed.
  • the selective etching process is performed using a photolithography process.
  • the center portion of the stacked structure is opened through the etching process, and the outline of the multilayer control gate 210 is defined.
  • the blocking insulating layer 209 may be formed through a deposition process and a conventional etching process for a structure formed through an etching process.
  • any of the blocking insulating films 209 may be used as long as it is an insulator, but in this embodiment, it is preferable to include silicon oxide.
  • the multilayer control gate 210 may be provided directly on the insulating substrate.
  • the blocking insulating layer 220, the charge trap layer 230, and the tunneling insulating layer 240 are sequentially formed on the multilayer control gate 210.
  • a blocking insulating layer 220 surrounding side and top portions of the multilayer control gate 210 is formed.
  • the blocking insulating layer 220 is provided to prevent movement of charge trapped in the charge trap layer 230.
  • the blocking insulating film 220 preferably includes a material having a high dielectric constant (high-k).
  • the blocking insulating layer 220 may be made of aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), zirconium oxide (ZrO 2 ), hafnium aluminum oxide (HfAlO), or hafnium silicon oxide (HfSiO).
  • charge trap layers 230 are formed on upper and side surfaces of the blocking insulating layer 220.
  • the charge trap layer 230 preferably includes silicon nitride.
  • the tunneling insulating layer 240 is formed on the top and side surfaces of the charge trap layer 230.
  • the tunneling insulating layer 240 may be formed on the charge trap layer 230 through a conventional deposition process.
  • the tunneling insulating layer 240 preferably includes silicon oxide.
  • the blocking insulating layer 220 is not stacked on the insulating layer 110, but is removed by etching on the insulating layer 110.
  • the same is shown in the charge trap layer 230 and the tunneling insulating film 240.
  • the blocking insulating layer 220, the charge trap layer 230, and the tunneling insulating layer 240 are sequentially formed on the entire surface of the substrate 100 and the multilayer control gate 210, and the insulating layer is formed through batch etching.
  • the blocking insulating layer 220, the charge trap layer 230, and the tunneling insulating layer 240 on the 110 may be selectively removed.
  • polycrystalline silicon is coated on the structure illustrated in FIG. 4 to form a channel 250. Accordingly, the channel 250 is applied to the top and side surfaces of the tunneling insulating film 240 and the top of the insulating film 110.
  • the source region 300 and both sides of the gate stack region 200 are formed.
  • the drain region 400 is formed.
  • FIG. 6 is a graph illustrating electrical characteristics of a flash memory having a three-dimensional structure according to an exemplary embodiment of the present invention.
  • silicon oxide is used as the insulating layer 110 on the substrate 100 in FIG. 1.
  • the control gates 201, 203, 205, and 207 are polycrystalline silicon, and silicon nitride is used as the interlayer insulating films 202, 204, 206, and 208.
  • Materials and thicknesses of the films formed on the upper and side surfaces of the multilayer control gate 210 are as follows.
  • Silicon oxide is used as the blocking insulating film 220 and has a thickness of 8 nm.
  • the charge trap layer 230 includes silicon nitride and has a thickness of 8 nm.
  • silicon oxide is used as the tunneling insulating film 240 and has a thickness of 4 nm.
  • Channel 250 comprises polycrystalline silicon and is formed to a thickness of 20 nm.
  • Ids is relatively high when the blocking insulating film 209 is not started for the application of the same control gate voltage. This means that the blocking capability of the current in the initialization state is improved. That is, when the blocking insulating film 209 is introduced to form the same Ids, it can be seen that this can be achieved only by applying a low reverse bias.
  • FIG. 6 is a graph showing the voltage-current characteristics in the program state when the blocking insulating film 209 is not introduced in FIG. &Quot; " is a graph showing the voltage-current characteristics in the program state when the blocking insulating film 209 is introduced.
  • the case where the blocking insulating film 209 is introduced indicates low Ids. This means that the charge is trapped efficiently in the charge trap layer 230. Accordingly, it means that a high control gate voltage must be applied to obtain the same Ids as compared with the case where the blocking insulating film 209 is not introduced. This indicates that the flash memory of the present invention in which the blocking insulating film 209 is introduced through a program operation has a high blocking ability of current.
  • the flash memory of the three-dimensional structure according to the present invention has an operation characteristic similar to that of the conventional flash memory without the disclosure of the blocking insulating film. In other words, it can be seen that the operation characteristic to the normal flash memory is secured. This can be seen from the fact that the program and erase operations of the memory of the present invention show a characteristic graph similar to that of the conventional flash memory.
  • FIG. 7 is a graph illustrating an amount of change of a threshold voltage of a flash memory according to the number of control gates stacked in a three-dimensional flash memory according to an exemplary embodiment of the present invention.
  • the material and the thickness of the blocking insulating film, the material and the thickness of the charge trap layer, the material and the thickness of the tunneling insulating film, and the material and the thickness of the channel are the same as those described with reference to FIG. 6.
  • the materials of the control gate and the interlayer insulating film are the same as described with reference to FIG. 6.
  • FIG. 8 is a graph illustrating voltage swings and on-current levels according to the number of control gates stacked in a flash memory having a three-dimensional structure according to an exemplary embodiment of the present invention.
  • the material and the thickness of the blocking insulating film, the material and the thickness of the charge trap layer, the material and the thickness of the tunneling insulating film, and the material and the thickness of the channel are the same as those described with reference to FIG. 6.
  • the materials of the control gate and the interlayer insulating film are the same as described with reference to FIG. 6.
  • the subthreshold swing means a change in the gate voltage Vg with respect to a change in the current Ids between the drain and the source. That is, when the gate voltage Vg is changed while the voltage between the drain and the source is fixed, when the Ids changes rapidly, SS maintains a low value, and when the change of Ids is small, SS maintains a high value. Even if the number of control gates stacked in FIG. 8 is changed from 2 to 16, the change of SS is insignificant. It can be seen that the number of stacked control gates does not affect the operating characteristics between Vg and Ids.
  • the on-current characteristic is represented by " ⁇ ".
  • On-current refers to on-current flowing through a channel for voltage application between a specific drain-source under the turn-on conditions of the flash memory. A constant bias is applied between the drain and the source in the turned on state.
  • the number of stacked control gates increases, the length of the channel increases.
  • the on current exhibits a characteristic of decreasing with increasing channel.
  • the conventional flash memory without the blocking insulating layer exhibits low on-current characteristics. For example, when the number of stacked control gates is 2 under the conditions as shown in FIG. 6, the on current of the conventional flash memory without the blocking insulating layer is measured as 0.85 ⁇ 10 ⁇ 4 A. On the other hand, even if the flash memory according to the present embodiment has the same stacked control gate, the on current is measured to be 1.8 ⁇ 10 ⁇ 4 A. This indicates that the on current rises more than twice under the same conditions.
  • one gate stack region is divided into two groups of control gates through the blocking insulating layer.
  • Each control gate forms a respective cell transistor. Therefore, it has the advantage of obtaining twice the degree of integration as compared with the case where the blocking insulating film is not introduced in the same area.

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Abstract

기판으로부터 수직방향으로 신장되고, 다층의 적층구조를 가지는 낸드 플래시 메모리가 개시된다. 제어 게이트는 층간 절연막과 번갈아가며 형성된다. 또한, 제어 게이트는 차단 절연막을 통해 기판과 수평한 방향으로 분리된다. 따라서, 제어 게이트의 일측면만이 블로킹 절연막과 접촉한다. 이를 통해 하나의 스택 구조에서 양측으로 독립적인 전하의 트랩 동작이 가능해진다. 따라서, 플래시 메모리의 집적도는 향상되며, 전하의 제어 능력은 향상된다.

Description

3차원 구조를 가지는 낸드 플래시 메모리
본 발명은 비휘발성 메모리에 관한 것으로, 더욱 상세하게는 3차원 구조를 가지는 낸드 플래시 메모리에 관한 것이다.
낸드 플래시 메모리는 대표적인 비휘발성 메모리이다. 특히, 최근에는 셀 사이즈의 축소를 통한 고집적화에 대한 연구가 활발히 진행되고 있다. 그러나, 셀의 크기가 축소됨에 따라 단채널 효과에 의한 실리콘 기판의 누설 전류가 증가하는 문제가 발생한다. 또한, 셀과 셀 사이의 간격이 줄어듦에 따라 인접한 셀들 사이의 간섭효과(coupling effect)가 커지고, 인접 셀의 문턱전압이 변화되어 메모리 소자동작의 신뢰성이 희박해지는 문제가 발생한다.
이러한 문제들을 해결하기 위해 최근에는 3차원 셀 구조를 가지는 낸드 플래시 메모리 소자에 대한 연구가 활발히 진행되고 있다. 3차원 셀 구조의 메모리 소자는 2차원 셀 구조의 메모리 소자에 비해 집적도를 크게 증가시키며, 단채널 효과와 간섭효과를 해결할 수 있는 장점을 가진다. 그러나, 3차원 셀 구조의 메모리 소자는 2차원 셀 구조의 메모리 소자에 비해 제조공정이 복잡하고, 주변 회로와의 전기적 연결이 어려우며, 금속 접촉에 필요한 면적이 넓게 요구되는 단점을 가진다.
상술한 문제점을 해결하기 위해 VSAT(Vertical Stacked Array Transistor) 구조를 가지는 3차원 셀 구조의 낸드 플래시 메모리 소자가 제안되었다. VSAT 구조는 종래의 3차원 셀 구조를 가지는 낸드 플래시 메모리 소자에 비해 제작방법이 간단하고, 금속접촉이 용이하며, 금속접촉에 필요한 면적이 작다는 장점을 가진다. 그러나, VSAT 구조 또한 수직으로 적층한 셀의 개수가 증가하거나, 스트링의 개수가 증가할수록 드레인 전류량이 감소하고, 문턱 전압 이하에서의 소자의 동작특성이 저하되는 단점을 가진다. 또한, 프로그램과 소거 동작시, 게이트 양쪽의 전하 트랩층에 전자와 정공이 비효율적으로 포획되는 문제점을 가지고 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 집적도를 증가할 수 있는 3차원 셀 구조를 가지는 낸드 플래시 메모리 소자를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은, 절연막 상에 형성된 게이트 스택 영역; 상기 절연막 상에 형성되고, 상기 게이트 스택 영역의 일측에 형성된 소스 영역; 및 상기 절연막 상에 형성되고, 상기 게이트 스택 영역을 중심으로 상기 소스 영역에 대향하는 드레인 영역을 포함하고, 상기 게이트 스택 영역은, 중심부위의 차단 절연막에 의해 분리되고, 상기 차단 절연막을 중심으로 서로 대향하는 다수의 제어 게이트들을 포함하는 것을 특징으로 하는 3차원 구조를 가지는 낸드 플래시 메모리를 제공한다.
또한, 본 발명의 상기 목적은, 기판 상에 형성된 절연막; 상기 절연막 상에 형성된 소스 영역; 상기 절연막 상에 형성되고 상기 소스 영역에 대향하는 드레인 영역; 및 상기 절연막 상에 형성되고, 상기 소스 영역과 상기 드레인 영역 사이에 배치되며, 다수의 제어 게이트들이 상기 기판에 수직한 방향으로 적층되고, 인접한 상기 제어 게이트들은 상기 기판에 수직한 방향 및 상기 기판에 수평한 방향으로 상호간에 분리된 게이트 스택 영역을 포함하는 3차원 구조를 가지는 낸드 플래시 메모리의 제공을 통해서도 달성된다.
본 발명에 따르면, 다수의 제어 게이트들은 층간 절연막을 사이에 두고 순차적으로 적층된다. 또한, 기판에 수직한 방향으로 차단 절연막은 제어 게이트들을 관통한다. 따라서, 게이트 스택 영역은 기판에 수평한 방향으로 서로 대향하며 분리되고, 기판에 수직한 방향으로는 층간 절연막과 번갈아가며 적층된 양상을 가진다.
따라서, 각각의 분리된 제어 게이트를 중심으로 하나의 셀 트랜지스터가 형성된다. 이는 차단 절연막이 개재되지 않은 구조에 비해 2배의 셀 집적도를 가져온다. 이를 통해 높은 집적도를 얻을 수 있다.
또한, 게이트 스택 영역에서 기판에 수평한 방향으로 제어 게이트에 바이어스를 인가하더라도, 이와 대향하는 반대편 제어 게이트에 바이어스가 인가되어 비효율적인 전자-정공의 트랩동작이 발생되지 않는 잇점이 있다.
도 1은 본 발명의 바람직한 실시예에 따른 3차원 구조를 가지는 낸드 플래시 메모리의 단면도이다.
도 2 내지 도 5는 본 발명의 바람직한 실시예에 따라 상기 도 1에 도시된 3차원 구조를 가지는 낸드 플래시 메모리의 제조방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 바람직한 실시예에 따른 3차원 구조의 플래시 메모리의 전기적 특성을 도시한 그래프이다.
도 7은 본 발명의 바람직한 실시예에 따른 3차원 구조의 플래시 메모리에서 적층되는 제어 게이트의 수에 따른 플래시 메모리의 문턱전압의 변화량을 도시한 그래프이다.
도 8은 본 발명의 바람직한 실시예에 따른 3차원 구조의 플래시 메모리에서 적층되는 제어 게이트의 수에 따른 전압스윙과 온-전류 레벨을 도시한 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 1은 본 발명의 바람직한 실시예에 따른 3차원 구조를 가지는 낸드 플래시 메모리의 단면도이다.
도 1을 참조하면, 본 실시예에 따른 낸드 플래시 메모리는 기판(100) 상에 형성된 게이트 스택 영역(200), 소스 영역(300) 및 드레인 영역(400)을 가진다.
먼저, 기판(100) 상에는 절연막(110)이 구비된다. 기판(100)은 통상의 실리콘 기판이 사용된다. 또한, 절연막(110)은 기판(100)과 게이트 스택 영역(200)사이의 전기적 절연을 달성하기 위한 것이라면 어느 재질이나 사용가능할 것이다.
본 실시예에서는 실리콘 산화물이 절연막(110)으로 사용된다.
계속해서, 절연막(110) 상부에는 게이트 스택 영역(200)이 구비되고, 게이트 스택 영역(200)의 양 측면에는 소스 영역(300) 및 드레인 영역(400)이 구비된다. 게이트 스택 영역(200)은 다층 제어 게이트(210), 블로킹 절연막(220), 전하 트랩층(230), 터널링 절연막(240) 및 채널(250)을 포함한다.
다층 제어 게이트(210)는 기판(100)으로부터 수직한 방향으로 적층된 다수의 제어 게이트들(201, 203, 205, 207)을 포함한다. 즉, 제1 제어 게이트(201) 상부에는 제1 층간 절연막(202)이 구비되고, 제1 층간 절연막(202) 상부에는 제2 제어 게이트(203)가 구비된다. 또한, 다층 제어 게이트(210)의 중심 부위는 차단 절연막(209)으로 구획된다. 따라서, 상기 도 1에서 좌측의 제1 제어 게이트(201) 및 제2 제어 게이트(203)는 우측의 제3 제어 게이트(205) 및 제4 제어 게이트(207)와 분리된다. 상기 제어 게이트들(201, 203, 205, 207)은 다결정 실리콘 또는 금속을 포함함이 바람직하며, 상기 층간 절연막들(202, 204, 206, 208)은 실리콘 질화물을 포함함이 바람직하다.
따라서, 기판(100)에 수직한 방향으로 다수의 제어 게이트들(201, 203, 205, 207)이 적층되며, 기판에 수평한 방향으로는 차단 절연막(209)이 구획한다. 따라서, 차단 절연막(209)을 중심으로 기판(100)에 수평한 방향으로 제어 게이트들(201, 203, 205, 207)이 대향하는 구조가 형성되며, 기판(100)에 수직한 방향으로는 층간 절연막(202, 204, 206, 208)을 중심으로 제어 게이트들(201, 203, 205, 207)이 대향하는 양상이 개시된다.
본 실시예의 도 1에서는 제어 게이트(201, 203, 205, 207)의 적층이 2층으로 이루어진 것을 도시하나, 실시의 형태에 따라 다수개의 적층 구조들이 구비될 수 있다.
다층 제어 게이트(210) 상에는 블로킹 절연막(220)이 구비된다. 블로킹 절연막(220)은 통상의 증착방법을 통해 형성될 수 있으며, 고유전율의 산화막들로 구성됨이 바람직하다. 상기 블로킹 절연막(220)은 다층 제어 게이트(210)의 상부와 측면을 감싸는 양상으로 구비된다.
따라서, 층간 절연막(202, 204, 206, 208) 및 차단 절연막(209)으로 구획된 각각의 제어 게이트들(201, 203, 205, 207)은 일측면에서만 블로킹 절연막(220)과 접촉하게 된다. 특히, 각각의 제어 게이트들(201, 203, 205, 207)은 기판(100)에 수직한 방향의 일측면에서만 블로킹 절연막(220)과 접하는 구조가 된다.
또한, 블로킹 절연막(220) 상에는 전하 트랩층(230)이 구비된다. 상기 전하 트랩층(230)은 실리콘 질화물 등이 바람직하다. 또한, 전하 트랩층(230)은 블로킹 절연막(220)의 측면과 상부를 감싸는 형상으로 구비된다.
전하 트랩층(230) 상에는 터널링 절연막(240)이 구비된다. 상기 터널링 절연막(240)은 실리콘 산화물을 포함함이 바람직하다. 또한, 터널링 절연막(240)은 전하 트랩층(230)의 상부와 측면을 감싸는 양상으로 구비된다.
계속해서 터널링 절연막(240) 상에는 채널(250)이 구비된다. 상기 채널(250)은 다결정 실리콘을 포함한다. 상기 채널(250)은 터널링 절연막(240)의 상부와 측면을 감싸는 양상으로 구비된다. 또한, 상기 채널(250)은 소스 영역(300) 및 드레인 영역(400)을 향해 신장된 형태로 구비될 수 있다. 따라서, 채널(250)의 일부는 기판(100) 상의 절연막(110)의 일부를 커버하는 양상으로 구비될 수 있다. 즉, 상기 채널(250)은 소스 영역(300) 및 드레인 영역(400)과 일체로 형성된다. 따라서, 절연막(110) 상의 채널에 대한 이온 주입 공정을 통해 소스 영역(300) 및 드레인 영역(400)이 형성될 수 있다.
상술한 게이트 스택 영역(200)의 양측면에는 소스 영역(300) 및 드레인 영역(400)이 구비된다. 특히, 소스 영역(300)과 드레인 영역(400)은 도판트에 의해 고농도로 도핑된 영역임이 바람직하다.
도 2 내지 도 5는 본 발명의 바람직한 실시예에 따라 상기 도 1에 도시된 3차원 구조를 가지는 낸드 플래시 메모리의 제조방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100)상에 절연막(110)이 형성된다. 상기 기판(100)은 실리콘 기판임이 바람직하다. 다만, 게이트 구조물의 형성에 적합한 재질이라면 어느 것이나 가능할 것이다. 또한, 상기 절연막(110)은 기판(100)과의 전기적 절연을 수행할 수 있는 재질이라면, 어느 것이나 사용가능할 것이다. 예컨대, 공정이 안정화된 실리콘산화물이 절연막(110)으로 사용될 수 있다.
도 3을 참조하면, 상기 절연막(110) 상에는 제어 게이트(201, 203, 205, 207)와 층간 절연막(202, 204, 206, 208)이 교대로 적층된 구조가 형성된다. 예컨대, 다결정 실리콘의 재질을 가지는 제어 게이트(201, 203, 205, 207)와 실리콘 질화물의 재질을 가지는 층간 절연막(202, 204, 206, 208)은 번갈아가며 적층된다. 적층의 횟수는 구현하고자 하는 비트수에 따라 결정된다. 계속해서 적층된 구조물에 대한 통상의 선택적 식각공정이 수행된다. 선택적 식각공정은 포토리소그래피 공정을 이용하여 수행된다. 식각공정을 통해 적층된 구조물의 중심부위는 개방되고, 다층 제어 게이트(210)의 외곽은 정의된다.
이어서 적층된 구조물의 중심부위는 절연물로 매립되어 차단 절연막(209)이 형성된다. 이를 통해 다층 제어 게이트(210)는 2개의 구조물로 구획된다. 상기 차단 절연막(209)의 형성은 식각공정을 통해 형성된 구조물에 대해 절연물의 증착과 통상의 식각공정을 통해 형성될 수 있다. 또한, 상기 차단 절연막(209)은 절연체라면 어느 것이나 사용가능할 것이나, 본 실시예에서는 실리콘산화물을 포함함이 바람직하다.
또한, 하부의 기판(100)이 절연물로 이루어진 경우, 기판(100) 상의 별도의 절연막(110)은 형성되지 않아도 무방하다. 즉, 절연성 기판 상에 직접 다층 제어 게이트(210)가 구비될 수 있다.
도 4를 참조하면, 다층 제어 게이트(210) 상에 블로킹 절연막(220), 전하 트랩층(230) 및 터널링 절연막(240)을 순차적으로 형성한다.
먼저, 다층 제어 게이트(210)의 측면과 상부를 감싸는 블로킹 절연막(220)이 형성된다. 상기 블로킹 절연막(220)은 전하 트랩층(230)에 트랩된 전하의 이동을 방지하기 위해 구비된다. 특히, 상기 블로킹 절연막(220)은 고유전율(high-k)을 가지는 물질을 포함함이 바람직하다. 따라서, 상기 블로킹 절연막(220)은 알루미늄옥사이드(Al2O3), 하프늄옥사이드(HfO2), 지르코늄옥사이드(ZrO2), 하프늄알루미늄옥사이드(HfAlO) 또는 하프늄실리콘옥사이드(HfSiO) 등이 사용될 수 있다.
또한, 블로킹 절연막(220)의 상부 및 측면에는 전하 트랩층(230)이 형성된다. 상기 전하 트랩층(230)은 실리콘질화물을 포함함이 바람직하다.
전하 트랩층(230)의 상부 및 측면에는 터널링 절연막(240)이 형성된다. 상기 터널링 절연막(240)은 전하 트랩층(230) 상에 통상의 증착 공정을 통해서 형성될 수 있다. 상기 터널링 절연막(240)은 실리콘산화물을 포함함이 바람직하다.
또한, 상기 도 4에서는 블로킹 절연막(220)이 절연막(110) 상에 적층되지 않고, 절연막(110) 상부에서 식각을 통해 제거된 것으로 도시된다. 이는 전하 트랩층(230) 및 터널링 절연막(240)에서도 동일하게 도시된다. 다만, 본 실시예에서는 블로킹 절연막(220), 전하 트랩층(230) 및 터널링 절연막(240)을 기판(100) 및 다층 제어 게이트(210)의 전면에 순차적으로 형성하고, 일괄적인 식각을 통해 절연막(110) 상의 블로킹 절연막(220), 전하 트랩층(230) 및 터널링 절연막(240)을 선택적으로 제거할 수도 있다.
도 5를 참조하면, 도 4에 도시된 구조물 상에 다결정 실리콘을 도포하여 채널(250)을 형성한다. 따라서, 상기 채널(250)은 터널링 절연막(240)의 상부와 측면 및 절연막(110)의 상부에 도포된다.
이어서, 포토레지스트 공정을 이용하여 절연막(110) 상부의 다결정 실리콘을 노출시키는 포토레지스트 패턴을 형성한 후, 이온 주입 공정을 수행하면, 게이트 스택 영역(200)의 양 측면에 소스 영역(300) 및 드레인 영역(400)이 형성된다. 상술한 과정을 통해 상기 도 1에 도시된 3차원 입체구조를 가지는 플래시 메모리를 제조할 수 있다.
도 6은 본 발명의 바람직한 실시예에 따른 3차원 구조의 플래시 메모리의 전기적 특성을 도시한 그래프이다.
도 6을 참조하면, 상기 도 1에서 기판(100) 상에 절연막(110)으로는 실리콘산화물이 사용된다. 또한, 제어 게이트(201, 203, 205, 207)는 다결정 실리콘이며, 층간 절연막(202, 204, 206, 208)으로는 실리콘 질화물이 사용된다. 다층 제어 게이트(210)의 상부와 측면에 형성되는 막질들의 재질 및 두께는 다음과 같다.
블로킹 절연막(220)으로는 실리콘산화물이 이용되며, 8nm의 두께를 가진다. 또한, 전하 트랩층(230)은 실리콘질화물을 포함하고, 8nm의 두께를 가진다. 이외에 터널링 절연막(240)으로는 실리콘산화물이 사용되고, 4nm의 두께를 가진다. 채널(250)은 다결정실리콘을 포함하고 20nm의 두께로 형성된다.
상기 도 6에서 "○" 는 도 1에서 차단 절연막(209)이 형성되지 않은 경우의 초기화 상태의 전압-전류 특성을 도시한 것이며, "●"는 도 1에서 차단 절연막(209)의 도입을 통해 하나의 다층 제어 게이트(210)가 차단 절연막(209)에 의해 분리된 경우의 초기화 상태에서의 전압-전류 특성을 도시한 것이다.
이를 살펴보면, 동일한 제어 게이트 전압의 인가에 대해 차단 절연막(209)이 개시되지 않은 경우의 Ids가 상대적으로 높음을 알 수 있다. 이는 초기화 상태에서 전류의 차단능력이 향상되었음을 의미한다. 즉, 동일한 Ids를 형성하기 위해 차단 절연막(209)이 도입된 경우는 낮은 역바이어스의 인가만으로도 이를 실현할 수 있음을 알 수 있다.
또한, 도 6에서 "□" 는 상기 도 1에서 차단 절연막(209)이 도입되지 않은 경우, 프로그램 상태에서의 전압-전류 특성을 도시한 그래프이다. 또한, "■"는 차단 절연막(209)이 도입된 경우, 프로그램 상태에서의 전압-전류 특성을 도시한 그래프이다. 이를 살펴보면, 동일한 제어 게이트 전압이 인가되는 경우, 차단 절연막(209)이 도입된 경우가 낮은 Ids를 나타낸다. 이는 전하 트랩층(230)에 효율적으로 전하가 트랩된 상태임을 의미한다. 따라서, 차단 절연막(209)이 도입되지 않은 경우에 비해 동일한 Ids를 얻기 위해서는 높은 제어 게이트 전압이 인가되어야 함을 의미한다. 이는 프로그램 동작을 통해 차단 절연막(209)이 도입된 본 발명의 플래시 메모리가 전류의 높은 차단 능력을 가짐을 나타낸다.
또한, 본 발명에 따른 3차원 구조의 플래시 메모리는 차단 절연막의 개시가 없는 종래의 플래시 메모리의 동작특성과 유사한 동작특성을 가진다. 즉, 정상적인 플래시 메모리로의 동작특성을 확보하고 있음을 알 수 있다. 이는 본 발명의 메모리의 프로그램 및 소거 동작의 양상이 종래 플래시 메모리와 유사한 특성 그래프를 보이고 있음을 통해 알 수 있다.
도 7은 본 발명의 바람직한 실시예에 따른 3차원 구조의 플래시 메모리에서 적층되는 제어 게이트의 수에 따른 플래시 메모리의 문턱전압의 변화량을 도시한 그래프이다.
도 7을 참조하면, 블로킹 절연막의 재질 및 두께, 전하 트랩층의 재질 및 두께, 터널링 절연막의 재질 및 두께, 채널의 재질 및 두께는 상기 도 6에서 설명된 바와 동일하다. 또한, 제어 게이트와 층간 절연막의 재질도 상기 도 6에서 설명된 바와 동일하다.
적층되는 제어 게이트의 수가 2에서 16까지 변화하더라도, 트랜지스터를 형성하는 플래시 메모리의 문턱 전압(Vth)의 변화량은 일정한 것을 알 수 있다. 즉, 전하 트랩층에 전자를 트랩시키는 동작에 의해 증가되는 문턱전압의 변화량은 3.4V 내지 3.5V로 거의 변화없이 일정하게 유지되고 있음을 알 수 있다.
따라서, 다수의 제어 게이트가 층상 구조로 구현된다 하더라도, 프로그램 동작과 소거 동작에 따른 플래시 메모리의 데이터의 저장 및 읽기 동작에서는 문제가 발생하지 않으며, 다수의 제어 게이트의 적층에 의해 용이하게 멀티 레벨을 구현할 수 있음을 알 수 있다.
도 8은 본 발명의 바람직한 실시예에 따른 3차원 구조의 플래시 메모리에서 적층되는 제어 게이트의 수에 따른 전압스윙과 온-전류 레벨을 도시한 그래프이다.
도 8을 참조하면, 블로킹 절연막의 재질 및 두께, 전하 트랩층의 재질 및 두께, 터널링 절연막의 재질 및 두께, 채널의 재질 및 두께는 상기 도 6에서 설명된 바와 동일하다. 또한, 제어 게이트와 층간 절연막의 재질도 상기 도 6에서 설명된 바와 동일하다.
적층되는 제어 게이트의 수가 2에서 16까지 변화하는 경우, 서브스레쉬홀드 스윙(Subthreshold Swing : SS)은 제어 게이트가 증가함에 따라 다소 증가함을 알 수 있다. 서브스레쉬홀드 스윙은 드레인-소스 간의 전류 Ids의 변화에 대한 게이트 전압 Vg의 변화를 의미한다. 즉, 드레인-소스간의 전압이 고정된 상태에서 게이트 전압 Vg를 변경하는 경우, Ids가 급준하게 변하는 경우, SS는 낮은 값을 유지하고, Ids의 변화가 작은 경우, SS는 높은 값을 유지한다. 상기 도 8에서 적층되는 제어 게이트의 수가 2에서 16까지 변경되더라도, SS의 변화는 미미하다. 이는 제어 게이트의 적층수가 Vg와 Ids 사이의 동작특성에 영향을 미치지 않음을 알 수 있다.
또한, 온-전류(On-current) 특성은 "□"로 표시된다. 온-전류는 플래시 메모리의 턴온 조건에서 특정의 드레인-소스 간의 전압 인가에 대해 채널을 통해 흐르는 온 전류를 의미한다. 턴온 상태에서 드레인-소스 사이에 일정한 바이어스를 인가한다. 또한, 적층되는 제어 게이트의 수가 증가할수록 채널의 길이는 증가한다. 따라서, 온 전류는 채널의 증가에 의해 감소하는 특성을 나타낸다. 다만, 차단 절연막이 구비되지 않은 종래의 플래시 메모리는 낮은 온 전류 특성을 나타내었다. 예컨대, 상기 도 6과 같은 조건에서 적층 제어 게이트의 수가 2인 경우, 차단 절연막이 구비되지 않은 종래의 플래시 메모리의 온 전류는 0.85×10-4 A로 측정된다. 반면, 본 실시예에 따른 플래시 메모리는 동일한 적층 제어 게이트를 가진다 하더라도, 온 전류가 1.8×10-4 A로 측정된다. 이는 동일 조건에서 온 전류가 2배 이상 상승함을 나타낸다.
또한, 본 발명에서는 하나의 게이트 스택 영역은 차단 절연막을 통해 2 그룹의 제어 게이트들로 구분된다. 각각의 제어 게이트들은 각각의 셀 트랜지스터를 형성한다. 따라서, 동일한 면적에 차단 절연막이 도입되지 않은 경우에 비해 2배의 집적도를 획득할 수 있는 잇점을 가진다.

Claims (10)

  1. 절연막 상에 형성된 게이트 스택 영역;
    상기 절연막 상에 형성되고, 상기 게이트 스택 영역의 일측에 형성된 소스 영역; 및
    상기 절연막 상에 형성되고, 상기 게이트 스택 영역을 중심으로 상기 소스 영역에 대향하는 드레인 영역을 포함하고,
    상기 게이트 스택 영역은,
    중심부위의 차단 절연막에 의해 분리되고, 상기 차단 절연막을 중심으로 서로 대향하는 다수의 제어 게이트들을 포함하는 것을 특징으로 하는 3차원 구조를 가지는 낸드 플래시 메모리.
  2. 제1항에 있어서, 상기 게이트 스택 영역은,
    상기 제어 게이트와 층간 절연막이 순차적으로 적층된 다층 제어 게이트;
    상기 다층 제어 게이트의 측면과 상면에 형성된 블로킹 절연막;
    상기 블로킹 절연막의 측면과 상면에 형성된 전하 트랩층;
    상기 전하 트랩층의 측면과 상면에 형성된 터널링 절연막; 및
    상기 터널링 절연막의 측면과 상면에 형성된 채널을 포함하는 것을 특징으로 하는 3차원 구조를 가지는 낸드 플래시 메모리.
  3. 제2항에 있어서, 상기 다층 제어 게이트는 상기 차단 절연막을 더 포함하고, 상기 차단 절연막에 의해 상기 기판의 수평 방향으로 분리되는 것을 특징으로 하는 3차원 구조를 가지는 낸드 플래시 메모리.
  4. 제2항에 있어서, 상기 소스 영역 또는 상기 드레인 영역은, 다결정 실리콘을 포함하고, 상기 채널과 일체로 형성되는 것을 특징으로 하는 3차원 구조를 가지는 낸드 플래시 메모리.
  5. 제4항에 있어서, 상기 소스 영역 또는 상기 드레인 영역은 상기 절연막 상의 채널에 대한 이온주입에 의해 형성되는 것을 특징으로 하는 3차원 구조를 가지는 낸드 플래시 메모리.
  6. 제2항에 있어서, 상기 차단 절연막은 상기 제어 게이트들 및 상기 층간 절연막을 관통하여 형성되고, 상기 절연막 상부까지 신장되는 것을 특징으로 하는 3차원 구조를 가지는 낸드 플래시 메모리.
  7. 기판 상에 형성된 절연막;
    상기 절연막 상에 형성된 소스 영역;
    상기 절연막 상에 형성되고 상기 소스 영역에 대향하는 드레인 영역; 및
    상기 절연막 상에 형성되고, 상기 소스 영역과 상기 드레인 영역 사이에 배치되며, 다수의 제어 게이트들이 상기 기판에 수직한 방향으로 적층되고, 인접한 상기 제어 게이트들은 상기 기판에 수직한 방향 및 상기 기판에 수평한 방향으로 상호간에 분리된 게이트 스택 영역을 포함하는 3차원 구조를 가지는 낸드 플래시 메모리.
  8. 제7항에 있어서, 상기 게이트 스택 영역은,
    상기 제어 게이트와 층간 절연막이 순차적으로 적층된 다층 제어 게이트;
    상기 다층 제어 게이트의 측면과 상면에 형성된 블로킹 절연막;
    상기 블로킹 절연막의 측면과 상면에 형성된 전하 트랩층;
    상기 전하 트랩층의 측면과 상면에 형성된 터널링 절연막; 및
    상기 터널링 절연막의 측면과 상면에 형성된 채널을 포함하는 것을 특징으로 하는 3차원 구조를 가지는 낸드 플래시 메모리.
  9. 제8항에 있어서, 상기 다층 제어 게이트는 상기 제어 게이트들 및 상기 층간 절연막을 관통하여 형성되는 차단 절연막을 더 포함하고, 상기 차단 절연막은 상기 절연막 상부까지 신장되는 것을 특징으로 하는 3차원 구조를 가지는 낸드 플래시 메모리.
  10. 제9항에 있어서, 상기 제어 게이트들은 상기 기판에 수평한 방향의 일측면으로만 상기 블로킹 절연막과 접하는 것을 특징으로 하는 3차원 구조를 가지는 낸드 플래시 메모리.
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