WO2012160800A1

WO2012160800A1 - 半導体装置の製造方法

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Publication number: WO2012160800A1
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Inventors: 正樹齊藤
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Publication date: 2012-11-29
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Abstract

　多階調マスクを用いて、相対的に厚い厚膜部（47a）を一方側に、相対的に薄い薄膜部（47b）を他方側に有するレジスト層（46a）を形成し、先に成膜した導電膜（44）をレジスト層（46a）をマスクとして等方性エッチングすることで、半導体層（12a）対応箇所にレジスト層（46a）より幅狭にゲート電極（15a）を形成してレジスト層（46a）にゲート電極（15a）の両側方に張出部（48）を構成し、次いで薄膜部（47b）全体を除去すると共に厚膜部（47a）を薄膜化し、残ったレジスト層（46a）及びゲート電極（15a）をマスクとして半導体層（12a）に不純物を注入する。

Description

半導体装置の製造方法

　本発明は、片側にＬＤＤ（Lightly Doped Drain）領域を有するＬＤＤ構造の薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと称する）を備えた半導体装置の製造方法に関し、特に、フォトマスクの削減及び製造工数の低減技術に関するものである。

　ＴＦＴを備える半導体装置は、ＩＣ（Integrated Circuit）などの電子回路を備える電子デバイスに広く利用されており、例えば、アクティブマトリクス駆動方式の液晶表示装置や有機ＥＬ（Electro Luminescence）表示装置などの各種表示装置にアクティブマトリクス基板として用いられている。

　この半導体装置は、ＴＦＴの半導体層をポリシリコン（ｐ－Ｓｉ）により形成した場合、当該半導体層をアモルファスシリコン（ａ－Ｓｉ）により形成した場合に比べてキャリア移動度が大きいので、高速動作が可能になる。このポリシリコンからなる半導体層を備えたＴＦＴで駆動回路や電源回路などの周辺回路を構成すれば、該周辺回路をアクティブマトリクス基板に一体的に作り込むことが可能になる。

　このようなポリシリコンからなる半導体層を備えたＴＦＴには、トップゲート型（コプラナー型とも呼ばれる）の構造が採用されることが多い。一般的なトップゲート型のＴＦＴは、ベース基板上に設けられた半導体層と、該半導体層を覆うゲート絶縁膜と、該ゲート絶縁膜を介して半導体層の中央部分に重なるように設けられたゲート電極とを備えている。そして、上記半導体層には、ゲート電極対応箇所にチャネル領域が、該チャネル領域の両側方に不純物が高濃度に注入されたソース領域又はドレイン領域として機能する高濃度不純物領域がそれぞれ形成されている。

　このトップゲート型のＴＦＴには、ホットキャリアによる特性劣化を防止するためにドレイン領域の電界緩和構造として、ＬＤＤ構造が好適に採用される場合がある。このＬＤＤ構造のＴＦＴは、半導体層におけるチャネル領域と各高濃度不純物領域との間にＬＤＤ領域と呼ばれる低濃度不純物領域を有し、該低濃度不純物領域によってドレイン領域における電界を緩和してホットキャリアの発生を抑えるようになっている。以下、このようにチャネル領域の両側に低濃度不純物領域を有するＬＤＤ構造のＴＦＴを両側ＬＤＤ構造のＴＦＴと称する。

　両側ＬＤＤ構造のＴＦＴでは、本来ホットキャリアの耐性向上に不要なソース領域側にも低濃度不純物領域が形成されている。このため、ソース領域側に設けられた低濃度不純物領域の抵抗はＴＦＴの動作上においてオン時のソース領域とドレイン領域との間に直列に接続されることになり、この抵抗分だけＴＦＴのオン電流が低下して、動作速度が落ちる問題がある。

　そこで、両側ＬＤＤ構造のＴＦＴよりもオン電流特性の向上を図る構造のＴＦＴとして、ドレイン領域側のみに低濃度不純物領域を有するＬＤＤ構造のＴＦＴが知られている。以下、このようにチャネル領域の片側のみに低濃度不純物領域を有するＬＤＤ構造のＴＦＴを片側ＬＤＤ構造のＴＦＴと称する。

　片側ＬＤＤ構造のＴＦＴを備えた半導体装置は、ゲート電極を形成した後に、該ゲート電極の片側側部、つまり半導体層における低濃度不純物領域の形成箇所を覆うレジスト層を形成し、該レジスト層をマスクとして半導体層に不純物を高濃度に注入する工程と、上記レジスト層を除去した後にゲート電極をマスクとして半導体層に不純物を低濃度に注入する工程とを行って、製造することができる。

　このような製造方法では、高濃度不純物注入用に低濃度不純物領域形成箇所でマスクとして機能するレジスト層を形成するためにフォトマスクを追加する必要があり、工程数が増加すると共に、コストアップになるという問題があった。この問題は、上記両側ＬＤＤ構造のＴＦＴを備えた半導体層においても同様に生じる。

　そこで、ＬＤＤ構造のＴＦＴを備えた半導体装置の製造方法に関して、フォトマスクの削減及び工程数の低減を可能にする手法が従来から提案されている。

　例えば、特許文献１には、ウェットエッチングで導電膜をパターニングすることによりゲート電極を形成し、該ゲート電極の形成に用いたレジスト層をマスクとして半導体層に不純物を高濃度に注入し、次いで、レジスト層を除去した後にゲート電極をマスクとして半導体層に不純物を低濃度に注入することが開示されている。この製造方法によれば、ゲート電極の形成の際に起こるサイドエッチングによりゲート電極がレジスト層内側に後退して該レジスト層よりも幅狭に形成されるので、１回目の不純物注入によって形成する各高濃度不純物領域とチャネル領域との間に不純物が注入されないオフセット領域を設けることができ、該各オフセット領域に、２回目の不純物注入によって低濃度不純物領域を形成することができる。

　また、特許文献２には、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスク又はレクチルをゲート電極形成用のフォトリソグラフィー工程に適用して膜厚の厚い厚膜部分と該厚膜部分よりも膜厚の薄い薄膜部分とを片側側部に有する非対称のレジストパターンを形成し、これを利用してドライエッチングにより段差を有するゲート電極を形成し、その後に、ゲート電極の膜厚の薄い部分を通過させて半導体層に不純物元素を注入することにより、自己整合的に低濃度不純物領域（ＬＤＤ領域）を形成することが開示されている。

特開２００１－８５６９５号公報特開２００７－１９４９０号公報

　しかしながら、上記特許文献１の製造方法では、上述したサイドエッチングによるゲート電極の後退が全てのゲート電極の両側において一様に起こるため、１回目の不純物注入によってチャネル領域の両側方にオフセット領域が形成され、２回目の不純物注入によって両オフセット領域に低濃度不純物領域が形成される。したがって、必然的に全てのＴＦＴが両側ＬＤＤ構造となるので、半導体層への不純物注入をＬＤＤ構造の種類別に分けて行わないことには、チャネル領域の片側のみに低濃度不純物領域を形成できず、片側ＬＤＤ構造のＴＦＴを形成することができない。

　さりとて、特許文献１の製造方法を採用した上で、両側ＬＤＤ構造のＴＦＴを構成する半導体層への不純物注入と、片側ＬＤＤ構造のＴＦＴを構成する半導体層への不純物注入とを別個に行うとすると、ゲート電極もＬＤＤ構造の種類別に別々の工程で形成しなければならず、製造工程が煩雑になる上に、結局は、フォトマスクを追加せざるを得なくなり、工程数も増加し、コストアップになってしまう。

　また、上記特許文献２の製造方法では、半導体層におけるチャネル領域の片側のみに低濃度不純物領域を形成可能であるものの、該低濃度不純物領域の線幅が、ゲート電極形成用のレジスト層の線幅及び膜厚のばらつき、さらにドライエッチングによるゲート電極の線幅ばらつきによって大きく変動する。その上、低濃度不純物領域のシート抵抗についても、膜厚の薄いゲート電極部分越しに不純物の注入を行うため、その注入濃度がゲート電極の膜厚のばらつきに影響を受けて変動する。このように同製造方法では、ＴＦＴ特性がばらつく要因が多過ぎて、良好な特性を有する片側ＬＤＤ構造のＴＦＴを安定して製造することが困難である。

　上述した諸問題は、ドレイン領域側のみにチャネル領域と不純物濃度が同一のオフセット領域が設けられたオフセット構造のＴＦＴを製造する場合にも同様に生じる。以下、このようにチャネル領域の片側のみにオフセット領域を有するオフセット構造のＴＦＴを片側オフセット構造のＴＦＴと称する。

　本発明は、斯かる点に鑑みてなされたものであり、その目的とするところは、片側ＬＤＤ構造あるいは片側オフセット構造のＴＦＴにおいて良好な特性を安定して得ると共に、該ＴＦＴを備えた半導体装置を少ない枚数のフォトマスクで工程数を抑えて低コストに製造することにある。

　上記の目的を達成するために、この発明は、ゲート電極形成用のレジスト層と、半導体層への不純物注入用のマスクとして機能するレジスト層とを一枚のフォトマスクで形成し、且つＴＦＴ特性がばらつく要因を極力少なくするように工夫したものである。

　具体的には、本発明は、片側ＬＤＤ構造あるいは片側オフセット構造のＴＦＴを備えた半導体装置を製造する方法を対象とし、以下の解決手段を講じたものである。

　すなわち、第１の発明は、ベース基板上に半導体膜を成膜し、該半導体膜をパターニングすることにより、半導体層を形成する半導体層形成ステップと、上記半導体層を覆うようにゲート絶縁膜を成膜するゲート絶縁膜成膜ステップと、上記ゲート絶縁膜上にゲート電極形成用の導電膜を成膜する導電膜成膜ステップと、上記導電膜上に感光性樹脂膜を成膜する感光性樹脂膜成膜ステップと、上記感光性樹脂膜に対して照射される露光量を多階調マスクを用いて制御して露光処理を行った後に現像処理を行うことにより、上記感光性樹脂膜をパターニングして、上記半導体層対応箇所の一部に対し、相対的に厚い厚膜部を一方側に、相対的に薄い薄膜部を他方側に有するレジスト層を形成する感光性樹脂膜パターニングステップと、上記レジスト層をマスクとして上記導電膜を等方性を有するエッチングでパターニングすることにより、上記半導体層対応箇所に上記レジスト層よりも幅狭にゲート電極を形成すると共に、上記レジスト層に上記ゲート電極の両側方に庇状に張り出した張出部を構成する導電膜パターニングステップと、上記張出部を有するレジスト層を上記厚膜部構成部分である上記ゲート電極の片側側部だけに上記張出部が張り出す形状にする薄膜部除去ステップと、上記薄膜部除去ステップの後に、上記レジスト層をマスクとして上記半導体層に対し、該半導体層の導電型とは異なる導電型の不純物を注入することにより、上記半導体層において、上記ゲート電極対応箇所の一側方に該ゲート電極対応箇所から上記張出部の張り出し分に相当する間隔をあけて、上記ゲート電極対応箇所の他側方に該ゲート電極対応箇所と間隔をあけずに不純物注入領域をそれぞれ形成する不純物注入ステップとを含むことを特徴とする。

　この第１の発明では、感光性樹脂膜パターニングステップにて、半導体層形成箇所の一部に対し、厚膜部及び薄膜部を有して一方側と他方側とで厚さの異なるレジスト層が形成される。次いで、導電膜パターニングステップにて、レジスト層をマスクとして等方性を有するエッチングによりゲート電極が形成されると共に、レジスト層にゲート電極の両側方に張り出した張出部が構成される。さらに、薄膜部除去ステップにて、厚膜部と薄膜部との厚さの差を利用して、レジスト層がゲート電極の片側側部だけに張出部が張り出す形状とされる。そして、不純物注入ステップにて、上記薄膜部除去ステップを経たレジスト層をマスクとして半導体層に不純物を注入することにより、該半導体層におけるチャネル領域の両側方に不純物注入領域が形成される。このとき、レジスト層の張出部がゲート電極の片側側部だけに張り出しているので、半導体層におけるゲート電極対応箇所の一側方の不純物注入領域のみが該ゲート電極対応箇所から間隔をあけて形成される。

　これら各ステップによれば、一枚のフォトマスク（多階調マスク）で２パターンのレジストパターン、つまり、薄膜部除去ステップ前のレジスト層からなる第１のレジストパターンと、薄膜部除去ステップ後の薄膜化された厚膜部構成部分だけのレジスト層からなる第２のレジストパターンとが形成される。そして、第１のレジストパターンがゲート電極形成用のマスクとして、第２のレジストパターンが半導体層への不純物注入に際して低濃度不純物領域あるいはオフセット領域形成箇所でのマスクとしてそれぞれ用いられる。これにより、ゲート電極形成用のレジスト層と、半導体層への不純物注入用のレジスト層との形成に必要なフォトマスクが一枚で済む。すなわち、ゲート電極形成用のレジスト層とは別個に半導体層への不純物注入用のレジスト層を形成せずに済むので、フォトマスクの枚数削減と共に工程数も低減される。

　しかも、低濃度不純物領域あるいはオフセット領域の線幅ばらつきの要因としては、サイドエッチングによるゲート電極の線幅ばらつきが支配的になり、他に当該低濃度不純物領域あるいはオフセット領域の線幅に大きく影響を及ぼす要因がなくなるので、低濃度不純物領域あるいはオフセット領域の線幅ばらつきが抑えられる。これにより、ＴＦＴ特性のばらつきを十分に抑えて、良好な特性の片側ＬＤＤ構造あるいは片側オフセット構造のＴＦＴが安定して得られる。

　したがって、片側ＬＤＤ構造あるいは片側オフセット構造のＴＦＴにおいて良好な特性を安定して得ると共に、該ＴＦＴを備えた半導体装置を少ない枚数のフォトマスクで工程数を抑えて低コストに製造することが可能になる。

　第２の発明は、第１の発明の半導体装置の製造方法において、上記不純物注入ステップでは、上記不純物注入領域を形成すると共に、上記半導体層における上記ゲート電極対応箇所にチャネル領域を、これら不純物注入領域とチャネル領域との間に上記不純物が注入されないオフセット領域を形成し、上記オフセット領域には、上記不純物注入領域形成後の工程においても不純物を注入しないことを特徴とする。

　この第２の発明では、不純物注入ステップにて、不純物が注入されずにチャネル領域と不純物濃度が同一のオフセット領域（張出部対応領域）が半導体層に形成される。そして、このオフセット領域に対してその後の工程においても不純物を注入せずに、該オフセット領域をそのままにするので、片側オフセット構造のＴＦＴを備えた半導体装置を製造することができる。

　これによれば、片側ＬＤＤ構造のＴＦＴを形成する場合には、不純物注入ステップの後にさらに上記オフセット領域に不純物を低濃度に注入する低濃度不純物注入ステップを行う必要があるのに対し、該低濃度不純物注入ステップが不要であるので、片側ＬＤＤ構造のＴＦＴを形成する場合に比べて、工程数を良好に抑えて、より安価に半導体装置を製造することが可能になる。

　第３の発明は、第１の発明の半導体装置の製造方法において、上記不純物注入ステップを高濃度不純物注入ステップとし、上記高濃度不純物注入ステップでは、上記不純物注入領域として高濃度不純物領域を形成し、上記高濃度不純物注入ステップの後に、残りの上記レジスト層を除去するレジスト層除去ステップと、上記レジスト層除去ステップの後に、上記ゲート電極をマスクとして上記半導体層に上記高濃度不純物注入ステップと同型の不純物を注入することにより、上記半導体層において、上記ゲート電極対応箇所にチャネル領域を、該チャネル領域の片側側方の上記高濃度不純物領域との間に低濃度不純物領域をそれぞれ形成する低濃度不純物注入ステップとをさらに含むことを特徴とする。

　この第３の発明では、レジスト層除去ステップにてレジスト層が除去され、その後に、低濃度不純物注入ステップにてゲート電極をマスクとした半導体層への不純物注入により低濃度不純物領域が形成される。これら各ステップを行うことにより片側ＬＤＤ構造のＴＦＴを備えた半導体装置を製造することができる。片側ＬＤＤ構造のＴＦＴは、片側オフセット構造のＴＦＴにおけるオフセット領域の線幅の最適範囲に比べて低濃度不純物領域の線幅の最適範囲が広く、設計の余裕度が格段に高いので、高オン電流と低オフ電流とを両立させた良好なＴＦＴを容易に実現することができる。したがって、片側オフセット構造のＴＦＴを備えた半導体装置を製造する場合に比べて、半導体装置の動作不良をより確実になくすことが可能になる。

　さらに、ゲート絶縁膜のみを介して半導体層に不純物の注入を行うので、低濃度不純物領域のシート抵抗のばらつきが、上記特許文献２に記載の如くゲート電極越しに不純物の注入を行う場合に比べて抑えられる。これにより、ＴＦＴ特性がばらつく要因を極力少なくして、良好な特性の片側ＬＤＤ構造のＴＦＴが安定して得られる。

　第４の発明は、ベース基板上に半導体膜を成膜し、該半導体膜をパターニングすることにより、第１半導体層及び第２半導体層を形成する半導体層形成ステップと、上記第１半導体層及び第２半導体層を覆うようにゲート絶縁膜を成膜するゲート絶縁膜成膜ステップと、上記ゲート絶縁膜上にゲート電極形成用の導電膜を成膜する導電膜成膜ステップと、上記導電膜上に感光性樹脂膜を成膜する感光性樹脂膜成膜ステップと、上記感光性樹脂膜に対して照射される露光量を多階調マスクを用いて制御して、上記第１半導体層対応箇所の一部に対し、相対的に厚い厚膜部を一方側に、相対的に薄い薄膜部を他方側に有する第１レジスト層を形成すると共に、上記第２半導体層対応箇所の一部に上記薄膜部よりも厚い第２レジスト層を形成する感光性樹脂膜パターニングステップと、上記第１レジスト層及び第２レジスト層をマスクとして上記導電膜を等方性を有するエッチングでパターニングすることにより、上記第１半導体層対応箇所及び第２半導体層対応箇所に、対応する上記第１レジスト層又は第２レジスト層よりも幅狭にゲート電極をそれぞれ形成すると共に、上記第１レジスト層及び第２レジスト層に上記ゲート電極の両側方に庇状に張り出した張出部をそれぞれ構成する導電膜パターニングステップと、上記第１レジスト層を上記厚膜部構成部分である上記ゲート電極の片側側部だけに上記張出部が張り出す形状にすると共に、上記第２レジスト層を薄膜化して残す薄膜部除去ステップと、上記薄膜部除去ステップの後に、上記第１レジスト層をマスクとして上記第１半導体層に、上記第２レジスト層をマスクとして上記第２半導体層に、当該両半導体層の導電型とは異なる導電型の不純物をそれぞれ注入することにより、上記第１半導体層において、上記ゲート電極対応箇所の一側方に該ゲート電極対応箇所から上記張出部の張り出し分に相当する間隔をあけて、上記ゲート電極対応箇所の他側方に該ゲート電極対応箇所と間隔をあけずに不純物注入領域をそれぞれ形成すると共に、上記第２半導体層における上記ゲート電極対応箇所の両側方に該ゲート電極対応箇所から上記張出部の張り出し分に相当する間隔をあけて不純物注入領域を形成する不純物注入ステップとを含むことを特徴とする。

　この第４の発明でも、上記第１の発明と同様な各ステップを経て、第１半導体層におけるゲート電極対応箇所の一側方の不純物注入領域のみが該ゲート電極対応箇所から間隔をあけて形成されるので、片側ＬＤＤ構造あるいは片側オフセット構造のＴＦＴにおいて良好な特性を安定して得ると共に、該ＴＦＴを備えた半導体装置を少ない枚数のフォトマスクで工程数を抑えて低コストに製造することが可能になる。

　また、この第４の発明では、感光性樹脂膜パターニングステップにて、第２半導体層対応箇所の一部に第１半導体層対応箇所に形成した第１レジスト層の薄膜部よりも厚い第２レジスト層が形成される。次いで、導電膜パターニングステップにて、第２半導体層対応箇所にゲート電極が形成されると共に、第２レジスト層にゲート電極の両側方に張り出した張出部が構成される。さらに、薄膜部除去ステップにて、第２レジスト層が薄膜化されて残される。そして、不純物注入ステップにて、薄膜化された第２レジスト層をマスクとして第２半導体層に不純物を注入することにより、該半導体層におけるチャネル領域の両側方に不純物注入領域が形成される。このとき、レジスト層の張出部はゲート電極の両側部に張り出しているので、第２半導体層におけるゲート電極対応箇所の両側方の各不純物注入領域が該ゲート電極対応箇所から間隔をあけて形成される。

　これら各ステップによれば、第１半導体層が構成する片側ＬＤＤ構造あるいは片側オフセット構造のＴＦＴと、第２半導体層が構成する両側ＬＤＤ構造あるいは両側オフセット構造のＴＦＴとを併せて形成することが可能である。片側ＬＤＤ構造あるいは片側オフセット構造のＴＦＴと両側ＬＤＤ構造あるいは両側オフセット構造のＴＦＴとを組み合わせれば形成可能な回路の種類が大幅に増えるので、これら両構造のＴＦＴを併せて形成可能なことは回路設計上のメリットが大きい。そして、要求される特性に応じたＴＦＴを適宜採用して回路を構成することで、優れた性能を有する半導体装置を実現可能である。

　第５の発明は、ベース基板上に半導体膜を成膜し、該半導体膜をパターニングすることにより、第１半導体層及び第２半導体層を形成する半導体層形成ステップと、上記第１半導体層及び第２半導体層を覆うようにゲート絶縁膜を成膜するゲート絶縁膜成膜ステップと、上記ゲート絶縁膜上にゲート電極形成用の導電膜を成膜する導電膜成膜ステップと、上記導電膜上に感光性樹脂膜を成膜する感光性樹脂膜成膜ステップと、上記感光性樹脂膜に対して照射される露光量を多階調マスクを用いて制御して、上記第１半導体層対応箇所の一部に対し、相対的に厚い厚膜部を一方側に、相対的に薄い薄膜部を他方側に有する第１レジスト層を形成すると共に、上記第２半導体層対応箇所の一部に上記薄膜部と同等かそれ以下の厚さの第２レジスト層を形成する感光性樹脂膜パターニングステップと、上記第１レジスト層及び第２レジスト層をマスクとして上記導電膜を等方性を有するエッチングでパターニングすることにより、上記第１半導体層対応箇所及び第２半導体層対応箇所に、対応する上記第１レジスト層及び第２レジスト層よりも幅狭にゲート電極をそれぞれ形成すると共に、上記第１レジスト層及び第２レジスト層に上記ゲート電極の両側方に庇状に張り出した張出部をそれぞれ構成する導電膜パターニングステップと、上記第１レジスト層を上記厚膜部構成部分である上記ゲート電極の片側側部だけに上記張出部が張り出す形状にすると共に、上記第２レジスト層の全体を除去する薄膜部除去ステップと、上記薄膜部除去ステップの後に、上記第１レジスト層をマスクとして上記第１半導体層に、上記ゲート電極をマスクとして上記第２半導体層に、当該両半導体層の導電型とは異なる導電型の不純物をそれぞれ注入することにより、上記第１半導体層において、上記ゲート電極対応箇所の一側方に該ゲート電極対応箇所から上記張出部の張り出し分に相当する間隔をあけて、上記ゲート電極対応箇所の他側方に該ゲート電極対応箇所と間隔をあけずに不純物注入領域をそれぞれ形成すると共に、上記第２半導体層における上記ゲート電極対応箇所の両側方に該ゲート電極対応箇所と間隔をあけずに不純物注入領域を形成する不純物注入ステップとを含むことを特徴とする。

　この第５の発明でも、上記第１の発明と同様な各ステップを経て、第１半導体層におけるゲート電極対応箇所の一側方の不純物注入領域のみが該ゲート電極対応箇所から間隔をあけて形成されるので、片側ＬＤＤ構造あるいは片側オフセット構造のＴＦＴにおいて良好な特性を安定して得ると共に、該ＴＦＴを備えた半導体装置を少ない枚数のフォトマスクで工程数を抑えて低コストに製造することが可能になる。

　また、この第５の発明では、感光性樹脂膜パターニングステップにて、第２半導体層対応箇所の一部に第１半導体層対応箇所に形成した第１レジスト層の薄膜部と同等かそれ以下の厚さの第２レジスト層が形成される。次いで、導電膜パターニングステップにて、第２半導体層対応箇所にゲート電極が形成されると共に、第２レジスト層にゲート電極の両側方に張り出した張出部が構成される。さらに、薄膜部除去ステップにて、第２レジスト層の全体が除去される。そして、不純物注入ステップにて、ゲート電極をマスクとして第２半導体層に不純物を注入することにより、該半導体層におけるチャネル領域の両側方に不純物注入領域が形成される。このとき、第２レジスト層は既に除去されているので、第２半導体層におけるゲート電極対応箇所の両側方の各不純物注入領域は該ゲート電極対応箇所と間隔をあけずに形成される。

　これら各ステップによれば、第１半導体層が構成する片側ＬＤＤ構造あるいは片側オフセット構造のＴＦＴと、第２半導体層が構成する低濃度不純物領域もオフセット領域も有しないノーマル構造のＴＦＴとを併せて形成することが可能である。片側ＬＤＤ構造あるいは片側オフセット構造のＴＦＴとノーマル構造のＴＦＴとを組み合わせれば形成可能な回路の種類が大幅に増えるので、これら両構造のＴＦＴを併せて形成可能なことは回路設計上のメリットが大きい。そして、要求される特性に応じたＴＦＴを適宜採用して回路を構成することで、優れた性能を有する半導体層を実現可能である。

　第６の発明は、第１～第５の発明のいずれか１つの半導体装置の製造方法において、上記感光性樹脂膜パターニングステップでは、上記多階調マスクとしてグレートーンマスクを用いることを特徴とする。

　この第６の発明では、多階調マスクとしてグレートーンマスクを用いる。グレートーンマスクは、一般的に、ハーフトーンマスクに比べて安価であるので、半導体装置の製造にかかるコストが低減される。

　第７の発明は、ベース基板上に半導体膜を成膜し、該半導体膜をパターニングすることにより、第１半導体層及び第２半導体層を形成する半導体層形成ステップと、上記第１半導体層及び第２半導体層を覆うようにゲート絶縁膜を成膜するゲート絶縁膜成膜ステップと、上記第１半導体層及び第２半導体層の少なくとも一方に不純物を注入することにより、上記第１半導体層が第１導電型に、上記第２半導体層が第２導電型になるように上記第１半導体層及び第２半導体層の少なくとも一方が含有する不純物濃度を調整する導電型調整ステップと、上記導電型調整ステップの後に上記ゲート絶縁膜上にゲート電極形成用の導電膜を成膜する導電膜成膜ステップと、上記導電膜上に第１感光性樹脂膜を成膜する第１感光性樹脂膜成膜ステップと、上記第１感光性樹脂膜をパターニングすることにより、上記第１半導体層対応箇所の全体に第１レジスト層を、上記第２半導体層対応箇所の一部に第２レジスト層をそれぞれ形成する第１感光性樹脂膜パターニングステップと、上記第１レジスト層及び第２レジスト層をマスクとして上記導電膜をエッチングでパターニングすることにより、上記第２半導体層対応箇所にゲート電極を形成する第１の導電膜パターニングステップと、上記第２レジスト層をマスクとして上記第２半導体層に第１導電型の不純物を注入することにより、上記第２半導体層のゲート電極対応箇所にチャネル領域を、該チャネル領域の両側方に不純物注入領域をそれぞれ形成する一方、上記第１レジスト層をマスクとして上記第１半導体層には第１導電型の不純物を注入しないでおく第１導電型不純物注入ステップと、上記第１導電型不純物注入ステップの後に上記第１レジスト層及び第２レジスト層を除去する第１及び第２レジスト層除去ステップと、上記導電膜上に第２感光性樹脂膜を成膜する第２感光性樹脂膜成膜ステップと、上記第２感光性樹脂膜に対して照射される露光量を多階調マスクを用いて制御して、上記第１半導体層対応箇所の一部に対し、相対的に厚い厚膜部を一方側に、相対的に薄い薄膜部を他方側に有する第３レジスト層を形成すると共に、上記第２半導体層対応箇所の全体に上記薄膜部よりも厚い第４レジスト層を形成する第２感光性樹脂膜パターニングステップと、上記第３レジスト層及び第４レジスト層をマスクとして上記導電膜を等方性を有するエッチングでパターニングすることにより、上記第１半導体層対応箇所に上記第３レジスト層よりも幅狭にゲート電極を形成すると共に、上記第４レジスト層に上記ゲート電極の両側方に庇状に張り出した張出部をそれぞれ構成する第２の導電膜パターニングステップと、上記第２の導電膜パターニングステップの後に、上記第３レジスト層を上記厚膜部構成部分である上記ゲート電極の片側側部だけに上記張出部が張り出す形状にすると共に、上記第４レジスト層を薄膜化して残す薄膜部除去ステップと、上記薄膜部除去ステップの後に、上記第３レジスト層をマスクとして上記第１半導体層に第２導電型の不純物を注入することにより、上記第１半導体層において、上記ゲート電極対応箇所の一側方に該ゲート電極対応箇所から上記張出部の張り出し分に相当する間隔をあけて、上記ゲート電極対応箇所の他側方に該ゲート電極対応箇所と間隔をあけずに不純物注入領域をそれぞれ形成する一方、上記第４レジスト層をマスクとして上記第２半導体層には第２導電型の不純物を注入しないでおく第２導電型不純物注入ステップとを含むことを特徴とする。

　この第７の発明でも、上記第１の発明と同様な各ステップ（半導体層形成ステップ、ゲート絶縁膜成膜ステップ、導電膜成膜ステップ、第２感光性樹脂膜成膜ステップ、第２感光性樹脂膜パターニングステップ、第２の導電膜パターニングステップ、薄膜部除去ステップ及び第２導電型不純物注入ステップ）を経て、第１半導体層におけるゲート電極対応箇所の一側方の不純物注入領域のみが該ゲート電極対応箇所から間隔をあけて形成されるので、片側ＬＤＤ構造あるいは片側オフセット構造のＴＦＴにおいて良好な特性を安定して得ると共に、該ＴＦＴを備えた半導体装置を少ない枚数のフォトマスクで工程数を抑えて低コストに製造することが可能になる。

　また、この第７の発明では、導電型調整ステップにて、第１半導体層と第２半導体層とが異なる導電型になるように調整される。次いで、第１感光性樹脂膜成膜ステップにて、ゲート電極形成用の導電膜上に第１感光性樹脂膜が成膜される。さらに、第１感光性樹脂膜パターニングステップにて、第１半導体層対応箇所の全体に第１レジスト層が、第２半導体層対応箇所の一部に第２レジスト層がそれぞれ形成される。そして、第１の導電膜パターニングステップにて、第２半導体層対応箇所だけにゲート電極が形成される。続いて、第１導電型不純物注入ステップにて、第２半導体層だけに不純物注入領域が形成される。その後、第１及び第２レジスト層除去ステップにて、第１レジスト層及び第２レジスト層が除去される。

　以上の各ステップによれば、一方が片側ＬＤＤ構造あるいは片側オフセット構造を有する導電型の異なるｎ型ＴＦＴ及びｐ型ＴＦＴが同一基板上に併せて形成される。これにより、これらｎ型ＴＦＴとｐ型ＴＦＴとを組み合わせてＣＭＯＳ（Complementary Metal-Oxide Semiconductor）を構成することが可能になる。ＣＭＯＳは、スイッチングの高速化、消費電力の低減及び集積度の向上が可能であるという特性を有し、適正な回路規模を実現するのに適した素子である。したがって、半導体装置において、消費電力を低減し、且つ各種回路を省スペース設計で実現することが可能になると共に、優れた性能を有する半導体装置を実現可能になる。

　第８の発明は、第７の発明の半導体装置の製造方法において、上記第２導電型不純物注入ステップを高濃度不純物注入ステップとし、上記高濃度不純物注入ステップでは、上記不純物注入領域として高濃度不純物領域を形成し、上記高濃度不純物注入ステップの後に、残りの上記第１レジスト層を除去する第１レジスト層除去ステップと、上記第１レジスト層除去ステップの後に、上記ゲート電極をマスクとして上記第１半導体層に第２導電型の不純物を注入することにより、上記第１半導体層において、上記ゲート電極対応箇所にチャネル領域を、該チャネル領域の片側側方の上記高濃度不純物領域との間に低濃度不純物領域をそれぞれ形成する低濃度不純物注入ステップとをさらに含むことを特徴とする。

　この第８の発明でも、第３の発明と同様に、片側ＬＤＤ構造のＴＦＴを備えた半導体装置を製造することができるので、片側オフセット構造のＴＦＴを備えた半導体装置を製造する場合に比べて、半導体装置の動作不良をより確実になくすことが可能になる。

　第９の発明は、第７又は第８の発明の半導体装置の製造方法において、上記第２感光性樹脂膜パターニングステップでは、上記多階調マスクとしてグレートーンマスクを用いることを特徴とする。

　この第９の発明でも、第６の発明と同様に、多階調マスクとして一般的にハーフトーンマスクに比べて安価なグレートーンマスクを用いるので、半導体装置の製造にかかるコストが低減される。

　第１０の発明は、第１～第９の発明のいずれか１つの半導体装置の製造方法において、上記半導体層形成ステップでは、上記半導体膜を結晶化して結晶質半導体膜にすることを特徴とする。

　この第１０の発明では、半導体層形成ステップにて半導体膜を結晶化して結晶質半導体膜にするので、第１半導体層及び第２半導体層は結晶質半導体からなる。結晶質半導体は、非晶質半導体と比較して非常に高いキャリア移動度を有する。このため、結晶質半導体からなる半導体層を用いて形成したＴＦＴは、例えば、表示装置において、表示領域を構成する各画素のスイッチング用のＴＦＴに好適に採用可能であると共に、駆動回路や電源回路などの周辺回路のＴＦＴとしても利用でき、当該ＴＦＴで周辺回路を各画素のスイッチング用のＴＦＴと同一基板に一体的に作り込んだフルモノリシック型の表示装置を具体的に実現することができる。

　本発明によれば、ゲート電極形成用のレジスト層と、半導体層への不純物注入用の低濃度不純物領域あるいはオフセット領域形成箇所でマスクとして機能するレジスト層とを一枚のフォトマスクで形成し、且つＴＦＴ特性がばらつく要因を極力少なくできるので、片側ＬＤＤ構造あるいは片側オフセット構造のＴＦＴにおいて良好な特性を安定して得ることができると共に、該ＴＦＴを備えた半導体装置を少ない枚数のフォトマスクで工程数を抑えて低コストに製造することができる。これにより、製造コストを低減しながらも、半導体装置に良好な機能を発揮させることができる。

図１は、実施形態１に係る半導体装置が備える片側ＬＤＤ構造のＴＦＴを概略的に示す平面図である。図２は、図１のII－II線における断面構造を示す断面図である。図３（ａ）～（ｃ）は、実施形態１に係る半導体装置の製造方法における半導体層形成工程を示す図２対応箇所の断面図である。図４は、実施形態１に係る半導体装置の製造方法におけるゲート絶縁膜成膜工程と不純物準位調整工程とを示す図２対応箇所の断面図である。図５（ａ）～（ｃ）は、実施形態１に係る半導体装置の製造方法におけるゲート電極形成工程の前半ステップを示す図２対応箇所の断面図である。図６は、実施形態１に係る半導体層の製造方法で用いるグレートーンマスクの構成を模式的に示す平面図である。図７（ａ），（ｂ）は、実施形態１に係る半導体装置の製造方法におけるゲート電極形成工程の後半ステップを示す図２対応箇所の断面図である。図８（ａ），（ｂ）は、実施形態１に係る半導体装置の製造方法におけるｎ型高濃度不純物領域形成工程を示す図２対応箇所の断面図である。図９は、実施形態１に係る半導体装置の製造方法におけるｎ型低濃度不純物領域形成工程を示す図２対応箇所の断面図である。図１０（ａ）～（ｃ）は、実施形態１に係る半導体装置の製造方法における層間絶縁膜形成工程以降の各工程を示す図２対応箇所の断面図である。図１１は、実施形態１の変形例に係る半導体装置が備える片側オフセット構造のＴＦＴの断面構造を示す断面図である。図１２（ａ）～（ｃ）は、実施形態１の変形例に係る半導体装置の製造方法におけるｎ型高濃度不純物領域形成工程を示す図１１対応箇所の断面図である。図１３（ａ）～（ｃ）は、実施形態１の変形例に係る半導体装置の製造方法における層間絶縁膜形成工程以降の各工程を示す断面図である。図１４は、実施形態２に係る半導体装置が備える両側ＬＤＤ構造のＴＦＴを概略的に示す平面図である。図１５は、実施形態２に係る半導体装置が備える片側ＬＤＤ構造のＴＦＴ及び両側ＬＤＤ構造のＴＦＴの断面構造を図中左側から順に示す断面図である。図１６は、実施形態２に係る半導体装置の製造方法における半導体層形成工程を示す図１５対応箇所の断面図である。図１７は、実施形態２に係る半導体装置の製造方法におけるゲート絶縁膜成膜工程及び不純物準位調整工程を示す図１５対応箇所の断面図である。図１８（ａ）～（ｃ）は、実施形態２に係る半導体装置の製造方法におけるゲート電極形成工程の前半ステップを示す図１５対応箇所の断面図である。図１９（ａ），（ｂ）は、実施形態２に係る半導体装置の製造方法におけるゲート電極形成工程の後半ステップを示す図１５対応箇所の断面図である。図２０（ａ），（ｂ）は、実施形態２に係る半導体装置の製造方法におけるｎ型高濃度不純物領域形成工程を示す図１５対応箇所の断面図である。図２１は、実施形態２に係る半導体装置の製造方法におけるｎ型低濃度不純物領域形成工程を示す図１５対応箇所の断面図である。図２２（ａ）～（ｃ）は、実施形態２に係る半導体装置の製造方法における層間絶縁膜形成工程以降の各工程を示す図１５対応箇所の断面図である。図２３は、実施形態２の変形例に係る半導体装置が備える片側オフセット構造のＴＦＴ及び両側オフセット構造（チャネル領域の両側にオフセット領域を有するオフセット構造）のＴＦＴの断面構造を図中左側から順に示す断面図である。図２４（ａ）～（ｃ）は、実施形態２の変形例に係る半導体装置の製造方法におけるｎ型高濃度不純物領域形成工程を示す図２３対応箇所の断面図である。図２５（ａ）～（ｃ）は、実施形態２の変形例に係る半導体装置の製造方法における層間絶縁膜形成工程以降の各工程を示す図２３対応箇所の断面図である。図２６は、実施形態３に係る半導体装置が備えるノーマル構造のｎ型ＴＦＴを概略的に示す平面図である。図２７は、実施形態３に係る半導体装置が備える片側ＬＤＤ構造のｎ型ＴＦＴ、両側ＬＤＤ構造のｎ型ＴＦＴ及びノーマル構造のｎ型ＴＦＴの断面構造を図中左側から順に示す断面図である。図２８は、実施形態３に係る半導体装置の製造方法における半導体層形成工程を示す図２７対応箇所の断面図である。図２９は、実施形態３に係る半導体装置の製造方法におけるゲート絶縁膜成膜工程及び不純物準位調整工程を示す図２７対応箇所の断面図である。図３０（ａ）～（ｃ）は、実施形態３に係る半導体装置の製造方法におけるゲート電極形成工程の前半ステップを示す図２７対応箇所の断面図である。図３１（ａ），（ｂ）は、実施形態３に係る半導体装置の製造方法におけるゲート電極形成工程の後半ステップを示す図２７対応箇所の断面図である。図３２（ａ），（ｂ）は、実施形態３に係る半導体装置の製造方法におけるｎ型高濃度不純物領域形成工程を示す図２７対応箇所の断面図である。図３３は、実施形態３に係る半導体装置の製造方法におけるｎ型低濃度不純物領域形成工程を示す図２７対応箇所の断面図である。図３４（ａ）～（ｃ）は、実施形態３に係る半導体装置の製造方法における層間絶縁膜形成工程以降の各工程を示す図２７対応箇所の断面図である。図３５は、実施形態３の変形例に係る半導体装置が備える片側オフセット構造のｎ型ＴＦＴ、両側オフセット構造のｎ型ＴＦＴ及びノーマル構造のｎ型ＴＦＴの断面構造を図中左側から順に示す断面図である。図３６（ａ）～（ｃ）は、実施形態３の変形例に係る半導体装置の製造方法におけるｎ型高濃度不純物領域形成工程を示す図３５対応箇所の断面図である。図３７（ａ）～（ｃ）は、実施形態３の変形例に係る半導体装置の製造方法における層間絶縁膜形成工程以降の各工程を示す図３５対応箇所の断面図である。図３８は、実施形態４に係る半導体装置が備える片側ＬＤＤ構造のｎ型ＴＦＴ、両側ＬＤＤ構造のｎ型ＴＦＴ、ノーマル構造のｎ型ＴＦＴ及びノーマル構造のｐ型ＴＦＴの断面構造を図中左側から順に示す断面図である。図３９は、実施形態４に係る半導体装置の製造方法における半導体層形成工程を示す図３８対応箇所の断面図である。図４０は、実施形態４に係る半導体装置の製造方法におけるゲート絶縁膜成膜工程を示す図３８対応箇所の断面図である。図４１（ａ），（ｂ）は、実施形態４に係る半導体装置の製造方法における導電型調整工程を示す図３８対応箇所の断面図である。図４２（ａ），（ｂ）は、実施形態４に係る半導体装置の製造方法における第１のゲート電極形成工程の前半ステップを示す図３８対応箇所の断面図である。図４３（ａ），（ｂ）は、実施形態４に係る半導体装置の製造方法における第１のゲート電極形成工程の後半ステップを示す図３８対応箇所の断面図である。図４４は、実施形態４に係る半導体装置の製造方法におけるｐ型高濃度不純物領域形成工程を示す図３８対応箇所の断面図である。図４５（ａ），（ｂ）は、実施形態４に係る半導体装置の製造方法における第２のゲート電極形成工程の前半ステップを示す図３８対応箇所の断面図である。図４６（ａ），（ｂ）は、実施形態４に係る半導体装置の製造方法における第２のゲート電極形成工程の後半ステップを示す図３８対応箇所の断面図である。図４７（ａ），（ｂ）は、実施形態４に係る半導体装置の製造方法におけるｎ型高濃度不純物領域形成工程を示す図３８対応箇所の断面図である。図４８は、実施形態４に係る半導体装置の製造方法におけるｎ型低濃度不純物領域形成工程を示す図３８対応箇所の断面図である。図４９（ａ），（ｂ）は、実施形態４に係る半導体装置の製造方法における層間絶縁膜形成工程以降の各工程を示す図３８対応箇所の断面図である。図５０は、実施形態４の変形例に係る半導体装置が備える片側オフセット構造のｎ型ＴＦＴ、両側オフセット構造のｎ型ＴＦＴ、ノーマル構造のｎ型ＴＦＴ及びノーマル構造のｐ型ＴＦＴの断面構造を図中左側から順に示す断面図である。図５１（ａ），（ｂ）は、実施形態４の変形例に係る半導体装置の製造方法におけるｎ型高濃度不純物領域形成工程を示す図５０対応箇所の断面図である。図５２（ａ），（ｂ）は、実施形態４の変形例に係る半導体装置の製造方法における層間絶縁膜形成工程以降の各工程を示す図５０対応箇所の断面図である。

　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。

　《発明の実施形態１》
　図１は、この実施形態１に係る半導体装置Ｓが備える片側ＬＤＤ構造のｎ型ＴＦＴの概略平面図である。図２は、図１のII－II線における断面構造を示す断面図である。

　本実施形態の半導体装置Ｓは、図２に示すように、ベース基板であるガラス基板などの絶縁性基板１０と、該絶縁性基板１０上に設けられた図１にも示す片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａとを備えている。この半導体装置Ｓは、例えば、アクティブマトリクス駆動方式の液晶表示装置を構成するアクティブマトリクス基板であって、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａがゲートドライバやソースドライバなどの駆動回路の能動素子として機能するものである。

　上記片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａは、半導体層１２ａの絶縁性基板１０側とは反対側にゲート電極１５ａが配置されたトップゲート型の構造を有している。また、絶縁性基板１０の表面には、下地絶縁膜１１が全面に設けられている。

　すなわち、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａは、絶縁性基板１０上に、下地絶縁膜１１を介して設けられた半導体層１２ａと、該半導体層１２ａを覆うように設けられたゲート絶縁膜１４と、該ゲート絶縁膜１４を介して上記半導体層１２ａの中央部分に重なるように設けられたゲート電極１５ａと、該ゲート電極１５ａを挟む位置で上記半導体層１２ａに互いに離間して接続されたソース電極１８ａ及びドレイン電極１９ａ（図１では二点鎖線で示す）とを備えている。

　上記下地絶縁膜１１は、例えば、窒化シリコン膜と酸化シリコン膜とが順に積層されてなる。上記半導体層１２ａは、例えばポリシリコンなどの結晶質半導体からなる。これにより、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａは、キャリア移動度が大きく、高速動作が可能になっている。

　この半導体層１２ａには、ゲート電極１５ａ対応箇所にチャネル領域１３ｃが、該チャネル領域１３ｃの一側方に該チャネル領域１３ｃと間隔をあけずにソース領域として機能するｎ型高濃度不純物領域１３ｎｓが、上記チャネル領域１３ｃの他側方に該チャネル領域１３ｃから所定の間隔をあけてドレイン領域として機能するｎ型高濃度不純物領域１３ｎｄがそれぞれ形成されている。そして、半導体層１２ａにおけるドレイン領域として機能する一方のｎ型高濃度不純物領域１３ｎｄとチャネル領域１３ｃとの間には、ＬＤＤ領域と呼ばれるｎ型低濃度不純物領域１３ｎｌが形成されている。

　上記チャネル領域１３ｃには、閾値電圧を制御するためにボロン（Ｂ）などのｐ型不純物が含まれている。また、各ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄには、リン（Ｐ）などのｎ型不純物が含まれている。さらに、ｎ型低濃度不純物領域１３ｎｌにも、リン（Ｐ）などのｎ型不純物がｎ型高濃度不純物領域１３ｎｓ，１３ｎｄに比べて低濃度に含まれている。

　上記ゲート絶縁膜１４は、例えば窒化シリコン又は酸化シリコンなどからなる。また、上記ゲート電極１５ａは、例えば、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデンタングステン（ＭｏＷ）又はクロム（Ｃｒ）などからなる。

　さらに、ゲート絶縁膜１４上には、ゲート電極１５ａを覆うように層間絶縁膜１６が設けられている。そして、層間絶縁膜１６及びゲート絶縁膜１４には、半導体層１２ａにおける一対のｎ型高濃度不純物領域１３ｎｓ，１３ｎｄのそれぞれに対応する箇所にこれら両絶縁膜１４，１６を貫通して当該半導体層１２ａに達するコンタクトホール１７が形成されている。

　これら各コンタクトホール１７には、例えば、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデンタングステン（ＭｏＷ）又はクロム（Ｃｒ）などの導電性材料が充填されている。そして、層間絶縁膜１６上には、上記ソース電極１８ａ及びドレイン電極１９ａが設けられている。

　ソース電極１８ａは、一方のコンタクトホール１７を介してソース領域として機能するｎ型高濃度不純物領域１３ｎｓに接続されている。一方、ドレイン電極１９ａは、他方のコンタクトホール１７を介してドレイン領域として機能するｎ型高濃度不純物領域１３ｎｄに接続されている。これらソース電極１８ａ及びドレイン電極１９ａは、上記導電性材料と同一材料からなる。

　上述した片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａは、保護絶縁膜２１によって覆われている。保護絶縁膜２１は、例えばアクリルベースの有機絶縁材料からなる。この保護絶縁膜２１上には、図示しないが、必要に応じて電極や配線などの導電部が形成されている。この導電部は、例えば、保護絶縁膜２１に形成されたコンタクトホールを介してＴＦＴ２０ＬＮａのドレイン電極１９ａなどに接続されている。

　　－製造方法－
　次に、上記半導体装置Ｓの製造方法について、図３（ａ）～（ｃ）～図１０（ａ）～（ｃ）を参照しながら一例を挙げて説明する。

　図３（ａ）～（ｃ）は、半導体層形成工程を示す断面図である。図４は、ゲート絶縁膜成膜工程及び不純物準位調整工程を示す断面図である。図５（ａ）～（ｃ）は、ゲート電極形成工程の前半ステップを示す断面図である。図６は、ゲート電極形成工程で用いるグレートーンマスク６０の模式平面図である。図７（ａ），（ｂ）は、ゲート電極形成工程の後半ステップを示す断面図である。図８（ａ），（ｂ）は、ｎ型高濃度不純物領域形成工程を示す断面図である。図９は、ｎ型低濃度不純物領域形成工程を示す断面図である。図１０（ａ）～（ｃ）は、層間絶縁膜形成工程以降の各工程を示す断面図である。なお、図３（ａ）～（ｃ）～図５（ａ）～（ｃ）及び図７（ａ），（ｂ）～図１０（ａ）～（ｃ）は、図２対応箇所をそれぞれ示している。

　本実施形態に係る半導体装置Ｓの製造方法は、下地絶縁膜形成工程と、半導体層形成工程と、ゲート絶縁膜成膜工程と、不純物準位調整工程と、ゲート電極形成工程と、ｎ型高濃度不純物領域形成工程と、ｎ型低濃度不純物領域形成工程と、層間絶縁膜形成工程と、ソース・ドレイン電極形成工程と、保護絶縁膜形成工程とを含む。

　＜下地絶縁膜形成工程＞
　まず、ベース基板となるガラス基板などの絶縁性基板１０を準備する。そして、準備した絶縁性基板１０上に、ＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜及び酸化シリコン膜を順に成膜することにより、これらが積層されてなる下地絶縁膜１１を形成する。

　＜半導体層形成工程＞
　上記下地絶縁膜１１が形成された基板上に、ＬＰＣＶＤ（Low Pressure CVD）法により、図３（ａ）に示すように、非晶質半導体膜であるアモルファスシリコン膜４０（例えば厚さ４０ｎｍ～５０ｎｍ程度）を成膜する。

　続いて、このアモルファスシリコン膜４０にエキシマレーザーやＹＡＧ（Yttrium Aluminum Garnet）レーザーなどのレーザービーム４１を照射することにより、図３（ｂ）に示すように、該アモルファスシリコン膜４０を結晶化させて結晶質半導体膜の一種であるポリシリコン膜４２とする。

　次いで、このポリシリコン膜４２を、第１のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図３（ｃ）に示すように、半導体層１２ａを形成する。本実施形態では、この段階において、半導体層１２ａのエネルギー準位が下地絶縁膜１１の影響を受けてドナー準位側に偏る。

　なお、本実施形態では、レーザー照射によりアモルファスシリコン膜４０を結晶化してポリシリコン膜４２にするとしているが、これに限らない。ポリシリコン膜４２は、例えば、アモルファスシリコン膜４０に結晶化を助長する触媒元素としてニッケル（Ｎｉ）などの金属元素を添加した後に熱処理を行うことで、該アモルファスシリコン膜４０を結晶化する固相成長法（ＳＰＣ；Solid Phase Crystallization）により形成してもよく、その他の公知の方法により形成しても構わない。

　この半導体層形成工程は、本発明における半導体層形成ステップに対応する。

　＜ゲート絶縁膜成膜工程＞
　上記半導体層１２ａが形成された基板上に、ＣＶＤ法により、図４に示すように、この半導体層１２ａを覆う窒化シリコン膜又は酸化シリコン膜（例えば厚さ５０ｎｍ～１２０ｎｍ程度）を成膜して、これをゲート絶縁膜１４とする。

　このゲート絶縁膜成膜工程は、本発明におけるゲート絶縁膜成膜ステップに対応する。

　＜不純物準位調整工程＞
　上記ゲート絶縁膜１４に覆われた半導体層１２ａの全体に対して、イオンドーピング法により、ｐ型不純物としてボロン（Ｂ）を低濃度に注入する。

　これにより、半導体層１２ａにおける不純物準位をアクセプタ準位にし、その深さを、後に形成されるチャネル領域１３ｃでの導電特性がこの半導体層１２ａが構成するｎ型ＴＦＴ２０ＬＮａに所定の閾値電圧をもたらすように調整する。図４に示す矢印４３は、このときのボロン（Ｂ）の注入方向を示している。

　なお、この不純物準位調整工程は、必ずしも行う必要はなく、半導体層１２ａの有する不純物準位の種別とその深さを考慮し、必要に応じて行えばよい。

　＜ゲート電極形成工程＞
　上記不純物準位が調整された半導体層１２ａを備える基板上に、スパッタリング法により、図５（ａ）に示すように、例えば、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデンタングステン（ＭｏＷ）若しくはクロム（Ｃｒ）などからなる金属膜、又はこれらの積層膜を成膜して、これをゲート電極形成用の導電膜４４とする（導電膜成膜ステップ）。

　次いで、ゲート電極形成用の導電膜４４上に、スピンコート法又はスリットコート法により、図５（ｂ）に示すように、ポジ型の感光性樹脂を塗布して感光性樹脂膜４５（例えば厚さ１μｍ～２μｍ程度）を成膜する（感光性樹脂膜成膜ステップ）。

　続いて、図５（ｃ）に示すように、未硬化の感光性樹脂膜４５に対して照射される露光量を第２のフォトマスクを用いて制御して露光処理を行う。この露光処理では、第２のフォトマスクとして、多階調マスクの一種である図６に示すグレートーンマスク６０を用いる。

　グレートーンマスク６０は、図６に示すように、光を透過する透過部６１と、光を全く透過しない遮光部６２との他に、光の一部を遮る半透過部６３を備えている。遮光部６２には、遮光膜６４が全面に形成されている。半透過部６３には、多数の遮光層６５がストライプ状に配列され、これら各遮光層６５の間に露光機の解像度以下のスリット６６が構成されている。

　本実施形態で用いるグレートーンマスク６０において、上記遮光部６２は、当該グレートーンマスク６０を感光性樹脂膜４５に対向させて所定の位置に配置させたときに、半導体層１２ａ対応箇所のゲート電極形成領域上の一方側（図５（ｃ）で左側）に位置するように形成されている。一方、半透過部６３は、同じくグレートーンマスク６０を感光性樹脂膜４５に対向させて所定の位置に配置させたときに、半導体層１２ａ対応箇所のゲート電極形成領域上の他方側（図５（ｃ）で右側）に位置するように形成されている。

　感光性樹脂膜４５に対して露光処理を行う際には、このグレートーンマスク６０を、図５（ｃ）に示すように、感光性樹脂膜４５に対向させて上記所定の位置に配置させた後、該グレートーンマスク６０の絶縁性基板１０とは反対側から紫外線Ｌを照射する。そうして、グレートーンマスク６０を介して感光性樹脂膜４５を露光する。

　このとき、遮光層６５による半透過部６３のストライプパターンは微細であるため、半透過部６３を介して感光性樹脂膜４５を露光した場合には、該感光性樹脂膜４５部分は、ストライプ状に露光されず、遮光層６５により露光量が低減されて透過部６１よりも少ない露光量で平均的に露光される。

　これにより、感光性樹脂膜４５において、遮光部６２対向箇所であるゲート電極形成領域の一方側部分（図５（ｃ）で左側部分）を全く露光しないでおくと共に、半透過部６３対向箇所であるゲート電極形成領域の他方側部分（図５（ｃ）で右側部分）を透過部６１対向箇所よりも少ない露光量で露光する。

　その後、露光処理が行われた感光性樹脂膜４５に対して現像処理を行う。これにより、感光性樹脂膜４５をパターニングして、図７（ａ）に示すように、ゲート電極形成用に一方側と他方側とで厚さの異なるレジスト層４６ａを形成する（感光性樹脂膜パターニングステップ）。

　より具体的に述べると、半導体層１２ａ対応箇所におけるゲート電極形成領域に対して、そのドレイン領域形成予定側に相対的に厚い厚膜部４７ａ（例えば厚さ１μｍ～２μｍ程度）を、そのソース領域形成予定側に相対的に薄い薄膜部４７ｂ（例えば厚さ０．５μｍ～１μｍ程度）を有し、且つ形成予定のゲート電極１５ａよりも若干幅広なレジスト層４６ａを形成する。このレジスト層４６ａは第１のレジストパターンＰ１を構成する。

　そして、このレジスト層４６ａをマスクとして、上記導電膜４４を等方性を有するウェットエッチングでパターニングすることにより、図７（ｂ）に示すように、半導体層１２ａ対応箇所にゲート電極１５ａを形成する（導電膜パターニングステップ）。

　このとき、エッチング時間を調整して、サイドエッチングにより、レジスト層４６ａの周縁部に重なる導電膜４４部分までも除去し、ゲート電極１５ａをレジスト層４６ａ内側に後退させてレジスト層４６ａよりも幅狭に形成する。これにより、レジスト層４６ａには、ゲート電極１５ａの両側方に庇状に張り出した張出部４８が構成される。

　＜ｎ型高濃度不純物領域形成工程＞
　上記レジスト層４６ａをアッシングにより表面側から徐々に後退させて、図８（ａ）に示すように、薄膜部４７ｂの全体が除去された時点でアッシングを止める（薄膜部除去ステップ）。

　これにより、薄膜部４７ｂについては完全に除去すると共に、厚膜部４７ａについては薄膜化して残し、レジスト層２６ａをゲート電極１５ａの片側側部だけに張出部４８が張り出す形状にする。この段階で残された厚膜部構成部分からなるレジスト層４６ａは第２のレジストパターンＰ２を構成する。

　次いで、このレジスト層４６ａ及びゲート電極１５ａをマスクとして半導体層１２ａに対して、イオンドーピング法により、図８（ｂ）に示すように、ｎ型不純物としてリン（Ｐ）を高濃度に注入する（高濃度不純物注入ステップ；不純物注入ステップ）。図８（ｂ）に示す矢印４９は、このときのリン（Ｐ）の注入方向を示している。

　これにより、半導体層１２ａにおけるレジスト層４６ａ及びゲート電極１５ａ対応箇所の両側方に、ソース領域及びドレイン領域として機能するｎ型高濃度不純物領域１３ｎｓ，１３ｎｄが形成される。

　すなわち、半導体層１２ａには、ゲート電極１５ａ対応箇所がなすチャネル領域形成部分１３ｃ’の一側方（図８（ｂ）で右側）に該チャネル領域形成部分１３ｃ’と間隔をあけずにソース領域として機能するｎ型高濃度不純物領域１３ｎｓが形成されると共に、チャネル領域形成部分１３ｃ’の他側方（図８（ｂ）で左側）に該チャネル領域形成部分１３ｃ’からレジスト層４６ａの張出部４８の張り出し分に相当する間隔をあけてドレイン領域として機能するｎ型高濃度不純物領域１３ｎｄが形成される。そして、半導体層１２ａにおけるドレイン領域として機能するｎ型高濃度不純物領域１３ｎｄとチャネル領域形成部分１３ｃ’との間には、不純物が注入されていないオフセット領域１３ｏが形成される。

　＜ｎ型低濃度不純物領域形成工程＞
　上記のように半導体層１２ａにｎ型高濃度不純物領域１３ｎｓ，１３ｎｄをそれぞれ形成した後、残りのレジスト層４６ａをレジスト剥離液やアッシングなどにより完全に除去する（レジスト層除去ステップ）。

　そして、ゲート電極１５ａをマスクとして半導体層１２ａに、イオンドーピング法により、図９に示すように、ｎ型不純物としてリン（Ｐ）を低濃度に注入する（低濃度不純物注入ステップ）。図９に示す矢印５０は、このときのリン（Ｐ）の注入方向を示している。

　これにより、半導体層１２ａの各ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄにリン（Ｐ）が追加で注入される。それと共に、上記オフセット領域１３ｏにもリン（Ｐ）が注入されて、該オフセット領域１３ｏにｎ型低濃度不純物領域１３ｎｌが形成される。そして、この半導体層１２ａのゲート電極１５ａ対応箇所には、チャネル領域１３ｃが自己整合的に形成される。

　＜層間絶縁膜形成工程＞
　上記チャネル領域１３ｃ、ｎ型低濃度不純物領域１３ｎｌ及びｎ型高濃度不純物領域１３ｎｓ，１３ｎｄが形成された半導体層１２ａを備える基板上に、ＣＶＤ法により、窒化シリコン膜及び酸化シリコン膜を順に成膜して、これらの積層膜からなる層間絶縁膜１６を形成する。

　そして、層間絶縁膜１６とゲート絶縁膜１４とを、第３のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図１０（ａ）に示すように、当該両絶縁膜１４，１６に対して、半導体層１２ａにおける一対のｎ型高濃度不純物領域１３ｎｓ，１３ｎｄのそれぞれに達するコンタクトホール１７を形成する。

　＜ソース・ドレイン電極形成工程＞
　上記層間絶縁膜１６が形成された基板上に、スパッタリング法により、例えば、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデンタングステン（ＭｏＷ）若しくはクロム（Ｃｒ）などからなる金属膜、又はこれらの積層膜を成膜して、これをソース電極１８ａ及びドレイン電極１９ａ形成用の導電膜とする。

　そして、この導電膜を、第４のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図１０（ｂ）に示すように、ソース電極１８ａ及びドレイン電極１９ａを形成する。

　＜保護絶縁膜形成工程＞
　上記ソース電極１８ａ及びドレイン電極１９ａが形成された基板上に、スピンコート法又はスリットコート法により、アクリルベースの有機絶縁樹脂を塗布して絶縁膜を成膜する。

　そして、この未硬化の絶縁膜を、第５のフォトマスクを用いて露光処理した後に現像処理することによりパターニングして、図１０（ｃ）に示すように、保護絶縁膜２１を形成する。このとき、保護絶縁膜２１には、当該絶縁膜２１上に後に導電部を形成する場合、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａのドレイン電極１９ａとその導電部とのコンタクトをとるためなどのコンタクトホールを形成しておく。

　しかる後、必要に応じて、保護絶縁膜２１が形成された基板上に、第６のフォトマスクを用いたフォトリソグラフィーにより、先に形成したコンタクトホールを介してＴＦＴ２０ＬＮａに接続するように電極や配線などの導電部を形成する。

　以上の各工程を行うことによって、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａを備える半導体装置Ｓを製造することができる。

　　－実施形態１の効果－
　この実施形態１によると、一枚のフォトマスク（グレートーンマスク６０）で２パターンのレジストパターンＰ１，Ｐ２、つまり、ゲート電極形成工程及びｎ型高濃度不純物領域形成工程での厚膜部４７ａ及び薄膜部４７ｂを有するレジスト層４６ａからなる第１のレジストパターンＰ１と、ｎ型低濃度不純物領域形成工程での薄膜化された厚膜部構成部分だけのレジスト層４６ａからなる第２のレジストパターンＰ２とを形成し、第１のレジストパターンＰ１をゲート電極１５ａ形成用のマスクとして、第２のレジストパターンＰ２を半導体層１２ａへの不純物注入用の低濃度不純物領域１３ｎｌ形成箇所でのマスクとしてそれぞれ用いるので、ゲート電極１５ａ形成用のレジスト層４６ａと、半導体層１２ａへの不純物注入用のレジスト層４６ａとの形成に必要なフォトマスクを一枚で済ませることができる。

　しかも、低濃度不純物領域１３ｎｌの線幅ばらつきの要因としては、サイドエッチングによるゲート電極１５ａの線幅ばらつきが支配的になり、他に当該低濃度不純物領域１３ｎｌの線幅に大きく影響を及ぼす要因がなくなるので、低濃度不純物領域１３ｎｌの線幅ばらつきを抑えることができる。さらに、ゲート絶縁膜１４のみを介して半導体層１２ａに高濃度不純物の注入を行うので、低濃度不純物領域１３ｎｌのシート抵抗のばらつきが、特許文献２に記載の如くゲート電極越しに高濃度不純物の注入を行う場合に比べて抑えることができる。これにより、ＴＦＴ特性がばらつく要因を極力少なくして、良好な特性の片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａを安定して得ることができる。

　したがって、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａにおいて良好な特性を安定して得ることができると共に、該ｎ型ＴＦＴ２０ＬＮａを備えた半導体装置Ｓを少ない枚数のフォトマスクで工程数を抑えて低コストに製造することができる。

　《実施形態１の変形例》
　図１１は、この変形例に係る半導体装置Ｓが備える片側オフセット構造のｎ型ＴＦＴ２０ＯＮａの断面構造を示す断面図である。

　本変形例の半導体装置Ｓは、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａに代えて、片側オフセット構造のｎ型ＴＦＴ２０ＯＮａを備えている。この片側オフセット構造のＴＦＴ２０ＯＮａは、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａと同じトップゲート型の構造を有している。

　半導体層１２ａには、上記実施形態１と同様に、ゲート電極１５ａ対応箇所にチャネル領域１３ｃが、該チャネル領域１３ｃの両側方にソース領域及びドレイン領域として機能するｎ型高濃度不純物領域１３ｎｓ，１３ｎｄがそれぞれ形成されている。そして、この半導体層１２ａにおけるドレイン領域として機能する一方のｎ型高濃度不純物領域１３ｎｄとチャネル領域１３ｃとの間には、ｎ型低濃度不純物領域１３ｎｌに代えて、オフセット領域１３ｏが形成されている。このオフセット領域１３ｏにも、チャネル領域１３ｃと同様にボロン（Ｂ）などのｐ型不純物が含まれており、該チャネル領域１３ｃと同一の不純物濃度を有している。

　　－製造方法－
　上記のような片側オフセット構造のｎ型ＴＦＴ２０ＯＮａを備えた半導体装置Ｓを製造する方法について、図１２（ａ）～（ｃ）及び図１３（ａ）～（ｃ）を参照しながら一例を挙げて説明する。

　図１２（ａ）～（ｃ）は、ｎ型高濃度不純物領域形成工程を示す断面図である。図１３（ａ）～（ｃ）は、層間絶縁膜形成工程以降の各工程を示す断面図である。なお、これら図１２（ａ）～（ｃ）及び図１３（ａ）～（ｃ）は、図１１対応箇所をそれぞれ示している。

　この変形例に係る半導体装置Ｓの製造方法は、下地絶縁膜形成工程と、半導体層形成工程と、ゲート絶縁膜成膜工程と、不純物準位調整工程と、ゲート電極形成工程と、ｎ型高濃度不純物領域形成工程と、層間絶縁膜形成工程と、ソース・ドレイン電極形成工程と、保護絶縁膜形成工程とを含み、ｎ型低濃度不純物領域形成工程を含まない。

　上記下地絶縁膜形成工程、半導体層形成工程、ゲート絶縁膜成膜工程、不純物準位調整工程及びゲート電極形成工程については、上記実施形態１と同様であるので、その詳細な説明を省略する。

　＜ｎ型高濃度不純物領域形成工程＞
　ゲート電極形成工程にてゲート電極１５ａを形成した後に、レジスト層４６ａをアッシングにより表面側から徐々に後退させて、図１２（ａ）に示すように、薄膜部４７ｂの全体が除去された時点でアッシングを止める（薄膜部除去ステップ）。

　次いで、レジスト層４６ａ及びゲート電極１５ａをマスクとして半導体層１２ａに対して、イオンドーピング法により、図１２（ｂ）に示すように、ｎ型不純物としてリン（Ｐ）を高濃度に注入する（不純物注入ステップ）。

　これにより、半導体層１２ａにおけるレジスト層４６ａ及びゲート電極１５ａ対応箇所の両側方には、ソース領域及びドレイン領域として機能するｎ型高濃度不純物領域１３ｎｓ，１３ｎｄが形成される。このとき、ドレイン領域として機能するｎ型高濃度不純物領域１３ｎｄは、ゲート電極１５ａ対応箇所からレジスト層４６ａの張出部４８の張り出し分に相当する間隔をあけて形成される。それと共に、半導体層１２ａのゲート電極１５ａ対応箇所にチャネル領域１３ｃが、該チャネル領域１３ｃとドレイン領域として機能するｎ型高濃度不純物領域１３ｎｄとの間にオフセット領域１３ｏがそれぞれ形成される。

　しかる後、図１２（ｃ）に示すように、残りのレジスト層４６ａをレジスト剥離液やアッシングなどにより完全に除去する。

　＜層間絶縁膜形成工程以降の各工程＞
　上記ｎ型高濃度不純物領域形成工程の後に、上記実施形態１と同様にして、図１３（ａ）～（ｃ）に示すように、層間絶縁膜形成工程、ソース・ドレイン電極形成工程及び保護絶縁膜形成工程を順に行う。

　以上のようにして、半導体層１２ａのオフセット領域１３ｏに対し、ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄ形成後の各工程においても不純物を注入しないで、片側オフセット構造のＴＦＴ２０ＯＮａを備える半導体装置Ｓを製造することができる。

　　－実施形態１の変形例の効果－
　この変形例によれば、上記実施形態１と同様の効果を得ることができる上に、半導体層１２ａのオフセット領域１３ｏへの不純物注入（低濃度不純物注入ステップ）が不要であるので、上記実施形態１の如く片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａを形成する場合に比べて、工程数を良好に抑えて、より安価に半導体装置Ｓを製造することができる。

　《発明の実施形態２》
　図１４は、この実施形態２に係る半導体装置Ｓが備える両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂを示す概略平面図である。図１５は、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ及び両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂの断面構造を図中左側から順に示す断面図である。この図１５において、両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂの断面図は、図１４のXV－XV線における断面構造を示している。なお、以降の実施形態では、図１～図１３（ａ）～（ｃ）と同一の構成箇所については、同一符合を付して上記実施形態１の説明に譲ることにし、その詳細な説明を省略する。

　本実施形態の半導体装置Ｓは、図１５に示すように、絶縁性基板１０上に、片側ＬＤＤ構造のＴＦＴ２０ＬＮａに加えて、両側ＬＤＤ構造のＴＦＴ２０ＬＮｂをも備えている。

　片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａは、上記実施形態１で説明した同構造のｎ型ＴＦＴ２０ＬＮａと同じ構成であって、上記半導体層１２ａに相当する第１半導体層１２ａを備えている。

　両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂは、図１４及び図１５に示すように、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａと同じトップゲート型の構造を有しており、絶縁性基板１０上に、下地絶縁膜１１を介して設けられた第２半導体層１２ｂと、該第２半導体層１２ｂを覆うように設けられたゲート絶縁膜１４と、該ゲート絶縁膜１４を介して第２半導体層１２ｂの中央部分に重なるように設けられたゲート電極１５ｂと、該ゲート電極１５ｂを挟む位置で上記第２半導体層１２ｂに互いに離間して接続されたソース電極１８ｂ及びドレイン電極１９ｂ（図１４では二点鎖線で示す）とを備えている。

　上記第２半導体層１２ｂは、第１半導体層１２ａと同じポリシリコンなどの結晶質半導体からなる。この第２半導体層１２ｂには、ゲート電極１５ａ対応箇所にチャネル領域１３ｃが、該チャネル領域１３ｃの両側方に該チャネル領域１３ｃから所定の間隔をあけてソース領域及びドレイン領域として機能する一対のｎ型高濃度不純物領域１３ｎｓ，１３ｎｄがそれぞれ形成されている。そして、第２半導体層１２ｂには、チャネル領域１３ｃと各ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄとの間に、ｎ型低濃度不純物領域１３ｎｌが形成されている。

　第２半導体層１２ｂのチャネル領域１３ｃ、ｎ型低濃度不純物領域１３ｎｌ及びｎ型高濃度不純物領域１３ｎｓ，１３ｎｄには、第１半導体層１２ａと同様に、リン（Ｐ）などのｎ型不純物又はボロン（Ｂ）などのｐ型不純物が含まれている。

　ゲート絶縁膜１４には、上記片側ＬＤＤ構造のｎ型ＴＦＴと当該両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂとで共通の膜が用いられている。両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂのゲート電極１５ｂは、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａのゲート電極１５ａと同一材料からなる。また、両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂのソース電極１８ｂ及びドレイン電極１９ｂも、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａのソース電極１８ａ及びドレイン電極１９ａと同一材料からなる。

　　－製造方法－
　次に、上記のような片側ＬＤＤ構造のＴＦＴ２０ＬＮａ及び両側ＬＤＤ構造のＴＦＴ２０ＬＮｂを備えた半導体装置Ｓの製造方法について、図１６～図２２（ａ）～（ｃ）を参照しながら一例を挙げて説明する。

　図１６は、半導体層形成工程を示す断面図である。図１７は、ゲート絶縁膜成膜工程及び不純物準位調整工程を示す断面図である。図１８及び図１９は、ゲート電極形成工程を示す断面図である。図２０は、ｎ型高濃度不純物領域形成工程を示す断面図である。図２１は、ｎ型低濃度不純物領域形成工程を示す断面図である。図２２（ａ）～（ｃ）は、層間絶縁膜形成工程以降の各工程を示す断面図である。なお、これら図１６～図２２（ａ）～（ｃ）は、図１５対応箇所をそれぞれ示している。

　上記下地絶縁膜形成工程については、上記実施形態１と同様であるので、その詳細な説明を省略する。

　＜半導体層形成工程＞
　上記実施形態１と同様にしてポリシリコン膜４２を形成した後、該ポリシリコン膜４２を第１のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図１６に示すように、第１半導体層１２ａ及び第２半導体層１２ｂを形成する（半導体層形成ステップ）。本実施形態でも、この段階において、第１半導体層１２ａ及び第２半導体層１２ｂのエネルギー準位が下地絶縁膜１１の影響を受けてドナー準位側に偏る。

　＜ゲート絶縁膜成膜工程＞
　上記第１半導体層１２ａ及び第２半導体層１２ｂが形成された基板上に、上記実施形態１と同様にして、図１７に示すように、ゲート絶縁膜１４を成膜する（ゲート絶縁膜成膜ステップ）。

　＜不純物準位調整工程＞
　上記ゲート絶縁膜１４に覆われた第１半導体層１２ａ及び第２半導体層１２ｂの全体に対し、上記実施形態１と同様にして、ｐ型不純物としてボロン（Ｂ）を低濃度に注入する。

　これにより、第１半導体層１２ａ及び第２半導体層１２ｂにおける不純物準位をアクセプタ準位にし、その深さを、後に形成されるチャネル領域１３ｃでの導電特性がこれら各半導体層１２ａ，１２ｂが構成するｎ型ＴＦＴ２０ＬＮａ，２０ＬＮｂに所定の閾値電圧をもたらすように調整する。

　なお、この不純物準位調整工程は、必ずしも行う必要はなく、第１半導体層１２ａ及び第２半導体層１２ｂの有する不純物準位の種別とその深さを考慮し、必要に応じて行えばよい。

　＜ゲート電極形成工程＞
　上記不純物準位が調整された第１半導体層１２ａ及び第２半導体層１２ｂを備える基板上に、上記実施形態１と同様にして、図１８（ａ）に示すように、ゲート電極形成用の導電膜４４を成膜する（導電膜成膜ステップ）。

　次いで、ゲート電極形成用の導電膜４４上に、上記実施形態１と同様にして、図１８（ｂ）に示すように、ポジ型の感光性樹脂を塗布して感光性樹脂膜４５（例えば厚さ１μｍ～２μｍ程度）を成膜する（感光性樹脂膜成膜ステップ）。

　続いて、図１８（ｃ）に示すように、未硬化の感光性樹脂膜４５に対して照射される露光量を第２のフォトマスクを用いて制御して露光処理を行う。この露光処理では、第２のフォトマスクとして、多階調マスクの一種である図６に示すグレートーンマスク６０を用いる。

　本実施形態で用いるグレートーンマスク６０において、上記遮光部６２は、当該グレートーンマスク６０を感光性樹脂膜４５に対向させて所定の位置に配置させたときに、第１半導体層１２ａ対応箇所のゲート電極形成領域上の一方側（図１８（ｃ）で左側）と、第２半導体層１２ｂ対応箇所のゲート電極形成領域上とに位置するように形成されている。一方、半透過部６３は、同じくグレートーンマスク６０を感光性樹脂膜４５に対向させて所定の位置に配置させたときに、第１半導体層１２ａ対応箇所のゲート電極形成領域上の他方側（図１８（ｃ）で右側）に位置するように形成されている。

　感光性樹脂膜４５に対して露光処理を行う際には、このグレートーンマスク６０を、図１８（ｃ）に示すように、感光性樹脂膜４５に対向させて上記所定の位置に配置させた後、該グレートーンマスク６０の絶縁性基板１０とは反対側から紫外線Ｌを照射する。そうして、グレートーンマスク６０を介して感光性樹脂膜４５を露光する。

　これにより、感光性樹脂膜４５において、遮光部６２対向箇所である第１半導体層１２ａ対応箇所におけるゲート電極１５ａ形成領域の一方側部分（図１８（ｃ）で左側部分）と、第２半導体層１２ｃ対応箇所のゲート電極１５ｂ形成領域の全体とを全く露光しないでおくと共に、半透過部６３対向箇所である第１半導体層１２ａ対応箇所におけるゲート電極１５ａ形成領域の他方側部分（図１８（ｃ）で右側部分）を透過部６１対向箇所よりも少ない露光量で露光する。

　その後、露光処理が行われた感光性樹脂膜４５に対して現像処理を行う（感光性樹脂膜パターニングステップ）。これにより、感光性樹脂膜４５をパターニングして、図１９（ａ）に示すように、第１半導体層１２ａ対応箇所のゲート電極形成用に上記実施形態１と同様なレジスト層である第１レジスト層４６ａを、第２半導体層１２ｂ対応箇所のゲート電極形成用に均一な厚さの第２レジスト層４６ｂをそれぞれ形成する。

　より具体的に述べると、第１半導体層１２ａ対応箇所におけるゲート電極形成領域に対しては、そのドレイン領域形成予定側に厚膜部４７ａを、そのソース領域形成予定側に薄膜部４７ｂを有し、且つ形成予定のゲート電極１５ａよりも若干幅広な第１レジスト層４６ａを形成する。また、第２半導体層１２ｂ対応箇所におけるゲート電極形成領域に対しては、形成予定のゲート電極１５ｂよりも若干幅広で上記厚膜部４７ａと同程度の均一な厚さの第２レジスト層４６ｂを形成する。これら第１レジスト層４６ａ及び第２レジスト層４６ｂは第１のレジストパターンＰ１を構成する。

　そして、これら第１レジスト層４６ａ及び第２レジスト層４６ｂをマスクとして、上記導電膜４４を等方性を有するウェットエッチングでパターニングすることにより、図１９（ｂ）に示すように、第１半導体層１２ａ対応箇所及び第２半導体層１２ｂ対応箇所にゲート電極１５ａ，１５ｂをそれぞれ形成する（導電膜パターニングステップ）。

　このとき、エッチング時間を調整して、サイドエッチングにより、第１レジスト層４６ａ及び第２レジスト層４６ｂの周縁部に重なる導電膜４４部分までも除去し、各ゲート電極１５ａ，１５ｂを各レジスト層４６ａ，４６ｂ内側に後退させて対応する第１レジスト層４６ａ又は第２レジスト層４６ｂよりも幅狭に形成する。これにより、第１レジスト層４６ａ及び第２レジスト層４６ｂには、ゲート電極１５ａ，１５ｂの両側方に庇状に張り出した張出部４８がそれぞれ構成される。

　＜ｎ型高濃度不純物領域形成工程＞
　上記第１レジスト層４６ａ及び第２レジスト層４６ｂをアッシングにより表面側から除去に後退させて、図２０（ａ）に示すように、薄膜部４７ｂの全体が除去された時点でアッシングを止める（薄膜部除去ステップ）。

　これにより、第１レジスト層４６ａについては、薄膜部４７ｂを完全に除去すると共に、厚膜部４７ａを薄膜化して残し、ゲート電極２６ａの片側側部だけに張出部４８が張り出す形状にする。また、第２レジスト層４６ｂについては、その全体を薄膜化して残す。この段階で残された第１レジスト層４６ａ及び第２レジスト層４６ｂは第２のレジストパターンＰ２を構成する。

　次いで、薄膜化した厚膜部構成部分からなる第１レジスト層４６ａ及びゲート電極１５ａをマスクとして第１半導体層１２ａに、薄膜化した第２レジスト層４６ｂをマスクとして第２半導体層１２ｂに、イオンドーピング法により、図２０（ｂ）に示すように、ｎ型不純物としてリン（Ｐ）を高濃度にそれぞれ注入する（不純物注入ステップ；高濃度不純物注入ステップ）。

　これにより、第１半導体層１２ａには、ゲート電極１５ａ対応箇所がなすチャネル領域形成部分１３ｃ’の一方側（図２０（ｂ）で右側）に該チャネル領域形成部分１３ｃ’と間隔をあけずにソース領域として機能するｎ型高濃度不純物領域１３ｎｓが形成されると共に、チャネル領域形成部分１３ｃ’の他方側（図１７（ｂ）で左側）に該チャネル領域形成部分１３ｃ’から第１レジスト層４６ａの張出部４８の張り出し部分に相当する間隔をあけてドレイン領域として機能するｎ型高濃度不純物領域１３ｎｄが形成される。そして、第１半導体層１２ａにおけるドレイン領域として機能するｎ型高濃度不純物領域１３ｎｄとチャネル領域形成部分１３ｃ’との間には、不純物が注入されていないオフセット領域１３ｏが形成される。

　一方、第２半導体層１２ｂには、ゲート電極１５ｂ対応箇所がなすチャネル領域形成部分１３ｃ’の両側方に該チャネル領域形成部分１３ｃ’から第２レジスト層４６ｂの張出部４８の張り出し分に相当する間隔をあけてソース領域及びドレイン領域として機能するｎ型高濃度不純物領域１３ｎｓ，１３ｎｄが形成される。そして、第２半導体層１２ｂにおけるチャネル領域形成部分１３ｃ’と各ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄとの間には、不純物が注入されていないオフセット領域１３ｏが形成される。

　＜ｎ型低濃度不純物領域形成工程＞
　上記のように第１半導体層１２ａ及び第２半導体層１２ｂにｎ型高濃度不純物領域１３ｎｓ，１３ｎｄをそれぞれ形成した後、残りの第１レジスト層４６ａ及び第２レジスト層４６ｂをレジスト剥離液やアッシングなどにより完全に除去する（レジスト層除去ステップ）。

　そして、ゲート電極１５ａ，１５ｂをマスクとして第１半導体層１２ａ及び第２半導体層１２ｂに対し、イオンドーピング法により、図２１に示すように、ｎ型不純物としてリン（Ｐ）を低濃度に注入する（低濃度不純物注入ステップ）。

　これにより、第１半導体層１２ａ及び第２半導体層１２ｂの各ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄにリン（Ｐ）が追加で注入される。それと共に、第１半導体層１２ａ及び第２半導体層１２ｂにおける各オフセット領域１３ｏにもリン（Ｐ）が注入されて、該各オフセット領域１３ｏにｎ型低濃度不純物領域１３ｎｌが形成される。そして、第１半導体層１２ａ及び第２半導体層２ｂのゲート電極１５ａ，１５ｂ対応箇所には、チャネル領域１３ｃが自己整合的にそれぞれ形成される。

　＜層間絶縁膜形成工程以降の各工程＞
　上記ｎ型低濃度不純物領域形成工程の後に、上記実施形態１と同様にして、図２２（ａ）～（ｃ）に示すように、層間絶縁膜形成工程、ソース・ドレイン電極形成工程及び保護絶縁膜形成工程を順に行う。

　以上の各工程を行うことによって、片側ＬＤＤ構造のＴＦＴ２０ＬＮａ及び両側ＬＤＤ構造のＴＦＴ２０ＬＮｂを備えた半導体装置Ｓを製造することができる。

　　－実施形態２の効果－
　この実施形態２によると、上記実施形態１と同様の効果を得ることができる上に、片側ＬＤＤ構造のＴＦＴ２０ＬＮａと両側ＬＤＤ構造のＴＦＴ２０ＬＮｂとを併せて同一基板１０上に形成することができる。これら両種ＬＤＤ構造のＴＦＴ２０ＬＮａ，２０ＬＮｂの組合せにより、形成可能な回路の種類が大幅に増えるので、回路設計上の自由度を高くすることができる。そして、要求される特性に応じた種類のＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ，２０ＬＮｂを適宜採用して回路を構成することで、優れた性能を有する半導体装置Ｓを実現することができる。

　《実施形態２の変形例》
　図２３は、この変形例に係る半導体装置Ｓが備える片側オフセット構造のｎ型ＴＦＴ２０ＯＮａ及び両側ＬＤＤ構造のｎ型ＴＦＴ２０ＯＮｂの断面構造を図中左側から順にそれぞれ示す断面図である。

　本変形例の半導体装置Ｓは、図２３に示すように、絶縁性基板１０上に、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａに代えて片側オフセット構造のｎ型ＴＦＴ２０ＯＮａを、両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂに代えて両側ＬＤＤ構造のｎ型ＴＦＴ２０ＯＮｂを備えている。

　片側オフセット構造のｎ型ＴＦＴ２０ＯＮａは、上記実施形態１の変形例で説明した同構造のＴＦＴ２０ＯＮａと同じ構成であって、半導体層１２ａに相当する第１半導体層１２ａを備えている。両側オフセット構造のｎ型ＴＦＴ２０ＯＮｂは、両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂと同じトップゲート型の構造を有しており、第２半導体層１２ｂを備えている。

　第２半導体層１２ｂには、上記実施形態２にと同様に、ゲート電極１５ｂ対応箇所にチャネル領域１３ｃが、該チャネル領域１３ｃの両側方に該チャネル領域１３ｃから所定の間隔をあけてソース領域及びドレイン領域として機能するｎ型高濃度不純物領域１３ｎｓ，１３ｎｄがそれぞれ形成されている。そして、この第２半導体層１２ｂにおけるチャネル領域１３ｃと各ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄとの間には、ｎ型低濃度不純物領域１３ｎｌに代えて、チャネル領域１３ｃと同一の不純物濃度を有するオフセット領域１３ｏが形成されている。

　　－製造方法－
　上記のような片側オフセット構造のｎ型ＴＦＴ２０ＯＮａ及び両側オフセット構造のｎ型ＴＦＴ２０ＯＮｂを備えた半導体装置Ｓを製造する方法について、図２４（ａ）～（ｃ）及び図２５（ａ）～（ｃ）を参照しながら一例を挙げて説明する。

　図２４（ａ）～（ｃ）は、ｎ型高濃度不純物領域形成工程を示す断面図である。図２５（ａ）～（ｃ）は、層間絶縁膜形成工程以降の各工程を示す断面図である。なお、これら図２４（ａ）～（ｃ）及び図２５（ａ）～（ｃ）は、図２３対応箇所をそれぞれ示している。

　この変形例に係る半導体装置Ｓの製造方法は、下地絶縁膜形成工程と、半導体層形成工程と、ゲート絶縁膜成膜工程と、不純物準位調整工程と、ゲート電極形成工程と、ｎ型高濃度不純物領域形成工程と、層間絶縁膜形成工程と、ソース・ドレイン電極形成工程と、保護絶縁膜形成工程とを含むが、低濃度不純物領域形成工程は含まない。

　＜ｎ型高濃度不純物領域形成工程＞
　ゲート電極形成工程にてゲート電極１５ａ，１５ｂを形成した後に、第１レジスト層４６ａ及び第２レジスト層４６ｂをアッシングにより表面側から徐々に後退させて、図２４（ａ）に示すように、薄膜部４７ｂの全体が除去された時点でアッシングを止める（薄膜部除去ステップ）。

　これにより、第１レジスト層４６ａについては、薄膜部４７ｂを完全に除去すると共に、厚膜部４７ａを薄膜化して残し、ゲート電極１５ａの片側側部だけに張出部４８が張り出す形状にする。また、第２レジスト層４６ｂについては、その全体を薄膜化して残す。この段階で残された第１レジスト層４６ａ及び第２レジスト層４６ｂは第２のレジストパターンＰ２を構成する。

　次いで、薄膜化した厚膜部構成部分からなる第１レジスト層４６ａ及びゲート電極１５ａをマスクとして第１半導体層１２ａに、薄膜化した第２レジスト層４６ｂをマスクとして第２半導体層１２ｂに、イオンドーピング法により、図２４（ｂ）に示すように、ｎ型不純物としてリン（Ｐ）を高濃度にそれぞれ注入する（不純物注入ステップ）。

　これにより、第１半導体層１２ａにおける第１レジスト層４６ａ及びゲート電極１５ａ対応箇所の両側方には、ソース領域及びドレイン領域として機能するｎ型高濃度不純物領域１３ｎｓ，１３ｎｄが形成される。このとき、ドレイン領域として機能するｎ型高濃度不純物領域１３ｎｄは、ゲート電極１５ａ対応箇所から第１レジスト層４６ａの張出部４８の張り出し分に相当する間隔をあけて形成される。それと共に、第１半導体層１２ａのゲート電極１５ａ対応箇所にチャネル領域１３ｃが、該チャネル領域１３ｃとドレイン領域として機能するｎ型高濃度不純物領域１３ｎｄとの間にオフセット領域１３ｏがそれぞれ形成される。

　一方、第２半導体層１２ｂにおける第２レジスト層４６ｂ対応箇所の両側方にも、ソース領域及びドレイン領域として機能するｎ型高濃度不純物領域１３ｎｓ，１３ｎｄが形成される。このとき、両ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄは、ゲート電極対応箇所から第２レジスト層４６ｂの張出部４８の張り出し分に相当する間隔をあけて形成される。それと共に、第２半導体層１２ｂのゲート電極１５ｂ対応箇所にチャネル領域１３ｃが、該チャネル領域１３ｃと各ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄとの間にオフセット領域１３ｏがそれぞれ形成される。

　しかる後、図２４（ｃ）に示すように、残りの第１レジスト層４６ａ及び第２レジスト層４６ｂをレジスト剥離液やアッシングなどにより完全に除去する。

　＜層間絶縁膜形成工程以降の各工程＞
　上記ｎ型高濃度不純物領域形成工程の後に、上記実施形態１と同様にして、図２５（ａ）～（ｃ）に示すように、層間絶縁膜形成工程、ソース・ドレイン電極形成工程及び保護絶縁膜形成工程を順に行う。

　以上のようにして、第１半導体層１２ａ及び第２半導体層１２ｂの各オフセット領域１３ｏに対し、ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄ形成後の工程においても不純物を注入しないで、片側オフセット構造のＴＦＴ２０ＯＮａ及び両側オフセット構造のＴＦＴ２０ＯＮｂを備える半導体装置Ｓを製造することができる。

　　－実施形態２の変形例の効果－
　この変形例によれば、上記実施形態２と同様の効果を得ることができる上に、第１半導体層１２ａ及び第２半導体層１２ｂの各オフセット領域１３ｏへの不純物注入（低濃度不純物注入ステップ）が不要であるので、上記実施形態２の如く片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ及び両側ＬＤＤ構造のＴＦＴ２０ＬＮｂを形成する場合に比べて、工程数を良好に抑えて、より安価に半導体装置Ｓを製造することができる。

　《発明の実施形態３》
　図２６は、この実施形態３に係る半導体装置Ｓが備えるノーマル構造のｎ型ＴＦＴ２０ＮＮを示す概略平面図である。図２７は、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ、両側ＬＤＤ構造のＴＦＴ２０ＬＮｂ及びノーマル構造のｎ型ＴＦＴ２０ＮＮの断面構造を図中左側から順に示す断面図である。この図２７において、ノーマル構造のｎ型ＴＦＴ２０ＮＮの断面図は、図２６のXXVII－XXVII線における断面構造を示している。なお、以降の実施形態では、図１４～図２５（ａ）～（ｃ）と同一の構成箇所についても、同一符合を付して上記実施形態２の説明に譲ることにし、その詳細な説明を省略する。

　本実施形態の半導体装置Ｓは、図２７に示すように、絶縁性基板１０上に、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ及び両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂに加えて、半導体層１２ｃに低濃度不純物領域１３ｎｌもオフセット領域１３ｏも有しないノーマル構造のｎ型ＴＦＴ２０ＮＮをも備えている。

　片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａは、上記実施形態１で説明した同構造のｎ型ＴＦＴ２０ＬＮａと同じ構成であって、半導体層１２ａに相当する第１半導体層１２ａを備えている。両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂは、上記実施形態２で説明した同構造のｎ型ＴＦＴ２０ＬＮｂと同じ構成であって、第２半導体層１２ｂに相当する第３半導体層１２ｂを備えている。

　ノーマル構造のｎ型ＴＦＴ２０ＮＮは、図２６及び図２７に示すように、他のｎ型ＴＦＴ２０ＬＮａ，２０ＬＮｂと同じトップゲート型の構造を有しており、絶縁性基板１０上に、下地絶縁膜１１を介して設けられた第２半導体層１２ｃと、該第２半導体層１２ｃを覆うように設けられたゲート絶縁膜１４と、該ゲート絶縁膜１４を介して第２半導体層１２ｃの中央部分に重なるように設けられたゲート電極１５ｃと、該ゲート電極１５ｃを挟んで上記第２半導体層１２ｃに互いに離間して接続されたソース電極１８ｃ及びドレイン電極１９ｃ（図２６では二点鎖線で示す）とを備えている。

　上記第２半導体層１２ｃは、第１半導体層１２ａ及び第３半導体層１２ｂと同じポリシリコンなどの結晶質半導体からなる。この第２半導体層１２ｃには、ゲート電極１５ａ対応箇所にチャネル領域１３ｃが、該チャネル領域１３ｃの両側方に該チャネル領域１３ｃと間隔をあけずにソース領域及びドレイン領域として機能する一対のｎ型高濃度不純物領域１３ｎｓ，１３ｎｄがそれぞれ形成されている。

　第２半導体層１２ｃのチャネル領域１３ｃ及び各ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄには、第１半導体層１２ａ及び第３半導体層１２ｂと同様な不純物、つまりリン（Ｐ）などのｎ型不純物又はボロン（Ｂ）などのｐ型不純物が含まれている。

　ゲート絶縁膜１４には、上記片側ＬＤＤ構造のｎ型ＴＦＴと両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂとノーマル構造のｎ型ＴＦＴ２０ＮＮとで共通の膜が用いられている。ノーマル構造のｎ型ＴＦＴ２０ＮＮのゲート電極１５ｃは、両ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ，２０ＬＮｂのゲート電極１５ａ，１５ｂと同一材料からなる。また、ノーマル構造のｎ型ＴＦＴ２０ＮＮのソース電極１８ｃ及びドレイン電極１９ｃも、両ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ，２０ＬＮｂのソース電極１８ａ，１８ｂ及びドレイン電極１９ａ，１９ｂと同一材料からなる。

　　－製造方法－
　次に、上記のような片側ＬＤＤ構造のＴＦＴ２０ＬＮａ、両側ＬＤＤ構造のＴＦＴ２０ＬＮｂ及びノーマル構造のｎ型ＴＦＴ２０ＮＮを備えた半導体装置Ｓの製造方法について、図２８～図３４（ａ）～（ｃ）を参照しながら一例を挙げて説明する。

　図２８は、半導体層形成工程を示す断面図である。図２９は、ゲート絶縁膜成膜工程及び不純物準位調整工程を示す断面図である。図３０（ａ）～（ｃ）及び図３１（ａ），（ｂ）は、ゲート電極形成工程を示す断面図である。図３２（ａ），（ｂ）は、ｎ型高濃度不純物領域形成工程を示す断面図である。図３３は、ｎ型低濃度不純物領域形成工程を示す断面図である。図３４（ａ）～（ｃ）は、層間絶縁膜形成工程以降の各工程を示す断面図である。なお、これら図２８～図３４（ａ）～（ｃ）は、図２７対応箇所をそれぞれ示している。

　＜半導体層形成工程＞
　上記実施形態１と同様にしてポリシリコン膜４２を形成した後、該ポリシリコン膜４２を第１のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図２８に示すように、第１半導体層１２ａ、第２半導体層１２ｃ及び第３半導体層１２ｂを形成する（半導体層形成ステップ）。本実施形態でも、この段階において、第１半導体層１２ａ、第２半導体層１２ｃ及び第３半導体層１２ｂのエネルギー準位が下地絶縁膜１１の影響を受けてドナー準位側に偏る。

　＜ゲート絶縁膜成膜工程＞
　上記第１半導体層１２ａ、第２半導体層１２ｃ及び第３半導体層１２ｂが形成された基板上に、上記実施形態１と同様にして、図２９に示すように、ゲート絶縁膜１４を成膜する（ゲート絶縁膜成膜ステップ）。

　＜不純物準位調整工程＞
　上記ゲート絶縁膜１４に覆われた第１半導体層１２ａ、第２半導体層１２ｃ及び第３半導体層１２ｂの全体に対し、上記実施形態１と同様にして、ｐ型不純物としてボロン（Ｂ）を低濃度に注入する。

　これにより、第１半導体層１２ａ、第２半導体層１２ｃ及び第３半導体層１２ｂにおける不純物準位をアクセプタ準位にし、その深さを、後に形成されるチャネル領域１３ｃでの導電特性がこれら各半導体層１２ａ，１２ｂ，１２ｃが構成するｎ型ＴＦＴ２０ＬＮａ，２０ＬＮｂ，２０ＮＮに所定の閾値電圧をもたらすように調整する。

　なお、この不純物準位調整工程は、必ずしも行う必要はなく、第１半導体層１２ａ、第２半導体層１２ｃ及び第３半導体層１２ｂの有する不純物準位の種別とその深さを考慮し、必要に応じて行えばよい。

　＜ゲート電極形成工程＞
　上記不純物準位が調整された第１半導体層１２ａ、第２半導体層１２ｃ及び第３半導体層１２ｂを備える基板上に、上記実施形態１と同様にして、図３０（ａ）に示すように、ゲート電極形成用の導電膜４４を成膜する（導電膜成膜ステップ）。

　次いで、ゲート電極形成用の導電膜４４上に、上記実施形態１と同様にして、図３０（ｂ）に示すように、ポジ型の感光性樹脂を塗布して感光性樹脂膜４５（例えば厚さ１μｍ～２μｍ程度）を成膜する（感光性樹脂膜成膜ステップ）。

　続いて、図３０（ｃ）に示すように、未硬化の感光性樹脂膜４５に対して照射される露光量を第２のフォトマスクを用いて制御して露光処理を行う。この露光処理では、第２のフォトマスクとして、多階調マスクの一種である図６に示すグレートーンマスク６０を用いる。

　本実施形態で用いるグレートーンマスク６０において、上記遮光部６２は、当該グレートーンマスク６０を感光性樹脂膜４５に対向させて所定の位置に配置させたときに、第１半導体層１２ａ対応箇所のゲート電極形成領域上の一方側（図３０（ｃ）で左側）と、第３半導体層１２ｂ対応箇所のゲート電極形成領域上とに位置するように形成されている。一方、半透過部６３は、同じくグレートーンマスク６０を感光性樹脂膜４５に対向させて所定の位置に配置させたときに、第１半導体層１２ａ対応箇所のゲート電極形成領域上の他方側（図３０（ｃ）で右側）と、第２半導体層１２ｃ対応箇所のゲート電極形成領域上とに位置するように形成されている。

　感光性樹脂膜４５に対して露光処理を行う際には、このグレートーンマスク６０を、図３０（ｃ）に示すように、感光性樹脂膜４５に対向させて上記所定の位置に配置させた後、該グレートーンマスク６０の絶縁性基板１０とは反対側から紫外線Ｌを照射する。そうして、グレートーンマスク６０を介して感光性樹脂膜４５を露光する。

　これにより、感光性樹脂膜４５において、遮光部６２対向箇所である第１半導体層１２ａ対応箇所におけるゲート電極形成領域の一方側部分（図３０（ｃ）で左側部分）と、第３半導体層１２ｂ対応箇所のゲート電極形成領域の全体とを全く露光しないでおくと共に、半透過部６３対向箇所である第１半導体層１２ａ対応箇所におけるゲート電極形成領域の他方側部分（図３０（ｃ）で右側部分）と、第２半導体層１２ｃ対応箇所のゲート電極形成領域とを透過部６１対向箇所よりも少ない露光量で露光する。

　その後、露光処理が行われた感光性樹脂膜４５に対して現像処理を行う（感光性樹脂膜パターニングステップ）。これにより、感光性樹脂膜４５をパターニングして、図３１（ａ）に示すように、第１半導体層１２ａ対応箇所のゲート電極形成用に上記実施形態１と同様なレジスト層である第１レジスト層４６ａを、第２半導体層１２ｃ対応箇所のゲート電極形成用に相対的に薄い均一な厚さの第２レジスト層４６ｃを、第３半導体層１２ｂ対応箇所のゲート電極形成用に相対的に厚い均一な厚さの第３レジスト層４６ｂをそれぞれ形成する。

　より具体的に述べると、第１半導体層１２ａ対応箇所におけるゲート電極形成領域に対しては、そのドレイン領域形成予定側に厚膜部４７ａを、そのソース領域形成予定側に薄膜部４７ｂを有し、且つ形成予定のゲート電極１５ａよりも若干幅広な第１レジスト層４６ａを形成する。第２半導体層１２ｃ対応箇所におけるゲート電極形成領域に対しては、形成予定のゲート電極１５ｃよりも若干幅広で上記薄膜部４７ｂと同程度の均一な厚さの第２レジスト層４６ｃを形成する。また、第３半導体層１２ｂ対応箇所におけるゲート電極形成領域に対しては、形成予定のゲート電極１５ｂよりも若干幅広で上記厚膜部４７ａと同程度の均一な厚さの第３レジスト層４６ｂを形成する。これら第１レジスト層４６ａ、第２レジスト層４６ｃ及び第３レジスト層４６ｂは第１のレジストパターンＰ１を構成する。

　そして、これら第１レジスト層４６ａ、第２レジスト層４６ｃ及び第３レジスト層４６ｂをマスクとして、上記導電膜４４を等方性を有するウェットエッチングでパターニングすることにより、図３１（ｂ）に示すように、第１半導体層１２ａ対応箇所、第２半導体層１２ｃ対応箇所及び第３半導体層１２ｂ対応箇所にゲート電極１５ａ，１５ｂ，１５ｃをそれぞれ形成する（導電膜パターニングステップ）。

　このとき、エッチング時間を調整して、サイドエッチングにより、第１レジスト層４６ａ、第２レジスト層４６ｃ及び第３レジスト層４６ｂの周縁部に重なる導電膜４４部分までも除去し、各ゲート電極１５ａ，１５ｂ，１５ｃを各レジスト層４６ａ，４６ｂ，４６ｃ内側に後退させて対応する第１レジスト層４６ａ、第２レジスト層４６ｃ又は第３レジスト層４６ｂよりも幅狭に形成する。これにより、第１レジスト層４６ａ、第２レジスト層４６ｃ及び第３レジスト層４６ｂには、ゲート電極１５ａ，１５ｂ，１５ｃの両側方に庇状に張り出した張出部４８がそれぞれ構成される。

　＜ｎ型高濃度不純物領域形成工程＞
　上記第１レジスト層４６ａ、第２レジスト層４６ｃ及び第３レジスト層４６ｂをアッシングにより表面側から除去に後退させて、図３２（ａ）に示すように、薄膜部４７ｂ及び第２レジスト層４６ｃの全体が除去された時点でアッシングを止める（薄膜部除去ステップ）。

　これにより、第１レジスト層４６ａについては、薄膜部４７ｂを完全に除去すると共に、厚膜部４７ａを薄膜化して残し、ゲート電極１５ａの片側側部だけに張出部４８が張り出す形状にする。第２レジスト層４６ｃについては、その全体を完全に除去する。また、第３レジスト層４６ｂについては、その全体を薄膜化して残す。この段階で残された第１レジスト層４６ａ及び第３レジスト層４６ｂは第２のレジストパターンＰ２を構成する。

　次いで、薄膜化した厚膜部構成部分からなる第１レジスト層４６ａ及びゲート電極１５ａをマスクとして第１半導体層１２ａに、ゲート電極１５ｃをマスクとして第２半導体層１２ｃに、薄膜化した第３レジスト層４６ｂをマスクとして第３半導体層１２ｂに、イオンドーピング法により、図３２（ｂ）に示すように、ｎ型不純物としてリン（Ｐ）を高濃度にそれぞれ注入する（不純物注入ステップ；高濃度不純物注入ステップ）。

　これにより、第１半導体層１２ａには、ゲート電極１５ａ対応箇所がなすチャネル領域形成部分１３ｃ’の一方側（図３２（ｂ）で右側）に該チャネル領域形成部分１３ｃ’と間隔をあけずにソース領域として機能するｎ型高濃度不純物領域１３ｎｓが形成されると共に、チャネル領域形成部分１３ｃ’の他方側（図３２（ｂ）で左側）に該チャネル領域形成部分１３ｃ’から第１レジスト層４６ａの張出部４８の張り出し部分に相当する間隔をあけてドレイン領域として機能するｎ型高濃度不純物領域１３ｎｄが形成される。そして、第１半導体層１２ａにおけるドレイン領域として機能するｎ型高濃度不純物領域１３ｎｄとチャネル領域形成部分１３ｃ’との間には、不純物が注入されていないオフセット領域１３ｏが形成される。

　一方、第２半導体層１２ｃには、ゲート電極１５ｃ対応箇所の両側方に該ゲート電極１５ｃ対応箇所と間隔をあけずにソース領域及びドレイン領域として機能するｎ型高濃度不純物領域１３ｎｓ，１３ｎｄが形成される。そして、第２半導体層１２ｃのゲート電極１５ｃ対応箇所には、チャネル領域１３ｃが自己整合的に形成される。

　また、第３半導体層１３ｂには、ゲート電極１５ｂ対応箇所がなすチャネル領域形成部分１３ｃ’の両側方に該チャネル領域形成部分１３’から第３レジスト層４６ｂの張出部４８の張り出し分に相当する間隔をあけてｎ型高濃度不純物領域が１３ｎｓ，１３ｎｄ形成される。そして、第３半導体層１２ｂにおけるチャネル領域形成部分１３’と各ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄとの間には、不純物が注入されていないオフセット領域１３ｏが形成される。

　＜ｎ型低濃度不純物領域形成工程＞
　上記のように第１半導体層１２ａ、第２半導体層１２ｃ及び第３半導体層１２ｂにｎ型高濃度不純物領域１３ｎｓ，１３ｎｄをそれぞれ形成した後、残りの第１レジスト層４６ａ及び第３レジスト層４６ｂをレジスト剥離液やアッシングなどにより除去する（レジスト層除去ステップ）。

　そして、ゲート電極１５ａ，１５ｂ，１５ｃをマスクとして第１半導体層１２ａ、第２半導体層１２ｃ及び第３半導体層１２ｂに対し、イオンドーピング法により、図３３に示すように、ｎ型不純物としてリン（Ｐ）を低濃度に注入する（低濃度不純物注入ステップ）。

　これにより、第１半導体層１２ａ、第２半導体層１２ｃ及び第３半導体層１２ｂの各ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄにリン（Ｐ）が追加で注入される。それと共に、第１半導体層１２ａ及び第３半導体層１２ｂにおける各オフセット領域１３ｏにもリン（Ｐ）が注入されて、該各オフセット領域１３ｏにｎ型低濃度不純物領域１３ｎｌが形成される。そして、第１半導体層１２ａ及び第３半導体層２ｂのゲート電極１５ａ，１５ｂ対応箇所には、チャネル領域１３ｃが自己整合的にそれぞれ形成される。

　＜層間絶縁膜形成工程以降の各工程＞
　上記ｎ型低濃度不純物領域形成工程の後に、上記実施形態１と同様にして、図３４（ａ）～（ｃ）に示すように、層間絶縁膜形成工程、ソース・ドレイン電極形成工程及び保護絶縁膜形成工程を順に行う。

　以上の各工程を行うことによって、片側ＬＤＤ構造のＴＦＴ２０ＬＮａ、両側ＬＤＤ構造のＴＦＴ２０ＬＮｂ及びノーマル構造のｎ型ＴＦＴ２０ＮＮを備えた半導体装置Ｓを製造することができる。

　　－実施形態３の効果－
　この実施形態３によると、上記実施形態１と同様の効果を得ることができる上に、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａと両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂとノーマル構造のｎ型ＴＦＴ２０ＮＮとを併せて同一基板１０上に形成することができる。これら両ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ，２０ＬＮｂとノーマル構造のｎ型ＴＦＴ２０ＮＮとの組合せにより、形成可能な回路の種類がノーマル構造のｎ型ＴＦＴが加わった分だけ上記実施形態２よりもさらに増えるので、回路設計上の自由度をよりいっそう高くすることができる。そして、要求される特性に応じた構造のｎ型ＴＦＴ２０ＬＮａ，２０ＬＮｂ，２０ＮＮを適宜採用して回路を構成することで、優れた性能を有する半導体装置Ｓを実現することができる。

　《実施形態３の変形例》
　図３５は、この変形例に係る半導体装置Ｓが備える片側オフセット構造のｎ型ＴＦＴ２０ＯＮａ、両側オフセット構造のｎ型ＴＦＴ２０ＯＮｂ及びノーマル構造のｎ型ＴＦＴ２０ＮＮを左側から順にそれぞれ示す断面図である。

　本変形例の半導体装置Ｓは、図３５に示すように、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａに代えて片側オフセット構造のｎ型ＴＦＴ２０ＯＮａを、両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂに代えて両側ＬＤＤ構造のｎ型ＴＦＴ２０ＯＮｂを備えている。

　片側オフセット構造のＴＦＴ２０ＯＮａは、上記実施形態１の変形例で説明した同構造のＴＦＴ２０ＯＮａと同じ構成である。両側オフセット構造のｎ型ＴＦＴ２０ＯＮｂは、上記実施形態２の変形例で説明した同構造のｎ型ＴＦＴ２０ＯＮｂと同じ構成である。

　　－製造方法－
　上記のような片側オフセット構造のｎ型ＴＦＴ２０ＯＮａ、両側オフセット構造のＴＦＴ２０ＯＮｂ及びノーマル構造のｎ型ＴＦＴ２０ＮＮを備えた半導体装置Ｓを製造する方法について、図３６（ａ）～（ｃ）及び図３７（ａ）～（ｃ）を参照しながら一例を挙げて説明する。

　図３６（ａ）～（ｃ）は、ｎ型高濃度不純物領域形成工程を示す断面図である。図３７（ａ）～（ｃ）は、層間絶縁膜形成工程以降の各工程を示す断面図である。なお、これら図３６（ａ）～（ｃ）及び図３７（ａ）～（ｃ）は、図３５対応箇所をそれぞれ示している。

　＜ｎ型高濃度不純物領域形成工程＞
　ゲート電極形成工程にて各ゲート電極１５ａ，１５ｂ，１５ｃを形成した後に、第１レジスト層４６ａ、第２レジスト層４６ｃ及び第３レジスト層４６ｂをアッシングにより表面側から徐々に後退させて、図３６（ａ）に示すように、薄膜部４７ｂ及び第２レジスト層４６ｃの全体が除去された時点でアッシングを止める（薄膜部除去ステップ）。

　次いで、薄膜化した厚膜部構成部分からなる第１レジスト層４６ａ及びゲート電極１５ａをマスクとして第１半導体層１２ａに、ゲート電極１５ｃをマスクとして第２半導体層１２ｃに、薄膜化した第３レジスト層４６ｂをマスクとして第３半導体層１２ｂに、イオンドーピング法により、図３６（ｂ）に示すように、ｎ型不純物としてリン（Ｐ）を高濃度にそれぞれ注入する（不純物注入ステップ）。

　また、第３半導体層１２ｂにおける第３レジスト層４６ｂ対応箇所の両側方にも、ソース領域及びドレイン領域として機能するｎ型高濃度不純物領域１３ｎｓ，１３ｎｄが形成される。このとき、両ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄは、ゲート電極対応箇所から第３レジスト層４６ｂの張出部４８の張り出し分に相当する間隔をあけて形成される。それと共に、第３半導体層１２ｂのゲート電極１５ｂ対応箇所にチャネル領域１３ｃが、該チャネル領域１３ｃと各ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄとの間にオフセット領域１３ｏがそれぞれ形成される。

　しかる後、図３６（ｃ）に示すように、残りの第１レジスト層４６ａ及び第３レジスト層４６ｂをレジスト剥離液やアッシングなどにより除去する。

　＜層間絶縁膜形成工程以降の各工程＞
　上記ｎ型高濃度不純物領域形成工程の後に、上記実施形態１と同様にして、図３７（ａ）～（ｃ）に示すように、層間絶縁膜形成工程、ソース・ドレイン電極形成工程及び保護絶縁膜形成工程を順に行う。

　以上のようにして、第１半導体層１２ａ及び第３半導体層１２ｂの各オフセット領域１３ｏに対し、ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄ形成後の各工程においても不純物を注入しないで、片側オフセット構造のｎ型ＴＦＴ２０ＯＮａ、両側オフセット構造のｎ型ＴＦＴ２０ＯＮｂ及びノーマル構造のｎ型ＴＦＴ２０ＮＮを備える半導体装置Ｓを製造することができる。

　　－実施形態３の変形例の効果－
　この変形例によれば、上記実施形態３と同様の効果を得ることができる上に、第１半導体層１２ａ及び第３半導体層１２ｂの各オフセット領域１３ｏへの不純物注入（低濃度不純物注入ステップ）が不要であるので、上記実施形態３の如く片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ及び両側ＬＤＤ構造のＴＦＴ２０ＬＮｂを形成する場合に比べて、工程数を良好に抑えて、より安価に半導体装置Ｓを製造することができる。

　《発明の実施形態４》
　図３８は、この実施形態３に係る半導体装置Ｓが備える片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ、両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂ、ノーマル構造のｎ型ＴＦＴ２０ＮＮ及びｐ型ＴＦＴ２０ＮＰの断面構造を図中左側から順にそれぞれ示す断面図である。なお、以降の実施形態では、図２６～図３７（ａ）～（ｃ）と同一の構成箇所についても、同一符合を付して上記実施形態３の説明に譲ることにし、その詳細な説明を省略する。

　本実施形態の半導体装置Ｓは、図３８に示すように、絶縁性基板１０上に、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ、両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂ及びノーマル構造のｎ型ＴＦＴ２０ＮＮに加えて、ノーマル構造のｐ型ＴＦＴ２０ＮＰをも備えている。

　片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａは、上記実施形態１で説明した同構造のＴＦＴ２０ＬＮａと同じ構成であって、半導体層１２ａに相当する第１半導体層１２ａを備えている。両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂは、上記実施形態２で説明した同構造のｎ型ＴＦＴ２０ＬＮｂと同じ構造であって、第２半導体層１２ｂに相当する第３半導体層１２ｂを備えている。また、ノーマル構造のｎ型ＴＦＴ２０ＮＮは、上記実施形態３で説明した同構造のｎ型ＴＦＴ２０ＮＮと同じ構成であって、第２半導体層１２ｃに相当する第４半導体層１２ｃを備えている。

　ノーマル構造のｐ型ＴＦＴ２０ＮＰは、図３８に示すように、他のＴＦＴ２０ＬＮａ，２０ＬＮｂ，２０ＮＮと同様なトップゲート型の構造を有しており、絶縁性基板１０上に、下地絶縁膜１１を介して設けられた第２半導体層１２ｄと、該第２半導体層１２ｄを覆うように設けられたゲート絶縁膜１４と、該ゲート絶縁膜１４を介して第２半導体層１２ｄの中央部分に重なるように設けられたゲート電極１５ｄと、該ゲート電極１５ｄを挟んで上記第２半導体層１２ｄに互いに離間して接続されたソース電極１８ｄ及びドレイン電極１９ｄとを備えている。

　上記第２半導体層１２ｄは、第１半導体層１２ａ、第３半導体層１２ｂ及び第４半導体層１２ｃと同じポリシリコンなどの結晶質半導体からなる。この第２半導体層１２ｄには、ゲート電極１５ｄ対応箇所にチャネル領域１３ｃが、該チャネル領域１３ｃの両側方に該チャネル領域１３ｃと間隔をあけずにソース領域及びドレイン領域として機能する一対のｐ型高濃度不純物領域１３ｐｓ，１３ｐｄがそれぞれ形成されている。

　この第２半導体層１２ｄのチャネル領域１３ｃには、閾値電圧を制御するためにリン（Ｐ）などのｎ型不純物が含まれている。また、各ｐ型高濃度不純物領域１３ｐｓ，１３ｐｄには、ボロン（Ｂ）などのｐ型不純物が含まれている。

　ゲート絶縁膜１４には、両ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ，２０ＬＮｂ及びノーマル構造のｎ型ＴＦＴ２０ＮＮとノーマル構造のｐ型ＴＦＴ２０ＮＰとで共通の膜が用いられている。ノーマル構造のｐ型ＴＦＴ２０ＮＰのゲート電極１５ｄは、両ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ，２０ＬＮｂ及びノーマル構造のｎ型ＴＦＴ２０ＮＮのゲート電極１５ａ，１５ｂ，１５ｃと同一材料からなる。また、ノーマル構造のｐ型ＴＦＴ２０ＮＰのソース電極１８ｄ及びドレイン電極１９ｄも、両ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ，２０ＬＮｂ及びノーマル構造のｎ型ＴＦＴ２０ＮＮのソース電極１８ａ，１８ｂ，１８ｃ及びドレイン電極１９ａ，１９ｂ，１９ｃと同一材料からなる。

　　－製造方法－
　次に、上記のような片側ＬＤＤ構造のＴＦＴ２０ＬＮａ、両側ＬＤＤ構造のＴＦＴ２０ＬＮｂ、ノーマル構造のｎ型ＴＦＴ２０ＮＮ及びｐ型ＴＦＴ２０ＰＮを備えた半導体装置Ｓの製造方法について、図３９～図４９（ａ），（ｂ）を参照しながら一例を挙げて説明する。

　図３９は、半導体層形成工程を示す断面図である。図４０は、ゲート絶縁膜成膜工程及び不純物準位調整工程を示す断面図である。図４１（ａ），（ｂ）は、導電型調整工程を示す断面図である。図４２（ａ），（ｂ）及び図４３（ａ），（ｂ）は、第１のゲート電極形成工程を示す断面図である。図４４は、ｐ型高濃度不純物領域形成工程を示す断面図である。図４５（ａ），（ｂ）及び図４６（ａ），（ｂ）は、第２のゲート電極形成工程を示す断面図である。図４７（ａ），（ｂ）は、ｎ型高濃度不純物領域形成工程を示す断面図である。図４８は、ｎ型低濃度不純物領域形成工程を示す断面図である。図４９（ａ），（ｂ）は、層間絶縁膜形成工程以降の各工程を示す断面図である。なお、これら図３９～図４９（ａ），（ｂ）は、図３８対応箇所をそれぞれ示している。

　本実施形態に係る半導体装置Ｓの製造方法は、下地絶縁膜形成工程と、半導体層形成工程と、ゲート絶縁膜成膜工程と、導電型調整工程と、第１のゲート電極形成工程と、ｐ型高濃度不純物領域形成工程と、第２のゲート電極形成工程と、ｎ型高濃度不純物領域形成工程と、ｎ型低濃度不純物領域工程と、層間絶縁膜形成工程と、ソース・ドレイン電極形成工程と、保護絶縁膜形成工程とを含む。

　＜半導体層形成工程＞
　上記実施形態１と同様にしてポリシリコン膜４２を形成した後、該ポリシリコン膜４２を第１のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図３９に示すように、第１半導体層１２ａ、第２半導体層１２ｄ、第３半導体層１２ｂ及び第４半導体層１２ｃを形成する（半導体層形成ステップ）。本実施形態でも、この段階において、第１半導体層１２ａ、第２半導体層１２ｄ、第３半導体層１２ｂ及び第４半導体層１２ｃのエネルギー準位が下地絶縁膜１１の影響を受けてドナー準位側に偏る。

　＜ゲート絶縁膜成膜工程＞
　上記第１半導体層１２ａ、第２半導体層１２ｄ、第３半導体層１２ｂ及び第４半導体層１２ｃが形成された基板上に、上記実施形態１と同様にして、図４０に示すように、ゲート絶縁膜１４を成膜する（ゲート絶縁膜成膜ステップ）。

　＜導電型調整工程＞
　この導電型調整工程では、第１半導体層１２ａ、第３半導体層１２ｂ及び第４半導体層１２ｃの導電型が第１導電型であるｐ型に、第２半導体層１２ｄの導電型が第２導電型であるｎ型になるように、これら第１半導体層１２ａ、第２半導体層１２ｄ、第３半導体層１２ｂ及び第４半導体層１２ｃが含有する不純物濃度を調整する。

　例えば、まず、ゲート絶縁膜１４に覆われた第１半導体層１２ａ、第２半導体層１２ｄ、第３半導体層１２ｂ及び第４半導体層１２ｃの全体に対して、イオンドーピング法により、図４１（ａ）に示すように、ｐ型不純物としてボロン（Ｂ）を低濃度に注入する。図４１（ａ）に示す矢印５１は、このときのボロン（Ｂ）の注入方向を示している。

　これにより、第２半導体層１２ｄにおけるドナー準位の深さを、後に形成されるチャネル領域１３ｃでの導電特性が当該第２半導体層１２ｄが構成するｐ型ＴＦＴ２０ＮＰに所定の閾値電圧をもたらすように調整する。

　次いで、ゲート絶縁膜１４上に、スピンコート法により、感光性樹脂を塗布して感光性樹脂膜を成膜する。そして、この感光性樹脂膜を、第２のフォトマスクを用いてパターニングすることにより、図４１（ｂ）に示すように、ｐ型ＴＦＴ２０ＮＰを構成する第２半導体層１２ｄ対応箇所を覆うレジスト層５２を形成する。

　その後、このレジスト層５２をマスクとして、第１半導体層１２ａ、第３半導体層１２ｂ及び第４半導体層１２ｃの全体に対して、イオンドーピング法により、ｐ型不純物としてボロン（Ｂ）をさらに注入する。図４１（ｂ）に示す矢印５３は、このときのボロン（Ｂ）の注入方向を示している。

　これにより、第１半導体層１２ａ、第３半導体層１２ｂ及び第４半導体層１２ｃにおける不純物準位をアクセプタ準位にし、その深さを、後に形成されるチャネル領域１３ｃでの導電特性がこれら各半導体層１２ａ，１２ｂ，１２ｃが構成するＴＦＴ２０ＬＮａ，２０ＬＮｂ，２０ＮＮに所定の閾値電圧をもたらすように調整する。

　なお、ｐ型ＴＦＴ２０ＮＰを構成する第２半導体層１２ｂへの前半のボロン（Ｂ）注入は、必ずしも行う必要はなく、ｐ型ＴＦＴ２０ＮＰを構成する第２半導体層１２ｂの有するドナー準位の深さを考慮し、必要に応じて行えばよい。

　この導電型調整工程は、本発明における導電型調整ステップに対応する。

　＜第１のゲート電極形成工程＞
　上記導電型が調整された第１半導体層１２ａ、第２半導体層１２ｄ、第３半導体層１２ｂ及び第４半導体層１２ｃを備える基板上に、上記実施形態１と同様にして、図４２（ａ）に示すように、ゲート電極形成用の導電膜４４を成膜する（導電膜成膜ステップ）。

　次いで、ゲート電極形成用の導電膜４４上に、スピンコート法又はスリットコート法により、図４２（ｂ）に示すように、ポジ型の感光性樹脂を塗布して第１感光性樹脂膜５４（例えば厚さ１μｍ～２μｍ程度）を成膜する（第１感光性樹脂膜成膜ステップ）。

　続いて、未硬化の第１感光性樹脂膜５４に対して照射される露光量を第３のフォトマスクを用いて制御して露光処理を行った後に現像処理を行うことにより、該第１感光性樹脂膜５４をパターニングして、図４３（ａ）に示すように、第１半導体層１２ａ対応箇所の全体にレジスト層（第１レジスト層）５５ａを、第２半導体層１２ｄ対応箇所におけるゲート電極形成領域にレジスト層（第２レジスト層）５５ｄを、第３半導体層１２ｂ対応箇所の全体にレジスト層５５ｂを、第４半導体層１２ｃ対応箇所の全体にレジスト層５５ｃをそれぞれ形成する（第１感光性樹脂膜パターニングステップ）。

　そして、これらレジスト層５５ａ，５５ｄ，５５ｂ，５５ｃをマスクとして、上記導電膜４４を異方性の強いドライエッチングでパターニングすることにより、図４３（ｂ）に示すように、第２半導体層１２ｄ対応箇所にゲート電極１５ｄを形成する（第１の導電膜パターニングステップ）。

　＜ｐ型高濃度不純物領域形成工程＞
　上記第１のゲート電極形成工程にてゲート電極１５ｄを形成した後に、レジスト層５５ａ，５５ｄ，５５ｂ，５５ｃをマスクとして第３半導体層１２ｃに対して、イオンドーピング法により、図４４に示すように、ｐ型不純物としてボロン（Ｂ）を高濃度に注入する（第１導電型不純物注入ステップ）。図４４に示す矢印５６は、このときのボロン（Ｂ）の注入方向を示している。

　これにより、第２半導体層１２ｄにおけるゲート電極１５ｄ対応箇所の両側方には、ソース領域及びドレイン領域として機能するｐ型高濃度不純物領域１３ｐｈが形成される。そして、第２半導体層１２ｄのゲート電極１５ｄ対応箇所には、チャネル領域１３ｃが自己整合的に形成される。

　しかる後、レジスト層５５ａ，５５ｄ，５５ｂ，５５ｃをレジスト剥離液やアッシングなどにより除去する（第１及び第２レジスト層除去ステップ）。

　＜第２のゲート電極形成工程＞
　上記のようにゲート電極１５ｄを形成して残ったゲート電極形成用の導電膜４４上に、上記実施形態１と同様にして、図４５（ａ）に示すように、ポジ型の感光性樹脂を塗布し、第２感光性樹脂膜４５（例えば厚さ１μｍ～２μｍ程度）を成膜する（第２感光性樹脂膜成膜ステップ）。

　続いて、図４５（ｂ）に示すように、未硬化の第２感光性樹脂膜４５に対して照射される露光量を第４のフォトマスクを用いて制御して露光処理を行う。この露光処理では、第４のフォトマスクとして、多階調マスクの一種である図６に示すグレートーンマスク６０を用いる。

　本実施形態で用いるグレートーンマスク６０において、上記遮光部６２は、当該グレートーンマスク６０を第２感光性樹脂膜４５に対向させて所定の位置に配置させたときに、第１半導体層１２ａ対応箇所のゲート電極形成領域上の一方側（図４５（ｂ）で左側）と、第２半導体層１２ｄ対応箇所の全領域上と、第３半導体層１２ｂ対応箇所のゲート電極形成領域上とに位置するように形成されている。一方、半透過部６３は、同じくグレートーンマスク６０を第２感光性樹脂膜４５に対向させて所定の位置に配置させたときに、第１半導体層１２ａ対応箇所のゲート電極形成領域上の他方側（図４５（ｂ）で右側）と、第４半導体層１２ｃ対応箇所のゲート電極形成領域上に位置するように形成されている。

　第２感光性樹脂膜４５に対して露光処理を行う際には、このグレートーンマスク６０を、図４５（ｂ）に示すように、第２感光性樹脂膜４５に対向させて上記所定の位置に配置させた後、該グレートーンマスク６０の絶縁性基板１０とは反対側から紫外線Ｌを照射する。そうして、グレートーンマスク６０を介して第２感光性樹脂膜４５を露光する。

　これにより、第２感光性樹脂膜４５において、遮光部６２対向箇所である第１半導体層１２ａ対応箇所におけるゲート電極１５ａ形成領域の一方側部分（図４５（ｂ）で左側部分）と、第２半導体層１２ｄ対応箇所の全領域と、第３半導体層１２ｂ対応箇所のゲート電極１５ｂ形成領域の全体とを全く露光しないでおくと共に、半透過部６３対向箇所である第１半導体層１２ａ対応箇所におけるゲート電極形成領域の他方側部分（図４５（ｂ）で右側部分）と、第４半導体層１２ｃ対応箇所のゲート電極形成領域とを透過部６１対向箇所よりも少ない露光量で露光する。

　その後、露光処理が行われた第２感光性樹脂膜４５に対して現像処理を行う（感光性樹脂膜パターニングステップ）。これにより、第２感光性樹脂膜４５をパターニングして、図４６（ａ）に示すように、第１半導体層１２ａ対応箇所のゲート電極形成用に上記実施形態１と同様なレジスト層（第３レジスト層）４６ａを、第２半導体層１２ｄ対応箇所の全体に相対的に厚い均一な厚さのレジスト層（第４レジスト層）４６ｄを、第３半導体層１２ｂ対応箇所のゲート電極形成用に相対的に厚い均一な厚さのレジスト層４６ｂを、第４半導体層１２ｃ対応箇所のゲート電極形成用に相対的に薄い均一な厚さのレジスト層４６ｃをそれぞれ形成する。

　より具体的に述べると、第１半導体層１２ａ対応箇所におけるゲート電極形成領域に対しては、そのドレイン領域形成予定側に厚膜部４７ａを、そのソース領域形成予定側に薄膜部４７ｂを有し、且つ形成予定のゲート電極１５ａよりも若干幅広なレジスト層４６ａを形成する。第２半導体層１２ｄ対応箇所の全領域に対しては、上記厚膜部４７ａと同程度の均一な厚さのレジスト層４６ｄを形成する。第３半導体層１２ｂ対応箇所におけるゲート電極形成領域に対しては、形成予定のゲート電極１５ｂよりも若干幅広で上記厚膜部４７ａと同程度の均一な厚さのレジスト層４６ｂを形成する。また、第４半導体層１２ｃ対応箇所におけるゲート電極形成領域に対しては、形成予定のゲート電極１５ｃよりも若干幅広で上記薄膜部４７ｂと同程度の均一な厚さのレジスト層４６ｃを形成する。これらレジスト層４６ａ，４６ｄ，４６ｂ，４６ｃは第１のレジストパターンＰ１を構成する。

　そして、これらレジスト層４６ａ，４６ｄ，４６ｂ，４６ｃをマスクとして、上記導電膜４４を等方性を有するウェットエッチングでパターニングすることにより、図４６（ｂ）に示すように、第１半導体層１２ａ対応箇所、第３半導体層１２ｂ対応箇所及び第４半導体層１２ｃ対応箇所にゲート電極１５ａ，１５ｂ，１５ｃをそれぞれ形成する（導電膜パターニングステップ）。

　このとき、エッチング時間を調整して、サイドエッチングにより、各レジスト層４６ａ，４６ｂ，４６ｃの周縁部に重なる導電膜４４部分までも除去し、各ゲート電極１５ａ，１５ｂ，１５ｃを各レジスト層４６ａ，４６ｂ，４６ｃ内側に後退させて対応するレジスト層４６ａ，４６ｂ，４６ｃよりも幅狭に形成する。これにより、各レジスト層４６ａ，４６ｂ，４６ｃには、ゲート電極１５ａ，１５ｂ，１５ｃの両側方に庇状に張り出した張出部４８がそれぞれ構成される。

　＜ｎ型高濃度不純物領域形成工程＞
　上記レジスト層４６ａ，４６ｂ，４６ｃ，４６ｃをアッシングにより表面側から除去に後退させて、図４７（ａ）に示すように、薄膜部４７ｂ及びレジスト層４６ｃの全体が除去された時点でアッシングを止める（薄膜部除去ステップ）。

　これにより、レジスト層４６ａについては、薄膜部４７ｂを完全に除去すると共に、厚膜部４７ａを薄膜化して残し、ゲート電極１５ａの片側側部だけに張出部４８が張り出す形状にする。レジスト層４６ｄ，４６ｂについては、その全体を薄膜化して残す。また、レジスト層４６ｃについては、その全体を完全に除去する。この段階で残されたレジスト層４６ａ，４６ｄ，４６ｂは第２のレジストパターンＰ２を構成する。

　次いで、薄膜化した厚膜部構成部分からなるレジスト層４６ａ及びゲート電極１５ａをマスクとして第１半導体層１２ａに、薄膜化したレジスト層４６ｂをマスクとして第３半導体層１２ｂに、ゲート電極１５ｂをマスクとして第４半導体層１２ｃに、イオンドーピング法により、図４７（ｂ）に示すように、ｎ型不純物としてリン（Ｐ）を高濃度にそれぞれ注入する（不純物注入ステップ；高濃度不純物注入ステップ）。

　これにより、第１半導体層１２ａには、ゲート電極１５ａ対応箇所がなすチャネル領域形成部分１３ｃ’の一方側（図４７（ｂ）で右側）に該チャネル領域形成部分１３ｃ’と間隔をあけずにソース領域として機能するｎ型高濃度不純物領域１３ｎｓが形成されると共に、チャネル領域形成部分１３ｃ’の他方側（図４７（ｂ）で左側）に該チャネル領域形成部分１３ｃ’からレジスト層４６ａの張出部４８の張り出し部分に相当する間隔をあけてドレイン領域として機能するｎ型高濃度不純物領域１３ｎｄが形成される。そして、第１半導体層１２ａにおけるドレイン領域として機能するｎ型高濃度不純物領域１３ｎｄとチャネル領域形成部分１３ｃ’との間には、不純物が注入されていないオフセット領域１３ｏが形成される。

　一方、第３半導体層１３ｂには、ゲート電極１５ｂ対応箇所がなすチャネル領域形成部分１３ｃ’の両側方に該チャネル領域形成部分１３ｃ’からレジスト層４６ｂの張出部４８の張り出し分に相当する間隔をあけてｎ型高濃度不純物領域が１３ｎｓ，１３ｎｄ形成される。そして、第３半導体層１２ｂにおけるチャネル領域形成部分１３’と各ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄとの間には、不純物が注入されていないオフセット領域１３ｏが形成される。

　また、第４半導体層１２ｃには、ゲート電極１５ｃ対応箇所の両側方に該ゲート電極１５ｃ対応箇所と間隔をあけずにソース領域及びドレイン領域として機能するｎ型高濃度不純物領域１３ｎｓ，１３ｎｄが形成される。そして、第４半導体層１２ｃには、ゲート電極１５ｃ対応箇所にチャネル領域１３ｃが自己整合的に形成される。

　＜ｎ型低濃度不純物領域形成工程＞
　上記のように第１半導体層１２ａ、第３半導体層１２ｃ及び第４半導体層１２ｂにｎ型高濃度不純物領域１２ｎｓ，１２ｎｄをそれぞれ形成した後、残りのレジスト層４６ａ，４６ｄ，４６ｂをレジスト剥離液やアッシングなどにより除去する（第３レジスト層除去ステップ；レジスト層除去ステップ）。

　そして、ゲート電極１５ａ，１５ｂ，１５ｃ，１５ｄをマスクとして第１半導体層１２ａ、第２半導体層１２ｄ、第３半導体層１２ｂ及び第４半導体層１２ｃに対し、イオンドーピング法により、図４８に示すように、ｎ型不純物としてリン（Ｐ）を低濃度に注入する（低濃度不純物注入ステップ）。

　これにより、第１半導体層１２ａ、第３半導体層１２ｂ及び第４半導体層１２ｃの各ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄにリン（Ｐ）が追加で注入される。それと共に、第１半導体層１２ａ及び第３半導体層１２ｂにおける各オフセット領域１３ｏにもリン（Ｐ）が注入されて、該各オフセット領域１３ｏにｎ型低濃度不純物領域１３ｎｌが形成される。そして、第１半導体層１２ａ及び第３半導体層２ｂのゲート電極１５ａ，１５ｂ対応箇所には、チャネル領域１３ｃが自己整合的にそれぞれ形成される。

　このとき、第２半導体層１２ｄの各ｐ型高濃度不純物領域１３ｐｈにもリン（Ｐ）が注入されるが、低濃度のため該各ｐ型高濃度不純物領域１３ｐｈの特性にさして影響はない。

　＜層間絶縁膜形成工程以降の各工程＞
　上記ｎ型低濃度不純物領域形成工程の後に、上記実施形態１と同様にして、図４９（ａ），（ｂ）に示すように、層間絶縁膜形成工程及びソース・ドレイン電極形成工程を順に行い、さらにその後に保護絶縁膜形成工程も行う。

　以上の各工程を行うことによって、片側ＬＤＤ構造のＴＦＴ２０ＬＮａ、両側ＬＤＤ構造のＴＦＴ２０ＬＮｂ、ノーマル構造のｎ型ＴＦＴ２０ＮＮ及びｐ型ＴＦＴ２０ＮＰを備えた半導体装置Ｓを製造することができる。

　　－実施形態４の効果－
　この実施形態４によると、上記実施形態１と同様の効果を得ることができる上に、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａと両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂとノーマル構造のｎ型ＴＦＴ２０ＮＮとノーマル構造のｐ型ＴＦＴ２０ＮＰとを併せて同一基板１０上に形成することができる。これら両ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ，２０ＬＮｂとノーマル構造のｎ型ＴＦＴ２０ＮＮ及びｐ型ＴＦＴ２０ＮＰとの組合せにより、形成可能な回路の種類がノーマル構造のｐ型ＴＦＴが加わった分だけ上記実施形態３よりもさらに増えるので、回路設計上の自由度を可及的に高くすることができる。

　しかも、ｎ型ＴＦＴ２０ＬＮａ，２０ＬＮｂ，２０ＮＮとｐ型ＴＦＴＮＰとを組み合わせてＣＭＯＳを構成することができるので、半導体装置Ｓにおいて、消費電力を低減し、且つ各種回路を省スペース設計で実現できると共に、優れた性能を有する半導体装置Ｓを実現することができる。

　《実施形態４の変形例》
　図５０は、この変形例に係る半導体装置Ｓが備える片側オフセット構造のｎ型ＴＦＴ２０ＯＮａ、両側オフセット構造のｎ型ＴＦＴ２０ＯＮｂ、ノーマル構造のｎ型ＴＦＴ２０ＮＮ及びｐ型ＴＦＴ２０ＮＰを図中左側から順にそれぞれ示す断面図である。

　本変形例の半導体装置Ｓは、図５０に示すように、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａに代えて片側オフセット構造のｎ型ＴＦＴ２０ＯＮａを、両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂに代えて両側ＬＤＤ構造のｎ型ＴＦＴ２０ＯＮｂを備えている。

　　－製造方法－
　上記のような片側オフセット構造のｎ型ＴＦＴ２０ＯＮａ、両側オフセット構造のＴＦＴ２０ＯＮｂ、ノーマル構造のｎ型ＴＦＴ２０ＮＮ及びｐ型ＴＦＴ２０ＮＰを備えた半導体装置Ｓを製造する方法について、図５１（ａ），（ｂ）及び図５２（ａ），（ｂ）を参照しながら一例を挙げて説明する。

　図５１（ａ），（ｂ）は、ｎ型高濃度不純物領域形成工程を示す断面図である。図５２（ａ），（ｂ）は、層間絶縁膜形成工程以降の各工程を示す断面図である。なお、これら図５１（ａ），（ｂ）及び図５２（ａ），（ｂ）は、図５０対応箇所をそれぞれ示している。

　この変形例に係る半導体装置Ｓの製造方法は、下地絶縁膜形成工程と、半導体層形成工程と、ゲート絶縁膜成膜工程と、導電型調整工程と、第１のゲート電極形成工程と、ｐ型高濃度不純物領域形成工程と、第２のゲート電極形成工程と、ｎ型高濃度不純物領域形成工程と、層間絶縁膜形成工程と、ソース・ドレイン電極形成工程と、保護絶縁膜形成工程とを含むが、ｎ型低濃度不純物領域工程を含まない。

　上記下地絶縁膜形成工程と、半導体層形成工程、ゲート絶縁膜成膜工程、導電型調整工程、第１のゲート電極形成工程、ｐ型高濃度不純物領域形成工程及び第２のゲート電極形成工程については、上記実施形態４と同様であるので、その詳細な説明を省略する。

　＜ｎ型高濃度不純物領域形成工程＞
　第２のゲート電極形成工程にて各ゲート電極１５ａ，１５ｂ，１５ｃを形成した後に、レジスト層４６ａ，４６ｄ，４６ｂ，４６ｃをアッシングにより表面側から徐々に後退させて、図５１（ａ）に示すように、薄膜部４７ｂ及びレジスト層４６ｃの全体が除去された時点でアッシングを止める（薄膜部除去ステップ）。

　次いで、薄膜化した厚膜部構成部分からなるレジスト層４６ａ及びゲート電極１５ａをマスクとして第１半導体層１２ａに、薄膜化したレジスト層４６ｂをマスクとして第３半導体層１２ｂに、ゲート電極１５ｃをマスクとして第４半導体層１２ｃに対し、イオンドーピング法により、図５１（ｂ）に示すように、ｎ型不純物としてリン（Ｐ）を高濃度にそれぞれ注入する（不純物注入ステップ）。

　これにより、第１半導体層１２ａにおけるレジスト層４６ａ及びゲート電極１５ａ対応箇所の両側方には、ソース領域及びドレイン領域として機能するｎ型高濃度不純物領域１３ｎｓ，１３ｎｄが形成される。このとき、ドレイン領域として機能するｎ型高濃度不純物領域１３ｎｄは、ゲート電極１５ａ対応箇所からレジスト層４６ａの張出部４８の張り出し分に相当する間隔をあけて形成される。それと共に、第１半導体層１２ａのゲート電極１５ａ対応箇所にチャネル領域１３ｃが、該チャネル領域１３ｃとドレイン領域として機能するｎ型高濃度不純物領域１３ｎｄとの間にオフセット領域１３ｏがそれぞれ形成される。

　一方、第３半導体層１２ｂにおけるレジスト層４６ｂ対応箇所の両側方にも、ソース領域及びドレイン領域として機能するｎ型高濃度不純物領域１３ｎｓ，１３ｎｄが形成される。このとき、両ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄは、ゲート電極対応箇所からレジスト層４６ｂの張出部４８の張り出し分に相当する間隔をあけて形成される。それと共に、第３半導体層１２ｂのゲート電極１５ｂ対応箇所にチャネル領域１３ｃが、該チャネル領域１３ｃと各ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄとの間にオフセット領域１３ｏがそれぞれ形成される。

　また、第４半導体層１２ｃには、ゲート電極１５ｃ対応箇所の両側方に該ゲート電極１５ｃ対応箇所と間隔をあけずにソース領域及びドレイン領域として機能するｎ型高濃度不純物領域１３ｎｓ，１３ｎｄが形成される。そして、第４半導体層１２ｃのゲート電極１５ｃ対応箇所には、チャネル領域１３ｃが自己整合的に形成される。

　しかる後、残りのレジスト層４６ａ，４６ｄ，４６ｂをレジスト剥離液やアッシングなどにより除去する（第３レジスト層除去ステップ；レジスト層除去ステップ）。

　＜層間絶縁膜形成工程以降の各工程＞
　上記ｎ型低濃度不純物領域形成工程の後に、上記実施形態１と同様にして、図５２（ａ），（ｂ）に示すように、層間絶縁膜形成工程及びソース・ドレイン電極形成工程を順に行い、さらにその後に保護絶縁膜形成工程も行う。

　以上のようにして、第１半導体層１２ａ及び第３半導体層１２ｂの各オフセット領域１３ｏに対し、ｎ型高濃度不純物領域１３ｎｓ，１３ｎｄ形成後の各工程においても不純物を注入しないで、片側オフセット構造のｎ型ＴＦＴ２０ＯＮａ、両側オフセット構造のｎ型ＴＦＴ２０ＯＮｂ、ノーマル構造のｎ型ＴＦＴ２０ＮＮ及びｐ型ＴＦＴ２０ＮＰを備える半導体装置Ｓを製造することができる。

　　－実施形態４の変形例の効果－
　この変形例によれば、上記実施形態４と同様の効果を得ることができる上に、第１半導体層１２ａ及び第３半導体層１２ｂの各オフセット領域１３ｏへの不純物注入（低濃度不純物注入ステップ）が不要であるので、上記実施形態４の如く片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ及び両側ＬＤＤ構造のＴＦＴ２０ＬＮｂを形成する場合に比べて、工程数を良好に抑えて、より安価に半導体装置Ｓを製造することができる。

　《その他の実施形態》
　上記実施形態１～４及びこれらの変形例について、以下のように変更してもよい。

　＜半導体装置Ｓの構成＞
　上記実施形態３では、半導体装置Ｓが片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ及び両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂに加えてノーマル構造のｎ型ＴＦＴ２０ＮＮを備えているとしたが、本発明はこれに限らず、半導体装置Ｓは、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ及びノーマル構造のｎ型ＴＦＴ２０ＮＮのみで構成されていてもよい。

　また、上記実施形態４では、半導体装置Ｓが片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ、両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂ及びノーマル構造のｎ型ＴＦＴ２０ＮＮに加えて、ノーマル構造のｐ型ＴＦＴ２０ＮＰを備えているとしたが、本発明はこれに限らない。例えば、半導体装置Ｓは、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ、ノーマル構造のｎ型ＴＦＴ２０ＮＮ及びｐ型ＴＦＴ２０ＮＰのみで構成されていてもよく、片側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮａ、両側ＬＤＤ構造のｎ型ＴＦＴ２０ＬＮｂ及びノーマル構造のｐ型ＴＦＴ２０ＮＰのみで構成されていても構わない。

　＜多階調マスクの構成＞
　上述したアクティブマトリクス基板１の製造方法では、多階調マスクとして、半透過部６３に多数の遮光層６５がストライプ状に配列されたグレートーンマスク６０を用いるとしたが、本発明はこれに限らない。

　例えば、グレートーンマスク６０の半透過部６３は、遮光層が網目状に形成されていてもよい。また、グレートーンマスク６０に代えて、多階調マスクとして、半透過膜を利用して中間露光を行うハーフトーンマスクを用いても構わない。

　＜不純物及びその注入法＞
　上記不純物準位調整工程、導電型調整工程、ｎ型又はｐ型高濃度不純物領域形成工程、及びｎ型低濃度不純物領域形成工程では、イオンドーピング法により不純物を注入するとしたが、本発明はこれに限らず、イオンシャワードーピング法などの他の公知の方法により不純物を注入してもよい。

　また、上記不純物準位調整工程、導電型調整工程、ｎ型又はｐ型高濃度不純物領域形成工程、及びｎ型低濃度不純物領域形成工程では、ｐ型不純物としてボロン（Ｂ）を、ｎ型不純物としてリン（Ｐ）をそれぞれ用いたが、本発明はこれに限らず、ｐ型不純物としてはガリウム（Ｇａ）などのボロン（Ｂ）以外のｐ型不純物を用いてもよく、ｎ型不純物としてはヒ素（Ａｓ）などのリン（Ｐ）以外のｎ型不純物を用いても構わない。

　以上、本発明の好ましい実施形態及びその変形例について説明したが、本発明の技術的範囲は上記の実施形態及び変形例の範囲に限定されない。上記実施形態及び変形例が例示であり、それらの各構成要素や各処理プロセスの組合せに、さらにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

　例えば、上記実施形態１では、半導体装置Ｓが、アクティブマトリクス駆動方式の液晶表示装置を構成するアクティブマトリクス基板に適用されることを例示したが、これに限らない。本発明に係る半導体装置Ｓは、液晶表示装置だけでなく、有機ＥＬ表示装置やプラズマ表示装置などの各種表示装置にも適用することができる。さらにその他にも、メモリデバイスやイメージセンサーなどにも適用することができ、ＴＦＴを備える半導体装置であれば広く適用することが可能である。

　以上説明したように、本発明は、片側ＬＤＤ構造あるいは片側オフセット構造のＴＦＴを備える半導体装置の製造方法について有用であり、特に、片側ＬＤＤ構造あるいは片側オフセット構造のＴＦＴにおいて良好な特性を安定して得ると共に、該ＴＦＴを備えた半導体装置を少ない枚数のフォトマスクで工程数を抑えて低コストに製造することが要望される半導体装置の製造方法に適している。

　Ｓ　　　　　半導体装置
　１０　　　　絶縁性基板（ベース基板）
　１２ａ　　　第１半導体層
　１２ｂ　　　第２半導体層
　１２ｃ　　　第３半導体層
　１２ｄ　　　第４半導体層
　１３ｃ　　　チャネル領域
　１３ｎｓ，１３ｎｄ　　ｎ型高濃度不純物領域
　１３ｎｌ　　ｎ型低濃度不純物領域
　１３ｐｓ，１３ｐｄ　　ｐ型高濃度不純物領域
　１４　　　　ゲート絶縁膜
　１５ａ、１５ｂ，１５ｃ，１５ｄ　　ゲート電極
　４０　　　　アモルファスシリコン膜（半導体膜）
　４２　　　　ポリシリコン膜（結晶質半導体膜）
　４４　　　　ゲート電極形成用の導電膜
　４５　　　　感光性樹脂膜、第２感光性樹脂膜
　４６ａ　　　第１レジスト層
　４６ｂ　　　第２レジスト層
　４６ｃ　　　第３レジスト層
　４６ｄ　　　第４レジスト層
　４７ａ　　　厚膜部
　４７ｂ　　　薄膜部
　４８　　　　張出部
　５０　　　　グレートーンマスク（多階調マスク）

Claims

　ベース基板上に半導体膜を成膜し、該半導体膜をパターニングすることにより、半導体層を形成する半導体層形成ステップと、
　上記半導体層を覆うようにゲート絶縁膜を成膜するゲート絶縁膜成膜ステップと、
　上記ゲート絶縁膜上にゲート電極形成用の導電膜を成膜する導電膜成膜ステップと、
　上記導電膜上に感光性樹脂膜を成膜する感光性樹脂膜成膜ステップと、
　上記感光性樹脂膜に対して照射される露光量を多階調マスクを用いて制御して露光処理を行った後に現像処理を行うことにより、上記感光性樹脂膜をパターニングして、上記半導体層対応箇所の一部に対し、相対的に厚い厚膜部を一方側に、相対的に薄い薄膜部を他方側に有するレジスト層を形成する感光性樹脂膜パターニングステップと、
　上記レジスト層をマスクとして上記導電膜を等方性を有するエッチングでパターニングすることにより、上記半導体層対応箇所に上記レジスト層よりも幅狭にゲート電極を形成すると共に、上記レジスト層に上記ゲート電極の両側方に庇状に張り出した張出部を構成する導電膜パターニングステップと、
　上記張出部を有するレジスト層を上記厚膜部構成部分である上記ゲート電極の片側側部だけに上記張出部が張り出す形状にする薄膜部除去ステップと、
　上記薄膜部除去ステップの後に、上記レジスト層をマスクとして上記半導体層に対し、該半導体層の導電型とは異なる導電型の不純物を注入することにより、上記半導体層において、上記ゲート電極対応箇所の一側方に該ゲート電極対応箇所から上記張出部の張り出し分に相当する間隔をあけて、上記ゲート電極対応箇所の他側方に該ゲート電極対応箇所と間隔をあけずに不純物注入領域をそれぞれ形成する不純物注入ステップとを含む
ことを特徴とする半導体装置の製造方法。
　請求項１に記載の半導体装置の製造方法において、
　上記不純物注入ステップでは、上記不純物注入領域を形成すると共に、上記半導体層における上記ゲート電極対応箇所にチャネル領域を、これら不純物注入領域とチャネル領域との間に上記不純物が注入されないオフセット領域を形成し、
　上記オフセット領域には、上記不純物注入領域形成後の工程においても不純物を注入しない
ことを特徴とする半導体装置の製造方法。
　請求項１に記載の半導体装置の製造方法において、
　上記不純物注入ステップを高濃度不純物注入ステップとし、
　上記高濃度不純物注入ステップでは、上記不純物注入領域として高濃度不純物領域を形成し、
　上記高濃度不純物注入ステップの後に、残りの上記レジスト層を除去するレジスト層除去ステップと、
　上記レジスト層除去ステップの後に、上記ゲート電極をマスクとして上記半導体層に上記高濃度不純物注入ステップと同型の不純物を注入することにより、上記半導体層において、上記ゲート電極対応箇所にチャネル領域を、該チャネル領域の片側側方の上記高濃度不純物領域との間に低濃度不純物領域をそれぞれ形成する低濃度不純物注入ステップとをさらに含む
ことを特徴とする半導体装置の製造方法。
　ベース基板上に半導体膜を成膜し、該半導体膜をパターニングすることにより、第１半導体層及び第２半導体層を形成する半導体層形成ステップと、
　上記第１半導体層及び第２半導体層を覆うようにゲート絶縁膜を成膜するゲート絶縁膜成膜ステップと、
　上記ゲート絶縁膜上にゲート電極形成用の導電膜を成膜する導電膜成膜ステップと、
　上記導電膜上に感光性樹脂膜を成膜する感光性樹脂膜成膜ステップと、
　上記感光性樹脂膜に対して照射される露光量を多階調マスクを用いて制御して、上記第１半導体層対応箇所の一部に対し、相対的に厚い厚膜部を一方側に、相対的に薄い薄膜部を他方側に有する第１レジスト層を形成すると共に、上記第２半導体層対応箇所の一部に上記薄膜部よりも厚い第２レジスト層を形成する感光性樹脂膜パターニングステップと、
　上記第１レジスト層及び第２レジスト層をマスクとして上記導電膜を等方性を有するエッチングでパターニングすることにより、上記第１半導体層対応箇所及び第２半導体層対応箇所に、対応する上記第１レジスト層又は第２レジスト層よりも幅狭にゲート電極をそれぞれ形成すると共に、上記第１レジスト層及び第２レジスト層に上記ゲート電極の両側方に庇状に張り出した張出部をそれぞれ構成する導電膜パターニングステップと、
　上記第１レジスト層を上記厚膜部構成部分である上記ゲート電極の片側側部だけに上記張出部が張り出す形状にすると共に、上記第２レジスト層を薄膜化して残す薄膜部除去ステップと、
　上記薄膜部除去ステップの後に、上記第１レジスト層をマスクとして上記第１半導体層に、上記第２レジスト層をマスクとして上記第２半導体層に、当該両半導体層の導電型とは異なる導電型の不純物をそれぞれ注入することにより、上記第１半導体層において、上記ゲート電極対応箇所の一側方に該ゲート電極対応箇所から上記張出部の張り出し分に相当する間隔をあけて、上記ゲート電極対応箇所の他側方に該ゲート電極対応箇所と間隔をあけずに不純物注入領域をそれぞれ形成すると共に、上記第２半導体層における上記ゲート電極対応箇所の両側方に該ゲート電極対応箇所から上記張出部の張り出し分に相当する間隔をあけて不純物注入領域を形成する不純物注入ステップとを含む
ことを特徴とする半導体装置の製造方法。
　ベース基板上に半導体膜を成膜し、該半導体膜をパターニングすることにより、第１半導体層及び第２半導体層を形成する半導体層形成ステップと、
　上記第１半導体層及び第２半導体層を覆うようにゲート絶縁膜を成膜するゲート絶縁膜成膜ステップと、
　上記ゲート絶縁膜上にゲート電極形成用の導電膜を成膜する導電膜成膜ステップと、
　上記導電膜上に感光性樹脂膜を成膜する感光性樹脂膜成膜ステップと、
　上記感光性樹脂膜に対して照射される露光量を多階調マスクを用いて制御して、上記第１半導体層対応箇所の一部に対し、相対的に厚い厚膜部を一方側に、相対的に薄い薄膜部を他方側に有する第１レジスト層を形成すると共に、上記第２半導体層対応箇所の一部に上記薄膜部と同等かそれ以下の厚さの第２レジスト層を形成する感光性樹脂膜パターニングステップと、
　上記第１レジスト層及び第２レジスト層をマスクとして上記導電膜を等方性を有するエッチングでパターニングすることにより、上記第１半導体層対応箇所及び第２半導体層対応箇所に、対応する上記第１レジスト層及び第２レジスト層よりも幅狭にゲート電極をそれぞれ形成すると共に、上記第１レジスト層及び第２レジスト層に上記ゲート電極の両側方に庇状に張り出した張出部をそれぞれ構成する導電膜パターニングステップと、
　上記第１レジスト層を上記厚膜部構成部分である上記ゲート電極の片側側部だけに上記張出部が張り出す形状にすると共に、上記第２レジスト層の全体を除去する薄膜部除去ステップと、
　上記薄膜部除去ステップの後に、上記第１レジスト層をマスクとして上記第１半導体層に、上記ゲート電極をマスクとして上記第２半導体層に、当該両半導体層の導電型とは異なる導電型の不純物をそれぞれ注入することにより、上記第１半導体層において、上記ゲート電極対応箇所の一側方に該ゲート電極対応箇所から上記張出部の張り出し分に相当する間隔をあけて、上記ゲート電極対応箇所の他側方に該ゲート電極対応箇所と間隔をあけずに不純物注入領域をそれぞれ形成すると共に、上記第２半導体層における上記ゲート電極対応箇所の両側方に該ゲート電極対応箇所と間隔をあけずに不純物注入領域を形成する不純物注入ステップとを含む
ことを特徴とする半導体装置の製造方法。
　請求項１～５のいずれか１項に記載の半導体装置の製造方法において、
　上記感光性樹脂膜パターニングステップでは、上記多階調マスクとしてグレートーンマスクを用いる
ことを特徴とする半導体装置の製造方法。
　ベース基板上に半導体膜を成膜し、該半導体膜をパターニングすることにより、第１半導体層及び第２半導体層を形成する半導体層形成ステップと、
　上記第１半導体層及び第２半導体層を覆うようにゲート絶縁膜を成膜するゲート絶縁膜成膜ステップと、
　上記第１半導体層及び第２半導体層の少なくとも一方に不純物を注入することにより、上記第１半導体層が第１導電型に、上記第２半導体層が第２導電型になるように上記第１半導体層及び第２半導体層の少なくとも一方が含有する不純物濃度を調整する導電型調整ステップと、
　上記導電型調整ステップの後に上記ゲート絶縁膜上にゲート電極形成用の導電膜を成膜する導電膜成膜ステップと、
　上記導電膜上に第１感光性樹脂膜を成膜する第１感光性樹脂膜成膜ステップと、
　上記第１感光性樹脂膜をパターニングすることにより、上記第１半導体層対応箇所の全体に第１レジスト層を、上記第２半導体層対応箇所の一部に第２レジスト層をそれぞれ形成する第１感光性樹脂膜パターニングステップと、
　上記第１レジスト層及び第２レジスト層をマスクとして上記導電膜をエッチングでパターニングすることにより、上記第２半導体層対応箇所にゲート電極を形成する第１の導電膜パターニングステップと、
　上記第２レジスト層をマスクとして上記第２半導体層に第１導電型の不純物を注入することにより、上記第２半導体層のゲート電極対応箇所にチャネル領域を、該チャネル領域の両側方に不純物注入領域をそれぞれ形成する一方、上記第１レジスト層をマスクとして上記第１半導体層には第１導電型の不純物を注入しないでおく第１導電型不純物注入ステップと、
　上記第１導電型不純物注入ステップの後に上記第１レジスト層及び第２レジスト層を除去する第１及び第２レジスト層除去ステップと、
　上記導電膜上に第２感光性樹脂膜を成膜する第２感光性樹脂膜成膜ステップと、
　上記第２感光性樹脂膜に対して照射される露光量を多階調マスクを用いて制御して、上記第１半導体層対応箇所の一部に対し、相対的に厚い厚膜部を一方側に、相対的に薄い薄膜部を他方側に有する第３レジスト層を形成すると共に、上記第２半導体層対応箇所の全体に上記薄膜部よりも厚い第４レジスト層を形成する第２感光性樹脂膜パターニングステップと、
　上記第３レジスト層及び第４レジスト層をマスクとして上記導電膜を等方性を有するエッチングでパターニングすることにより、上記第１半導体層対応箇所に上記第３レジスト層よりも幅狭にゲート電極を形成すると共に、上記第３レジスト層に上記ゲート電極の両側方に庇状に張り出した張出部をそれぞれ構成する第２の導電膜パターニングステップと、
　上記第２の導電膜パターニングステップの後に、上記第３レジスト層を上記厚膜部構成部分である上記ゲート電極の片側側部だけに上記張出部が張り出す形状にすると共に、上記第４レジスト層を薄膜化して残す薄膜部除去ステップと、
　上記薄膜部除去ステップの後に、上記第３レジスト層をマスクとして上記第１半導体層に第２導電型の不純物を注入することにより、上記第１半導体層において、上記ゲート電極対応箇所の一側方に該ゲート電極対応箇所から上記張出部の張り出し分に相当する間隔をあけて、上記ゲート電極対応箇所の他側方に該ゲート電極対応箇所と間隔をあけずに不純物注入領域をそれぞれ形成する一方、上記第４レジスト層をマスクとして上記第２半導体層には第２導電型の不純物を注入しないでおく第２導電型不純物注入ステップとを含むことを特徴とする半導体装置の製造方法。
　請求項７に記載の半導体装置の製造方法において、
　上記第２導電型不純物注入ステップを高濃度不純物注入ステップとし、
　上記高濃度不純物注入ステップでは、上記不純物注入領域として高濃度不純物領域を形成し、
　上記高濃度不純物注入ステップの後に、残りの上記第３レジスト層を除去する第３レジスト層除去ステップと、
　上記第３レジスト層除去ステップの後に、上記ゲート電極をマスクとして上記第１半導体層に第２導電型の不純物を注入することにより、上記第１半導体層において、上記ゲート電極対応箇所にチャネル領域を、該チャネル領域の片側側方の上記高濃度不純物領域との間に低濃度不純物領域をそれぞれ形成する低濃度不純物注入ステップとをさらに含む
ことを特徴とする半導体装置の製造方法。
　請求項７又は８に記載の半導体装置の製造方法において、
　上記第２感光性樹脂膜パターニングステップでは、上記多階調マスクとしてグレートーンマスクを用いる
ことを特徴とする半導体装置の製造方法。
　請求項１～９のいずれか１項に記載の半導体装置の製造方法において、
　上記半導体層形成ステップでは、上記半導体膜を結晶化して結晶質半導体膜にする
ことを特徴とする半導体装置の製造方法。