WO2012149766A1 - 一种soi场效应晶体管的tcad仿真校准方法 - Google Patents

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WO2012149766A1
WO2012149766A1 PCT/CN2011/080076 CN2011080076W WO2012149766A1 WO 2012149766 A1 WO2012149766 A1 WO 2012149766A1 CN 2011080076 W CN2011080076 W CN 2011080076W WO 2012149766 A1 WO2012149766 A1 WO 2012149766A1
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simulation
tcad
mos device
actual
calibration
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柴展
陈静
罗杰馨
伍青青
王曦
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中国科学院上海微系统与信息技术研究所
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps

Definitions

  • the present invention relates to semiconductor device simulation technology, and more particularly to a TCAD simulation calibration method for a SOI field effect transistor, which belongs to the field of microelectronic devices. Background technique
  • IC TCAD Computer-aided design
  • IC TCAD mainly includes process simulation and device simulation.
  • the process simulation mainly uses the process flow and process parameter simulation to obtain the virtual device structure and impurity distribution, junction depth, and sheet resistance.
  • the device simulation mainly uses the device physical model and test conditions in the virtual Device characteristics and curves were obtained by simulating the device structure.
  • Application IC TCAD can shorten the development cycle of IC processes and devices, save trial production costs, obtain information that is difficult to obtain in experiments, and deepen the physical research of IC processes and devices.
  • analog technology for simulating process and device physical characteristics using the TCAD platform has been widely used in semiconductor process and device design.
  • the present invention proposes a TCAD simulation calibration method for a SOI field effect transistor, which uses a TEM of a practical device, a SIMS result of a secondary ion mass spectrometer, a CV test curve, a wafer acceptance test (WAT, Wafer Acceptance Test), and the like.
  • the TCAD simulation model parameters can be reasonably and effectively calibrated, and the TCAD simulation results of the key parameters Vt and Idsat of each size of the same S0I process can reach the high precision requirement of less than 10% error, and can be on multiple Split conditions. Achieve accurate and effective predictions Provides strong guidance for the development and optimization of new processes.
  • the technical problem to be solved by the present invention is to provide a TCAD simulation calibration method for a SOI field effect transistor.
  • the present invention adopts the following technical solutions:
  • a TCAD simulation calibration method for a S0I field effect transistor includes the following steps:
  • step 1) the actual layout is performed by using the layout matching the layout size information, and the M0S devices with different channel lengths Lgate are fabricated;
  • the wafer acceptance test (WAT, Wafer Acceptance Test) is used to draw a graph of the threshold voltage Vt decreasing with the channel length Lgate, and the calibration process is used to simulate the structure of the MOS device.
  • the source/drain light-doped extension region (Pocket) impurity lateral diffusion distribution so that the obtained process simulation MOS device structure threshold voltage Vt decreases with the channel length Lgate and the threshold voltage Vt drawn by the wafer acceptance test
  • the curve of the variation with the channel length Lgate is basically fitted;
  • step 3) -7 On the basis of the process simulation MOS device structure after step 3) -7), the device electrical performance simulation is performed, and the simulation results of the key electrical parameters of each MOS device with different channel lengths Lgate are obtained, thereby completing the S0I. TCAD simulation calibration of key electrical parameters of field effect transistors.
  • step 4) by adjusting the well region impurity implantation model and the diffusion model in the process simulation program, the well region impurity distribution of the obtained process simulation MOS device structure is basically fitted with the impurity distribution curve measured by SIMS.
  • step 6) is to adjust the source/drain light-doped extension region (Pocket) impurity implantation model and the diffusion model in the process simulation program, and simulate the device electrical performance of the obtained process simulation MOS device structure.
  • the variation curve of the threshold voltage Vt of the obtained process simulation MOS device structure with the channel length Lgate is substantially matched with the variation curve of the threshold voltage Vt drawn by the wafer acceptance test with the channel length Lgate.
  • the figure visually reflects the degree of the inverse short-channel effect (or short-channel effect) of the actual MOS device, which can be used to simulate the effect of the short-ditch effect or the short-channel effect caused by the lateral diffusion distribution of Pocket impurities in the MOS device structure.
  • the degree of the inverse short-channel effect or the short-channel effect of the actual MOS device is consistent.
  • step 7) is to adjust the source/drain impurity injection pattern and the diffusion model in the process simulation program, so that the square resistance of the obtained process simulation M0S device structure is substantially combined with the measured square resistance.
  • step 8) on the basis of the process simulation MOS device structure after step 3) -7) calibration, and then based on the actual electrical parameter test conditions and related device physical models, the device simulation program is established, and the device is implemented. Electrical performance simulation, simulation results of key electrical parameters of each MOS device with different channel lengths Lgate.
  • the critical electrical parameters in step 8) include a threshold voltage Vt and a saturation current Idsat.
  • FIG. 1 is a schematic structural view of a process simulation device in step 1) of the embodiment.
  • Figure 2 is a TEM test and simulation structure comparison diagram of the sidewall isolation structure of the device structure in the embodiment.
  • Figure 3 is a calibration comparison of the simulation curve of the impurity distribution in the well region and the impurity distribution data of the well region measured by SIMS.
  • Figure 4 is a graph showing the fitting results of the measured CV curves in the examples.
  • Fig. 5 is a comparison diagram of the variation of the threshold voltage Vt with the channel length Lgate in the embodiment, wherein the data line at the top is the WAT test, and the data line at the bottom is the device simulation data. detailed description
  • the inventors of the present invention conducted error analysis on the preliminary TCAD simulation results of the S0I field effect transistor, and found that: compared with the WAT test data, the key electrical parameters threshold voltage Vt and saturation current Idsat for different channel length MOS devices, TCAD simulation
  • the larger error is mainly due to the impurity distribution in the well region in the process simulation, the impurity distribution in the source/drain lightly doped extension region, the impurity distribution in the source/drain region, the sidewall isolation structure and the device simulation.
  • the deviation of the oxide layer thickness Tox value is caused.
  • the impurity distribution in the well region, the gate oxide thickness Tox value in the device simulation affects Vt and Idsat of all long-channel MOS devices, and the source/drain light-doped extension region implants impurity distribution, source/drain region implant impurity distribution,
  • the sidewall isolation structure morphology mainly affects the Vt and Idsat of the short trench device. If the deviation of these aspects is not properly and effectively calibrated, the TCAD simulation result of the electrical parameters of the device will have a large error, which greatly affects the reliability and accuracy of the TCAD simulation, making the TCAD simulation results impossible for the actual process and The development of the device provides effective guidance.
  • the inventor of the present invention proposed a reasonable S0I field effect transistor TCAD simulation calibration method, using the actual device TEM and SIMS results, CV test curve, WAT test and other measured data, TCAD simulation model The parameters are calibrated reasonably and efficiently.
  • the TCAD calibration method specific package of the present invention Including the following steps:
  • the specific process parameters include the thickness of BOX oxide layer, the thickness of top layer silicon and the doping type and resistance of the S0I substrate. Rate, impurity type, dose, energy, tilt angle, rotation angle of the implantation process, temperature, time, atmosphere, temperature rise and fall rate of the annealing or oxidation process, material type, thickness, resistivity or doping of the deposition process or epitaxial process Concentration, material type, etching type and thickness of the etching process, layout size information used in the photolithography process, and especially the thickness of the oxide layer after each oxidation and before each implantation.
  • the process simulation device structure with different channel lengths Lgate is obtained (the schematic diagram is shown in Figure 1).
  • the device simulation program can be established according to the actual electrical parameter test conditions and the physical model of the relevant device, and the preliminary simulation of the key electrical parameters Vt and Idsat of each M0S device with different channel lengths Lgate can be run. Result
  • step 2) according to the actual process flow of SOI CMOS in step 1) and the specific process parameters, using the layout matching the layout size information to perform actual streaming, and obtaining M0S devices with different channel lengths Lgate;
  • the TEM test of the sidewall isolation structure of the polysilicon gate region is performed by the MOS device obtained by the actual flow film, and the actual shape, especially the width, of the sidewall isolation structure in the device is obtained, and the calibration process is performed thereby.
  • the topography of the sidewall isolation structure 20 of the MOS device structure is as shown in FIG. 2;
  • the curve of the threshold voltage Vt decreasing with the channel length Lgate is plotted. As shown in Fig. 5, the figure visually reflects the degree of the inverse short-channel effect (or short-channel effect) of the actual MOS device. Then, the impurity injection model and the diffusion model of the source/drain light-doped extension region 50 in the process simulation program are adjusted, and the device electrical performance simulation is performed on the obtained process simulation M0S device structure, so that the obtained process simulates the threshold voltage Vt of the MOS device structure.
  • the variation curve with the channel length Lgate decreases and the threshold voltage Vt plotted according to the WAT test is substantially fitted with the channel length Lgate, so that the source/drain lightly doped extension region 50 in the simulation result is obtained.
  • the lateral diffusion distribution of impurities and the degree of inverse short-channel effect caused by it are more consistent with the actual situation;
  • the TCAD simulation calibration method proposed by the invention can reasonably and effectively calibrate the parameters of the TCAD simulation model, and can effectively realize the IC TCAD shortening the development cycle of the IC process and the device, saving the trial cost, guiding the development and optimization of the new process flow.
  • Advantages and effects Other technologies involved in the present invention are within the scope familiar to those skilled in the art and will not be described herein.
  • the above embodiments are only illustrative and not limiting of the technical solutions of the present invention. Any technical solution that does not depart from the spirit and scope of the present invention should be covered by the scope of the patent application of the present invention.

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Description

一种 SOI场效应晶体管的 TCAD仿真校准方法
技术领域
本发明涉及半导体器件仿真技术， 尤其涉及一种 S0I场效应晶体管的 TCAD仿真 校准方法， 属于微电子器件领域。 背景技术
集成电路工艺和器件技术的计算机辅助设计（简称 TCAD)， 是集成电路器件设计 和虚拟制造的重要组成部分， 是 IC 工艺和器件特性快速分析的有力工具。 IC TCAD 主要包括工艺仿真和器件仿真， 其中工艺仿真主要是利用工艺流程和工艺参数仿真得 到虚拟器件结构以及杂质分布、 结深、 方块电阻等， 器件仿真主要是利用器件物理模 型和测试条件在虚拟器件结构上仿真得到器件特性参数和曲线。 应用 IC TCAD能縮短 IC 工艺和器件的开发周期， 节省试制成本， 还能获取实验很难得到的信息， 和深化 IC工艺和器件的物理研究。 目前， 利用 TCAD平台对工艺及器件物理特性进行仿真的 模拟技术已广泛应用于半导体工艺和器件设计中。
然而，随着集成电路特征尺寸的不断縮小， IC制造工艺和器件结构特性趋于复杂， 在 TCAD仿真的实际应用中， 仿真结果往往会出现 "失真" ， 模拟器件结构与实际结 构产生偏差， 仿真电学参数也出现很大的误差。 比如， 工艺模拟中淀积和刻蚀工艺失 真带来 Spacer形貌偏差， 多种杂质多次注入的互相影响和 SOI Top Silicon的应力 和变形带来杂质分布偏差， 以及器件模拟中栅氧化层厚度 Tox值的设置偏差， 等等。 这些都极大影响了 TCAD仿真的可信度和精度， 使得 TCAD仿真结果无法为实际工艺和 器件的研发提供有效指导。
因此， 本发明提出一种 S0I场效应晶体管的 TCAD仿真校准方法， 利用实际器件 的透射电镜 TEM和二次离子质谱仪 SIMS结果、 CV测试曲线、 晶片接受度测试 (WAT, Wafer Acceptance Test)等实测数据， 对 TCAD仿真模型参数进行合理有效地校准， 可以使同一 S0I工艺下各尺寸 M0SFET关键参数 Vt和 Idsat的 TCAD仿真结果均达到 误差小于 10%的高精度要求， 并且能在多个 Split条件上实现精准有效的预测， 从而 为新工艺流程的研发和优化提供了有力的指导。 发明内容 本发明要解决的技术问题在于提供一种 S0I场效应晶体管的 TCAD仿真校准方法。 为了解决上述技术问题， 本发明采用如下技术方案：
一种 S0I场效应晶体管的 TCAD仿真校准方法， 包括以下步骤：
1 ) 根据 SOI CMOS实际工艺流程和具体工艺参数、 版图尺寸信息， 建立 TCAD工 艺仿真程序， 由该工艺仿真程序运行得到不同沟道长度 Lgate的工艺仿真 M0S器件结 构；
2) 按照步骤 1 ) 中的 SOI CMOS实际工艺流程和具体工艺参数， 利用与所述版图 尺寸信息匹配的版图进行实际流片， 制作得到不同沟道长度 Lgate的 M0S器件；
3) 利用实际流片得到的 M0S器件进行栅区侧壁隔离结构 （Spacer) 处的透射电 镜 (TEM)测试， 得到 M0S器件中栅区侧壁隔离结构的实际形貌， 并以此校准工艺仿真 M0S器件结构的栅区侧壁隔离结构形貌；
4) 利用实际流片得到的 M0S器件进行栅区下方阱区 （well ) 杂质的二次离子质 谱仪 （SIMS)测试， 得到阱区杂质分布曲线， 并以此校准工艺仿真 M0S器件结构中的 阱区杂质分布；
5) 利用实际流片得到的 M0S器件进行电学 CV测试， 由电学 CV测试结果得到栅 氧化层厚度拟合值， 并以此校准工艺仿真 M0S器件结构中栅氧化层厚度 Tox值；
6) 利用实际流片得到的 M0S器件进行晶片接受度测试 (WAT, Wafer Acceptance Test)绘制出阈值电压 Vt随沟道长度 Lgate减小的变化曲线图， 并以此校准工艺仿真 M0S器件结构中的源 /漏轻掺杂延伸区（Pocket )杂质横向扩散分布， 使得到的工艺仿 真 M0S器件结构的阈值电压 Vt随沟道长度 Lgate减小的变化曲线图与晶片接受度测 试绘制出的阈值电压 Vt随沟道长度 Lgate减小的变化曲线图基本拟合；
7) 利用实际流片得到的 M0S器件进行方块电阻测试， 得到源 /漏区 （S/D) 的方 块电阻， 并以此校准工艺仿真 M0S器件结构中的源 /漏区杂质分布， 使得到的工艺仿 真 MOS器件结构中源 /漏区的方块电阻与实测的源 /漏区方块电阻基本拟合；
8) 在经步骤 3) -7) 校准后的工艺仿真 M0S器件结构的基础上， 进行器件电学 性能仿真， 运行得到不同沟道长度 Lgate的各 M0S器件的关键电学参数的仿真结果， 从而完成 S0I场效应晶体管关键电学参数的 TCAD仿真校准。
作为本发明的优选方案， 步骤 4) 通过调整工艺仿真程序中的阱区杂质注入模型 及扩散模型， 使得到的工艺仿真 M0S器件结构的阱区杂质分布与 SIMS实测的杂质分 布曲线基本拟合。
作为本发明的优选方案， 步骤 6)通过调整工艺仿真程序中的源 /漏轻掺杂延伸区 (Pocket )杂质注入模型及扩散模型， 并对得到的工艺仿真 M0S器件结构进行器件电 学性能仿真， 使得到的工艺仿真 M0S器件结构的阈值电压 Vt随沟道长度 Lgate减小 的变化曲线图与晶片接受度测试绘制出的阈值电压 Vt随沟道长度 Lgate减小的变化 曲线图基本拟合。 该图直观体现了实际 M0S器件的逆短沟效应 （或短沟效应） 程度， 由此可使得到的工艺仿真 M0S器件结构中 Pocket杂质横向扩散分布引起的逆短沟效 应或短沟效应程度与实际 M0S器件的逆短沟效应或短沟效应的程度相符合。
作为本发明的优选方案， 步骤 7)通过调整工艺仿真程序中的源 /漏区杂质注入模 型及扩散模型， 使得到的工艺仿真 M0S器件结构的方块电阻与实测的方块电阻基本拟 合。
作为本发明的优选方案， 步骤 8) 在经步骤 3) -7) 校准后的工艺仿真 M0S器件 结构的基础上，再根据实际电参数测试条件和相关器件物理模型，建立器件仿真程序， 进行器件电学性能仿真， 运行得到不同沟道长度 Lgate的各 M0S器件的关键电学参数 的仿真结果。
作为本发明的优选方案， 步骤 8)中的关键电学参数包括阈值电压 Vt和饱和电流 Idsat。
本发明的有益效果在于：
本发明提出的 TCAD仿真校准方法利用透射电镜 TEM和 SIMS结果、 CV测试曲线、 WAT测试等实测数据， 对 TCAD仿真模型参数进行合理有效地校准， 可以使同一 S0I 工艺下各尺寸 M0SFET关键参数 Vt和 Idsat的 TCAD仿真结果均达到误差小于 10%的高 精度要求， 并且能在多个 Split条件上实现精准有效的预测， 从而为新工艺流程的研 发和优化提供了有力的指导。 附图说明 图 1为实施例的步骤 1 ) 中工艺仿真器件结构示意图。
图 2 为实施例中器件结构的侧壁隔离结构的 TEM测试和仿真结构对比图。
图 3 为阱区杂质纵向分布工艺仿真曲线与 SIMS实测的阱区杂质分布数据的校准 对比图。
图 4 为实施例中实测 CV曲线的拟合结果图。
图 5为实施例中阈值电压 Vt随沟道长度 Lgate减小的变化曲线对比图， 其中位 于上方的数据线为 WAT测试， 下方的数据线为器件仿真数据。 具体实施方式
下面结合附图进一步说明本发明的 TCAD校准方法：
本发明的发明人针对 S0I场效应晶体管的初步 TCAD仿真结果进行误差分析， 研 究发现： 与 WAT测试数据相比， 对于不同沟道长度 M0S器件的关键电学参数阈值电压 Vt和饱和电流 Idsat, TCAD仿真结果出现的较大误差主要是由于工艺仿真中的阱区注 入杂质分布、 源 /漏轻掺杂延伸区注入杂质分布、 源 /漏区注入杂质分布、 侧壁隔离结 构形貌和器件仿真中栅氧化层厚度 Tox值的偏差造成。 其中， 阱区注入杂质分布、 器 件仿真中栅氧化层厚度 Tox值影响所有长沟道 M0S器件的 Vt和 Idsat, 而源 /漏轻掺 杂延伸区注入杂质分布、 源 /漏区注入杂质分布、 侧壁隔离结构形貌则主要影响短沟 器件的 Vt和 Idsat。如果对这几方面的偏差不进行合理有效的校准，会使器件电学参 数的 TCAD仿真结果出现很大误差， 极大影响了 TCAD仿真的可信度和精度，使得 TCAD 仿真结果无法为实际工艺和器件的研发提供有效指导。
在上述的分析研究基础上， 本发明的发明人提出一种合理的 S0I 场效应晶体管 TCAD仿真校准方法， 利用实际器件的 TEM和 SIMS结果、 CV测试曲线、 WAT测试等实 测数据， 对 TCAD仿真模型参数进行合理有效地校准。 本发明的 TCAD校准方法具体包 括如下步骤：
1 ) 、 根据 SOI CMOS实际工艺流程和具体工艺参数、 版图尺寸信息， 建立完整的 TCAD工艺仿真程序，其中具体工艺参数包含 S0I衬底片中 BOX氧化层厚度、顶层硅的 厚度和掺杂类型及电阻率， 注入工艺的杂质类型、剂量、 能量、倾斜角度、旋转角度， 退火或氧化工艺的温度、时间、气氛、升降温速率， 淀积工艺或外延工艺的材料种类、 厚度、 电阻率或掺杂浓度， 刻蚀工艺的材料种类、 刻蚀类型及厚度， 光刻工艺用到的 版图尺寸信息， 尤其还包括每次氧化后和每次注入前的氧化层厚度。 由该工艺仿真程 序， 运行得到不同沟道长度 Lgate的工艺仿真器件结构 （剖面示意图如图 1所示） 。 在各工艺仿真器件结构的基础上， 可以再根据实际电参数测试条件和相关器件物理模 型， 建立器件仿真程序， 运行得到不同沟道长度 Lgate的各 M0S器件的关键电学参数 Vt和 Idsat的初步仿真结果；
2) 、 按照步骤 1 ) 中的 SOI CMOS实际工艺流程和具体工艺参数， 利用与所述版 图尺寸信息匹配的版图进行实际流片， 制作得到不同沟道长度 Lgate的 M0S器件；
3) 、 利用实际流片得到的 M0S器件进行多晶硅栅区的侧壁隔离结构处的透射电 镜 TEM测试， 得到器件中侧壁隔离结构的实际形貌， 尤其是宽度， 并以此来校准工艺 仿真 M0S器件结构的侧壁隔离结构 20的形貌， 如图 2;
4) 、 利用实际流片得到的 M0S器件进行多晶硅栅区下方阱区杂质的二次离子质 谱仪 SIMS测试， 通过调整工艺仿真程序中阱区杂质注入模型及扩散模型， 使工艺仿 真得到的栅区 10下方阱区 30杂质分布与 SIMS实测的杂质分布曲线基本拟合，如图 3;
5) 、 在实际器件测试结构上进行电学 CV测试， 由实测 CV曲线 （如图 4)得到栅 氧化层厚度拟合值， 用于校准器件仿真中栅氧化层 40厚度 Tox值；
6) 、 根据 WAT测试绘制出阈值电压 Vt随沟道长度 Lgate减小的变化曲线图， 如 图 5， 该图直观体现了实际 M0S器件的逆短沟效应 （或短沟效应） 程度。 然后通过调 整工艺仿真程序中源 /漏轻掺杂延伸区 50杂质注入模型及扩散模型， 并对得到的工艺 仿真 M0S器件结构进行器件电学性能仿真， 使得到的工艺仿真 M0S器件结构的阈值电 压 Vt随沟道长度 Lgate减小的变化曲线图与根据 WAT测试绘制出的阈值电压 Vt随沟 道长度 Lgate减小的变化曲线图基本拟合， 从而使仿真结果中源 /漏轻掺杂延伸区 50 杂质横向扩散分布及由其引起的逆短沟效应程度与实际情况更加符合；
7) 、 根据实测方块电阻结果校准源 /漏区 60杂质注入分布及横向扩散， 通过调 整工艺仿真程序中的源 /漏区杂质注入模型及扩散模型， 使得到的工艺仿真 M0S器件 结构源 /漏区 60的方块电阻与实测的方块电阻基本拟合。
8) 、 在经步骤 3) -7)校准后的工艺仿真 M0S器件结构的基础上， 再根据实际电 参数测试条件和相关器件物理模型， 建立器件仿真程序， 进行器件电学性能仿真， 运 行得到不同沟道长度 Lgate的各 M0S器件的关键电学参数的仿真结果， 从而完成 S0I 场效应晶体管关键电学参数的 TCAD仿真校准。 经过以上几个步骤的校准工作， 表 1为同一 S0I工艺下各尺寸 M0SFET关键参数 Vt和 Idsat的 TCAD仿真结果与实测 WAT结果的误差对比， 可见同一 S0I工艺下各尺 寸 M0SFET关键参数 Vt和 Idsat的 TCAD仿真结果均达到误差小于 10%的高精度要求， 并且能在多个 Split条件上实现精准有效的预测。
表 1
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可见， 本发明提出的 TCAD仿真校准方法， 对 TCAD仿真模型参数进行了合理有效 地校准， 可以有效实现 IC TCAD在縮短 IC工艺和器件的开发周期、 节省试制成本、 指导新工艺流程研发和优化的优势和作用。 本发明中涉及的其他技术属于本领域技术人员熟悉的范畴， 在此不再赘述。 上述 实施例仅用以说明而非限制本发明的技术方案。任何不脱离本发明精神和范围的技术 方案均应涵盖在本发明的专利申请范围当中。

Claims

权利要求书
1. 一种 SOI场效应晶体管的 TCAD仿真校准方法， 其特征在于， 包括以下 步骤：
1 ) 根据 SOI CMOS实际工艺流程和具体工艺参数、 版图尺寸信息， 建立 TCAD工艺仿真程序， 由该工艺仿真程序， 运行得到不同沟道长度 Lgate的工艺仿真 M0S器件结构；
2 ) 按照步骤 1 ) 中的 SOI CMOS实际工艺流程和具体工艺参数， 利 用与所述版图尺寸信息匹配的版图进行实际流片， 制作得到不同沟道长 度 Lgate的 M0S器件；
3) 利用实际流片得到的 M0S器件进行栅区侧壁隔离结构处的透射 电镜测试， 得到 M0S器件中栅区侧壁隔离结构的实际形貌， 并以此校准 工艺仿真 M0S器件结构的栅区侧壁隔离结构形貌；
4) 利用实际流片得到的 M0S器件进行栅区下方阱区杂质的二次离 子质谱仪测试， 得到阱区杂质分布曲线， 并以此校准工艺仿真 M0S器件 结构中的阱区杂质分布；
5) 利用实际流片得到的 M0S器件进行电学 CV测试， 由电学 CV测 试结果得到栅氧化层厚度拟合值， 并以此校准工艺仿真 M0S器件结构中 栅氧化层厚度 Tox值；
6) 利用实际流片得到的 M0S器件进行晶片接受度测试绘制出阈值 电压 Vt随沟道长度 Lgate减小的变化曲线图，并以此校准工艺仿真 M0S 器件结构中的源 /漏轻掺杂延伸区杂质横向扩散分布， 使得到的工艺仿 真 M0S器件结构的阈值电压 Vt随沟道长度 Lgate减小的变化曲线图与 晶片接受度测试绘制出的阈值电压 Vt随沟道长度 Lgate减小的变化曲 线图基本拟合；
7 )利用实际流片得到的 M0S器件进行方块电阻测试， 得到源 /漏区 的方块电阻， 并以此校准工艺仿真 M0S器件结构中的源 /漏区杂质分布， 使得到的工艺仿真 M0S器件结构中源 /漏区的方块电阻与实测的源 /漏区 方块电阻基本拟合；
8) 在经步骤 3) -7) 校准后的工艺仿真 M0S器件结构的基础上， 进行器件电学性能仿真， 运行得到不同沟道长度 Lgate的各 MOS器件的 关键电学参数的仿真结果， 从而完成 S0I场效应晶体管关键电学参数的 TCAD仿真校准。
2. 根据权利要求 1所述一种 S0I场效应晶体管的 TCAD仿真校准方法， 其 特征在于： 步骤 4) 通过调整工艺仿真程序中的阱区杂质注入模型及扩 散模型，使得到的工艺仿真 M0S器件结构的阱区杂质分布与 SIMS实测的 杂质分布曲线基本拟合。
3. 根据权利要求 1所述一种 S0I场效应晶体管的 TCAD仿真校准方法， 其 特征在于： 步骤 6)通过调整工艺仿真程序中的源 /漏轻掺杂延伸区杂质 注入模型及扩散模型， 并对得到的工艺仿真 M0S器件结构进行器件电学 性能仿真， 使得到的工艺仿真 M0S器件结构的阈值电压 Vt 随沟道长度 Lgate减小的变化曲线图与晶片接受度测试绘制出的阈值电压 Vt随沟道 长度 Lgate减小的变化曲线图基本拟合。
4. 根据权利要求 1所述一种 S0I场效应晶体管的 TCAD仿真校准方法， 其 特征在于： 步骤 7)通过调整工艺仿真程序中的源 /漏区杂质注入模型及 扩散模型， 使得到的工艺仿真 M0S器件结构的方块电阻与实测的方块电 阻基本拟合。
5. 根据权利要求 1所述一种 S0I场效应晶体管的 TCAD仿真校准方法， 其 特征在于： 步骤 8)在经步骤 3) -7)校准后的工艺仿真 M0S器件结构的 基础上， 再根据实际电参数测试条件和相关器件物理模型， 建立器件仿 真程序，进行器件电学性能仿真，运行得到不同沟道长度 Lgate的各 M0S 器件的关键电学参数的仿真结果。
6. 根据权利要求 1所述一种 S0I场效应晶体管的 TCAD仿真校准方法， 其 特征在于：步骤 8 )中的关键电学参数包括阈值电压 Vt和饱和电流 Idsat。
PCT/CN2011/080076 2011-05-03 2011-09-23 一种soi场效应晶体管的tcad仿真校准方法 WO2012149766A1 (zh)

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