CN103337458B - 改善半导体器件电性参数的方法 - Google Patents
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Abstract
本发明涉及一种改善半导体器件电性参数的方法，应用于采用应力记忆技术的半导体器件制备工艺中，其中，所述方法包括：提供一表面设置有栅极结构的衬底，且该衬底中临近所述栅极结构的两侧设置有漏区和源区；制备缓冲层覆盖所述栅极结构的表面和所述衬底暴露的表面；制备应力层覆盖所述缓冲层的表面；对所述应力层进行刻蚀，以部分保留覆盖于所述栅极结构表面的应力层；采用峰值退火工艺对所述衬底和栅极进行热处理；采用激光退火工艺对所述衬底和栅极进行热处理，以阻止所述源区和漏区中的离子进一步扩散；去除剩余的应力层。采用本发明方法制备高性能器件能够改善器件的关态漏电流电性参数。
Description
技术领域
本发明涉及一种半导体器件制备工艺中提高器件性能的方法，尤其涉及一种改善半导体器件电性参数的方法。
背景技术
随着半导体技术的发展，半导体的性能和过去相比有了极大程度的提升，其中具有代表性的就属高性能半导体器件(GenericPlusComplementaryMetalOxideSemiconductor，简称：GPCMOS)。
由于GPCMOS器件具有运算速度快、反应速度快、耐压性能高和可靠性好等优点，正在越来越多地被人们所接受和使用，常被使用于图形处理芯片、显卡、电脑中央处理器、服务器中。
在GPCMOS器件的制备过程中需要引入应力记忆技术(StressMemorizationTechnique，简称：SMT)来增强器件的性能，在该应力记忆技术中通常包括应力氮化硅的沉积、涂覆光阻、刻蚀应力氮化硅、峰值退火和去除剩余的应力氮化硅薄膜的步骤，其中，峰值退火工艺是为了将应力氮化硅中的应力存储于栅极中，以提高器件的性能，但是该峰值退火工艺同时还具有副作用，经过峰值退火工艺后的器件，其离子扩散程度较严重，进而造成电性参数不理想，尤其是当器件在一定的饱和电流(Idsat)下，其关态漏电流(Ioff)并不能达到或小于预定的目标值。
可见，根据现有工艺制备得到的GPCMOS器件的性能稳定性存在一定的不足，因此，针对现有的制备GPCMOS器件工艺中存在的器件性能稳定性难以满足的问题进行改进是业界努力争取的方向。
中国专利(授权公告号：CN101958322B)公开了一种高性能CMOS器件，包括：体Si衬底，所述体Si衬底包括NMOS区，所述NMOS器件结构包括形成于所述体Si衬底之上的第一栅堆叠结构，形成于所述第一栅堆叠结构量测的第一源漏极，覆盖所述第一栅堆叠和所述第一源漏极的具有张应力的氮化物覆盖层。PMOS器件结构包括形成于衬底凹槽中的第一应变SiGe层，形成于第一应变SiGe层之上的Si帽层，形成于Si帽层之上的第二栅堆叠结构，和形成于第二栅堆叠结构量测的第二源漏极。该专利虽然公开了一种高性能CMOS器件，但是并未涉及对该高性能CMOS器件的制备工艺，即没有公开解决解决上述的高性能器件关态漏电流的改进方法。
中国专利(授权公告号：CN101064286B)公开了一种制造半导体结构的方法。该方法包括在NFET区域和PFET区域中的衬底上形成应力引起层并且在NFET区域和PFET区域中的应力引起层上形成顶层。该顶层在NFET区域和PFET区域中的厚度不同。在PFET区域和NFET区域的侧面中蚀刻沟槽。蚀刻后，应力引起层的弹性边弛豫在沟道区域中产生拉伸应力。薄顶层在NFET区域中导致更高的拉伸应力，并且厚顶层在PFET区域中导致很小的拉伸应力。该专利中虽然涉及了高新能器件的制造方法，但是同样未给出关于高性能器件中关态漏电流参数的改善方法。
发明内容
鉴于上述问题，本发明提供一种改善半导体器件电性参数的方法。
本发明解决技术问题所采用的技术方案为：
一种改善半导体器件电性参数的方法，应用于采用应力记忆技术的半导体器件制备工艺中，其中，所述方法包括：
提供一表面设置有栅极结构的衬底，且该衬底中临近所述栅极结构的两侧设置有漏区和源区；
制备缓冲层覆盖所述栅极结构的表面和所述衬底暴露的表面；
制备应力层覆盖所述缓冲层的表面；
对所述应力层进行刻蚀，以部分保留覆盖于所述栅极结构表面的应力层；
采用峰值退火工艺对所述衬底和栅极进行热处理；
采用激光退火工艺对所述衬底和栅极进行热处理，以阻止所述源区和漏区中的离子进一步扩散；
去除剩余的应力层。
所述的改善半导体器件电性参数的方法，其中，对所述应力层进行刻蚀具体包括：
涂覆光刻胶覆盖所述应力层的上表面；
采用一定义了应力记忆区域的掩膜板对所述光刻胶进行光刻工艺，形成光阻图案；
以所述光阻图案为掩膜对所述应力层进行刻蚀，且刻蚀停止于所述缓冲层中；
移除所述光阻图案。
所述的改善半导体器件电性参数的方法，其中，采用湿法刻蚀工艺移除所述光阻图案。
所述的改善半导体器件电性参数的方法，其中，所述激光退火工艺的温度控制在1200℃～1250℃，时间控制在200ms～600ms。
所述的改善半导体器件电性参数的方法，其中，所述缓冲层的材质为二氧化硅。
所述的改善半导体器件电性参数的方法，其中，所述应力层的材质为氮化硅。
所述的改善半导体器件电性参数的方法，其中，采用离子溅射的工艺方法制备所述缓冲层。
所述的改善半导体器件电性参数的方法，其中，采用离子溅射的工艺方法制备所述应力层。
所述的改善半导体器件电性参数的方法，其中，采用干法刻蚀工艺对所述应力层进行刻蚀。
上述技术方案具有如下优点或有益效果：
本发明通过在传统的GP器件制备工艺中的峰值退火步骤以及氮化硅应力层去除步骤间增加一步激光退火步骤，从而抑制了峰值退火工艺后的离子扩散效应，改善了器件的关态漏电流性能参数，进而提高了GP器件的性能；同时本发明还具有成本投入少，易于在工业化生产中应用等有益效果。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1是本发明方法实施例中的工艺流程示意图。
具体实施方式
本发明提供一种采用氮化物薄膜作为金属硅化物阻挡层的表面处理方法。本发明可用于技术节点为大于等于65/55nm、45/40nm、32/28nm和小于等于22nm的工艺中；本发明可用于Logic和GP等技术平台中。
在现有的高性能半导体器件制造工艺中，在应力氮化硅的沉积、刻蚀之后，常采用峰值退火工艺来将应力氮化硅中的应力存储至器件的栅极中，以增强器件的性能，但该峰值退火工艺同时会给在先前工艺中注入到器件中的离子带来扩散效应，该扩散效应在一定程度上使器件的性能产生不稳定。
针对上述的问题，本发明通过在传统的制备GPCMOS器件的工艺步骤中的峰值退火工艺后紧接着增加一步激光退火的工艺，以抑制峰值退火工艺后容易产生的离子扩散效应，进而改善了器件的电性参数中的关态漏电流(Ioff)，从而在改善了后续电性测试中的ITP(IntrinsicTransistorPerformance)性能曲线。
下面结合具体实施例和附图对本发明方法进行详细说明。
图1是本发明方法实施例中的工艺流程示意图。
如图1所示，本发明方法包括：
提供一衬底，该衬底上设置有栅极以及经源漏离子注入后所形成的源区和漏区。
制备缓冲层覆盖栅极顶部和侧壁以及暴露的衬底上表面。该缓冲层用于将其上层的薄膜和其下层的薄膜隔离，以保证器件的性能。其中，该缓冲层的材质可以是二氧化硅或其他常用于缓冲层的材质，该缓冲层的沉积工艺也可根据实际需要进行选择，如可以采用离子溅射等方法，本发明对此不做限定。
继续制备应力层覆盖缓冲层的上表面，该应力层可根据需要采用张应力层或压应力层，对于该应力层的制备可根据实际需要进行选择，如采用离子溅射的方法或其他公知的沉积方法，本发明对此不做限定。该应力层的材质可采用氮化硅等。
接着，在应力层的上表面涂覆光刻胶，并通过一定义有应力记忆区域的掩膜板对该光刻胶进行曝光、显影等光刻工艺，进而使该掩膜板上的应力记忆区域传递到光阻上，形成对应的光阻图案。
以上述的光阻图案为掩膜对氮化硅层进行刻蚀，在该刻蚀过程中，控制刻蚀停止于缓冲层中，通过该刻蚀，可以去除应力记忆区域以外的应力层的部分，使得器件上仅保留与之前定义的应力记忆区域一致的应力层的部分。在本步骤中的刻蚀优选采用干法刻蚀工艺，如等离子体干法刻蚀工艺等。
在刻蚀应力层形成与应力记忆区域一致的应力层后，对覆盖于该应力层上表面的光阻图案进行去除，在本步骤中的去除光阻图案可采用灰化去除光阻图案的方法。
当去除光阻图案后，对器件进行峰值退火工艺，以修复因形成源区和漏区时进行的离子注入所带来的硅损伤，对于该步骤中的峰值退火的工艺条件可根据实际的工艺需要进行相应的设置。该峰值退火工艺的作用是将之前的应力层中的应力转移到器件中并进行储存，因此经过该峰值退火工艺后的器件中存储有应力，该应力进一步增强了器件的性能，但同时该峰值退火工艺也使得前序离子注入工艺中注入器件源区和漏区的离子产生扩散效应，进而影响器件的性能，以至于在后续进行电性测试时，器件的ITP曲线会相对于目标存在一定范围内的偏差，而该偏差会引起器件性能的不稳定。
出于上述考虑，本发明在本步骤后增加一步激光退火工艺步骤，并将该激光退火的工艺条件控制为：采用1200℃～1250℃(如1200℃、1210℃、1220℃、1230℃、1240℃、1250℃等)的温度对器件表面作用的时间为200ms～600ms(如200ms、300ms、400ms、500ms、600ms等)；其中，可优选采用温度为1250℃、作用时间为200ms进行激光退火工艺。以抑制之前峰值退火工艺中给器件带来的离子扩散效应，同时也对先前注入的离子进行了激活。
最后，将器件上剩余的应力层进行去除，去除的过程可采用湿法刻蚀工艺。
经过上述各步骤所形成的器件，在后续的电性测试中，对器件在一定饱和电流下的关态漏电流进行测试，得到ITP(IntrinsicTransistorPerformance)曲线，将该ITP曲线和由现有技术产生的BL曲线(BaseLine，即不增加激光退火工艺步骤而形成的GP器件的ITP曲线)进行比较，发现通过本发明方法所形成的器件的ITP曲线更接近目标值，从而验证了通过本发明方法中的激光退火工艺能够抑制峰值退火工艺中所形成的离子扩散效应，进而改进了GP器件的关态漏电流这一电性参数。
综上所述，本发明针对现有的GP器件制造工艺中存在的离子扩散难以控制而导致器件电性参数不理想的问题，通过在传统工艺中的峰值退火步骤和氮化硅应力层去除步骤之间增加一步激光退火工艺步骤，并控制该激光退火工艺的温度和作用时间，使得制备的GP器件中的离子扩散效应明显被抑制，优化了器件电性测试中的ITP曲线，使得器件在一定饱和电流下的关态漏电流降低，进而增强了器件的性能。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (7)
1.一种改善半导体器件电性参数的方法，应用于采用应力记忆技术的半导体器件制备工艺中，其特征在于，所述方法包括：
提供一表面设置有栅极结构的衬底，且该衬底中临近所述栅极结构的两侧设置有漏区和源区；
制备缓冲层覆盖所述栅极结构的表面和所述衬底暴露的表面；
制备应力层覆盖所述缓冲层的表面；
对所述应力层进行刻蚀，以部分保留覆盖于所述栅极结构表面的应力层；
采用峰值退火工艺对所述衬底和栅极进行热处理；
采用激光退火工艺对所述衬底和栅极进行热处理，以阻止所述源区和漏区中的离子进一步扩散，其中，所述激光退火工艺的温度控制在1200℃～1250℃，时间控制在200ms～600ms；
去除剩余的应力层；
其中，对所述应力层进行刻蚀具体包括涂覆光刻胶覆盖所述应力层的上表面；之后采用一定义应力记忆区域的掩膜板对所述光刻胶进行光刻工艺，形成光阻图案；以所述光阻图案为掩膜对所述应力层进行刻蚀，且刻蚀停止于所述缓冲层中；最后移除所述光阻图案。
2.如权利要求1所述的改善半导体器件电性参数的方法，其特征在于，采用湿法刻蚀工艺移除所述光阻图案。
3.如权利要求1所述的改善半导体器件电性参数的方法，其特征在于，所述缓冲层的材质为二氧化硅。
4.如权利要求1所述的改善半导体器件电性参数的方法，其特征在于，所述应力层的材质为氮化硅。
5.如权利要求1所述的改善半导体器件电性参数的方法，其特征在于，采用离子溅射的工艺方法制备所述缓冲层。
6.如权利要求1所述的改善半导体器件电性参数的方法，其特征在于，采用离子溅射的工艺方法制备所述应力层。
7.如权利要求1所述的改善半导体器件电性参数的方法，其特征在于，采用干法刻蚀工艺对所述应力层进行刻蚀。
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