WO2012132019A1 - 三次元実装半導体装置及びその製造方法 - Google Patents

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mounting semiconductor
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水野　義博
悟覚 ▲高▼馬
壷井　修
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富士通株式会社
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Definitions

  • the present invention relates to a three-dimensional mounting semiconductor device in which a plurality of semiconductor chips are stacked and mounted, and a method for manufacturing the same.
  • a cooling technique using a microchannel has attracted attention as a candidate technique for efficiently cooling each semiconductor chip of a three-dimensional mounting semiconductor device.
  • This technique is a method of cooling each semiconductor chip by providing a plurality of microchannels in a three-dimensional mounting semiconductor device and flowing a cooling liquid through the microchannels.
  • a microchannel is a flow path for liquid having a micro-order dimension.
  • the microscale flow is a laminar flow and has an effect that the influence of the surface force (fluid viscosity effect) is larger than that of the body force. Therefore, the heat transfer rate can be improved with a small flow rate of fluid. As a result, the heat generated from the heat source can be efficiently transferred and the necessary cooling performance can be obtained. Furthermore, since the width and height of the channel are on the micro order, there is an advantage that the cooling device can be miniaturized. In addition, since the amount of fluid used is small, there is an advantage that the degree of freedom in designing the fluid movement area and storage area is improved.
  • An object of the present invention relates to a three-dimensional mounting semiconductor device having a microchannel, and to provide a three-dimensional mounting semiconductor device capable of improving the reliability of a joint portion between semiconductor chips and other members and a method for manufacturing the same. It is in.
  • a plurality of first substrates on which groove-shaped recesses are formed and a plurality of second substrates on which semiconductor elements are formed are alternately stacked, and the first substrate Unevenness due to the difference in size between the substrate and the second substrate is formed on the side surface, and a first through hole defined by the inner surface of the groove-shaped recess and the surface of the first substrate is formed.
  • a laminated structure and a third substrate bonded to the side surface of the laminated structure, and having a concavo-convex formed on the joint surface with the laminated structure and fitted to the concavo-convex of the side surface of the laminated structure.
  • a three-dimensional mounting semiconductor device is provided.
  • a plurality of first substrates on which groove-like recesses are formed and a plurality of second substrates on which semiconductor elements are formed are alternately stacked, and the groove-like The first through hole defined by the inner surface of the recess and the surface of the first substrate is formed, and the unevenness due to the difference in size between the first substrate and the second substrate is formed on the side surface.
  • a method for manufacturing a three-dimensional mounting semiconductor device comprising: a step of forming a stacked structure, and a step of bonding a third substrate having protrusions and recesses fitted to the protrusions and recesses of the side surfaces to the side surface of the stacked structure.
  • the reliability of the joint portion between the semiconductor chips and other members can be improved.
  • the reliability and cooling efficiency of the three-dimensional mounting semiconductor device can be improved.
  • FIG. 1 is a perspective view showing the structure of the three-dimensional mounting semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view (part 1) showing the structure of the three-dimensional mounting semiconductor device according to the first embodiment.
  • FIG. 3 is a sectional view (No. 2) showing the structure of the three-dimensional mounting semiconductor device according to the first embodiment.
  • FIG. 4 is a cross-sectional view (part 3) illustrating the structure of the three-dimensionally mounted semiconductor device according to the first embodiment.
  • FIG. 5 is a plan view (part 1) showing the structure of a silicon chip used in the three-dimensionally mounted semiconductor device according to the first embodiment.
  • FIG. 6 is a plan view (part 2) illustrating the structure of the silicon chip used in the three-dimensionally mounted semiconductor device according to the first embodiment.
  • FIG. 1 is a perspective view showing the structure of the three-dimensional mounting semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view (part 1) showing the structure of the three-dimensional mounting semiconductor device
  • FIG. 7 is a cross-sectional view showing a structure in which piping is joined to the three-dimensional mounting semiconductor device according to the first embodiment.
  • FIG. 8 is a process cross-sectional view (part 1) illustrating the method for manufacturing the three-dimensionally mounted semiconductor device according to the first embodiment.
  • FIG. 9 is a process cross-sectional view (part 2) illustrating the method for manufacturing the three-dimensionally mounted semiconductor device according to the first embodiment.
  • FIG. 10 is a process cross-sectional view (part 3) illustrating the method for manufacturing the three-dimensionally mounted semiconductor device according to the first embodiment.
  • FIG. 11 is a process cross-sectional view (part 4) illustrating the method for manufacturing the three-dimensionally mounted semiconductor device according to the first embodiment.
  • FIG. 12 is a perspective view showing the structure of the three-dimensional mounting semiconductor device according to the second embodiment.
  • FIG. 13 is a cross-sectional view showing the structure of the three-dimensional mounting semiconductor device according to the second embodiment.
  • FIG. 14 is a plan view showing the structure of a silicon chip used in the three-dimensional mounting semiconductor device according to the second embodiment.
  • FIG. 15 is a process cross-sectional view (part 1) illustrating the method for manufacturing the three-dimensionally mounted semiconductor device according to the second embodiment.
  • FIG. 16 is a process cross-sectional view (part 2) illustrating the method for manufacturing the three-dimensionally mounted semiconductor device according to the second embodiment.
  • FIG. 17 is a cross-sectional view showing the structure of the three-dimensionally mounted semiconductor device according to the third embodiment.
  • FIG. 18 is a process cross-sectional view illustrating the method of manufacturing the three-dimensionally mounted semiconductor device according to the third embodiment.
  • FIG. 1 is a perspective view showing the structure of the three-dimensional mounting semiconductor device according to the present embodiment.
  • 2 to 4 are sectional views showing the structure of the three-dimensional mounting semiconductor device according to the present embodiment.
  • 5 and 6 are plan views showing the structure of the silicon chip used in the three-dimensional mounting semiconductor device according to the present embodiment.
  • FIG. 7 is a cross-sectional view showing a structure in which piping is joined to the three-dimensional mounting semiconductor device according to the present embodiment.
  • 8 to 11 are process cross-sectional views illustrating the method of manufacturing the three-dimensionally mounted semiconductor device according to the present embodiment.
  • FIGS. 2 is a cross-sectional view in a direction parallel to the XZ plane of FIG. 1, and corresponds to a cross-sectional view taken along the line AA ′ of FIG. 3 is a cross-sectional view in a direction parallel to the YZ plane of FIG. 1, and corresponds to a cross-sectional view taken along the line BB ′ of FIG. 4 is a cross-sectional view in a direction parallel to the XY plane of FIG. 1, and corresponds to a cross section taken along the line CC ′ of FIG.
  • the three-dimensionally mounted semiconductor device includes a stacked structure 14 and silicon chips 16 a, 16 b, 16 c, and 16 d bonded to the respective side surfaces of the stacked structure 14. .
  • a plurality of microchannels 22 and 26 penetrating between the side surface on which the silicon chip 16a is formed and the side surface on which the silicon chip 16b is formed are formed.
  • the laminated structure 14 is formed by alternately stacking semiconductor chips 10 and microchannel chips 12.
  • semiconductor chips 10 and microchannel chips 12 are alternately stacked.
  • the number of semiconductor chips 10 and microchannel chips 12 is limited to these. It is not a thing.
  • the semiconductor chip 10 is formed by forming a semiconductor element having a predetermined function on a silicon substrate, and has through wiring (not shown) as necessary.
  • the microchannel chip 12 is a plate-like body formed of silicon, and has a through wiring 20 formed so as to penetrate in the Z direction and a groove (microchannel 22) extending in the Y direction.
  • the groove formed in the microchannel chip 12 is covered with the semiconductor chip 10.
  • a plurality of microchannels 22 penetrating the laminated structure 14 in the Y direction are formed between the semiconductor chip 10 and the microchannel chip 12.
  • the microchannel 22 is a channel (groove) for flowing a cooling fluid such as water. By flowing a cooling fluid through the microchannel 22, the semiconductor chip 10 that has generated heat due to the operation can be cooled.
  • the microchannel 22 has a size of about 70 ⁇ m in width and about 100 ⁇ m in height, for example.
  • connection wiring is formed between the upper and lower semiconductor chips 10 sandwiching the microchannel chip 12 by the through wiring 20 formed in the microchannel chip 12.
  • the size of the microchannel chip 12 in the X direction and the Y direction is larger than the size of the semiconductor chip 10 in the X direction and the Y direction.
  • the size (thickness) in the Z direction of the semiconductor chip 10 and the size (thickness) in the Z direction of the microchannel chip 12 are not particularly limited.
  • the size (thickness) in the Z direction of the semiconductor chip 10 is appropriately selected from about 50 ⁇ m to 1000 ⁇ m depending on, for example, the size of the semiconductor chip 10 in the X and Y directions and the method of forming the semiconductor chip 10.
  • the size (thickness) in the Z direction of the microchannel chip 12 is appropriately selected from about 50 ⁇ m to 1000 ⁇ m depending on, for example, the size of the microchannel chip 12 in the X and Y directions and the forming method of the microchannel chip 12. .
  • the size of the semiconductor chip 10 is not particularly limited, but the size in the X direction is 10,000 ⁇ m, the size in the Y direction is 10,000 ⁇ m, and the size (thickness) in the Z direction is 500 ⁇ m.
  • the size of the microchannel chip 12 is not particularly limited, but the size in the X direction is 10200 ⁇ m, the size in the Y direction is 10200 ⁇ m, and the size (thickness) in the Z direction is 200 ⁇ m.
  • the size of the semiconductor chip 10 in the X direction and the Y direction may be different from the size of the microchannel chip 12 in the X direction and the Y direction. You may make it make it smaller than the size of 10 X directions and Y directions.
  • the size of the semiconductor chip 10 may be increased in one of the X direction and the Y direction, and the size of the microchannel chip 12 may be increased in the other of the X direction and the Y direction.
  • a step corresponding to the size difference between the semiconductor chip 10 and the microchannel chip 12 is formed on each side surface of the stacked structure 14. (See FIGS. 2 and 3).
  • the semiconductor chip 10 and the microchannel chip 12 are preferably formed of materials having the same thermal expansion coefficient. If the thermal expansion coefficient of the material forming the semiconductor chip 10 and the thermal expansion coefficient of the material forming the microchannel chip 12 are different, the heat between the semiconductor chip 10 and the microchannel chip 12 is driven by the heat generated when the semiconductor chip 10 is driven. This is because there is a risk of cracking.
  • the semiconductor chip 10 and the microchannel chip 12 are formed of silicon of the same material, but the same material is not necessarily used as long as the materials have similar thermal expansion coefficients.
  • the silicon chips 16a, 16b, 16c, and 16c are bonded to the four side surfaces of the laminated structure 14, respectively, as shown in FIGS.
  • the silicon chip 16a and the silicon chip 16b are respectively formed on two side surfaces of the multilayer structure 14 intersecting with the Y direction, and the silicon chip 16c and the silicon chip 16d are two of the multilayer structure 14 intersecting with the X direction. Each is formed on the side.
  • the silicon chip 16a has a structure shown in FIGS. 5 (a) and 5 (b).
  • irregularities 25 and through holes 26 are formed on the surface of the silicon chip 16a to be bonded to the laminated structure 14.
  • the unevenness 25 has a shape that fits into the step on the side surface of the laminated structure 14.
  • the through hole 26 has the same size as the microchannel 22 and is formed so as to coincide with the position of the microchannel 22 exposed on the side surface of the laminated structure 14.
  • a recess 17 and a through hole 26 are formed on the surface of the silicon chip 16a opposite to the surface to be bonded to the laminated structure 14.
  • the concave portion 17 is provided for convenience when connecting to a pipe (not shown) for introducing a cooling fluid to be passed through the microchannel 22.
  • the size of the recess 17 is not particularly limited.
  • the size in the Y direction is 500 ⁇ m
  • the size in the Z direction is 2800 ⁇ m, for example.
  • the other surface of the silicon chip 16a is not particularly limited, but is a flat surface.
  • the silicon chip 16b has the same shape as the silicon chip 16a.
  • the silicon chip 16 c has an uneven surface 27 having a shape that fits into a step on the side surface of the laminated structure 14 on the surface to be joined to the laminated structure 14.
  • the other surface of the silicon chip 16c is not particularly limited, it is a flat surface.
  • the silicon chip 16d has the same shape as the silicon chip 16c.
  • the silicon chips 16a, 16b, 16c, and 16d are joined to the respective side surfaces of the laminated structure 14 via the silicone rubber layer 24 as shown in FIGS.
  • the thickness of the silicone rubber layer 24 is not specifically limited, For example, it is about 10 micrometers.
  • the silicon chips 16a, 16b, 16c, and 16d are formed of a material having the same thermal expansion coefficient as that of the material forming the laminated structure 14. If the thermal expansion coefficient of the material forming the silicon chips 16a, 16b, 16c, and 16d is different from the thermal expansion coefficient of the material forming the stacked structure 14, the stacked structure 14 and silicon are heated by the heat generated when the semiconductor chip 10 is driven. This is because cracks may occur between the chips 16a, 16b, 16c, and 16d. In the above example, silicon is formed of the same material as that of the laminated structure 14, but it is not always necessary to use the same material as long as it has a similar thermal expansion coefficient.
  • FIG. 7A is a cross-sectional view in a direction parallel to the XY plane
  • FIG. 7B is a cross-sectional view in a direction parallel to the YZ plane.
  • piping for flowing the cooling fluid is provided on the surface on the silicon chip 16a side and the surface on the silicon chip 16b side of the three-dimensional mounting semiconductor device according to the present embodiment. Connected. That is, the pipe 60a is connected to the surface on the silicon chip 16a side. A pipe 60b is connected to the surface on the silicon chip 16b side.
  • the pipes 60 a and 60 b are joined to the concave portion 17 of the silicon chips 16 a and 16 b through the micro O-ring 62.
  • the diameters of the pipes 60a and 60b are appropriately selected according to the opening dimensions of the recesses 17 of the silicon chips 16a and 16b.
  • the size of the recess 17 of the silicon chips 16a and 16b is desirably selected as appropriate according to the size of the diameter of the pipes 60a and 60b.
  • the shape of the recess 17 is not limited to a rectangular shape, and can be appropriately selected according to the shapes of the pipes 60a and 60b.
  • the pipe 60a and the pipe 60b are connected by the jig 64, and the three-dimensional mounting semiconductor device is sandwiched between the pipe 60a and the pipe 60b, thereby joining the pipe 60a and the silicon chip 16a and the pipe 60b and the silicon chip 16b.
  • the semiconductor chip 10 and the microchannel chip 12 for forming the laminated structure 14 are prepared.
  • the sizes of the microchannel chip 12 in the X direction and the Y direction are different from the sizes of the semiconductor chip 10 in the X direction and the Y direction.
  • the size of the semiconductor chip 10 in the X direction is 10000 ⁇ m
  • the size in the Y direction is 10000 ⁇ m
  • the size (thickness) in the Z direction is 500 ⁇ m
  • the size of the microchannel chip 12 in the X direction is 10200 ⁇ m
  • the size in the Y direction is 10200 ⁇ m
  • the size (thickness) in the Z direction is 200 ⁇ m.
  • the prepared semiconductor chips 10 and microchannel chips 12 are alternately stacked to form a laminated structure 14.
  • the method for forming the laminated structure 14 is not particularly limited, and for example, a surface activated bonding method can be used.
  • the surface activated bonding method is a method of performing pressure activation bonding by performing alignment between wirings after irradiating an ion beam to a bonding surface to perform surface activation.
  • a silicon oxide or silicon oxide film surface on the bonding surface may be subjected to a hydrophilic treatment, and an oxide film direct bonding method in which bonding is performed with a hydroxyl group may be used.
  • a metal bonding method may be used in which a thin film such as a Cu film or an Al film is formed on the bonding surface and bonded using diffusion of metal atoms.
  • a resin joining method joined using BCB Benzocyclobutene, benzocyclobutene
  • silicon chips 16a, 16b, 16c, and 16d are manufactured separately from the laminated structure 14.
  • the silicon chips 16a and 16b are manufactured as follows, for example.
  • a silicon substrate 40 is prepared as a substrate for forming the silicon chips 16a and 16b.
  • the thickness of the silicon substrate 40 is not particularly limited, but is about 200 ⁇ m to 525 ⁇ m, for example, 500 ⁇ m.
  • a pattern such as a photoresist is formed on the front and back surfaces of the substrate and etching is performed, it is desirable to use a silicon substrate 40 in which both surfaces of the substrate are mirror-polished.
  • the silicon substrate 40 may be provided with conductivity by doping impurities.
  • silicon oxide films 42a and 42b are formed on the front and back surfaces of the silicon substrate 40 by, eg, plasma CVD.
  • the film thickness of the silicon oxide films 42a and 42b is, for example, about 1 to 2 ⁇ m.
  • a photoresist film 43 is formed on the silicon oxide film 42a by, eg, spin coating.
  • the thickness of the photoresist film 43 is about 4 ⁇ m, for example.
  • a photoresist (trade name: AZ P4620) manufactured by AZ Electronic Materials is used.
  • the photoresist is applied on the silicon oxide film 42a at a rotational speed of 2000 rpm, for example. Thereafter, the photoresist is heat-treated at 120 ° C.
  • a photoresist film 43 is formed on the silicon oxide film 42a (FIG. 8A).
  • the photoresist film 43 is patterned by a photolithography technique, and an opening 44 is formed in the formation region of the through hole 26 of the photoresist film 43.
  • the opening size of the opening 44 is, for example, about 70 ⁇ m ⁇ 100 ⁇ m.
  • the silicon oxide film 42a is etched by wet etching using, for example, buffered hydrofluoric acid. As a result, an opening 45 is formed in the through-hole 26 formation region of the silicon oxide film 42a (FIG. 8B).
  • the etching time is appropriately adjusted according to the thickness of the silicon oxide film 42a.
  • the back surface of the silicon substrate 40 is covered with a protective film such as a photoresist film so that the silicon oxide film 42b on the back surface is not etched when the silicon oxide film 42a is etched.
  • the photoresist film 43 is removed by, for example, ashing.
  • the silicon oxide film 42b formed on the back surface of the silicon substrate 40 is patterned to form an opening 46 in a region where the recess 17 of the silicon oxide film 42b is to be formed.
  • the opening size of the opening 46 is, for example, 10000 ⁇ m ⁇ 2000 ⁇ m (FIG. 8C).
  • a photoresist film 48 is formed on the silicon oxide film 42a by, eg, spin coating.
  • the film thickness of the photoresist film 48 is, eg, about 4 ⁇ m.
  • the photoresist film 48 is patterned by a photolithography technique. Thereby, an opening 50 corresponding to the convex portion of the unevenness 25 is formed in the photoresist film 48 (FIG. 8D).
  • the opening size of the opening 50 is, for example, about 10200 ⁇ m ⁇ 200 ⁇ m.
  • the silicon substrate 40 is etched by about 300 ⁇ m, for example, by DRIE (DeepRIReactive Ion Etching) method (FIG. 9A).
  • DRIE DeepRIReactive Ion Etching
  • DRIE is an etching technique that repeats etching and etching sidewall protection.
  • etching is performed using SF 6 gas.
  • side wall protection step the side wall is protected using, for example, C 4 F 8 gas. It becomes anisotropic etching in which lateral etching is suppressed by the protective film. Thereby, a groove with a high aspect ratio can be formed.
  • C 4 F 8 gas is introduced at a flow rate of 130 sccm, for example, under a condition where the coil power is 600 W and the pressure in the process chamber is 14.5 mTorr 6.3 seconds. Can be applied.
  • the flow rate of SF 6 gas is 130 sccm under the condition that the coil power is 600 W, the pressure in the process chamber is 14.5 mTorr, the RF power to the substrate is 23 W at 380 kHz. It is possible to apply the process of 7.5 seconds introduced in the above. The first step and the second step are repeated alternately.
  • the silicon oxide film 42a is etched by dry etching, for example (FIG. 9B).
  • the silicon substrate 40 is etched by, for example, about 100 ⁇ m by, for example, DRIE (FIG. 9C).
  • DRIE DRIE
  • the same conditions as those described above with reference to FIG. 7B can be applied.
  • the photoresist film 48 is removed by, for example, ashing, and the silicon oxide film 42a is removed by, for example, dry etching.
  • the support substrate 52 is bonded onto the silicon substrate 40.
  • a heat release sheet (trade name: Riva Alpha 3195M) manufactured by Nitto Denko Corporation is used.
  • the thickness of the support substrate is, for example, 525 ⁇ m.
  • the support substrate 52 is used to prevent damage to the silicon substrate 40 in a process of etching the silicon substrate 40 described later from the back surface.
  • the silicon substrate 40 is etched by, for example, 100 ⁇ m from the back side of the silicon substrate 40 by, for example, DRIE. Thereby, the concave portion 17 is formed on the back surface side of the silicon substrate 40. Further, the concave portion 17 formed on the back surface side of the silicon substrate 40 and the opening formed on the front surface side of the silicon substrate 40 are connected to form a through hole 26 (FIG. 9D).
  • the etching conditions the same conditions as those described above with reference to FIG. 7B can be applied.
  • the support substrate 52 is peeled off.
  • the silicon oxide film 42b is removed by, for example, dry etching (FIG. 9E).
  • the silicon chip 16a and the silicon chip 16b are manufactured.
  • the silicon chips 16c and 16d are manufactured as follows, for example.
  • a silicon substrate 54 is prepared as a substrate for forming the silicon chips 16c and 16d.
  • the thickness of the silicon substrate 54 is not particularly limited, but is about 200 ⁇ m to 525 ⁇ m, for example, 500 ⁇ m.
  • a pattern such as a photoresist is formed on the surface of the substrate and etching is performed, it is desirable to use a silicon substrate 54 whose surface is mirror-polished.
  • the silicon substrate 54 may be provided with conductivity by doping impurities.
  • a photoresist film 56 is formed on the silicon substrate 54 by, eg, spin coating.
  • the thickness of the photoresist film 56 is, for example, about 4 ⁇ m (FIG. 10A).
  • the photoresist film 56 is patterned by a photolithography technique, and openings 58 corresponding to the convex portions of the irregularities 27 are formed in the photoresist film 56.
  • the opening size of the opening 58 is, for example, about 10200 ⁇ m ⁇ 200 ⁇ m.
  • the silicon substrate 56 is etched by, for example, DRIE, for example, by about 100 ⁇ m (FIG. 10C). As a result, the concave portion of the unevenness 27 is formed in the silicon substrate 56.
  • the etching conditions the same conditions as those described above with reference to FIG. 7B can be applied.
  • the photoresist film 56 is removed by, for example, ashing.
  • the silicon chips 16c and 16d are manufactured.
  • the laminated structure 14 and the silicon chips 16a, 16b, 16c, and 16d are joined.
  • PDMS polydimethylsilioxane
  • the silicone rubber layer 24 is formed on the uneven surfaces of the silicon chips 16a and 16b (FIG. 11A).
  • the thickness of the silicone rubber layer 24 is, for example, about 10 ⁇ m.
  • the side surface of the laminated structure 14 is irradiated with excimer light.
  • Excimer light is laser light using a mixed gas such as a rare gas or halogen.
  • the surface of the laminated structure 14, that is, the silicon atoms that are the forming materials of the semiconductor chip 10 and the microchannel chip 12 are activated.
  • the side surface of the activated laminated structure 14 and the surfaces of the silicon chips 16a and 16b on which the silicone rubber layer 24 is formed are pressure-bonded.
  • the silicon chips 16a and 16b and the laminated structure 14 are joined via the silicone rubber layer 24 (FIG. 11B).
  • forming the silicone rubber layer 24 on the bonding surface also has an effect of absorbing an impact when the silicon chips 16a, 16b, 16c, and 16d and the laminated structure 14 are bonded.
  • the unevenness 25 on the surface of the silicon chips 16a and 16b and the step on the side surface of the laminated structure 14 are fitted, the unevenness 25 and the microchannel 22 are aligned in advance so that the position of the through hole 26 and the position of the microchannel 22 match.
  • the alignment of the through hole 26 and the microchannel 22 becomes unnecessary.
  • the three-dimensional mounting semiconductor device according to the present embodiment is manufactured.
  • the semiconductor chip 10, the microchannel chip 12, and the silicon chips 16a, 16b, 16c, and 16d are made of silicon. Therefore, high reliability with respect to thermal expansion can be ensured.
  • a step is provided on the side surface of the multilayer structure 14, and irregularities corresponding to the step on the side surface of the multilayer structure 14 are formed on the silicon chips 16a to 16d. Bonding with the chips 16a to 16d can be easily performed.
  • the silicon chips 16a and 16b and the pipes 60a and 60b can be easily joined by the concave portions 17 formed in the silicon chips 16a and 16b.
  • the order of the process of mounting the three-dimensional mounting semiconductor device on another substrate can be selected more flexibly. More specifically, after bonding the silicon chips 16a and 16b and the pipes 60a and 60b, the three-dimensional mounting semiconductor device may be mounted on another substrate. Alternatively, the silicon chips 16a and 16b and the pipes 60a and 60b may be joined after the three-dimensional mounting semiconductor device is mounted on another substrate.
  • FIGS. 1 to 11 A three-dimensional mounting semiconductor device and a manufacturing method thereof according to the second embodiment will be described with reference to FIGS.
  • the same components as those of the three-dimensional mounting semiconductor device according to the first embodiment shown in FIGS. 1 to 11 are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • FIG. 12 is a perspective view of the three-dimensional mounting semiconductor device according to the present embodiment.
  • FIG. 13 is a cross-sectional view of the three-dimensional mounting semiconductor device according to the present embodiment.
  • FIG. 14 is a plan view showing the structure of a silicon chip used in the three-dimensional mounting semiconductor device according to the present embodiment.
  • 15 and 16 are process cross-sectional views illustrating the method of manufacturing the three-dimensionally mounted semiconductor device according to the present embodiment.
  • FIGS. 13 is a cross-sectional view in a direction parallel to the YZ plane of FIG.
  • the three-dimensional mounting semiconductor device according to the present embodiment is the same as the three-dimensional mounting semiconductor device according to the first embodiment shown in FIG. 1 except that the shape of the through hole 26 formed in the silicon chips 16a and 16b is different.
  • the width (inner diameter) becomes narrower as the through hole 26 formed in the chips 16 a and 16 b goes to the microchannel 22 side.
  • the resistance of the cooling fluid flowing into the microchannel 22 from the pipe 60 a through the through-hole 26 and the pipe from the microchannel 22 through the through-hole 26 are used.
  • the resistance of the cooling fluid flowing out to 60b can be reduced. That is, pressure loss due to frictional resistance between the cooling fluid and the through hole 26 can be reduced. Thereby, the cooling efficiency of the semiconductor device can be increased.
  • the manufacturing method of the three-dimensional mounting semiconductor device according to the present embodiment is the same as the manufacturing method of the three-dimensional mounting semiconductor device according to the first embodiment, except that the manufacturing method of the silicon chips 16a and 16b is different.
  • the silicon chips 16a and 16b of the three-dimensionally mounted semiconductor device according to the present embodiment can be manufactured as follows, for example.
  • a silicon substrate 70 is prepared as a substrate for forming the silicon chips 16a and 16b.
  • the thickness of the silicon substrate 70 is not particularly limited, but is about 200 ⁇ m to 525 ⁇ m, for example, 500 ⁇ m.
  • a pattern such as a photoresist is formed on both surfaces of the substrate and etching is performed, it is desirable to use a silicon substrate 70 in which both surfaces of the substrate are mirror-polished.
  • the silicon substrate 70 may be provided with conductivity by doping impurities.
  • silicon oxide films 72a and 72b are formed on the front and back surfaces of the silicon substrate 70 by, for example, plasma CVD.
  • the film thickness of the silicon oxide films 72a and 72b is, for example, about 1 to 2 ⁇ m.
  • the silicon oxide film 72a is patterned by photolithography and dry etching. As a result, an opening 46 is formed in a region where the recess 17 is to be formed in the silicon oxide film 72a.
  • the opening size of the opening 46 is, for example, 10000 ⁇ m ⁇ 2000 ⁇ m.
  • the silicon oxide film 72b is patterned by photolithography and dry etching. Thereby, the opening 76 corresponding to the convex part of the unevenness 25 is formed in the silicon oxide film 72b.
  • the opening dimension of the opening 76 is, for example, 10200 ⁇ m ⁇ 200 ⁇ m (FIG. 15A).
  • a photoresist film 78 is formed on the surface of the silicon substrate 70 by, eg, spin coating.
  • the film thickness of the photoresist film 78 is about 4 ⁇ m, for example.
  • the photoresist film 78 is patterned by a photolithography technique.
  • an opening 80 corresponding to the opening surface of the tapered through hole 26 is formed in the photoresist film 78 (FIG. 15B).
  • the opening size of the opening 80 is, for example, about 10000 ⁇ m ⁇ 2000 ⁇ m.
  • the silicon substrate 70 is etched by, for example, DRIE so that the side wall portion has a tapered shape (FIG. 15C). More specifically, as the first step of the DRIE method, for example, the coil power is 600 W, the pressure in the process chamber is 14.5 mTorr, and C 4 F 8 gas is flowed at a flow rate of, for example, 130 sccm. The introduced 6.3 second process can be applied.
  • the flow rate of SF 6 gas is 130 sccm under the condition that the coil power is 600 W, the pressure in the process chamber is 14.5 mTorr, the RF power to the substrate is 23 W at 380 kHz. It is possible to apply the processing of 4.5 seconds introduced in.
  • the first step and the second step are repeated alternately. Thereby, the etching in the lateral direction can be controlled. That is, it is possible to perform etching while controlling the side wall shape. Note that anisotropic wet etching may be used for etching the silicon substrate 70.
  • the photoresist film 78 is removed by, for example, ashing.
  • the silicon substrate 70 is etched by, for example, about 100 ⁇ m by DRIE, for example. Thereby, the recess 17 is formed in the silicon substrate 70 (FIG. 15D).
  • the etching conditions the same conditions as those described above with reference to FIG. 7B can be applied.
  • the silicon substrate 70 is etched from the back surface of the silicon substrate 70 by, for example, about 100 ⁇ m by, for example, DRIE. Thereby, the unevenness 25 is formed on the back surface side of the silicon substrate 70. Further, the unevenness 25 formed on the back surface side of the silicon substrate 70 and the opening formed on the front surface side of the silicon substrate 70 are connected to form a tapered through hole 26 (FIG. 15E). As the etching conditions, the same conditions as those described above with reference to FIG. 7B can be applied.
  • the silicon oxide films 72a and 72b are removed by dry etching, for example (FIG. 15F).
  • the silicon chips 16a and 16b of the three-dimensional mounting semiconductor device according to the present embodiment are manufactured.
  • the silicon chips 16a and 16b manufactured in this way are joined to the side surface portion of the separately manufactured laminated structure 14 by the same procedure as the manufacturing method of the three-dimensional mounting semiconductor device according to the first embodiment (FIG. 16 ( a) to (c)).
  • the silicon chips 16c and 16d are joined to the laminated structure 14 to complete the three-dimensional mounting semiconductor device according to the present embodiment.
  • the through holes 26 of the silicon chips 16a and 16b are tapered, pressure loss due to frictional resistance between the cooling fluid and the through holes 26 can be reduced. Thereby, cooling efficiency can be improved.
  • FIG. 17 is a cross-sectional view showing the structure of the three-dimensional mounting semiconductor device according to the present embodiment.
  • FIG. 18 is a process cross-sectional view illustrating the method of manufacturing the three-dimensional mounting semiconductor device according to the present embodiment.
  • FIG. 17 is a cross-sectional view in a direction parallel to the YZ plane of FIG.
  • the three-dimensional mounting semiconductor device according to the present embodiment is basically the same as the structure of the three-dimensional mounting semiconductor device according to the first embodiment, as shown in FIG.
  • the three-dimensionally mounted semiconductor device according to the present embodiment is different from the three-dimensionally mounted semiconductor device according to the first embodiment in that the silicon chips 16a, 16b, 16c, and 16d are directly on the laminated structure 14 without the silicone rubber layer 24 interposed therebetween. It is the point which is joined (refer FIG. 17).
  • the laminated structure 14 and the silicon chips 16a, 16b, 16c, and 16d are prepared by the same procedure as the manufacturing method of the three-dimensional mounting semiconductor device according to the first embodiment.
  • the silicon chips 16 a, 16 b, 16 c and 16 d are joined to the side surface of the laminated structure 14.
  • the side surface of the laminated structure 14 and the surface having the irregularities 25 of the silicon chips 16a and 16b are irradiated with an ion beam using, for example, argon gas as a source gas.
  • an ion beam By irradiating the ion beam, the side surface of the laminated structure 14 and the surfaces of the silicon chips 16a and 16b are activated.
  • nitrogen radical treatment may be used after irradiating with plasma using oxygen.
  • the side surface of the activated laminated structure 14 and the surfaces of the activated silicon chips 16a and 16b are pressure bonded.
  • the activated silicon atoms on the surface of the laminated structure 14 and the activated silicon atoms on the surfaces of the silicon chips 16a and 16b are bonded. That is, the silicon chips 16a and 16b and the laminated structure 14 are joined (FIG. 14B).
  • the laminated structure 14 and the silicon chips 16a and 16b are directly joined by activating the surface of the laminated structure 14 and the surfaces of the silicon chips 16a and 16b.
  • the joining method is particularly limited. It is not something.
  • the laminated structure 14 and the silicon chips 16a and 16b may be bonded by a metal bonding method.
  • a metal thin film having a thickness of, for example, about 10 nm to 100 nm is formed on the surface of the silicon chips 16a and 16b having the irregularities 25.
  • copper or aluminum is used as a material for forming the metal thin film.
  • the laminated structure 14 and the silicon chips 16a and 16b are brought into contact with each other, and heat treatment is performed at 400 ° C., for example, for 1 hour, for example. Thereby, the laminated structure 14 and the silicon chips 16a and 16b are joined.
  • the three-dimensional mounting semiconductor device according to the present embodiment is manufactured.
  • the surface of the laminated structure 14 and the surface having the irregularities 25 of the silicon chips 16a and 16b can be activated to be bonded at room temperature.
  • the laminated structure 14 and the silicon chips 16a and 16b are bonded via the silicone rubber layer 24, but the bonding method is not particularly limited.
  • a silicone adhesive or a polyimide layer may be used instead of the silicone rubber layer 24, a silicone adhesive or a polyimide layer.
  • the silicone adhesive include silicone resin (trade name: SYLGARD (trademark registration) series) manufactured by Toray Dow Corning Co., Ltd.
  • the material for forming the polyimide layer include a polyimide resin (trade name: HD3000 series) manufactured by Hitachi Chemical DuPont Microsystems.
  • the size in the X direction and the Y direction of the semiconductor chip 10 is different from the size in the X direction and the Y direction of the microchannel chip 12, but the present invention is not limited to this. is not.
  • the size in the X direction and the Y direction of the semiconductor chip 10 and the size in the X direction and the Y direction of the microchannel chip 12 may be the same.
  • the semiconductor chip 10 and the microchannel chip 12 may be stacked so that a step is formed on each side surface.
  • the DRIE method is used as an etching method for the silicon chips 16a to 16d, but the present invention is not limited to this.
  • wet etching may be used.
  • the laminated structure 14 and the silicon chips 16a, 16b, 16c, and 16d are bonded via the silicone rubber layer 24.
  • the present invention is not limited to this.
  • the laminated structure 14 and the silicon chips 16a, 16b, 16c, and 16d may be directly joined. Or you may join by other methods, such as a metal joining method.

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Abstract

　溝状の凹部が形成された複数の第１の基板と、半導体素子が形成された複数の第２の基板とが交互に積層されてなり、第１の基板と第２の基板との大きさの違いによる凹凸が側面に形成され、溝状の凹部の内面と第１の基板の面とにより規定される第１の貫通孔が形成された積層構造体と、積層構造体の側面に接合され、積層構造体との接合面に、積層構造体の側面の凹凸に嵌合する凹凸が形成された第３の基板とを有している。

Description

三次元実装半導体装置及びその製造方法
　本発明は、複数の半導体チップを積み重ねて実装した三次元実装半導体装置及びその製造方法に関する。
　半導体ＩＣチップやパッケージ、車載用パワー半導体等の電子部品や電子機器等では、動作時に発生する熱を効率的に取り除き、高い信頼性のもとに継続的に動作する機能を搭載することが求められている。例えば、サーバやＰＣには非常に多くの熱を発生するＣＰＵ（Central Processing Unit）が使用されているため、そこから発生する熱を効率よく取り除くとともに、筐体内部や設置場所の温度環境を適正に維持することが求められている。また、装置の小型化・高速化の進展に伴い、電流密度が増加しひいては発熱量も多くなっており、熱を効率的に取り除くことがますます求められている。
　特に、複数の半導体チップを積み重ねて実装した三次元実装半導体装置では、チップ表面に設けたヒートシンク等の放熱装置によって積層内の総ての半導体チップを冷却することは困難であり、如何にして内部の半導体チップから効率的に熱を取り除くかが重要である。
　このような背景から、三次元実装半導体装置の各半導体チップを効率よく冷却するための候補技術として、マイクロチャネルを用いた冷却技術が注目されている。この技術は、三次元実装半導体装置に複数のマイクロチャネルを設け、このマイクロチャネルに冷却用の液体を流すことにより、各半導体チップを冷却する方法である。
　マイクロチャネルとは、マイクロオーダのディメンジョンをもつ液体用の流路である。マイクロスケールの流れは層流であるとともに体積力よりも表面力（流体の粘性効果）の影響が大きくなる効果が現れるため、少ない流量の流体によって熱伝達率を向上することができる。これにより、熱源から発生した熱を効率よく移動させるとともに、必要な冷却性能を得ることができる。さらに、チャネルの幅及び高さはマイクロオーダであるため、冷却装置を小型化できるメリットもある。また、流体の使用量が少ないため、流体の移動エリアや保管エリアに対する設計の自由度が向上するメリットもある。
特開平５－２５１６０１号公報 特開平６－２１２９１号公報
　三次元実装半導体装置に設けたマイクロチャネルに冷却用の流体を流すためには、複数の半導体チップ間や他の部材との接合を確実にし、流体の圧力に耐えられるようにすることが重要である。特に、半導体素子の動作時には発熱によって熱膨張が生じることもあり、接合部分の信頼性を高めることが求められる。
　本発明の目的は、マイクロチャネルを有する三次元実装半導体装置に関し、半導体チップ間や他の部材との間の接合部分の信頼性を向上しうる三次元実装半導体装置及びその製造方法を提供することにある。
　実施形態の一観点によれば、溝状の凹部が形成された複数の第１の基板と、半導体素子が形成された複数の第２の基板とが交互に積層されてなり、前記第１の基板と前記第２の基板との大きさの違いによる凹凸が側面に形成され、前記溝状の凹部の内面と前記第１の基板の面とにより規定される第１の貫通孔が形成された積層構造体と、前記積層構造体の前記側面に接合され、前記積層構造体との接合面に、前記積層構造体の前記側面の凹凸に嵌合する凹凸が形成された第３の基板とを有する三次元実装半導体装置が提供される。
　また、実施形態の他の観点によれば、溝状の凹部が形成された複数の第１の基板と、半導体素子が形成された複数の第２の基板とを交互に積層し、前記溝状の凹部の内面と前記第１の基板の面とにより規定される第１の貫通孔が形成され、側面に前記第１の基板と前記第２の基板との大きさの違いによる凹凸が形成された積層構造体を形成する工程と、前記積層構造体の前記側面に、前記側面の凹凸に嵌合する凹凸を有する第３の基板を接合する工程とを有する三次元実装半導体装置の製造方法が提供される。
　開示の三次元実装半導体装置及びその製造方法によれば、半導体チップ間や他の部材との間の接合部分の信頼性を向上することができる。これにより、三次元実装半導体装置の信頼性及び冷却効率を高めることができる。
図１は、第１実施形態による三次元実装半導体装置の構造を示す斜視図である。 図２は、第１実施形態による三次元実装半導体装置の構造を示す断面図（その１）である。 図３は、第１実施形態による三次元実装半導体装置の構造を示す断面図（その２）である。 図４は、第１実施形態による三次元実装半導体装置の構造を示す断面図（その３）である。 図５は、第１実施形態による三次元実装半導体装置に用いるシリコンチップの構造を示す平面図（その１）である。 図６は、第１実施形態による三次元実装半導体装置に用いるシリコンチップの構造を示す平面図（その２）である。 図７は、第１実施形態による三次元実装半導体装置に配管を接合した構造を示す断面図である。 図８は、第１実施形態による三次元実装半導体装置の製造方法を示す工程断面図（その１）である。 図９は、第１実施形態による三次元実装半導体装置の製造方法を示す工程断面図（その２）である。 図１０は、第１実施形態による三次元実装半導体装置の製造方法を示す工程断面図（その３）である。 図１１は、第１実施形態による三次元実装半導体装置の製造方法を示す工程断面図（その４）である。 図１２は、第２実施形態による三次元実装半導体装置の構造を示す斜視図である。 図１３は、第２実施形態による三次元実装半導体装置の構造を示す断面図である。 図１４は、第２実施形態による三次元実装半導体装置に用いるシリコンチップの構造を示す平面図である。 図１５は、第２実施形態による三次元実装半導体装置の製造方法を示す工程断面図（その１）である。 図１６は、第２実施形態による三次元実装半導体装置の製造方法を示す工程断面図（その２）である。 図１７は、第３実施形態による三次元実装半導体装置の構造を示す断面図である。 図１８は、第３実施形態による三次元実装半導体装置の製造方法を示す工程断面図である。
　［第１実施形態］
　第１実施形態による三次元実装半導体装置について図１乃至図１１を用いて説明する。
　図１は、本実施形態による三次元実装半導体装置の構造を示す斜視図である。図２乃至図４は、本実施形態による三次元実装半導体装置の構造を示す断面図である。図５及び図６は、本実施形態による三次元実装半導体装置に用いるシリコンチップの構造を示す平面である。図７は、本実施形態による三次元実装半導体装置に配管を接合した構造を示す断面図である。図８乃至図１１は、本実施形態による三次元実装半導体装置の製造方法を示す工程断面図である。
　はじめに、本実施形態による三次元実装半導体装置の構造について図１乃至５を用いて説明する。なお、図２は、図１のＸ－Ｚ面に平行な方向の断面図であり、図４のＡ－Ａ′線断面図に相当する。図３は、図１のＹ－Ｚ面に平行な方向の断面図であり、図４のＢ－Ｂ′線断面図に相当する。図４は、図１のＸ－Ｙ面に平行な方向の断面図であり、図２のＣ－Ｃ′線断面に相当する。
　本実施形態による三次元実装半導体装置は、図１に示すように、積層構造体１４と、積層構造体１４の各側面に接合されたシリコンチップ１６ａ，１６ｂ，１６ｃ，１６ｄとを有している。また、本実施形態による三次元実装半導体装置には、シリコンチップ１６ａが形成された側面とシリコンチップ１６ｂが形成された側面との間を貫通する複数のマイクロチャネル２２，２６が形成されている。
　積層構造体１４は、図２及び図３に示すように、半導体チップ１０とマイクロチャネルチップ１２とが交互に積層されたものである。図２及び図３の例では、４枚の半導体チップ１０と４枚のマイクロチャネルチップ１２とを交互に積層しているが、半導体チップ１０及びマイクロチャネルチップ１２の枚数は、これらに限定されるものではない。
　半導体チップ１０は、シリコン基板上に所定の機能を有する半導体素子が形成されたものであり、必要に応じて図示しない貫通配線を有している。
　マイクロチャネルチップ１２は、シリコンにより形成された板状体であり、Ｚ方向に貫くように形成された貫通配線２０と、Ｙ方向に延在する溝（マイクロチャネル２２）とを有している。
　半導体チップ１０とマイクロチャネルチップ１２とを積層することにより、マイクロチャネルチップ１２に形成された溝が半導体チップ１０によって覆われる。これにより、半導体チップ１０とマイクロチャネルチップ１２と間に、積層構造体１４をＹ方向に貫通する複数のマイクロチャネル２２が形成される。
　マイクロチャネル２２は、水等の冷却用流体を流すためのチャネル（溝）である。マイクロチャネル２２に冷却用流体を流すことにより、動作により発熱した半導体チップ１０を冷却することができる。マイクロチャネル２２は、例えば、幅７０μｍ、高さ１００μｍ程度の大きさを有している。
　また、マイクロチャネルチップ１２を挟む上下の半導体チップ１０間には、マイクロチャネルチップ１２に形成された貫通配線２０によって所望の接続配線が形成される。
　マイクロチャネルチップ１２のＸ方向及びＹ方向のサイズは、半導体チップ１０のＸ方向及びＹ方向のサイズよりも大きくなっている。半導体チップ１０のＺ方向のサイズ（厚さ）及びマイクロチャネルチップ１２のＺ方向のサイズ（厚さ）は、特に限定されるものではない。半導体チップ１０のＺ方向のサイズ（厚さ）は、例えば半導体チップ１０のＸ方向及びＹ方向のサイズや半導体チップ１０の形成方法に応じて５０μｍ～１０００μｍ程度の間から適宜選択される。マイクロチャネルチップ１２のＺ方向のサイズ（厚さ）は、例えばマイクロチャネルチップ１２のＸ方向及びＹ方向のサイズやマイクロチャネルチップ１２の形成方法に応じて５０μｍ～１０００μｍ程度の間から適宜選択される。
　例えば、半導体チップ１０のサイズは、特に限定されるものではないが、Ｘ方向のサイズが１００００μｍであり、Ｙ方向のサイズが１００００μｍであり、Ｚ方向のサイズ（厚さ）が５００μｍである。また、マイクロチャネルチップ１２のサイズは、特に限定されるものではないが、Ｘ方向のサイズが１０２００μｍであり、Ｙ方向のサイズが１０２００μｍであり、Ｚ方向のサイズ（厚さ）が２００μｍである。
　なお、半導体チップ１０のＸ方向及びＹ方向のサイズとマイクロチャネルチップ１２のＸ方向及びＹ方向のサイズとは異なっていればよく、マイクロチャネルチップ１２のＸ方向及びＹ方向のサイズを、半導体チップ１０のＸ方向及びＹ方向のサイズよりも小さくするようにしてもよい。Ｘ方向及びＹ方向の一方で半導体チップ１０のサイズを大きくし、Ｘ方向及びＹ方向の他方でマイクロチャネルチップ１２のサイズを大きくするようにしてもよい。
　大きさの異なる半導体チップ１０とマイクロチャネルチップ１２とを交互に積層すると、積層構造体１４の各側面には、半導体チップ１０とマイクロチャネルチップ１２とのサイズの差に応じた段差が形成される（図２及び図３を参照）。
　半導体チップ１０とマイクロチャネルチップ１２とは、熱膨張係数が同じ材料により形成されていることが望ましい。半導体チップ１０を形成する材料の熱膨張係数とマイクロチャネルチップ１２を形成する材料の熱膨張係数とが異なると、半導体チップ１０を駆動した際の熱によって半導体チップ１０とマイクロチャネルチップ１２との間に亀裂が生じる虞があるからである。上記の例では半導体チップ１０及びマイクロチャネルチップ１２を同じ材料のシリコンにより形成しているが、熱膨張係数が近い材料であれば、必ずしも同じ材料を用いる必要はない。
　シリコンチップ１６ａ，１６ｂ，１６ｃ，１６ｃは、図１乃至図４に示すように、積層構造体１４の４つの側面にそれぞれ接合されている。シリコンチップ１６ａ及びシリコンチップ１６ｂは、Ｙ方向と交差する積層構造体１４の２つの側面にそれぞれ形成されており、シリコンチップ１６ｃ及びシリコンチップ１６ｄは、Ｘ方向と交差する積層構造体１４の２つの側面にそれぞれ形成されている。
　シリコンチップ１６ａは、図５（ａ）及び図５（ｂ）に示す構造を有している。
　シリコンチップ１６ａの、積層構造体１４と接合される面には、図５（ａ）に示すように、凹凸２５と貫通孔２６とが形成されている。凹凸２５は、積層構造体１４の側面の段差に嵌合する形状となっている。貫通孔２６は、マイクロチャネル２２と同じ大きさを有しており、積層構造体１４の側面に露出しているマイクロチャネル２２の位置と合致するように形成されている。
　シリコンチップ１６ａの、積層構造体１４と接合される面とは反対側の面には、図５（ｂ）に示すように、凹部１７と、貫通孔２６とが形成されている。凹部１７は、マイクロチャネル２２に流す冷却用流体を導入するための配管（図示せず）と接続する際の便宜のために設けられたものである。凹部１７の大きさは、特に限定されるものではないが、例えば、Ｙ方向のサイズが５００μｍであり、Ｚ方向のサイズが例えば２８００μｍである。
　シリコンチップ１６ａのその他の面は、特に限定されるものではないが、平面である。
　シリコンチップ１６ｂは、シリコンチップ１６ａと同様の形状を有している。
　シリコンチップ１６ｃは、積層構造体１４と接合される面には、図６に示すように、積層構造体１４の側面の段差に嵌合する形状の凹凸２７が形成されている。シリコンチップ１６ｃのその他の面は、特に限定されるものではないが、平面である。
　シリコンチップ１６ｄは、シリコンチップ１６ｃと同様の形状を有している。
　シリコンチップ１６ａ，１６ｂ，１６ｃ，１６ｄは、図２乃至図４に示すように、積層構造体１４の各側面にシリコーンゴム層２４を介して接合されている。シリコーンゴム層２４の厚さは、特に限定されるものではないが、例えば１０μｍ程度である。
　シリコンチップ１６ａ，１６ｂ，１６ｃ，１６ｄは、積層構造体１４を形成する材料と熱膨張係数数が同じ材料により形成されていることが望ましい。シリコンチップ１６ａ，１６ｂ，１６ｃ，１６ｄを形成する材料の熱膨張係数と積層構造体１４を形成する材料の熱膨張係数が異なると、半導体チップ１０を駆動した際の熱によって積層構造体１４とシリコンチップ１６ａ，１６ｂ，１６ｃ，１６ｄとの間に亀裂が生じる虞があるからである。上記の例では積層構造体１４と同じ材料のシリコンにより形成しているが、熱膨張係数が近い材料であれば、必ずしも同じ材料を用いる必要はない。
　次に、本実施形態による三次元実装半導体装置に冷却用流体を流すための配管を接続する方法の一例について図７を用いて説明する。なお、図７（ａ）は、Ｘ－Ｙ面に平行な方向の断面図であり、図７（ｂ）は、Ｙ－Ｚ面に平行な方向の断面図である。
　冷却用流体を流すための配管は、図７（ａ）及び図７（ｂ）に示すように、本実施形態による三次元実装半導体装置のシリコンチップ１６ａ側の面及びシリコンチップ１６ｂ側の面に接続される。即ち、シリコンチップ１６ａ側の面に、配管６０ａが接続される。また、シリコンチップ１６ｂ側の面に、配管６０ｂが接続される。
　配管６０ａ，６０ｂは、マイクロＯリング６２を介してシリコチップ１６ａ，１６ｂの凹部１７の部分に接合される。シリコンチップ１６ａ，１６ｂに凹部１７を設けておくことにより、三次元実装半導体装置と配管６０ａ，６０ｂとの位置合わせが容易になるとともに、配管６０ａ，６０ｂを容易に固定することができる。配管６０ａ、６０ｂの径の大きさは、シリコンチップ１６ａ，１６ｂの凹部１７の開口寸法に応じて、適宜選択することが望ましい。または、シリコンチップ１６ａ，１６ｂの凹部１７のサイズは、配管６０ａ、６０ｂの径の大きさに応じて、適宜選択することが望ましい。凹部１７の形状は、矩形形状に限定されるものではなく、配管６０ａ，６０ｂの形状に応じて適宜選択することができる。
　配管６０ａと配管６０ｂとは、例えばバネ機能を有する治具６４により接続することが望ましい。配管６０ａと配管６０ｂとを治具６４により接続し、配管６０ａと配管６０ｂとの間に三次元実装半導体装置を挟持することにより、配管６０ａとシリコンチップ１６ａとの接合及び配管６０ｂとシリコンチップ１６ｂとの接合を確実にすることができる。これにより、配管６０ａ，６０ｂの位置ずれや冷却用流体の漏れ等を防止することができる。
　次に、本実施形態による三次元実装半導体装置の製造方法について図８乃至図１１を用いて説明する。
　まず、積層構造体１４を形成するための半導体チップ１０及びマイクロチャネルチップ１２を用意する。
　マイクロチャネルチップ１２のＸ方向及びＹ方向のサイズは、半導体チップ１０のＸ方向及びＹ方向のサイズと異なる大きさとする。例えば、半導体チップ１０のＸ方向のサイズを１００００μｍ、Ｙ方向のサイズを１００００μｍ、Ｚ方向のサイズ（厚さ）を５００μｍとする。また、マイクロチャネルチップ１２のＸ方向のサイズを１０２００μｍ、Ｙ方向のサイズを１０２００μｍ、Ｚ方向のサイズ（厚さ）を２００μｍとする。
　次いで、用意した半導体チップ１０及びマイクロチャネルチップ１２を交互に積み重ね、積層構造体１４を形成する。
　積層構造体１４を形成する方法は、特に限定されるものではないが、例えば表面活性化接合法を用いることができる。表面活性化接合法とは、接合面にイオンビームを照射して表面活性化を行った後、配線間のアライメントを行い、加圧接合する方法である。
　表面活性化接合法のほか、接合面のシリコン或いはシリコン酸化膜の表面を親水化処理し、水酸基によって接合する酸化膜直接接合法を用いてもよい。或いは、接合面にＣｕ膜、Ａｌ膜等の薄膜を形成し、金属原子の拡散を用いて接合する金属接合法を用いてもよい。或いは、ＢＣＢ（Benzocyclobutene、ベンゾシクロブテン）樹脂等を用いて接合する樹脂接合法等の他の接合方法を用いてもよい。なお、金属接合法を用いる場合には、金属薄膜が貫通配線間の電気的導通に影響しないように、金属薄膜を予めパターニングしておく。
　また、積層構造体１４とは別に、シリコンチップ１６ａ，１６ｂ，１６ｃ，１６ｄを製造する。
　シリコンチップ１６ａ，１６ｂは、例えば以下のようにして製造される。
　まず、シリコンチップ１６ａ，１６ｂを形成するための基板として、例えばシリコン基板４０を用意する。シリコン基板４０の厚さは、特に限定されるものではないが、２００μｍ～５２５μｍ程度、例えば５００μｍとする。なお、本実施形態では、基板の表面及び裏面にフォトレジスト等のパターンを形成しエッチング処理を施すので、基板としては、基板の両面が鏡面研磨されたシリコン基板４０を用いることが望ましい。シリコン基板４０は、不純物をドープすることにより導電性を付与されたものでもよい。
　次いで、シリコン基板４０の表面及び裏面に、例えばプラズマＣＶＤ法により、シリコン酸化膜４２ａ，４２ｂを形成する。シリコン酸化膜４２ａ，４２ｂの膜厚は、例えば１～２μｍ程度とする。
　次いで、シリコン酸化膜４２ａ上に、例えばスピンコート法により、フォトレジスト膜４３を形成する。フォトレジスト膜４３の厚さは、例えば４μｍ程度とする。フォトレジスト膜４３の材料としては、例えばＡＺエレクトロニックマテリアルズ社製のフォトレジスト（商品名：ＡＺ　Ｐ４６２０）を用いる。フォトレジストは、例えば回転数２０００ｒｐｍでシリコン酸化膜４２ａ上に塗布される。その後、フォトレジストは、１２０℃で加熱処理される。こうして、シリコン酸化膜４２ａ上にフォトレジスト膜４３が形成される（図８（ａ））。
　次いで、フォトリソグラフィ技術によりフォトレジスト膜４３をパターニングし、フォトレジスト膜４３の貫通孔２６の形成領域に、開口部４４を形成する。開口部４４の開口寸法は、例えば７０μｍ×１００μｍ程度とする。
　次いで、フォトレジスト膜４３をマスクとして、例えばバッファードフッ酸を用いたウェットエッチングにより、シリコン酸化膜４２ａをエッチングする。これにより、シリコン酸化膜４２ａの貫通孔２６形成領域に、開口部４５が形成される（図８（ｂ））。
　なお、エッチングを行う時間は、シリコン酸化膜４２ａの膜厚に応じて適宜調整する。また、シリコン酸化膜４２ａのエッチングの際に裏面のシリコン酸化膜４２ｂがエッチングされないように、シリコン基板４０の裏面をフォトレジスト膜等の保護膜で覆っておく。
　次いで、例えばアッシング等により、フォトレジスト膜４３を除去する。
　次いで、同様の手順により、シリコン基板４０の裏面に形成されたシリコン酸化膜４２ｂをパターニングし、シリコン酸化膜４２ｂの凹部１７の形成予定領域に開口部４６を形成する。開口部４６の開口寸法は、例えば１００００μｍ×２０００μｍとする（図８（ｃ））。
　次いで、シリコン酸化膜４２ａ上に、例えばスピンコート法により、フォトレジスト膜４８を形成する。フォトレジスト膜４８の膜厚は、例えば４μｍ程度とする。
　次に、フォトリソグラフィ技術により、フォトレジスト膜４８をパターニングする。これにより、フォトレジスト膜４８に、凹凸２５の凸部に対応する開口部５０を形成する（図８（ｄ）。開口部５０の開口寸法は、例えば１０２００μｍ×２００μｍ程度とする。
　次いで、シリコン酸化膜４２ａ及びフォトレジスト膜４８をマスクとして、例えばＤＲＩＥ（Deep Reactive Ion Etching、深堀りＲＩＥ）法により、シリコン基板４０を、例えば３００μｍ程度エッチングする（図９（ａ））。
　ＤＲＩＥとは、エッチングとエッチング側壁保護とを繰り返しながら行うエッチング技術である。エッチングのステップにおいては、例えばＳＦ６ガスを用いてエッチングを行う。側壁保護のステップにおいては、例えばＣ４Ｆ８ガスを用いて側壁を保護する。保護膜により横方向のエッチングが抑制される異方性エッチングとなる。これにより、アスペクト比の高い溝を形成することができる。
　ＤＲＩＥ法の第１のステップとしては、例えば、コイルパワーを６００Ｗ、プロセスチャンバ内の圧力を１４．５ｍＴｏｒｒとした状態下にて、Ｃ４Ｆ８ガスを例えば１３０ｓｃｃｍの流量で導入する６．３秒の処理を適用することができる。ＤＲＩＥ法の第２のステップとしては、例えば、コイルパワーを６００Ｗ、プロセスチャンバ内の圧力を１４．５ｍＴｏｒｒ、基板へのＲＦパワーを３８０ｋＨｚで２３Ｗとした状態下にて、ＳＦ６ガスを１３０ｓｃｃｍの流量で導入する７．５秒の処理を適用することができる。第１のステップ及び第２のステップは、交互に繰り返される。
　次いで、フォトレジスト膜４８をマスクとして、例えばドライエッチングにより、シリコン酸化膜４２ａをエッチングする（図９（ｂ））。
　次いで、フォトレジスト膜４８をマスクとして、例えばＤＲＩＥ法により、シリコン基板４０を、例えば１００μｍ程度エッチングする（図９（ｃ））。エッチング条件としては、図７（ｂ）を用いて上述したエッチング条件と同様の条件を適用することができる。
　次に、例えばアッシングによりフォトレジスト膜４８を、例えばドライエッチングによりシリコン酸化膜４２ａを、除去する。
　次いで、シリコン基板４０上にサポート基板５２を貼り合わせる。サポート基板５２としては、例えば日東電工株式会社製の熱剥離シート（商品名：リバアルファ　３１９５Ｍ）を用いる。サポート基板の厚さは、例えば５２５μｍとする。サポート基板５２は、後述するシリコン基板４０を裏面からのエッチングを行うプロセスにおいて、シリコン基板４０の破損を防止するために用いられる。
　次いで、シリコン酸化膜４２ｂをマスクとして、例えばＤＲＩＥ法により、シリコン基板４０を、シリコン基板４０の裏面側から例えば１００μｍエッチングする。これにより、シリコン基板４０の裏面側に凹部１７が形成される。また、シリコン基板４０の裏面側に形成した凹部１７とシリコン基板４０の表面側に形成した開口部とが接続され、貫通孔２６が形成される（図９（ｄ））。エッチング条件としては、図７（ｂ）を用いて上述したエッチング条件と同様の条件を適用することができる。
　次いで、シリコン基板４０に貫通孔２６が形成されたことを確認した後に、サポート基板５２を剥離する。
　次いで、例えばドライエッチングにより、シリコン酸化膜４２ｂを除去する（図９（ｅ））。
　こうして、シリコンチップ１６ａ、シリコンチップ１６ｂが製造される。
　シリコンチップ１６ｃ，１６ｄは、例えば以下にようにして製造される。
　まず、シリコンチップ１６ｃ，１６ｄを形成するための基板として、例えばシリコン基板５４を用意する。シリコン基板５４の厚さは、特に限定されるものではないが、２００μｍ～５２５μｍ程度、例えば５００μｍとする。なお、本実施形態では、基板の表面にフォトレジスト等のパターンを形成しエッチング処理を施すので、基板としては、基板の表面が鏡面研磨されたシリコン基板５４を用いることが望ましい。シリコン基板５４は、不純物をドープすることにより導電性を付与されたものでもよい。
　次いで、シリコン基板５４上に、例えばスピンコート法により、フォトレジスト膜５６を形成する。フォトレジスト膜５６の厚さは、例えば４μｍ程度とする（図１０（ａ））。
　次いで、フォトリソグラフィ技術によりフォトレジスト膜５６をパターニングし、フォトレジスト膜５６に、凹凸２７の凸部に対応する開口部５８を形成する。開口部５８の開口寸法は、例えば１０２００μｍ×２００μｍ程度とする
　次いで、フォトレジスト膜５６をマスクとして、例えばＤＲＩＥ法により、シリコン基板５６を、例えば１００μｍ程度エッチングする（図１０（ｃ））。これにより、シリコン基板５６に凹凸２７の凹部が形成される。エッチング条件としては、図７（ｂ）を用いて上述したエッチング条件と同様の条件を適用することができる。
　次いで、例えばアッシング等により、フォトレジスト膜５６を除去する。
　こうして、シリコンチップ１６ｃ，１６ｄが製造される。
　次に、積層構造体１４と、シリコンチップ１６ａ，１６ｂ，１６ｃ，１６ｄとを接合する。
　まず、シリコンチップ１６ａ，１６ｂの積層構造体１４と接合される表面上に、例えばスピンコート法又はスプレーコート法により、ＰＤＭＳ（polydimethylsilioxane）を塗布し、乾燥させる。こうして、シリコンチップ１６ａ，１６ｂの凹凸を有する表面上に、シリコーンゴム層２４を形成する（図１１（ａ））。シリコーンゴム層２４の厚さは、例えば１０μｍ程度とする。
　次いで、マイクロチャネル２２が露出している積層構造体１４の側面の段差とシリコンチップ１６ａ，１６ｂの表面の凹凸２５とが合致するように、位置合わせをする。
　次いで、例えば、積層構造体１４の側面にエキシマ光を照射する。エキシマ光とは、希ガスやハロゲン等の混合ガスを用いたレーザー光である。エキシマ光を照射することにより、積層構造体１４の表面、即ち、半導体チップ１０及びマイクロチャネルチップ１２の形成材料であるシリコン原子が活性化する。
　次いで、活性化した積層構造体１４の側面と、シリコーンゴム層２４が形成されたシリコンチップ１６ａ，１６ｂの表面とを加圧接合する。これにより、シリコンチップ１６ａ，１６ｂと積層構造体１４とがシリコーンゴム層２４を介して接合される（図１１（ｂ））。なお、接合面にシリコーンゴム層２４を形成しておくことには、シリコンチップ１６ａ，１６ｂ，１６ｃ，１６ｄと積層構造体１４とを接合する際の衝撃を吸収する効果もある。
　この際、シリコンチップ１６ａ，１６ｂの表面の凹凸２５と積層構造体１４の側面の段差とが嵌合したときに貫通孔２６の位置とマイクロチャネル２２との位置が合致するように予め凹凸２５及び貫通孔２６を形成しておくことにより、貫通孔２６とマイクロチャネル２２との位置合わせは不要となる。
　次いで、図１１を用いて上述した接合方法と同様の方法により、積層構造体１４の他の側面とシリコンチップ１６ｃ，１６ｄとを接合する（図示せず）。
　こうして、本実施形態による三次元実装半導体装置が製造される。
　このように、本実施形態によれば、半導体チップ１０，マイクロチャネルチップ１２及びシリコンチップ１６ａ，１６ｂ，１６ｃ，１６ｄはシリコンを材料としている。これにより、熱膨張に対する高い信頼性を確保することができる。
　また、本実施形態によれば、積層構造体１４の側面に段差を設け、シリコンチップ１６ａ～１６ｄに積層構造体１４の側面の段差に対応する凹凸を形成することにより、積層構造体１４とシリコンチップ１６ａ～１６ｄとの接合を容易に行うことができる。
　また、本実施形態によれば、シリコンチップ１６ａ，１６ｂに形成された凹部１７により、シリコンチップ１６ａ，１６ｂと配管６０ａ、６０ｂとを容易に接合することができる。これにより、三次元実装半導体装置を他の基板へ実装するプロセスの順序をより柔軟に選択することができる。より具体的には、シリコンチップ１６ａ、１６ｂと配管６０ａ，６０ｂとを接合した後に、三次元実装半導体装置を他の基板へ実装してもよい。或いは、三次元実装半導体装置を他の基板へ実装した後に、シリコンチップ１６ａ，１６ｂと配管６０ａ、６０ｂとを接合してもよい。
　［第２実施形態］
　第２実施形態による三次元実装半導体装置及びその製造方法について図１２乃至１６を用いて説明する。図１乃至図１１に示す第１実施形態による三次元実装半導体装置と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
　図１２は、本実施形態による三次元実装半導体装置の斜視図である。図１３は、本実施形態による三次元実装半導体装置の断面図である。図１４は、本実施形態による三次元実装半導体装置に用いるシリコンチップの構造を示す平面図である。図１５及び図１６は、本実施形態による三次元実装半導体装置の製造方法を示す工程断面図である。
　はじめに、本実施形態による三次元実装半導体装置の製造について図１２乃至図１４を用いて説明する。なお、図１３は、図１２のＹ－Ｚ面に平行な方向の断面図である。
　本実施形態による三次元実装半導体装置は、シリコンチップ１６ａ，１６ｂに形成された貫通孔２６の形状が異なるほかは、図１に示す第１実施形態による三次元実装半導体装置と同様である。
　即ち、本実施形態による三次元実装半導体装置は、図１２乃至図１４に示すように、チップ１６ａ，１６ｂに形成された貫通孔２６が、マイクロチャネル２２側に向かうほどに幅（内径）が狭くなるテーパ形状を有している。
　貫通孔２６の形状をこのようなテーパ形状とすることにより、配管６０ａから貫通孔２６を介してマイクロチャネル２２に流入する冷却用流体の抵抗、並びに、マイクロチャネル２２から貫通孔２６を介して配管６０ｂに流出する冷却用流体の抵抗を低減することができる。即ち、冷却用流体と貫通穴２６との間の摩擦抵抗による圧力損失を低減することができる。これにより、半導体装置の冷却効率を高めることができる。
　次に、本実施形態による三次元実装半導体装置の製造方法について、図１５及び図１６を用いて説明する。
　本実施形態による三次元実装半導体装置の製造方法は、シリコンチップ１６ａ，１６ｂの製造方法が異なるほかは、第１実施形態による三次元実装半導体装置の製造方法と同じである。
　本実施形態による三次元実装半導体装置のシリコンチップ１６ａ，１６ｂは、例えば以下のように製造することができる。
　まず、シリコンチップ１６ａ，１６ｂを形成するための基板として、例えばシリコン基板７０を用意する。シリコン基板７０の厚さは、特に限定されるものではないが、２００μｍ～５２５μｍ程度、例えば５００μｍとする。なお、本実施形態では、基板の両面にフォトレジスト等のパターンを形成しエッチング処理を施すので、基板としては、基板の両面が鏡面研磨されたシリコン基板７０を用いることが望ましい。シリコン基板７０は、不純物をドープすることにより導電性を付与されたものでもよい。
　次いで、シリコン基板７０の表面及び裏面に、例えばプラズマＣＶＤ法により、シリコン酸化膜７２ａ，７２ｂを形成する。シリコン酸化膜７２ａ，７２ｂの膜厚は、例えば１～２μｍ程度とする
　次いで、フォトリソグラフィ及びドライエッチングにより、シリコン酸化膜７２ａをパターニングする。これにより、シリコン酸化膜７２ａの凹部１７の形成予定領域に開口部４６を形成する。開口部４６の開口寸法は、例えば１００００μｍ×２０００μｍとする。
　次いで、フォトリソグラフィ及びドライエッチングにより、シリコン酸化膜７２ｂをパターニングする。これにより、シリコン酸化膜７２ｂに、凹凸２５の凸部に対応する開口部７６を形成する。開口部７６の開口寸法は、例えば１０２００μｍ×２００μｍとする（図１５（ａ））。
　次いで、シリコン基板７０の表面に、例えばスピンコート法により、フォトレジスト膜７８を形成する。フォトレジスト膜７８の膜厚は、例えば４μｍ程度とする。
　次いで、フォトリソグラフィ技術により、フォトレジスト膜７８をパターニングする。これにより、フォトレジスト膜７８に、テーパ状の貫通孔２６の開口面に対応する開口部８０を形成する（図１５（ｂ））。開口部８０の開口寸法は、例えば１００００μｍ×２０００μｍ程度とする。
　次いで、シリコン酸化膜７２ａ及びフォトレジスト膜７８をマスクとして、例えばＤＲＩＥ法により、シリコン基板７０を、側壁部分がテーパ形状になるようにエッチングする（図１５（ｃ））。より具体的には、ＤＲＩＥ法の第１のステップとしては、例えば、コイルパワーを６００Ｗ、プロセスチャンバ内の圧力を１４．５ｍＴｏｒｒとした状態下にて、Ｃ４Ｆ８ガスを例えば１３０ｓｃｃｍの流量で導入する６．３秒の処理を適用することができる。ＤＲＩＥ法の第２のステップとしては、例えば、コイルパワーを６００Ｗ、プロセスチャンバ内の圧力を１４．５ｍＴｏｒｒ、基板へのＲＦパワーを３８０ｋＨｚで２３Ｗとした状態下にて、ＳＦ６ガスを１３０ｓｃｃｍの流量で導入する４．５秒の処理を適用することができる。第１のステップ及び第２のステップは、交互に繰り返される。これにより、横方向へのエッチングを制御することができる。即ち、側壁形状を制御しながらエッチングを行うことが可能となる。なお、シリコン基板７０のエッチングには、異方性ウェットエッチングを用いてもよい。
　次いで、例えばアッシング等により、フォトレジスト膜７８を除去する。
　次いで、シリコン酸化膜７２ａをマスクとして、例えばＤＲＩＥ法により、シリコン基板７０を、例えば１００μｍ程度エッチングする。これにより、シリコン基板７０に凹部１７を形成する（図１５（ｄ））。エッチング条件としては、図７（ｂ）を用いて上述したエッチング条件と同様の条件を適用することができる。
　次いで、シリコン酸化膜７２ｂをマスクとして、例えばＤＲＩＥ法により、シリコン基板７０を、シリコン基板７０の裏面から例えば１００μｍ程度エッチングする。これにより、シリコン基板７０の裏面側に凹凸２５が形成される。また、シリコン基板７０の裏面側に形成した凹凸２５とシリコン基板７０の表面側に形成した開口部が接続され、テーパ状の貫通孔２６が形成される（図１５（ｅ））。エッチング条件としては、図７（ｂ）を用いて上述したエッチング条件と同様の条件を適用することができる。
　次いで、例えばドライエッチングにより、シリコン酸化膜７２ａ，７２ｂを除去する（図１５（ｆ））。
　こうして、本実施形態による三次元実装半導体装置のシリコンチップ１６ａ，１６ｂが製造される。
　このように製造されたシリコンチップ１６ａ，１６ｂは、別途製造した積層構造体１４の側面部分に、第１実施形態による三次元実装半導体装置の製造方法と同様の手順により接合される（図１６（ａ）～（ｃ））。
　この後、シリコンチップ１６ｃ、１６ｄを積層構造体１４に接合し、本実施形態による三次元実装半導体装置を完成する。
　このように、本実施形態によれば、シリコンチップ１６ａ、１６ｂの貫通孔２６をテーパ形状とするので、冷却用流体と貫通孔２６との間の摩擦抵抗による圧力損失を低減することができる。これにより、冷却効率を高めることができる。
　［第３実施形態］
　第３実施形態による三次元実装半導体装置及びその製造方法について図１７及び図１８を用いて説明する。図１乃至図１６に示す第１及び第２実施形態による三次元実装半導体装置と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
　図１７は、本実施形態による三次元実装半導体装置の構造を示す断面図である。図１８は、本実施形態による三次元実装半導体装置の製造方法を示す工程断面図である。
　はじめに、本実施形態による三次元実装半導体装置の構造について図１７を用いて説明する。なお、図１７は、図１のＹ－Ｚ面に平行な方向の断面図である。
　本実施形態による三次元実装半導体装置は、図１２に示すように、第１実施形態による三次元実装半導体装置の構造と基本的に同じである。本実施形態による三次元実装半導体装置が第１実施形態による三次元実装半導体装置と異なる点は、シリコンチップ１６ａ，１６ｂ，１６ｃ，１６ｄとがシリコーンゴム層２４を介さずに積層構造体１４に直接接合されている点である（図１７参照）。
　次に、本実施形態による三次元実装半導体装置の製造方法について図１８を用いて説明する。
　まず、第１実施形態による三次元実装半導体装置の製造方法と同様の手順により、積層構造体１４及びシリコンチップ１６ａ，１６ｂ，１６ｃ，１６ｄを用意する。
　次いで、シリコンチップ１６ａ，１６ｂ，１６ｃ，１６ｄを、積層構造体１４の側面に接合する。
　まず、マイクロチャネル２２が露出している積層構造体１４の側面の段差とシリコンチップ１６ａ，１６ｂの表面の凹凸２５とが合致するように、位置合わせをする（図１８（ａ））。
　次いで、例えば、積層構造体１４の側面及びシリコンチップ１６ａ，１６ｂの凹凸２５を有する表面に、例えばアルゴンガスを原料ガスとするイオンビームを照射する。イオンビームを照射することにより、積層構造体１４の側面及びシリコンチップ１６ａ，１６ｂの表面が活性化する。
　なお、アルゴンイオンを照射する代わりに、例えば酸素を用いたプラズマを照射した後に窒素ラジカル処理を用いてもよい。
　次いで、活性化した積層構造体１４の側面と、活性化したシリコンチップ１６ａ，１６ｂの表面とを加圧接合する。これにより、積層構造体１４の表面の活性化したシリコン原子と、シリコンチップ１６ａ，１６ｂの表面の活性化したシリコン原子とが結合する。即ち、シリコンチップ１６ａ，１６ｂと積層構造体１４とが接合される（図１４（ｂ））。
　なお、本実施形態では、積層構造体１４の表面及びシリコンチップ１６ａ，１６ｂの表面を活性化することにより積層構造体１４とシリコンチップ１６ａ，１６ｂとを直接接合したが、接合方法は特に限定されるものではない。
　例えば、金属接合法により、積層構造体１４とシリコンチップ１６ａ，１６ｂとを接合してもよい。金属接合法を用いる場合においては、シリコンチップ１６ａ，１６ｂの凹凸２５を有する表面上に、例えば１０ｎｍ～１００ｎｍ程度の金属薄膜を形成する。金属薄膜の形成材料としては、例えば銅或いはアルミニウムを用いる。その後、積層構造体１４とシリコンチップ１６ａ，１６ｂとを接触させ、例えば４００℃で、例えば１時間加熱処理する。これにより、積層構造体１４とシリコンチップ１６ａ，１６ｂとが接合される。
　次いで、図１４を用いて上述した接合方法と同様の方法により、積層構造体１４の他の側面とシリコンチップ１６ｃ，１６ｄとを接合する（図示せず）。
　こうして、本実施形態による三次元実装半導体装置が製造される。
　このように、本実施形態によれば、積層構造体１４の表面及びシリコンチップ１６ａ，１６ｂの凹凸２５を有する表面を活性化させることにより、常温で接合することができる。
　［変形実施形態］
　上記実施形態に限らず種々の変形が可能である。
　例えば、第１実施形態及び第２実施形態では、シリコーンゴム層２４を介して、積層構造体１４とシリコンチップ１６ａ，１６ｂとを接合したが、接合方法は、特に限定されるものではない。例えば、シリコーンゴム層２４の代わりに、シリコーン系接着剤やポリイミド層を用いてもよい。シリコーン系接着剤としては、例えば東レ・ダウコーニング株式会社製シリコン樹脂（商品名：SYLGARD（商標登録）シリーズ）を挙げることができる。ポリイミド層の形成材料としては、例えば日立化成デュポンマイクロシステムズ株式会社製ポリイミド樹脂（商品名：ＨＤ３０００シリーズ）を挙げることができる。
　また、上記実施形態では、半導体チップ１０のＸ方向のサイズ及びＹ方向のサイズと、マイクロチャネルチップ１２のＸ方向のサイズ及びＹ方向のサイズとが異なるようにしたが、これに限定されるものではない。例えば、半導体チップ１０のＸ方向のサイズ及びＹ方向のサイズと、マイクロチャネルチップ１２のＸ方向のサイズ及びＹ方向のサイズとが同じであってもよい。その際には、半導体チップ１０とマイクロチャネルチップ１２とを、各側面に段差が形成されるように積層すればよい。
　また、上記実施形態では、シリコンチップ１６ａ～１６ｄのエッチング方法として、ＤＲＩＥ法を用いたが、これに限定されるものではない。例えば、ウェットエッチングを用いてもよい。
　また、第２実施形態では、シリコーンゴム層２４を介して積層構造体１４とシリコンチップ１６ａ，１６ｂ，１６ｃ、１６ｄとを接合したが、これに限定されるものではない。例えば、第３実施形態と同様に、積層構造体１４とシリコンチップ１６ａ，１６ｂ，１６ｃ、１６ｄとを直接接合してもよい。或いは、金属接合法等の他の方法により接合してもよい。
１０…半導体チップ
１２…マイクロチャネルチップ
１４…積層構造体
１６ａ～１６ｄ…シリコンチップ
１７…凹部
２０…貫通配線
２２…マイクロチャネル
２４…シリコーンゴム層
２５…凹凸
２６…貫通孔
２７…凹凸
４０…シリコン基板
４２ａ，４２ｂ…シリコン酸化膜
４３…フォトレジスト膜
４４，４５，４６…開口部
４８…フォトレジスト膜
５０…開口部
５２…サポート基板
５４…シリコン基板
５６…フォトレジスト膜
５８…開口部
６０ａ，６０ｂ…配管
６２…マイクロＯリング
６４…治具
７０…シリコン基板
７２ａ，７２ｂ…シリコン酸化膜
７６…開口部
７８…フォトレジスト膜
８０…開口部
 

Claims (13)

  1. 　溝状の凹部が形成された複数の第１の基板と、半導体素子が形成された複数の第２の基板とが交互に積層されてなり、前記第１の基板と前記第２の基板との大きさの違いによる凹凸が側面に形成され、前記溝状の凹部の内面と前記第１の基板の面とにより規定される第１の貫通孔が形成された積層構造体と、
    　前記積層構造体の前記側面に接合され、前記積層構造体との接合面に、前記積層構造体の前記側面の凹凸に嵌合する凹凸が形成された第３の基板と
    　を有することを特徴とする三次元実装半導体装置。
  2. 　請求項１記載の三次元実装半導体装置において、
    　前記第１の基板、前記第２の基板、及び前記第３の基板は、熱膨張係数が同じ材料により形成されている
    　ことを特徴とする三次元実装半導体装置。
  3. 　請求項２記載の三次元実装半導体装置において、
    　前記第１の基板、前記第２の基板、及び前記第３の基板を形成する前記材料は、シリコンである
    　ことを特徴とする三次元実装半導体装置。
  4. 　請求項１乃至３のいずれか１項に記載の三次元実装半導体装置において、
    　前記積層構造体の各側面に、前記第３の基板が接合されている
    　ことを特徴とする三次元実装半導体装置。
  5. 　請求項１乃至４のいずれか１項に記載の三次元実装半導体装置において、
    　前記第３の基板は、前記第１の貫通孔に対向する第２の貫通孔を有する
    　ことを特徴とする三次元実装半導体装置。
  6. 　請求項５記載の三次元実装半導体装置において、
    　前記第２の貫通孔は、前記第１の貫通孔に向かって幅の狭くなるテーパ形状を有する
    　ことを特徴とする三次元実装半導体装置。
  7. 　請求項５又は６記載の三次元実装半導体装置において、
    　前記積層構造体側の前記第２の貫通孔の大きさと前記第１の貫通孔の大きさとが略等しい
    　ことを特徴とする三次元実装半導体装置。
  8. 　請求項５乃至７のいずれか１項に記載の三次元実装半導体装置において、
    　前記第３の基板は、前記積層構造体への接合面とは反対側の面に、前記第１の貫通孔に流体を導入出する導管を接続するための凹部が形成されている
    　ことを特徴とする三次元実装半導体装置。
  9. 　請求項１乃至８のいずれか１項に記載の三次元実装半導体装置において、
    　前記第１の貫通孔は、マイクロチャネルである
    　ことを特徴とする三次元実装半導体装置。
  10. 　溝状の凹部が形成された複数の第１の基板と、半導体素子が形成された複数の第２の基板とを交互に積層し、前記溝状の凹部の内面と前記第１の基板の面とにより規定される第１の貫通孔が形成され、側面に前記第１の基板と前記第２の基板との大きさの違いによる凹凸が形成された積層構造体を形成する工程と、
    　前記積層構造体の前記側面に、前記側面の凹凸に嵌合する凹凸を有する第３の基板を接合する工程と
    　を有することを特徴とする三次元実装半導体装置の製造方法。
  11. 　請求項１０記載の三次元実装半導体装置の製造方法において、
    　前記積層構造体の各側面に、前記第３の基板を接合する
    　ことを特徴とする三次元実装半導体装置の製造方法。
  12. 　請求項１０又は１１記載の三次元実装半導体装置の製造方法において、
    　前記第３の基板は、シリコーンゴム層を介して前記積層構造体に接合する
    　ことを特徴とする三次元実装半導体装置の製造方法。
  13. 　請求項１０又１１記載の三次元実装半導体装置の製造方法において、
    　前記第３の基板は、前記積層構造体に直接接合する
    　ことを特徴とする三次元実装半導体装置の製造方法。
     
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