WO2012126222A1 - 金属氧化物电阻存储器及其制备方法 - Google Patents

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resistive memory
diffusion barrier
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吕杭炳
刘明
龙世兵
刘琦
王艳花
牛洁斌
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Definitions

  • the present invention relates to the field of microelectronics and memory technology, and more particularly to a metal oxide resistive memory integrated with a standard complementary metal oxide semiconductor (CMOS) process and a method of fabricating the same.
  • CMOS complementary metal oxide semiconductor
  • Memory is a storage component used to store digital information. Its most basic structure is a storage unit that stores binary '0' and ' ⁇ information. In the semiconductor industry, memory plays a significant role. In the past few decades, semiconductor memory has been greatly developed in terms of technology and cost control, and its market share is growing.
  • Non-volatile resistive memory is a kind of storage medium that can reversibly convert between high resistance and low resistance under the action of electrical signals.
  • storage media including binary or multi-metal oxides, even Organic matter.
  • binary metal oxides have attracted attention because they are easy to contain elements that cause contamination to conventional CMOS processes, low power consumption, and the like.
  • the resistive memory cell in the nonvolatile resistive memory device must be fabricated together with other peripheral circuits, so it is necessary to consider how to prepare the binary metal oxide forming the resistive memory cell in the nonvolatile resistive memory device in manufacturing. Integrated with conventional CMOS processes to minimize cost. Summary of the invention
  • the main object of the present invention is to provide a metal oxide resistor memory with integrated standard CMOS process which is simple in process, low in cost and superior in effect, and a preparation method thereof.
  • the present invention provides a method for preparing a metal oxide resistive memory.
  • the method includes: forming a tungsten plug lower electrode in the MOS device; sequentially forming a cap layer, a first dielectric layer and an etch barrier layer on the lower electrode of the tungsten plug; etching the etch stop layer, the first dielectric layer and the cap layer Forming a first layer of metal wiring trenches; sequentially growing a metal oxide material, an upper electrode material, and a diffusion barrier layer/a crystal copper/electroplated copper composite layer in the first metal wiring trench; removing the excess by chemical mechanical polishing Upper electrode material and diffusion barrier layer / crystal copper / electroplated copper composite layer, simultaneously forming a memory structure and a first layer of metal wiring in the hole of the first dielectric layer; performing a subsequent process to complete the metal oxide resistive memory Preparation.
  • the forming the tungsten plug lower electrode in the MOS device is to form the tungsten plug lower electrode by using a standard CMOS process, and specifically includes: forming a tungsten plug hole above the MOS device by photolithography and etching; depositing a diffusion barrier layer Ti/ TiN, thickness range of 3nm ⁇ 50nm; fill holes with PECVD tungsten, tungsten thickness is 50 nm ⁇ 5000 nm; after chemical mechanical polishing, tungsten embedding lower electrode is formed.
  • the cap layer, the first dielectric layer and the etch stop layer are sequentially formed on the lower electrode of the tungsten plug by PECVD, wherein the cap layer is made of SiN, SiON, SiCN, SiC or SiOC, and has a thickness of 5 Nm ⁇ 100 nm;
  • the first dielectric layer is made of low-k dielectric material Si0 2 , F0 or C-doped Si0 2 , porous SiO 2 or SiOC, thickness 50 brain to 5000 legs;
  • etch barrier layer is Si 3 N 4 , SiON Or SiCN, thickness 5 nm ⁇ 1.00 nm.
  • the etching the etch barrier layer, the first dielectric layer and the cap layer to form the first metal wiring trench comprises: using a reticle lithography, and exposing to form a first metal trench
  • the pattern is then removed by dry etching to remove the etch stop layer and the first interlayer dielectric in the pattern region, and the etching stops at the cap layer to form a trench;
  • the photoresist is removed by wet or dry ashing, and removed In the photoresist, the surface of the tungsten plug is protected by a cap layer; the cap layer is opened by a thousand etching, the lower electrode of the tungsten plug is exposed, and the wet cleaning is performed to form a first metal wiring trench.
  • the grown metal oxide material is ALCVD. , reactive sputtering, PECVD, thermal evaporation, electron beam evaporation or PLD method, or first through the ALCVD, PVD, PECVD, thermal evaporation, electron beam evaporation or PLD method to grow a thin layer of metal, and then through thermal oxidation or plasma oxidation .
  • the metal oxide material is used as a metal oxide storage medium layer, and a single layer base material HfO, ZrO, CuO, A10, TiO, TaO, WO, MnO, or a completely stoichiometric ratio or a non-complete stoichiometric ratio is used.
  • a single layer base material HfO, ZrO, CuO, A10, TiO, TaO, WO, MnO, or a completely stoichiometric ratio or a non-complete stoichiometric ratio is used.
  • NiO, ZnO, SiO, CoO, YO, MgO, FeO, PCMO, STO or SZO or a double layer or multilayer composite layer material of the above single layer base material.
  • the growth upper electrode material is ALCVD, It should be realized by sputtering, PECVD, thermal evaporation, electron beam evaporation or PLD method.
  • the upper electrode material adopts any one of materials Al, W, Pt, Cu, Au, Zr, Ni, Ti, TiN, Ta, TaN, Co, and Hf having conductive properties, or a composite double composed of any two Layer structure, or conductive material Ru, TiSiN WN X , WN x C y or TiZr/TiZrN.
  • the growth diffusion barrier layer/child crystal is grown.
  • the copper/electroplated copper composite layer is realized by ALCVD, sputtering, PECVD, thermal evaporation, electron beam evaporation or PLD method.
  • the diffusion barrier material may be Ta, TaN, Ti, TiN, Ru, TiSiN, WN X , WN x C y , TiZr, TiZr or a composite layer of both.
  • the thickness of the crystal copper is 3 ⁇ ! ⁇ 50nm, the thickness of the electroplated copper is 200nm ⁇ 5000nm.
  • the chemical mechanical polishing method is used to remove the excess upper electrode material and the diffusion barrier layer/small copper/electroplated copper composite layer, and simultaneously form the storage structure and the first layer in the hole of the first dielectric layer.
  • the performing the subsequent process to complete the preparation of the metal oxide resistive memory is carried out by using a conventional damascene copper interconnect process, which comprises: forming a dielectric layer on the surface of the polished sample, and then opening a trench in the dielectric layer. And the through hole, the position of the through hole is above the upper electrode of the memory and above the device that needs to be connected with the lead wire, and then the barrier layer, the seed layer, the electrochemical copper plating, the annealing, the chemical mechanical polishing, the deposition cap are deposited , complete the lead production.
  • the present invention also provides a metal oxide resistive memory prepared by the above method, comprising: a tungsten plug lower electrode; a first metal wiring trench formed above the tungsten plug lower electrode; a metal oxide material, an upper electrode material, and a diffusion barrier layer/small copper/electroplated copper composite layer sequentially grown in the first metal wiring trench; and removing excess upper electrode material and diffusion barrier layer/crystal copper/plating Copper composite layer, simultaneously formed storage structure and A layer of metal wiring.
  • the tungsten plug lower electrode is formed in a MOS device using a standard CMOS process.
  • the first metal wiring trench is formed by sequentially forming a capping layer, a first dielectric layer and an etch barrier layer on the lower electrode of the tungsten plug, and etching the etch barrier layer, the first dielectric layer and the cap Layer formed.
  • the etching the etch stop layer, the first dielectric layer and the cap layer are formed by using a reticle lithography, and after exposing, forming a pattern of the first metal line trench, and then removing by a thousand etching
  • the cap layer is protected; the cap layer is opened by dry etching, the lower electrode of the tungsten plug is exposed, and the first layer of metal wiring trench is formed by wet cleaning.
  • the metal oxide material is used as a metal oxide storage medium layer, and a single layer base material HfO, ZrO, CuO, A10, TiO, TaO, WO, MnO, or a completely stoichiometric ratio or a non-complete stoichiometric ratio is used.
  • the upper electrode material is made of a material having conductive properties Any one of W, Pt, Cu, Au, Zr, Ni, Ti, TiN, Ta, TaN, Co, and Hf, or a composite two-layer structure of any two, or conductive materials Ru, TiSiN, WN X , WN x C y or TiZr/TiZrN; diffusion barrier layer / crystal copper / electroplated copper composite layer diffusion barrier using Ta, TaN, Ti, TiN, Ru, TiSiN, WN X , WN x C y , TiZr, TiZr Or a composite layer of both.
  • the first layer metal wiring and the metal oxide material and the upper electrode in the memory structure are formed by chemical mechanical polishing at a time.
  • the present invention has the following beneficial effects:
  • the metal oxide resistive memory provided by the present invention and the preparation method thereof, using a tungsten plug as a lower electrode, a Cu diffusion barrier layer or an electrode material/diffusion barrier composite layer as an upper electrode, and an upper electrode pattern and a first layer metal wiring CMP - secondary formation.
  • the entire resistive memory cell fabrication process eliminates the need for additional masking and lithography steps, is inexpensive, and avoids problems with inter-chip non-uniformity and inter-batch non-uniformity in memory device resistance, improving reliability of memory performance.
  • the metal oxide resistor memory provided by the invention and the preparation method thereof, the upper electrode material And the first layer of metal wiring is formed by CMP-time, so that no additional exposure step or mask is added, the process is simple, and in the subsequent process, the first layer of metal wiring is used as a protective layer of the storage medium, so that the process The step does not directly act on the storage medium. Moreover, even if the thickness of the first layer of metal wiring changes in the subsequent process steps, the resistance does not change greatly as a good conductor, and does not cause the entire memory device. The resistors cause unevenness between sheets or unevenness between batches, thereby avoiding the problem of causing a decrease in reliability of storage performance.
  • FIG. 1 is a cross-sectional view showing the completion of fabrication of a lower electrode of a tungsten plug by a conventional CMOS process in accordance with an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing the cap layer 201a, the first dielectric layer 101, and the etch stop layer 201b sequentially deposited over the lower electrode of the tungsten plug according to an embodiment of the present invention.
  • FIG 3 is a cross-sectional view of the trench pattern etched to the cap layer 201a after removal of the photoresist in accordance with an embodiment of the present invention.
  • Figure 4 is a cross-sectional view showing the etched open cap layer 201a in accordance with an embodiment of the present invention.
  • Figure 5 is a schematic illustration of the subsequent deposition of a metal oxide material 400, an upper electrode material 500, a copper diffusion barrier/aluminum copper/electroplated copper 600, in accordance with an embodiment of the present invention.
  • Figure 6 is a schematic view showing the formation of patterned metal oxide 401, upper electrode 501 and first metal wiring metal wiring 601 after chemical mechanical polishing in accordance with an embodiment of the present invention.
  • FIG. 7 is a schematic structural view of a metal oxide resistive memory formed by an integrated standard CMOS process in accordance with another embodiment of the present invention. detailed description
  • FIGS. 1 to 6 are schematic cross-sectional views showing the preparation of a metal oxide resistive memory according to an embodiment of the present invention, showing a process for preparing a metal oxide resistive memory by integrating a resistive memory with a standard CMOS process and forming over a tungsten plug. method.
  • the process for producing a metal oxide resistive memory of the present invention is not limited to this embodiment.
  • Figure 1 shows the completion of a tungsten plug lower electrode using a conventional CMOS process. Profile view after production.
  • the PMD layer 100 is a dielectric layer between the first layer wiring and the MOS device, and may be a dielectric material such as a phosphorus-doped silicon oxide PSG.
  • the tungsten plug lower electrode 300 is connected to the first layer wiring and the MOS device, and also serves as the lower electrode of the resistance memory.
  • the PMD layer 100 in Figure 1 is the CMOS logic device formed by the front-end process.
  • a tungsten plug is fabricated by a conventional CMOS process. After the tungsten plug lower electrode shown in FIG. 1 is fabricated, the present embodiment integrates a resistive memory with a standard CMOS process and forms a tungsten oxide plug under the electrode to prepare a metal oxide. The process steps of the material resistance memory begin to be performed.
  • the method for fabricating a tungsten plug by using a conventional CMOS process includes: forming a tungsten plug hole above the MOS device by photolithography and etching; depositing a diffusion barrier layer Ti/TiN, having a thickness ranging from 3 nm to 50 nm; using a PECVD process in tungsten Tungsten is deposited in the plug hole, and the tungsten plug hole is filled.
  • the thickness of the tungsten is 50 nm ⁇ 5000 n m. After chemical mechanical polishing, the tungsten plug is formed.
  • FIG. 2 shows the start of the metal oxide resistive memory prepared in this embodiment.
  • the step is a cross-sectional view in which the cap layer 201a, the first dielectric layer 101, and the etch stop layer 201b are sequentially deposited over the lower electrode of the tungsten plug.
  • the cap layer 201a may be a material such as SiN, SiON, SiCN, SiC, SiOC, etc., mainly functions as a diffusion barrier of copper and prevents electromigration of copper, and has a thickness of 5 nm to 100 nm.
  • the first dielectric layer 101 may be Si0 2, or C, or F-doped Si0 2, Si0 2 or the like or a porous SiOC low-k dielectric material, having a thickness of 50 nm ⁇ 5000 nm.
  • the etch stop layer 201b may be Si. 3 N 4 , SiON, SiCN, etc., and has a thickness of 5 nm to 100 nm.
  • FIG. 3 shows a pattern in which a first layer of metal line trenches are formed by photolithography using a reticle, and then an etch stop layer 201b and a first interlayer dielectric 101 are removed by dry etching.
  • the trench 701 is formed by photolithography, dry or wet etching; then the photoresist is removed by wet or dry ashing, and finally formed as shown in FIG. Structure.
  • the structure shown in FIG. 3 is a cross-sectional view of the trench pattern etched to the cap layer 201a after the photoresist is removed. When the photoresist is removed, the surface of the lower electrode of the tungsten plug is protected by the cap layer.
  • FIG. 4 is a cross-sectional view of the cap layer 201a further etched on the basis of FIG. 3, and after the cap layer is opened, the tungsten plug lower electrode is exposed.
  • the cap layer 201a in the first metal wiring trench 701 is dry etched, and the tungsten plug lower electrode 300 is exposed to wet cleaning to form a first metal wiring trench 700.
  • Figure 5 is a sequential growth of the metal oxide material 400, the upper electrode material on the structure shown in Figure 4. Schematic diagram of material 500, diffusion barrier layer / crystal copper / electroplated copper composite layer 600. Referring to FIG. 5, a metal oxide material 400 is grown in the trench 700 exposing the tungsten plug lower electrode 300 as a metal oxide storage medium layer, which may employ a full stoichiometric ratio or a non-complete stoichiometric ratio.
  • the preparation method can be realized by ALCVD, reactive sputtering, PECVD, thermal evaporation, electron beam evaporation or PLD method, or firstly, a thin layer of metal is grown by ALCVD, PVD, PECVD, thermal evaporation, electron beam evaporation or PLD method, and then passed through heat. Oxidation or plasma oxidation is achieved.
  • the upper electrode material 500 of the resistive memory is then grown on the metal oxide material 400 by a method of ALCVD, sputtering, PECVD, thermal evaporation, electron beam evaporation or PLD.
  • the upper electrode material 500 may be made of any one of materials Al, W, Pt, Cu, Au, Zr, Ni, Ti, TiN, Ta, TaN, Co, and Hf having a conductive property, or a composite of any two.
  • a diffusion barrier/small copper/electroplated copper composite layer 600 is then grown on the upper electrode material 500 as a first layer of metal wiring metal wiring.
  • the diffusion barrier layer may generally be Ta, TaN, Ti, TiN, Ru, TiSiN, WN X , WN x C y , TiZr, TiZr or a composite layer of two of them, and the thickness thereof is 5 ⁇ ! ⁇ 50 nm.
  • the thickness of the agglomerated copper is 3 nm to 50 nm, and the thickness of the electroplated copper is 200 nm to 5000 nm.
  • the diffusion barrier layer, the alarite copper, and the electroplated copper are implemented by ALCVD, sputtering, PECVD, thermal evaporation, electron beam evaporation, or PLD methods.
  • the amber copper/electroplated copper composite layer can then be further annealed to increase the grain of copper.
  • Fig. 6 is a schematic view showing the formation of a patterned metal oxide material 400 after chemical mechanical polishing, an upper electrode material 25 500 and a first metal wiring metal wiring (i.e., a diffusion barrier layer / a crystal copper/electroplated copper composite layer) 600.
  • a first metal wiring metal wiring i.e., a diffusion barrier layer / a crystal copper/electroplated copper composite layer 600.
  • the PMD layer 100 is formed on the MOS device, which may be a dielectric material such as a phosphorus-doped silicon oxide PSG.
  • a tungsten plug 300 is formed in the PMD layer 100, and the tungsten plug 300 is connected to the 30th copper lead and the MOS tube.
  • the source or drain also serves as the lower electrode of the resistor memory.
  • the first etch stop layer 201a formed on the PMD layer 100 may be Si 3 N 4 , SiON, SiCN, SiN, SiON, SiCN, SiC, SiOC, etc., mainly functions as a diffusion barrier of copper and prevents copper from being electrically generated. Migration and other effects, the thickness is 5 nm-100 nm.
  • a first interlayer dielectric layer 101 formed on the first layer of etch stop layer 201a may be Si0 2, F or C or suffer Si0 2, or a porous Si0 2, SiOC low-k dielectric material, etc., having a thickness of 50 nm ⁇ 5000 nm.
  • the patterned metal oxide material 400 may be HfO x , ZrO x , Cu x O, A10 x , TiO x , TaO x , WO x , MnO x , NiO x , SiO x , MgO , FeO x , PCMO , STO Metal oxide materials.
  • the preparation method may be ALCVD, reactive sputtering, PECVD, thermal evaporation, electron beam evaporation, PLD, etc.; or a thin metal layer may be deposited first, and then a metal oxide storage medium is formed by thermal oxidation or plasma oxidation.
  • the diffusion barrier layer in the diffusion barrier layer/crystal copper/electroplated copper composite layer 600 acts as a diffusion barrier layer for preventing copper diffusion, and may be a Ta, TaN, Ta/TaN composite layer or a Ti/TiN composite layer, or other Conductive materials of the same function, such as Ru, TiSiN, WN X , WN x C y , TiZr/TiZrN, and the like.
  • the first metal wiring 600 that is, the copper wiring, formed in the trench of the first dielectric layer 101 is formed simultaneously with the upper electrode of the resistance memory by CMP.
  • the upper electrode material of the resistive memory may be made of other metal materials 502 than the diffusion barrier layer, such as materials having conductive properties, Al, W, Pt, Cu. Any one of Au, Zr, Ni, Ti, TiN, Ta, TaN, Co, and Hf, or a composite bilayer structure of any two, after metal oxide deposition, before diffusion barrier growth, by ALCVD , PECVD, magnetron sputtering, electron beam evaporation, PLD and other methods are prepared.
  • the first layer of copper wiring and the oxide memory cell have been formed, and then the subsequent steps of the conventional damascene copper interconnection process are performed to complete the preparation of the metal oxide resistive memory.
  • the following steps are performed by using a conventional Damascus copper interconnect process, specifically comprising: forming a dielectric layer on the surface of the polished sample, and then opening a trench and a via hole in the dielectric layer, and opening the via hole in the memory Above the upper electrode and above the device that needs to be connected to the lead, a barrier layer, a seed layer, an electrochemical copper plating, an annealing, a chemical mechanical polishing, a deposition cap are deposited, and the lead is fabricated.
  • the metal oxide resistive memory prepared by the integrated standard CMOS process comprises the following components: a tungsten plug lower electrode; and the tungsten plug is powered off a first metal wiring trench formed on the upper surface; a metal oxide material, an upper electrode material, and a diffusion barrier layer/a copper crystal/electroplated copper composite layer sequentially grown in the first metal wiring trench; and removing excess The upper electrode material and the diffusion barrier layer/small copper/electroplated copper composite layer simultaneously form the memory structure and the first layer of metal wiring.
  • the tungsten plug lower electrode is formed in a standard CMOS process in a MOS device.
  • the first metal wiring trench is formed by sequentially forming a capping layer, a first dielectric layer and an etch barrier layer on the lower electrode of the tungsten plug, and etching the etch barrier layer, the first dielectric layer and the capping layer.
  • Etching the etch barrier layer, the first dielectric layer and the capping layer by using a reticle lithography, exposing, forming a pattern of the first layer of metal line trenches, and then removing the etch barrier of the pattern region by dry etching
  • the layer and the first interlayer dielectric, the etching stops at the cap layer to form a trench;
  • the photoresist is removed by wet or dry ashing, and the tungsten plug surface is protected by the cap layer when the photoresist is removed; Dry etching opens the cap layer, exposes the tungsten plug lower electrode, and wets it to form a first layer of metal wiring trench
  • Metal oxide material as a metal oxide storage medium layer using a single stoichiometric ratio or a non-complete stoichiometric ratio of a single layer of matrix material HfO, ZrO, CuO, A10, TiO, TaO, WO, MnO, NiO, ZnO, SiO, CoO, YO, MgO, FeO, PCMO, STO or szo, or a double layer or multilayer composite layer material of the above single layer base material.
  • the upper electrode material adopts any one of conductive materials Al, W, Pt, Cu, Au, Zr, Ni, Ti, TiN, Ta, TaN, Co and Hf, or a composite double layer structure composed of any two , or conductive material Ru, TiSiN, WN X , WN x C y or TiZr / TiZrN.
  • the diffusion barrier layer in the diffusion barrier layer/crystal copper/electroplated copper composite layer is a composite layer of Ta, TaN, Ti, TiN, Ru, TiSiN, WN X , WN x C y , TiZr, TiZr or both.
  • the first layer of metal wiring and the metal oxide material and the upper electrode in the memory structure are formed by chemical mechanical polishing at a time.

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Description

金属氧化物电阻存储器及其制备方法
技术领域
本发明涉及微电子及存储器技术领域，尤其涉及一种集成标准互补金 属氧化物半导体 （CMOS ) 工艺的金属氧化物电阻存储器及其制备方法。 背景技术
存储器是一种存储部件， 用来存储数字信息， 其最基本的结构是可存 储二进制 '0 ' 和 ' Γ 信息的存储单元。 在半导体产业中， 存储器占有举 足轻重的地位， 在过去的几十年里， 半导体存储器在技术和成本控制上都 得到了长足的发展， 市场份额越来越大。
随着手机、 GPS、 数码相机和笔记本电脑等一些便携式数码产品的普 及， 用户携带大容量数据的机会大大增加， 其他存储介质如磁盘、 光盘等 无法同时满足非易失性、短小轻薄的要求， 而半导体非易失性存储器很好 的兼顾了这两项需求， 得到了飞速的发展。
非易失电阻存储器件 （Resistive Switching Memory) 因为其高密度、 低成本、 可突破技术的特点， 在半导体非易失性存储器中引起高度关注。 非易失电阻存储器是利用存储介质的电阻在电信号作用下能够在高阻和 低阻间可逆转换的特性来存储信息的， 存储介质可以有很多种， 包括二元 或多元金属氧化物， 甚至有机物。 其中， 二元金属氧化物由于易于不含有 对常规 CMOS工艺会造成污染的元素、 低功耗等特性而格外受到关注。
非易失电阻存储器件中的电阻存储单元必须与其它的外围电路制造 在一起才能应用，因此在制造中必须考虑怎样将构成非易失电阻存储器件 中电阻存储单元的二元金属氧化物制备方法与常规 CMOS工艺集成在一 起， 以追求成本的最小化。 发明内容
有鉴于此， 本发明的主要目的在于提供一种工艺简便、 成本低廉、 效 果优越的集成标准 CMOS工艺的金属氧化物电阻存储器及其制备方法。
为达到上述目的，本发明提供了一种制备金属氧化物电阻存储器的方 法， 包括： 在 MOS器件中形成钨栓塞下电极； 在钨栓塞下电极上依次形 成盖帽层、 第一介质层和刻蚀阻挡层； 刻蚀该刻蚀阻挡层、 第一介质层和 盖帽层形成第一层金属布线沟槽；在该第一层金属布线沟槽中依次生长金 属氧化物材料、 上电极材料和扩散阻挡层 /仔晶铜 /电镀铜复合层； 采用化 学机械抛光方法去除多余的上电极材料和扩散阻挡层 /仔晶铜 /电镀铜复合 层， 同时形成位于所述的第一介质层孔洞中的存储结构和第一层金属布 线； 进行后续工艺， 完成金属氧化物电阻存储器的制备。
上述方案中， 所述在 MOS 器件中形成钨栓塞下电极是采用标准 CMOS工艺形成钨栓塞下电极， 具体包括： 通过光刻、 刻蚀在 MOS器件 上方形成钨栓塞孔洞； 沉积扩散阻挡层 Ti/TiN， 厚度范围为 3nm〜50nm; 用 PECVD钨将孔洞填满， 钨厚度为 50 nm〜5000nm; 经过化学机械抛光， 形成钨栓塞下电极。
上述方案中， 所述在钨栓塞下电极上依次形成盖帽层、第一介质层和 刻蚀阻挡层采用 PECVD的方法实现，其中，盖帽层采用 SiN、 SiON、 SiCN、 SiC或 SiOC， 厚度为 5 nm~100 nm; 第一介质层采用低 k介质材料 Si02、 掺 F或 C的 Si02、 多孔 Si02或 SiOC, 厚度为 50腦〜 5000腿； 刻蚀阻挡 层采用 Si3N4、 SiON或 SiCN， 厚度为 5 nm〜1.00 nm。
上述方案中， 所述刻蚀该刻蚀阻挡层、第一介质层和盖帽层形成第一 层金属布线沟槽， 具体包括： 采用掩模版光刻、 曝光后， 形成第一层金属 线沟槽的图形，然后通过干法刻蚀去除图形区的刻蚀阻挡层和第一层间介 质， 刻蚀停止于盖帽层， 形成沟槽； 采用湿法或干法灰化去除光刻胶， 在 去除光刻胶时， 钨栓塞表面由盖帽层保护； 采用千法刻蚀打开盖帽层， 将 钨栓塞下电极暴露， 经过湿法清洗， 形成第一层金属布线沟槽。
上述方案中，所述在该第一层金属布线沟槽中依次生长金属氧化物材 料、 上电极材料和扩散阻挡层 /仔晶铜 /电镀铜复合层的步骤中， 生长金属 氧化物材料采用 ALCVD、 反应溅射、 PECVD、 热蒸发、 电子束蒸或 PLD 方法实现， 或者先通过 ALCVD、 PVD、 PECVD, 热蒸发、 电子束蒸或 PLD方法生长金属薄层，再通过热氧化或等离子体氧化实现。所述金属氧 化物材料作为金属氧化物存储介质层，采用完全化学剂量比或非完全化学 计量比的单层基体材料 HfO、 ZrO、 CuO、 A10、 TiO、 TaO、 WO、 MnO、 NiO、 ZnO、 SiO、 CoO、 YO、 MgO、 FeO、 PCMO、 STO或 SZO， 或者 是上述单层基体材料的双层或多层的复合层材料。
上述方案中，所述在该第一层金属布线沟槽中依次生长金属氧化物材 料、 上电极材料和扩散阻挡层 /仔晶铜 /电镀铜复合层的步骤中， 生长上电 极材料采用 ALCVD、 应溅射、 PECVD、 热蒸发、 电子束蒸发或 PLD方 法实现。 所述上电极材料采用具有导电性质的材料 Al、 W、 Pt、 Cu、 Au、 Zr、 Ni、 Ti、 TiN、 Ta、 TaN、 Co和 Hf中的任意一种， 或者任意两种构成 的复合双层结构， 或者导电材料 Ru、 TiSiN WNX、 WNxCy或 TiZr/TiZrN。
上述方案中，所述在该第一层金属布线沟槽中依次生长金属氧化物材 料、 上电极材料和扩散阻挡层 /仔晶铜 /电镀铜复合层的步骤中， 生长扩散 阻挡层 /仔晶铜 /电镀铜复合层采用 ALCVD、 应溅射、 PECVD、 热蒸发、 电子束蒸发或 PLD方法实现。 所述扩散阻挡层材料可以为 Ta、 TaN、 Ti、 TiN、 Ru， TiSiN、 WNX、 WNxCy、 TiZr、 TiZr或者其中两者的复合层。 仔 晶铜的厚度为 3ηπ！〜 50nm， 电镀铜的厚度为 200nm〜5000nm。 该方法在生 长扩散阻挡层 /仔晶铜 /电镀铜复合层后， 进一步对该扩散阻挡层 /仔晶铜 / 电镀铜复合层进行退火， 以增大铜的晶粒。
上述方案中，所述采用化学机械抛光方法去除多余的上电极材料和扩 散阻挡层 /仔晶铜 /电镀铜复合层， 同时形成位于所述的第一介质层孔洞中 的存储结构和第一层金属布线的步骤中， 抛光停止于所述的第一介质层， 以同时形成位于所述的第一介质层孔洞中的存储结构和第一层金属布线。
上述方案中， 所述进行后续工艺完成金属氧化物电阻存储器的制备， 采用常规的大马士革铜互连工艺实现， 具体包括： 在抛光后的样品表面制 作介质层， 然后在介质层中开出沟槽和通孔， 开出通孔的位置在存储器的 上电极上方以及需要与引出连接线的器件上方， 接下来沉积阻挡层、籽晶 层、 电化学方法镀铜、 退火、 化学机械抛光、 沉积盖帽， 完成引线制作。
为达到上述目的，本发明还提供了一种利用上述方法制备的金属氧化 物电阻存储器， 包括： 钨栓塞下电极； 在所述钨栓塞下电极上方形成的第 一层金属布线沟槽；在该第一层金属布线沟槽中依次生长的金属氧化物材 料、 上电极材料和扩散阻挡层 /仔晶铜 /电镀铜复合层； 以及去除多余的上 电极材料和扩散阻挡层 /仔晶铜 /电鍍铜复合层， 同时形成的存储结构和第 一层金属布线。
上述方案中，所述钨栓塞下电极是在 MOS器件中采用标准 CMOS工 艺形成的。
上述方案中，所述第一层金属布线沟槽是在钨栓塞下电极上依次形成 盖帽层、 第一介质层和刻蚀阻挡层， 并刻蚀该刻蚀阻挡层、 第一介质层和 盖帽层形成的。
上述方案中， 所述刻蚀该刻蚀阻挡层、 第一介质层和盖帽层， 是采用 掩模版光刻、 曝光后， 形成第一层金属线沟槽的图形， 然后通过千法刻蚀 去除图形区的刻蚀阻挡层和第一层间介质，刻蚀停止于盖帽层，形成沟槽； 再采用湿法或干法灰化去除光刻胶， 在去除光刻胶时， 钨栓塞表面由盖帽 层保护； 并采用干法刻蚀打开盖帽层， 将钨栓塞下电极暴露， 经过湿法清 洗， 形成第一层金属布线沟槽。
上述方案中， 所述金属氧化物材料作为金属氧化物存储介质层， 采用 完全化学剂量比或非完全化学计量比的单层基体材料 HfO、 ZrO、 CuO、 A10、 TiO、 TaO、 WO、 MnO、 NiO、 ZnO、 SiO、 CoO、 YO、 MgO、 FeO、 PCMO、 STO或 SZO，或者是上述单层基体材料的双层或多层的复合层材 料； 所述上电极材料采用具有导电性质的材料 Al、 W、 Pt、 Cu、 Au、 Zr、 Ni、 Ti、 TiN、 Ta、 TaN、 Co和 Hf中的任意一种， 或者任意两种构成的复 合双层结构， 或者导电材料 Ru、 TiSiN、 WNX、 WNxCy或 TiZr/TiZrN; 扩 散阻挡层 /仔晶铜 /电镀铜复合层中扩散阻挡层采用 Ta、 TaN、 Ti、 TiN、 Ru， TiSiN、 WNX、 WNxCy、 TiZr、 TiZr或者其中两者的复合层。
上述方案中，所述第一层金属布线和所述存储结构中的金属氧化物材 料及上电极， 通过化学机械抛光一次形成。
从上述技术方案可以看出， 本发明具有以下有益效果：
1、 本发明提供的金属氧化物电阻存储器及其制备方法， 以钨栓塞作 为下电极， Cu扩散阻挡层或电极材料 /扩散阻挡层复合层作为上电极， 上 电极图形与第一层金属布线用 CMP—次形成。 整个电阻存储器单元制作 过程无需增加额外掩膜和光刻步骤， 成本低廉， 同时也可避免存储器件电 阻有片间不均匀性和批间不均匀性的问题， 提高存储性能的可靠性。
2、 本发明提供的金属氧化物电阻存储器及其制备方法， 上电极材料 和第一层金属布线是 CMP—次形成的， 因此无需额外曝光步骤或增加掩 膜版， 工艺简单， 同时在后续的工艺过程中， 以第一层金属布线为存储介 质的保护层， 使得工艺步骤不会直接作用于存储介质上， 此外即使第一层 金属布线遇后续工艺步骤的攻击发生厚度等的变化， 作为良导体， 其电阻 也不会有大的变化，不会导致整个存储器件的电阻产生片间不均匀或批间 不均匀的情况， 从而避免引发存储性能可靠性下降的问题。 附图说明
图 1是依照本发明实施例经过常规的 CMOS工艺， 进行到钨栓塞下 电极制作结束后的剖面图。
图 2是依照本发明实施例在钨栓塞下电极上方依次沉积盖帽层 201a、 第一介质层 101和刻蚀阻挡层 201b后的剖面图。
图 3是依照本发明实施例沟槽图形刻蚀至盖帽层 201a， 去除光刻胶 后的剖面图。
图 4是依照本发明实施例刻蚀打开盖帽层 201a后的剖面图。
图 5是依照本发明实施例依次沉积金属氧化物材料 400、 上电极材料 500、 铜扩散阻挡层 /仔晶铜 /电镀铜 600后的示意图。
图 6 是依照本发明实施例化学机械抛光后形成图形化金属氧化物 401， 上电极 501及第一层金属布线金属连线 601后的示意图。
图 7为依照本发明另一实施例集成标准 CMOS工艺形成的金属氧化 物电阻存储器的结构示意图。 具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白， 以下结合具体实 施例， 并参照附图， 对本发明进一步详细说明。
图 1至图 6是根据本发明的一个实施例制备金属氧化物电阻存储器的 剖面示意图， 示出了采用将电阻存储器与标准 CMOS工艺集成并形成于 钨栓塞上方来制备金属氧化物电阻存储器的工艺方法。但本发明制备金属 氧化物电阻存储器的工艺方法并不限于该实施例。
如图 1所示， 图 1展示了采用常规的 CMOS工艺完成钨栓塞下电极 制作后的剖面图。 PMD层 100是第一层布线与 MOS器件之间的介质层， 它可以是掺磷的氧化硅 PSG等介质材料。 钨栓塞下电极 300连接第一层 布线与 MOS器件， 同时也作为电阻存储器的下电极。图 1中 PMD层 100 以下部分为前端工艺形成的 CMOS逻辑器件。
图 1中， 采用常规的 CMOS工艺制作钨栓塞， 在图 1所示的钨栓塞 下电极制作完成后， 本实施例将电阻存储器与标准 CMOS工艺集成并形 成于钨栓塞下电极上方来制备金属氧化物电阻存储器的工艺步骤开始执 行。 其中， 所述采用常规的 CMOS工艺制作钨栓塞具体包括： 通过光刻、 刻蚀在 MOS器件上方形成钨栓塞孔洞； 沉积扩散阻挡层 Ti/TiN， 厚度范 围为 3nm〜50nm; 采用 PECVD工艺在钨栓塞孔洞中沉积钨， 将钨栓塞孔 洞填满， 钨厚度为 50 nm〜5000nm; 经过化学机械抛光， 形成钨栓塞下电 图 2示出了本实施例制备金属氧化物电阻存储器的起始步骤，即在钨 栓塞下电极上方依次沉积盖帽层 201a、第一介质层 101和刻蚀阻挡层 201b 后的剖面图。 盖帽层 201a可以为 SiN， SiON, SiCN, SiC, SiOC等材料， 主要起铜的扩散阻挡作用和防止铜的电迁移等作用， 厚度为 5 nm〜100 nm。 第一介质层 101可以为 Si02， 或者掺 F或 C的 Si02， 或者多孔 Si02 或 SiOC等低 k介质材料， 厚度为 50 nm〜5000 nm。刻蚀阻挡层 201b可以 为 Si.3N4、 SiON, SiCN等， 厚度为 5 nm〜100 nm。
图 3示出了采用掩模版光刻、曝光后，形成第一层金属线沟槽的图形， 然后再通过干法刻蚀去除图形区的刻蚀阻挡层 201b、 第一层间介质 101， 刻蚀停止于盖帽层 201a， 形成沟槽 701， 该沟槽 701经过光刻、 干法或湿 法刻蚀后形成； 之后采用湿法或干法灰化去除光刻胶， 最后形成图 3所示 的结构。 参考图 3， 图 3所示的结构为沟槽图形刻蚀至盖帽层 201a， 去除 光刻胶后的剖面图， 在去除光刻胶时， 钨栓塞下电极表面由盖帽层保护。
图 4为在图 3的基础上进一步刻蚀打开盖帽层 201a后的剖面图， 打 开盖帽层后， 将钨栓塞下电极暴露。 参考图 4， 干法刻蚀第一层金属布线 沟槽 701 中的盖帽层 201a， 暴露出钨栓塞下电极 300经过湿法清洗， 最 终形成第一层金属布线沟槽 700。
图 5为在图 4所示的结构上依次生长金属氧化物材料 400、 上电极材 料 500、扩散阻挡层 /仔晶铜 /电镀铜复合层 600后的示意图。 参考图 5， 在 暴露出钨栓塞下电极 300的沟槽 700中生长金属氧化物材料 400， 该金属 氧化物材料作为金属氧化物存储介质层，其可以采用完全化学剂量比或非 完全化学计量比的单层基体材料 HfO、 ZrO、 CuO、 A10、 TiO、 TaO、 WO、 5 MnO、 NiO、 ZnO、 SiO、 CoO、 YO、 MgO、 FeO、 PCMO、 STO或 SZO， 或者是上述单层基体材料的双层或多层的复合层材料。其制备方法可以采 用 ALCVD、 反应溅射、 PECVD、 热蒸发、 电子束蒸或 PLD方法实现， 或者先通过 ALCVD、 PVD、 PECVD、 热蒸发、 电子束蒸或 PLD方法生 长金属薄层， 再通过热氧化或等离子体氧化实现。
10 之后在金属氧化物材料 400上生长电阻存储器的上电极材料 500， 其 制备方法可以采用 ALCVD、 应溅射、 PECVD、 热蒸发、 电子束蒸发或 PLD方法实现。 该上电极材料 500可以采用具有导电性质的材料 Al、 W、 Pt、 Cu、 Au、 Zr、 Ni、 Ti、 TiN、 Ta、 TaN、 Co和 Hf 中的任意一种， 或 者任意两种构成的复合双层结构， 或是其它起到同样作用的导电材料， 如 i s Ru、TiSiN、 WNX、 WNxCy、TiZr/TiZrN等，上电极材料 500的厚度为 5 nm〜50 nm。
然后在上电极材料 500上生长扩散阻挡层 /仔晶铜 /电镀铜复合层 600， 作为第一层金属布线金属连线。该复合层 600中， 扩散阻挡层一般可以为 Ta、 TaN、 Ti、 TiN、 Ru， TiSiN、 WNX、 WNxCy、 TiZr、 TiZr或者其中两 0 者的复合层， 其厚度为 5 ηιτ！〜 50 nm。 仔晶铜的厚度为 3nm〜50nm， 电镀 铜的厚度为 200nm〜5000nm。扩散阻挡层、仔晶铜和电镀铜采用 ALCVD、 应溅射、 PECVD、 热蒸发、 电子束蒸发或 PLD方法实现。 然后可以进一 步对该仔晶铜 /电镀铜复合层进行退火， 以增大铜的晶粒。
图 6为化学机械抛光后形成图形化金属氧化物材料 400， 上电极材料 25 500 及第一层金属布线金属连线 （即扩散阻挡层 /仔晶铜 /电镀铜复合层） 600后的示意图。 参考图 6， 通过 CMP， 一次完成第一层金属布线、 上电 极材料 500及金属氧化物材料 400的图形化过程。
图 6中， PMD层 100形成于 MOS器件之上，它可以是掺磷的氧化硅 PSG等介质材料， 在 PMD层 100中形成钨栓塞 300， 钨栓塞 300连接第 30 一层铜引线和 MOS管源极或者漏极， 同时也作为电阻存储器的下电极。 PMD层 100上形成的第一层刻蚀终止层 201a， 可以为 Si3N4、 SiON、 SiCN、 SiN、 SiON、 SiCN、 SiC、 SiOC 等材料， 主要起铜的扩散阻挡作 用和防止铜的电迁移等作用， 厚度为 5 nm-100 nm。 第一层刻蚀终止层 201a上形成的第一层层间介质层 101，可以为 Si02，或者惨 F或 C的 Si02， 或者多孔 Si02、 SiOC等低 k介质材料， 厚度为 50 nm~5000 nm。 图形化 后的金属氧化物材料 400可以为 HfOx， ZrOx， CuxO， A10x， TiOx， TaOx， WOx， MnOx， NiOx， SiOx, MgO， FeOx, PCMO, STO等金属氧化物材 料。其制备方法可以为 ALCVD, 反应溅射， PECVD、热蒸发、 电子束蒸、 PLD等方法；也可以先沉积一金属薄层，再通过热氧化或等离子体氧化形 成金属氧化物存储介质。
扩散阻挡层 /仔晶铜 /电镀铜复合层 600中的扩散阻挡层作为防止铜扩 散的扩散阻挡层， 可以为 Ta、 TaN、 Ta/TaN复合层或是 Ti/TiN复合层， 或是其它起到同样作用的导电材料， 如 Ru、 TiSiN、 WNX、 WNxCy、 TiZr/TiZrN等。 形成于第一层介质层 101沟槽中的第一层金属布线 600， 即铜引线， 与电阻存储器的上电极通过 CMP同时形成。
与上述实施例类似， 在图 7所示的另一实施例中， 电阻存储器的上电 极材料可以采用除扩散阻挡层外的其他金属材料 502， 如具有导电性质的 材料 Al、 W、 Pt、 Cu、 Au、 Zr、 Ni、 Ti、 TiN、 Ta、 TaN、 Co和 Hf中的 任意一种， 或者任意两种构成的复合双层结构， 在金属氧化物沉积后、 扩 散阻挡层生长前， 通过 ALCVD, PECVD, 磁控溅射， 电子束蒸发， PLD 等方法制备形成。
至此， 第一层铜布线及氧化物存储单元已经形成， 然后采用常规的大 马士革铜互连工艺进行后续步骤， 完成金属氧化物电阻存储器的制备。其 中， 所述采用常规的大马士革铜互连工艺进行后续步骤， 具体包括： 在抛 光后的样品表面制作介质层， 然后在介质层中开出沟槽和通孔， 开出通孔 的位置在存储器的上电极上方以及需要与引出连接线的器件上方，接下来 沉积阻挡层、籽晶层、 电化学方法镀铜、退火、化学机械抛光、沉积盖帽， 完成引线制作。
由此可见， 本发明提供的这种集成标准 CMOS工艺制备的金属氧化 物电阻存储器， 包括以下各组成部分： 钨栓塞下电极； 在所述钨栓塞下电 极上方形成的第一层金属布线沟槽；在该第一层金属布线沟槽中依次生长 的金属氧化物材料、 上电极材料和扩散阻挡层 /仔晶铜 /电镀铜复合层； 以 及去除多余的上电极材料和扩散阻挡层 /仔晶铜 /电镀铜复合层， 同时形成 的存储结构和第一层金属布线。
其中， 钨栓塞下电极是在 MOS器件中采用标准 CMOS工艺形成的。 第一层金属布线沟槽是在钨栓塞下电极上依次形成盖帽层、第一介质层和 刻蚀阻挡层， 并刻蚀该刻蚀阻挡层、 第一介质层和盖帽层形成的。 刻蚀该 刻蚀阻挡层、 第一介质层和盖帽层， 是采用掩模版光刻、 曝光后， 形成第 一层金属线沟槽的图形，然后通过干法刻蚀去除图形区的刻蚀阻挡层和第 一层间介质， 刻蚀停止于盖帽层， 形成沟槽； 再采用湿法或干法灰化去除 光刻胶， 在去除光刻胶时， 钨栓塞表面由盖帽层保护； 并采用干法刻蚀打 开盖帽层， 将钨栓塞下电极暴露， 经过湿法清洗， 形成第一层金属布线沟
1曰。
金属氧化物材料作为金属氧化物存储介质层，采用完全化学剂量比或 非完全化学计量比的单层基体材料 HfO、 ZrO、 CuO、 A10、 TiO、 TaO、 WO、 MnO、 NiO、 ZnO、 SiO、 CoO、 YO、 MgO、 FeO、 PCMO、 STO或 szo， 或者是上述单层基体材料的双层或多层的复合层材料。
上电极材料采用具有导电性质的材料 Al、 W、 Pt、 Cu、 Au、 Zr、 Ni、 Ti、 TiN、 Ta、 TaN、 Co和 Hf中的任意一种， 或者任意两种构成的复合双 层结构， 或者导电材料 Ru、 TiSiN、 WNX、 WNxCy或 TiZr/TiZrN。
扩散阻挡层 /仔晶铜 /电镀铜复合层中扩散阻挡层采用 Ta、 TaN、 Ti、 TiN、 R.u， TiSiN、 WNX、 WNxCy、 TiZr、 TiZr或者其中两者的复合层。
第一层金属布线和所述存储结构中的金属氧化物材料及上电极，通过 化学机械抛光一次形成。
以上所述的具体实施例， 对本发明的目的、技术方案和有益效果进行 了进一步详细说明， 所应理解的是， 以上所述仅为本发明的具体实施例而 己， 并不用于限制本发明， 凡在本发明的精神和原则之内， 所做的任何修 改、 等同替换、 改进等， 均应包含在本发明的保护范围之内。

Claims

权 利 要 求
1、 一种制备金属氧化物电阻存储器的方法， 其特征在于， 包括： 在 MOS器件中形成钨栓塞下电极；
在钨栓塞下电极上依次形成盖帽层、 第一介质层和刻蚀阻挡层； 刻蚀该刻蚀阻挡层、 第一介质层和盖帽层形成第一层金属布线沟槽； 在该第一层金属布线沟槽中依次生长金属氧化物材料、上电极材料和 扩散阻挡层 /仔晶铜 /电镀铜复合层；
采用化学机械抛光方法去除多余的上电极材料和扩散阻挡层 /仔晶铜 / 电镀铜复合层，同时形成位于所述的第一介质层孔洞中的存储结构和第一 层金属布线；
进行后续工艺， 完成金属氧化物电阻存储器的制备。
2、 根据权利要求 1所述的制备金属氧化物电阻存储器的方法， 其特 征在于，所述在 MOS器件中形成钨栓塞下电极是采用标准 CMOS工艺形 成钨栓塞下电极， 具体包括：
通过光刻、 刻蚀在 MOS器件上方形成钨栓塞孔洞；
沉积扩散阻挡层 Ti/TiN， 厚度范围为 3nm〜50nm;
用 PECVD钨将孔洞填满， 钨厚度为 50 nm〜5000nm;
经过化学机械抛光， 形成钨栓塞下电极。
3、 根据权利要求〗所述的制备金属氧化物电阻存储器的方法， 其特 征在于， 所述在钨栓塞下电极上依次形成盖帽层、第一介质层和刻蚀阻挡 层采用 PECVD的方法实现， 其中， 盖帽层采用 SiN、 SiON、 SiCN、 SiC 或 SiOC， 厚度为 5 nm〜100 nm; 第一介质层采用低 k介质材料 Si02、 掺 F或 C的 Si02、 多孔 Si02或 SiOC， 厚度为 50 nm~5000 nm; 刻蚀阻挡层 采用 Si3N4、 SiON或 SiCN， 厚度为 5 nm〜100 nm。
4、 根据权利要求 1所述的制备金属氧化物电阻存储器的方法， 其特 征在于， 所述刻蚀该刻蚀阻挡层、第一介质层和盖帽层形成第一层金属布 线沟槽， 具体包括：
采用掩模版光刻、 曝光后， 形成第一层金属线沟槽的图形， 然后通过 干法刻蚀去除图形区的刻蚀阻挡层和第一层间介质， 刻蚀停止于盖帽层， 形成沟槽；
采用湿法或干法灰化去除光刻胶， 在去除光刻胶时， 钨栓塞表面由盖 帽层保护；
采用干法刻蚀打开盖帽层， 将钨栓塞下电极暴露， 经过湿法清洗， 形 成第一层金属布线沟槽。
5、 根据权利要求 1所述的制备金属氧化物电阻存储器的方法， 其特 征在于， 所述在该第一层金属布线沟槽中依次生长金属氧化物材料、上电 极材料和扩散阻挡层 /仔晶铜 /电镀铜复合层的步骤中， 生长金属氧化物材 料采用 ALCVD、 反应溅射、 PECVD、 热蒸发、 电子束蒸或 PLD方法实 现， 或者先通过 ALCVD、 PVD、 PECVD、 热蒸发、 电子束蒸或 PLD方 法生长金属薄层， 再通过热氧化或等离子体氧化实现。
6、 根据权利要求 5所述的制备金属氧化物电阻存储器的方法， 其特 征在于， 所述金属氧化物材料作为金属氧化物存储介质层， 采用完全化学 剂量比或非完全化学计量比的单层基体材料 HfO、 ZrO、 CuO、 A10、 TiO、 TaO、 WO、 MnO、 NiO、 ZnO、 SiO、 CoO、 YO、 MgO、 FeO、 PCMO、 STO或 SZO， 或者是上述单层基体材料的双层或多层的复合层材料。
7、 根据权利要求 1所述的制备金属氧化物电阻存储器的方法， 其特 征在于， 所述在该第一层金属布线沟槽中依次生长金属氧化物材料、上电 极材料和扩散阻挡层 /仔晶铜 /电镀铜复合层的步骤中， 生长上电极材料采 用 ALCVD、 应溅射、 PECVD、 热蒸发、 电子束蒸发或 PLD方法实现。
8、 根据权利要求 7所述的制备金属氧化物电阻存储器的方法， 其特 征在于， 所述上电极材料釆用具有导电性质的材料 Al、 W、 Pt、 Cu、 Au、 Zr、 Ni、 Ti、 TiN、 Ta、 TaN、 Co和 Hf中的任意一种， 或者任意两种构成 的复合双层结构， 或者导电材料 Ru、 TiSiN、 WNX、 WNxCy或 TiZr/TiZrN。
9、 根据权利要求 1所述的制备金属氧化物电阻存储器的方法， 其特 征在于， 所述在该第一层金属布线沟槽中依次生长金属氧化物材料、上电 极材料和扩散阻挡层 /仔晶铜 /电镀铜复合层的步骤中， 生长扩散阻挡层 / 仔晶铜 /电鍍铜复合层采用 ALCVD、 应溅射、 PECVD、 热蒸发、 电子束 蒸发或 PLD方法实现。
10、根据权利要求 9所述的制备金属氧化物电阻存储器的方法， 其特 征在于， 所述扩散阻挡层材料为 Ta、 TaN、 Ti、 TiN、 Ru， TiSiN、 WNX、 WNxCy、 TiZr、 TiZr 或者其中两者的复合层， 所述仔晶铜的厚度为 3nm〜50nm， 所述电镀铜的厚度为 200nm〜5000nm。
11、根据权利要求 9所述的制备金属氧化物电阻存储器的方法， 其特 征在于， 该方法在生长扩散阻挡层 /仔晶铜 /电镀铜复合层后， 进一步对该 扩散阻挡层 /仔晶铜 /电镀铜复合层进行退火， 以增大铜的晶粒。
12、根据权利要求 1所述的制备金属氧化物电阻存储器的方法， 其特 征在于，所述采用化学机械抛光方法去除多余的上电极材料和扩散阻挡层 /仔晶铜 /电镀铜复合层， 同时形成位于所述的第一介质层孔洞中的存储结 构和第一层金属布线的步骤中， 抛光停止于所述的第一介质层， 以同时形 成位于所述的第一介质层孔洞中的存储结构和第一层金属布线。
13、根据权利要求 1所述的制备金属氧化物电阻存储器的方法， 其特 征在于， 所述进行后续工艺完成金属氧化物电阻存储器的制备， 采用常规 的大马士革铜互连工艺实现， 具体包括：
在抛光后的样品表面制作介质层， 然后在介质层中开出沟槽和通孔， 开出通孔的位置在存储器的上电极上方以及需要与引出连接线的器件上 方， 接下来沉积阻挡层、籽晶层、 电化学方法镀铜、退火、化学机械抛光、 沉积盖帽， 完成引线制作。
14、一种利用权利要求 1所述方法制备的金属氧化物电阻存储器， 其 特征在于， 包括：
钨栓塞下电极；
在所述钨栓塞下电极上方形成的第一层金属布线沟槽；
在该第一层金属布线沟槽中依次生长的金属氧化物材料、上电极材料 和扩散阻挡层 /仔晶铜 /电鍍铜复合层； 以及
去除多余的上电极材料和扩散阻挡层 /仔晶铜 /电镀铜复合层， 同时形 成的存储结构和第一层金属布线。
15、 根据权利要求 14所述的金属氧化物电阻存储器， 其特征在于， 所述钨栓塞下电极是在 MOS器件中采用标准 CMOS工艺形成的。
16、 根据权利要求 14所述的金属氧化物电阻存储器， 其特征在于， 所述第一层金属布线沟槽是在钨栓塞下电极上依次形成盖帽层、第一介质 层和刻蚀阻挡层， 并刻蚀该刻蚀阻挡层、 第一介质层和盖帽层形成的。
17、 根据权利要求 16所述的金属氧化物电阻存储器， 其特征在于， 所述刻蚀该刻蚀阻挡层、 第一介质层和盖帽层， 是采用掩模版光刻、 曝光 后， 形成第一层金属线沟槽的图形， 然后通过干法刻蚀去除图形区的刻蚀 阻挡层和第一层间介质， 刻蚀停止于盖帽层， 形成沟槽； 再采用湿法或干 法灰化去除光刻胶， 在去除光刻胶时， 钨栓塞表面由盖帽层保护； 并采用 干法刻蚀打开盖帽层， 将钨栓塞下电极暴露， 经过湿法清洗， 形成第一层 金属布线沟槽。
18、 根据权利要求 14所述的金属氧化物电阻存储器， 其特征在于， 所述金属氧化物材料作为金属氧化物存储介质层，采用完全化学剂量 比或非完全化学计量比的单层基体材料 HfO、 ZrO、 CuO、 A10、 TiO、 TaO、 WO、 MnO、 NiO、 ZnO、 SiO、 CoO、 YO、 MgO、 FeO、 PCMO、 STO或 SZO, 或者是上述单层基体材料的双层或多层的复合层材料；
所述上电极材料采用具有导电性质的材料 Al、 W、 Pt、 Cu、 Au、 Zr、 Ni、 Ti、 TiN、 Ta、 TaN、 Co和 Hf中的任意一种， 或者任意两种构成的复 合双层结构， 或者导电材料 Ru、 TiSiN、 TOX、 WNxCy或 TiZr/TiZrN; 扩散阻挡层 /仔晶铜 /电镀铜复合层中扩散阻挡层采用 Ta、 TaN、 Ti、 TiN、 Ru， TiSiN、 WNX、 WNxCy、 TiZr、 TiZr或者其中两者的复合层。
19、 根据权利要求 14所述的金属氧化物电阻存储器， 其特征在于， 所述第一层金属布线和所述存储结构中的金属氧化物材料及上电极，通过 化学机械抛光一次形成。
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