WO2012120934A1 - ノーマリオフ型ヘテロ接合電界効果トランジスタ - Google Patents

ノーマリオフ型ヘテロ接合電界効果トランジスタ Download PDF

Info

Publication number
WO2012120934A1
WO2012120934A1 PCT/JP2012/051563 JP2012051563W WO2012120934A1 WO 2012120934 A1 WO2012120934 A1 WO 2012120934A1 JP 2012051563 W JP2012051563 W JP 2012051563W WO 2012120934 A1 WO2012120934 A1 WO 2012120934A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
hfet
normally
undoped
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2012/051563
Other languages
English (en)
French (fr)
Inventor
ジョン ケヴィン トワイナム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to CN201280011446.3A priority Critical patent/CN103493188B/zh
Priority to US13/984,340 priority patent/US20130306984A1/en
Publication of WO2012120934A1 publication Critical patent/WO2012120934A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
    • H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Definitions

  • the present invention relates to a heterojunction field effect transistor (HFET) using a nitride semiconductor, and more particularly to improvement of a normally-off type HFET.
  • HFET heterojunction field effect transistor
  • nitride semiconductors such as GaN and AlGaN have the advantages of a high dielectric breakdown electric field, excellent heat resistance, and a high electron saturation drift speed, so they operate at high temperatures. It is expected that an electronic device having excellent characteristics in high power operation and the like can be provided.
  • HFET which is a kind of electronic device manufactured using such a nitride semiconductor
  • a two-dimensional electron gas layer resulting from a heterojunction included in the nitride semiconductor multilayer structure is formed, and a source electrode and a drain are formed. It is well known to control the current with a gate electrode having a Schottky junction with respect to the nitride semiconductor layer between the electrodes.
  • FIG. 11 is a schematic cross-sectional view showing a conventional typical HFET using an AlGaN / GaN heterojunction.
  • a low-temperature GaN buffer layer 502, an undoped GaN layer 503, and an n-type AlGaN layer 504 are laminated in this order on a sapphire substrate 501, and a source electrode 505 and a drain electrode 506 each comprising a Ti layer and an Al layer. Is formed on the n-type AlGaN layer 504.
  • a gate electrode 507 including a stacked layer of a Ni layer, a Pt layer, and an Au layer is formed between the source electrode 505 and the drain electrode 506.
  • 11 is a normally-on type in which a drain current can flow even when the gate voltage is 0 V due to a high concentration two-dimensional electron gas generated at the heterointerface between the undoped GaN layer 503 and the n-type AlGaN layer 504. It is.
  • Patent Laid-Open No. 2006-339561 of Patent Document 1 proposes an HFET that uses a mesa structure and a pn junction as a gate.
  • FIG. 12 is a schematic cross-sectional view of a normally-off HFET disclosed in Patent Document 1.
  • This HFET has an AlN buffer layer 102 having a thickness of 100 nm, an undoped GaN layer 103 having a thickness of 2 ⁇ m, an undoped AlGaN layer 104 having a thickness of 25 nm, a p-type GaN layer 105 having a thickness of 100 nm, which are sequentially stacked on the sapphire substrate 101. And a high-concentration p-type GaN layer 106 having a thickness of 5 nm.
  • the undoped AlGaN layer 104 is formed of undoped Al 0.25 Ga 0.75 N, and the p-type GaN layer 105 and the high-concentration p-type GaN layer 106 formed thereon form a mesa.
  • a Pd gate electrode 111 that is in ohmic contact therewith is provided.
  • a source electrode 109 and a drain electrode 110 are provided that are formed by stacking a Ti layer and an Al layer so as to sandwich the p-type GaN layer 105. These electrodes are provided in a region surrounded by the element isolation region 107. The upper surface of the nitride semiconductor multilayer structure is protected by the SiN film 108.
  • the HFET of FIG. 12 is characterized in that the gate electrode 111 is in ohmic contact with the high-concentration p-type GaN layer 106, so that the two-dimensional electron gas layer formed at the interface between the undoped AlGaN layer 104 and the undoped GaN layer 103 A pn junction formed by the p-type GaN layer 105 is formed in the gate region. Since the barrier due to the pn junction is larger than the barrier due to the Schottky junction, in this HFET, gate leakage is less likely to occur even if the gate voltage is higher than in the HFET including the gate electrode of the conventional Schottky junction. Yes.
  • the high-concentration p-type GaN layer 106 is provided under the gate electrode 111, it is easy to form an ohmic junction with the gate electrode 111. In general, since a p-type nitride semiconductor is difficult to form an ohmic junction, a high-concentration p-type GaN layer 106 is provided.
  • an object of the present invention is to provide a normally-off HFET that is simple and low-cost without requiring doping of a p-type impurity and activation of the p-type impurity.
  • an undoped Al x Ga 1-x N layer having a thickness of t 1 , a source electrode and a drain electrode that are electrically connected to the layer and spaced apart from each other, undoped Al y Ga 1-y N layer of Al x Ga 1-x N thickness formed on layer t 2 between the drain electrode, Al between the source electrode and the drain electrode y Ga 1-y N
  • the gate electrode can be formed of any one of a Ni / Au stacked layer, a WN layer, a TiN layer, a W layer, and a Ti layer. Furthermore, it is preferable that an undoped GaN layer having a thickness of 10 nm or more and less than 50 nm is additionally included between the Al x Ga 1-x N layer and the Al y Ga 1-y N layer. Furthermore, in any of the Al x Ga 1-x N layer, the Al y Ga 1-y N layer, and the Al z Ga 1-z N layer, a Ga atomic plane appears on the upper side which is the (0001) plane. It is desirable to have polarity.
  • a normally-off type HFET can be provided easily and at low cost without requiring doping of a p-type impurity and activation of the p-type impurity.
  • FIG. 1 It is typical sectional drawing which shows HFET by one Embodiment of this invention. It is a graph which shows typically an example of the energy band structure of HFET of FIG. It is a graph showing the relationship between the sheet charge density qn s and the source-gate voltage V gs contained HFET of Fig. It is the graph which displayed typically the sheet fixed charge density (sigma) produced based on the polarization difference of two adjacent layers in the heterojunction interface within an energy band structure. 2 is a graph showing a calculation result for obtaining a relationship between an Al composition ratio and a threshold voltage Vth in a plurality of nitride semiconductor layers included in the HFET of FIG. 1.
  • FIG. 3 is a graph showing a calculation result for obtaining a relationship between a thickness ratio and a threshold voltage Vth in a plurality of nitride semiconductor layers included in the HFET of FIG. 1.
  • 2 is a graph showing actual measurement data for obtaining a relationship between a source-gate voltage V gs and a drain current I d in the HFET of FIG. 1. It is a graph showing measured data of the obtained relation between the source-drain voltage V ds and the drain current I d in HFET of Fig.
  • FIG. 3 is a schematic cross-sectional view showing an HFET according to another embodiment of the present invention.
  • 10 is a graph schematically showing an example of an energy band structure in the HFET of FIG. 9. It is typical sectional drawing which shows an example of the conventional normally-on type HFET.
  • 1 is a schematic cross-sectional view showing a normally-off HFET according to Patent Document 1.
  • FIG. 1 is a schematic cross-sectional view showing a
  • FIG. 1 is a schematic cross-sectional view showing an HFET according to an embodiment of the present invention. Note that in the drawings of the present application, thickness, length, width, and the like are appropriately changed for clarity and simplification of the drawings, and do not represent actual dimensional relationships.
  • an Al x Ga 1-x N layer 11 having a thickness t 1 is deposited on a substrate (not shown) such as sapphire via a buffer layer 10.
  • a source electrode 21 and a drain electrode 22 are formed apart from each other so as to be electrically connected to the Al x Ga 1-x N layer 11.
  • an undoped Al y Ga 1-y N layer 12 having a thickness t 2 is deposited on the Al x Ga 1-x N layer 11.
  • an undoped Al z Ga 1-z N layer 13 having a thickness t 3 is formed in a mesa shape on a partial region of the Al y Ga 1-y N layer 12. ing.
  • a Schottky barrier gate electrode 23 is formed on the Al z Ga 1-z N layer 13. Note that a Ga atomic plane appears on the upper side surface, which is the (0001) plane, in any of these Al x Ga 1-x N layers, Al y Ga 1-y N layers, and Al z Ga 1-z N layers. Ga polarity.
  • the graph of FIG. 2 schematically shows an example of the energy band structure in the HFET of FIG. That is, the horizontal axis of this graph represents the distance (nm) from the upper surface of the Al z Ga 1-z N layer 13 to the depth direction, the vertical axis represents the electron energy level (eV), and the Fermi energy level E F is set to 0 eV as a reference.
  • Figure 3 is a graph schematically showing the relationship between the source-gate voltage V gs and sheet charge density qn s in HFET. As shown by the solid curve in this graph, corresponding to the V gs is the threshold voltage V th when increasing the voltage V gs between the source and the gate sheet charge density qn s is a positive value Yes.
  • qn s ⁇ 1 + ⁇ 2 ⁇ t 3 ⁇ 2 / (t 2 ⁇ 3 + t 3 ⁇ 2 ) + C ⁇ (V gs ⁇ V b ) ...
  • q is the electron charge
  • n s is the sheet electron density (cm ⁇ 2 )
  • ⁇ 1 is based on the polarization difference between the Al x Ga 1-x N layer 11 and the Al y Ga 1-y N layer 12.
  • ⁇ 2 is a negative sheet fixed charge density based on the polarization difference between the Al y Ga 1-y N layer 12 and the Al z Ga 1-z N layer 13, and t 2 and t 3 are respectively The thicknesses of the Al y Ga 1-y N layer 12 and the Al z Ga 1-z N layer 13, and ⁇ 2 and ⁇ 3 are the values of the Al y Ga 1-y N layer 12 and the Al z Ga 1-z N layer 13 respectively.
  • Dielectric constant, C is a unit area capacitance (also referred to as gate capacitance) between the channel layer and the gate electrode, V gs is a gate-source voltage, and V b is (1 / q) ⁇ (Schottky barrier of the gate electrode) Height).
  • FIG. 4 schematically shows sheet fixed charge densities ⁇ 1 and ⁇ 2 in the energy band structure corresponding to FIG.
  • Equation (2) is established from Equation (1), and is transformed into Equation (3). obtain.
  • Equation (3) can be transformed into Equation (4).
  • V th V b ⁇ (t 2 / ⁇ 2 + t 3 / ⁇ 3 ) ⁇ ⁇ 1 + ⁇ 2 ⁇ t 3 ⁇ 2 / (t 2 ⁇ 3 + t 3 ⁇ 2 ) ⁇ (4)
  • Equation (4) can be transformed into Equation (5).
  • A represents a proportionality constant (C / cm 2 ).
  • equation (5) can be expressed by equation (6) and can be transformed into equation (7).
  • V th ⁇ V b ⁇ a (y ⁇ x) (t 2 + t 3 ) / ⁇ 3 ⁇ a (zy) t 3 / ⁇ 3 ... (6)
  • V th V
  • the voltage-current characteristics actually measured when 22 is formed of a TiAl layer and the gate electrode 23 is formed of a TiN layer are shown.
  • the horizontal axis of the graph in FIG. 7 represents the source-gate voltage V gs (V), and the vertical axis represents the drain current I d (A / mm).
  • the source-drain voltage Vds is set to 5V.
  • I d rises after V gs becomes greater than 1V, and it can be seen that the threshold voltage V th is actually greater than 1V.
  • the horizontal axis of the graph of FIG. 8 represents the source-drain voltage V ds (V), and the vertical axis represents the drain current I d (A / mm).
  • the plurality of curves shown in this graph correspond to the conditions in which the source-gate voltage Vgs is increased from 0V to 5V by 0.5V in order from the lower curve to the upper curve.
  • FIG. 9 shows a schematic cross-sectional view of an HFET according to another embodiment of the present invention.
  • a GaN layer 11a having a thickness of 10 nm or more and less than 50 nm is inserted between the Al x Ga 1-x N layer 11 and the Al y Ga 1-y N layer 12. It differs only in what is being done. Since the GaN layer 11a does not contain Al, which is an atom of a different type from Ga, it is preferable from the viewpoint that it can act as a channel layer that generates high electron mobility with little electron scattering by different atoms.
  • the graph of FIG. 10 is similar to the graph of FIG. 2 and schematically shows the energy band structure in the HFET of FIG. 9 when the GaN layer 11a having a thickness of 20 nm is included.
  • a normally-off type HFET can be provided simply and at low cost without requiring doping of a p-type impurity and activation of the p-type impurity.

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

　ノーマリオフ型ＨＦＥＴは、厚さｔ１のアンドープＡｌｘＧａ１－ｘＮ層（１１）、この層（１１）へ電気的に接続されかつ互いに隔てられて形成されたソース電極（２１）とドレイン電極（２２）、これらソース電極とドレイン電極との間でＡｌｘＧａ１－ｘＮ層上に形成された厚さｔ２のアンドープＡｌｙＧａ１－ｙＮ層（１２）、ソース電極とドレイン電極との間においてＡｌｙＧａ１－ｙＮ層の部分的領域上でメサ型に形成された厚さｔ３のアンドープＡｌｚＧａ１－ｚＮ層（１３）、およびＡｌｚＧａ１－ｚＮ層上に形成されたショットキーバリア型ゲート電極（２３）を含み、ｙ＞ｘ＞ｚおよびｔ１＞ｔ３＞ｔ２の条件を満たす。

Description

ノーマリオフ型ヘテロ接合電界効果トランジスタ
　本発明は窒化物半導体を利用したヘテロ接合電界効果トランジスタ（ＨＦＥＴ）に関し、特にノーマリオフ型ＨＦＥＴの改善に関する。
　Ｓｉ系やＧａＡｓ系の半導体に比べて、ＧａＮやＡｌＧａＮなどの窒化物半導体は、高い絶縁破壊電界と優れた耐熱性を有するとともに、電子の飽和ドリフト速度が速いという利点をも有するので、高温動作や大電力動作などにおいて優れた特性を有する電子デバイスを提供し得ると期待されている。
　このような窒化物半導体を利用して作製される電子デバイスの一種であるＨＦＥＴにおいては、窒化物半導体積層構造に含まれるヘテロ接合に起因する二次元電子ガス層を形成して、ソース電極とドレイン電極の間において窒化物半導体層に対してショットキー接合を有するゲート電極で電流を制御することがよく知られている。
　図１１は、ＡｌＧａＮ／ＧａＮへテロ接合を利用した従来の典型的なＨＦＥＴを示す模式的な断面図である。このＨＦＥＴにおいては、サファイア基板５０１上に低温ＧａＮバッファ層５０２、アンドープＧａＮ層５０３、ｎ型ＡｌＧａＮ層５０４がこの順に積層されており、Ｔｉ層とＡｌ層の積層からなるソース電極５０５およびドレイン電極５０６がｎ型ＡｌＧａＮ層５０４上に形成されている。Ｎｉ層、Ｐｔ層およびＡｕ層の積層からなるゲート電極５０７は、ソース電極５０５とドレイン電極５０６との間に形成されている。この図１１のＨＦＥＴは、アンドープＧａＮ層５０３とｎ型ＡｌＧａＮ層５０４とのヘテロ界面に生じる高濃度の２次元電子ガスに起因して、ゲート電圧が０Ｖのときでもドレイン電流が流れ得るノーマリオン型である。
　ところで、ＨＦＥＴをパワートランジスタとして応用する場合、ノーマリオン型ＨＦＥＴを含む回路では、停電時などにおいてその回路に安全面で問題が生じることがある。したがって、ＨＦＥＴがパワートランジスタとして使用されるためには、ゲート電圧が０Ｖにて電流が流れないノーマリオフ型であることが必要である。この要求を満たすために、特許文献１の特開２００６－３３９５６１号公報は、ゲートにメサ構造とｐｎ接合を利用したＨＦＥＴを提案している。
特開２００６－３３９５６１号公報
　図１２は、特許文献１に開示されたノーマリオフ型ＨＦＥＴの模式的断面図を示している。このＨＦＥＴは、サファイア基板１０１上に順次積層された厚さ１００ｎｍのＡｌＮバッファ層１０２、厚さ２μｍのアンドープＧａＮ層１０３、厚さ２５ｎｍのアンドープＡｌＧａＮ層１０４、厚さ１００ｎｍのｐ型ＧａＮ層１０５、および厚さ５ｎｍの高濃度ｐ型ＧａＮ層１０６を備えている。このＨＦＥＴにおいては、アンドープＡｌＧａＮ層１０４はアンドープＡｌ0.25Ｇａ0.75Ｎで形成され、その上のｐ型ＧａＮ層１０５と高濃度ｐ型ＧａＮ層１０６はメサを形成している。
　高濃度ｐ型ＧａＮ層１０６上には、それとオーミック接合するＰｄゲート電極１１１が設けられている。また、アンドープＡｌＧａＮ層１０４上には、ｐ型ＧａＮ層１０５を挟むように配置されたＴｉ層とＡｌ層の積層からなるソース電極１０９とドレイン電極１１０が設けられている。これらの電極は、素子分離領域１０７で囲まれた領域内に設けられている。そして、窒化物半導体積層構造の上側表面は、ＳｉＮ膜１０８によって保護されている。
　この図１２のＨＦＥＴの特徴は、ゲート電極１１１が高濃度ｐ型ＧａＮ層１０６とオーミック接合しているので、アンドープＡｌＧａＮ層１０４とアンドープＧａＮ層１０３との界面で形成される２次元電子ガス層とｐ型ＧａＮ層１０５とによって生じるｐｎ接合がゲート領域に形成されることにある。そして、ショットキー接合による障壁よりもｐｎ接合による障壁の方が大きいので、このＨＦＥＴでは従来のショットキー接合のゲート電極を含むＨＦＥＴに比べてゲート電圧を高くしてもゲートリークを生じにくくなっている。
　また、図１２のＨＦＥＴでは、ゲート電極１１１の下に高濃度ｐ型ＧａＮ層１０６が設けられているので、ゲート電極１１１との間にオーミック接合を形成しやすくなっている。一般的にｐ型窒化物半導体はオーミック接合を形成しにくいので、高濃度ｐ型ＧａＮ層１０６が設けられている。
　ここで、窒化物半導体においては、高濃度のｐ型不純物を活性化して高濃度のｐ型キャリアを生成することは容易ではないことが周知である。一般に、高濃度ｐ型不純物を活性化して高濃度ｐ型キャリアを生成するためには、電子線照射または高温アニールなどが必要とされる。
　そこで、本発明は、ｐ型不純物のドーピングおよびそのｐ型不純物の活性化を必要とすることなく、簡便かつ低コストでノーマリオフ型ＨＦＥＴを提供することを目的としている。
　本発明によるノーマリオフ型ＨＦＥＴにおいては、厚さｔ１のアンドープＡｌｘＧａ１－ｘＮ層、この層へ電気的に接続されかつ互いに隔てられて形成されたソース電極とドレイン電極、これらソース電極とドレイン電極との間でＡｌｘＧａ１－ｘＮ層上に形成された厚さｔ２のアンドープＡｌｙＧａ１－ｙＮ層、ソース電極とドレイン電極との間においてＡｌｙＧａ１－ｙＮ層の部分的領域上でメサ型に形成された厚さｔ３のアンドープＡｌｚＧａ１－ｚＮ層、およびＡｌｚＧａ１－ｚＮ層上に形成されたショットキーバリア型ゲート電極を含み、ｙ＞ｘ＞ｚおよびｔ１＞ｔ３＞ｔ２の条件を満たすことを特徴としている。
　なお、ｘ－ｚ＞０．０３の条件を満たすことがより好ましい。また、ｔ３／ｔ２＞４の条件を満たすことも好ましい。ゲート電極は、Ｎｉ／Ａｕ積層、ＷＮ層、ＴｉＮ層、Ｗ層、およびＴｉ層のいずれかによって形成することができる。さらに、ＡｌｘＧａ１－ｘＮ層とＡｌｙＧａ１－ｙＮ層との間に１０ｎｍ以上５０ｎｍ未満の厚さのアンドープＧａＮ層を付加的に含むことをも好ましい。さらにまた、ＡｌｘＧａ１－ｘＮ層、ＡｌｙＧａ１－ｙＮ層、およびＡｌｚＧａ１－ｚＮ層のいずれもが、（０００１）面である上側面にＧａ原子面が現れるＧａ極性を有していることが望まれる。
　以上のような本発明によれば、ｐ型不純物のドーピングおよびそのｐ型不純物の活性化を必要とすることなく、簡便かつ低コストでノーマリオフ型ＨＦＥＴを提供することができる。
本願発明の一実施形態によるＨＦＥＴを示す模式的断面図である。 図１のＨＦＥＴのエネルギバンド構造の一例を模式的に示すグラフである。 図１のＨＦＥＴに含まれるシート電荷密度ｑｎｓとソース・ゲート間電圧Ｖｇｓとの関係を示すグラフである。 ヘテロ接合界面近傍において隣接する２層の分極差に基づいて生じるシート固定電荷密度σをエネルギバンド構造内で模式的に表示したグラフである。 図１のＨＦＥＴに含まれる複数の窒化物半導体層におけるＡｌ組成比と閾値電圧Ｖｔｈとの関係を求める計算結果を示すグラフである。 図１のＨＦＥＴに含まれる複数の窒化物半導体層における厚さの比率と閾値電圧Ｖｔｈとの関係を求める計算結果を示すグラフである。 図１のＨＦＥＴにおけるソース・ゲート電圧Ｖｇｓとドレイン電流Ｉｄとの関係を求めた実測データを示すグラフである。 図１のＨＦＥＴにおけるソース・ドレイン電圧Ｖｄｓとドレイン電流Ｉｄとの関係を求めた実測データを示すグラフである。 本発明のもう１つの実施形態によるＨＦＥＴを示す模式的断面図である。 図９のＨＦＥＴにおけるエネルギバンド構造の一例を模式的に示すグラフである。 従来のノーマリオン型ＨＦＥＴの一例を示す模式的断面図である。 特許文献１によるノーマリオフ型ＨＦＥＴを示す模式的断面図である。
　図１は、本発明の一実施形態によるＨＦＥＴを示す模式的断面図である。なお、本願の図面において、厚さ、長さ、幅などは図面の明瞭化と簡略化のために適宜に変更されており、実際の寸法関係を表してはいない。
　図１のＨＦＥＴにおいては、サファイアなどの基板（図示せず）上にバッファ層１０を介して厚さｔ１のＡｌｘＧａ１－ｘＮ層１１が堆積されている。このＡｌｘＧａ１－ｘＮ層１１へ電気的に接続されるように、ソース電極２１とドレイン電極２２とが互いに隔てられて形成されている。ソース電極２１とドレイン電極２２との間において、ＡｌｘＧａ１－ｘＮ層１１上には厚さｔ２のアンドープＡｌｙＧａ１－ｙＮ層１２が堆積されている。また、ソース電極２１とドレイン電極２２との間において、ＡｌｙＧａ１－ｙＮ層１２の部分的領域上に厚さｔ３のアンドープＡｌｚＧａ１－ｚＮ層１３がメサ型に形成されている。そして、ＡｌｚＧａ１－ｚＮ層１３上には、ショットキー障壁型ゲート電極２３が形成されている。なお、これらのＡｌｘＧａ１－ｘＮ層、ＡｌｙＧａ１－ｙＮ層、およびＡｌｚＧａ１－ｚＮ層のいずれもが、（０００１）面である上側面にＧａ原子面が現れるＧａ極性を有している。
　図２のグラフは、図１のＨＦＥＴにおけるエネルギバンド構造の一例を模式的に示している。すなわち、このグラフの横軸はＡｌｚＧａ１－ｚＮ層１３の上面から深さ方向への距離（ｎｍ）を表し、縦軸は電子エネルギレベル（ｅＶ）を表しており、フェルミエネルギレベルＥＦを基準の０ｅＶとしている。また、図２の例では、ｘ＝０．０４、ｔ１＝１０００ｎｍ、ｙ＝０．２１、ｔ２＝１０ｎｍ、ｚ＝０、およびｔ３＝５０ｎｍに設定されている。
　図３は、ＨＦＥＴにおけるソース・ゲート間電圧Ｖｇｓとシート電荷密度ｑｎｓとの関係を模式的に示すグラフである。このグラフ中の実線の曲線で示されているように、ソース・ゲート間電圧Ｖｇｓを増大させてシート電荷密度ｑｎｓが正の値になるときのＶｇｓが閾値電圧Ｖｔｈに対応している。
　図３のグラフに示された実線の曲線のうちで正の値の部分は破線で示された直線で近似することができ、シート電荷密度ｑｎｓ（Ｃ／ｃｍ２）は、Ｖｇｓに比例する次式（１)で表され得る。なお、この式（１）は、キャパシタンス（容量）モデルから導き出すことができる。
　ｑｎｓ＝σ１＋σ２・ｔ３ε２／（ｔ２ε３＋ｔ３ε２）＋Ｃ・（Ｖｇｓ－Ｖｂ）
・・・（１）
　ここで、ｑは電子の電荷、ｎｓはシート電子密度（ｃｍ－２）、σ１はＡｌｘＧａ１－ｘＮ層１１とＡｌｙＧａ１－ｙＮ層１２との分極差に基づく正のシート固定電荷密度、σ２はＡｌｙＧａ１－ｙＮ層１２とＡｌｚＧａ１－ｚＮ層１３との分極差に基づく負のシート固定電荷密度、ｔ２とｔ３はそれぞれＡｌｙＧａ１－ｙＮ層１２とＡｌｚＧａ１－ｚＮ層１３の厚さ、ε２とε３はそれぞれＡｌｙＧａ１－ｙＮ層１２とＡｌｚＧａ１－ｚＮ層１３の誘電率、Ｃはチャネル層とゲート電極との間の単位面積キャパシタンス（ゲート容量とも称す）、Ｖｇｓはゲート・ソース間電圧、そしてＶｂは（１／ｑ）×（ゲート電極のショットキー障壁高さ）を表す。
　図４は、式（１）に関する参考として、図２に対応するエネルギバンド構造内にシート固定電荷密度σ１とσ２を模式的に表示している。
　ＨＦＥＴがノーマリオフ型の場合、Ｖｇｓ＝Ｖｔｈ（閾値電圧）の時にｑｎｓ＝０／ｃｍ２でなければならないので、式（１）から式（２）が成り立ち、式（３）に変形され得る。
　０＝σ１＋σ２・ｔ３ε２／（ｔ２ε３＋ｔ３ε２）＋Ｃ・（Ｖｔｈ－Ｖｂ）
・・・（２）
　Ｖｔｈ＝Ｖｂ－（１／Ｃ）・｛σ１＋σ２・ｔ３ε２／（ｔ２ε３＋ｔ３ε２）｝
・・・（３）
　また、１／Ｃ＝ｔ２／ε２＋ｔ３／ε３なので、式（３）は式（４）に変形することができる。
　Ｖｔｈ＝Ｖｂ－（ｔ２／ε２＋ｔ３／ε３）・｛σ１＋σ２・ｔ３ε２／（ｔ２ε３＋ｔ３ε２）｝・・・（４）
　ここで、ε２≒ε３と仮定できるので、式（４）は式（５）に変形することができる。
　Ｖｔｈ≒Ｖｂ－σ１（ｔ２＋ｔ３）／ε３－σ２ｔ３／ε３・・・（５）
　また、σ１はＡｌｘＧａ１－ｘＮ層１１とＡｌｙＧａ１－ｙＮ層１２とのＡｌ組成比に依存し、σ１＝ａ（ｙ－ｘ）で表すことができ、σ２はＡｌｙＧａ１－ｙＮ層１２とＡｌｚＧａ１－ｚＮ層１３とのＡｌ組成比に依存し、σ２＝ａ（ｚ－ｙ）で表すことができる。なお、ａは比例定数（Ｃ／ｃｍ２）を表す。
　したがって、式（５）は式（６）で表すことができ、式（７）に変形することができる。
　Ｖｔｈ≒Ｖｂ－ａ（ｙ－ｘ）（ｔ２＋ｔ３）／ε３－ａ（ｚ－ｙ）ｔ３／ε３
・・・（６）
　Ｖｔｈ≒Ｖｂ＋ａ（ｘ－ｚ）ｔ３／ε３－ａ（ｙ－ｘ）ｔ２／ε３・・・（７）
　ここで、比例定数ａは実験的に求めることができ、ａ＝８．６５×１０－６Ｃ／ｃｍ２の値を採用することができる。
　図５のグラフは、式（７）において、ｔ２＝１０ｎｍ、ｔ３＝５０ｎｍ、ｙ－ｘ＝０．１７、およびＶｂ＝１．０Ｖを典型的な値と仮定して、（ｘ－ｚ）に依存して得られる閾値電圧Ｖｔｈを表している。すなわち、図５のグラフの横軸は（ｘ－ｚ）を表し、縦軸はＶｔｈ（Ｖ）を表している。図５のグラフから分かるように、Ｖｔｈ＝０Ｖより高いＶｔｈ＞１Ｖのノーマリオフ型のＨＦＥＴを得るためには、ｘ－ｚ＞０．０３の条件を満たすことが望ましい。また、ｘの値を高めることによってＶｔｈを高め得ることが分かる。
　また、図６のグラフは、ｘ＝０．０４、ｙ＝０．２１、ｚ＝０、ｔ２＝１０ｎｍ、およびＶｂ＝１．０Ｖを典型的な値と仮定して、式（７）においてｔ３／ｔ２に依存して得られる閾値電圧Ｖｔｈを表している。すなわち、図６のグラフの横軸はｔ３／ｔ２を表し、縦軸はＶｔｈ（Ｖ）を表している。図６のグラフから分かるように、Ｖｔｈ＝０Ｖより高いＶｔｈ＞１Ｖのノーマリオフ型のＨＦＥＴを得るためには、ｔ３／ｔ２＞４の条件を満たすことが望ましい。
　図７と図８のグラフは、図１のＨＦＥＴにおいてｘ＝０．０４、ｙ＝０．２１、ｔ２＝１０ｎｍ、ｚ＝０、およびｔ３＝５０ｎｍであって、ソース電極２１とドレイン電極２２がＴｉＡｌ層で形成されかつゲート電極２３がＴｉＮ層で形成されている場合の実測の電圧電流特性を表している。
　すなわち、図７のグラフの横軸はソース・ゲート間電圧Ｖｇｓ（Ｖ）を表し、縦軸はドレイン電流Ｉｄ（Ａ／ｍｍ）を表している。ただし、ソース・ドレイン間電圧Ｖｄｓは５Ｖに設定されている。この図７のグラフにおいて、Ｖｇｓが１Ｖより大きくなってからＩｄが立ち上がっており、実際に閾値電圧Ｖｔｈが１Ｖより大きいことが分かる。
　他方、図８のグラフの横軸はソース・ドレイン間電圧Ｖｄｓ（Ｖ）を表し、縦軸はドレイン電流Ｉｄ（Ａ／ｍｍ）を表している。ただし、このグラフに示された複数の曲線は、下方の曲線から上方の曲線の順にソース・ゲート間電圧Ｖｇｓが０Ｖから５Ｖまで０．５Ｖごとに高められた条件に対応している。
　図９は、本発明のもう１つの実施形態によるＨＦＥＴを模式的断面図で示している。図１に比べて、この図９のＨＦＥＴは、ＡｌｘＧａ１－ｘＮ層１１とＡｌｙＧａ１－ｙＮ層１２との間に、１０ｎｍ以上５０ｎｍ未満の厚さのＧａＮ層１１ａが挿入されていることのみにおいて異なっている。このＧａＮ層１１ａは、Ｇａとは異なる種類の原子であるＡｌを含まないので、異種原子による電子散乱が少なくて高い電子移動度を生じるチャネル層として作用し得る観点から好ましい。
　図１０のグラフは、図２のグラフに類似しており、厚さ２０ｎｍのＧａＮ層１１ａを含む場合の図９のＨＦＥＴにおけるエネルギバンド構造を模式的に示している。
　以上のように、本発明によれば、ｐ型不純物のドーピングおよびそのｐ型不純物の活性化を必要とすることなく、簡便かつ低コストでノーマリオフ型ＨＦＥＴを提供することができる。
　１０　バッファ層、１１　アンドープＡｌｘＧａ１－ｘＮ層、１１ａ　アンドープＧａＮ層、１２　アンドープＡｌｙＧａ１－ｙＮ層、１３　アンドープＡｌｚＧａ１－ｚＮ層、２１　ソース電極、２２　ドレイン電極、２３　ショットキー障壁型ゲート電極。

Claims (6)

  1. 　ノーマリオフ型ＨＦＥＴであって、
    　厚さｔ１のアンドープＡｌｘＧａ１－ｘＮ層（１１）、
    　前記ＡｌｘＧａ１－ｘＮ層へ電気的に接続されかつ互いに隔てられて形成されたソース電極（２１）とドレイン電極（２２）、
    　前記ソース電極と前記ドレイン電極との間で前記ＡｌｘＧａ１－ｘＮ層上に形成された厚さｔ２のアンドープＡｌｙＧａ１－ｙＮ層（１２）、
    　前記ソース電極と前記ドレイン電極との間において前記ＡｌｙＧａ１－ｙＮ層の部分的領域上でメサ型に形成された厚さｔ３のアンドープＡｌｚＧａ１－ｚＮ層（１３）、および
    　前記ＡｌｚＧａ１－ｚＮ層上に形成されたショットキーバリア型ゲート電極（２３）を含み、
    　ｙ＞ｘ＞ｚおよびｔ１＞ｔ３＞ｔ２の条件を満たすことを特徴とするノーマリオフ型ＨＦＥＴ。
  2. 　ｘ－ｚ＞０．０３の条件を満たすことを特徴とする請求項１に記載のノーマリオフ型ＨＦＥＴ。
  3. 　ｔ３／ｔ２＞４の条件を満たすことを特徴とする請求項１に記載のノーマリオフ型ＨＦＥＴ。
  4. 　ゲート電極（２３）はＮｉ／Ａｕ積層、ＷＮ層、ＴｉＮ層、Ｗ層、およびＴｉ層のいずれかからなることを特徴とする請求項１に記載のノーマリオフ型ＨＦＥＴ。
  5. 　前記ＡｌｘＧａ１－ｘＮ層（１１）と前記ＡｌｙＧａ１－ｙＮ層（１２）との間に１０ｎｍ以上５０ｎｍ未満の厚さを有するアンドープＧａＮ層（１１ａ）を付加的に含むことを特徴とする請求項１に記載のノーマリオフ型ＨＦＥＴ。
  6. 　前記ＡｌｘＧａ１－ｘＮ層（１１）、前記ＡｌｙＧａ１－ｙＮ層（１２）、および前記ＡｌｚＧａ１－ｚＮ層（１３）のいずれもが、（０００１）面である上側面にＧａ原子面が現れるＧａ極性を有していることを特徴とする請求項１に記載のノーマリオフ型ＨＦＥＴ。
PCT/JP2012/051563 2011-03-04 2012-01-25 ノーマリオフ型ヘテロ接合電界効果トランジスタ Ceased WO2012120934A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201280011446.3A CN103493188B (zh) 2011-03-04 2012-01-25 常闭型异质结场效应晶体管
US13/984,340 US20130306984A1 (en) 2011-03-04 2012-01-25 Normally-off-type heterojunction field-effect transistor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-047949 2011-03-04
JP2011047949A JP5179611B2 (ja) 2011-03-04 2011-03-04 ノーマリオフ型ヘテロ接合電界効果トランジスタ

Publications (1)

Publication Number Publication Date
WO2012120934A1 true WO2012120934A1 (ja) 2012-09-13

Family

ID=46797905

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/051563 Ceased WO2012120934A1 (ja) 2011-03-04 2012-01-25 ノーマリオフ型ヘテロ接合電界効果トランジスタ

Country Status (4)

Country Link
US (1) US20130306984A1 (ja)
JP (1) JP5179611B2 (ja)
CN (1) CN103493188B (ja)
WO (1) WO2012120934A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014196187A1 (ja) 2013-06-05 2014-12-11 パナソニックＩｐマネジメント株式会社 半導体装置
JP2015002290A (ja) * 2013-06-17 2015-01-05 ウシオ電機株式会社 透明導電膜用組成物、透明電極、半導体発光素子、太陽電池
JP6023825B2 (ja) * 2015-01-14 2016-11-09 株式会社豊田中央研究所 半導体装置
JP6311668B2 (ja) * 2015-07-10 2018-04-18 株式会社デンソー 半導体装置
CN109414175B (zh) * 2016-03-10 2021-10-22 艾皮乔尼克控股有限公司 用于生理参数的非侵入式监测的微电子传感器
CN105931964A (zh) * 2016-05-13 2016-09-07 中国科学院半导体研究所 一种增强型AlGaN/GaN晶体管的制备方法
DE102017210711A1 (de) 2016-06-27 2017-12-28 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiterbauelement
WO2023028740A1 (zh) * 2021-08-30 2023-03-09 华为技术有限公司 一种氮化镓器件及其制造方法、电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230407A (ja) * 1999-12-08 2001-08-24 Matsushita Electric Ind Co Ltd 半導体装置
JP2008243881A (ja) * 2007-03-26 2008-10-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2010199321A (ja) * 2009-02-25 2010-09-09 Fujitsu Ltd 化合物半導体装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3450758B2 (ja) * 1999-09-29 2003-09-29 株式会社東芝 電界効果トランジスタの製造方法
JP4022708B2 (ja) * 2000-06-29 2007-12-19 日本電気株式会社 半導体装置
US6841809B2 (en) * 2003-04-08 2005-01-11 Sensor Electronic Technology, Inc. Heterostructure semiconductor device
US7238560B2 (en) * 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US7566918B2 (en) * 2006-02-23 2009-07-28 Cree, Inc. Nitride based transistors for millimeter wave operation
US8035130B2 (en) * 2007-03-26 2011-10-11 Mitsubishi Electric Corporation Nitride semiconductor heterojunction field effect transistor having wide band gap barrier layer that includes high concentration impurity region
US7795642B2 (en) * 2007-09-14 2010-09-14 Transphorm, Inc. III-nitride devices with recessed gates
US7915643B2 (en) * 2007-09-17 2011-03-29 Transphorm Inc. Enhancement mode gallium nitride power devices
JP2010103478A (ja) * 2008-09-25 2010-05-06 Panasonic Corp 窒化物半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230407A (ja) * 1999-12-08 2001-08-24 Matsushita Electric Ind Co Ltd 半導体装置
JP2008243881A (ja) * 2007-03-26 2008-10-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2010199321A (ja) * 2009-02-25 2010-09-09 Fujitsu Ltd 化合物半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2012186294A (ja) 2012-09-27
US20130306984A1 (en) 2013-11-21
JP5179611B2 (ja) 2013-04-10
CN103493188B (zh) 2016-06-22
CN103493188A (zh) 2014-01-01

Similar Documents

Publication Publication Date Title
JP5179611B2 (ja) ノーマリオフ型ヘテロ接合電界効果トランジスタ
JP6189235B2 (ja) 半導体装置
US8860090B2 (en) Nitride semiconductor device
JP6660631B2 (ja) 窒化物半導体デバイス
US20110012173A1 (en) Semiconductor device
JP2017073506A (ja) 窒化物半導体装置およびその製造方法
CN102239550A (zh) 场效应晶体管
JP2010287725A (ja) 半導体装置
CN104134659A (zh) 能够进行雪崩能量处理的iii族氮化物晶体管
US20150263155A1 (en) Semiconductor device
US20150263001A1 (en) Semiconductor device
JP6119215B2 (ja) 電界効果トランジスタ
JP5680223B2 (ja) ノーマリオフ型ヘテロ接合電界効果トランジスタ
JP2018157177A (ja) 窒化物半導体デバイスおよび窒化物半導体パッケージ
US9136346B2 (en) High electron mobility transistor (HEMT) capable of absorbing a stored hole more efficiently
CN106206708A (zh) 半导体装置
CN104064593A (zh) 半导体装置
JP5721782B2 (ja) 半導体装置
JP7194120B2 (ja) 窒化物半導体装置
CN106206707A (zh) 半导体装置
JP2015233098A (ja) 半導体装置およびその製造方法
KR101331650B1 (ko) 반도체 소자
JP5947233B2 (ja) 電界効果トランジスタ
JP5701721B2 (ja) 半導体装置
JP6139494B2 (ja) 窒化物半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12754326

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 13984340

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12754326

Country of ref document: EP

Kind code of ref document: A1