WO2012120871A1 - 半導体基板、半導体装置および半導体基板の製造方法 - Google Patents

半導体基板、半導体装置および半導体基板の製造方法 Download PDF

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秦　雅彦
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/27—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials

Definitions

  • the present invention relates to a semiconductor substrate, a semiconductor device, and a method for manufacturing a semiconductor substrate.
  • Patent Document 1 describes a hybrid magnetic sensor in one package. InSb, InAs, GaSb, GaAs, GaAsSb, InAsSb, InGaAs, InGaSb, InGaAsSb, InP, InGaP, InAsP, InGaAsP, InN, GaN, and InGaN are described as materials constituting the sensor portion of the magnetic sensor. Patent Document 1 Japanese Patent Application Laid-Open No. 2004-158668
  • An object of the present invention is to provide a semiconductor substrate suitable for manufacturing a p-type carrier Hall element having sufficient sensitivity.
  • a base substrate in which all or part of the surface is a silicon crystal surface, and an opening that is located on the base substrate and reaches the silicon crystal surface. And an inhibitor that inhibits crystal growth, a first crystal layer located on the silicon crystal surface exposed by the opening, and a pair of first metals located on the first crystal layer and disposed apart from each other And a pair of second metal layers positioned on the first crystal layer and spaced apart from each other, a first shortest line connecting each of the pair of first metal layers, and a pair of second metal layers Provided is a semiconductor substrate in which the second shortest line connecting each of the metal layers intersects or twists.
  • the shape of the first crystal layer viewed from the upper surface side may be a quadrilateral.
  • the direction of the first shortest line is equal to the direction of the first diagonal line of the first crystal layer viewed from the upper surface side.
  • the direction of the two shortest lines is preferably equal to the direction of the second diagonal line different from the first diagonal line in the first crystal layer as viewed from the upper surface side.
  • the first crystal layer is a p-type semiconductor.
  • the first crystal layer is preferably Si x Ge 1-x (0 ⁇ x ⁇ 1).
  • a second crystal layer made of a III-V compound semiconductor may be further provided between the first crystal layer and the first metal layer or the second metal layer.
  • the silicon crystal plane at the bottom of the opening means the silicon crystal plane exposed by the opening.
  • the semiconductor substrate includes the first crystal layer as a carrier transport layer, the pair of first metal layers as a pair of main current electrodes, and the pair of second metal layers as a pair.
  • a semiconductor device having a Hall element as a pair of detection electrodes is provided.
  • the inhibitor may have another opening at a position different from the opening where the Hall element is located.
  • the semiconductor device is located at the first crystal layer located at the other opening and the other opening.
  • An active element having the first crystal layer as an active layer may be further included, and the Hall element and the active element may be connected to each other by wiring located on the inhibitor.
  • the inhibitor may have another opening at a position different from the opening where the Hall element is located.
  • the semiconductor device includes the first crystal layer located in the other opening and the other opening. There may be further provided another crystal layer formed on the first crystal layer positioned, and an active element having the other crystal layer as an active layer, and the Hall element and the active element are provided on the inhibitor. They may be connected to each other by wiring located at the positions.
  • a step of forming an inhibitor on a base substrate whose whole or part of the surface is a silicon crystal plane a step of forming an opening reaching the silicon crystal plane in the inhibitor, A step of forming a first crystal layer on the silicon crystal surface exposed by the opening by an epitaxial growth method, a step of forming a metal layer on the upper surface of the inhibitor and the first crystal layer, and patterning the metal layer, Forming a main current electrode and a pair of detection electrodes.
  • a pair of main current electrodes and a pair of detection electrodes may be formed in an intersecting relationship or a twisted positional relationship.
  • the plane of the semiconductor substrate 100 is shown.
  • a cross section of a semiconductor substrate 100 is shown.
  • a cross section in the manufacturing process of the semiconductor substrate 100 is shown.
  • a cross section in the manufacturing process of the semiconductor substrate 100 is shown.
  • the cross section of the semiconductor substrate 200 is shown.
  • a cross section of a semiconductor substrate 300 is shown.
  • the microscope picture of the semiconductor substrate of an Example is shown.
  • the current-voltage characteristic of the Hall element of an Example is shown.
  • FIG. 1A shows a plane of the semiconductor substrate 100.
  • FIG. 1B shows a cross section of the semiconductor substrate 100. The cross section shown in FIG. 1B is a cross section taken along the line AA in the plane shown in FIG. 1A.
  • the semiconductor substrate 100 includes a base substrate 102, an inhibitor 104, a first crystal layer 106, a pair of first metal layers 110, and a second metal layer 112.
  • the base substrate 102 has a silicon crystal surface 102a entirely or partially.
  • the substrate whose surface is entirely or partially made of silicon crystal include a silicon substrate and an SOI (Silicon-on-Insulator) substrate.
  • a silicon substrate is preferable as the base substrate 102.
  • a substrate whose surface is entirely or partially silicon crystal it is not necessary to use an expensive compound semiconductor crystal substrate.
  • an existing manufacturing apparatus and an existing manufacturing process used in a silicon wafer process can be used, and a substrate having a larger diameter than that of a compound semiconductor substrate can be used. Therefore, the manufacturing cost of the semiconductor substrate 100 can be reduced.
  • the inhibitor 104 is located on the base substrate 102 and has an opening 104a that reaches the silicon crystal surface 102a. Inhibitor 104 inhibits crystal growth. Examples of the inhibitor 104 include silicon oxide, silicon nitride, silicon oxynitride, and aluminum oxide.
  • the size of the opening 104a is desirably 1 ⁇ m to 100 ⁇ m, more desirably 5 to 50 ⁇ m, and particularly preferably 30 ⁇ m.
  • the “size of the opening 104a” is the length of one side when the region of the base substrate 102 exposed by the opening 104a is a square, and the length of the short side when the region is a rectangle. In the case of a shape, it is the length of the minor axis, and in the case of a circle, it is the diameter.
  • the first crystal layer 106 is located on the silicon crystal surface 102a exposed through the opening 104a.
  • the first crystal layer 106 is preferably made of SiGeCSn, and is preferably made of Si x Ge 1-x (0 ⁇ x ⁇ 1). Examples of the first crystal layer 106 include SiGe, SiC, SiCGe, and the like.
  • the first crystal layer 106 is more preferably made of Ge. Since the first crystal layer 106 is formed inside the small opening 104a of 30 ⁇ m or less, the first crystal layer 106 has few crystal defects and is often formed without defects. As a result, the quality of the first crystal layer 106 is improved, and when the second crystal layer is formed on the first crystal layer 106, defects in the second crystal layer are reduced or eliminated, Quality can be improved.
  • the first crystal layer 106 may be grown directly on the silicon crystal surface 102a, or may be grown via a Si buffer layer or a SiGe buffer layer.
  • the first crystal layer 106 protrudes from the surface of the inhibitor 104 opposite to the surface in contact with the base substrate 102. That is, the thickness of the first crystal layer 106 is larger than the thickness of the inhibitor 104.
  • the first crystal layer 106 has a metal contact surface in contact with the pair of first metal layers 110 or the pair of second metal layers 112 between a surface in contact with the inhibitor 104 and a surface opposite to the surface in contact with the base substrate 102.
  • the metal contact surface may have an inclination with respect to the stacking direction of the first crystal layer 106.
  • the metal contact surface may have a surface parallel to a surface where the first crystal layer 106 is in contact with the inhibitor 104 and a surface parallel to a surface where the first crystal layer 106 is in contact with the base substrate 102.
  • the first crystal layer 106 may be recessed with respect to the surface of the inhibitor 104 opposite to the surface in contact with the base substrate 102. That is, the thickness of the first crystal layer 106 may be smaller than the thickness of the inhibitor 104. Also in this case, the first crystal layer 106 includes the pair of first metal layers 110 or the pair of second metal layers 112 between the surface in contact with the inhibitor 104 and the surface opposite to the surface in contact with the base substrate 102. It has a metal contact surface in contact.
  • the first crystal layer 106 can be a p-type semiconductor. By using a p-type semiconductor, a p-type carrier Hall element can be formed.
  • the pair of first metal layers 110 are positioned on the first crystal layer 106, and the first metal layers 110 are arranged apart from each other.
  • the pair of second metal layers 112 are located on the first crystal layer 106, and the respective second metal layers 112 are disposed apart from each other.
  • the first shortest line 110a that connects each of the pair of first metal layers 110 and the second shortest line 112a that connects each of the pair of second metal layers 112 are in an intersecting relationship or a twisted positional relationship.
  • the first shortest line 110a and the second shortest line 112a may be in the same plane, and the first shortest line 110a and the second shortest line 112a are in different planes and are not parallel to each other. , May be in a twisted relationship.
  • the semiconductor substrate 100 can be It functions as a Hall element of the mold.
  • the metal layer is, for example, a single layer of Au, AuGe, or Ni or a laminate of two or more thereof.
  • the first shortest line 110a and the second shortest line 112a preferably intersect at an angle of approximately 90 ° when viewed from above the plane on which the first metal layer 110 or the second metal layer 112 is formed.
  • the shape of the first crystal layer 106 viewed from the upper surface side is, for example, a quadrilateral.
  • the shape of the first crystal layer 106 viewed from the upper surface side may be a square.
  • the direction of the first shortest line 110a that connects each of the pair of first metal layers 110 is, for example, the same as the direction of the first diagonal line that is one of the two diagonal lines of the first crystal layer 106 viewed from the upper surface side.
  • the direction of the second shortest line 112a connecting each of the pair of second metal layers 112 is equal to the direction of the second diagonal line different from the first diagonal line among the two diagonal lines of the first crystal layer 106 viewed from the upper surface side.
  • the shape of the first metal layer 110 and the second metal layer 112 viewed from the upper surface side is a quadrilateral.
  • the shapes of the first metal layer 110 and the second metal layer 112 viewed from the upper surface side may be square.
  • a region where each of the first metal layer 110 and the second metal layer 112 overlaps the first crystal layer 106 is a quadrilateral when viewed from the upper surface side.
  • the first crystal layer 106, the first metal layer 110, and the second metal layer 112 have a square shape when viewed from the upper surface side, and when viewed from the upper surface side, the first metal layer 110 and the second metal layer 112 each have the first shape.
  • a region overlapping with one crystal layer 106 may be a square.
  • the region where each of the first metal layer 110 and the second metal layer 112 overlaps the first crystal layer 106 is formed in a quadrilateral region at the four corners of the first crystal layer 106.
  • the pair of first metal layers 110 and the pair of second metal layers 112 are formed in the quadrangular regions at the four corners of the first crystal layer 106 and the inhibitor 104, so that the first crystal layer 106 is minute. Even in this case, the first metal layer 110 and the second metal layer 112 can be easily formed.
  • the first crystal layer 106 is a carrier transport layer
  • the pair of first metal layers 110 is a pair of main current electrodes
  • the pair of second metal layers 112 is a pair of detection electrodes.
  • other semiconductor substrates described below can also function as Hall elements.
  • the pair of first metal layers 110 and the pair of second metal layers 112 include the first shortest line 110 a that connects the pair of first metal layers 110 and the pair of second metal layers 112. Since the second shortest line 112a that connects the two intersects each other or has a twisted positional relationship, a Hall element in the semiconductor device can be configured. And since the said Hall element has a p-type carrier, a p-type Hall element can be comprised. Furthermore, since the crystal quality of the first crystal layer 106 is good, high sensitivity can be realized even with a p-type carrier Hall element.
  • FIGS. 2 and 3 show cross sections of the semiconductor substrate 100 in the manufacturing process.
  • the inhibitor 104 is formed on the base substrate 102, and the opening 104 a reaching the silicon crystal surface 102 a is formed in the inhibitor 104.
  • a first crystal layer 106 made of Si x Ge 1-x (0 ⁇ x ⁇ 1) is formed on the silicon crystal surface 102a exposed through the opening 104a by an epitaxial growth method.
  • a CVD (Chemical Vapor Deposition) method or a MOCVD (Metal Organic Chemical Vapor Deposition) method can be used.
  • GeH 4 (germane) can be used as the Ge source
  • SiH 4 (silane) or Si 2 H 6 (disilane) can be used as the Si source.
  • MOCVD tBuGe (tertiary butyl germane) is used for the Ge source
  • TMeSi tetramethylsilane
  • SiSource trimethylindium
  • TMGa trimethylgallium
  • TMAl trimethylaluminum
  • AsH 3 arsine
  • PH 3 phosphine
  • NH 3 ammonia
  • TMSb Trimethylantimony
  • Hydrogen can be used as the carrier gas.
  • the reaction temperature is preferably in the range of 300 ° C to 1100 ° C, more preferably in the range of 450 to 750 ° C.
  • the preferred reaction temperature varies depending on the composition of crystals formed by the epitaxial growth method.
  • the thickness of the epitaxial growth layer can be controlled by appropriately selecting the reaction time.
  • a metal layer is formed on the top surfaces of the inhibitor 104 and the first crystal layer 106, and the metal layer is patterned to form a pair of first metal layers 110 and a pair of second layers.
  • a metal layer 112 is formed. In this way, the semiconductor substrate 100 shown in FIGS. 1A and 1B can be manufactured.
  • the first crystal layer 106 is preferably annealed.
  • the first crystal layer 106 with good crystal quality is obtained by annealing.
  • an insulator may be embedded in the trace of etching (patterning) the metal layer. Examples of the insulator in this case include silicon oxide, silicon nitride, silicon oxynitride, and aluminum oxide.
  • FIG. 4 shows a cross section of the semiconductor substrate 200.
  • the semiconductor substrate 200 includes a second crystal layer 202 in addition to the members of the semiconductor substrate 100.
  • the second crystal layer 202 is located between the first crystal layer 106 and the first metal layer 110 or the second metal layer 112.
  • the second crystal layer 202 is made of a III-V group compound semiconductor.
  • the second crystal layer 202 may be made of InGaAlAsPNSb, and preferably made of InGaAlAsP. Examples of the second crystal layer 202 include GaAs, InSb, InAs, GaP, InP, GaN, InN, and AlN. Since the second crystal layer 202 is formed on the first crystal layer 106 having good crystallinity, the second crystal layer 202 has few crystal defects and is often formed without defects.
  • the second crystal layer 202 is preferably lattice-matched or pseudo-lattice-matched with the first crystal layer 106.
  • the second crystal layer 202 with good crystallinity can be obtained by lattice matching or pseudo-lattice matching with the first crystal layer 106 with good crystallinity.
  • the first crystal layer 106 is Ge
  • the second crystal layer 202 is preferably GaAs, InGaAs, InGaAsP, or InGaAsN that is lattice-matched or pseudo-lattice-matched with the first crystal layer 106.
  • the second crystal layer 202 can be a crystal lattice-matched or pseudo-lattice-matched with GaAs.
  • the second crystal layer 202 formed on the high quality Ge crystal is preferable because it becomes a higher quality crystal.
  • the second crystal layer 202 may be two crystal layers having different compositions. By making the band gaps of the two crystal layers different from each other, a hetero barrier can be formed at the interface between the two crystal layers. The layer for generating carriers and the layer for moving carriers can be separated from each other with the hetero barrier as a boundary. Therefore, higher carrier mobility can be obtained. As a result, a Hall element with further improved sensitivity can be obtained.
  • the second crystal layer 202 may be composed of three or more crystal layers.
  • a quantum well can be formed by these three or more crystal layers, and higher mobility can also be obtained by reducing the impurity atom concentration of the quantum well layer. Thereby, a Hall element with further improved sensitivity can be obtained.
  • a Hall element having a sufficiently high mobility of the p-type carrier can be obtained. Therefore, a complementary circuit can be configured by combining a Hall element of a p-type carrier and a Hall element of an n-type carrier.
  • FIG. 5 shows a cross section of the semiconductor substrate 300.
  • the inhibitor 104 has another opening 104b at a position different from the opening 104a where the Hall element is located, and has the first crystal layer 106 inside the other opening 104b.
  • active elements are formed in which the other crystal layer 108 and the other crystal layer 302 formed on the first crystal layer 106 located in the other opening 104b are active layers.
  • the Hall element and the active element are connected to each other by a wiring 304 positioned on the inhibitor 104.
  • the wiring 304 is separated from the first crystal layer 106 and the other crystal layer 108 located in the other opening 104 b by the insulating layer 306.
  • active elements include HEMT (High Electron Mobility Transistor).
  • the first crystal layer 106 is Ge
  • the crystal layer 108 is i-GaAs (intrinsic gallium arsenide)
  • the crystal layer 302 is n-AlGaAs (n-type aluminum gallium arsenide)
  • the crystal layer 108 and the crystal A HEMT having the layer 302 as an active layer can be formed.
  • HBT Heterojunction Bipolar Transistor
  • Ge is formed as the first crystal layer 106, and three or more crystal layers are stacked on the first crystal layer 106.
  • n + -GaAs high impurity concentration n-type gallium arsenide
  • n-GaAs n-type gallium arsenide
  • p + as a base layer.
  • n + -InGaAs high impurity concentration p-type gallium arsenide
  • emitter layer n-InGaP n-type indium gallium arsenide
  • sub-emitter layer n + -GaAs high impurity concentration n-type gallium arsenide
  • emitter contact layer By forming some n + -InGaAs (high impurity concentration n-type indium gallium arsenide), an HBT functioning as an active element can be formed.
  • HBT a sub-collector layer made of n + -GaAs, a collector layer made of n-GaAs, a base layer made of p + -GaAs, an emitter layer made of n-InGaP, a sub-emitter layer made of n + -GaAs,
  • HBT having an emitter contact layer made of n + -InGaAs in this order is mentioned.
  • Other active elements include HFETs (hetero-field effect transistors) and the like.
  • the first crystal layer 106 may be an active layer of the active element.
  • the conductivity of the first crystal layer 106 is adjusted by introducing impurity atoms, and an FET (Field Effect Transistor) in which the first crystal layer 106 serves as a channel can be formed.
  • the first crystal layer 106 in this case include Ge and p-type Ge. By using p-type Ge for the first crystal layer 106, a p-type FET can be formed as an active element.
  • n-channel MOSFET Metal-Oxide-Semiconductor FET
  • a p-channel MOSFET is formed in Ge as the first crystal layer 106 to form a CMOSFET (Complementary MOSFET).
  • the n-channel MOSFET on the base substrate 102, the p-channel MOSFET on the first crystal layer 106, and the Hall element may be connected to each other by the wiring 304.
  • the Hall element and the CMOS device CMOSFET
  • a magnetic sensor array can be formed by arranging units in which Hall elements and CMOS devices are combined in a plane.
  • a Hall element made of Ge and a CMOS device a Ge layer selectively grown similarly to the Hall element can be used as a p-type channel. Since Ge has high mobility of p-type carriers, a CMOS device can also be increased in speed, which is preferable. Furthermore, a CMOS device is preferable because of its low power consumption.
  • an active element for example, CMOSFET
  • a Hall element made of Ge are formed by a selective growth method
  • the growth of Ge and the subsequent heating are performed on an active element that has already been formed (for example, an n-channel type on the base substrate 102).
  • MOSFET is preferably performed at a temperature that does not cause thermal degradation.
  • first crystal layer 106 positioned in the opening 104a and the first crystal layer 106 positioned in the opening 104b may be simultaneously formed by the same epitaxial growth process.
  • the process of forming the Hall element and the active element can be simplified, and the manufacturing cost can be reduced.
  • a single base substrate 102 can be integrated with Hall elements and active elements such as transistors. For example, it can be used for applications such as amplifying a signal from a Hall element with an active element such as a transistor.
  • a plurality of the above Hall element configurations can be provided on the single base substrate 102.
  • a plurality of active elements such as a Hall element and a transistor shown in FIG.
  • a silicon oxide layer was formed on a silicon substrate by a thermal oxidation method, and an opening of 30 ⁇ m ⁇ (a square having a side length of 30 ⁇ m) was formed in the silicon oxide layer by photolithography and etching.
  • a Ge layer having a thickness of 1 ⁇ m was formed in the opening by an epitaxial growth method.
  • the Ge layer was annealed for 10 cycles by a cycle annealing method in which two-stage annealing at 800 ° C. and 680 ° C. was repeated.
  • a metal layer composed of a Ti layer and an Au layer was formed by a vacuum deposition method with a thickness of 100 mm and a thickness of 2500 mm, respectively.
  • the metal layer was patterned to form a main current electrode and a detection electrode.
  • FIG. 6 is a photomicrograph of the created Hall element observed from above.
  • a and C are main current electrodes, and B and D are detection electrodes.
  • the respective metal layers are 8 ⁇ m apart from each other.
  • FIG. 7 shows current-voltage characteristics of the created Hall element. Schottky characteristics were not observed, and ohmic characteristics could be observed.
  • the resistivity is 2.00 ⁇ 0.05 [ ⁇ m]
  • the Hall coefficient is 0.060 ⁇ 0.005
  • the mobility is 303 ⁇ 13 [cm 2 / Vs]
  • the carrier density was 1.0 ⁇ 0.1 ⁇ 10 20 [cm ⁇ 3 ].
  • a device in which a Hall element and a CMOSFET as an active element are monolithically formed on the same substrate can be manufactured by the following method. That is, a substrate having an n-channel MOSFET formed on a part of an Si substrate is prepared, and the substrate surface is covered with an insulating layer made of SiO 2 . Portion forming a p-channel type MOSFET, and the SiO 2 of a portion forming a Hall element was removed using a photolithography method, to expose the Si substrate surface to form an opening. The substrate is set in a CVD apparatus, Ge is selectively grown on the opening using GeH 4 as a raw material, and then annealing for improving the crystal quality is performed.
  • An electrode is formed by vapor deposition on the Ge crystal where the Hall element is to be formed.
  • an oxide layer serving as a gate insulating layer is formed on the Ge crystal where a p-type MOSFET is to be formed, and the elements are connected by wiring.
  • the Hall element and the CMOS element can be formed monolithically on the same substrate.
  • first element such as a layer, a region or a substrate
  • first element is located directly on the second element.
  • first element is indirectly positioned on the second element with other elements interposed between the first element and the second element.
  • silicon crystal plane exposed through the opening refers to the silicon crystal plane at the bottom of the opening.

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Abstract

　表面の全部または一部がシリコン結晶面であるベース基板と、ベース基板の上に位置し、シリコン結晶面に達する開口を有し、結晶の成長を阻害する阻害体と、開口により露出するシリコン結晶面の上に位置する第１結晶層と、第１結晶層の上に位置し、互いに離して配置した一対の第１金属層と、第１結晶層の上に位置し、互いに離して配置した一対の第２金属層と、を有し、一対の第１金属層のそれぞれを結ぶ第１最短線と、一対の第２金属層のそれぞれを結ぶ第２最短線とが、交わる関係、または、ねじれの位置関係にある半導体基板を提供する。

Description

半導体基板、半導体装置および半導体基板の製造方法
　本発明は、半導体基板、半導体装置および半導体基板の製造方法に関する。
　特許文献１には、ワンパッケージ化されたハイブリッド磁気センサが記載されている。当該磁気センサのセンサ部を構成する材料として、ＩｎＳｂ、ＩｎＡｓ、ＧａＳｂ、ＧａＡｓ、ＧａＡｓＳｂ、ＩｎＡｓＳｂ、ＩｎＧａＡｓ、ＩｎＧａＳｂ、ＩｎＧａＡｓＳｂ、ＩｎＰ、ＩｎＧａＰ、ＩｎＡｓＰ、ＩｎＧａＡｓＰ、ＩｎＮ、ＧａＮおよびＩｎＧａＮが記載されている。
　特許文献１　特開２００４－１５８６６８号公報
　十分な感度を有したホール素子の製造に適した半導体基板が求められている。ｎ型キャリアのホール素子に比べると、ｐ型キャリアのホール素子が用いられる機会は少ない。これはｐ型キャリアの移動度が十分高いものでないことに起因すると思われる。ｐ型キャリアのホール素子があると、ｎ型キャリアのホール素子とともに相補型の回路が構成でき、バリエーションに富んだ回路構成が可能になる。本発明の目的は、十分な感度を有したｐ型キャリアのホール素子の製造に適した半導体基板を提供することにある。
　上記課題を解決するために、本発明の第１の態様においては、表面の全部または一部がシリコン結晶面であるベース基板と、ベース基板の上に位置し、シリコン結晶面に達する開口を有し、結晶の成長を阻害する阻害体と、開口により露出するシリコン結晶面の上に位置する第１結晶層と、第１結晶層の上に位置し、互いに離して配置した一対の第１金属層と、第１結晶層の上に位置し、互いに離して配置した一対の第２金属層と、を有し、一対の第１金属層のそれぞれを結ぶ第１最短線と、一対の第２金属層のそれぞれを結ぶ第２最短線とが、交わる関係、または、ねじれの位置関係にある半導体基板を提供する。上面側から見た第１結晶層の形状は四辺形であってもよく、この場合、第１最短線の方向は、上面側から見た第１結晶層の第１対角線の方向と等しく、第２最短線の方向は、上面側から見た第１結晶層における第１対角線と異なる第２対角線の方向と等しいことが好ましい。第１結晶層はｐ型半導体である。第１結晶層は、ＳｉｘＧｅ１－ｘ（０≦ｘ＜１）であることが好ましい。第１結晶層と第１金属層または第２金属層との間に、ＩＩＩ－Ｖ族化合物半導体からなる第２結晶層をさらに有してもよい。なお、開口の底部のシリコン結晶面は、開口により露出されたシリコン結晶面を意味する。
　本発明の第２の態様においては、上記した半導体基板を有し、第１結晶層をキャリア移動層とし、一対の第１金属層を一対の主電流用電極とし、一対の第２金属層を一対の検出電極とするホール素子を有する半導体装置を提供する。阻害体が、ホール素子の位置する開口とは異なる位置に他の開口を有してもよく、この場合、半導体装置は、他の開口に位置する第１結晶層と、他の開口に位置する第１結晶層を活性層とする能動素子と、をさらに有してよく、ホール素子と能動素子とが、阻害体の上に位置する配線で相互に接続されてもよい。あるいは、阻害体が、ホール素子の位置する開口とは異なる位置に他の開口を有してもよく、この場合、半導体装置は、他の開口に位置する第１結晶層と、他の開口に位置する第１結晶層の上に形成された他の結晶層と、他の結晶層を活性層とする能動素子と、をさらに有してよく、ホール素子と能動素子とが、阻害体の上に位置する配線で相互に接続されてもよい。
　本発明の第３の態様においては、表面の全部または一部がシリコン結晶面であるベース基板上に阻害体を形成するステップと、阻害体に、シリコン結晶面に達する開口を形成するステップと、開口により露出するシリコン結晶面に、第１結晶層をエピタキシャル成長法により形成するステップと、阻害体および第１結晶層の上面に、金属層を成膜するステップと、金属層をパターニングして、一対の主電流用電極と一対の検出電極を形成するステップと、を有する半導体基板の製造方法を提供する。一対の主電流用電極と一対の検出電極を形成するステップにおいて、一対の主電流用電極のそれぞれの電極を結ぶ直線の方向と、一対の検出電極のそれぞれの電極を結ぶ直線の方向とを、交わる関係、または、ねじれの位置関係にして、一対の主電流用電極と一対の検出電極とを形成してもよい。
半導体基板１００の平面を示す。 半導体基板１００の断面を示す。 半導体基板１００の製造過程における断面を示す。 半導体基板１００の製造過程における断面を示す。 半導体基板２００の断面を示す。 半導体基板３００の断面を示す。 実施例の半導体基板の顕微鏡写真を示す。 実施例のホール素子の電流電圧特性を示す。
　図１Ａは、半導体基板１００の平面を示す。図１Ｂは、半導体基板１００の断面を示す。図１Ｂに示す断面は、図１Ａに示す平面におけるＡ－Ａ線断面である。半導体基板１００は、ベース基板１０２と、阻害体１０４と、第１結晶層１０６と、一対の第１金属層１１０と、第２金属層１１２と、を有する。
　ベース基板１０２は、表面の全部または一部がシリコン結晶面１０２ａである。表面の全部または一部がシリコン結晶である基板として、シリコン基板またはＳＯＩ（Silicon on Insulator）基板が挙げられる。ベース基板１０２としてシリコン基板が好ましい。ベース基板１０２として表面の全部または一部がシリコン結晶である基板を用いることで、高価な化合物半導体結晶基板を用いる必要がない。また、ベース基板１０２としてシリコン基板を用いることで、シリコンウェハプロセスで用いられている既存の製造装置および既存の製造プロセスが利用でき、更に化合物半導体基板に比べて大口径の基板を用いことができるので、半導体基板１００の製造コストを低くすることができる。
　阻害体１０４は、ベース基板１０２の上に位置し、シリコン結晶面１０２ａに達する開口１０４ａを有する。阻害体１０４は、結晶の成長を阻害する。阻害体１０４として、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム等が挙げられる。開口１０４ａのサイズは、望ましくは１μｍ～１００μｍ、さらに望ましくは、５～５０μｍ、特に３０μｍが好ましい。ここで、「開口１０４ａのサイズ」とは、開口１０４ａにより露出されるベース基板１０２の領域が正方形の場合はその一辺の長さであり、長方形の場合はその短辺の長さであり、楕円形の場合はその短軸の長さであり、円形の場合はその直径である。
　第１結晶層１０６は、開口１０４ａにより露出するシリコン結晶面１０２ａの上に位置する。第１結晶層１０６は、ＳｉＧｅＣＳｎからなることが好ましく、ＳｉｘＧｅ１－ｘ（０≦ｘ＜１）からなることが好ましい。第１結晶層１０６として、たとえば、ＳｉＧｅ、ＳｉＣ、ＳｉＣＧｅ等が挙げられる。第１結晶層１０６は、さらに好ましくはＧｅからなる。第１結晶層１０６は、３０μｍ以下の小さな開口１０４ａの内部に形成されるので、結晶欠陥が少なく、多くの場合無欠陥で形成される。この結果、第１結晶層１０６の品質が高まるとともに、第１結晶層１０６の上に第２結晶層が形成される場合に、第２結晶層の欠陥を少なくしあるいは無くし、第２結晶層の品質を高めることができる。第１結晶層１０６は、シリコン結晶面１０２ａの上に直接成長させてもよく、Ｓｉバッファ層またはＳｉＧｅバッファ層を介して成長させてもよい。
　第１結晶層１０６は、阻害体１０４におけるベース基板１０２と接する面と反対の面に対して突出している。つまり、第１結晶層１０６の厚みは、阻害体１０４の厚みよりも大きい。第１結晶層１０６は、阻害体１０４に接する面と、ベース基板１０２に接する面の反対面との間に、一対の第１金属層１１０または一対の第２金属層１１２と接する金属接触面を有する。当該金属接触面は、第１結晶層１０６の積層方向に対して傾斜を有してもよい。当該金属接触面は、第１結晶層１０６が阻害体１０４に接する面と平行な面と、第１結晶層１０６がベース基板１０２に接する面と平行な面とを有してもよい。
　第１結晶層１０６は、阻害体１０４におけるベース基板１０２と接する面と反対の面に対して凹んでいてもよい。つまり、第１結晶層１０６の厚みは、阻害体１０４の厚みより小さくてもよい。この場合においても、第１結晶層１０６は、阻害体１０４に接する面と、ベース基板１０２に接する面の反対面との間に、一対の第１金属層１１０または一対の第２金属層１１２と接する金属接触面を有する。
　第１結晶層１０６は、ｐ型半導体とすることができる。ｐ型半導体とすることでｐ型キャリアのホール素子が構成できる。
　一対の第１金属層１１０は、第１結晶層１０６の上に位置し、それぞれの第１金属層１１０は互いに離して配置される。一対の第２金属層１１２は、第１結晶層１０６の上に位置し、それぞれの第２金属層１１２は互いに離して配置される。一対の第１金属層１１０のそれぞれを結ぶ第１最短線１１０ａと、一対の第２金属層１１２のそれぞれを結ぶ第２最短線１１２ａとは、交わる関係、または、ねじれの位置関係にある。つまり、第１最短線１１０ａと第２最短線１１２ａとは、同一平面上で交わる関係にあってもよく、第１最短線１１０ａと第２最短線１１２ａとがそれぞれ異なる平面にあるとともに互いに平行でない、ねじれの関係にあってもよい。このような関係を有することで、一対の第１金属層１１０および一対の第２金属層１１２の何れか一方を主電流用電極、他方を検出電極とした場合に、半導体基板１００は、ファンデアポー型のホール素子として機能する。金属層は、たとえばＡｕ、ＡｕＧｅ、Ｎｉの単層またはこれらの２以上の積層である。
　なお、第１最短線１１０ａと第２最短線１１２ａとは、第１金属層１１０または第２金属層１１２が形成された平面の上方から見て、略９０°の角度で交差することが好ましい。第１最短線１１０ａと第２最短線１１２ａとが略９０°の角度で交差するように１金属層１１０および第２金属層１１２を配置することで、ホール素子として形成した場合の磁気検出感度を高めることができる。
　上面側から見た第１結晶層１０６の形状は、例えば四辺形である。上面側から見た第１結晶層１０６の形状は、正方形であってもよい。一対の第１金属層１１０のそれぞれを結ぶ第１最短線１１０ａの方向は、一例として、上面側から見た第１結晶層１０６の２つの対角線の１つである第１対角線の方向と等しい。一対の第２金属層１１２のそれぞれを結ぶ第２最短線１１２ａの方向は、上面側から見た第１結晶層１０６の２つの対角線のうち第１対角線と異なる第２対角線の方向と等しい。
　一例として、第１金属層１１０および第２金属層１１２の上面側から見た形状は四辺形である。第１金属層１１０および第２金属層１１２の上面側から見た形状は正方形であってもよい。上面側から見て、第１金属層１１０および第２金属層１１２のそれぞれが第１結晶層１０６と重なっている領域は四辺形である。第１結晶層１０６、第１金属層１１０および第２金属層１１２の上面側から見た形状が正方形であり、上面側から見て、第１金属層１１０および第２金属層１１２のそれぞれが第１結晶層１０６と重なっている領域が正方形であってもよい。
　上記の構成において、第１金属層１１０および第２金属層１１２のそれぞれが第１結晶層１０６と重なっている領域は、第１結晶層１０６の四隅の四辺形の領域に形成される。一対の第１金属層１１０および一対の第２金属層１１２が、第１結晶層１０６の四隅の四辺形の領域と阻害体１０４とに形成されることにより、第１結晶層１０６が微小である場合にも、第１金属層１１０および第２金属層１１２を容易に形成することができる。
　上記した半導体基板１００は、半導体装置において、第１結晶層１０６をキャリア移動層とし、一対の第１金属層１１０を一対の主電流用電極とし、一対の第２金属層１１２を一対の検出電極とするホール素子として機能させることができる。なお、以降に説明する他の半導体基板についても、同様にホール素子として機能させることができる。
　半導体基板１００によれば、一対の第１金属層１１０および一対の第２金属層１１２が、一対の第１金属層１１０のそれぞれを結ぶ第１最短線１１０ａと、一対の第２金属層１１２のそれぞれを結ぶ第２最短線１１２ａとが、交わる関係、または、ねじれの位置関係にあるため、半導体装置におけるホール素子を構成できる。そして、当該ホール素子は、ｐ型キャリアを有するため、ｐ型のホール素子が構成できる。さらに、第１結晶層１０６の結晶品質が良好であるため、ｐ型キャリアのホール素子であっても高い感度を実現できる。
　図２および図３は、半導体基板１００の製造過程における断面を示す。図２に示すように、ベース基板１０２上に阻害体１０４を形成し、阻害体１０４に、シリコン結晶面１０２ａに達する開口１０４ａを形成する。次に、図３に示すように、開口１０４ａにより露出するシリコン結晶面１０２ａの上に、ＳｉｘＧｅ１－ｘ（０≦ｘ＜１）からなる第１結晶層１０６をエピタキシャル成長法により形成する。
　第１結晶層１０６および後述する第２結晶層２０２のエピタキシャル成長には、ＣＶＤ（Chemical Vapor Deposition）法またはＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を利用することができる。ＣＶＤ法においてＧｅソースにはＧｅＨ４（ゲルマン）を、ＳｉソースにはＳｉＨ４（シラン）またはＳｉ２Ｈ６（ジシラン）を用いることができる。ＭＯＣＶＤ法において、ＧｅソースにはｔＢｕＧｅ（ターシャリブチルゲルマン）を、ＳｉソースにはＴＭｅＳｉ（テトラメチルシラン）を、ＩｎソースにはＴＭＩｎ（トリメチルインジウム）を、ＧａソースにはＴＭＧａ（トリメチルガリウム）を、ＡｌソースにはＴＭＡｌ（トリメチルアルミニウム）を、ＡｓソースにはＡｓＨ３（アルシン）を、ＰソースにはＰＨ３（ホスフィン）を、ＮソースにはＮＨ３（アンモニア）を、ＳｂソースにはＴＭＳｂ（トリメチルアンチモン）を用いることができる。キャリアガスには水素を用いることができる。反応温度は、３００℃から１１００℃の範囲内であることが好ましく、好ましくは４５０から７５０℃の範囲内であることがさらに好ましい。好ましい反応温度はエピタキシャル成長法により形成する結晶の組成により異なる。反応時間を適宜選択することでエピタキシャル成長層の厚さを制御することができる。
　第１結晶層１０６の形成の後、阻害体１０４および第１結晶層１０６の上面に、金属層を成膜し、当該金属層をパターニングして、一対の第１金属層１１０および一対の第２金属層１１２を形成する。このようにして図１Ａおよび図１Ｂに示す半導体基板１００を製造することができる。
　なお、第１結晶層１０６をアニールすることが好ましい。アニールすることによって結晶品質の良好な第１結晶層１０６が得られる。また、金属層をエッチング（パターニング）した跡に絶縁体を埋め込んでも良い。この場合の絶縁体として、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム等が挙げられる。
　図４は、半導体基板２００の断面を示す。半導体基板２００は、半導体基板１００の部材に加え、第２結晶層２０２を有する。第２結晶層２０２は、第１結晶層１０６と第１金属層１１０または第２金属層１１２との間に位置する。第２結晶層２０２は、ＩＩＩ－Ｖ族化合物半導体からなる。第２結晶層２０２はＩｎＧａＡｌＡｓＰＮＳｂからなるものであってよく、好ましくはＩｎＧａＡｌＡｓＰからなる。第２結晶層２０２として、ＧａＡｓ、ＩｎＳｂ、ＩｎＡｓ、ＧａＰ、ＩｎＰ、ＧａＮ、ＩｎＮ、ＡｌＮ等が挙げられる。第２結晶層２０２は、結晶性のよい第１結晶層１０６の上に形成されるので、結晶欠陥が少なく、多くの場合無欠陥で形成される。
　第２結晶層２０２は、第１結晶層１０６と格子整合または擬格子整合することが好ましい。結晶性のよい第１結晶層１０６と格子整合または擬格子整合することで、結晶性のよい第２結晶層２０２が得られる。第１結晶層１０６がＧｅである場合、第２結晶層２０２は第１結晶層１０６と格子整合または擬格子整合するＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰまたはＩｎＧａＡｓＮであることが好ましい。
　第１結晶層１０６がＧｅである場合、第２結晶層２０２としてはＧａＡｓと格子整合または擬格子整合する結晶を用いることができる。Ｇｅからなる第１結晶層１０６をアニールすることによって、高品質化されたＧｅ結晶の上に形成された第２結晶層２０２は、さらに高品質な結晶となるので好ましい。
　第２結晶層２０２は、互いに異なる組成の２つの結晶層であってもよい。この２つの結晶層のバンドギャップを互いに異ならせることにより、２つの結晶層の界面にヘテロ障壁を形成することができる。ヘテロ障壁を境として、キャリアを発生させる層とキャリアが移動する層とを分離することができる。したがって、より高いキャリアの移動度を得ることができる。この結果、感度のさらに向上したホール素子を得ることができる。
　第２結晶層２０２は、３つ以上の結晶層で構成されてもよい。この３つ以上の結晶層により量子井戸が形成でき、当該量子井戸層の不純物原子濃度を低減することによっても、より高い移動度を得ることができる。これにより、感度のさらに向上したホール素子を得ることができる。
　従来、ｐ型キャリアの移動度は高くなかったが、本発明によれば、ｐ型キャリアの移動度が十分高いホール素子が得られる。したがって、ｐ型キャリアのホール素子とｎ型キャリアのホール素子とを組み合わせることにより相補型の回路を構成できる。
　図５は、半導体基板３００の断面を示す。半導体基板３００では、阻害体１０４が、ホール素子の位置する開口１０４ａとは異なる位置に他の開口１０４ｂを有し、他の開口１０４ｂの内部に第１結晶層１０６を有する。また、他の開口１０４ｂに位置する第１結晶層１０６の上に形成された他の結晶層１０８および他の結晶層３０２を活性層とする能動素子が形成されている。そして、ホール素子と能動素子とが、阻害体１０４の上に位置する配線３０４で相互に接続されている。配線３０４は、絶縁層３０６により、他の開口１０４ｂに位置する第１結晶層１０６および他の結晶層１０８から分離される。
　能動素子として、ＨＥＭＴ（High Electron Mobility Transistor）が例示できる。たとえば、第１結晶層１０６がＧｅであり、結晶層１０８がｉ－ＧａＡｓ（真性ガリウムヒ素）であり、結晶層３０２がｎ－ＡｌＧａＡｓ（ｎ型アルミニウムガリウムヒ素）である場合、結晶層１０８と結晶層３０２を活性層とするＨＥＭＴが形成できる。
　また、能動素子として、ＨＢＴ（Heterojunction Bipolar Transistor）が例示できる。たとえば、第１結晶層１０６としてＧｅを形成し、第１結晶層１０６の上に３層以上の結晶層を積層する。たとえば、第１結晶層１０６の上に、サブコレクタ層であるｎ＋－ＧａＡｓ（高不純物濃度ｎ型ガリウムヒ素）、コレクタ層であるｎ－ＧａＡｓ（ｎ型ガリウムヒ素）、ベース層であるｐ＋－ＧａＡｓ（高不純物濃度ｐ型ガリウムヒ素）、エミッタ層であるｎ－ＩｎＧａＰ（ｎ型インジウムガリウムリン）、サブエミッタ層であるｎ＋－ＧａＡｓ（高不純物濃度ｎ型ガリウムヒ素）、エミッタコンタクト層であるｎ＋－ＩｎＧａＡｓ（高不純物濃度ｎ型インジウムガリウムヒ素）を形成することにより、能動素子として機能するＨＢＴが形成できる。つまり、ＨＢＴとして、ｎ＋－ＧａＡｓからなるサブコレクタ層、ｎ－ＧａＡｓからなるコレクタ層、ｐ＋－ＧａＡｓからなるベース層、ｎ－ＩｎＧａＰからなるエミッタ層、ｎ＋－ＧａＡｓからなるサブエミッタ層、ｎ＋－ＩｎＧａＡｓからなるエミッタコンタクト層をこの順で有するＨＢＴが挙げられる。他の能動素子として、ＨＦＥＴ（hetero-Field Effect Transistor）等が挙げられる。
　他の開口１０４ｂに位置する第１結晶層１０６の上に他の結晶層が存在しない場合もある。この場合には、第１結晶層１０６を能動素子の活性層としてもよい。たとえば、第１結晶層１０６の導電性を不純物原子の導入により調整し、第１結晶層１０６がチャネルとなるＦＥＴ（Field Effect Transistor）が形成できる。この場合の第１結晶層１０６として、Ｇｅおよびｐ型Ｇｅが挙げられる。第１結晶層１０６をｐ型Ｇｅとすることで、能動素子としてｐ型ＦＥＴが形成できる。
　ベース基板１０２のＳｉにｎチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor FET）を形成し、第１結晶層１０６であるＧｅにｐチャネル型のＭＯＳＦＥＴを形成して、ＣＭＯＳＦＥＴ（Complementary MOSFET）を構成することもできる。この場合、ベース基板１０２上のｎチャネル型ＭＯＳＦＥＴと第１結晶層１０６上のｐチャネル型ＭＯＳＦＥＴとホール素子とが配線３０４により相互に接続されてもよい。機能素子としてＣＭＯＳＦＥＴを形成する場合、ホール素子とＣＭＯＳデバイス（ＣＭＯＳＦＥＴ）とがモノリシックに集積できるので、デバイスを小さくでき好ましい。また、ホール素子とＣＭＯＳデバイスを結合したユニットを面内に並べることで磁気センサーアレイが形成できる。Ｇｅからなるホール素子とＣＭＯＳデバイスとの結合では、ホール素子と同様に選択成長させたＧｅ層をｐ型チャネルとして用いることができる。Ｇｅはｐ型キャリアの移動度が高いため、ＣＭＯＳデバイスも高速化することができ好ましい。さらにＣＭＯＳデバイスは低消費電力であるため、好ましい。
　能動素子（たとえばＣＭＯＳＦＥＴ）と、Ｇｅからなるホール素子とを選択成長法で形成する場合、Ｇｅの成長およびその後の加熱は、既に形成されている能動素子（たとえばベース基板上１０２上のｎチャネル型ＭＯＳＦＥＴ）が熱的劣化を引き起こさない範囲の温度で行われることが好ましい。このようなホール素子と能動素子とを組み合わせたデバイスを用いることで、磁気ヘッド等に応用していくことができる。
　なお、開口１０４ａに位置する第１結晶層１０６と、開口１０４ｂに位置する第１結晶層１０６とは、同一のエピタキシャル成長工程により同時に形成されたものであってもよい。第１結晶層１０６を同一のエピタキシャル成長工程により同時に形成することで、ホール素子および能動素子を形成する工程を簡略化でき、製造コストを低減することができる。
　半導体基板３００によれば、単一のベース基板１０２に、ホール素子と、トランジスタ等の能動素子を集積化できる。たとえばホール素子からの信号をトランジスタ等の能動素子で増幅する等の用途に用いることができる。上記したホール素子の構成は、単一のベース基板１０２に複数有することができる。また、図５に示すホール素子とトランジスタ等の能動素子の構成を単一のベース基板１０２に複数有することができる。
（実施例）
　シリコン基板の上に酸化シリコン層を熱酸化法によって形成し、酸化シリコン層にフォトリソグラフィとエッチング法を用いて、３０μｍ□（１辺の長さが３０μｍの正方形）の開口を形成した。当該開口に１μｍの厚さのＧｅ層をエピタキシャル成長法により形成した。Ｇｅ層を８００℃と６８０℃の２段階のアニールを繰り返すサイクルアニール法で１０周期アニールした。さらに、Ｔｉ層とＡｕ層からなる金属層を真空蒸着法により、それぞれＴｉ層は１００Å、Ａｕ層は２５００Åの厚さで形成した。金属層をパターニングし、主電流用電極と検出電極を形成した。
　図６は、作成したホール素子を上面から観察した顕微鏡写真である。ＡおよびＣは、主電流用電極であり、ＢおよびＤは検出電極である。それぞれの金属層は、互いに８μｍ離れている。図７は、作成したホール素子の電流電圧特性である。ショットキ特性は観察されず、オーミックの特性が観察できた。作成したホール素子をホール測定した結果、抵抗率が２．００±０．０５［Ωｍ］、ホール係数が０．０６０±０．００５、移動度が３０３±１３［ｃｍ２／Ｖｓ］、キャリア密度が１．０±０．１×１０２０［ｃｍ－３］、であった。
　また、以下の方法により、ホール素子と能動素子としてのＣＭＯＳＦＥＴとが同一基板にモノリシックに形成されたデバイスが製造できる。すなわち、Ｓｉ基板上の一部にｎチャネル型ＭＯＳＦＥＴを形成した基板を用意し、基板表面をＳｉＯ２からなる絶縁層で覆う。フォトリソグラフィ法を用いてｐチャネル型ＭＯＳＦＥＴを形成する箇所、およびホール素子を形成する箇所のＳｉＯ２を除去し、Ｓｉ基板表面を露出させて開口を形成する。基板をＣＶＤ装置にセットし、ＧｅＨ４を原料として開口にＧｅを選択成長し、続いて結晶品質を向上させるアニールを行う。ホール素子を形成すべき部分のＧｅ結晶には蒸着法により電極を形成する。一方、ｐ型ＭＯＳＦＥＴを形成すべき部分のＧｅ結晶の上にゲート絶縁層となる酸化層を形成し、各素子を配線で接続する。以上により、ホール素子とＣＭＯＳ素子とを同一基板上にモノリシックに形成できる。
　なお本明細書において、層、領域または基板のような第１の要素が、第２の要素の上に（ｏｎ）位置するという場合、第１の要素が第２の要素上に直接的に位置する場合に加えて、第１の要素および第２の要素の間にその他の要素が介在して、第１の要素が第２の要素上に間接的に位置する場合も含み得る。また、開口により露出するシリコン結晶面とは、開口の底部のシリコン結晶面を指す。
　１００　半導体基板、１０２　ベース基板、１０２ａ　シリコン結晶面、１０４　阻害体、１０４ａ　開口、１０４ｂ　開口、１０６　第１結晶層、１０８　結晶層、１１０　第１金属層、１１０ａ　第１最短線、１１２　第２金属層、１１２ａ　第２最短線、２００　半導体基板、２０２　第２結晶層、３００　半導体基板、３０２　結晶層、３０４　配線、３０６　絶縁層

Claims (10)

  1. 　表面の全部または一部がシリコン結晶面であるベース基板と、
    　前記ベース基板の上に位置し、前記シリコン結晶面に達する開口を有し、結晶の成長を阻害する阻害体と、
    　前記開口により露出する前記シリコン結晶面の上に位置する第１結晶層と、
    　前記第１結晶層の上に位置し、互いに離して配置した一対の第１金属層と、
    　前記第１結晶層の上に位置し、互いに離して配置した一対の第２金属層と、を有し、
    　前記一対の第１金属層のそれぞれを結ぶ第１最短線と、前記一対の第２金属層のそれぞれを結ぶ第２最短線とが、交わる関係、または、ねじれの位置関係にある
    　半導体基板。
  2. 　上面側から見た前記第１結晶層の形状は四辺形であり、
    　前記第１最短線の方向は、上面側から見た前記第１結晶層の第１対角線の方向と等しく、
    　前記第２最短線の方向は、上面側から見た前記第１結晶層における前記第１対角線と異なる第２対角線の方向と等しい
    　請求項１に記載の半導体基板。
  3. 　前記第１結晶層が、ｐ型半導体である
    　請求項１に記載の半導体基板。
  4. 　前記第１結晶層が、ＳｉｘＧｅ１－ｘ（０≦ｘ＜１）からなる
    　請求項１に記載の半導体基板。
  5. 　前記第１結晶層と、前記第１金属層または前記第２金属層との間に、ＩＩＩ－Ｖ族化合物半導体からなる第２結晶層をさらに有する
    　請求項１に記載の半導体基板。
  6. 　請求項１に記載の半導体基板を有する半導体装置であって、前記第１結晶層をキャリア移動層とし、前記一対の第１金属層を一対の主電流用電極とし、前記一対の第２金属層を一対の検出電極とするホール素子を有する半導体装置。
  7. 　前記阻害体が、前記ホール素子の位置する前記開口とは異なる位置に他の開口を有し、
    　前記他の開口に位置する前記第１結晶層と、
    　前記他の開口に位置する前記第１結晶層を活性層とする能動素子と、をさらに有し、
    　前記ホール素子と前記能動素子とが、前記阻害体の上に位置する配線で相互に接続されている
    　請求項６に記載の半導体装置。
  8. 　前記阻害体が、前記ホール素子の位置する前記開口とは異なる位置に他の開口を有し、
    　前記他の開口に位置する前記第１結晶層と、
    　前記他の開口に位置する前記第１結晶層の上に形成された他の結晶層と、
    　前記他の結晶層を活性層とする能動素子と、をさらに有し、
    　前記ホール素子と前記能動素子とが、前記阻害体の上に位置する配線で相互に接続されている
    　請求項６に記載の半導体装置。
  9. 　表面の全部または一部がシリコン結晶面であるベース基板上に阻害体を形成するステップと、
    　前記阻害体に、前記シリコン結晶面に達する開口を形成するステップと、
    　前記開口により露出する前記シリコン結晶面に、第１結晶層をエピタキシャル成長法により形成するステップと、
    　前記阻害体および前記第１結晶層の上面に、金属層を成膜するステップと、
    　前記金属層をパターニングして、一対の主電流用電極と一対の検出電極を形成するステップと、
    　を有する半導体基板の製造方法。
  10. 　前記一対の主電流用電極と一対の検出電極を形成するステップにおいて、前記一対の主電流用電極のそれぞれの電極を結ぶ直線の方向と、前記一対の検出電極のそれぞれの電極を結ぶ直線の方向とを、交わる関係、または、ねじれの位置関係にして、一対の主電流用電極と一対の検出電極とを形成する
    　請求項９に記載の半導体基板の製造方法。
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