CN103296024A - 半导体装置及其制造方法、保护元件及其制造方法 - Google Patents

半导体装置及其制造方法、保护元件及其制造方法 Download PDF

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Abstract

一种半导体装置及其制造方法、保护元件及其制造方法。该半导体装置包括：外延基板，通过由外延生长在一个半导体基板上堆叠多种半导体而形成；第一导电类型的场效晶体管，形成在第一区域中；第二导电类型的场效晶体管，形成在第二区域中；以及保护元件，形成在第三区域中。保护元件包括：第一堆叠结构，通过由在堆叠厚度方向上进行的垂直蚀刻来蚀刻外延基板而形成；以及第二堆叠结构，通过由在堆叠厚度方向上进行的垂直蚀刻来蚀刻外延基板而形成。保护元件具有在电流路径上的两个PN结，电流路径形成在第一堆叠结构的上端和第二堆叠结构的上端之间且经由第一堆叠结构和第二堆叠结构的基底部分。

Description

半导体装置及其制造方法、保护元件及其制造方法
技术领域
本技术涉及半导体装置、半导体装置的制造方法、保护元件以及保护元件的制造方法。
背景技术
具有诸如GaAs基层的化合物半导体层的化合物半导体基场效晶体管（FET）具有高的电子迁移率，因此n沟道时其频率特性是良好的。目前，采用n沟道用于高频带的FET的示例包括HEMT和JPHEMT（例如，参见日本专利特开平11-150264号公报（在下文，称为专利文件1））。HEMT是高电子迁移率晶体管的缩写，并且JPHEMT是结型赝晶高电子迁移率晶体管（junction pseudomorphic high electron mobility transistor）的缩写。
用于大电流的诸如场效晶体管的开关元件要求具有高反向承受电压和低导通电阻。然而，在化合物半导体基场效晶体管（在下文，称为FET）中，其栅极电极和漏极电极的浪涌阻抗（surge resistance）不如对于具有所希望使用目的、结构和尺寸的FET要求的那么高。
已经提出了一些结构，其中构造为防止栅极电极和漏极电极浪涌的保护元件结合在FET中（例如，参见日本专利特开2006-32582号公报、特开2002-343813号公报、特开2010-10262号公报和特开2008-41784号公报（在下文，分别称为专利文件2至5））。
例如，在专利文件2的结构中，沟道层和势垒层顺序堆叠在GaAs半导体基板上，且缓冲层在它们与GaAs半导体基板之间。n+GaAs层形成在势垒层上，并且n-GaAs层形成在n+GaAs层上。p型发射极区域和p型集电极区域形成在n-GaAs层的表面上。
在该结构中，PNP保护元件由p型发射极区域与n+GaAs层和n-GaAs层之间形成的PN结以及p型集电极区域与n+GaAs层和n-GaAs层之间形成的PN结形成。
在该PNP保护元件中，正常的运行时电流仅流入n-GaAs层中，并且当浪涌进入装置时，电流不仅流入n-GaAs层，而且流入n+GaAs层。因此，包括该PNP保护元件的化合物半导体装置已经提高了浪涌电阻。
例如，在专利文件5描述的半导体装置中，GaAs膜的缓冲层、n+AlGaAs膜的第一载流子提供层、i-AlGaAs膜的第一间隔物层、InGaAs膜的沟道层、i-AlGaAs膜的第二间隔物层、n+AlGaAs膜的第二载流子提供层、n-AlGaAs膜的势垒层以及n+GaAs膜的第一导电层通过外延生长法顺序形成在GaAs半导体基板上。此外，其上形成诸如氮化硅膜或氧化硅膜的第一层间绝缘膜。
在该半导体装置中，用于扩散的两个孔通过利用抗蚀剂掩模的蚀刻形成在第一层间绝缘膜中，并且诸如锌（Zn）的P型原子从用于扩散的孔扩散进入第一导电层以形成第二导电层。因此，PN结表面形成在第一导电层和第二导电层之间。通过由第一金属膜连接以这样方式形成的第二导电层，进行第一导电层（N型）-第二导电层（P型）-第一金属膜-第二导电层（P型）-第一导电层（N型）的连接，从而形成具有NPN结构的保护元件。
发明内容
然而，专利文件2至5中描述的所有保护元件通过杂质扩散形成。例如，构造为形成专利文件2中描述的PNP保护元件的p型发射极区域和p型集电极区域通过诸如Zn的p型杂质的气相扩散形成。
如上所述日益要求n沟道FET的性能提高。另外，因为要求集成度的增加，所以互补元件的开发是必要的。在互补元件中，n沟道FET和p沟道FET在相同的工艺中形成一个基板上。
然而，在专利文件2至5描述的所有保护元件中，电流由于形成保护元件的PNP结或NPN结而在堆叠半导体层的表面方向上流动。采用电流在表面方向上流动的构造的保护元件常常具有大的占用面积，因此具有诸如降低元件集成度以及降低元件设计灵活性的缺点。
采用离子注入技术的方法已知为适于在化合物半导体上同时形成n沟道FET和p沟道FET的方法。在该方法中，p型掺杂剂和n型掺杂剂注入同一基板上的不同区域以形成n沟道区域和p沟道区域。然而，在这样的离子注入技术方法中，在离子注入后，800°C或更高的高温退火步骤是必要的，以便激活注入的掺杂剂。
然而，异质结在化合物半导体的情况下通常用在层间，并且该异质结通过外延生长以约600°C的温度形成。因此，如果执行800°C或更高的高温退火，则在异质结的界面处发生化合物组成元素和杂质元素的相互扩散，并且变得难以实现所希望的异质结。
在采用电流在表面方向上流动的构造的保护元件中，需要使用离子注入技术法通过在PNP结构或NPN结构中设置i型半导体或引入异质结来提高保护元件或其它元件的性能。然而，该方法不能被采用，因为高温退火使其难以实现所希望的结。
需要本技术提供具有允许多种元件设计并且易于实现提高半导体装置的性能、集成度和耐压等的结构的半导体装置、该半导体装置的制造方法、保护元件以及该保护元件的制造方法。
根据本技术的实施例，所提供的半导体装置包括：外延基板，通过由外延生长在一个半导体基板上堆叠多种半导体而形成；第一导电类型的场效晶体管，通过利用外延基板的堆叠结构形成在外延基板的第一区域中；第二导电类型的场效晶体管，通过利用外延基板的堆叠结构形成在外延基板的与第一区域不同的第二区域中；以及保护元件，通过利用外延基板的堆叠结构形成在外延基板的与第一区域和第二区域不同的第三区域中。该保护元件包括：第一堆叠结构，通过由在堆叠厚度方向上进行的垂直蚀刻来蚀刻外延基板而形成；以及第二堆叠结构，通过由在堆叠厚度方向上进行的垂直蚀刻来蚀刻外延基板而形成。该保护元件具有在电流路径上的至少两个PN结，该电流路径形成在第一堆叠结构的上端第二堆叠结构的上端之间且经由第一堆叠结构和第二堆叠结构的基底部分。
根据本技术的另一个实施例，提供了半导体装置的制造方法。该方法包括：通过由外延生长在一个半导体基板上堆叠多种半导体而形成外延基板；通过利用外延基板的堆叠结构在外延基板的第一区域中形成第一导电类型的场效晶体管；通过利用外延基板的堆叠结构在外延基板的与第一区域不同的第二区域形成第二导电类型的场效晶体管；以及通过利用外延基板的堆叠结构在外延基板的与第一区域和第二区域不同的第三区域中形成保护元件。形成保护元件包括：通过由在堆叠厚度方向上进行的垂直蚀刻来蚀刻外延基板而形成第一堆叠结构；通过由在堆叠厚度方向上进行的垂直蚀刻来蚀刻外延基板而形成第二堆叠结构。通过形成保护元件，至少两个PN结形成在电流路径上，该电流路径形成在第一堆叠结构的上端第二堆叠结构的上端之间且经由第一堆叠结构和第二堆叠结构的基底部分。
根据本技术的另一个实施例，所提供的保护元件包括：外延基板，通过由外延生长堆叠多种半导体而形成；第一堆叠结构，通过由在堆叠厚度方向上进行的垂直蚀刻来蚀刻外延基板而形成；以及第二堆叠结构，通过由在堆叠厚度方向上进行的垂直蚀刻来蚀刻外延基板而形成。至少两个PN结存在于电流路径上，该电流路径形成在第一堆叠结构的上端和第二堆叠结构的上端之间且经由第一堆叠结构和第二堆叠结构的基底部分.
根据本技术的再一个实施例，提供了保护元件的制造方法。该方法包括：通过由外延生长堆叠多种半导体而形成外延基板；通过由在堆叠厚度方向上进行的垂直蚀刻来蚀刻外延基板而形成第一堆叠结构；以及通过由在堆叠厚度方向上进行的垂直蚀刻来蚀刻外延基板而形成第二堆叠结构。通过形成外延基板、形成第一堆叠结构以及形成第二堆叠结构而在电流路径上形成至少两个PN结，该电流路径形成在第一堆叠结构的上端和第二堆叠结构的上端之间且经由第一堆叠结构和第二堆叠结构的基底部分。
根据本技术的实施例，允许多种元件设计并且可容易增强半导体装置的性能、集成度和耐压等。
附图说明
图1是根据第一实施例的半导体装置的示意性截面图；
图2A是示出根据第一实施例的半导体装置制造步骤的示意图；
图2B是示出根据第一实施例的半导体装置制造步骤的示意图；
图2C是示出根据第一实施例的半导体装置制造步骤的示意图；
图2D是示出根据第一实施例的半导体装置制造步骤的示意图；
图2E是示出根据第一实施例的半导体装置制造步骤的示意图；
图2F是示出根据第一实施例的半导体装置制造步骤的示意图；
图2G是示出根据第一实施例的半导体装置制造步骤的示意图；
图2H是示出根据第一实施例的半导体装置制造步骤的示意图；
图2I是示出根据第一实施例的半导体装置制造步骤的示意图；
图3是示出根据第一实施例的半导体装置直流（DC）特性的示意图；
图4是根据第二实施例的半导体装置的示意性截面图；
图5是根据第三实施例的半导体装置的示意性截面图；以及
图6是根据第四实施例的半导体装置的示意性截面图。
具体实施方式
下面，本发明将以下面的顺序进行描述。
（A）本技术的方式
（B）第一实施例
（C）第二实施例
（D）其它实施例
（E）概要
（A）本发明的方式
根据本技术的半导体装置方式之一包括：外延基板，通过外延生长在一个半导体基板上堆叠多种半导体而形成；第一导电类型的场效晶体管，通过利用外延基板的堆叠结构形成在外延基板的第一区域中；第二导电类型的场效晶体管，通过利用外延基板的堆叠结构形成在外延基板的与第一区域不同的第二区域中；以及保护元件，通过利用外延基板的堆叠结构形成在外延基板的与第一区域和第二区域不同的第三区域中。该保护元件包括：第一堆叠结构，通过在堆叠厚度方向上进行的垂直蚀刻来蚀刻外延基板而形成；以及第二堆叠结构，通过在堆叠厚度方向上进行的垂直蚀刻来蚀刻外延基板而形成。该保护元件具有在电流路径（current path）上的至少两个PN结，该电流路径形成在第一堆叠结构的上端和第二堆叠结构的上端之间且经由第一堆叠结构和第二堆叠结构的基底部分（base part）。
在该构造中，第一导电类型的场效晶体管、第二导电类型的场效晶体管以及保护元件可形成在同一外延基板上。因此，保护元件可形成在构造为形成第一导电类型的场效晶体管和第二导电类型的外延基板上而没有任何额外的步骤。
在上述构造中，各元件通过采用外延基板而形成。因此，异质结可容易引入到第一导电类型的场效晶体管、第二导电类型的场效晶体管和保护元件中，并且可增加第一导电类型的场效晶体管、第二导电类型的场效晶体管和保护元件的耐压。
在上述构造中，保护元件通过采用外延基板而形成。因此，保护元件可通过采用从多个外延层中任意选择的层而形成并且保护元件的结构具有高的自由度。因此，可任意设计具有各种特性的保护元件。可在同一外延基板上同时形成具有彼此不同特性的多个保护元件。
在上述构造中，保护元件通过第一堆叠结构和第二堆叠结构而形成为三维结构。因此，可减少在半导体基板中保护元件的区域。
第一堆叠结构和第二堆叠结构通过上述蚀刻外延基板而形成。因此，通过预先在外延基板上的外延生长阶段适当引入异质结并且将其利用到第一堆叠结构和第二堆叠结构，方便了将异质结引入到保护元件。也可更容易地选择在保护元件中的P型半导体层和N型半导体层的结顺序。
在根据本技术的半导体装置选择性方式之一中，保护元件包括堆叠在外延基板中的N型半导体层和P型半导体层至少之一。
就是说，因为通过利用堆叠在外延基板中且以均匀杂质浓度形成的诸如N型半导体层和P型半导体层的外延层而形成保护元件，所以可形成高性能的保护元件。
在根据本技术的半导体装置选择方式之一中，保护元件包括堆叠在外延基板中的P型半导体层和N型半导体层以及堆叠在P型半导体层和N型半导体层之间的i型半导体层。
就是说，因为通过利用堆叠在外延基板中的i型层（本征半导体的半导体层）而形成保护元件，方便了将异质结引入到保护元件，并且可形成高性能的保护元件。
作为根据本技术的半导体装置的选择方式，可任意选择包括P-N-P-N-P型结的构造、包括P-N-i-P-i-N-P型结的构造，或者包括P-i-N-i-P型结的构造作为保护元件的构造。
如上所述，根据本技术的实施例，可自由选择结的种类并且可任意设计包括在半导体装置中的保护元件的性能。也可在一个半导体装置上形成具有不同性能的多个保护元件以提供能够选择性利用具有所希望性能的保护元件的半导体装置。
在根据本技术的半导体装置选择性方式之一中，外延基板包括异质结。
具体而言，根据本技术的另一个实施例可容易引入异质结。引入异质结可提高通过采用同一外延基板而形成的第一导电类型的场效晶体管、第二导电类型的场效晶体管和保护元件的性能。
在根据本技术的半导体装置选择性方式之一中，外延基板包括通过设置两个GaAs层之间的Al1-xGaxAs层（x=0.1至0.5）而形成的异质结。
在根据本技术的半导体装置选择性方式之一中，外延基板包括通过设置两个GaAs层之间的In1-xGaxP层（x=0.51）而形成的异质结。
在根据本技术的半导体装置选择性方式之一中，外延基板包括通过设置两个GaAs层之间的Al1-xGaxAs层（x=0.1至0.5）和In1-xGaxP层（x=0.51）而形成的异质结。
在根据本技术的半导体装置选择性方式之一中，第一堆叠结构的上端和第二堆叠结构的上端由通过P型杂质扩散形成的P型区域终止。如上所述，也可通过杂质扩散形成堆叠结构的上端。
在根据本技术的半导体装置选择性方式之一中，外延基板通过在一个化合物半导体基板上由外延生长顺序堆叠该堆叠结构而形成，该堆叠结构用以形成第一导电类型的场效晶体管，并且用以形成第二导电类型的场效晶体管。
具体而言，根据本技术另一个实施例的保护元件可通过采用为形成第一导电类型的场效晶体管和第二导电类型的场效晶体管而形成的外延层形成。因此，在形成第一导电类型的场效晶体管和第二导电类型的场效晶体管中，保护元件可在同一外延基板上形成，而不增加新步骤。
根据本技术的保护元件方式之一包括：外延基板，通过由外延生长堆叠多种半导体而形成；第一堆叠结构，通过在堆叠厚度方向上进行的垂直蚀刻来蚀刻外延基板而形成；和第二堆叠结构，通过在堆叠厚度方向上进行的垂直蚀刻来蚀刻外延基板而形成。至少两个PN结存在于电流路径上，该电流路径形成在第一堆叠结构的上端和第二堆叠结构的上端之间且经由第一堆叠结构和第二堆叠结构的基底部分。
上述的半导体装置和保护元件包含各种方式，例如在结合在另一件设备的状态下实施以及以另一种方法实施。本技术也可实现为半导体装置的制造方法和保护元件的制造方法。
（B）第一实施例
参照附图，以下将描述本技术的实施例。
图1是根据本技术第一实施例的半导体装置100的示意性纵截面图。第一实施例以具有III-V族化合物的GaAs的化合物半导体层的化合物半导体装置作为半导体装置100的示例进行说明。
半导体装置100通过利用外延生长在GaAs单晶基板的化合物半导体基板101上顺序堆叠层102至108和层109至114而形成，层102至108是构造为形成N沟道场效晶体管（nFET）的外延层，并且层109至114是构造为形成P沟道场效晶体管（pFET）的外延层。
半导体装置100具有其中形成pFET的第一区域A1、其中形成nFET的第二区域A2、其中形成第一保护元件的第三区域A3和其中形成第二保护元件的第四区域A4。第一保护元件和第二保护元件可任意用于保护pFET和/或nFET免受诸如浪涌的过载电流。
第一区域A1至第四区域A4在同一化合物半导体基板上通过加工（蚀刻、掺杂等）以适当工序通过外延生长形成在化合物半导体基板101上的层叠外延基板而形成。
以下将顺序描述在各区域中的各层。
首先，将描述其中形成nFET的第二区域A2。
在第二区域A2中，第一缓冲层102、第一电子提供层103、高阻层104、第一沟道层105、高阻层106、第二电子提供层107和高阻层108顺序形成且堆叠在化合物半导体基板101上。
第一缓冲层102是插入化合物半导体基板101和第一电子提供层103之间以缓冲两层之间的晶格常数差异的半导体层。例如，不添加杂质的非掺杂i-GaAs层用作第一缓冲层102。
第一电子提供层103是构造为将电子提供到第一沟道层105的半导体层。例如，以1.0×1012至4.0×1012原子/cm3的高浓度掺杂Si作为n型杂质并且具有约3nm厚度的n+AlGaAs层用作第一电子提供层103。
高阻层104是构造为在第一电子提供层103和在高阻层104上形成的第一沟道层105之间形成适当异质结界面的半导体层。例如，不掺杂杂质并且具有约3nm厚度的i-AlGaAs层用作高阻层104。
第一沟道层105是其中流过nFET的主要电流的半导体层。例如，不掺杂杂质并且具有约5nm至15nm厚度的i-InGaAs层用作第一沟道层105。
高阻层106是构造为在第一沟道层105和在高阻层106上形成的第二电子提供层107之间形成适当异质结界面的半导体层。例如，不掺杂杂质并且具有约3nm厚度的i-AlGaAs层用作高阻层106。
第二电子提供层107是构造为将电子提供到第一沟道层105的半导体层。例如，以1.0×1012至4.0×1012原子/cm3的高浓度掺杂Si作为n型杂质并且具有约6nm厚度的n+AlGaAs层用作第二电子提供层107。
高阻层108是构造为与在第一区域A1、第三区域A3和第四区域A4中的高阻层108上形成的盖层109形成适当异质结界面的半导体层。例如，以1.0×1010至4.0×1011原子/cm3的低浓度掺杂Si作为n型杂质并且具有约70nm至200nm厚度的n-AlGaAs层用作高阻层108。在第二区域A2中，p型栅极区域120通过扩散作为p型杂质的Zn形成在高阻层108中。
在第二区域A2中，由氮化硅膜形成的绝缘膜115形成在高阻层108的上表面上。构造为将半导体装置100的外部连接到高阻层108的开口119形成在绝缘膜115中并且栅极电极121形成在该开口119中。
栅极电极121包括例如通过顺序堆叠钛（Ti）、铂（Pt）和金（Au）而获得的金属电极，并且与在栅极电极121下方的p型栅极区域120形成欧姆接触。尽管图1中未示出，但是源极电极和漏极电极形成在栅极电极121的两侧。它们穿过绝缘膜115，并且与高阻层108形成欧姆接触。
接下来，将描述其中形成pFET的第一区域A1。
在第一区域A1中，盖层109、第二缓冲层110、第二沟道层111、栅极泄漏防止层112、n型第一栅极层113和n型第二栅极层114顺序形成且堆叠在用于第二区域A2的各层102至108的堆叠结构上。
盖层109形成在高阻层108上，并且例如以6×1018原子/cm3的浓度包含诸如Si的n型杂质的n+GaAs层用作盖层109。
第二缓冲层110是插入在盖层109和第二沟道层111之间的半导体层以缓冲两层之间的晶格常数差异。例如，不掺杂杂质并且具有10nm至100nm厚度的i-GaAs层用作第二缓冲层110。
第二沟道层111形成在第二缓冲层110上并且是例如以1×1016至5×1018原子/cm3的浓度掺杂诸如的碳（C）的p型杂质的p-GaAs层且具有30nm至250nm的厚度。
栅极泄漏防止层112形成在第二沟道层111上，并且例如是不掺杂杂质的i-AlGaAs层且具有0nm至50nm的厚度。
在栅极泄漏防止层112上，堆叠具有一宽度的n型栅极层，该宽度小于在第一区域A1中的各层102至108的堆叠结构上形成的各层109至112的宽度。该n型栅极层具有包括n型第一栅极层113和n型第二栅极层114的两层结构。
n型第一栅极层113包括例如以1×1017至5×1019原子/cm3的浓度掺杂了诸如Si的n型杂质的n-InGaP并且具有10nm至50nm的厚度。
n型第二栅极层114包括例如以1×1017至5×1019原子/cm3的浓度掺杂了诸如Si的n型杂质的n-GaAs并且具有50nm至200nm的厚度。
由氮化硅膜形成的绝缘膜115形成在第二缓冲层110、第二沟道层111、栅极泄漏防止层112和n型栅极层的侧表面上，并且形成在栅极泄漏防止层112和n型栅极层的上表面上。
在栅极泄漏防止层112的上表面上形成的绝缘膜115中，开口116形成在堆叠在栅极泄漏防止层112上的n型栅极层的两侧上彼此分开的位置处。由金属组成的源极电极117和漏极电极1170形成在这些开口116中。
源极电极117和漏极电极1170每一个具有通过顺序堆叠钛（Ti）、铂（Pt）和金（Au）而获得的金属电极，并且与分别形成在其下方的源极区域118和漏极区域1180形成欧姆接触。
源极区域118和漏极区域1180是通过从开口116扩散作为杂质的Zn到栅极泄漏防止层112中以将栅极泄漏防止层112和第二沟道层111的部分区域变成p型区域而形成的扩散区域。就是说，源极区域118和漏极区域1180形成为穿过栅极泄漏防止层112并延伸到第二沟道层111的部分区域。
在第一区域A1和第二区域A2之间的边界区域中，元件隔离区域128形成为穿过各层103至108。元件隔离区域128例如通过硼（B）的离子注入而形成。
如上所述，具有PN结栅极的pFET形成在第一区域A1中，并且具有PN结栅极的nFET形成在第二区域A2中。因此，两个FET，特别是pFET，可以增强模式操作并且具有减少的泄漏电流的高速操作互补FET形成在同一基板上。
接下来，将描述其中形成第一保护元件的第三区域A3。
与第一区域A1类似，在第三区域A3中的层结构通过在用于形成第二区域A2中的nFET的各层102至108的堆叠结构上依次制作与第一区域A1相同的堆叠结构而形成。因为在第三区域A3中的层结构通过采用与nFET和pFET的层结构相同的外延基板而形成，所以在第三区域A3中各层的组成与上述第一区域A1和第二区域A2中的组成相同。
在第三区域A3中，具有一宽度的两个n型栅极层堆叠为彼此分开，该宽度小于在该第三区域A3中各层102至108的堆叠结构上形成的各层109至112的宽度。与上述第一区域A1相似，该n型栅极层具有包括n型第一栅极层113和n型第二栅极层114的两层结构。
在第三区域A3中，由氮化硅膜形成的绝缘膜115形成在第二缓冲层110、第二沟道层111、栅极泄漏防止层112和n型栅极层的侧表面上，并且形成在栅极泄漏防止层112和n型栅极层的上表面上。
开口122形成在绝缘膜115中，该绝缘膜115形成在n型栅极层的上表面上。由金属组成的阳极电极123形成在这些开口122中，并且与形成在阳极电极123下方的p型半导体区域124形成欧姆接触。
p型半导体区域124是通过从开口122扩散作为杂质的Zn进入到栅极泄漏防止层112以将n型第二栅极层114的部分区域变成p型区域而形成的扩散区域。
在第二区域A2和第三区域A3之间的边界区域中，元件隔离区域128形成为穿过各层103至108。元件隔离区域128例如通过硼（B）的离子注入而形成。
在以这种方式形成的第一保护元件中，将阳极电极123彼此连接的半导体形成P-N-i-P-i-N-P型（P：P型半导体、N：N型半导体、i：本征半导体）的结。然而，栅极泄漏防止层112的厚度在上述的一些情况中为零。因此，阳极电极123之间的半导体在一些情况下形成P-N-P-N-P型的结。
如上所述，第一保护元件通过利用与在第一区域A1中形成的pFET和在第二区域A2中形成的nFET相同的外延基板，在同一基板上形成于第三区域A3中。这允许pFET和nFET的保护元件与pFET和nFET同时形成而没有任何额外的步骤。
不需要执行如上述专利文件2中描述的高温退火。因此，关于pFET和nFET，允许包括异质结的多种元件设计。关于第一保护元件，也允许包括异质结的多种元件设计。这可提高pFET、nFET和第一保护元件的性能和耐压，并且也可提高形成在同一基板上的其它元件的性能。
因为第一保护元件通过采用外延基板而形成，所以用于第一保护元件的n型区域的杂质浓度是均匀的。
因为第一保护元件的设计是三维的，所以扩展了元件设计的范围。
接下来，将描述其中形成第二保护元件的第四区域A4。
第四区域A4在用以形成第二区域A2的N型外延层（层102至108）上，通过堆叠用以形成第一区域A1的P型外延层（层109至114）而形成。在第四区域A4中的各层通过采用与上述nFET和pFET相同的外延基板而形成。因此，各层的组成与上述第一区域A1和第二区域A2中的各层组成一样。
在第四区域A4中的高阻层108上，形成两个堆叠结构（第一堆叠结构和第二堆叠结构），其宽度小于在第四区域A4中各层102至108的宽度。第一堆叠结构和第二堆叠结构是通过各层109至112的垂直蚀刻与外围部分隔离的部分。
在第四区域A4中，由氮化硅膜形成的绝缘膜115形成在第二缓冲层110、第二沟道层111和栅极泄漏防止层112的侧表面上，并且形成在栅极泄漏防止层112的上表面上。
开口125形成在绝缘膜115中，该绝缘膜115形成在栅极泄漏防止层112的上表面上。由金属组成的阳极电极126形成在这些开口125中，并且与形成在阳极电极126下方的p型半导体区域127形成欧姆接触。
p型半导体区域127是通过从开口125扩散作为杂质的Zn进入到栅极泄漏防止层112以将栅极泄漏防止层112的部分区域变成p型区域而形成的扩散区域。
在第三区域A3和第四区域A4之间的边界区域中，元件隔离区域128形成为穿过各层103至108。元件隔离区域128例如通过硼（B）的离子注入而形成。
在以这种方式形成的第二保护元件中，将阳极电极126彼此连接的半导体形成P-i-N-i-P型的结。
如上所述，第二保护元件通过利用与在第一区域A1中形成的pFET和在第二区域A2中形成的nFET相同的外延基板，在同一基板上形成在第四区域A4中。这允许pFET和nFET的保护元件与pFET和nFET同时形成而没有任何额外的步骤。
不需要执行如上述专利文件2中描述的高温退火。因此，关于pFET和nFET，允许包括异质结的多种元件设计。关于第二保护元件，也允许包括异质结的多种元件设计。这可提高pFET、nFET和第二保护元件的性能和耐压，并且也可提高在同一基板上的其它元件的性能。
因为第二保护元件通过采用外延基板而形成，所以用于第二保护元件的n型区域的杂质浓度是均匀的。
因为第二保护元件的设计是三维的，所以扩展了元件设计的范围。
以下将利用图2A至2I描述根据第一实施例的半导体装置100的制造方法。图2A是示出半导体装置100的堆叠结构的示意性纵截面图，该堆叠结构通过例如金属有机化学气相沉积（MOCVD）在GaAs单晶基板上外延生长主要由GaAs材料组成的各层而获得。
为了形成该图中示出的堆叠结构，首先外延生长不掺杂杂质的GaAs层以在由GaAs单晶组成的化合物半导体基板101上形成具有约200nm厚度的第一缓冲层102。
在第一缓冲层102上，外延生长以1.0×1012至4.0×1012原子/cm3的高浓度（特别是例如3.0×1012原子/cm3）掺杂Si作为n型杂质的n+AlGaAs层，以形成具有约3nm厚度的第一电子提供层103。
在第一电子提供层103上，外延生长不掺杂杂质的i-AlGaAs层以形成具有约3nm厚度的高阻层104。该第一电子提供层103和高阻层104构造了第一势垒层。设置该第一势垒层的铝（Al）的组成比以使得在定义为Al1-xGaxAs的组成式中保持x=0.1至0.5。例如，组成比设置为Al0.2Ga0.8As。
在高阻层104上，外延生长不掺杂杂质的i-InGaAs层以形成具有5nm至15nm厚度的第一沟道层105。设置第一沟道层105的铟（In）的组成比以使得在定义为In1-xGaxAs的组成式中保持x=0.51，使带隙设置成窄于上述第一势垒层的带隙。
在第一沟道层105上，外延生长不掺杂杂质的i-AlGaAs层以形成具有约2nm厚度的高阻层106。
在高阻层106上，外延生长以1.0×1012至4.0×1012原子/cm3的高浓度掺杂Si作为的n型杂质的n+AlGaAs层以形成具有约6nm厚度的第二电子提供层107。
在第二电子提供层107上，外延生长以低浓度掺杂Si作为n型杂质的n-AlGaAs层以形成具有70nm至200nm厚度的高阻层108。
该高阻层106、第二电子提供层107和高阻层108构成第二势垒层。设置该第二势垒层的铝（Al）的组成比以使得在定义为Al1-xGaxAs的组成式中保持x=0.1至0.5。例如，组成比设置为Al0.2Ga0.8As。与第一沟道层105相比，这可加宽第二势垒层的带隙。
在高阻层108上，外延生长以6×1018原子/cm3的浓度掺杂n型杂质的n+GaAs膜以形成盖层109。
然后外延生长不掺杂杂质的i-GaAs层以形成具有10nm至100nm厚度的第二缓冲层110。
在第二缓冲层110上，外延生长以1×1016至5×1018原子/cm3的浓度掺杂诸如C的p型杂质的p-GaAs层以形成具有30nm至250nm厚度的第二沟道层111。
在第二沟道层111上，外延生长不掺杂杂质的i-AlGaAs层以形成具有0至50nm厚度的栅极泄漏防止层112。厚度的下限为零的原因是栅极泄漏防止层112不是必要组件。设置栅极泄漏防止层112的铝（Al）的组成比以使得在定义为Al1-xGaxAs的组成式中保持x=0.1至0.5。例如，组成比设置为Al0.2Ga0.8As。
在栅极泄漏防止层112或第二沟道层111上，外延生长以1×1017至5×1019原子/cm3的浓度掺杂诸如Si的n型杂质的n-InGaP层以形成具有10nm至50nm厚度的n型第一栅极层113。
在n型第一栅极层113上，外延生长以1×1017至5×1019原子/cm3的浓度掺杂诸如Si的n型杂质的n-GaAs层以形成具有50nm至200nm厚度的n型第二栅极层114。n型第一栅极层113和n型第二栅极层114构造了n型栅极层。
上述的外延生长在约600°C的温度执行。
如图2B所示，n型第二栅极层114和n型第一栅极层113选择性通过采用例如光刻技术和湿蚀刻或干蚀刻技术被顺序蚀刻去除。
通过该蚀刻，n型栅极区域131形成在第一区域A1中，并且保护元件（保护二极管）的堆叠结构132形成在第三区域A3中。
如图2C所示，栅极泄漏防止层112、第二沟道层111、第二缓冲层110和盖层109选择性通过采用例如光刻技术和湿蚀刻或干蚀刻技术被顺序蚀刻去除。
通过该蚀刻，在第一区域A1中，获得了其中没有去除而保留各层109至112并且n型栅极区域131堆叠在该各层109至112上的状态。在第二区域A2中，获得了其中蚀刻去除各层109至114的全部的状态。在第三区域A3中，获得了其中没有去除而保留各层109至112并且上述堆叠结构132堆叠且保持在该各层109至112上的状态。在第四区域A4中，部分蚀刻各层109至112并且获得了由没有被部分蚀刻的各层109至112的剩余部分形成的两个堆叠结构作为堆叠结构133。该堆叠结构133的宽度小于第四区域A4的堆叠结构的宽度并且堆叠结构133的每一个的宽度小于第四区域A4的一半宽度。
如图2D所示，然后，由氮化硅膜形成的绝缘膜115通过等离子体CVD方法在基板上表面的暴露表面上形成为具有100nm至500nm的厚度。
如图2E所示，然后，以下开口形成在绝缘膜115中：在第一区域A1中开口116构造为形成源极区域118和漏极区域1180；在第二区域A2中开口119构造为形成p型栅极区域120；在第三区域A3中开口122构造为形成p型半导体区域124；以及在第四区域A4中开口125构造为形成p型半导体区域127。
开口116、119、122和125通过光刻技术和采用例如反应离子蚀刻（RIE）技术的各向异性蚀刻而形成。
如图2F所示，Zn作为杂质通过在绝缘膜115中的开口116扩散到栅极泄漏防止层112以及第二沟道层111在其厚度方向上的中途部分。Zn通过开口119扩散到高阻层108在其厚度方向上的中途部分。Zn通过开口122扩散到n型第二栅极层114在其厚度方向上的中途部分，并且通过开口125扩散到栅极泄漏防止层112以及第二沟道层111在其厚度方向上的中途部分。
因此，p型源极区域118和漏极区域1180形成在第一区域A1中，并且p型栅极区域120形成在第二区域A2中。p型半导体区域124形成在第三区域A3中，并且p型半导体区域127形成在第四区域A4中。
在包含二乙基锌（Zn(C2H5)2）和砷化氢（AsH3）的气氛中通过加热基板到约600°C从开口116、119、122和125引入且扩散Zn。
在第二区域A2中，优选地，p型栅极区域120形成为从开口119扩散的Zn的最深到达点与第一沟道层105的上表面分开约10nm或更长。也可通过离子注入方法注入Zn。
如图2G所示，然后，形成构造为将第一区域A1至第四区域A4电隔离的元件隔离区域128。元件隔离区域128形成为从高阻层108的位置到第一电子提供层103的底部的深度。例如，元件隔离区域128可通过B离子的离子注入方法而形成。
如图2H所示，然后，金属膜沉积在基板表面上并且通过采用光刻技术和蚀刻技术被选择性去除，以同时在第一区域A1中形成源极电极117和漏极电极1170、在第二区域A2中形成栅极电极121、在第三区域A3中形成阳极电极123以及在第四区域A4中形成阳极电极126。
金属膜通过例如电子束蒸发方法分别沉积例如30nm、50nm和120nm厚度的钛（Ti）、铂（Pt）和金（Au）而形成。这可与通过扩散Zn而形成的p型源极区域118和漏极区域1180、p型栅极区域120、p型半导体区域124和p型半导体区域127的每一个形成欧姆接触。
如图2I所示，然后，由绝缘材料组成的保护膜140沉积在基板表面上。随后，开口129以第二区域A2中夹着栅极电极121的方式在保护膜140和绝缘膜115中形成。
然后，通过电阻加热方法，在基板表面上，沉积金-锗（AuGe）合金至厚度约为160nm，并且沉积镍（Ni）至厚度约40nm，并且沉积的金属通过采用光刻技术和蚀刻技术被选择性去除以形成源极电极130和漏极电极1300。对于源极电极130和漏极电极1300，与n型高阻层108形成欧姆接触。
当开口129形成在保护膜140和绝缘膜115中时，通过在第一区域A1中同时形成也在n型栅极区域131之上的开口，在第一区域A1中的栅极电极与在第二区域A2中的源极电极130和漏极电极1300同时形成。
根据上述制造方法，具有图1中示出的结构的pFET、nFET、第一保护元件和第二保护元件可同时形成在同一外延基板上。
图3示出了根据第一实施例在半导体装置100中的第一保护元件和第二保护元件的DC特性。在该示意图中，链线示出了第一保护元件的DC特性并且点划线示出了第二保护元件的DC特性。
如该示意图所示，第一保护元件和第二保护元件二者示出了PNP特性，并且特别是第一保护元件具有高耐压。以此方式，第一保护元件和第二保护元件示出了完全不同的耐压特性。因此，根据操作环境、使用条件、设计等可任意选择且利用具有必要的耐压特性的保护元件。
（C）第二实施例
图4是根据本发明第二实施例的半导体装置200的示意性纵截面图。在该半导体装置200中，对与在上述半导体装置100中以数字“1xx”给出的部分一样或者具有相同功能的部分给出数字“2xx”，其中数字“xx”是相同的。
半导体装置200在GaAs单晶基板的化合物半导体基板201上通过外延生长顺序堆叠P型外延层和N型外延层而形成，其中P型外延层构造为形成pFET，并且N型外延层构造为形成nFET。就是说，在半导体装置200中，构造为形成pFET的外延层和构造为nFET的外延层的堆叠顺序与上述第一实施例的堆叠顺序在垂直方向上是相反的。
与上述第一实施例相似，半导体装置200具有其中形成pFET的第一区域A1、其中形成nFET的第二区域A2、其中形成第一保护元件的第三区域A3以及形成第二保护元件的第四区域A4。
以下将顺序描述各区域的构造。
在第一区域A1中，第一缓冲层202、盖层209、第二缓冲层210、第二沟道层211、栅极泄漏防止层212、n型第一栅极层213和n型第二栅极层214顺序形成且堆叠在化合物半导体基板201上。
在第二区域A2中，高阻层260、第一电子提供层203、高阻层204、第一沟道层205、高阻层206、第二电子提供层207和高阻层208顺序形成且堆叠在用于第一区域A1的各层209至214的堆叠结构上。
高阻层260是构造为在n型第二栅极层214和形成在高阻层260上的第一电子提供层203之间形成适当异质结界面的半导体层。例如，不掺杂杂质并且具有约3nm厚度的i-AlGaAs层用作高阻层260。
元件隔离区域228形成为在第一区域A1和第二区域A2之间的边界区域以及在第二区域A2和第三区域A3之间的边界区域中穿过各层209至214、260和203至208。元件隔离区域228形成为在第三区域A3和第四区域A4之间的边界区域中穿过各层209至212。
元件隔离区域228也形成在绝缘膜215的表面上，该绝缘膜215形成在第一区域A1的侧表面上。元件隔离区域228也形成在第二区域A2的侧表面上，即在各层209至214、260和203至208的侧表面上。绝缘膜215也形成在第一区域A1和第二区域A2之间的边界区域中形成的元件隔离区域228的暴露表面上。
各层的膜厚度以及杂质材料和掺杂了杂质的层的杂质浓度与在第一实施例的半导体装置100中的对应部件相同。
如上所述，具有pn结栅极的pFET形成在第一区域A1中，并且具有pn结栅极的nFET形成在第二区域A2中。因此，两个FET，特别是pFET，可以增强模式操作，并且具有减少的泄漏电流的高速操作互补FET形成在同一基板上。
接下来，以下将描述根据第二实施例的半导体装置200的制造方法。
在化合物半导体基板201上首先外延生长GaAs层的第一缓冲层202。
在第一缓冲层202上，顺序外延生长以高浓度掺杂n型杂质的n+GaAs的盖层209以及不掺杂杂质的i-GaAs的第二缓冲层210。
在第二缓冲层210上，顺序外延生长由掺杂p型杂质的p-GaAs组成的第二沟道层211以及由不掺杂杂质的i-AlGaAs组成的栅极泄漏防止层212。
在栅极泄漏防止层212上，顺序外延生长由以低浓度掺杂n型杂质的n-InGaP组成的n型第一栅极层213以及由掺杂n型杂质的n-GaAs组成的n型第二栅极层214以形成n型栅极层。
在n型栅极层上，顺序外延生长不掺杂杂质的i-AlGaAs的高阻层260以及第二势垒层，该第二势垒层包括以高浓度掺杂n型杂质的n+AlGaAs的第一电子提供层203和不掺杂杂质的i-AlGaAs的高阻层204。
在第二势垒层上，外延生长不掺杂杂质的i-InGaAs的第一沟道层205。
在第一沟道层205上，顺序外延生长不掺杂杂质的i-AlGaAs的高阻层206、以高浓度掺杂n型杂质的n+AlGaAs的第二电子提供层207以及以低浓度掺杂n型杂质的n-AlGaAs的高阻层208以形成第一势垒层。
在上述的描述中，各层的膜厚度以及掺杂剂材料和掺杂杂质的层的掺杂浓度与在上述第一实施例的对应层相同。
然后，元件隔离区域228形成为将第一区域A1与第二区域A2电隔离。随后，选择性去除在第一区域A1、第三区域A3和第四区域A4中的各层209至214、260和203至208。
选择性去除在第一区域A1中的n型第一栅极层213和n型第二栅极层214以形成具有n型第一栅极层213和n型第二栅极层214的堆叠结构的n型栅极区域231。选择性去除在第三区域A3中的n型第一栅极层213和n型第二栅极层214以形成具有n型第一栅极层213和n型第二栅极层214的堆叠结构的n型栅极区域232。
然后，由氮化硅膜形成的绝缘膜215沉积在高阻层208的表面、n型第二栅极层214的表面和侧表面、栅极泄漏防止层212的表面以及元件隔离区域228的表面和侧表面上。
在第一区域A1中形成构造为形成源极区域218和漏极区域2180的开口216、在第二区域A2中形成构造为形成p型栅极区域220的开口219、在第三区域A3中形成构造为形成p型半导体区域224的开口222以及在第四区域A4中形成构造为形成p型半导体区域227的开口225。
然后，Zn作为p型杂质从这些开口216、219、222和225引入到栅极泄漏防止层212、第二沟道层211、高阻层208和n型第二栅极层214中。因此，同时形成在第一区域A1中的源极区域218和漏极区域2180、在第二区域A2中的p型栅极区域220、在第三区域A3中的p型半导体区域224以及在第四区域A4中的p型半导体区域227。
然后，沉积且选择性去除金属膜以同时形成在第一区域A1中的源极电极217和漏极电极2170、在第二区域A2中的栅极电极221、在第三区域A3中的阳极电极223以及在第四区域A4的阳极电极226。
与上述第一实施例相似，可同时形成在第一区域A1中的栅极电极和在第二区域A2中的源极电极和漏极电极。
由外延生长形成的各层的杂质浓度和膜厚度、Zn的扩散引入以及源极电极、漏极电极和栅极电极的组成和膜厚度可与第一实施例中的那些相同。
（D）其它实施例
图5是根据本技术第三实施例的半导体装置300的示意性纵截面图。在该半导体装置300中，对与在上述半导体装置100中以数字“1xx”给出的部分一样或者具有相同功能的部分给出数字“3xx”，其中数字“xx”是相同的。
图6是根据本技术第四实施例的半导体装置400的示意性纵截面图。在该半导体装置400中，对与在上述半导体装置100中以数字“1xx”给出的部分一样或者具有相同功能的部分给出数字“4xx”，其中数字“xx”是相同的。
如图5和6所示，半导体装置300和400不需要既包括第一保护元件又包括第二保护元件，而是可具有包括第一保护元件和第二保护元件任意之一的构造。很明显这样的半导体装置300和400也可具有与上述第一实施例相似的操作效果。
与根据第三实施例和第四实施例的半导体装置一样，很明显根据第二实施例的半导体装置200也可具有包括第一保护元件和第二保护元件任意之一的构造。
本技术的技术范围不限于上述实施例，并且也包括由上述实施例中公开的各构造的相互替代或结合变化而获得的构造，由公知技术和上述实施例公开的各构造的相互替代或结合变化而获得的构造等。本技术的技术范围不限于上述实施例，而是涵盖了中阐述的内容及其等同方案。
（E）概要
如上所述，根据本技术的实施例，可提供以下半导体装置和该半导体装置的制造方法。具体而言，该半导体装置包括：外延基板，通过外延生长在一个半导体基板上堆叠多种半导体而形成；第一导电类型的场效晶体管，通过利用外延基板的堆叠结构形成在外延基板的第一区域中；第二导电类型的场效晶体管，通过利用外延基板的堆叠结构形成在外延基板的与第一区域不同的第二区域中；以及保护元件，通过利用外延基板的堆叠结构形成在外延基板的与第一区域和第二区域不同的第三区域中。该保护元件包括：第一堆叠结构，通过在堆叠厚度方向上进行的垂直蚀刻来蚀刻外延基板而形成；以及第二堆叠结构，通过在堆叠厚度方向上进行的垂直蚀刻来蚀刻外延基板而形成。该保护元件具有在电流路径上的至少两个PN结，该电流路径形成在第一堆叠结构的上端与第二堆叠结构的上端之间且经由第一堆叠结构和第二堆叠结构的基底部分。这允许了多种元件设计并且可实现容易提高半导体装置的性能、集成度、耐压等的结构。
本技术也可采取以下构造。
（1）一种半导体装置，包括：
外延基板，通过由外延生长在一个半导体基板上堆叠多种半导体而形成；
第一导电类型的场效晶体管，通过利用该外延基板的堆叠结构形成在该外延基板的第一区域中；
第二导电类型的场效晶体管，通过利用该外延基板的堆叠结构形成在该外延基板的与该第一区域不同的第二区域中；以及
保护元件，通过利用该外延基板的堆叠结构形成在该外延基板的与该第一区域和该第二区域不同的第三区域中，
其中该保护元件包括
第一堆叠结构，通过由在堆叠厚度方向上进行的垂直蚀刻来蚀刻该外延基板而形成，以及
第二堆叠结构，通过由在堆叠厚度方向上进行的垂直蚀刻来蚀刻该外延基板而形成，并且
该保护元件具有在电流路径上的至少两个PN结，该电流路径形成在该第一堆叠结构的上端和该第二堆叠结构的上端之间且经由该第一堆叠结构和该第二堆叠结构的基底部分。
（2）根据（1）所述的半导体装置，其中该保护元件包括该外延基板中堆叠的N型外延层和P型外延层至少之一。
（3）根据（1）或（2）所述的半导体装置，其中该保护元件包括堆叠在该外延基板中的P型半导体层和N型半导体层以及堆叠在该P型半导体层和该N型半导体层之间的i型半导体层。
（4）根据（1）至（3）任一项所述的半导体装置，其中该保护元件包括P-N-P-N-P型结。
（5）根据（1）至（3）任一项所述的半导体装置，其中该保护元件包括P-N-i-P-i-N-P型结。
（6）根据（1）至（5）任一项所述的半导体装置，其中该保护元件包括P-i-N-i-P型结。
（7）根据（1）至（6）任一项所述的半导体装置，其中该外延基板包括异质结。
（8）根据（1）至（7）任一项所述的半导体装置，其中该外延基板包括异质结，该异质结通过在两个GaAs层之间设置Al1-xGaxAs层（x=0.1至0.5）而形成。
（9）根据（1）至（8）任一项所述的半导体装置，其中该外延基板包括异质结，该异质结通过在两个GaAs层之间设置In1-xGaxP层（x=0.51）而形成。
（10）根据（1）至（9）任一项所述的半导体装置，其中该外延基板包括异质结，该异质结通过在两个GaAs层之间设置Al1-xGaxAs层（x=0.1至0.5）和In1-xGaxP层（x=0.51）而形成。
（11）根据（1）至（10）任一项所述的半导体装置，其中该第一堆叠结构的该上端和该第二堆叠结构的该上端由通过扩散P型杂质形成的P型区域终止。
（12）根据（1）至（11）任一项所述的半导体装置，其中该外延基板通过利用外延生长在一个化合物半导体基板上顺序堆叠用于形成该第一导电类型的场效晶体管的该堆叠结构和用于形成该第二导电类型的场效晶体管的该堆叠结构而形成。
（13）一种半导体装置的制造方法，该方法包括：
通过由外延生长在一个半导体基板上堆叠多种半导体而形成外延基板；
通过利用该外延基板的堆叠结构在该外延基板的第一区域中形成第一导电类型的场效晶体管；
通过利用该外延基板的堆叠结构在该外延基板的与该第一区域不同的第二区域中形成第二导电类型的场效晶体管；以及
通过利用该外延基板的堆叠结构在该外延基板的与该第一区域和该第二区域不同的第三区域中形成保护元件，
其中形成该保护元件包括
通过由在堆叠厚度方向上进行的垂直蚀刻来蚀刻该外延基板而形成第一堆叠结构，以及
通过由在堆叠厚度方向上进行的垂直蚀刻来蚀刻该外延基板而形成第二堆叠结构，并且
通过形成该保护元件，至少两个PN结形成在电流路径上，该电流路径形成在该第一堆叠结构的上端和该第二堆叠结构的上端之间且经由该第一堆叠结构和该第二堆叠结构的基底部分。
（14）一种保护元件，包括：
外延基板，通过由外延生长堆叠多种半导体而形成；
第一堆叠结构，通过由在堆叠厚度方向上进行的垂直蚀刻来蚀刻该外延基板而形成；以及
第二堆叠结构，通过由在堆叠厚度方向上进行的垂直蚀刻来蚀刻该外延基板而形成，
其中至少两个PN结存在于电流路径上，该电流路径形成在该第一堆叠结构的上端和该第二堆叠结构的上端之间且经由该第一堆叠结构和该第二堆叠结构的基底部分。
（15）一种保护元件的制造方法，该方法包括：
通过由外延生长堆叠多种半导体而形成外延基板；
通过由在堆叠厚度方向上进行的垂直蚀刻来蚀刻该外延基板而形成第一堆叠结构；以及
通过由在堆叠厚度方向上进行的垂直蚀刻来蚀刻该外延基板而形成第二堆叠结构，
其中通过形成该外延基板、形成该第一堆叠结构以及形成该第二堆叠结构而在电流路径上形成至少两个PN结，该电流路径形成在该第一堆叠结构的上端和该第二堆叠结构的上端之间且经由该第一堆叠结构和该第二堆叠结构的基底部分。
本申请包含2012年2月28日提交日本专利局的日本优先权专利申请JP2012-041113中公开的相关主题，其全部内容通过引用结合于此。

Claims (15)

1.一种半导体装置，包括：
外延基板，通过用外延生长在一个半导体基板上堆叠多种半导体而形成；
第一导电类型的场效晶体管，通过利用该外延基板的堆叠结构形成在该外延基板的第一区域中；
第二导电类型的场效晶体管，通过利用该外延基板的堆叠结构形成在该外延基板的与该第一区域不同的第二区域中；以及
保护元件，通过利用该外延基板的堆叠结构形成在该外延基板的与该第一区域和该第二区域不同的第三区域中，
其中该保护元件包括
第一堆叠结构，通过用在堆叠厚度方向上进行的垂直蚀刻来蚀刻该外延基板而形成，以及
第二堆叠结构，通过用在堆叠厚度方向上进行的垂直蚀刻来蚀刻该外延基板而形成，并且
该保护元件具有在电流路径上的至少两个PN结，该电流路径形成在该第一堆叠结构的上端和该第二堆叠结构的上端之间且经由该第一堆叠结构和该第二堆叠结构的基底部分。
2.根据权利要求1所述的半导体装置，其中该保护元件包括该外延基板中堆叠的N型外延层和P型外延层至少之一。
3.根据权利要求1所述的半导体装置，其中该保护元件包括堆叠在该外延基板中的P型半导体层和N型半导体层以及堆叠在该P型半导体层和该N型半导体层之间的i型半导体层。
4.根据权利要求1所述的半导体装置，其中该保护元件包括P-N-P-N-P型结。
5.根据权利要求1所述的半导体装置，其中该保护元件包括P-N-i-P-i-N-P型结。
6.根据权利要求1所述的半导体装置，其中该保护元件包括P-i-N-i-P型结。
7.根据权利要求1所述的半导体装置，其中该外延基板包括异质结。
8.根据权利要求1所述的半导体装置，其中该外延基板包括异质结，该异质结通过在两个GaAs层之间设置Al1-xGaxAs层（x=0.1至0.5）而形成。
9.根据权利要求1所述的半导体装置，其中该外延基板包括异质结，该异质结通过在两个GaAs层之间设置In1-xGaxP层（x=0.51）而形成。
10.根据权利要求1所述的半导体装置，其中该外延基板包括异质结，该异质结通过在两个GaAs层之间设置Al1-xGaxAs层（x=0.1至0.5）和In1-xGaxP层（x=0.51）而形成。
11.根据权利要求1所述的半导体装置，其中该第一堆叠结构的该上端和该第二堆叠结构的该上端由通过扩散P型杂质形成的P型区域终止。
12.根据权利要求1所述的半导体装置，其中该外延基板通过用外延生长在一个化合物半导体基板上顺序堆叠用于形成该第一导电类型的场效晶体管的该堆叠结构和用于形成该第二导电类型的场效晶体管的该堆叠结构而形成。
13.一种半导体装置的制造方法，该方法包括：
通过用外延生长在一个半导体基板上堆叠多种半导体而形成外延基板；
通过利用该外延基板的堆叠结构在该外延基板的第一区域中形成第一导电类型的场效晶体管；
通过利用该外延基板的堆叠结构在该外延基板的与该第一区域不同的第二区域中形成第二导电类型的场效晶体管；以及
通过利用该外延基板的堆叠结构在该外延基板的与该第一区域和该第二区域不同的第三区域中形成保护元件，
其中形成该保护元件包括
通过由在堆叠厚度方向上进行的垂直蚀刻来蚀刻该外延基板而形成第一堆叠结构，以及
通过由在堆叠厚度方向上进行的垂直蚀刻来蚀刻该外延基板而形成第二堆叠结构，并且
通过形成该保护元件，至少两个PN结形成在电流路径上，该电流路径形成在该第一堆叠结构的上端和该第二堆叠结构的上端之间且经由该第一堆叠结构和该第二堆叠结构的基底部分。
14.一种保护元件，包括：
外延基板，通过用外延生长堆叠多种半导体而形成；
第一堆叠结构，通过用在堆叠厚度方向上进行的垂直蚀刻来蚀刻该外延基板而形成；以及
第二堆叠结构，通过用在堆叠厚度方向上进行的垂直蚀刻来蚀刻该外延基板而形成，
其中至少两个PN结存在于电流路径上，该电流路径形成在该第一堆叠结构的上端和该第二堆叠结构的上端之间且经由该第一堆叠结构和该第二堆叠结构的基底部分。
15.一种保护元件的制造方法，该方法包括：
通过用外延生长堆叠多种半导体而形成外延基板；
通过用在堆叠厚度方向上进行的垂直蚀刻来蚀刻该外延基板而形成第一堆叠结构；以及
通过用在堆叠厚度方向上进行的垂直蚀刻来蚀刻该外延基板而形成第二堆叠结构，
其中通过形成该外延基板、形成该第一堆叠结构以及形成该第二堆叠结构而在电流路径上形成至少两个PN结，该电流路径形成在该第一堆叠结构的上端和该第二堆叠结构的上端之间且经由该第一堆叠结构和该第二堆叠结构的基底部分。
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PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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