JP2002343813A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2002343813A JP2002343813A JP2001146809A JP2001146809A JP2002343813A JP 2002343813 A JP2002343813 A JP 2002343813A JP 2001146809 A JP2001146809 A JP 2001146809A JP 2001146809 A JP2001146809 A JP 2001146809A JP 2002343813 A JP2002343813 A JP 2002343813A
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Abstract
(57)【要約】
【課題】 異なる導電型の接合を用いて駆動する半導体
素子において、その寄生容量を低減することができ、半
導体装置のＲＦ特性の劣化を防止する。 【解決手段】 ｐｎ接合の保護ダイオードとして、単結
晶の半絶縁性ＧａＡｓ基板１上に、ノンドープＧａＡｓ
バッファ層２を設け、その上部にｎ型不純物拡散領域３
を設ける。拡散領域３の部分にｐ型不純物拡散領域４を
設け、ｐ型不純物濃度が最も高い最表層のみをエッチン
グし、凹部領域５を形成する。る。メタル６を覆うよう
に層間絶縁膜７を設け、接続孔７ａを形成する。これに
より、半導体素子を作製することによって、寄生容量を
小さくすることができる。
素子において、その寄生容量を低減することができ、半
導体装置のＲＦ特性の劣化を防止する。 【解決手段】 ｐｎ接合の保護ダイオードとして、単結
晶の半絶縁性ＧａＡｓ基板１上に、ノンドープＧａＡｓ
バッファ層２を設け、その上部にｎ型不純物拡散領域３
を設ける。拡散領域３の部分にｐ型不純物拡散領域４を
設け、ｐ型不純物濃度が最も高い最表層のみをエッチン
グし、凹部領域５を形成する。る。メタル６を覆うよう
に層間絶縁膜７を設け、接続孔７ａを形成する。これに
より、半導体素子を作製することによって、寄生容量を
小さくすることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、ｐｎ接合を用いた保護ダ
イオードなどに適用して好適なものである。
びその製造方法に関し、特に、ｐｎ接合を用いた保護ダ
イオードなどに適用して好適なものである。
【０００２】
【従来の技術】能動素子であるトランジスタにｐｎ接合
を採用したＪＦＥＴ（Junction FieldEffect Transisto
r）を用いた場合、受動素子である保護ダイオードにお
いても、ｐｎ接合が利用されてきた。
を採用したＪＦＥＴ（Junction FieldEffect Transisto
r）を用いた場合、受動素子である保護ダイオードにお
いても、ｐｎ接合が利用されてきた。
【０００３】
【発明が解決しようとする課題】しかしながら、気相拡
散を用いてｐ型不純物層の形成を行う場合、一般的に気
相拡散が行われる表面のｐ型不純物濃度が高くなる。そ
のため、保護ダイオードの表面近傍における寄生容量が
大きくなってしまうという問題があった。ここで、従来
のトランジスタにおける保護ダイオード部の構造を図１
１に示す。
散を用いてｐ型不純物層の形成を行う場合、一般的に気
相拡散が行われる表面のｐ型不純物濃度が高くなる。そ
のため、保護ダイオードの表面近傍における寄生容量が
大きくなってしまうという問題があった。ここで、従来
のトランジスタにおける保護ダイオード部の構造を図１
１に示す。
【０００４】図１１に示すように、従来の保護ダイオー
ド部においては、半絶縁性ＧａＡｓ基板１０１中に高不
純物濃度のｎ+型領域１０２が設けられている。また、
ｎ+型領域１０２の部分に、選択的に、半絶縁性ＧａＡ
ｓ基板１０１にまで入り込む領域まで拡散されたｐ+型
領域１０３が設けられている。また、半絶縁性ＧａＡｓ
基板１０１上に、層間絶縁膜１０４が設けられており、
この層間絶縁膜１０４の部分にコンタクトホール１０４
ａ，１０４ｂが形成されている。そして、ｎ+型領域１
０２およびｐ+型領域１０３に、それぞれ、コンタクト
ホール１０４ａ、１０４ｂを通じて、ｐ-型の電極１０
５およびｎ-型の電極１０６がオーム性接触（オーミッ
クコンタクト）している。そして、ｎ+型領域１０２と
ｐ+型領域１０３とからなるｐｎ接合ダイオードから保
護ダイオードが構成されている。なお、この保護ダイオ
ードの等価回路を図１１中、半導体素子の上方に並べて
示す。
ド部においては、半絶縁性ＧａＡｓ基板１０１中に高不
純物濃度のｎ+型領域１０２が設けられている。また、
ｎ+型領域１０２の部分に、選択的に、半絶縁性ＧａＡ
ｓ基板１０１にまで入り込む領域まで拡散されたｐ+型
領域１０３が設けられている。また、半絶縁性ＧａＡｓ
基板１０１上に、層間絶縁膜１０４が設けられており、
この層間絶縁膜１０４の部分にコンタクトホール１０４
ａ，１０４ｂが形成されている。そして、ｎ+型領域１
０２およびｐ+型領域１０３に、それぞれ、コンタクト
ホール１０４ａ、１０４ｂを通じて、ｐ-型の電極１０
５およびｎ-型の電極１０６がオーム性接触（オーミッ
クコンタクト）している。そして、ｎ+型領域１０２と
ｐ+型領域１０３とからなるｐｎ接合ダイオードから保
護ダイオードが構成されている。なお、この保護ダイオ
ードの等価回路を図１１中、半導体素子の上方に並べて
示す。
【０００５】また、図１２に示すように、他の従来の保
護ダイオード部においては、半絶縁性ＧａＡｓ基板２０
１中に高不純物濃度のｎ+型領域２０２が設けられてい
る。また、ｎ+型領域２０２中に選択的にｐ+型領域２０
３が設けられている。また、半絶縁性ＧａＡｓ基板２０
１上に、層間絶縁膜２０４が設けられており、この層間
絶縁膜２０４の部分にコンタクトホール２０４ａ，２０
４ｂが形成されている。また、ｎ+型領域２０２および
ｐ+型領域２０３に、それぞれ、コンタクトホール２０
４ａ、２０４ｂを通じてｐ-型の電極２０５およびｎ-型
の電極２０６がオーム性接触している。そして、ｎ+型
領域２０２とｐ+型領域２０３とからなるｐｎ接合ダイ
オードから保護ダイオードが構成されている。なお、こ
の保護ダイオードの等価回路を図１２中、半導体素子の
上方に並べて示す。
護ダイオード部においては、半絶縁性ＧａＡｓ基板２０
１中に高不純物濃度のｎ+型領域２０２が設けられてい
る。また、ｎ+型領域２０２中に選択的にｐ+型領域２０
３が設けられている。また、半絶縁性ＧａＡｓ基板２０
１上に、層間絶縁膜２０４が設けられており、この層間
絶縁膜２０４の部分にコンタクトホール２０４ａ，２０
４ｂが形成されている。また、ｎ+型領域２０２および
ｐ+型領域２０３に、それぞれ、コンタクトホール２０
４ａ、２０４ｂを通じてｐ-型の電極２０５およびｎ-型
の電極２０６がオーム性接触している。そして、ｎ+型
領域２０２とｐ+型領域２０３とからなるｐｎ接合ダイ
オードから保護ダイオードが構成されている。なお、こ
の保護ダイオードの等価回路を図１２中、半導体素子の
上方に並べて示す。
【０００６】以上のような、図１１および図１２に示す
２種類のｐｎ接合保護ダイオードにおいて、本発明者の
知見によれば、ｐ+型領域１０３，２０３とｎ+型領域１
０２，２０２との境界部が、ｐ型不純物濃度の大きい領
域となる。そのため、図１１および図１２中の符号ａの
部分での寄生容量が大きくなってしまい、この寄生容量
の増加に起因して、ＲＦ特性の劣化を招いてしまうとい
う問題があった。
２種類のｐｎ接合保護ダイオードにおいて、本発明者の
知見によれば、ｐ+型領域１０３，２０３とｎ+型領域１
０２，２０２との境界部が、ｐ型不純物濃度の大きい領
域となる。そのため、図１１および図１２中の符号ａの
部分での寄生容量が大きくなってしまい、この寄生容量
の増加に起因して、ＲＦ特性の劣化を招いてしまうとい
う問題があった。
【０００７】したがって、この発明の目的は、異なる導
電型の接合を用いて駆動する半導体素子において、その
寄生容量を低減することができ、半導体装置のＲＦ特性
の劣化を防止することができる半導体装置およびその製
造方法を提供することにある。
電型の接合を用いて駆動する半導体素子において、その
寄生容量を低減することができ、半導体装置のＲＦ特性
の劣化を防止することができる半導体装置およびその製
造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、第１導電型の不純物が拡
散された第１の不純物拡散層と、第２導電型の不純物が
拡散された第２の不純物拡散層との接合を有する半導体
素子が設けられた半導体装置において、第１の不純物拡
散層中における他の部分に比べ、第１導電型の不純物の
濃度の高い領域が除去されて構成されていることを特徴
とするものである。
に、この発明の第１の発明は、第１導電型の不純物が拡
散された第１の不純物拡散層と、第２導電型の不純物が
拡散された第２の不純物拡散層との接合を有する半導体
素子が設けられた半導体装置において、第１の不純物拡
散層中における他の部分に比べ、第１導電型の不純物の
濃度の高い領域が除去されて構成されていることを特徴
とするものである。
【０００９】この第１の発明において、典型的には、第
１導電型はｐ型であり、第２導電型はｎ型である。
１導電型はｐ型であり、第２導電型はｎ型である。
【００１０】この発明の第２の発明は、第１導電型の不
純物が拡散された第１の不純物拡散層と、第２導電型の
不純物が拡散された第２の不純物拡散層との接合を有す
る半導体素子が設けられた半導体装置の製造方法におい
て、第１導電型の不純物拡散層中の他の部分に比べ、第
１導電型の不純物の濃度の高い領域をエッチングにより
除去するようにしたことを特徴とするものである。
純物が拡散された第１の不純物拡散層と、第２導電型の
不純物が拡散された第２の不純物拡散層との接合を有す
る半導体素子が設けられた半導体装置の製造方法におい
て、第１導電型の不純物拡散層中の他の部分に比べ、第
１導電型の不純物の濃度の高い領域をエッチングにより
除去するようにしたことを特徴とするものである。
【００１１】この第２の発明において、典型的には、エ
ッチングがウェットエッチング法である。そして、この
ウェットエッチング法に用いられるエッチング液は、
水、リン酸、フッ酸またはクエン酸である。
ッチングがウェットエッチング法である。そして、この
ウェットエッチング法に用いられるエッチング液は、
水、リン酸、フッ酸またはクエン酸である。
【００１２】この第２の発明において、好適には、エッ
チングは等方性エッチング法であるが、反応性イオンエ
ッチング法を用いることも可能である。また、等方性エ
ッチング法としては、プラズマイオンエッチング法など
を採用することが可能である。
チングは等方性エッチング法であるが、反応性イオンエ
ッチング法を用いることも可能である。また、等方性エ
ッチング法としては、プラズマイオンエッチング法など
を採用することが可能である。
【００１３】この第２の発明において、典型的には、第
１導電型不純物を、気相拡散法またはイオン注入法によ
りドーピングする。
１導電型不純物を、気相拡散法またはイオン注入法によ
りドーピングする。
【００１４】この第２の発明において、好適には、半導
体素子は、保護ダイオードおよび接合型電界効果トラン
ジスタであり、保護ダイオードと接合型電界効果トラン
ジスタとを同じ工程で製造する。また、この第２の発明
の他の好適な例としては、半導体素子は、保護ダイオー
ドおよび高電子移動度トランジスタであり、保護ダイオ
ードと高電子移動度トランジスタとを同じ工程で製造す
る。
体素子は、保護ダイオードおよび接合型電界効果トラン
ジスタであり、保護ダイオードと接合型電界効果トラン
ジスタとを同じ工程で製造する。また、この第２の発明
の他の好適な例としては、半導体素子は、保護ダイオー
ドおよび高電子移動度トランジスタであり、保護ダイオ
ードと高電子移動度トランジスタとを同じ工程で製造す
る。
【００１５】この第２の発明において、効率よく第１導
電型拡散領域の高濃度領域を除去するために、好適に
は、エッチングを、第１導電型拡散領域上の絶縁膜のエ
ッチングを行った後に、続けて行うようにする。
電型拡散領域の高濃度領域を除去するために、好適に
は、エッチングを、第１導電型拡散領域上の絶縁膜のエ
ッチングを行った後に、続けて行うようにする。
【００１６】この発明において、典型的には、半導体素
子は、保護ダイオード、接合型電界効果トランジスタ、
高電子移動度トランジスタ、または接合型高電子移動度
トランジスタである。
子は、保護ダイオード、接合型電界効果トランジスタ、
高電子移動度トランジスタ、または接合型高電子移動度
トランジスタである。
【００１７】この発明において、典型的には、ＧａＡｓ
系化合物半導体、ＡｌＡｓ系化合物半導体、ＩｎＡｓ系
化合物半導体、ＧａＰ系化合物半導体、ＩｎＰ系化合物
半導体およびＧａＮ系化合物半導体からなる群より選ば
れた少なくとも１種類の化合物半導体を用いる。
系化合物半導体、ＡｌＡｓ系化合物半導体、ＩｎＡｓ系
化合物半導体、ＧａＰ系化合物半導体、ＩｎＰ系化合物
半導体およびＧａＮ系化合物半導体からなる群より選ば
れた少なくとも１種類の化合物半導体を用いる。
【００１８】この発明において、典型的には、第１導電
型不純物が、Ｚｎ、ＭｇおよびＣからなる群より選ばれ
た少なくとも１種類の元素、または群より選ばれた少な
くとも２種類の化合物からなる。
型不純物が、Ｚｎ、ＭｇおよびＣからなる群より選ばれ
た少なくとも１種類の元素、または群より選ばれた少な
くとも２種類の化合物からなる。
【００１９】上述のように構成されたこの発明による半
導体装置およびその製造方法によれば、半導体素子が、
第１導電型の第１の不純物拡散層中における他の部分に
比べ、第１導電型の不純物濃度の高い領域が除去された
構造を有していることにより、不純物濃度の高い領域が
存在しないため、この高濃度の不純物領域に起因する寄
生キャパシタの寄生容量の低減を図ることができる。
導体装置およびその製造方法によれば、半導体素子が、
第１導電型の第１の不純物拡散層中における他の部分に
比べ、第１導電型の不純物濃度の高い領域が除去された
構造を有していることにより、不純物濃度の高い領域が
存在しないため、この高濃度の不純物領域に起因する寄
生キャパシタの寄生容量の低減を図ることができる。
【００２０】
【発明の実施の形態】以下、この発明の一実施形態につ
いて図面を参照しながら説明する。なお、以下の一実施
形態の全図においては、同一または対応する部分には同
一の符号を付す。
いて図面を参照しながら説明する。なお、以下の一実施
形態の全図においては、同一または対応する部分には同
一の符号を付す。
【００２１】まず、この一実施形態による保護ダイオー
ド内蔵型の接合型電界効果トランジスタ（保護ダイオー
ド内蔵型ＪＦＥＴ）について説明する。図１は、この一
実施形態による保護ダイオード内蔵型ＪＦＥＴにおける
保護ダイオード部を示す。
ド内蔵型の接合型電界効果トランジスタ（保護ダイオー
ド内蔵型ＪＦＥＴ）について説明する。図１は、この一
実施形態による保護ダイオード内蔵型ＪＦＥＴにおける
保護ダイオード部を示す。
【００２２】図１に示すように、この一実施形態による
保護ダイオード部においては、単結晶のＧａＡｓからな
る半絶縁性ＧａＡｓ基板１上にノンドープのＧａＡｓか
らなるバッファ層２が設けられている。また、バッファ
層２の上部には、不純物として例えばシリコン（Ｓｉ）
などのｎ型不純物が導入されたｎ型不純物拡散領域３が
設けられている。また、ｎ型不純物拡散領域３の部分
に、ｐ型不純物が選択的に拡散されたｐ型不純物拡散領
域４が設けられている。また、バッファ層２の上部にお
けるｎ型不純物拡散領域３の部分およびｐ型不純物拡散
領域４の上部に、エッチング除去された凹部領域５が形
成されている。また、半絶縁性ＧａＡｓ基板１のバッフ
ァ層２上に、ｎ型不純物拡散領域３にオーム性接触をし
て所定の形状にパターンニングされた、例えばＡｕＧｅ
／Ｎｉなどの材料からなるオーミックメタル６が設けら
れている。また、バッファ層２上にオーミックメタル６
を覆うようにして層間絶縁膜７が設けられている。この
層間絶縁膜７の部分における、オーミックメタル６の上
方には、オーミックメタル６に通じる接続孔７ａが設け
られている。また、層間絶縁膜７の部分における、ｐ型
不純物拡散領域４の上方および凹部領域５上に、コンタ
クトホール７ｂが設けられている。
保護ダイオード部においては、単結晶のＧａＡｓからな
る半絶縁性ＧａＡｓ基板１上にノンドープのＧａＡｓか
らなるバッファ層２が設けられている。また、バッファ
層２の上部には、不純物として例えばシリコン（Ｓｉ）
などのｎ型不純物が導入されたｎ型不純物拡散領域３が
設けられている。また、ｎ型不純物拡散領域３の部分
に、ｐ型不純物が選択的に拡散されたｐ型不純物拡散領
域４が設けられている。また、バッファ層２の上部にお
けるｎ型不純物拡散領域３の部分およびｐ型不純物拡散
領域４の上部に、エッチング除去された凹部領域５が形
成されている。また、半絶縁性ＧａＡｓ基板１のバッフ
ァ層２上に、ｎ型不純物拡散領域３にオーム性接触をし
て所定の形状にパターンニングされた、例えばＡｕＧｅ
／Ｎｉなどの材料からなるオーミックメタル６が設けら
れている。また、バッファ層２上にオーミックメタル６
を覆うようにして層間絶縁膜７が設けられている。この
層間絶縁膜７の部分における、オーミックメタル６の上
方には、オーミックメタル６に通じる接続孔７ａが設け
られている。また、層間絶縁膜７の部分における、ｐ型
不純物拡散領域４の上方および凹部領域５上に、コンタ
クトホール７ｂが設けられている。
【００２３】また、層間絶縁膜７上に、所望形状にパタ
ーンニングされた配線層８が設けられている。配線層８
は、オーミックメタル６の上方の接続孔７ａを通じてオ
ーミックメタル６に接続されている。また、配線層８
は、ｐ型不純物拡散領域４の上方および凹部領域５上の
コンタクトホール７ｂを通じて、ｐ型不純物拡散領域４
に接続されている。
ーンニングされた配線層８が設けられている。配線層８
は、オーミックメタル６の上方の接続孔７ａを通じてオ
ーミックメタル６に接続されている。また、配線層８
は、ｐ型不純物拡散領域４の上方および凹部領域５上の
コンタクトホール７ｂを通じて、ｐ型不純物拡散領域４
に接続されている。
【００２４】以上のようにしてこの一実施形態による保
護ダイオード部が構成されている。
護ダイオード部が構成されている。
【００２５】次に、以上のように構成された保護ダイオ
ード内蔵型ＪＦＥＴの製造方法について説明する。
ード内蔵型ＪＦＥＴの製造方法について説明する。
【００２６】すなわち、まず、図２に示すように、例え
ばエピタキシャル成長法により、半絶縁性ＧａＡｓ基板
１上に、不純物を添加することなくＧａＡｓを成長させ
る。これにより、半絶縁性ＧａＡｓ基板１上にバッファ
層２が形成される。
ばエピタキシャル成長法により、半絶縁性ＧａＡｓ基板
１上に、不純物を添加することなくＧａＡｓを成長させ
る。これにより、半絶縁性ＧａＡｓ基板１上にバッファ
層２が形成される。
【００２７】次に、例えばイオン注入法や熱拡散法によ
り、半絶縁性ＧａＡｓ基板１上のバッファ層２の上部
に、選択的にｐ型不純物を導入することにより、ＪＦＥ
Ｔ部のｐ型不純物領域９を形成する。その後、ＪＦＥＴ
部のｐ型不純物領域９の部分にｎ型不純物を導入するこ
とにより、低濃度のｎ型不純物領域１０を形成する。
り、半絶縁性ＧａＡｓ基板１上のバッファ層２の上部
に、選択的にｐ型不純物を導入することにより、ＪＦＥ
Ｔ部のｐ型不純物領域９を形成する。その後、ＪＦＥＴ
部のｐ型不純物領域９の部分にｎ型不純物を導入するこ
とにより、低濃度のｎ型不純物領域１０を形成する。
【００２８】次に、例えば化学気相成長（ＣＶＤ）法に
より、バッファ層２上に窒化シリコン（ＳｉＮ）膜を気
相成長させる。これによって、バッファ層２上に、Ｓｉ
Ｎからなる絶縁膜１１が形成される。
より、バッファ層２上に窒化シリコン（ＳｉＮ）膜を気
相成長させる。これによって、バッファ層２上に、Ｓｉ
Ｎからなる絶縁膜１１が形成される。
【００２９】次に、図３に示すように、リソグラフィ工
程により、絶縁膜１１上に所定形状のレジストパターン
（図示せず）を形成した後、このレジストパターンをマ
スクとして、例えばＲＩＥ法によりエッチングを行う。
これにより、絶縁膜１１の拡散領域に開口１１ａ，１１
ｂ，１１ｃを形成する。その後、レジストパターンを除
去する。
程により、絶縁膜１１上に所定形状のレジストパターン
（図示せず）を形成した後、このレジストパターンをマ
スクとして、例えばＲＩＥ法によりエッチングを行う。
これにより、絶縁膜１１の拡散領域に開口１１ａ，１１
ｂ，１１ｃを形成する。その後、レジストパターンを除
去する。
【００３０】次に、開口１１ａ，１１ｂ，１１ｃが形成
された絶縁膜１１をマスクとして、例えばＳｉなどのｎ
型不純物をバッファ層２にイオン注入する。その後、活
性化アニールを行うことにより、Ｓｉなどのｎ型不純物
を活性化させる。これにより、保護ダイオード部および
ＪＦＥＴ部におけるバッファ層２の上部にｎ型不純物領
域が形成される。ここで、この熱処理における熱処理条
件の一例を挙げると、雰囲気ガスとして、ハッシュウム
化ヒ素（ＡｓＨｓ）ガス、Ａｒガスおよび水素（Ｈ2）
ガスの混合ガスを用い、熱処理温度を８４０℃、熱処理
時間を３０ｓとする。その後、絶縁膜を除去する。
された絶縁膜１１をマスクとして、例えばＳｉなどのｎ
型不純物をバッファ層２にイオン注入する。その後、活
性化アニールを行うことにより、Ｓｉなどのｎ型不純物
を活性化させる。これにより、保護ダイオード部および
ＪＦＥＴ部におけるバッファ層２の上部にｎ型不純物領
域が形成される。ここで、この熱処理における熱処理条
件の一例を挙げると、雰囲気ガスとして、ハッシュウム
化ヒ素（ＡｓＨｓ）ガス、Ａｒガスおよび水素（Ｈ2）
ガスの混合ガスを用い、熱処理温度を８４０℃、熱処理
時間を３０ｓとする。その後、絶縁膜を除去する。
【００３１】次に、図４に示すように、例えばＣＶＤ法
により、半絶縁性ＧａＡｓ基板１上のバッファ層２上に
ＳｉＮ膜を形成する。これにより、バッファ層２上に絶
縁膜１２が形成される。次に、リソグラフィ工程およ
び、ＲＩＥ法などを採用したエッチング工程により、保
護ダイオード部におけるｎ型不純物拡散領域３の部分
と、ＪＦＥＴ部におけるｎ型不純物拡散領域３に挟まれ
たｎ型不純物領域１０の部分との上方に、それぞれ選択
的に開口１２ａ，１２ｂを形成する。その後、この開口
１２ａ，１２ｂが形成された絶縁膜１２をマスクとし
て、例えば気相拡散法により、例えばＺｎなどのｐ型不
純物を拡散させる。これにより、保護ダイオード部にお
けるｎ型不純物拡散領域３の部分と、ＪＦＥＴ部におけ
るｎ型不純物領域１０の部分とに、それぞれｐ型不純物
拡散領域１３，１４が形成される。ここで、これらのｐ
型不純物拡散領域１３，１４の形成は、ＪＦＥＴ部にお
けるゲート部となるｐ型不純物拡散領域１４に制約され
る。すなわち、ＪＦＥＴのしきい値電圧Ｖthを決定する
ために、ｐ型不純物が拡散される深さ（拡散深さ）は、
別のモニターを用いて、時間によって制御される。
により、半絶縁性ＧａＡｓ基板１上のバッファ層２上に
ＳｉＮ膜を形成する。これにより、バッファ層２上に絶
縁膜１２が形成される。次に、リソグラフィ工程およ
び、ＲＩＥ法などを採用したエッチング工程により、保
護ダイオード部におけるｎ型不純物拡散領域３の部分
と、ＪＦＥＴ部におけるｎ型不純物拡散領域３に挟まれ
たｎ型不純物領域１０の部分との上方に、それぞれ選択
的に開口１２ａ，１２ｂを形成する。その後、この開口
１２ａ，１２ｂが形成された絶縁膜１２をマスクとし
て、例えば気相拡散法により、例えばＺｎなどのｐ型不
純物を拡散させる。これにより、保護ダイオード部にお
けるｎ型不純物拡散領域３の部分と、ＪＦＥＴ部におけ
るｎ型不純物領域１０の部分とに、それぞれｐ型不純物
拡散領域１３，１４が形成される。ここで、これらのｐ
型不純物拡散領域１３，１４の形成は、ＪＦＥＴ部にお
けるゲート部となるｐ型不純物拡散領域１４に制約され
る。すなわち、ＪＦＥＴのしきい値電圧Ｖthを決定する
ために、ｐ型不純物が拡散される深さ（拡散深さ）は、
別のモニターを用いて、時間によって制御される。
【００３２】次に、図５に示すように、開口１２ａ，１
２ｂが形成された絶縁膜１２上に、チタン（Ｔｉ）、白
金（Ｐｔ）、金（Ａｕ）を順次成膜することにより、Ｔ
ｉ／Ｐｔ／Ａｕ膜を形成する。ここで、このＴｉ／Ｐｔ
／Ａｕ膜におけるそれぞれの膜厚は、Ｔｉ膜が例えば５
０ｎｍ、Ｐｔ膜が例えば５０ｎｍ、Ａｕ膜が例えば２２
０ｎｍである。その後、Ａｒを用いたミリング法により
パターンニングを行うことにより、開口１２ｂおよびそ
の近傍を覆う領域に、Ｔｉ／Ｐｔ／Ａｕ膜からなるゲー
ト電極１５を形成する。このとき、保護ダイオード部に
おけるｐ型不純物拡散領域１３の上面に、下層のＴｉ膜
が残存しないようにするために、ゲート電極１５のパタ
ーンニングにおけるミリングレートから算出されるミリ
ング時間を１０％以上増加させておく。
２ｂが形成された絶縁膜１２上に、チタン（Ｔｉ）、白
金（Ｐｔ）、金（Ａｕ）を順次成膜することにより、Ｔ
ｉ／Ｐｔ／Ａｕ膜を形成する。ここで、このＴｉ／Ｐｔ
／Ａｕ膜におけるそれぞれの膜厚は、Ｔｉ膜が例えば５
０ｎｍ、Ｐｔ膜が例えば５０ｎｍ、Ａｕ膜が例えば２２
０ｎｍである。その後、Ａｒを用いたミリング法により
パターンニングを行うことにより、開口１２ｂおよびそ
の近傍を覆う領域に、Ｔｉ／Ｐｔ／Ａｕ膜からなるゲー
ト電極１５を形成する。このとき、保護ダイオード部に
おけるｐ型不純物拡散領域１３の上面に、下層のＴｉ膜
が残存しないようにするために、ゲート電極１５のパタ
ーンニングにおけるミリングレートから算出されるミリ
ング時間を１０％以上増加させておく。
【００３３】次に、図６に示すように、例えばＣＶＤ法
により、全面に、絶縁膜１２、開口１２ａおよびゲート
電極１５を覆うようにして、ＳｉＮ膜を形成する。これ
により、絶縁膜１６が形成される。その後、リソグラフ
ィ工程および、ＲＩＥ法などのエッチング工程により、
絶縁膜１２，１６における、保護ダイオード部のｐ型不
純物拡散層１３の上面を露出する領域、すなわちｐ型不
純物拡散領域１３より大きい領域に、開口１７を形成す
る。
により、全面に、絶縁膜１２、開口１２ａおよびゲート
電極１５を覆うようにして、ＳｉＮ膜を形成する。これ
により、絶縁膜１６が形成される。その後、リソグラフ
ィ工程および、ＲＩＥ法などのエッチング工程により、
絶縁膜１２，１６における、保護ダイオード部のｐ型不
純物拡散層１３の上面を露出する領域、すなわちｐ型不
純物拡散領域１３より大きい領域に、開口１７を形成す
る。
【００３４】次に、図７に示すように、保護ダイオード
部における絶縁膜１２，１６をマスクとして、ウェット
エッチング法やイオンエッチング法などの等方性エッチ
ング法により、開口１７を通じ、ｐ型不純物拡散領域１
３およびその外周のｎ型不純物拡散領域３を等方的にエ
ッチングする。これにより、凹部領域５が形成される。
ここで、この凹部領域５の形成の際のエッチングにおい
ては、ｐ型不純物拡散領域１３を、３０ｎｍ程度の深さ
までエッチングする。また、ウェットエッチング法を採
用する場合、エッチング液としては、水（Ｈ2Ｏ）、リ
ン酸（Ｈ3ＰＯ4）、フッ酸（ＨＦ）またはクエン酸（Ｈ
ＯＯＣＣＨ2−Ｃ(ＯＨ)(ＣＯＯＨ)−ＣＨ2ＣＯＯＨ）な
どを用いることができる。なお、このエッチングの深さ
は、ｐ型不純物拡散領域１３に導入されたｐ型不純物の
種類、ｐ型不純物拡散領域１３を形成する際の拡散条件
やアニール条件などに応じて、所定の深さを算出する。
そして、このエッチングにより、ｐ型不純物拡散領域１
３中の高濃度にｐ型不純物が拡散された部分、具体的に
は、ｐ型不純物拡散領域１３の表面近傍の部分を除去す
る。
部における絶縁膜１２，１６をマスクとして、ウェット
エッチング法やイオンエッチング法などの等方性エッチ
ング法により、開口１７を通じ、ｐ型不純物拡散領域１
３およびその外周のｎ型不純物拡散領域３を等方的にエ
ッチングする。これにより、凹部領域５が形成される。
ここで、この凹部領域５の形成の際のエッチングにおい
ては、ｐ型不純物拡散領域１３を、３０ｎｍ程度の深さ
までエッチングする。また、ウェットエッチング法を採
用する場合、エッチング液としては、水（Ｈ2Ｏ）、リ
ン酸（Ｈ3ＰＯ4）、フッ酸（ＨＦ）またはクエン酸（Ｈ
ＯＯＣＣＨ2−Ｃ(ＯＨ)(ＣＯＯＨ)−ＣＨ2ＣＯＯＨ）な
どを用いることができる。なお、このエッチングの深さ
は、ｐ型不純物拡散領域１３に導入されたｐ型不純物の
種類、ｐ型不純物拡散領域１３を形成する際の拡散条件
やアニール条件などに応じて、所定の深さを算出する。
そして、このエッチングにより、ｐ型不純物拡散領域１
３中の高濃度にｐ型不純物が拡散された部分、具体的に
は、ｐ型不純物拡散領域１３の表面近傍の部分を除去す
る。
【００３５】すなわち、本発明者の知見によれば、不純
物拡散領域表面からの深さに応じて、不純物濃度に分布
が生じる。この分布の一例を図８に示す。なお、図８に
示す不純物濃度の分布は、ＺｎをＡｌ0.23ＧａＡｓに、
１２０ｓの間拡散させた場合の不純物濃度の分布例であ
る。
物拡散領域表面からの深さに応じて、不純物濃度に分布
が生じる。この分布の一例を図８に示す。なお、図８に
示す不純物濃度の分布は、ＺｎをＡｌ0.23ＧａＡｓに、
１２０ｓの間拡散させた場合の不純物濃度の分布例であ
る。
【００３６】図８から、不純物拡散領域表面近傍におい
て不純物濃度が高く、不純物拡散領域表面からの深さが
大きくなるにしたがって、ある深さまでは不純物濃度が
急激に減少していくことが分かる。また、所定の深さ
（図８中、０．０２μｍ程度）より深くなると、より深
くなったとしても不純物濃度がほぼ一定になることが分
かる。そして、所定の深さ（図８中、０．１μｍ程度）
より深くなると、再度急激に不純物濃度が減少していく
ことが分かる。
て不純物濃度が高く、不純物拡散領域表面からの深さが
大きくなるにしたがって、ある深さまでは不純物濃度が
急激に減少していくことが分かる。また、所定の深さ
（図８中、０．０２μｍ程度）より深くなると、より深
くなったとしても不純物濃度がほぼ一定になることが分
かる。そして、所定の深さ（図８中、０．１μｍ程度）
より深くなると、再度急激に不純物濃度が減少していく
ことが分かる。
【００３７】そして、本発明者の想起したところによれ
ば、不純物拡散領域近傍の不純物濃度が急激に減少して
いく部分をエッチングによって削除することにより、不
純物濃度の不純物拡散領域表面からの深さ依存性、すな
わち不純物濃度分布がほぼ一定になる部分を不純物拡散
領域として使用することができる。そこで、この一実施
形態においては、ｐ型不純物拡散領域１３の不純物濃度
分布がほぼ一定となる深さまで、ｐ型不純物拡散領域１
３をエッチングにより除去する。
ば、不純物拡散領域近傍の不純物濃度が急激に減少して
いく部分をエッチングによって削除することにより、不
純物濃度の不純物拡散領域表面からの深さ依存性、すな
わち不純物濃度分布がほぼ一定になる部分を不純物拡散
領域として使用することができる。そこで、この一実施
形態においては、ｐ型不純物拡散領域１３の不純物濃度
分布がほぼ一定となる深さまで、ｐ型不純物拡散領域１
３をエッチングにより除去する。
【００３８】また、不純物拡散領域における不純物濃度
分布は、不純物を所定の領域に導入する際に使用される
拡散装置、採用される拡散方法、および拡散条件のみな
らず、拡散される不純物の種類にも影響される。そのた
め、あらかじめ、半導体装置に用いられる不純物濃度分
布のデータを参照して、不純物拡散領域のエッチング深
さを決定する。そこで、この一実施形態においては、そ
の深さを３０ｎｍとする。
分布は、不純物を所定の領域に導入する際に使用される
拡散装置、採用される拡散方法、および拡散条件のみな
らず、拡散される不純物の種類にも影響される。そのた
め、あらかじめ、半導体装置に用いられる不純物濃度分
布のデータを参照して、不純物拡散領域のエッチング深
さを決定する。そこで、この一実施形態においては、そ
の深さを３０ｎｍとする。
【００３９】その後、図９に示すように、例えばＣＶＤ
法により、全面を覆うようにして、例えばＳｉＮ膜を形
成する。これにより、例えばＳｉＮからなる絶縁膜１８
が形成される。その後、リソグラフィ工程およびエッチ
ング工程により、保護ダイオード部およびＪＦＥＴ部の
絶縁膜１２，１６，１８に、ｎ型不純物拡散領域３が露
出するようにして、コンタクトホール１９，２０，２１
を形成する。これらのコンタクトホール１９，２０，２
１は、ｎ型ＧａＡｓに対するオーミックコンタクトを形
成するためである。なお、リソグラフィ工程は、コンタ
クトホール１９，２０，２１の形成領域に開口を有する
レジストパターンを形成する工程であり、さらに、エッ
チング工程としては、例えばＲＩＥ法により、例えばＣ
Ｆ4にＨ2またはＯ2を添加した混合ガスを用いて、絶縁
膜１２，１６，１８をエッチングする方法などを採用す
ることが可能である。
法により、全面を覆うようにして、例えばＳｉＮ膜を形
成する。これにより、例えばＳｉＮからなる絶縁膜１８
が形成される。その後、リソグラフィ工程およびエッチ
ング工程により、保護ダイオード部およびＪＦＥＴ部の
絶縁膜１２，１６，１８に、ｎ型不純物拡散領域３が露
出するようにして、コンタクトホール１９，２０，２１
を形成する。これらのコンタクトホール１９，２０，２
１は、ｎ型ＧａＡｓに対するオーミックコンタクトを形
成するためである。なお、リソグラフィ工程は、コンタ
クトホール１９，２０，２１の形成領域に開口を有する
レジストパターンを形成する工程であり、さらに、エッ
チング工程としては、例えばＲＩＥ法により、例えばＣ
Ｆ4にＨ2またはＯ2を添加した混合ガスを用いて、絶縁
膜１２，１６，１８をエッチングする方法などを採用す
ることが可能である。
【００４０】次に、全面に例えば真空蒸着法により、ゲ
ルマニウム化金（ＡｕＧｅ）膜を１９０ｎｍ、ニッケル
（Ｎｉ）膜を４５ｎｍ、およびＡｕ膜を１０ｎｍの膜厚
に順次形成する。これにより、ＡｕＧｅ／Ｎｉ／Ａｕか
らなる金属積層膜が形成される。その後、レジストパタ
ーンを溶解除去する。これにより、レジストパターン上
に形成されたＡｕＧｅ／Ｎｉ／Ａｕ膜が除去される。そ
の後、フォーミングガス雰囲気中において、４８０℃の
温度で、７０秒間熱処理を行う。これにより、コンタク
トホール１９，２０，２１の部分にそれぞれオーミック
メタル６，２２，２３が形成される。
ルマニウム化金（ＡｕＧｅ）膜を１９０ｎｍ、ニッケル
（Ｎｉ）膜を４５ｎｍ、およびＡｕ膜を１０ｎｍの膜厚
に順次形成する。これにより、ＡｕＧｅ／Ｎｉ／Ａｕか
らなる金属積層膜が形成される。その後、レジストパタ
ーンを溶解除去する。これにより、レジストパターン上
に形成されたＡｕＧｅ／Ｎｉ／Ａｕ膜が除去される。そ
の後、フォーミングガス雰囲気中において、４８０℃の
温度で、７０秒間熱処理を行う。これにより、コンタク
トホール１９，２０，２１の部分にそれぞれオーミック
メタル６，２２，２３が形成される。
【００４１】次に、図１０に示すように、例えばＣＶＤ
法により、全面を覆うようにして例えばＳｉＮ膜を形成
する。これにより、例えばＳｉＮからなる絶縁膜２４が
形成され、絶縁膜１２，１６，１８，２４により層間絶
縁膜７が構成される。その後、リソグラフィ工程およ
び、ＲＩＥ法などを採用したエッチング工程により、ｐ
型不純物拡散領域４上の絶縁膜２４、およびオーミック
メタル６，２２，２３上の絶縁膜２４をそれぞれ除去す
る。これにより、ｐ型不純物拡散領域４上にコンタクト
ホール７ｂ、オーミックメタル６上に接続孔７ａ、オー
ミックメタル２２，２３上にそれぞれ開口２５，２６
が、それぞれ形成される。その後、リソグラフィ工程に
おいて用いたレジストパターンを除去する。
法により、全面を覆うようにして例えばＳｉＮ膜を形成
する。これにより、例えばＳｉＮからなる絶縁膜２４が
形成され、絶縁膜１２，１６，１８，２４により層間絶
縁膜７が構成される。その後、リソグラフィ工程およ
び、ＲＩＥ法などを採用したエッチング工程により、ｐ
型不純物拡散領域４上の絶縁膜２４、およびオーミック
メタル６，２２，２３上の絶縁膜２４をそれぞれ除去す
る。これにより、ｐ型不純物拡散領域４上にコンタクト
ホール７ｂ、オーミックメタル６上に接続孔７ａ、オー
ミックメタル２２，２３上にそれぞれ開口２５，２６
が、それぞれ形成される。その後、リソグラフィ工程に
おいて用いたレジストパターンを除去する。
【００４２】続けて、例えば真空蒸着法により、Ｔｉ膜
を例えば５０ｎｍ程度の膜厚に形成し、Ｐｔ膜を例えば
５０ｎｍの膜厚に形成し、Ａｕ膜を例えば６００ｎｍの
膜厚に形成する。その後、Ａｒを用いたミリング法によ
り、所定の配線パターンにパターンニングすることによ
り、配線層８を形成する。
を例えば５０ｎｍ程度の膜厚に形成し、Ｐｔ膜を例えば
５０ｎｍの膜厚に形成し、Ａｕ膜を例えば６００ｎｍの
膜厚に形成する。その後、Ａｒを用いたミリング法によ
り、所定の配線パターンにパターンニングすることによ
り、配線層８を形成する。
【００４３】以上により、保護ダイオード部とＪＦＥＴ
部とが並行して形成された、保護ダイオード内蔵型電界
効果トランジスタが製造される。
部とが並行して形成された、保護ダイオード内蔵型電界
効果トランジスタが製造される。
【００４４】以上説明したように、この一実施形態によ
る保護ダイオード内蔵型電界効果トランジスタによれ
ば、保護ダイオード部のｎ型不純物拡散領域３の部分に
ｐ型不純物拡散領域１３を形成した後、このｐ型不純物
拡散領域１３におけるｐ型不純物濃度が高い部分をエッ
チング除去していることにより、保護ダイオード部のｐ
ｎ接合における寄生容量の低減を図ることができる。し
たがって、寄生容量の増加により生じる特性劣化を防止
することができ、特に保護ダイオード内蔵型ＪＦＥＴに
おけるＲＦ特性の劣化を防止することができる。
る保護ダイオード内蔵型電界効果トランジスタによれ
ば、保護ダイオード部のｎ型不純物拡散領域３の部分に
ｐ型不純物拡散領域１３を形成した後、このｐ型不純物
拡散領域１３におけるｐ型不純物濃度が高い部分をエッ
チング除去していることにより、保護ダイオード部のｐ
ｎ接合における寄生容量の低減を図ることができる。し
たがって、寄生容量の増加により生じる特性劣化を防止
することができ、特に保護ダイオード内蔵型ＪＦＥＴに
おけるＲＦ特性の劣化を防止することができる。
【００４５】以上、この発明の一実施形態について具体
的に説明したが、この発明は、上述の一実施形態に限定
されるものではなく、この発明の技術的思想に基づく各
種の変形が可能である。
的に説明したが、この発明は、上述の一実施形態に限定
されるものではなく、この発明の技術的思想に基づく各
種の変形が可能である。
【００４６】例えば、上述の一実施形態において挙げた
数値、メタル材料、積層構造、成膜方法はあくまでも例
に過ぎず、必要に応じてこれと異なる数値、メタル材
料、積層構造、成膜方法を用いてもよい。
数値、メタル材料、積層構造、成膜方法はあくまでも例
に過ぎず、必要に応じてこれと異なる数値、メタル材
料、積層構造、成膜方法を用いてもよい。
【００４７】また、例えば上述の一実施形態において
は、保護ダイオードやＪＦＥＴなどの半導体素子を半絶
縁性ＧａＡｓ基板上に形成しているが、ＧａＡｓ系基板
のみならず、Ｓｉ系基板やＩｎＰ系基板を用いることが
でき、これらの基板を用いた半導体素子に適用すること
が可能である。
は、保護ダイオードやＪＦＥＴなどの半導体素子を半絶
縁性ＧａＡｓ基板上に形成しているが、ＧａＡｓ系基板
のみならず、Ｓｉ系基板やＩｎＰ系基板を用いることが
でき、これらの基板を用いた半導体素子に適用すること
が可能である。
【００４８】また、例えば上述の一実施形態において
は、この発明を、ＪＦＥＴなどのトランジスタに適用す
るようにしているが、ＨＥＭＴなどに適用することも可
能であり、ｐｎ接合を用いるあらゆる半導体素子を適用
することが可能である。
は、この発明を、ＪＦＥＴなどのトランジスタに適用す
るようにしているが、ＨＥＭＴなどに適用することも可
能であり、ｐｎ接合を用いるあらゆる半導体素子を適用
することが可能である。
【００４９】
【発明の効果】以上説明したように、この発明によれ
ば、第１の不純物拡散層中における他の部分に比べ、第
１導電型の不純物の濃度の高い領域が除去されて構成さ
れていることにより、異なる導電型の接合を用いて駆動
する半導体素子において、その寄生容量を低減すること
ができ、半導体装置のＲＦ特性の劣化を防止することが
できる。
ば、第１の不純物拡散層中における他の部分に比べ、第
１導電型の不純物の濃度の高い領域が除去されて構成さ
れていることにより、異なる導電型の接合を用いて駆動
する半導体素子において、その寄生容量を低減すること
ができ、半導体装置のＲＦ特性の劣化を防止することが
できる。
【図１】この発明の一実施形態による保護ダイオード部
を示す断面図である。
を示す断面図である。
【図２】この発明の一実施形態による保護ダイオード内
蔵型の接合型電界効果トランジスタの製造プロセスを示
す断面図である。
蔵型の接合型電界効果トランジスタの製造プロセスを示
す断面図である。
【図３】この発明の一実施形態による保護ダイオード内
蔵型の接合型電界効果トランジスタの製造プロセスを示
す断面図である。
蔵型の接合型電界効果トランジスタの製造プロセスを示
す断面図である。
【図４】この発明の一実施形態による保護ダイオード内
蔵型の接合型電界効果トランジスタの製造プロセスを示
す断面図である。
蔵型の接合型電界効果トランジスタの製造プロセスを示
す断面図である。
【図５】この発明の一実施形態による保護ダイオード内
蔵型の接合型電界効果トランジスタの製造プロセスを示
す断面図である。
蔵型の接合型電界効果トランジスタの製造プロセスを示
す断面図である。
【図６】この発明の一実施形態による保護ダイオード内
蔵型の接合型電界効果トランジスタの製造プロセスを示
す断面図である。
蔵型の接合型電界効果トランジスタの製造プロセスを示
す断面図である。
【図７】この発明の一実施形態による保護ダイオード内
蔵型の接合型電界効果トランジスタの製造プロセスを示
す断面図である。
蔵型の接合型電界効果トランジスタの製造プロセスを示
す断面図である。
【図８】この発明の一実施形態におけるエッチング深さ
を算出する際に用いられる、不純物拡散領域表面からの
深さに対する不純物濃度分布の一例を示すグラフであ
る。
を算出する際に用いられる、不純物拡散領域表面からの
深さに対する不純物濃度分布の一例を示すグラフであ
る。
【図９】この発明の一実施形態による保護ダイオード内
蔵型の接合型電界効果トランジスタの製造プロセスを示
す断面図である。
蔵型の接合型電界効果トランジスタの製造プロセスを示
す断面図である。
【図１０】この発明の一実施形態による保護ダイオード
内蔵型の接合型電界効果トランジスタの製造プロセスを
示す断面図である。
内蔵型の接合型電界効果トランジスタの製造プロセスを
示す断面図である。
【図１１】従来技術による保護ダイオードを示す断面図
である。
である。
【図１２】従来技術による保護ダイオードを示す断面図
である。
である。
１・・・半絶縁性ＧａＡｓ基板、２・・・バッファ層、
３，１０・・・ｎ型不純物領域、４，１３，１４・・・
ｐ型不純物拡散領域、５・・・凹部領域、６，２２，２
３・・・オーミックメタル、７・・・層間絶縁膜、７
ｂ，１９，２０，２１・・・コンタクトホール、８・・
・配線層、１１，１２，１６，１８，２４・・・絶縁
膜、１１ａ，１１ｂ，１１ｃ，１２ａ，１２ｂ，１７，
２５，２６・・・開口、１５・・・ゲート電極、２２，
２３・・・オーミックメタル
３，１０・・・ｎ型不純物領域、４，１３，１４・・・
ｐ型不純物拡散領域、５・・・凹部領域、６，２２，２
３・・・オーミックメタル、７・・・層間絶縁膜、７
ｂ，１９，２０，２１・・・コンタクトホール、８・・
・配線層、１１，１２，１６，１８，２４・・・絶縁
膜、１１ａ，１１ｂ，１１ｃ，１２ａ，１２ｂ，１７，
２５，２６・・・開口、１５・・・ゲート電極、２２，
２３・・・オーミックメタル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/861 Ｆターム(参考） 5F038 BH04 BH12 CA09 EZ02 EZ12 EZ14 EZ15 EZ17 EZ20 5F043 AA14 AA15 AA16 BB07 BB08 BB10 5F102 GA14 GB01 GC01 GD04 GJ03 GJ05 GJ06 GK05 GS02 GS04 GT03 GV05 GV06 GV08 HC01 HC05 HC07 HC11 HC16 HC21
Claims (17)
- 【請求項１】 第１導電型の不純物が拡散された第１の
不純物拡散層と、第２導電型の不純物が拡散された第２
の不純物拡散層との接合を有する半導体素子が設けられ
た半導体装置において、 上記第１の不純物拡散層中における他の部分に比べ、上
記第１導電型の不純物の濃度の高い領域が除去されて構
成されていることを特徴とする半導体装置。 - 【請求項２】 上記半導体素子が、保護ダイオード、接
合型電界効果トランジスタ、高電子移動度トランジス
タ、または接合型高電子移動度トランジスタであること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 ＧａＡｓ系化合物半導体、ＡｌＡｓ系化
合物半導体、ＩｎＡｓ系化合物半導体、ＧａＰ系化合物
半導体、ＩｎＰ系化合物半導体およびＧａＮ系化合物半
導体からなる群より選ばれた少なくとも１種類の化合物
半導体を用いることを特徴とする請求項 記載の半導体
装置。 - 【請求項４】 上記第１導電型不純物が、Ｚｎ、Ｍｇお
よびＣからなる群より選ばれた少なくとも１種類の元
素、または上記群より選ばれた少なくとも２種類の化合
物からなることを特徴とする請求項１記載の半導体装
置。 - 【請求項５】 上記第１導電型がｐ型であり、上記第２
導電型がｎ型であることを特徴とする請求項１記載の半
導体装置。 - 【請求項６】 第１導電型の不純物が拡散された第１の
不純物拡散層と、第２導電型の不純物が拡散された第２
の不純物拡散層との接合を有する半導体素子が設けられ
た半導体装置の製造方法において、 上記第１導電型の不純物拡散層中の他の部分に比べ、上
記第１導電型の不純物の濃度の高い領域をエッチングに
より除去するようにしたことを特徴とする半導体装置の
製造方法。 - 【請求項７】 上記エッチングがウェットエッチング法
であることを特徴とする請求項６記載の半導体装置の製
造方法。 - 【請求項８】 上記ウェットエッチング法に用いられる
エッチング液が、水、リン酸、フッ酸またはクエン酸で
あることを特徴とする請求項７記載の半導体装置の製造
方法。 - 【請求項９】 上記エッチングが等方性エッチング法で
あることを特徴とする請求項６記載の半導体装置の製造
方法。 - 【請求項１０】 上記エッチング法が反応性イオンエッ
チング法であることを特徴とする請求項６記載の半導体
装置の製造方法。 - 【請求項１１】 上記第１導電型不純物を、気相拡散法
またはイオン注入法によりドーピングするようにしたこ
とを特徴とする請求項６記載の半導体装置の製造方法。 - 【請求項１２】 ＧａＡｓ系化合物半導体、ＡｌＡｓ系
化合物半導体、ＩｎＡｓ系化合物半導体、ＧａＰ系化合
物半導体、ＩｎＰ系化合物半導体およびＧａＮ系化合物
半導体からなる群より選ばれた少なくとも１種類の化合
物半導体を用いることを特徴とする請求項６記載の半導
体装置の製造方法。 - 【請求項１３】 上記第１導電型不純物が、Ｚｎ、Ｍｇ
およびＣからなる群より選ばれた少なくとも１種類の元
素からなることを特徴とする請求項６記載の半導体装置
の製造方法。 - 【請求項１４】 上記半導体素子が、保護ダイオード、
接合型電界効果トランジスタ、高電子移動度トランジス
タ、または接合型高電子移動度トランジスタであること
を特徴とする請求項６記載の半導体装置の製造方法。 - 【請求項１５】 上記半導体素子が、保護ダイオードお
よび接合型電界効果トランジスタであり、上記保護ダイ
オードと上記接合型電界効果トランジスタとを同じ工程
で製造するようにしたことを特徴とする請求項６記載の
半導体装置の製造方法。 - 【請求項１６】 上記半導体素子が、保護ダイオードお
よび高電子移動度トランジスタであり、上記保護ダイオ
ードと上記高電子移動度トランジスタとを同じ工程で製
造するようにしたことを特徴とする請求項６記載の半導
体装置の製造方法。 - 【請求項１７】 上記エッチングを、上記第１導電型拡
散領域上の絶縁膜のエッチングを行った後に、続けて行
うようにしたことを特徴とする請求項６記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001146809A JP2002343813A (ja) | 2001-05-16 | 2001-05-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001146809A JP2002343813A (ja) | 2001-05-16 | 2001-05-16 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002343813A true JP2002343813A (ja) | 2002-11-29 |
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ID=18992391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001146809A Pending JP2002343813A (ja) | 2001-05-16 | 2001-05-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006120694A (ja) * | 2004-10-19 | 2006-05-11 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US8896028B2 (en) | 2012-02-28 | 2014-11-25 | Sony Corporation | Semiconductor device, manufacturing method thereof, protective element, and manufacturing method thereof |
-
2001
- 2001-05-16 JP JP2001146809A patent/JP2002343813A/ja active Pending
Cited By (2)
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|---|---|---|---|---|
| JP2006120694A (ja) * | 2004-10-19 | 2006-05-11 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US8896028B2 (en) | 2012-02-28 | 2014-11-25 | Sony Corporation | Semiconductor device, manufacturing method thereof, protective element, and manufacturing method thereof |
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