WO2012117745A1 - 半導体基板及びその製造方法 - Google Patents

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健志 青木
山田　永
福原　昇
秦　雅彦
正史 横山
相賢 金
充 竹中
高木　信一
哲二 安田
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National Institute of Advanced Industrial Science and Technology AIST
Sumitomo Chemical Co Ltd
University of Tokyo NUC
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National Institute of Advanced Industrial Science and Technology AIST
Sumitomo Chemical Co Ltd
University of Tokyo NUC
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    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 

Definitions

  • the present invention relates to a semiconductor substrate, a field effect transistor, a semiconductor substrate manufacturing method, and a field effect transistor manufacturing method.
  • this application is NEDO, “Nanoelectronics semiconductor new material / new structure nanoelectronic device technology development-Research and development of III-V semiconductor channel transistor technology on silicon platform”, commissioned research, Article 19 of Industrial Technology Strengthening Act, 2009 Is a patent application subject to
  • III-V MISFET Metal-Insulator-Semiconductor-Field-Effect-Transistor
  • III-V compound semiconductor layer has high electron mobility and is expected as a switching device suitable for high frequency operation and high power operation. ing.
  • the III-V MISFET is promising as an alternative element to Si-CMOSFET (Complementary Metal-Oxide-Semiconductor-Field-Effect-Transistor) using silicon as a channel material.
  • CMOSFET Complementary Metal-Oxide-Semiconductor-Field-Effect-Transistor
  • III-V group MISFETs are formed on a silicon substrate, considering that existing manufacturing equipment and existing processes can be used. It is preferable.
  • Non-Patent Documents 1 and 2 describe MISFETs that use a III-V compound semiconductor layer as a channel layer. In addition, for example, it is effective to treat the surface of a compound semiconductor with a sulfide in order to reduce the energy level (referred to as “interface level” in this specification) formed at the interface between the semiconductor and the insulator. Is described in Non-Patent Document 3.
  • Non-Patent Document 1 Ren, F. et al. Demonstration of enhancement-mode p- and n-channel GaAs MOSFETs with Ga 2 O 3 (Gd 2 O 3 ) As gate oxide. Solid State Electron. 41, 1751-1753 (1997 ).
  • Non-Patent Document 2 Chin, H. C. et al.
  • Non-Patent Document 3 S.Arabasz, et al., Vac. 80 (2006), 888 pages
  • III-V group MISFET In order to manufacture a III-V group MISFET on a silicon substrate, it is necessary to form a III-V group compound semiconductor layer on the silicon substrate. However, since the lattice mismatch between the group III-V compound semiconductor layer and the silicon substrate is large, it is difficult to form a high-quality group III-V compound semiconductor layer by epitaxial crystal growth.
  • a III-V compound semiconductor layer is formed on a silicon substrate by using a DWB (direct wafer bonding) method known as an optical device integration technique, that is, a method of directly bonding substrates. It is done.
  • a DWB method direct wafer bonding method known as an optical device integration technique, that is, a method of directly bonding substrates. It is done.
  • the silicon substrate and the group III-V compound semiconductor layer are bonded to each other, so that damage such as generation of crystal defects may be applied to the group III-V compound semiconductor layer. If the damage exceeds the allowable damage when the III-V compound semiconductor layer is used as the channel layer of the MISFET, the III-V compound semiconductor layer is used as the channel layer of the MISFET. It becomes difficult to use.
  • damage to the III-V compound semiconductor layer becomes more significant.
  • a base substrate, a first insulator layer, and a semiconductor layer are included, and the base substrate, the first insulator layer, and the semiconductor layer are a base substrate,
  • the first insulator layer is located in the order of the semiconductor layer
  • the first insulator layer is made of amorphous metal oxide or amorphous metal nitride
  • the semiconductor layer includes the first crystal layer and the second crystal layer
  • the first crystal layer and the second crystal layer are located in this order from the base substrate side in the order of the first crystal layer and the second crystal layer
  • the electron affinity E a1 of the first crystal layer is the electron affinity E of the second crystal layer.
  • a semiconductor substrate larger than a2 is provided.
  • the semiconductor layer may further include a third crystal layer.
  • the first crystal layer, the second crystal layer, and the third crystal layer are arranged from the base substrate side in the third crystal layer, the first crystal layer, the first crystal layer, Located in the order of two crystal layers, the electron affinity E a3 of the third crystal layer is smaller than the electron affinity E a1 of the first crystal layer.
  • In x1 Ga 1-x1 As (0 ⁇ x1 ⁇ 1) can be exemplified as the first crystal layer
  • In x2 Ga 1-x2 As (0 ⁇ x2 ⁇ 1) can be exemplified as the second crystal layer.
  • In x3 Ga 1-x3 As (0 ⁇ x3 ⁇ 1) can be exemplified, and it is preferable to satisfy the relationship of x1> x2 and x1> x3.
  • the thickness of the semiconductor layer is preferably 20 nm or less.
  • a field effect transistor in a second aspect of the present invention, includes a source electrode and a drain electrode that are electrically connected to a semiconductor layer in the semiconductor substrate.
  • the semiconductor layer has a source region in contact with the source electrode or a drain region in contact with the drain electrode.
  • the source region or the drain region is selected from the group consisting of group III atoms and group V atoms constituting the semiconductor layer.
  • An alloy of at least one kind of atom and a metal atom may be included.
  • the metal atom is preferably a nickel atom.
  • a semiconductor having a gate electrode on the side opposite to the base substrate of the semiconductor layer, and an interface located on the drain region side of the source region and an interface located on the source region side of the drain region sandwiched between the gate electrode and the base substrate It is preferably formed in a region under the gate electrode, which is a region of the layer.
  • the source region or the drain region may further include donor impurity atoms.
  • the source region or the drain region may further include acceptor impurity atoms.
  • a semiconductor layer forming step of forming a semiconductor layer on the semiconductor layer forming substrate by an epitaxial crystal growth method, and forming a first insulator layer on the semiconductor layer by an atomic layer deposition method comprising: a first insulator layer forming step; a bonding step of bonding a base substrate on the first insulator layer; and a removing step of removing the semiconductor layer forming substrate from the semiconductor layer.
  • a first step of forming a second crystal layer on the formation substrate by an epitaxial crystal growth method and after the first step, a first crystal layer having an electron affinity E a1 greater than the electron affinity E a2 of the second crystal layer, And a second step of forming the second crystal layer on the second crystal layer by an epitaxial crystal growth method.
  • a third crystal layer having an electron affinity E a3 smaller than the electron affinity E a1 of the first crystal layer is formed on the first crystal layer by an epitaxial crystal growth method.
  • a step may be further included.
  • Manufacturing a field effect transistor comprising: forming a metal film in contact with a semiconductor layer; and heat-treating the metal film to form at least one of a source region and a drain region in a portion of the semiconductor layer in contact with the metal film.
  • one or more conditions selected from the temperature and time of the heat treatment can be controlled, and the interface and drain region located on the drain region side of the source region can be controlled by controlling the conditions.
  • the position of one or more interfaces selected from the interfaces located on the source region side can be controlled to be formed in a region under the gate electrode that is a region of the semiconductor layer sandwiched between the gate electrode and the base substrate.
  • a cross section of a semiconductor substrate 100 is shown.
  • a cross section in the manufacturing process of the semiconductor substrate 100 is shown.
  • a cross section in the manufacturing process of the semiconductor substrate 100 is shown.
  • a cross section in the manufacturing process of the semiconductor substrate 100 is shown.
  • a cross section of a field effect transistor 200 is shown.
  • a cross section in the manufacturing process of the field effect transistor 200 is shown.
  • a cross section in the manufacturing process of the field effect transistor 200 is shown.
  • a cross section in the manufacturing process of the field effect transistor 200 is shown.
  • a cross section in the manufacturing process of the field effect transistor 200 is shown.
  • a cross section of a semiconductor substrate 300 is shown.
  • a cross section of a field effect transistor 400 is shown.
  • a cross section of a field effect transistor 500 is shown.
  • a cross section of a field effect transistor 600 is shown.
  • the cross-sectional TEM photograph of the field effect transistor of Example 1 is shown.
  • the Id-Vg characteristic of the field effect transistor of Example 1 is shown.
  • the Id-Vd characteristic of the field effect transistor of Example 1 is shown.
  • the mobility of the field effect transistor of Example 1 is shown.
  • the Id-Vg characteristic of the field effect transistor of Example 1 is shown.
  • the mobility of the field effect transistor of Example 1 is shown.
  • the channel layer thickness dependence of the mobility of the field effect transistor of Example 1 is shown.
  • the cross-sectional TEM photograph of the field effect transistor of Example 2 is shown.
  • the Id-Vg characteristic of the field effect transistor of Example 2 is shown.
  • the mobility of the field effect transistor of Example 2 is shown. 4 shows a cross-sectional TEM photograph of the field effect transistor of Example 3.
  • FIG. 4 shows a cross-sectional TEM photograph of the field effect transistor of Example 3.
  • the Id-Vg characteristic of the field effect transistor of Example 3 is shown.
  • the Id-Vd characteristic of the field effect transistor of Example 3 is shown.
  • the channel length dependence of the subthreshold (S.S.) value of a field effect transistor is shown.
  • the channel length dependence of the barrier lowering effect (DIBL) value by the drain voltage of a field effect transistor is shown.
  • the channel length dependence of the threshold value (Vth) of the field effect transistor of Example 3 is shown.
  • the channel length dependence of SS value of the field effect transistor of Example 3 is shown.
  • the channel length dependence of the DIBL value of the field effect transistor of Example 3 is shown.
  • the on-current / off-current characteristics of the field-effect transistor of Example 3 are shown.
  • the DIBL dependence of the on-state current of the field effect transistor of Example 3 is shown.
  • the channel length dependence of the total resistance value of the field effect transistor of Example 3 is shown.
  • the channel length dependence of the SS value of the field effect transistor in Example 3 and the reference example is shown.
  • the channel length dependence of the DIBL value of the field effect transistor in Example 3 and a reference example is shown.
  • FIG. 1 shows a cross section of the semiconductor substrate 100.
  • the semiconductor substrate 100 includes a base substrate 102, a first insulator layer 104, and a semiconductor layer 106.
  • the base substrate 102, the first insulator layer 104, and the semiconductor layer 106 are positioned in the order of the base substrate 102, the first insulator layer 104, and the semiconductor layer 106.
  • Examples of the base substrate 102 include a substrate whose surface is a silicon crystal.
  • Examples of the substrate whose surface is a silicon crystal include a silicon substrate and an SOI (Silicon-on-Insulator) substrate, and an inexpensive silicon substrate is preferable in production.
  • SOI Silicon-on-Insulator
  • the base substrate 102 is not limited to a substrate whose surface is a silicon crystal, and may be an insulator substrate such as glass or ceramics, a conductor substrate such as metal, or a semiconductor substrate such as silicon carbide.
  • the first insulator layer 104 is made of amorphous metal oxide or amorphous metal nitride.
  • the semiconductor layer 106 is formed on the base substrate 102 with the first insulator layer 104 interposed therebetween by a bonding method. Therefore, it is desirable that the surface of the first insulator layer 104 be flat.
  • the first insulator layer 104 is preferably made of a metal oxide or metal nitride formed by an atomic layer deposition method (ALD method), or SiO 2 formed by thermal oxidation.
  • ALD method atomic layer deposition method
  • SiO 2 formed by thermal oxidation.
  • an index of surface flatness an RMS (Root Mean Square) value of surface roughness observed using an AFM (Atomic Force Microscope) can be used, and an RMS value of the surface of the first insulator layer 104 is 1 nm or less. Preferably there is.
  • the first insulator layer 104 By forming the first insulator layer 104 by an atomic layer deposition method (ALD method), amorphous Al 2 O 3 , SiO 2 , AlN, AlON, HfO 2 , HfSiON, ZrO 2 , SiN x with a flat surface is formed.
  • a first insulator layer 104 composed of one or more layers selected from (for example, Si 3 N 4 ) and Ta 2 O 5 can be formed. Further, by forming the first insulator layer 104 by a thermal oxidation method, amorphous SiO 2 having a flat surface can be formed.
  • SiO 2 and Al 2 O 3 have high thermal stability
  • the use of one or more insulating layers selected from SiO 2 and Al 2 O 3 for the first insulator layer 104 enables process resistance (later steps)
  • the semiconductor substrate 100 of this example includes a first insulator layer 104 made of an amorphous metal oxide or an amorphous metal nitride between the base substrate 102 and the semiconductor layer 106. Since the first insulator layer 104 does not have a crystal structure, in the semiconductor substrate 100 of this example, the stress caused by the difference in lattice constant between the base substrate 102 and the semiconductor layer 106 is relaxed. Therefore, crystal defects are less likely to occur in the semiconductor layer 106. As described above, by disposing the amorphous first insulator layer 104 between the base substrate 102 and the semiconductor layer 106, damage to the semiconductor layer 106 in the manufacturing process can be reduced.
  • the semiconductor layer 106 is made of a III-V group compound semiconductor. Since the semiconductor substrate 100 includes the semiconductor layer 106 made of a III-V group compound semiconductor, a high-performance MISFET with high mobility can be formed on the base substrate 102.
  • the thickness of the semiconductor layer 106 is preferably within a range of 20 nm or less. By setting the thickness of the semiconductor layer 106 to 20 nm or less, a MISFET having an extremely thin film body can be configured. The MISFET having an extremely thin film body can suppress the short channel effect and reduce the leakage current.
  • the thickness of the semiconductor layer 106 is more preferably 10 nm or less.
  • the semiconductor layer 106 may be terminated with sulfur atoms on the surface in contact with the first insulator layer 104. In this case, the interface state density at the interface between the first insulator layer 104 and the semiconductor layer 106 can be reduced.
  • the semiconductor layer 106 includes a first crystal layer 108 and a second crystal layer 110.
  • the first crystal layer 108 and the second crystal layer 110 are located in the order of the first crystal layer 108 and the second crystal layer 110 from the base substrate 102 side.
  • the first crystal layer 108 is lattice-matched or pseudo-lattice-matched to the second crystal layer 110.
  • the electron affinity E a1 of the first crystal layer 108, to form a first crystal layer 108 and the second crystal layer 110 to be greater than the electron affinity E a2 of the second crystal layer 110.
  • InGaAs or InAs can be exemplified as the first crystal layer 108, and InGaAsP can be exemplified as the second crystal layer 110 in this case.
  • In x1 Ga 1-x1 As (0 ⁇ x1 ⁇ 1) can be exemplified as the first crystal layer 108.
  • In x2 Ga 1-x2 As (0 ⁇ x2 ⁇ 1, x1> x2) is used as the second crystal layer 110.
  • In x1 Ga 1-x1 As (0.53 ⁇ x1 ⁇ 1) can be exemplified as the first crystal layer 108.
  • In x2 Ga 1-x2 As (0 ⁇ x2 ⁇ 0.53) is used as the second crystal layer 110.
  • In 0.7 Ga 0.3 As can be exemplified as the first crystal layer 108.
  • In 0.3 Ga 0.7 As can be exemplified as the second crystal layer 110.
  • InAs can be exemplified as the first crystal layer 108, and In 0.3 Ga 0.7 As can be exemplified as the second crystal layer 110 in this case.
  • the thickness of the first crystal layer 108 can be within a range of 10 nm or less, and particularly preferably within a range of 5 nm or less.
  • the thickness of the second crystal layer 110 can be in the range of 10 nm or less, and is particularly preferably in the range of 2 nm to 5 nm. At least part of the second crystal layer 110 may be doped with impurities.
  • FIG. 2 to 4 show cross sections in the process of manufacturing the semiconductor substrate 100.
  • a semiconductor layer forming substrate 120 is prepared, and a semiconductor layer 106 is formed on the semiconductor layer forming substrate 120 by an epitaxial crystal growth method. Thereafter, the first insulator layer 104 is formed over the semiconductor layer 106 by an atomic layer deposition method.
  • An example of the semiconductor layer forming substrate 120 is an InP substrate.
  • the InP substrate As the semiconductor layer formation substrate 120, a high-quality III-V compound semiconductor layer 106 can be formed.
  • the semiconductor layer 106 is formed by forming the second crystal layer 110 by the epitaxial crystal growth method and then forming the first crystal layer 108 by the epitaxial crystal growth method.
  • the second crystal layer 110 and the first crystal layer 108 are formed so that the electron affinity E a1 of the first crystal layer 108 is larger than the electron affinity E a2 of the second crystal layer 110.
  • an MOCVD (Metal Organic Chemical Vapor Deposition) method can be used for the formation of the semiconductor layer 106 by the epitaxial growth method.
  • MOCVD method Metal Organic Chemical Vapor Deposition
  • TMIn trimethylindium
  • TMGa trimethylgallium
  • AsH 3 arsine
  • PH 3 phosphine
  • Hydrogen can be used as the carrier gas.
  • the reaction temperature can be appropriately selected in the range of 300 ° C. to 900 ° C., preferably in the range of 450 to 750 ° C.
  • the thickness of the epitaxial growth layer can be controlled by appropriately selecting the reaction time.
  • the first insulator layer 104 By forming the first insulator layer 104 by an atomic layer deposition method (ALD method), the first insulator layer 104 can be formed flat. Therefore, the first insulator layer 104 is formed between the first insulator layer 104 and the semiconductor layer 106. In addition, the damage to the semiconductor layer 106 can be reduced in the step of bonding the first insulator layer 104 and the base substrate 102 together. Details of the bonding step will be described later.
  • ALD method atomic layer deposition method
  • a base substrate 102 is prepared separately, and the surface of the first insulator layer 104 and the surface of the base substrate 102 are activated with an argon beam 122. After that, as shown in FIG. 4, the surface of the first insulator layer 104 activated by the argon beam 122 and the surface of the base substrate 102 are bonded and bonded. Bonding can be performed at room temperature. The activation need not be performed with the argon beam 122 but may be performed with a beam of other rare gas or the like. Thereafter, the semiconductor layer forming substrate 120 is removed by etching with an HCl solution or the like. In this way, the semiconductor substrate 100 shown in FIG. 1 can be manufactured.
  • an insulating layer by an ALD method may be formed on the surface of the base substrate 102, and the insulating layer on the surface of the base substrate 102 may be bonded to the first insulator layer 104.
  • a hydrophilic treatment can be performed before the surface of the insulating layer on the base substrate 102 and the surface of the first insulator layer 104 are bonded to each other.
  • the hydrophilic treatment it is preferable to heat the base substrate 102 and the first insulator layer 104 after bonding.
  • the surface of the semiconductor layer 106 may be subjected to sulfur termination between the formation of the semiconductor layer 106 and the formation of the first insulator layer 104.
  • FIG. 5 shows a cross section of the field effect transistor 200.
  • the field effect transistor 200 is formed using the semiconductor substrate 100 shown in FIG.
  • the field effect transistor 200 includes a source electrode 202 and a drain electrode 204 on a semiconductor substrate 100.
  • the source electrode 202 and the drain electrode 204 are electrically connected to the semiconductor layer 106 of the semiconductor substrate 100.
  • the semiconductor layer 106 has a source region 206 and a drain region 208.
  • Source region 206 is in contact with source electrode 202
  • drain region 208 is in contact with drain electrode 204.
  • the field effect transistor 200 includes a second insulator layer 210 on the other surface of the semiconductor layer 106 facing the surface where the semiconductor layer 106 and the first insulator layer 104 are in contact with each other.
  • the second insulator layer 210 may be provided on a region of the semiconductor layer 106 that is sandwiched between the source region 206 and the drain region 208.
  • the field effect transistor 200 includes a gate electrode 212 on the second insulator layer 210.
  • a part of the second insulator layer 210 functions as a gate insulating film.
  • at least one of the interface located on the drain region 208 side of the source region 206 and the interface located on the source region 206 side of the drain region 208 is a region of the semiconductor layer 106 sandwiched between the gate electrode 212 and the base substrate 102. Is formed in the region under the gate electrode.
  • the region sandwiched between the gate electrode 212 and the base substrate 102 refers to a region overlapping with both the gate electrode 212 and the base substrate 102 between the gate electrode 212 and the base substrate 102.
  • the interface located on the drain region 208 side of the source region 206 may refer to an interface having the closest distance to the drain region 208 among the interfaces of the source region 206.
  • the interface located on the source region 206 side of the drain region 208 may refer to an interface that is closest to the source region 206 among the interfaces of the drain region 208.
  • the source region 206 or the drain region 208 includes an alloy of at least one kind of atom selected from the group consisting of group III atoms and group V atoms constituting the semiconductor layer 106 and a metal atom. That is, at least one of the source region 206 and the drain region 208 (preferably both the source region 206 and the drain region 208) is a region in which the semiconductor layer 106 is metallized with the above metal atoms. Examples of the metal atom include a nickel atom and a cobalt atom, and a nickel atom is particularly preferable.
  • the alloy includes an alloy of at least one atom selected from the group consisting of a nickel atom and a cobalt atom and a group III atom and a group V atom, and includes three elements of a group III atom, a group V atom and a nickel atom. It is preferable that it is an alloy.
  • the source region 206 or the drain region 208 contains the above-described alloy, the contact between the source electrode 202 and the source region 206 and the contact between the drain electrode 204 and the drain region 208 become ohmic contacts, and the field effect transistor 200 is turned on. The current can be increased. Further, since the resistance between the source and the drain is reduced, it is not necessary to reduce the channel resistance, and the concentration of the doping impurity atoms can be reduced. As a result, carrier mobility in the channel layer can be increased.
  • the source region 206 or the drain region 208 may further include donor impurity atoms.
  • donor impurity atoms include Si, S, Se, and Ge.
  • the source region 206 or the drain region 208 may further include acceptor impurity atoms.
  • the acceptor impurity atom include Zn, C, and Mg.
  • the dielectric constant, film thickness, and electron affinity of the second insulator layer 210 and the second crystal layer 110 are preferably selected so as to satisfy the relationship of Equation 1.
  • Equation 1 ( ⁇ 1 ⁇ d 0 ) / ( ⁇ 0 ⁇ d 1 )> (V ⁇ ) / ⁇
  • d 0 and ⁇ 0 indicate the thickness and relative dielectric constant of the second insulator layer 210 in the region under the gate sandwiched between the gate electrode 212 and the first crystal layer 108
  • d 1 and ⁇ 1 indicate the gate under the gate.
  • the thickness and relative dielectric constant of the second crystal layer 110 in the region are shown.
  • V Vg ⁇ Vt
  • Vg a voltage applied to the gate electrode 212 of the field effect transistor 200
  • Vt a threshold voltage.
  • the voltage V is applied to the layered structure portion of the second crystal layer 110 and the second insulator layer 210 in the region under the gate when the field effect transistor 200 is operated by applying a voltage equal to or higher than the threshold voltage to the gate electrode 212. It can be approximated as voltage.
  • the power supply voltage is preferably 0.4 V or more and 1.0 V or less.
  • Equation 1 The relationship of Equation 1 can be derived as follows.
  • V voltage drop
  • ⁇ V in the second crystal layer 110 can be expressed by Equation 2.
  • Formula 3 is obtained.
  • Equation 3 V ⁇ (d 1 / ⁇ 1 ) / ((d 1 / ⁇ 1 ) + d 0 / ⁇ 0 ) ⁇
  • Equation 1 is obtained. That is, when the relationship of Equation 1 is satisfied, high mobility channel electrons can be induced at the interface between the first crystal layer 108 and the second crystal layer 110.
  • FIG. 6 to 8 show cross sections of the field effect transistor 200 in the manufacturing process.
  • the second insulator layer 210 is formed on the semiconductor substrate 100 by an atomic layer deposition method, and the metal layer 211 to be the gate electrode 212 is formed.
  • the metal layer 211 is patterned to form a gate electrode 212, and the second insulator layer 210 is patterned using the gate electrode 212 as a mask. That is, a part of the second insulator layer 210 other than the region where the gate electrode 212 is formed is etched to form an opening reaching the semiconductor layer 106.
  • a metal film 220 is formed. That is, the metal film 220 in contact with the semiconductor layer 106 exposed through the opening is formed.
  • the metal film 220 can be formed, for example, by sputtering or vapor deposition. Examples of the metal film 220 include a nickel film and a cobalt film, and a nickel film is preferable.
  • the metal film 220 is heat-treated to form a source region 206 or a drain region 208 in a portion of the semiconductor layer 106 that is in contact with the metal film 220. After removing the unreacted metal film 220, the source electrode 202 and the drain electrode 204 are formed on the source region 206 and the drain region 208, respectively, and the field effect transistor 200 of FIG. 5 can be manufactured.
  • the metal film 220 may contain nickel atoms and donor impurity atoms (such as Si).
  • the metal film 220 may include nickel atoms and acceptor impurity atoms (Zn or the like).
  • the heat treatment of the metal film 220 is preferably performed by RTA (rapid thermal annealing) method.
  • RTA rapid thermal annealing
  • the annealing temperature can be preferably 250 ° C.
  • the source region 206 and the drain region 208 can be formed by self-alignment by the method as described above.
  • the lateral reaction between the metal atoms constituting the metal film 220 and the semiconductor atoms constituting the semiconductor layer 106 is controlled, and the source region The position of the interface between 206 and the drain region 208 facing each other can be controlled. That is, the degree of entry of the source region 206 and the drain region 208 into the region below the gate electrode can be controlled. Thereby, a planar MOSFET having a channel length of about several tens of nm (100 nm or less) can be easily manufactured.
  • the semiconductor layer 106 is formed on the semiconductor layer forming substrate 120 made of InP by the epitaxial growth method, the quality of the semiconductor layer 106 can be improved. Further, since the semiconductor layer 106 is bonded to the base substrate 102 with the amorphous first insulator layer 104 interposed therebetween, the quality of the semiconductor layer 106 can be maintained high. Therefore, the performance of the field effect transistor 200 using such a semiconductor layer 106 as a channel layer can be improved. In addition, leakage current can be reduced by making the semiconductor layer 106 extremely thin.
  • the electron affinity E a1 of the first crystal layer 108 far from the gate insulating film is made larger than the electron affinity E a2 of the second crystal layer 110 close to the gate insulating film, scattering of carrier electrons passing through the channel is suppressed, and the channel The carrier mobility can be improved.
  • the source region 206 and the drain region 208 of the field effect transistor 200 are metalized, the resistance between the source and the drain can be reduced. Since the resistance between the source and the drain is reduced, the amount of doping to the channel layer can be reduced, and the carrier mobility can be improved.
  • the semiconductor layer 106 may further include a third crystal layer 302.
  • FIG. 9 shows a cross section of the semiconductor substrate 300.
  • the semiconductor substrate 300 may have the same configuration as the semiconductor substrate 100 except that the semiconductor layer 106 further includes a third crystal layer 302.
  • the first crystal layer 108, the second crystal layer 110, and the third crystal layer 302 are arranged in the order of the third crystal layer 302, the first crystal layer 108, and the second crystal layer 110 from the base substrate 102 side. Are stacked.
  • the electron affinity E a3 of the third crystal layer 302 is configured to be smaller than the electron affinity E a1 of the first crystal layer 108.
  • FIG. 10 shows a cross section of a field effect transistor 400 using a semiconductor substrate 300.
  • the field effect transistor 400 may have the same configuration as the field effect transistor 200 except that the semiconductor layer 106 further includes a third crystal layer 302.
  • the third crystal layer 302 since the third crystal layer 302 is included, carrier electrons in the semiconductor layer 106 are kept away from the interface between the semiconductor layer 106 and the first insulator layer 104. As a result, the scattering of carrier electrons due to the interface state at the interface between the first insulator layer 104 and the third crystal layer 302 can be suppressed. As a result, carrier mobility is improved. Further, since the first crystal layer is sandwiched between the second crystal layer 110 and the third crystal layer 302 that satisfy E a2 ⁇ E a1 and E a3 ⁇ E a1 , channel electrons in the semiconductor layer 106 are quantized.
  • the position where the number of channel electrons in the semiconductor layer 106 becomes maximum can be kept away from the interface between the semiconductor layer 106 and the first insulator layer 104 and the interface between the semiconductor layer 106 and the second insulator layer 210. . Therefore, carrier mobility is improved.
  • the third crystal layer 302 is lattice-matched or pseudo-lattice-matched to the first crystal layer 108.
  • the third crystal layer 302 can be exemplified by InGaAsP.
  • the first crystal layer 108 is In x1 Ga 1-x1 As (0 ⁇ x1 ⁇ 1)
  • the second crystal layer 110 is In x2 Ga 1-x2 As (0 ⁇ x2 ⁇ 1, x1> x2)
  • Examples of the three crystal layers 302 include In x3 Ga 1-x3 As (0 ⁇ x3 ⁇ 1, x1> x3).
  • In x1 Ga 1-x1 As (0.53 ⁇ x1 ⁇ 1) can be exemplified as the first crystal layer 108.
  • In x2 Ga 1-x2 As (0 ⁇ x2 ⁇ 0.53) is used as the second crystal layer 110.
  • the third crystal layer 302 can be In x3 Ga 1-x3 As (0 ⁇ x3 ⁇ 0.53).
  • x2 x3.
  • a second crystal layer 110 is In 0.3 Ga 0.7 As
  • In 0.3 Ga 0.7 As as the third crystal layer 302 Can be illustrated.
  • the first crystal layer 108 is InAs and the second crystal layer 110 is In 0.3 Ga 0.7 As
  • In 0.3 Ga 0.7 As can be exemplified as the third crystal layer 302.
  • the thickness of the third crystal layer 302 is preferably within a range of 20 nm or less, and particularly preferably within a range of 2 nm to 5 nm.
  • the third crystal layer 302 can be formed by an epitaxial growth method after forming the first crystal layer 108 in the manufacturing process of the semiconductor layer 106.
  • the field effect transistor adopts a structure having a back gate electrode 502 as shown in FIG. You may do it. That is, the field effect transistor 500 shown in FIG. 11 does not include the second insulator layer 210 and the gate electrode 212 in the configuration of the field effect transistor 200 or the field effect transistor 400 shown in FIG. The difference is that a back gate electrode 502 is provided on the surface of the base substrate 102 opposite to the insulator layer 104.
  • the field effect transistor 500 includes the same source electrode 202, drain electrode 204, source region 206, drain region 208, semiconductor layer 106, and first insulator as the field effect transistor 200 or the field effect transistor 400 shown in FIG. Layer 104 and base substrate 102 may be included. In the field effect transistor 500, a part of the first insulator layer 104 functions as a gate insulating layer.
  • the field effect transistor may have a double gate structure including both a front gate structure and a back gate structure. That is, the field effect transistor 600 illustrated in FIG. 12 includes a back gate electrode 502 provided on the base substrate 102, and the other surface of the semiconductor layer 106 facing the surface where the semiconductor layer 106 and the first insulator layer 104 are in contact with each other.
  • a gate electrode 212 provided via a second insulator layer 210 is provided, and a part of the first insulator layer 104 and the second insulator layer 210 is used as a gate insulating film.
  • the field effect transistor 600 includes the same source electrode 202, drain electrode 204, source region 206, drain region 208, semiconductor layer 106, and first insulator as the field effect transistor 200 or the field effect transistor 400 shown in FIG. Layer 104 and base substrate 102 may be included.
  • Example 1 An InGaAs layer was epitaxially grown on a surface orientation (001) InP substrate by MOVPE (Metal Organic Vapor Phase Epitaxy), and an Al 2 O 3 layer was formed on the InGaAs layer by ALD. Separately, an Al 2 O 3 layer was formed on the silicon substrate by ALD. The respective Al 2 O 3 layers of the InP substrate and the silicon substrate were subjected to a hydrophilic treatment, and the InP substrate and the silicon substrate were bonded together, and then InP was selectively removed with an HCl solution. Thus, a semiconductor substrate composed of InGaAs layer / Al 2 O 3 layer (BOX layer) / silicon substrate was produced.
  • MOVPE Metal Organic Vapor Phase Epitaxy
  • an Al 2 O 3 layer having a thickness of 10 nm is formed on the InGaAs layer by the ALD method. Formed.
  • the sulfur termination treatment only (NH 4 ) 2 S may be used without using acetone and NH 4 OH.
  • a gate electrode made of tantalum was formed by sputtering, and after post metallization annealing, a nickel film having a thickness of 20 nm was formed. The nickel film was subjected to RTA treatment at 250 ° C. to form a source / drain (S / D) of a Ni—InGaAs alloy, and a field effect transistor was produced.
  • Samples (1) to (5) having the following five types of InGaAs layers were prepared.
  • In 0.3 Ga 0.7 As / In 0.7 Ga 0.3 As / In 0.3 Ga 0.7 lamination thickness of each of the As are 2/1 / 3nm
  • In 0 .3 Ga 0.7 As / In 0.7 Ga 0.3 As / In 0.3 Ga 0.7 As each layer thickness is 2/3/3 nm
  • In 0.3 Ga 0. 7 As / In 0.7 Ga 0.3 As / In 0.3 Ga 0.7 As each layer thickness is 2/5/3 nm. Note that in FIGS.
  • (1) to The sample of (2) may be referred to as “no buffer” or “single channel”, and the samples of (3) to (5) may be referred to as “buffered”.
  • the thickness of the InGaAs layer is sometimes referred to as “body thickness”, and the thickness of In 0.7 Ga 0.3 As in the samples (3) to (5) is sometimes referred to as “channel thickness”. is there.
  • FIG. 13 is a cross-sectional TEM photograph of sample (5). It was found that the structure of each layer was appropriately formed. It was also found that the Ni-InGaAs alloy overlap under the gate was moderate, and that the source / drain of the Ni-InGaAs alloy could be formed by self-alignment.
  • FIG. 14 shows the Id-Vg characteristic of Sample (1).
  • FIG. 15 shows the Id-Vd characteristic of sample (1).
  • FIG. 16 shows the relationship between the mobility of sample (1) and the charge density Ns. For comparison, FIG. 16 also shows data of a sample in which an InGaAs channel (thickness 9 nm) is heavily doped without forming a source and drain into an Ni—InGaAs alloy.
  • the channel (1) has a low channel doping concentration of 1 ⁇ 10 16 atoms / cm 3 , a high on-current was observed. This seems to be due to the fact that the source and drain are made of Ni—InGaAs alloy. As shown in FIG.
  • the Id-Vd characteristic of sample (1) is good.
  • the mobility of the sample (1) was about 1.9 times that of the comparative example in which the source and drain were not made of Ni—InGaAs alloy. The effect of improving the mobility by the source / drain of the Ni—InGaAs alloy was confirmed.
  • FIG. 17 shows the Id-Vg characteristic of sample (5). A three-digit on / off ratio and a low subthreshold coefficient of 183 mV / dec were observed.
  • FIG. 18 shows the Id-Vg characteristic of sample (3). A very good characteristic of 7-digit on / off ratio and sub-threshold coefficient 103 mV / dec was observed.
  • FIG. 19 shows the mobility of the sample (5) in relation to the charge density Ns. In FIG. 19, the value of sample (1) (without buffer) and the value of Si MOSFET are also shown for comparison. The mobility of sample (5) was 4.2 times higher than that of Si MOSFET and 1.6 times higher than that of sample (1). The effect of improving the mobility by the stacked channel of In 0.3 Ga 0.7 As / In 0.7 Ga 0.3 As / In 0.3 Ga 0.7 As was confirmed.
  • FIG. 20 shows the channel layer thickness dependence of the mobility of samples (1) to (5).
  • the mobility rapidly decreases from the vicinity of the thickness of the channel layer (total body thickness) being less than 10 nm, In 0.3 Ga 0.7 As / In 0.7 Ga 0.3 As / In 0.
  • the 3 Ga 0.7 As stacked channel structure (with buffer) can maintain high mobility even with a thin channel thickness as compared with a single layer (without buffer). It was also found that the mobility in the stacked channel structure is higher than that in the bulk case.
  • Example 2 In the same manner as in Example 1, an InGaAs layer was epitaxially grown on the InP substrate with the plane orientation (001) by the MOVPE method, and an Al 2 O 3 layer was formed on the InGaAs layer by the ALD method. Separately, an Al 2 O 3 layer was formed on the silicon substrate by ALD. The respective Al 2 O 3 layers of the InP substrate and the silicon substrate were subjected to a hydrophilic treatment, and the InP substrate and the silicon substrate were bonded together, and then InP was selectively removed with an HCl solution. Thus, a semiconductor substrate composed of InGaAs layer / Al 2 O 3 layer (BOX layer) / silicon substrate was produced.
  • BOX layer Al 2 O 3 layer
  • an Al 2 O 3 layer having a thickness of 10 nm is formed on the InGaAs layer by the ALD method. Formed.
  • a gate electrode made of tantalum was formed by sputtering, and after post metallization annealing, a nickel film having a thickness of 20 nm was formed. The nickel film was subjected to RTA treatment at 250 ° C. to form a source / drain (S / D) of a Ni—InGaAs alloy, and a field effect transistor was produced.
  • the gate length L of the field effect transistor was 5 ⁇ m and the gate width W was 100 ⁇ m.
  • Samples (6) to (9) having the following four types of InGaAs layers were produced.
  • (6) In 0.3 Ga 0.7 As / InAs / In 0.3 laminating the thickness of the Ga 0.7 As is 3/3 / 3nm (7)
  • In 0.3 Ga 0.7 As / In 0.7 Ga 0.3 As / In 0.3 Ga 0.7 As each thickness is 3/5/3 nm (8) 10 nm thick In 0.7 Ga 0.3 As (single layer) (9) 20 nm thick In 0.53 Ga 0.47 As (single layer) 21 to 23 below
  • the samples of (8) and (9) may be referred to as “no buffer” or “single channel”, and the samples of (6) and (7) may be referred to as “buffered”. May be called.
  • the thickness of the InGaAs layer is sometimes referred to as “body thickness”.
  • the thickness of In 0.7 Ga 0.3 As or In 0.53 Ga 0.47 As is used.
  • channel thickness sometimes referred to as “channel thickness”.
  • FIG. 21 is a cross-sectional TEM photograph of sample (6). Even when the channel layer was InAs, the structure of each layer was appropriately formed as in Example 1, and the overlap of the Ni—InGaAs alloy under the gate was also moderate. The source / drain of the Ni—InGaAs alloy was formed by self-alignment.
  • FIG. 22 shows the Id-Vg characteristic of Sample (6). Even when the channel layer is InAs, an appropriate transistor operation was shown as in the first embodiment.
  • FIG. 23 shows the relationship between the mobility at room temperature of samples (6) to (9) and the charge density Ns.
  • the sample (6) in which the indium composition of the layer corresponding to the first crystal layer 108 is 1 has a higher mobility than the sample (7) in which the indium composition of the layer corresponding to the first crystal layer 108 is 0.7. was observed. It can be said that the higher the indium composition, the higher the mobility.
  • the maximum mobility of the sample (6) reaches 3180 cm 2 / Vs, and the mobility is 3180 cm 2 for the first time in an ultra-thin body InAs laminated channel (ultrathin body (UTB) InAs-composite-OI channel) with a film thickness of 10 nm or less. / Vs was achieved.
  • UTB ultra-thin body
  • InAs-composite-OI channel ultra-thin body
  • Example 3 In the same manner as in Example 1, an InGaAs layer was epitaxially grown on the InP substrate with the plane orientation (001) by the MOVPE method, and an Al 2 O 3 layer was formed on the InGaAs layer by the ALD method. Separately, an Al 2 O 3 layer was formed on the silicon substrate by ALD. The respective Al 2 O 3 layers of the InP substrate and the silicon substrate were subjected to a hydrophilic treatment, and the InP substrate and the silicon substrate were bonded together, and then InP was selectively removed with an HCl solution. Thus, a semiconductor substrate composed of InGaAs layer / Al 2 O 3 layer (BOX layer) / silicon substrate was produced.
  • BOX layer Al 2 O 3 layer
  • an Al 2 O 3 layer having a thickness of 10 nm is formed on the InGaAs layer by the ALD method. Formed.
  • a gate electrode made of tantalum was formed by sputtering and electron beam lithography. The width of the gate electrode was set to about 200 nm, and microfabrication was attempted.
  • post metallization annealing a 20 nm thick nickel film was formed. The nickel film was subjected to RTA treatment at 250 ° C. to form a source / drain (S / D) of a Ni—InGaAs alloy.
  • the source / drain grew laterally (lateral direction) by the thermal reaction between the InGaAs layer and nickel, and the portions of the source and drain regions facing each other were formed under the gate electrode. Thus, a field effect transistor was produced.
  • the gate length L of the field effect transistor was about 55 nm.
  • Samples (10) and (11) having the following two types of InGaAs layers were prepared.
  • the sample (11) may be referred to as “no buffer” or “single channel”, and the sample (10) may be referred to as “buffered”.
  • the thickness of the InGaAs layer may be referred to as “body thickness”
  • the thickness of In 0.53 Ga 0.47 As in the sample of (11) may be referred to as “channel thickness”.
  • FIG. 24 and 25 are cross-sectional TEM photographs of sample (10). Similar to the first embodiment, the structure of each layer is appropriately formed. Referring to FIG. 25, an Ni—InGaAs alloy overlap is formed under the gate of the InGaAs layer, and the overlap length from the gate end is about several tens of nm. If the width of the gate electrode is set to several hundred nm and the overlap length is controlled by the heat treatment temperature or time, the gate length (distance between the source and drain) of the transistor can be precisely and easily controlled. It can also be seen that the source / drain of the Ni—InGaAs alloy can be formed by self-alignment. By such a method, a planar MOSFET having a channel length of 100 nm or less can be easily manufactured.
  • FIG. 26 shows the Id-Vg characteristics of sample (10).
  • FIG. 27 shows the Id-Vd characteristic of sample (10). It was found that even a MOSFET on an InAs laminated channel insulating layer whose gate length was miniaturized to 55 nm showed good transistor characteristics.
  • FIG. 28 shows the channel length dependency of the SS value (subthreshold value) of sample (11), and FIG. 29 shows the channel length dependency of the DIBL value (barrier lowering effect value) of sample (11).
  • the SS value is smaller when the thickness of Al 2 O 3 is 6 nm than when it is 12 nm. This is considered to be an effect that the channel is formed at a location closer to the gate electrode.
  • the DIBL value is smaller when the thickness of Al 2 O 3 is 6 nm than when it is 12 nm. It can be seen that the transistor performance is improved by the effect of reducing (scaling) the thickness of the effective oxide film thickness (EOT).
  • FIG. 30 to 35 show the channel length dependency of the threshold value (Vth) (FIG. 30), the channel length dependency of the SS value (FIG. 31), and the DIBL value of the sample (10) and the sample (11), respectively.
  • Channel length dependency (FIG. 32), on-current / off-current characteristics (FIG. 33), DIBL dependency of on-current (FIG. 34), and channel length dependency of total resistance value between source and drain (FIG. 35) .
  • the threshold value was defined by the gate voltage at a drain current of 10 ⁇ 6 ⁇ A / ⁇ m, and DIBL was evaluated by the difference in threshold value at each drain voltage.
  • FIG. 31 shows that neither the sample (10) nor the sample (11) has a rapid change in threshold value (roll-off) or a phenomenon in which the threshold value shifts to a negative bias. Since the phenomenon such as roll-off occurs due to the short channel effect, it was confirmed that the short channel effect was suppressed.
  • the effect of suppressing the short channel effect is considered to be obtained by an OI structure in which a transistor is formed on an insulating layer (BOX layer), and the superiority of the OI structure was confirmed.
  • the sample (10) can achieve about four times the on-current (when the off-current is 1 nA / ⁇ m) as compared with the sample (11). From FIG. 35, the sample (10) Compared with the sample (11), it was found that about four times the on-current (in the case of the same DIBL value) can be realized.
  • the parasitic resistance between the source and the drain of the sample (10) is 1.16 k ⁇ ⁇ ⁇ m
  • the parasitic resistance between the source and the drain of the sample (11) is 5.54 k ⁇ ⁇ ⁇ m.
  • the parasitic resistance between the source and the drain corresponds to the total resistance value R tot between the source and the drain when the channel length Lch is zero. That is, it can be seen that the parasitic resistance of the sample (10) is about one-fifth compared to the parasitic resistance of the sample (11).
  • FIG. 36 shows the channel length dependence of the SS value of the field effect transistor in Sample (10), Sample (11), and Reference Examples 1, 2, and 4.
  • FIG. 37 shows Sample (10) and Reference Examples 1 to 4 The channel length dependence of the DIBL value of the field effect transistor at is shown. Table 1 compares the main structure and characteristics of the sample (10) which is Example 3 and the reference examples 1 to 4.
  • Reference Examples 1 to 4 are transistors described in the following documents, all of which have a trigate type, fin type, or gate all-around type three-dimensional gate structure.
  • Reference example 1 M. Radosavljevic et al., 2010 IEDM, pp. 126-129.
  • Reference example 2 M. Radosavljevic et al., 2011 IEDM, pp. 765-768.
  • Reference Example 3 H. C. Chin et al., EDL 32, 2 (2011).
  • Reference example 4 J. J. Gu et al., 2011 IEDM, pp. 769-772.
  • the sample (10) is a MOSFET having a planar gate structure, but has a characteristic equivalent to or exceeding that of a three-dimensional gate.
  • first element such as a layer, a region or a substrate
  • first element is located directly on the second element.
  • first element is indirectly positioned on the second element with other elements interposed between the first element and the second element.
  • the semiconductor layer 106 exposed through the opening refers to the semiconductor layer 106 at the bottom of the opening.
  • the field effect transistor is an n-channel field effect transistor, the relationship of each electron affinity described in this specification may be reversed.

Landscapes

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Abstract

　本発明は、ＤＷＢ法における貼り合わせ時に、半導体層が受けるダメージを小さくし、受けたダメージの影響及び界面準位の影響を低く抑え、高いキャリア移動度を有するトランジスタを提供することを目的とする。 本発明は、ベース基板（１０２）と第１絶縁体層（１０４）と半導体層（１０６）とを有し、第１絶縁体層（１０２）が、アモルファス状金属酸化物またはアモルファス状金属窒化物からなり、半導体層（１０６）が、第１結晶層（１０８）および第２結晶層（１１０）を含み、第１結晶層（１０８）の電子親和力Ｅａ１が、第２結晶層（１１０）の電子親和力Ｅａ２より大きい半導体基板を提供する。

Description

[規則37.2に基づきISAが決定した発明の名称]　半導体基板及びその製造方法
　本発明は、半導体基板、電界効果トランジスタ、半導体基板の製造方法および電界効果トランジスタの製造方法に関する。なお本願は、平成２１年度、ＮＥＤＯ、「ナノエレクトロニクス半導体新材料・新構造ナノ電子デバイス技術開発　―シリコンプラットフォーム上ＩＩＩ－Ｖ族半導体チャネルトランジスタ技術の研究開発」委託研究　産業技術力強化法第１９条の適用を受ける特許出願である。
　ＩＩＩ－Ｖ族化合物半導体層をチャネル層に用いるＩＩＩ－Ｖ族MISFET（Metal-Insulator-Semiconductor Field-Effect Transistor）は、電子移動度が高く、高周波動作および大電力動作に適したスイッチングデバイスとして期待されている。また、ＩＩＩ－Ｖ族MISFETは、シリコンをチャネル材料に用いるSi CMOSFET（Complementary Metal-Oxide-Semiconductor Field Effect Transistor）の代替素子として有望視されている。ＩＩＩ－Ｖ族MISFETで相補型素子を構成し、LSI（Large Scale Integration）を製造する場合、既存製造装置および既存工程が利用できることを考慮すれば、シリコン基板上にＩＩＩ－Ｖ族MISFETを形成することが好ましい。
　なお、ＩＩＩ－Ｖ族化合物半導体層をチャネル層に用いるMISFETは、非特許文献１～２に記載されている。また、半導体と絶縁体の界面に形成されるエネルギー準位（本明細書中では「界面準位」という）の低減には、例えば化合物半導体の表面を硫化物で処理することが有効であることが非特許文献３に記載されている。
　非特許文献１　Ren, F. et al. Demonstration of enhancement-mode p- and n-channel GaAs MOSFETs with Ga2O3(Gd2O3) As gate oxide. Solid State Electron. 41, 1751-1753 (1997).
　非特許文献２　Chin, H. C. et al. Silane-ammonia surface passivation for gallium arsenide surface-channel n-MOSFETs. IEEE Electron Device Lett. 30, 110-112 (2009).
　非特許文献３　S.Arabasz,et al.著,Vac.80巻(2006年)、888ページ
　ＩＩＩ－Ｖ族MISFETをシリコン基板上に製造するには、シリコン基板上にＩＩＩ－Ｖ族化合物半導体層を形成する必要がある。しかし、ＩＩＩ－Ｖ族化合物半導体層とシリコン基板との格子ミスマッチが大きいので、高品質なＩＩＩ－Ｖ族化合物半導体層をエピタキシャル結晶成長により形成することは困難である。
　一方、光デバイスの集積化技術として知られているDWB(direct wafer bonding)法、即ち基板を直接貼り合わせる方法、を利用してシリコン基板上にＩＩＩ－Ｖ族化合物半導体層を形成することが考えられる。しかしDWB法では、シリコン基板とＩＩＩ－Ｖ族化合物半導体層とを貼り合わせることにより、ＩＩＩ－Ｖ族化合物半導体層に結晶欠陥の発生などのダメージが加わる場合がある。当該ダメージの大きさが、ＩＩＩ－Ｖ族化合物半導体層をMISFETのチャネル層として使用する場合に許容できるダメージの大きさを超えてしまうと、当該ＩＩＩ－Ｖ族化合物半導体層をMISFETのチャネル層として使用することが困難になる。特に、ＩＩＩ－Ｖ族化合物半導体層の厚さが極めて薄い極薄膜ボディ構造のMISFETでは、ＩＩＩ－Ｖ族化合物半導体層へのダメージがより顕著になる。
　さらに、ＩＩＩ－Ｖ族MISFETの性能をさらに高める要請が強い。特に、高いキャリアの移動度を実現する要請は強い。チャネル層とゲート絶縁層との界面に界面準位があり、そこにキャリアがトラップされると、クーロン散乱等によりキャリアの移動度が低下するので、界面準位をさらに低減することが望ましい。また、MIS界面が、ある程度高い界面準位密度を有しても、当該界面準位の影響を低く抑える方策を施すことで、FETの性能を高めることが望まれる。
　本発明の目的は、DWB法における貼り合わせ時にＩＩＩ－Ｖ族化合物半導体層が受けるダメージを小さくするとともに、受けたダメージの影響および界面準位の影響を低く抑え、高いキャリアの移動度を有するＩＩＩ－Ｖ族MISFETを提供することにある。
　上記課題を解決するために、本発明の第１の態様においては、ベース基板と第１絶縁体層と半導体層とを有し、ベース基板、第１絶縁体層および半導体層が、ベース基板、第１絶縁体層、半導体層の順に位置し、第１絶縁体層が、アモルファス状金属酸化物またはアモルファス状金属窒化物からなり、半導体層が、第１結晶層および第２結晶層を含み、第１結晶層および第２結晶層が、ベース基板の側から、第１結晶層、第２結晶層の順に位置し、第１結晶層の電子親和力Ｅａ１が、第２結晶層の電子親和力Ｅａ２より大きい半導体基板を提供する。
　半導体層が、第３結晶層をさらに含んでもよく、この場合、第１結晶層、第２結晶層および第３結晶層が、ベース基板の側から、第３結晶層、第１結晶層、第２結晶層の順に位置し、第３結晶層の電子親和力Ｅａ３が、第１結晶層の電子親和力Ｅａ１より小さい。第１結晶層としてＩｎｘ１Ｇａ１－ｘ１Ａｓ（０＜ｘ１≦１）が例示でき、第２結晶層としてＩｎｘ２Ｇａ１－ｘ２Ａｓ（０≦ｘ２＜１）が例示でき、第３結晶層としてＩｎｘ３Ｇａ１－ｘ３Ａｓ（０≦ｘ３＜１）が例示でき、ｘ１＞ｘ２、かつ、ｘ１＞ｘ３の関係を満足することが好ましい。半導体層の厚さは、２０ｎｍ以下であることが好ましい。
　本発明の第２の態様においては、上記した半導体基板における半導体層に、電気的に接続されたソース電極およびドレイン電極を備える電界効果トランジスタを提供する。
　半導体層が、ソース電極と接触するソース領域またはドレイン電極と接触するドレイン領域を有し、この場合、ソース領域またはドレイン領域が、半導体層を構成するＩＩＩ族原子およびＶ族原子からなる群から選ばれた少なくとも１種の原子と金属原子との合金を含んでもよい。金属原子はニッケル原子であることが好ましい。半導体層のベース基板とは反対の側にゲート電極を有し、ソース領域のドレイン領域側に位置する界面およびドレイン領域のソース領域側に位置する界面が、ゲート電極とベース基板に挟まれた半導体層の領域であるゲート電極下領域に形成されていることが好ましい。これにより、チャネル長１００ｎｍ以下のプレーナ型ＭＯＳＦＥＴを作製することができる。電界効果トランジスタがｎチャネル型電界効果トランジスタである場合、ソース領域またはドレイン領域は、ドナー不純物原子をさらに含んでもよい。電界効果トランジスタがｐチャネル型電界効果トランジスタである場合、ソース領域またはドレイン領域は、アクセプタ不純物原子をさらに含んでもよい。
　本発明の第３の態様においては、半導体層形成基板上に半導体層をエピタキシャル結晶成長法により形成する半導体層形成ステップと、半導体層上に第１絶縁体層を原子層堆積法により成膜する第１絶縁体層形成ステップと、第１絶縁体層上にベース基板を接合する接合ステップと、半導体層から半導体層形成基板を除去する除去ステップと、を備え、半導体層形成ステップが、半導体層形成基板上に第２結晶層をエピタキシャル結晶成長法により形成する第１ステップと、第１ステップの後に、第２結晶層の電子親和力Ｅａ２より大きい電子親和力Ｅａ１を有する第１結晶層を、第２結晶層上にエピタキシャル結晶成長法により形成する第２ステップと、を有する半導体基板の製造方法を提供する。
　半導体層形成ステップが、第２ステップの後に、第１結晶層の電子親和力Ｅａ１より小さい電子親和力Ｅａ３を有する第３結晶層を、第１結晶層上にエピタキシャル結晶成長法により形成する第３ステップをさらに有してもよい。
　本発明の第４の態様においては、上記した半導体基板の製造方法により製造された半導体基板の半導体層の上に、原子層堆積法により第２絶縁体層を成膜するステップと、第２絶縁体層の上にゲート電極を形成するステップと、ゲート電極が形成された領域以外の第２絶縁体層の一部をエッチングして、半導体層に達する開口を形成するステップと、開口により露出する半導体層に接する金属膜を形成するステップと、金属膜を熱処理して、金属膜と接する半導体層の部分にソース領域またはドレイン領域の少なくとも一方を形成するステップと、を備えた電界効果トランジスタの製造方法を提供する。
　ソース領域またはドレイン領域の少なくとも一方を形成するステップにおいて、熱処理の温度および時間から選択された１以上の条件が制御でき、当該条件の制御により、ソース領域のドレイン領域側に位置する界面およびドレイン領域のソース領域側に位置する界面から選択された１以上の界面の位置を、ゲート電極とベース基板に挟まれた半導体層の領域であるゲート電極下領域に形成するよう制御できる。
半導体基板１００の断面を示す。 半導体基板１００の製造過程における断面を示す。 半導体基板１００の製造過程における断面を示す。 半導体基板１００の製造過程における断面を示す。 電界効果トランジスタ２００の断面を示す。 電界効果トランジスタ２００の製造過程における断面を示す。 電界効果トランジスタ２００の製造過程における断面を示す。 電界効果トランジスタ２００の製造過程における断面を示す。 半導体基板３００の断面を示す。 電界効果トランジスタ４００の断面を示す。 電界効果トランジスタ５００の断面を示す。 電界効果トランジスタ６００の断面を示す。 実施例１の電界効果トランジスタの断面TEM写真を示す。 実施例１の電界効果トランジスタのＩｄ－Ｖｇ特性を示す。 実施例１の電界効果トランジスタのＩｄ－Ｖｄ特性を示す。 実施例１の電界効果トランジスタの移動度を示す。 実施例１の電界効果トランジスタのＩｄ－Ｖｇ特性を示す。 実施例１の電界効果トランジスタのＩｄ－Ｖｇ特性を示す。 実施例１の電界効果トランジスタの移動度を示す。 実施例１の電界効果トランジスタの移動度のチャネル層厚さ依存性を示す。 実施例２の電界効果トランジスタの断面TEM写真を示す。 実施例２の電界効果トランジスタのＩｄ－Ｖｇ特性を示す。 実施例２の電界効果トランジスタの移動度を示す。 実施例３の電界効果トランジスタの断面TEM写真を示す。 実施例３の電界効果トランジスタの断面TEM写真を示す。 実施例３の電界効果トランジスタのＩｄ－Ｖｇ特性を示す。 実施例３の電界効果トランジスタのＩｄ－Ｖｄ特性を示す。 電界効果トランジスタのサブスレッショルド（S.S.）値のチャネル長依存性を示す。 電界効果トランジスタのドレイン電圧による障壁低下効果（ＤＩＢＬ）値のチャネル長依存性を示す。 実施例３の電界効果トランジスタのしきい値（Ｖｔｈ）のチャネル長依存性を示す。 実施例３の電界効果トランジスタのS.S.値のチャネル長依存性を示す。 実施例３の電界効果トランジスタのＤＩＢＬ値のチャネル長依存性を示す。 実施例３の電界効果トランジスタのオン電流・オフ電流特性を示す。 実施例３の電界効果トランジスタのオン電流のＤＩＢＬ依存性を示す。 実施例３の電界効果トランジスタのトータル抵抗値のチャネル長依存性を示す。 実施例３および参照例における電界効果トランジスタのS.S.値のチャネル長依存性を示す。 実施例３および参照例における電界効果トランジスタのＤＩＢＬ値のチャネル長依存性を示す。
　図１は、半導体基板１００の断面を示す。半導体基板１００は、ベース基板１０２と第１絶縁体層１０４と半導体層１０６を有する。ベース基板１０２、第１絶縁体層１０４および半導体層１０６は、ベース基板１０２、第１絶縁体層１０４、半導体層１０６の順に位置する。
　ベース基板１０２として、表面がシリコン結晶である基板が挙げられる。表面がシリコン結晶である基板として、シリコン基板またはＳＯＩ（Silicon on Insulator）基板が挙げられ、安価なシリコン基板が生産上好ましい。ベース基板１０２として表面がシリコン結晶である基板を用いることで、既存の製造装置および既存の製造プロセスが利用でき、研究開発および製造の効率を高めることができる。ベース基板１０２は、表面がシリコン結晶である基板に限られず、ガラス、セラミックス等の絶縁体基板、金属等の導電体基板または炭化シリコン等の半導体基板であってもよい。
　第１絶縁体層１０４は、アモルファス状金属酸化物またはアモルファス状金属窒化物からなる。第１絶縁体層１０４として、Ａｌ２Ｏ３、ＳｉＯ２、ＡｌＮ、ＡｌＯＮ、ＨｆＯ２、ＨｆＳｉＯＮ、ＺｒＯ２、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＴａ２Ｏ５のうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層が挙げられる。
　後に説明するように、半導体層１０６は、貼り合わせ法により、ベース基板１０２上に第１絶縁体層１０４を介して形成される。よって、第１絶縁体層１０４の表面は、平坦であることが望ましい。第１絶縁体層１０４は、原子層堆積法（ＡＬＤ法）により形成した金属酸化物もしくは金属窒化物、または熱酸化により形成したＳｉＯ２からなることが好ましい。表面平坦性の指標として、ＡＦＭ（Atomic Force Microscope）を用いて観察した表面粗さのＲＭＳ（Root Mean Square）値を用いることができ、第１絶縁体層１０４の表面のＲＭＳ値は１ｎｍ以下であることが好ましい。第１絶縁体層１０４を原子層堆積法（ＡＬＤ法）により形成することにより、表面が平坦なアモルファス状のＡｌ２Ｏ３、ＳｉＯ２、ＡｌＮ、ＡｌＯＮ、ＨｆＯ２、ＨｆＳｉＯＮ、ＺｒＯ２、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＴａ２Ｏ５から選択された１以上の層からなる第１絶縁体層１０４を形成することができる。また、第１絶縁体層１０４を熱酸化法により形成することにより、表面が平坦なアモルファス状のＳｉＯ２を形成することができる。ＳｉＯ２およびＡｌ２Ｏ３は熱的安定性が高いため、第１絶縁体層１０４にＳｉＯ２およびＡｌ２Ｏ３から選択された１以上の絶縁層を用いることで、プロセス耐性（後の工程に高い基板温度でのプロセスが適用できる製造工程上の利点）を高くすることができ、より好ましい。
　また、ベース基板１０２と半導体層１０６とを直接貼り合わせると、ベース基板１０２と半導体層１０６との間の格子定数の差に起因する応力が発生することがあり、当該応力により、半導体層１０６に結晶欠陥が生じる場合がある。これに対し本例の半導体基板１００は、ベース基板１０２と半導体層１０６の間に、アモルファス状金属酸化物またはアモルファス状金属窒化物からなる第１絶縁体層１０４を有する。第１絶縁体層１０４は、結晶構造を有しないので、本例の半導体基板１００では、ベース基板１０２と半導体層１０６との間の格子定数の差に起因する応力は緩和される。よって、半導体層１０６に結晶欠陥が生じにくくなる。このように、ベース基板１０２と半導体層１０６との間にアモルファス状の第１絶縁体層１０４を配置することで、製造過程における半導体層１０６へのダメージを小さくすることができる。
　半導体層１０６は、ＩＩＩ－Ｖ族化合物半導体からなる。半導体基板１００がＩＩＩ－Ｖ族化合物半導体からなる半導体層１０６を有することで、ベース基板１０２上に移動度の大きい高性能なＭＩＳＦＥＴを形成できる。
　半導体層１０６の厚さは、２０ｎｍ以下の範囲内であることが好ましい。半導体層１０６の厚さを２０ｎｍ以下とすることで極薄膜ボディのＭＩＳＦＥＴを構成できる。極薄膜ボディのＭＩＳＦＥＴは、短チャネル効果を抑制し、リーク電流を減少することができる。半導体層１０６の厚さは、１０ｎｍ以下とすることが、より好ましい。
　第１絶縁体層１０４と半導体層１０６が接して位置する場合、半導体層１０６は、第１絶縁体層１０４と接する面において、硫黄原子で終端されていてもよい。この場合、第１絶縁体層１０４と半導体層１０６との界面における界面準位密度を減少できる。
　半導体層１０６は、第１結晶層１０８および第２結晶層１１０を含む。第１結晶層１０８および第２結晶層１１０は、ベース基板１０２の側から、第１結晶層１０８、第２結晶層１１０の順に位置する。第１結晶層１０８は、第２結晶層１１０に格子整合または擬格子整合する。そして第１結晶層１０８の電子親和力Ｅａ１が、第２結晶層１１０の電子親和力Ｅａ２より大きくなるよう第１結晶層１０８および第２結晶層１１０を形成する。第１結晶層１０８の電子親和力Ｅａ１を、第２結晶層１１０の電子親和力Ｅａ２より大きくすることで、キャリア電子が第１結晶層１０８に多く分布するようになる。すなわち、第２結晶層１１０の上に絶縁層を形成し、絶縁層と第２結晶層１１０との界面に界面準位が生じた場合であっても、界面準位によるキャリア電子の散乱が発生し難くなる。このため、半導体層１０６をチャネル層とする半導体素子を形成した場合に、当該チャネル層における電子移動度を大きくすることができる。
　第１結晶層１０８としてＩｎＧａＡｓまたはＩｎＡｓが例示でき、この場合、第２結晶層１１０としてＩｎＧａＡｓＰが例示できる。第１結晶層１０８としてＩｎｘ１Ｇａ１－ｘ１Ａｓ（０＜ｘ１≦１）が例示でき、この場合、第２結晶層１１０としてＩｎｘ２Ｇａ１－ｘ２Ａｓ（０≦ｘ２＜１，ｘ１＞ｘ２）が例示できる。第１結晶層１０８としてＩｎｘ１Ｇａ１－ｘ１Ａｓ（０．５３≦ｘ１≦１）が例示でき、この場合、第２結晶層１１０としてＩｎｘ２Ｇａ１－ｘ２Ａｓ（０≦ｘ２＜０．５３）が例示できる。第１結晶層１０８としてＩｎ０．７Ｇａ０．３Ａｓが例示でき、この場合、第２結晶層１１０としてＩｎ０．３Ｇａ０．７Ａｓが例示できる。第１結晶層１０８としてＩｎＡｓが例示でき、この場合、第２結晶層１１０としてＩｎ０．３Ｇａ０．７Ａｓが例示できる。
　第１結晶層１０８の厚さは、１０ｎｍ以下の範囲内とすることができ、特に、５ｎｍ以下の範囲内であることが好ましい。第２結晶層１１０の厚さは、１０ｎｍ以下の範囲内とすることができ、特に、２ｎｍ～５ｎｍの範囲内であることが好ましい。第２結晶層１１０の少なくとも一部に不純物がドーピングされていてもよい。
　図２から図４は、半導体基板１００の製造過程における断面を示す。図２に示すように、半導体層形成基板１２０を用意し、半導体層形成基板１２０上に半導体層１０６をエピタキシャル結晶成長法により形成する。その後、半導体層１０６上に第１絶縁体層１０４を原子層堆積法により成膜する。
　半導体層形成基板１２０として、ＩｎＰ基板が挙げられる。ＩｎＰ基板を半導体層形成基板１２０に用いることにより、高品質なＩＩＩ－Ｖ族化合物の半導体層１０６を形成できる。
　半導体層１０６は、第２結晶層１１０をエピタキシャル結晶成長法により形成した後、第１結晶層１０８をエピタキシャル結晶成長法により形成する。ここで第１結晶層１０８の電子親和力Ｅａ１が、第２結晶層１１０の電子親和力Ｅａ２より大きくなるよう第２結晶層１１０および第１結晶層１０８を形成する。
　半導体層１０６のエピタキシャル成長法による形成には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を利用することができる。ＭＯＣＶＤ法において、ＩｎソースにはＴＭＩｎ（トリメチルインジウム）を、ＧａソースにはＴＭＧａ（トリメチルガリウム）を、ＡｓソースにはＡｓＨ３（アルシン）、ＰソースにはＰＨ３（ホスフィン）を用いることができる。キャリアガスには水素を用いることができる。反応温度は、３００℃から９００℃の範囲で、好ましくは４５０～７５０℃の範囲で適宜選択できる。反応時間を適宜選択することでエピタキシャル成長層の厚さを制御することができる。
　第１絶縁体層１０４を原子層堆積法（ＡＬＤ法）により形成することにより、第１絶縁体層１０４を平坦に形成することができるので、第１絶縁体層１０４と半導体層１０６との間の密着性が高まるとともに、第１絶縁体層１０４とベース基板１０２とを貼り合わせる工程において半導体層１０６へのダメージを軽減できる。貼り合わせ工程の詳細は、後述する。
　図３に示すように、ベース基板１０２を別途用意し、第１絶縁体層１０４の表面とベース基板１０２の表面をアルゴンビーム１２２で活性化する。その後、図４に示すように、アルゴンビーム１２２で活性化した第１絶縁体層１０４の表面とベース基板１０２の表面を貼り合わせて接合する。貼り合わせは室温で行うことができる。なお、活性化はアルゴンビーム１２２で行う必要はなく、他の希ガス等のビームで行っても良い。その後、ＨＣｌ溶液等でエッチングすることにより、半導体層形成基板１２０を除去する。このようにして、図１に示す半導体基板１００を製造することができる。
　なお貼り合わせの前に、ベース基板１０２の表面にＡＬＤ法による絶縁層を形成し、ベース基板１０２表面の絶縁層と第１絶縁体層１０４を接合しても良い。また、アルゴンビーム１２２等で活性化する代わりに、ベース基板１０２上の絶縁層の表面および第１絶縁体層１０４の表面を貼り合わせる前に親水化処理することができる。親水化処理した場合は、ベース基板１０２と第１絶縁体層１０４を貼り合わせた後に加熱することが好ましい。また、半導体層１０６の形成と第１絶縁体層１０４の形成との間に、半導体層１０６の表面を硫黄終端処理しても良い。
　図５は、電界効果トランジスタ２００の断面を示す。電界効果トランジスタ２００は、図１に示した半導体基板１００を用いて形成される。電界効果トランジスタ２００は、半導体基板１００上にソース電極２０２およびドレイン電極２０４を備える。ソース電極２０２およびドレイン電極２０４は、半導体基板１００の半導体層１０６に、電気的に接続されている。半導体層１０６は、ソース領域２０６およびドレイン領域２０８を有する。ソース領域２０６はソース電極２０２と接触し、ドレイン領域２０８はドレイン電極２０４と接触する。電界効果トランジスタ２００は、半導体層１０６と第１絶縁体層１０４とが接する面と対向する半導体層１０６の他面に、第２絶縁体層２１０を有する。第２絶縁体層２１０は、半導体層１０６のうち、ソース領域２０６およびドレイン領域２０８に挟まれる領域上に設けられてよい。また、電界効果トランジスタ２００は、第２絶縁体層２１０上にゲート電極２１２を備える。第２絶縁体層２１０の一部はゲート絶縁膜として機能する。また、ソース領域２０６のドレイン領域２０８側に位置する界面、および、ドレイン領域２０８のソース領域２０６側に位置する界面の少なくとも一方が、ゲート電極２１２とベース基板１０２に挟まれた半導体層１０６の領域であるゲート電極下領域に形成される。ここで、ゲート電極２１２とベース基板１０２に挟まれた領域とは、ゲート電極２１２およびベース基板１０２の間において、ゲート電極２１２およびベース基板１０２の双方と重なる領域を指す。また、ソース領域２０６のドレイン領域２０８側に位置する界面とは、ソース領域２０６の界面のうち、ドレイン領域２０８との距離が最も近い界面を指してよい。また、ドレイン領域２０８のソース領域２０６側に位置する界面とは、ドレイン領域２０８の界面のうち、ソース領域２０６との距離が最も近い界面を指してよい。
　ソース領域２０６またはドレイン領域２０８は、半導体層１０６を構成するＩＩＩ族原子およびＶ族原子からなる群から選ばれた少なくとも１種の原子と金属原子との合金を含む。すなわち、ソース領域２０６およびドレイン領域２０８の少なくとも一方（好ましくはソース領域２０６およびドレイン領域２０８の双方）は、半導体層１０６が上記した金属原子によりメタライズされた領域である。当該金属原子としてニッケル原子、コバルト原子が挙げられ、特にニッケル原子が好ましい。合金は、ニッケル原子およびコバルト原子からなる群から選ばれた少なくとも１種の原子と、ＩＩＩ族原子およびＶ族原子との合金が挙げられ、ＩＩＩ族原子、Ｖ族原子およびニッケル原子の３元素からなる合金であることが好ましい。
　ソース領域２０６またはドレイン領域２０８が上記した合金を含むことから、ソース電極２０２とソース領域２０６とのコンタクト、および、ドレイン電極２０４とドレイン領域２０８とのコンタクトがオーミックコンタクトとなり、電界効果トランジスタ２００のオン電流を大きくすることができる。また、ソース・ドレイン間での抵抗が小さくなるので、チャネル抵抗を低くする必要がなく、ドーピング不純物原子の濃度を少なくできる。この結果、チャネル層でのキャリアの移動度を大きくすることができる。
　電界効果トランジスタ２００がｎチャネル型電界効果トランジスタである場合、ソース領域２０６またはドレイン領域２０８は、ドナー不純物原子をさらに含んで良い。ドナー不純物原子として、Ｓｉ、Ｓ、ＳｅまたはＧｅが挙げられる。電界効果トランジスタ２００がｐチャネル型電界効果トランジスタである場合、ソース領域２０６またはドレイン領域２０８は、アクセプタ不純物原子をさらに含んで良い。アクセプタ不純物原子として、Ｚｎ、ＣまたはＭｇが挙げられる。
　第２絶縁体層２１０と第２結晶層１１０の誘電率、膜厚および電子親和力は、数１の関係を満たすように選択することが好ましい。
　（数１）
　（ε１・ｄ０）／（ε０・ｄ１）＞（Ｖ―δ）／δ
　ただし、ｄ０およびε０はゲート電極２１２と第１結晶層１０８とに挟まれたゲート下領域における第２絶縁体層２１０の厚さおよび比誘電率を示し、ｄ１およびε１はゲート下領域における第２結晶層１１０の厚さおよび比誘電率を示す。δは、第２結晶層１１０と第１結晶層１０８との電子親和力の差であり、δ＝Ｅａ１－Ｅａ２である。Ｖは、Ｖ＝Ｖｇ－Ｖｔで定義された電圧であり、Ｖｇは電界効果トランジスタ２００のゲート電極２１２に印加する電圧であり、Ｖｔは閾値電圧である。電圧Ｖは、閾値電圧以上の電圧をゲート電極２１２にかけて電界効果トランジスタ２００を動作させた場合に、ゲート下領域の第２結晶層１１０と第２絶縁体層２１０の積層構造の部分に印加される電圧として近似できる。
　電界効果トランジスタ２００のソース電極２０２とドレイン電極２０４との間をキャリアが移動する状態において数１の関係を満たすことで、第１結晶層１０８と第２結晶層１１０の界面に多くのチャネル電子を誘起することができる。そのため、第２絶縁体層２１０と第２結晶層１１０との間に存在する界面準位の、チャネル電子への影響を低減できる。その結果、チャネル電子の移動度を高くすることができる。電界効果トランジスタ２００をＣＭＯＳ回路に用いる場合、電源電圧は０．４Ｖ以上１．０Ｖ以下であることが好ましい。
　なお、数１の関係は、以下のとおりに導くことができる。ゲート下領域の第２結晶層１１０と第２絶縁体層２１０の積層構造の部分に電圧Ｖが印加されたとき、第２結晶層１１０での電圧降下ΔＶを数２で表すことができる。
　（数２）
　ΔＶ＝Ｖ×（ｄ１／ε１）／（（ｄ１／ε１）＋ｄ０／ε０）
　ここでΔＶ＜δであれば多くのチャネル電子を第２絶縁体層２１０と第２結晶層１１０との間に誘起することができる。よって数３が得られる。
　（数３）
　Ｖ×（ｄ１／ε１）／（（ｄ１／ε１）＋ｄ０／ε０）＜δ
　数３を整理することで数１が得られる。すなわち、数１の関係が満たされる場合に、第１結晶層１０８と第２結晶層１１０の界面に高移動度チャネル電子を誘起することができる。
　図６から図８は、電界効果トランジスタ２００の製造過程における断面を示す。図６に示すように、半導体基板１００の上に原子層堆積法により第２絶縁体層２１０を形成し、ゲート電極２１２となる金属層２１１を形成する。図７に示すように、金属層２１１をパターニングしてゲート電極２１２を形成し、ゲート電極２１２をマスクにして第２絶縁体層２１０をパターニングする。すなわち、ゲート電極２１２が形成された領域以外の第２絶縁体層２１０の一部をエッチングして、半導体層１０６に達する開口を形成する。
　さらに金属膜２２０を形成する。すなわち、開口により露出する半導体層１０６に接する金属膜２２０を形成する。金属膜２２０は、たとえばスパッタ法または蒸着法により形成できる。金属膜２２０として、ニッケル膜またはコバルト膜が挙げられ、ニッケル膜が好ましい。図８に示すように、金属膜２２０を熱処理して、金属膜２２０と接する半導体層１０６の部分にソース領域２０６またはドレイン領域２０８を形成する。未反応の金属膜２２０を除去した後、ソース領域２０６およびドレイン領域２０８の上にソース電極２０２およびドレイン電極２０４を各々形成し、図５の電界効果トランジスタ２００が製造できる。
　なお、電界効果トランジスタ２００がＮチャネル型電界効果トランジスタである場合、金属膜２２０が、ニッケル原子およびドナー不純物原子（Ｓｉ等）を含んでもよい。電界効果トランジスタ２００がＰチャネル型電界効果トランジスタである場合、金属膜２２０が、ニッケル原子およびアクセプタ不純物原子（Ｚｎ等）を含んでもよい。金属膜２２０の熱処理は、ＲＴＡ（rapid thermal annealing）法により行うことが好ましい。ＲＴＡ法を用いる場合、好ましくはアニール温度を２５０℃とすることができる。上記のような方法によりソース領域２０６およびドレイン領域２０８をセルフアラインで形成できる。なお、ＲＴＡ法等によるアニール温度もしくはアニール時間またはその両方を制御することにより、金属膜２２０を構成する金属原子と、半導体層１０６を構成する半導体原子との横方向の反応を制御し、ソース領域２０６およびドレイン領域２０８の互いに対向する界面の位置を制御できる。すなわちソース領域２０６およびドレイン領域２０８のゲート電極下領域への進入の程度を制御できる。これにより、チャネル長が数十ｎｍ程度（１００ｎｍ以下）のプレーナ型ＭＯＳＦＥＴを容易に作製できる。
　上記した半導体基板１００およびそれを用いた電界効果トランジスタ２００によれば、ＩｎＰからなる半導体層形成基板１２０上に半導体層１０６をエピタキシャル成長法により形成するので、半導体層１０６の品質を高くできる。またアモルファス状の第１絶縁体層１０４を介して半導体層１０６をベース基板１０２に貼り合わせるので、半導体層１０６の品質を高く維持できる。よって、このような半導体層１０６をチャネル層に用いる電界効果トランジスタ２００の性能を高めることができる。また半導体層１０６の厚さを極薄とすることでリーク電流を低減できる。またゲート絶縁膜に遠い第１結晶層１０８の電子親和力Ｅａ１をゲート絶縁膜に近い第２結晶層１１０の電子親和力Ｅａ２より大きくするので、チャネルを通過するキャリア電子の散乱が抑制され、チャネルにおけるキャリアの移動度を向上させることができる。さらに、電界効果トランジスタ２００のソース領域２０６およびドレイン領域２０８が金属化されているので、ソース・ドレイン間の抵抗を小さくできる。ソース・ドレイン間の抵抗が低減されるのでチャネル層へのドーピング量を減少することができ、キャリアの移動度を向上させることができる。
　なお図９に示すように、半導体層１０６は、第３結晶層３０２をさらに含んでもよい。図９は、半導体基板３００の断面を示す。半導体基板３００は、半導体層１０６が第３結晶層３０２をさらに含むこと以外は、半導体基板１００と同一の構成を有してよい。半導体基板３００において、第１結晶層１０８、第２結晶層１１０および第３結晶層３０２が、ベース基板１０２の側から、第３結晶層３０２、第１結晶層１０８、第２結晶層１１０の順に積層されている。第３結晶層３０２の電子親和力Ｅａ３が、第１結晶層１０８の電子親和力Ｅａ１より小さくなるよう構成する。図１０は、半導体基板３００を用いた電界効果トランジスタ４００の断面を示す。電界効果トランジスタ４００は、半導体層１０６が第３結晶層３０２をさらに有すること以外は、電界効果トランジスタ２００と同一の構成を有してよい。
　半導体基板３００および電界効果トランジスタ４００によれば、第３結晶層３０２を有するので、半導体層１０６内のキャリア電子が、半導体層１０６と第１絶縁体層１０４との間の界面から遠ざけられる。この結果、第１絶縁体層１０４と第３結晶層３０２の界面にある界面準位に起因したキャリア電子の散乱が抑制できる。その結果、キャリアの移動度が向上する。また、第１結晶層がＥａ２＜Ｅａ１、かつ、Ｅａ３＜Ｅａ１を満たす第２結晶層１１０と第３結晶層３０２に挟まれることによって、半導体層１０６中のチャネル電子が量子化される。そのため、半導体層１０６中の、チャネル電子の数が最大になる位置を半導体層１０６と第１絶縁体層１０４の界面および、半導体層１０６と第２絶縁体層２１０との界面から遠ざけることができる。よってキャリアの移動度が向上する。
　第３結晶層３０２は、第１結晶層１０８に格子整合または擬格子整合する。第１結晶層１０８がＩｎＧａＡｓ、第２結晶層１１０がＩｎＧａＡｓＰである場合、第３結晶層３０２としてＩｎＧａＡｓＰが例示できる。第１結晶層１０８がＩｎｘ１Ｇａ１－ｘ１Ａｓ（０＜ｘ１≦１）、第２結晶層１１０がＩｎｘ２Ｇａ１－ｘ２Ａｓ（０≦ｘ２＜１，ｘ１＞ｘ２）である場合、第３結晶層３０２としてＩｎｘ３Ｇａ１－ｘ３Ａｓ（０≦ｘ３＜１，ｘ１＞ｘ３）が例示できる。第１結晶層１０８としてＩｎｘ１Ｇａ１－ｘ１Ａｓ（０．５３≦ｘ１≦１）が例示でき、この場合、第２結晶層１１０としてＩｎｘ２Ｇａ１－ｘ２Ａｓ（０≦ｘ２＜０．５３）が例示でき、第３結晶層３０２としてＩｎｘ３Ｇａ１－ｘ３Ａｓ（０≦ｘ３＜０．５３）が例示できる。なお、ｘ２＝ｘ３であってよい。第１結晶層１０８がＩｎ０．７Ｇａ０．３Ａｓ、第２結晶層１１０がＩｎ０．３Ｇａ０．７Ａｓである場合、第３結晶層３０２としてＩｎ０．３Ｇａ０．７Ａｓが例示できる。第１結晶層１０８がＩｎＡｓ、第２結晶層１１０がＩｎ０．３Ｇａ０．７Ａｓである場合、第３結晶層３０２としてＩｎ０．３Ｇａ０．７Ａｓが例示できる。
　第３結晶層３０２の厚さは、２０ｎｍ以下の範囲内であることがよく、特に、２ｎｍ～５ｎｍの範囲内であることが好ましい。第３結晶層３０２は、半導体層１０６の製造過程において、第１結晶層１０８を形成した後にエピタキシャル成長法により形成することができる。
　上記した説明では、半導体基板の表面側にゲート電極２１２を有するフロントゲート型の電界効果トランジスタの例について説明したが、電界効果トランジスタは、図１１に示すようなバックゲート電極５０２を有する構造を採用しても良い。即ち図１１に示す電界効果トランジスタ５００は、図５または図１０に示した電界効果トランジスタ２００または電界効果トランジスタ４００の構成に対して、第２絶縁体層２１０およびゲート電極２１２を備えず、第１絶縁体層１０４とは逆側のベース基板１０２の面にバックゲート電極５０２を備える点で相違する。電界効果トランジスタ５００は、図５または図１０に示した電界効果トランジスタ２００または電界効果トランジスタ４００と同一のソース電極２０２、ドレイン電極２０４、ソース領域２０６、ドレイン領域２０８、半導体層１０６、第１絶縁体層１０４およびベース基板１０２を有してよい。また、電界効果トランジスタ５００においては、第１絶縁体層１０４の一部がゲート絶縁層として機能する。
　また、図１２に示すように、電界効果トランジスタは、フロントゲート構造およびバックゲート構造の両構造を備えるダブルゲート構造を有しても良い。即ち、図１２に示す電界効果トランジスタ６００は、ベース基板１０２に備えられたバックゲート電極５０２と、半導体層１０６と第１絶縁体層１０４とが接する面と対向する半導体層１０６の他面に、第２絶縁体層２１０を介して備えられたゲート電極２１２とを備え、第１絶縁体層１０４および第２絶縁体層２１０の一部をゲート絶縁膜とする。電界効果トランジスタ６００は、図５または図１０に示した電界効果トランジスタ２００または電界効果トランジスタ４００と同一のソース電極２０２、ドレイン電極２０４、ソース領域２０６、ドレイン領域２０８、半導体層１０６、第１絶縁体層１０４およびベース基板１０２を有してよい。
（実施例１）
　面方位（００１）のＩｎＰ基板上に、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）法によりＩｎＧａＡｓ層をエピタキシャル成長し、ＩｎＧａＡｓ層上にＡＬＤ法によりＡｌ２Ｏ３層を形成した。別途シリコン基板上にＡＬＤ法によりＡｌ２Ｏ３層を形成した。ＩｎＰ基板とシリコン基板のそれぞれのＡｌ２Ｏ３層を親水化処理し、ＩｎＰ基板とシリコン基板とを貼り合わせた後、ＨＣｌ溶液によりＩｎＰを選択的に除去した。これによりＩｎＧａＡｓ層／Ａｌ２Ｏ３層（ＢＯＸ層）／シリコン基板からなる半導体基板を作製した。
　上記半導体基板のＩｎＧａＡｓ層表面を、アセトン、ＮＨ４ＯＨ、（ＮＨ４）２Ｓで洗浄するとともに硫黄終端処理をした後に、ＩｎＧａＡｓ層上に、１０ｎｍ厚さのＡｌ２Ｏ３層をＡＬＤ法により形成した。硫黄終端処理においては、アセトン、ＮＨ４ＯＨを用いずに、（ＮＨ４）２Ｓのみを用いてもよい。タンタルからなるゲート電極をスパッタ法で形成し、ポストメタライゼーションアニールを施した後、２０ｎｍ厚さのニッケル膜を形成した。ニッケル膜を２５０℃でＲＴＡ処理し、Ｎｉ－ＩｎＧａＡｓ合金のソース・ドレイン（S/D)を形成し、電界効果トランジスタを作製した。
　ＩｎＧａＡｓ層が以下の５種類であるサンプル（１）から（５）を作成した。
　（１）１０ｎｍ厚さのＩｎ０．７Ｇａ０．３Ａｓ（単層）
　（２）５ｎｍ厚さのＩｎ０．７Ｇａ０．３Ａｓ（単層）
　（３）Ｉｎ０．３Ｇａ０．７Ａｓ／Ｉｎ０．７Ｇａ０．３Ａｓ／Ｉｎ０．３Ｇａ０．７Ａｓの各厚さが２／１／３ｎｍである積層
　（４）Ｉｎ０．３Ｇａ０．７Ａｓ／Ｉｎ０．７Ｇａ０．３Ａｓ／Ｉｎ０．３Ｇａ０．７Ａｓの各厚さが２／３／３ｎｍである積層
　（５）Ｉｎ０．３Ｇａ０．７Ａｓ／Ｉｎ０．７Ｇａ０．３Ａｓ／Ｉｎ０．３Ｇａ０．７Ａｓの各厚さが２／５／３ｎｍである積層
　なお、以下の図１３～図２０において、（１）～（２）のサンプルを「バッファなし」または「単チャネル」と称する場合があり、（３）～（５）のサンプルを「バッファあり」と称する場合がある。ＩｎＧａＡｓ層の厚さを「ボディ厚さ」と称する場合があり、（３）～（５）のサンプルにおいてＩｎ０．７Ｇａ０．３Ａｓの厚さを「チャネルの厚さ」と称する場合がある。
　図１３は、サンプル（５）の断面ＴＥＭ写真である。各層の構造が適切に形成されていることがわかった。また、ゲート下のＮｉ－ＩｎＧａＡｓ合金のオーバーラップが適度であり、セルフアラインでＮｉ－ＩｎＧａＡｓ合金のソース・ドレインが形成できていることがわかった。
　図１４は、サンプル（１）のＩｄ－Ｖｇ特性を示す。図１５は、サンプル（１）のＩｄ－Ｖｄ特性を示す。また、図１６は、サンプル（１）の移動度と電荷密度Nsとの関係を示す。図１６では、比較として、ソース・ドレインをＮｉ－ＩｎＧａＡｓ合金化せずにＩｎＧａＡｓチャネル（９ｎｍ厚さ）をヘビードープしたサンプルのデータも示した。図１４～図１６を参照すると、サンプル（１）はチャネルドープ濃度が１×１０１６atoms/cm3と低いにも関わらず、高いオン電流が観測された。これはソース・ドレインをＮｉ－ＩｎＧａＡｓ合金化したことに起因すると思われる。図１５に示すように、サンプル（１）のＩｄ－Ｖｄ特性は良好である。図１６に示すように、ソース・ドレインをＮｉ－ＩｎＧａＡｓ合金化しない比較例と比べると、サンプル（１）の移動度は、約１．９倍の値を示した。Ｎｉ－ＩｎＧａＡｓ合金のソース・ドレインによる移動度向上の効果が確認できた。
　図１７は、サンプル（５）のＩｄ－Ｖｇ特性を示す。３桁のオンオフ比と、１８３ｍＶ／ｄｅｃという低いサブスレッショルド係数が観測された。図１８は、サンプル（３）のＩｄ－Ｖｇ特性を示す。７桁のオンオフ比と、サブスレッショルド係数１０３ｍＶ／ｄｅｃという極めて良好な特性が観測された。図１９は、サンプル（５）の移動度を電荷密度Ｎｓとの関係で示す。図１９においては、比較として、サンプル（１）の値（バッファなし）およびＳｉ　ＭＯＳＦＥＴの値も示す。サンプル（５）の移動度は、Ｓｉ　ＭＯＳＦＥＴとの比較で４．２倍、サンプル（１）との比較で１．６倍という高い値を観測した。Ｉｎ０．３Ｇａ０．７Ａｓ／Ｉｎ０．７Ｇａ０．３Ａｓ／Ｉｎ０．３Ｇａ０．７Ａｓの積層チャネルによる移動度向上の効果を確認した。
　図２０は、サンプル（１）から（５）の移動度のチャネル層厚さ依存性を示す。チャネル層の厚さ（トータルのボディ厚さ）が１０ｎｍを下回る付近から急激に移動度が低下するが、Ｉｎ０．３Ｇａ０．７Ａｓ／Ｉｎ０．７Ｇａ０．３Ａｓ／Ｉｎ０．３Ｇａ０．７Ａｓの積層チャネル構造（バッファあり）の場合、単層（バッファなし）に比較して薄いチャネル厚さでも高い移動度を維持できることが分かった。また、積層チャネル構造では、バルクの場合より移動度が高くなることが分かった。
（実施例２）
　実施例１と同様に、面方位（００１）のＩｎＰ基板上に、ＭＯＶＰＥ法によりＩｎＧａＡｓ層をエピタキシャル成長し、ＩｎＧａＡｓ層上にＡＬＤ法によりＡｌ２Ｏ３層を形成した。別途シリコン基板上にＡＬＤ法によりＡｌ２Ｏ３層を形成した。ＩｎＰ基板とシリコン基板のそれぞれのＡｌ２Ｏ３層を親水化処理し、ＩｎＰ基板とシリコン基板とを貼り合わせた後、ＨＣｌ溶液によりＩｎＰを選択的に除去した。これによりＩｎＧａＡｓ層／Ａｌ２Ｏ３層（ＢＯＸ層）／シリコン基板からなる半導体基板を作製した。
　上記半導体基板のＩｎＧａＡｓ層表面を、アセトン、ＮＨ４ＯＨ、（ＮＨ４）２Ｓで洗浄するとともに硫黄終端処理をした後に、ＩｎＧａＡｓ層上に、１０ｎｍ厚さのＡｌ２Ｏ３層をＡＬＤ法により形成した。タンタルからなるゲート電極をスパッタ法で形成し、ポストメタライゼーションアニールを施した後、２０ｎｍ厚さのニッケル膜を形成した。ニッケル膜を２５０℃でＲＴＡ処理し、Ｎｉ－ＩｎＧａＡｓ合金のソース・ドレイン（S/D)を形成し、電界効果トランジスタを作製した。電界効果トランジスタのゲート長Ｌは５μｍでありゲート幅Ｗは１００μｍとした。
　ＩｎＧａＡｓ層が以下の４種類であるサンプル（６）から（９）を作製した。
　（６）Ｉｎ０．３Ｇａ０．７Ａｓ／ＩｎＡｓ／Ｉｎ０．３Ｇａ０．７Ａｓの各厚さが３／３／３ｎｍである積層
　（７）Ｉｎ０．３Ｇａ０．７Ａｓ／Ｉｎ０．７Ｇａ０．３Ａｓ／Ｉｎ０．３Ｇａ０．７Ａｓの各厚さが３／５／３ｎｍである積層
　（８）１０ｎｍ厚さのＩｎ０．７Ｇａ０．３Ａｓ（単層）
　（９）２０ｎｍ厚さのＩｎ０．５３Ｇａ０．４７Ａｓ（単層）
　なお、以下の図２１～図２３において、（８）、（９）のサンプルを「バッファなし」または「単チャネル」と称する場合があり、（６）、（７）のサンプルを「バッファあり」と称する場合がある。ＩｎＧａＡｓ層の厚さを「ボディ厚さ」と称する場合があり、（８）、（９）のサンプルにおいてＩｎ０．７Ｇａ０．３ＡｓまたはＩｎ０．５３Ｇａ０．４７Ａｓの厚さを「チャネルの厚さ」と称する場合がある。
　図２１は、サンプル（６）の断面ＴＥＭ写真である。チャネル層がＩｎＡｓの場合であっても、実施例１と同様に各層の構造が適切に形成され、ゲート下のＮｉ－ＩｎＧａＡｓ合金のオーバーラップも適度であった。セルフアラインでＮｉ－ＩｎＧａＡｓ合金のソース・ドレインが形成できていた。図２２は、サンプル（６）のＩｄ－Ｖｇ特性を示す。チャネル層がＩｎＡｓの場合であっても、実施例１と同様に適切なトランジスタ動作を示した。
　図２３は、サンプル（６）～（９）の室温における移動度と電荷密度Nsとの関係を示す。積層型チャネルのサンプル（６）およびサンプル（７）では単層チャネルのサンプル（８）およびサンプル（９）より高い移動度が観察された。また、第１結晶層１０８に相当する層のインジウム組成が１であるサンプル（６）では、第１結晶層１０８に相当する層のインジウム組成が０．７であるサンプル（７）より高い移動度が観察された。当該インジウム組成が大きいほど高い移動度を実現できると言える。サンプル（６）の最大移動度は、３１８０ｃｍ２／Ｖｓに達しており、膜厚10nm 以下の超薄膜ボディＩｎＡｓ積層チャネル（ultrathin body (UTB) InAs-composite-OI channel）において、初めて移動度３１８０ｃｍ２／Ｖｓを達成した。
（実施例３）
　実施例１と同様に、面方位（００１）のＩｎＰ基板上に、ＭＯＶＰＥ法によりＩｎＧａＡｓ層をエピタキシャル成長し、ＩｎＧａＡｓ層上にＡＬＤ法によりＡｌ２Ｏ３層を形成した。別途シリコン基板上にＡＬＤ法によりＡｌ２Ｏ３層を形成した。ＩｎＰ基板とシリコン基板のそれぞれのＡｌ２Ｏ３層を親水化処理し、ＩｎＰ基板とシリコン基板とを貼り合わせた後、ＨＣｌ溶液によりＩｎＰを選択的に除去した。これによりＩｎＧａＡｓ層／Ａｌ２Ｏ３層（ＢＯＸ層）／シリコン基板からなる半導体基板を作製した。
　上記半導体基板のＩｎＧａＡｓ層表面を、アセトン、ＮＨ４ＯＨ、（ＮＨ４）２Ｓで洗浄するとともに硫黄終端処理をした後に、ＩｎＧａＡｓ層上に、１０ｎｍ厚さのＡｌ２Ｏ３層をＡＬＤ法により形成した。タンタルからなるゲート電極をスパッタ法および電子線ビームリソグラフィ法を用いて形成した。ゲート電極の幅を２００ｎｍ程度とし、微細加工を試みた。ポストメタライゼーションアニールを施した後、２０ｎｍ厚さのニッケル膜を形成した。ニッケル膜を２５０℃でＲＴＡ処理し、Ｎｉ－ＩｎＧａＡｓ合金のソース・ドレイン（S/D)を形成した。ソース・ドレインは、ＩｎＧａＡｓ層とニッケルとの熱反応により、ラテラル（横方向）に成長し、ソース領域、ドレイン領域の互いに対向する部分はゲート電極下に形成された。このようにして、電界効果トランジスタを作製した。電界効果トランジスタのゲート長Ｌは５５ｎｍ程度であった。
　ＩｎＧａＡｓ層が以下の２種類であるサンプル（１０）および（１１）を作成した。
　（１０）Ｉｎ０．３Ｇａ０．７Ａｓ／ＩｎＡｓ／Ｉｎ０．３Ｇａ０．７Ａｓの各厚さが３／３／３ｎｍである積層
　（１１）１０ｎｍ厚さのＩｎ０．５３Ｇａ０．４７Ａｓ（単層）
　なお、以下の図２４～図３７において、（１１）のサンプルを「バッファなし」または「単チャネル」と称する場合があり、（１０）のサンプルを「バッファあり」と称する場合がある。ＩｎＧａＡｓ層の厚さを「ボディ厚さ」と称する場合があり、（１１）のサンプルにおいてＩｎ０．５３Ｇａ０．４７Ａｓの厚さを「チャネルの厚さ」と称する場合がある。
　図２４および図２５は、サンプル（１０）の断面ＴＥＭ写真である。実施例１と同様に各層の構造が適切に形成されている。図２５を参照すれば、ＩｎＧａＡｓ層のゲート下にＮｉ－ＩｎＧａＡｓ合金のオーバーラップが形成されており、ゲート端からのオーバーラップ長さは数十ｎｍ程度である。ゲート電極の幅を数百ｎｍとしておき、オーバーラップ長さを熱処理の温度または時間で制御すれば、トランジスタのゲート長（ソース・ドレイン間の距離）を精密かつ簡単に制御することができる。また、セルフアラインでＮｉ－ＩｎＧａＡｓ合金のソース・ドレインが形成できていることがわかる。このような方法で、チャネル長が１００ｎｍ以下のプレーナ型ＭＯＳＦＥＴを容易に作製できる。
　図２６は、サンプル（１０）のＩｄ－Ｖｇ特性を示す。図２７は、サンプル（１０）のＩｄ－Ｖｄ特性を示す。ゲート長が５５ｎｍに微細化されたＩｎＡｓ積層チャネル絶縁層上ＭＯＳＦＥＴであっても、良好なトランジスタ特性を示すことがわかった。
　図２８は、サンプル（１１）のS.S.値（サブスレッショルド値）のチャネル長依存性を示し、図２９は、サンプル（１１）のＤＩＢＬ値（障壁低下効果値）のチャネル長依存性を示す。両図において、ゲート絶縁層であるＡｌ２Ｏ３の厚さが各々６ｎｍ、１２ｎｍの場合を対比して示した。S.S.値は、Ａｌ２Ｏ３の厚さが６ｎｍである方が１２ｎｍである場合より小さい。これはチャネルがゲート電極により近い場所に形成される効果であると考えられる。ＤＩＢＬ値は、Ａｌ２Ｏ３の厚さが６ｎｍである方が１２ｎｍである場合より小さい。実効酸化膜厚（ＥＯＴ）の厚さを縮小化（スケーリング）する効果により、トランジスタの性能が改善されることがわかる。
　図３０～図３５は、サンプル（１０）およびサンプル（１１）について、各々しきい値（Ｖｔｈ）のチャネル長依存性（図３０）、S.S.値のチャネル長依存性（図３１）、ＤＩＢＬ値のチャネル長依存性（図３２）、オン電流・オフ電流特性（図３３）、オン電流のＤＩＢＬ依存性（図３４）、ソース・ドレイン間のトータル抵抗値のチャネル長依存性（図３５）を示す。なお、しきい値は、ドレイン電流が10-6 μA/μmにおけるゲート電圧で定義し、ＤＩＢＬは、それぞれのドレイン電圧におけるしきい値の差で評価した。
　図３１より、サンプル（１０）およびサンプル（１１）のいずれにおいても、しきい値の急激な変化（ロールオフ）あるいはしきい値がマイナスバイアスにシフトする現象は見られない。ロールオフ等の現象は短チャネル効果により生じることから、短チャネル効果が抑制されていることが確認できた。当該短チャネル効果の抑制効果は、絶縁層（ＢＯＸ層）上にトランジスタを形成するＯＩ構造により得られると考えられ、ＯＩ構造の優位性が確認できた。
　図３２および図３３より、チャネル長が数百ｎｍ程度の短チャネルＭＯＳＦＥＴにおいても、良好なS.S.値およびＤＩＢＬ値が得られることがわかった。なお、チャネル長が１００ｎｍ以下の領域では、サンプル（１０）の方がＤＩＢＬ値が低く良好である。短チャネル領域におけるＩｎＡｓ積層チャネル構造（サンプル（１０））の優位性が確認できた。
　図３４より、サンプル（１０）の方がサンプル（１１）と比較して、約４倍のオン電流（オフ電流が１ｎＡ／μｍの時）が実現でき、図３５より、サンプル（１０）の方がサンプル（１１）と比較して、約４倍のオン電流（同じＤＩＢＬ値の場合）が実現できることがわかった。
　図３５より、サンプル（１０）のソース・ドレイン間の寄生抵抗は、１．１６ｋΩ・μｍであり、サンプル（１１）のソース・ドレイン間の寄生抵抗は、５．５４ｋΩ・μｍであることがわかる。なお、ソース・ドレイン間の寄生抵抗は、チャネル長Ｌｃｈをゼロにしたときのソース・ドレイン間のトータル抵抗値Ｒｔｏｔに対応する。すなわち、サンプル（１０）の寄生抵抗は、サンプル（１１）の寄生抵抗と比較して、約５分の１であることがわかる。
　図３６は、サンプル（１０）、サンプル（１１）および参照例１、２、４における電界効果トランジスタのS.S.値のチャネル長依存性を示し、図３７は、サンプル（１０）および参照例１～４における電界効果トランジスタのＤＩＢＬ値のチャネル長依存性を示す。表１は、実施例３であるサンプル（１０）と参照例１～４の主な構造と特性を対比して示したものである。
Figure JPOXMLDOC01-appb-T000001
　なお、参照例１～４は、下記文献に記載されたトランジスタであり、いずれもトライゲート型、フィン型あるいはゲートオールアラウンド型の立体ゲート構造を有するものである。
　参照例１：M. Radosavljevic et al., 2010 IEDM, pp. 126-129.
　参照例２：M. Radosavljevic et al., 2011 IEDM, pp. 765-768.
　参照例３：H. C. Chin et al., EDL 32, 2 (2011).
　参照例４：J. J. Gu et al., 2011 IEDM, pp. 769-772.
　図３６、図３７および表１から、サンプル（１０）はプレーナ型のゲート構造を有するＭＯＳＦＥＴでありながら、立体構造ゲートと同等もしくはそれを超える特性を有することがわかる。
　なお本明細書において、層、領域または基板のような第１の要素が、第２の要素の上に（ｏｎ）位置するという場合、第１の要素が第２の要素上に直接的に位置する場合に加えて、第１の要素および第２の要素の間にその他の要素が介在して、第１の要素が第２の要素上に間接的に位置する場合も含み得る。また、開口により露出する半導体層１０６とは、開口の底部における半導体層１０６を指す。また、電界効果トランジスタがｎチャネル型電界効果トランジスタの場合、本明細書で説明した各電子親和力の関係は逆であってもよい。
　１００　半導体基板、１０２　ベース基板、１０４　第１絶縁体層、１０６　半導体層、１０８　第１結晶層、１１０　第２結晶層、１２０　半導体層形成基板、１２２　アルゴンビーム、２００　電界効果トランジスタ、２０２　ソース電極、２０４　ドレイン電極、２０６　ソース領域、２０８　ドレイン領域、２１０　第２絶縁体層、２１１　金属層、２１２　ゲート電極、２２０　金属膜、３００　半導体基板、３０２　第３結晶層、４００　電界効果トランジスタ、５００　電界効果トランジスタ、５０２　バックゲート電極、６００　電界効果トランジスタ

Claims (14)

  1. 　ベース基板と第１絶縁体層と半導体層とを有し、
    　前記ベース基板、前記第１絶縁体層および前記半導体層が、前記ベース基板、前記第１絶縁体層、前記半導体層の順に位置し、
    　前記第１絶縁体層が、アモルファス状金属酸化物またはアモルファス状金属窒化物からなり、
    　前記半導体層が、第１結晶層および第２結晶層を含み、
    　前記第１結晶層および前記第２結晶層が、前記ベース基板の側から、前記第１結晶層、前記第２結晶層の順に位置し、
    　前記第１結晶層の電子親和力Ｅａ１が、前記第２結晶層の電子親和力Ｅａ２より大きい
    　半導体基板。
  2. 　前記半導体層が、第３結晶層をさらに含み、
    　前記第１結晶層、前記第２結晶層および前記第３結晶層が、前記ベース基板の側から、前記第３結晶層、前記第１結晶層、前記第２結晶層の順に位置し、
    　前記第３結晶層の電子親和力Ｅａ３が、前記第１結晶層の電子親和力Ｅａ１より小さい
    　請求項１に記載の半導体基板。
  3. 　前記第１結晶層がＩｎｘ１Ｇａ１－ｘ１Ａｓ（０＜ｘ１≦１）からなり、
    　前記第２結晶層がＩｎｘ２Ｇａ１－ｘ２Ａｓ（０≦ｘ２＜１）からなり、前記第３結晶層がＩｎｘ３Ｇａ１－ｘ３Ａｓ（０≦ｘ３＜１）からなり、
    　ｘ１＞ｘ２、かつ、ｘ１＞ｘ３の関係を満足する
    　請求項２に記載の半導体基板。
  4. 　前記半導体層の厚さが、２０ｎｍ以下である
    　請求項１に記載の半導体基板。
  5. 　請求項１に記載の半導体基板を有する電界効果トランジスタであって、前記半導体層に電気的に接続されたソース電極およびドレイン電極を備える電界効果トランジスタ。
  6. 　前記半導体層が、前記ソース電極と接触するソース領域または前記ドレイン電極と接触するドレイン領域を有し、
    　前記ソース領域または前記ドレイン領域が、前記半導体層を構成するＩＩＩ族原子およびＶ族原子からなる群から選ばれた少なくとも１種の原子と金属原子との合金を含む
    　請求項５に記載の電界効果トランジスタ。
  7. 　前記金属原子がニッケル原子である
    　請求項６に記載の電界効果トランジスタ。
  8. 　前記半導体層の前記ベース基板とは反対の側にゲート電極を有し、
    　前記ソース領域の前記ドレイン領域側に位置する界面および前記ドレイン領域の前記ソース領域側に位置する界面が、前記ゲート電極と前記ベース基板に挟まれた前記半導体層の領域であるゲート電極下領域に形成されている
    　請求項６に記載の電界効果トランジスタ。
  9. 　前記電界効果トランジスタがｎチャネル型電界効果トランジスタであり、
    　前記ソース領域または前記ドレイン領域は、ドナー不純物原子をさらに含む
    　請求項６に記載の電界効果トランジスタ。
  10. 　前記電界効果トランジスタがｐチャネル型電界効果トランジスタであり、
    　前記ソース領域または前記ドレイン領域は、アクセプタ不純物原子をさらに含む
    　請求項６に記載の電界効果トランジスタ。
  11. 　半導体層形成基板上に半導体層をエピタキシャル結晶成長法により形成する半導体層形成ステップと、
    　前記半導体層上に第１絶縁体層を原子層堆積法により成膜する第１絶縁体層形成ステップと、
    　前記第１絶縁体層上にベース基板を接合する接合ステップと、
    　前記半導体層形成基板を除去する除去ステップと、を備え、
    　前記半導体層形成ステップが、前記半導体層形成基板上に第２結晶層をエピタキシャル結晶成長法により形成する第１ステップと、前記第１ステップの後に、前記第２結晶層の電子親和力Ｅａ２より大きい電子親和力Ｅａ１を有する第１結晶層を、前記第２結晶層上にエピタキシャル結晶成長法により形成する第２ステップと、を有する
    　半導体基板の製造方法。
  12. 　前記半導体層形成ステップが、前記第２ステップの後に、前記第１結晶層の電子親和力Ｅａ１より小さい電子親和力Ｅａ３を有する第３結晶層を、前記第１結晶層上にエピタキシャル結晶成長法により形成する第３ステップをさらに有する
    　請求項１１に記載の半導体基板の製造方法。
  13. 　請求項１１に記載の半導体基板の製造方法により製造された前記半導体基板の前記半導体層上に、原子層堆積法により第２絶縁体層を成膜するステップと、
    　前記第２絶縁体層上にゲート電極を形成するステップと、
    　前記ゲート電極が形成された領域以外の前記第２絶縁体層の一部をエッチングして、前記半導体層に達する開口を形成するステップと、
    　前記開口により露出する前記半導体層に接する金属膜を形成するステップと、
    　前記金属膜を熱処理して、前記金属膜と接する前記半導体層の部分にソース領域またはドレイン領域の少なくとも一方を形成するステップと、
    　を備えた電界効果トランジスタの製造方法。
  14. 　前記ソース領域または前記ドレイン領域の少なくとも一方を形成するステップにおいて、前記熱処理の温度および時間から選択された１以上の条件を制御して、前記ソース領域の前記ドレイン領域側に位置する界面および前記ドレイン領域の前記ソース領域側に位置する界面から選択された１以上の界面の位置を、前記ゲート電極と前記ベース基板に挟まれた前記半導体層の領域であるゲート電極下領域に形成するよう制御する
    　請求項１３に記載の電界効果トランジスタの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105900243A (zh) * 2013-09-27 2016-08-24 英特尔公司 在包覆的iii-v族沟道材料中实现高迁移率的方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102560634A (zh) * 2012-02-20 2012-07-11 华南理工大学 在GaAs衬底上生长InGaAs薄膜的方法
US9389199B2 (en) * 2013-03-14 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Backside sensing bioFET with enhanced performance
US8941123B2 (en) * 2013-05-30 2015-01-27 International Business Machines Corporation Local interconnects by metal-III-V alloy wiring in semi-insulating III-V substrates
KR102366953B1 (ko) 2016-01-06 2022-02-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
TWI611587B (zh) * 2016-08-31 2018-01-11 明新科技大學 氧化物薄膜電晶體
CN111081771B (zh) * 2019-12-24 2023-04-18 成都挚信电子技术有限责任公司 一种绝缘层掩埋型晶体管结构及器件
WO2023223375A1 (ja) * 2022-05-16 2023-11-23 日本電信電話株式会社 半導体積層構造およびその作製方法、ならびに半導体装置の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05327127A (ja) * 1992-05-15 1993-12-10 Fujitsu Ltd 半導体装置及びその製造方法
JP2006012986A (ja) * 2004-06-23 2006-01-12 Canon Inc 半導体層の製造方法及び基板の製造方法
JP2007096126A (ja) * 2005-09-29 2007-04-12 Sharp Corp トランジスタおよび電子デバイス
JP2009238955A (ja) * 2008-03-26 2009-10-15 Univ Of Tokyo 半導体基板、半導体装置、および半導体装置の製造方法
JP2010010663A (ja) * 2008-05-13 2010-01-14 Imec 小型化可能な量子井戸デバイスおよびその製造方法
JP2010232568A (ja) * 2009-03-29 2010-10-14 Univ Of Tokyo 半導体デバイス及びその製造方法
JP2011009722A (ja) * 2009-05-26 2011-01-13 Sumitomo Chemical Co Ltd 半導体基板、半導体基板の製造方法、および電子デバイス

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102196A (ja) * 1991-10-03 1993-04-23 Rohm Co Ltd 電界効果トランジスタ
JPH11354776A (ja) * 1998-06-10 1999-12-24 Hitachi Ltd 半導体結晶積層体およびそれを用いた半導体装置
US6963090B2 (en) 2003-01-09 2005-11-08 Freescale Semiconductor, Inc. Enhancement mode metal-oxide-semiconductor field effect transistor
US6998657B2 (en) * 2003-10-21 2006-02-14 Micron Technology, Inc. Single poly CMOS imager
US7282425B2 (en) * 2005-01-31 2007-10-16 International Business Machines Corporation Structure and method of integrating compound and elemental semiconductors for high-performance CMOS
US7799669B2 (en) * 2007-04-27 2010-09-21 Texas Instruments Incorporated Method of forming a high-k gate dielectric layer
US20080251814A1 (en) * 2007-04-16 2008-10-16 International Business Machines Corporation Hetero-bonded semiconductor-on-insulator substrate with an unpinning dielectric layer
US20090267130A1 (en) * 2008-04-28 2009-10-29 International Business Machines Corporation Structure and process integration for flash storage element and dual conductor complementary mosfets
US20110233689A1 (en) * 2008-12-08 2011-09-29 Sumitomo Chemical Company, Limited Semiconductor device, process for producing semiconductor device, semiconductor substrate, and process for producing semiconductor substrate
US20100148153A1 (en) * 2008-12-16 2010-06-17 Hudait Mantu K Group III-V devices with delta-doped layer under channel region
US8455860B2 (en) * 2009-04-30 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing source/drain resistance of III-V based transistors
CN102460642A (zh) * 2009-06-24 2012-05-16 株式会社半导体能源研究所 半导体衬底的再加工方法及soi衬底的制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05327127A (ja) * 1992-05-15 1993-12-10 Fujitsu Ltd 半導体装置及びその製造方法
JP2006012986A (ja) * 2004-06-23 2006-01-12 Canon Inc 半導体層の製造方法及び基板の製造方法
JP2007096126A (ja) * 2005-09-29 2007-04-12 Sharp Corp トランジスタおよび電子デバイス
JP2009238955A (ja) * 2008-03-26 2009-10-15 Univ Of Tokyo 半導体基板、半導体装置、および半導体装置の製造方法
JP2010010663A (ja) * 2008-05-13 2010-01-14 Imec 小型化可能な量子井戸デバイスおよびその製造方法
JP2010232568A (ja) * 2009-03-29 2010-10-14 Univ Of Tokyo 半導体デバイス及びその製造方法
JP2011009722A (ja) * 2009-05-26 2011-01-13 Sumitomo Chemical Co Ltd 半導体基板、半導体基板の製造方法、および電子デバイス

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
L. CZORNOMAZ ET AL.: "Self-aligned S/D regions for InGaAs MOSFETs", SOLID-STATE DEVICE RESEARCH CONFERENCE (ESSDERC), 2011 PROCEEDINGS OF THE EUROPEAN, 12 September 2011 (2011-09-12), pages 219 - 222 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105900243A (zh) * 2013-09-27 2016-08-24 英特尔公司 在包覆的iii-v族沟道材料中实现高迁移率的方法
EP3050114A4 (en) * 2013-09-27 2017-05-03 Intel Corporation Methods to achieve high mobility in cladded iii-v channel materials

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