WO2012108080A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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里美 伊藤
原田　真
潤 玄番
藤川　一洋
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Definitions

  • the present invention relates to a silicon carbide semiconductor device and a method of manufacturing the same.
  • Patent Document 1 Japanese Patent Application Publication No. 2005-508806
  • a semiconductor device having a silicon carbide substrate, a buffer layer on the silicon carbide substrate, and an N ⁇ drift region on the buffer layer is disclosed.
  • the buffer layer and the drift region are usually deposited while heating the silicon carbide substrate.
  • the temperature of the silicon carbide substrate is unstable, easily deviates from the desired temperature, and particularly tends to cause temperature overshoot.
  • the concentration of the conductive impurity in the deposited film may deviate. For example, if deposition is performed at an excessively high temperature due to temperature overshoot, the impurity concentration may deviate from the desired value.
  • the deposition is started after the temperature of the substrate is stabilized.
  • the surface of the silicon carbide substrate being heated for a long time, desorption of Si atoms from this surface occurs. It is difficult to epitaxially grow a highly crystalline silicon carbide layer on a surface which is enriched with C atoms, ie, a carbonized surface, from which Si atoms have been eliminated.
  • the drift layer As described above, there is a trade-off between the stabilization of the impurity concentration and the improvement of the crystallinity. However, it is desirable for the drift layer to have both the desired impurity concentration and high crystallinity.
  • an object of the present invention is to provide a silicon carbide semiconductor device including a drift layer having a desired impurity concentration and high crystallinity, and a method of manufacturing the same.
  • the silicon carbide semiconductor device of the present invention has a substrate, a buffer layer, and a drift layer.
  • the buffer layer is provided on the substrate, made of impurity-containing silicon carbide, and has a thickness of more than 1 ⁇ m and less than 7 ⁇ m.
  • the drift layer is provided on the buffer layer, and is made of silicon carbide having an impurity concentration smaller than that of the buffer layer.
  • the thickness of the buffer layer is greater than 1 ⁇ m, a longer time has elapsed since the substrate started to be heated while depositing the buffer layer, as compared to the case where the thickness is 1 ⁇ m or less. Do. This further stabilizes the temperature of the substrate when the deposition of the drift layer starts. Thus, the accuracy of the temperature of the substrate in the step of depositing the buffer layer can be enhanced, and a drift layer having a desired impurity concentration can be obtained.
  • the buffer layer is deposited rather than merely waiting for the passage of time. Therefore, the substrate temperature can be stabilized while the surface on the substrate is grown. Therefore, carbonization of the surface due to desorption of Si atoms can be avoided, unlike simply waiting for temperature stabilization. Thereby, the crystallinity of the surface of the buffer layer is enhanced, and the crystallinity of the drift layer deposited thereon is also enhanced.
  • the thickness of the buffer layer is less than 7 ⁇ m, the time required to deposit the buffer layer does not become excessively long.
  • the impurity concentration of the buffer layer is more than twice and less than 100 times the impurity concentration of the drift layer. More preferably, the impurity concentration of the buffer layer is less than 50 times the impurity concentration of the drift layer.
  • the impurity contained in each of the buffer layer and the drift layer contains at least one of aluminum and nitrogen.
  • the buffer layer comprises first and second layers.
  • the first layer is provided on the substrate.
  • the second layer is provided on the first layer and has an impurity concentration smaller than the impurity concentration of the first layer and larger than the impurity concentration of the drift layer. More preferably, the impurity concentration of the first layer is greater than 3 ⁇ 10 16 cm ⁇ 3 .
  • the buffer layer may further include an additional layer in addition to the first and second layers. Also, the buffer layer may be composed of only a single layer.
  • the method for manufacturing a silicon carbide semiconductor device of the present invention has the following steps.
  • the substrate begins to heat up. After the substrate has begun to be heated, a buffer layer made of impurity-containing silicon carbide and having a thickness of more than 1 ⁇ m and less than 7 ⁇ m is deposited on the substrate. On the buffer layer is deposited a drift layer made of silicon carbide having an impurity concentration less than that of the buffer layer.
  • the thickness of the buffer layer is greater than 1 ⁇ m, it takes a longer time since the substrate starts to be heated while depositing the buffer layer, as compared to the case where the thickness is 1 ⁇ m or less. This further stabilizes the temperature of the substrate when the deposition of the drift layer starts. Thus, the accuracy of the temperature of the substrate in the step of depositing the buffer layer can be enhanced, and a drift layer having a desired impurity concentration can be obtained.
  • the buffer layer is deposited rather than merely waiting for the passage of time. Therefore, the substrate temperature can be stabilized while the surface on the substrate is grown. Therefore, carbonization of the surface due to desorption of Si atoms can be avoided, unlike simply waiting for temperature stabilization. Thereby, the crystallinity of the surface of the buffer layer is enhanced, and the crystallinity of the drift layer deposited thereon is also enhanced.
  • the thickness of the buffer layer is less than 7 ⁇ m, the time required to deposit the buffer layer does not become excessively long.
  • the set temperature of the substrate is kept constant throughout the steps of depositing the buffer layer and depositing the drift layer. This can further improve the accuracy of the temperature of the substrate in the step of depositing the drift layer.
  • the step of depositing each of the buffer layer and the drift layer is performed by chemical vapor deposition in which a process gas is supplied onto the substrate in the chamber.
  • the process gas includes a source gas for forming silicon carbide and an impurity gas for adding an impurity into silicon carbide.
  • the impurity gas contains at least one of trimethylaluminum, nitrogen and ammonia.
  • the total pressure in the chamber is kept constant throughout both the step of depositing the buffer layer and the step of depositing the drift layer. This stabilizes the total pressure in the chamber when film formation of the drift layer is started.
  • a silicon carbide semiconductor device including a drift layer having a desired impurity concentration and high crystallinity can be obtained.
  • FIG. 1 is a cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in an embodiment of the present invention. It is a flowchart which shows roughly the manufacturing method of the silicon carbide semiconductor device of FIG.
  • FIG. 7 is a cross sectional view schematically showing a first step of a method of manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 14 is a cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 14 is a cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 14 is a cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 1 is a cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in an embodiment of the present invention. It is a flowchart which shows roughly the manufacturing method of the silicon carbide semiconductor device of FIG.
  • FIG. 7
  • FIG. 14 is a cross sectional view schematically showing a fifth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 14 is a cross sectional view schematically showing a sixth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 14 is a cross sectional view schematically showing a seventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 14 is a cross sectional view schematically showing an eighth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 14 is a cross sectional view schematically showing a ninth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 17 is a cross sectional view schematically showing a tenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • the silicon carbide semiconductor device in the present embodiment is a junction field effect transistor (JFET).
  • the JFET 3 has a substrate 30, a buffer layer 31, a drift layer 32, an n-type layer 33 and a p-type layer 34.
  • Substrate 30 is an n-type substrate, preferably made of single crystal silicon carbide.
  • the crystal structure of single crystal silicon carbide is hexagonal.
  • the buffer layer 31 is a p-type semiconductor layer provided on the substrate 30.
  • Buffer layer 31 is made of silicon carbide containing aluminum as a conductive impurity.
  • the buffer layer 31 has a thickness of more than 1 ⁇ m and less than 7 ⁇ m. Preferably, the thickness of buffer layer 31 is greater than 2 ⁇ m.
  • the buffer layer 31 includes the first layer 31 a and the second layer 31 b.
  • the first layer 31 a is provided on the substrate 30.
  • the second layer 31 b is provided on the first layer 31 a and has an impurity concentration smaller than the impurity concentration of the first layer 31 a and larger than the impurity concentration of the drift layer 32.
  • the impurity concentration of the first layer 31a is greater than 3 ⁇ 10 16 cm ⁇ 3 .
  • the impurity concentration of the buffer layer 31 is more than twice and less than 100 times the impurity concentration of the drift layer 32. More preferably, the impurity concentration of the buffer layer 31 is smaller than 50 times the impurity concentration of the drift layer 32.
  • the drift layer 32 is a p-type semiconductor layer provided on the buffer layer 31.
  • Drift layer 32 is made of silicon carbide containing aluminum as a conductive impurity.
  • Drift layer 32 is made of silicon carbide having an impurity concentration smaller than that of buffer layer 31.
  • the thickness of drift layer 32 is, for example, 10 ⁇ m.
  • the impurity concentration of drift layer 32 is, for example, 7.5 ⁇ 10 15 cm ⁇ 3 .
  • n-type layer 33 is, for example, a silicon carbide layer having a thickness of 0.45 ⁇ m and an n-type impurity concentration of 2 ⁇ 10 17 cm ⁇ 3 .
  • P-type layer 34 is, for example, a silicon carbide layer having a thickness of 0.25 ⁇ m and a p-type impurity concentration of 2 ⁇ 10 17 cm ⁇ 3 .
  • the p-type layer 34 and the n-type layer 33 contain an impurity (n-type impurity) whose conductivity type is higher than that of the n-type layer 33 (for example, about 1 ⁇ 10 20 cm ⁇ 3 )
  • An n-type region 35 and a second n-type region 37 are formed, and higher than the drift layer 32 and the p-type layer 34 so as to be sandwiched between the first n-type region 35 and the second n-type region 37
  • a first p-type region 36 is formed (for example, about 1 ⁇ 10 18 cm ⁇ 3 ) containing an impurity (p-type impurity) whose conductivity type of concentration is p-type.
  • first n-type region 35, the first p-type region 36 and the second n-type region 37 are formed to penetrate the p-type layer 34 and reach the n-type layer 33, respectively.
  • the bottoms of first n-type region 35, first p-type region 36 and second n-type region 37 are from the top surface of drift layer 32 (the interface between drift layer 32 and n-type layer 33). They are spaced apart.
  • the upper surface 34A of the p-type layer 34 (the main surface on the opposite side to the n-type layer 33 side)
  • a groove 71 is formed to penetrate the p-type layer 34 and reach the n-type layer 33. That is, the bottom wall 71A of the groove portion 71 is located inside the n-type layer 33 at a distance from the interface between the drift layer 32 and the n-type layer 33.
  • p-type impurity is included at a higher concentration than drift layer 32 and p-type layer 34 so as to penetrate n-type layer 33 from bottom wall 71A of trench 71 to drift layer 32 (for example, 1 ⁇ 10 18 cm -3 )
  • a second p-type region 43 is formed. The bottom of the second p-type region 43 is spaced apart from the top surface of the buffer layer 31 (the boundary between the buffer layer 31 and the drift layer 32).
  • a source contact electrode as an ohmic contact electrode is brought into contact with the upper surfaces of first n-type region 35, first p-type region 36, second n-type region 37 and second p-type region 43.
  • a gate contact electrode 41, a drain contact electrode 42, and a potential holding contact electrode 44 are formed.
  • oxide film 38 is formed between the source contact electrode 39, which is an ohmic contact electrode, the gate contact electrode 41, the drain contact electrode 42, and another ohmic contact electrode adjacent to the potential holding contact electrode 44. More specifically, oxide film 38 as the insulating film is formed on source contact electrode 39, gate contact electrode 41, drain contact electrode 42, and on top surface 34A of p-type layer 34, bottom wall 71A and side wall 71B of groove 71. It is formed to cover the entire area other than the area where the potential holding contact electrode 44 is formed. Thereby, the adjacent ohmic contact electrodes are insulated.
  • source interconnection 45, gate interconnection 46 and drain interconnection 47 are respectively formed to be in contact with the upper surfaces of source contact electrode 39, gate contact electrode 41 and drain contact electrode 42, and are electrically connected to each ohmic contact electrode It is done.
  • Source interconnection 45 is also in contact with the upper surface of potential holding contact electrode 44 and is also electrically connected to potential holding contact electrode 44. That is, source interconnection 45 is formed to extend from the upper surface of source contact electrode 39 to the upper surface of potential holding contact electrode 44, whereby potential holding contact electrode 44 is a source contact electrode. It is held at the same potential as 39.
  • Source interconnection 45, gate interconnection 46 and drain interconnection 47 are made of a conductor such as Al.
  • Source contact electrode 39 and source interconnection 45 constitute source electrode 61
  • gate contact electrode 41 and gate interconnection 46 constitute gate electrode 62
  • drain contact electrode 42 and drain interconnection 47 constitute drain electrode 63.
  • a passivation film 64 is formed to cover the upper surfaces of the source electrode 61, the gate electrode 62, the drain electrode 63, and the oxide film 38.
  • the passivation film 64 is made of, for example, SiO 2 and has functions of electrically insulating the source electrode 61, the gate electrode 62 and the drain electrode 63 from the outside and protecting the JFET 3.
  • the operation of the JFET 3 will be described.
  • the voltage of the gate electrode 62 is 0 V
  • a region sandwiched by the first p-type region 36 and the second n-type region 37, and the sandwiched region and the drift layer 32 are not depleted, and the first n-type region 35 and the second
  • the n-type region 37 is electrically connected via the n-type layer 33. Therefore, a current flows by moving electrons from the first n-type region 35 toward the second n-type region 37.
  • first n-type region 35 and second n-type region 37 are electrically connected. It is blocked by the Therefore, electrons can not move from the first n-type region 35 toward the second n-type region 37, and no current flows.
  • step S210 substrate 30 is prepared.
  • step S220 the epitaxial growth process described below is performed by chemical vapor deposition (CVD: Chemical Vapor Deposition) in which the process gas is supplied onto the substrate 30 in the chamber 100 (FIG. 4). It takes place.
  • the process gas used for CVD includes a carrier gas, a source gas for forming silicon carbide, and an impurity gas for adding an impurity.
  • the carrier gas is, for example, hydrogen (H 2 ) gas.
  • the source gases are, for example, silane (SiH 4 ) gas and propane (C 3 H 8 ) gas.
  • the set temperature of substrate 30 is set to a predetermined value.
  • the set temperature is, for example, 1550.degree.
  • TMA trimethylaluminum
  • drift layer 32 is deposited on buffer layer 31 by further reducing the supply amount of TMA gas.
  • the supply of TMA gas is stopped.
  • the set temperature of the substrate 30 is kept constant throughout the steps of depositing the buffer layer 31 and depositing the drift layer 32.
  • the total pressure in the chamber 100 is kept constant throughout the steps of depositing the buffer layer 31 and depositing the drift layer 32.
  • the process gas includes an impurity gas for forming an n-type impurity instead of TMA gas.
  • the n-type layer 33 is deposited on the drift layer 32.
  • the impurity gas can be used, for example nitrogen (N 2) or ammonia (NH 3).
  • the impurity gas is then switched to that for forming p-type impurities.
  • the p-type layer 34 is deposited on the n-type layer 33.
  • step S210 the epitaxial growth step of step S210 (FIG. 2) is performed.
  • a groove forming process is performed as step S230. Specifically, as shown in FIG. 8, a groove 71 is formed to penetrate from p-type layer 34 from upper surface 34 A of p-type layer 34 to reach n-type layer 33.
  • the groove 71 can be formed, for example, by dry etching using SF6 gas after a mask layer having an opening at a desired formation position of the groove 71 is formed on the upper surface 34A of the p-type layer 34.
  • an ion implantation step is performed as step S240.
  • an oxide film made of SiO 2 is formed on upper surface 34A of p-type layer 34 and the bottom wall of trench 71, for example, by CVD.
  • a resist is applied on the oxide film
  • exposure and development are performed, and a resist film having an opening in a region corresponding to the shape of the desired first n-type region 35 and second n-type region 37 Is formed.
  • the oxide film is partially removed by, for example, RIE (Reactive Ion Etching) to form a mask made of an oxide film having an opening pattern on upper surface 34A of p-type layer 34.
  • a layer is formed. Thereafter, the resist film is removed, and ion implantation is performed on the n-type layer 33 and the p-type layer 34 using the mask layer as a mask.
  • the ion species to be implanted can be, for example, P, N or the like. Thereby, the first n-type region 35 and the second n-type region 37 which penetrate the p-type layer 34 and reach the n-type layer 33 are formed.
  • the upper surface 34A of the p-type layer 34 and the bottom of the groove 71 are similarly processed.
  • a mask layer having an opening in a region corresponding to the shape of the desired first p-type region 36 and second p-type region 43 is formed on the wall.
  • ion implantation is performed on the drift layer 32, the n-type layer 33, and the p-type layer 34 using the mask layer as a mask.
  • the ion species to be implanted can be, for example, Al, B or the like.
  • an activation annealing step is performed as step S250.
  • heating is performed at 1700 ° C. for 30 minutes in an inert gas atmosphere such as argon.
  • the impurities such as P and Al introduced in step S240 can be activated to function as n-type impurities or p-type impurities.
  • an oxide film forming step is performed as step S260.
  • thermal oxidation treatment is performed, for example, by heating to about 1300 ° C. in an oxygen atmosphere and holding for about 90 minutes, whereby upper surface 34A of p-type layer 34 and the groove portion
  • An oxide film 38 (field oxide film) as an insulating film covering bottom wall 71A and side wall 71B of 71 is formed.
  • the thickness of oxide film 38 is, for example, about 0.1 ⁇ m.
  • an ohmic electrode forming step is performed as step S270.
  • a resist is applied on oxide film 38, and exposure and development are performed to form source contact electrode 39, gate contact electrode 41, drain contact electrode 42, and potential holding.
  • oxide film 38 is partially removed, for example, by RIE using resist film 91 as a mask.
  • a Ti film 51 made of Ti, an Al film 52 made of Al, and a Si film 53 made of Si are formed on the resist film 91 and a region exposed from the resist film 91.
  • the Ti film 51, the Al film 52 and the Si film 53 on the resist film 91 are removed (lifted off), and the first n-type region 35 and the first p-type region are removed.
  • the Ti film 51, the Al film 52, and the Si film 53 remain so as to be in contact with the upper surface of the second n-type region 37 and the second p-type region 43.
  • heating is performed at a temperature of 550 ° C. to 1200 ° C., preferably 900 ° C. to 1100 ° C., for example, 1000 ° C., for 10 minutes or less in an inert gas atmosphere such as Ar.
  • an alloying process is performed which is held for 2 minutes.
  • Ti, Al, Si contained in the Ti film 51, the Al film 52 and the Si film 53, and Si and C contained in the n-type layer 33 or the p-type layer 34 are alloyed.
  • Step S270 is completed according to the above procedure.
  • a wire forming process is performed as step S280.
  • source interconnection 45, gate interconnection 46 and drain interconnection 47 are formed in contact with the upper surfaces of source contact electrode 39, gate contact electrode 41 and drain contact electrode 42, respectively.
  • Source interconnection 45, gate interconnection 46 and drain interconnection 47 are formed, for example, of a resist layer having an opening in a desired region where source interconnection 45, gate interconnection 46 and drain interconnection 47 are to be formed, Al is deposited, and then resist layer It can form by removing Al on a resist layer (lift off).
  • a passivation film forming step is performed as step S290.
  • passivation film 64 made of, for example, SiO 2 is formed to cover the upper surfaces of source electrode 61, gate electrode 62, drain electrode 63, and oxide film 38.
  • the formation of passivation film 64 can be performed, for example, by CVD.
  • JFET 3 (FIG. 1) is obtained.
  • the thickness of buffer layer 31 is greater than 1 ⁇ m, it takes a longer time after substrate 30 starts to be heated while depositing buffer layer 31 as compared to the case where the thickness is 1 ⁇ m or less. Has passed.
  • the temperature of the substrate 30 is more stabilized when the deposition of the drift layer 32 is started. Therefore, since the accuracy of the temperature of the substrate 30 in the step of depositing the buffer layer 31 can be enhanced, the drift layer 32 having a desired impurity concentration can be obtained. If the thickness of the buffer layer 31 is larger than 2 ⁇ m, this accuracy can be more sufficiently enhanced.
  • the buffer layer 31 is deposited rather than merely waiting for the passage of time until the temperature of the substrate 30 is stabilized.
  • stabilization of the temperature of the substrate 30 can be waited. Therefore, carbonization of the surface due to desorption of Si atoms can be avoided, unlike simply waiting for temperature stabilization.
  • the crystallinity of the surface of the buffer layer 31 is enhanced, and the crystallinity of the drift layer 32 deposited thereon is also enhanced.
  • the thickness of the buffer layer 31 is smaller than 7 ⁇ m, the time required for the deposition of the buffer layer 31 does not become excessively long.
  • the set temperature of the substrate 30 is kept constant throughout the steps of depositing the buffer layer 31 and depositing the drift layer 32. Thereby, the accuracy of the temperature of the substrate 30 in the step of depositing the drift layer 32 can be further enhanced.
  • the total pressure in the chamber 100 is kept constant throughout the steps of depositing the buffer layer 31 and depositing the drift layer 32. Thereby, the total pressure in the chamber 100 when the deposition of the drift layer 32 is started is stabilized.
  • a device including buffer layer 31 having a thickness of 6 ⁇ m was manufactured as an example of the JFET of this embodiment (FIG. 1).
  • the concentration of Al as a conductive impurity in the drift layer 32 was substantially constant, and particularly in the region CB near the buffer layer 31.
  • the Al concentration in drift layer 32 is smaller as the position is deeper, particularly in a region CA closer to buffer layer 31Z.
  • the value was significantly smaller than the desired value (the value of the broken line in the figure).
  • the actual temperature of the substrate 30 was measured when the set temperature of the substrate 30 was 1550 ° C.
  • the temperature rise accompanied by the overshoot OS may occur as indicated by the solid line in the figure, not the ideal temperature increase as indicated by the broken line in the figure.
  • the decrease in the impurity concentration in the above-described area CA (FIG. 14) is considered to be caused by this overshoot OS. That is, it is considered that the impurity concentration is reduced because the temperature of the substrate 30 is too high.
  • the buffer layer 31 deposition time is long even if the overshoot OS (FIG. 15) occurs. During the deposition of 31 the overshoot OS is eliminated. Therefore, the decrease in the impurity concentration of the drift layer 32 caused by the overshoot OS can be suppressed.
  • the p-type and n-type in the configuration of the present embodiment may be interchanged with each other.
  • nitrogen can be used as a conductive impurity of the buffer layer and the drift layer.
  • Nitrogen can be added to silicon carbide, for example, by using nitrogen or ammonia as impurity gas of CVD.
  • the silicon carbide semiconductor device may be of another type, for example, a MISFET (Metal Insulator Semiconductor Field Effect Transistor) such as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), an IGBT (Insulated Gate Bipolar Transistor, Insulated Gate Bipolar Transistor), or a diode.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • IGBT Insulated Gate Bipolar Transistor
  • diode Insulated Gate Bipolar Transistor
  • 3 JFET 30 substrate, 31 buffer layer, 31a, 31b first and second layers, 32 drift layer, 33 n-type layer, 34 p-type layer, 34A upper surface, 35 first n-type region, 36 first P-type region, 37 second n-type region, 38 oxide film, 39 source contact electrode, 41 gate contact electrode, 42 drain contact electrode, 43 second p-type region, 44 potential holding contact electrode, 45 source wiring, 46 gate wiring, 47 drain wiring, 51 Ti film, 52 Al film, 53 Si film, 61 source electrode, 62 gate electrode, 63 drain electrode, 64 passivation film, 71 trench, 71 A bottom wall, 71 B sidewall, 91 resist film, 91A opening.

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Abstract

　バッファ層（３１）は、基板（３０）上に設けられ、不純物を含有する炭化珪素から作られ、１μｍより大きく７μｍより小さい厚さを有する。ドリフト層（３２）は、バッファ層（３１）上に設けられ、バッファ層（３１）の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られている。これにより、所望の不純物濃度と、高い結晶性とを有するドリフト層（３２）を有する炭化珪素半導体装置が得られる。

Description

炭化珪素半導体装置およびその製造方法
　本発明は炭化珪素半導体装置およびその製造方法に関する。
　近年、炭化珪素半導体装置、すなわち、炭化珪素から作られた半導体層を有する半導体装置が用いられ始めている。たとえば特表２００５－５０８０８６号公報（特許文献１）によれば、炭化珪素基板と、炭化珪素基板上のバッファ層と、バッファ層上のＮ-ドリフト領域とを有する半導体装置が開示されている。
特表２００５－５０８０８６号公報
　バッファ層およびドリフト領域（ドリフト層）は、通常、炭化珪素基板を加熱しながら堆積される。炭化珪素基板を加熱し始めた初期段階では、炭化珪素基板の温度は不安定であり、所望の温度からのずれが生じやすく、特に温度のオーバーシュートが生じやすい。このように炭化珪素基板の温度が所望の値からずれていると、堆積される膜中の導電型不純物の濃度にずれが生じてしまう。たとえば、温度のオーバーシュートに起因して過度に高い温度で堆積が行なわれると、不純物濃度が所望の値からずれてしまう。
　一方で、加熱開始後、堆積開始前の待機時間を長くすれば、基板の温度が安定化された後に堆積が開始される。しかしこの場合は、炭化珪素基板の表面が長時間に渡って加熱される結果、この表面からのＳｉ原子の脱離が生じる。Ｓｉ原子が脱離してＣ原子リッチとなった表面、すなわち炭化された表面の上には、結晶性の高い炭化珪素層をエピタキシャル成長させることが困難である。
　上記のように、不純物濃度の安定化と、結晶性の向上との間には、トレードオフの関係があった。しかしながらドリフト層は、所望の不純物濃度と、高い結晶性との両方を有することが望まれる。
　そこで本発明の目的は、所望の不純物濃度と、高い結晶性とを有するドリフト層を含む炭化珪素半導体装置およびその製造方法を提供することである。
　本発明の炭化珪素半導体装置は、基板と、バッファ層と、ドリフト層とを有する。バッファ層は、基板上に設けられ、不純物を含有する炭化珪素から作られ、１μｍより大きく７μｍより小さい厚さを有する。ドリフト層は、バッファ層上に設けられ、バッファ層の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られている。
　この炭化珪素半導体装置によればバッファ層の厚さが１μｍより大きいので、厚さが１μｍ以下の場合に比して、バッファ層を堆積する間に、基板が加熱され始めてからより長い時間が経過する。これにより、ドリフト層の堆積が開始される時点で、基板の温度がより安定化されている。よってバッファ層を堆積する工程における基板の温度の精度を高めることができるので、所望の不純物濃度を有するドリフト層が得られる。
　また基板温度が安定化されるまでの間、単に時間の経過が待たれるのではなく、バッファ層の堆積が行なわれる。よって基板上の表面を成長させながら、基板温度の安定化を待つことができる。よって、温度の安定化を単に待つ場合と異なり、Ｓｉ原子の脱離による表面の炭化を避けることができる。これにより、バッファ層の表面の結晶性が高くなるので、その上に堆積されるドリフト層の結晶性も高くなる。
　またバッファ層の厚さが７μｍより小さいので、バッファ層の堆積に要する時間が過度に長くならない。
　好ましくは、バッファ層の不純物濃度はドリフト層の不純物濃度の２倍よりも大きく１００倍よりも小さい。さらに好ましくは、バッファ層の不純物濃度はドリフト層の不純物濃度の５０倍よりも小さい。
　好ましくは、バッファ層およびドリフト層の各々が含有する不純物はアルミニウムおよび窒素の少なくともいずれかを含む。
　好ましくはバッファ層は第１および第２の層を含む。第１の層は基板上に設けられている。第２の層は、第１の層上に設けられ、第１の層の不純物濃度よりも小さくかつドリフト層の不純物濃度よりも大きい不純物濃度を有する。さらに好ましくは第１の層の不純物濃度は３×１０16ｃｍ-3よりも大きい。
　なおバッファ層は、上記第１および第２の層に加えて、さらなる層を含んでもよい。またバッファ層は、単一の層のみから構成されてもよい。
　本発明の炭化珪素半導体装置の製造方法は、以下の工程を有する。
　基板が加熱され始める。基板が加熱され始めた後に、不純物を含有する炭化珪素から作られ、１μｍより大きく７μｍより小さい厚さを有するバッファ層が基板上に堆積される。バッファ層上に、バッファ層の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られたドリフト層が堆積される。
　この製造方法によればバッファ層の厚さが１μｍより大きいので、厚さが１μｍ以下の場合に比して、バッファ層を堆積する間に、基板が加熱され始めてからより長い時間が経過する。これにより、ドリフト層の堆積が開始される時点で、基板の温度がより安定化されている。よってバッファ層を堆積する工程における基板の温度の精度を高めることができるので、所望の不純物濃度を有するドリフト層が得られる。
　また基板温度が安定化されるまでの間、単に時間の経過が待たれるのではなく、バッファ層の堆積が行なわれる。よって基板上の表面を成長させながら、基板温度の安定化を待つことができる。よって、温度の安定化を単に待つ場合と異なり、Ｓｉ原子の脱離による表面の炭化を避けることができる。これにより、バッファ層の表面の結晶性が高くなるので、その上に堆積されるドリフト層の結晶性も高くなる。
　またバッファ層の厚さが７μｍより小さいので、バッファ層の堆積に要する時間が過度に長くならない。
　好ましくは、バッファ層を堆積する工程およびドリフト層を堆積する工程の両工程を通して基板の設定温度が一定に保たれる。これにより、ドリフト層を堆積する工程における基板の温度の精度をより高めることができる。
　好ましくは、バッファ層およびドリフト層の各々を堆積する工程は、チャンバ内において基板上へプロセスガスの供給を行なう化学気相成長法によって行なわれる。プロセスガスは、炭化珪素を形成するための原料ガスと、炭化珪素中に不純物を添加するための不純物ガスとを含む。不純物ガスは、トリメチルアルミニウム、窒素、およびアンモニアの少なくともいずれかを含む。これにより、バッファ層およびドリフト層に導電型不純物を添加することができる。
　好ましくは、バッファ層を堆積する工程およびドリフト層を堆積する工程の両工程を通して、チャンバ内の全圧が一定に保たれる。これにより、ドリフト層の成膜が始められる際のチャンバ内の全圧が安定化される。
　上述したように本発明によれば、所望の不純物濃度と、高い結晶性とを有するドリフト層を含む炭化珪素半導体装置が得られる。
本発明の一実施の形態における炭化珪素半導体装置の構成を概略的に示す断面図である。 図１の炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す断面図である。 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す断面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す断面図である。 図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す断面図である。 図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す断面図である。 図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す断面図である。 図１の炭化珪素半導体装置の製造方法の第７工程を概略的に示す断面図である。 図１の炭化珪素半導体装置の製造方法の第８工程を概略的に示す断面図である。 図１の炭化珪素半導体装置の製造方法の第９工程を概略的に示す断面図である。 図１の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す断面図である。 図１の炭化珪素半導体装置の不純物濃度プロファイルの一例を示すグラフ図である。 比較例の炭化珪素半導体装置の不純物濃度プロファイルの一例を示すグラフ図である。 炭化珪素基板の加熱時間と炭化珪素基板の温度との関係の一例を示すグラフ図である。
　以下、図面に基づいて本発明の実施の形態を説明する。
　図１を参照して、本実施の形態における炭化珪素半導体装置は接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＪＦＥＴ）である。ＪＦＥＴ３は、基板３０と、バッファ層３１と、ドリフト層３２と、ｎ型層３３と、ｐ型層３４とを有する。
　基板３０はｎ型基板であり、好ましくは単結晶炭化珪素から作られている。好ましくは単結晶炭化珪素の結晶構造は六方晶である。
　バッファ層３１は、基板３０上に設けられたｐ型半導体層である。バッファ層３１は、導電型不純物としてのアルミニウムを含有する炭化珪素から作られている。バッファ層３１は、１μｍより大きく７μｍより小さい厚さを有する。好ましくはバッファ層３１の厚さは２μｍよりも大きい。
　また本実施の形態においては、バッファ層３１は、第１の層３１ａおよび第２の層３１ｂを含む。第１の層３１ａは基板３０上に設けられている。第２の層３１ｂは、第１の層３１ａ上に設けられ、第１の層３１ａの不純物濃度よりも小さくかつドリフト層３２の不純物濃度よりも大きい不純物濃度を有する。好ましくは第１の層３１ａの不純物濃度は３×１０16ｃｍ-3よりも大きい。また好ましくは、バッファ層３１の不純物濃度はドリフト層３２の不純物濃度の２倍よりも大きく１００倍よりも小さい。より好ましくは、バッファ層３１の不純物濃度はドリフト層３２の不純物濃度の５０倍よりも小さい。
　ドリフト層３２は、バッファ層３１上に設けられたｐ型半導体層である。ドリフト層３２は、導電型不純物としてのアルミニウムを含有する炭化珪素から作られている。ドリフト層３２は、バッファ層３１の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られている。ドリフト層３２の厚さは、たとえば１０μｍである。ドリフト層３２の不純物濃度は、たとえば７．５×１０15ｃｍ-3である。
　ｎ型層３３は、たとえば、厚さ０．４５μｍ、ｎ型不純物濃度２×１０17ｃｍ-3を有する炭化珪素層である。ｐ型層３４は、たとえば、厚さ０．２５μｍ、ｐ型不純物濃度２×１０17ｃｍ-3を有する炭化珪素層である。
　ｐ型層３４およびｎ型層３３には、ｎ型層３３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含む（たとえば１×１０20ｃｍ-3程度）第１のｎ型領域３５および第２のｎ型領域３７が形成されるとともに、第１のｎ型領域３５および第２のｎ型領域３７に挟まれるように、ドリフト層３２およびｐ型層３４よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含む（たとえば１×１０18ｃｍ-3程度）第１のｐ型領域３６が形成されている。すなわち、第１のｎ型領域３５、第１のｐ型領域３６および第２のｎ型領域３７は、それぞれｐ型層３４を貫通してｎ型層３３に至るように形成されている。また、第１のｎ型領域３５、第１のｐ型領域３６および第２のｎ型領域３７の底部は、ドリフト層３２の上部表面（ドリフト層３２とｎ型層３３との境界部）から間隔を隔てて配置されている。
　また、第１のｎ型領域３５から見て第１のｐ型領域３６とは反対側には、ｐ型層３４の上部表面３４Ａ（ｎ型層３３の側とは反対側の主面）からｐ型層３４を貫通してｎ型層３３に至るように、溝部７１が形成されている。つまり、溝部７１の底壁７１Ａは、ドリフト層３２とｎ型層３３との界面から間隔を隔て、ｎ型層３３の内部に位置している。さらに、溝部７１の底壁７１Ａからｎ型層３３を貫通し、ドリフト層３２に至るように、ドリフト層３２およびｐ型層３４よりも高濃度のｐ型不純物を含む（たとえば１×１０18ｃｍ-3程度）第２のｐ型領域４３が形成されている。この第２のｐ型領域４３の底部は、バッファ層３１の上部表面（バッファ層３１とドリフト層３２との境界部）から間隔を隔てて配置されている。
　さらに、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３の上部表面に接触するように、オーミックコンタクト電極としてのソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４がそれぞれ形成されている。
　オーミックコンタクト電極であるソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４と隣接する他のオーミックコンタクト電極との間には、酸化膜３８が形成されている。より具体的には、絶縁膜としての酸化膜３８が、ｐ型層３４の上部表面３４Ａ、溝部７１の底壁７１Ａおよび側壁７１Ｂにおいて、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うオーミックコンタクト電極の間が絶縁されている。
　さらに、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２の上部表面に接触するように、ソース配線４５、ゲート配線４６およびドレイン配線４７がそれぞれ形成され、各オーミックコンタクト電極と電気的に接続されている。ソース配線４５は、電位保持コンタクト電極４４の上部表面にも接触し、電位保持コンタクト電極４４とも電気的に接続されている。つまり、ソース配線４５は、ソースコンタクト電極３９の上部表面上から電位保持コンタクト電極４４の上部表面上にまで延在するように形成されており、これにより、電位保持コンタクト電極４４は、ソースコンタクト電極３９と同電位に保持されている。ソース配線４５、ゲート配線４６およびドレイン配線４７は、たとえばＡｌなどの導電体から構成されている。ソースコンタクト電極３９およびソース配線４５はソース電極６１を構成し、ゲートコンタクト電極４１およびゲート配線４６はゲート電極６２を構成し、ドレインコンタクト電極４２およびドレイン配線４７はドレイン電極６３を構成する。さらに、ソース電極６１、ゲート電極６２、ドレイン電極６３および酸化膜３８の上部表面を覆うように、パシベーション膜６４が形成されている。このパシベーション膜６４は、たとえばＳｉＯ2からなっており、ソース電極６１、ゲート電極６２およびドレイン電極６３を外部と電気的に絶縁するとともに、ＪＦＥＴ３を保護する機能を有している。
　次に、ＪＦＥＴ３の動作について説明する。ゲート電極６２の電圧が０Ｖの状態では、ｎ型層３３において、第１のｐ型領域３６と第２のｎ型領域３７とで挟まれた領域および当該挟まれた領域とドリフト層３２とで挟まれた領域（ドリフト領域）、ならびに第１のｐ型領域３６とドリフト層３２とで挟まれた領域（チャネル領域）は空乏化されておらず、第１のｎ型領域３５と第２のｎ型領域３７とはｎ型層３３を介して電気的に接続された状態となっている。そのため、第１のｎ型領域３５から第２のｎ型領域３７に向かって電子が移動することにより電流が流れる。
　一方、ゲートコンタクト電極４１に負の電圧を印加していくと、上述のチャネル領域およびドリフト領域の空乏化が進行し、第１のｎ型領域３５と第２のｎ型領域３７とは電気的に遮断された状態となる。そのため、第１のｎ型領域３５から第２のｎ型領域３７に向かって電子が移動することができず、電流は流れない。
　次にＪＦＥＴ３の製造方法について説明する。
　図２および図３を参照して、まずステップＳ２１０として、基板３０が準備される。
　次に、ステップＳ２２０（図２）として、以下に説明するエピタキシャル成長工程が、チャンバ１００（図４）内において基板３０上へプロセスガスの供給を行なう化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）によって行なわれる。ＣＶＤに用いられるプロセスガスは、キャリアガスと、炭化珪素を形成するための原料ガスと、不純物を添加するための不純物ガスとを含む。キャリアガスは、たとえば水素（Ｈ2）ガスである。原料ガスは、たとえばシラン（ＳｉＨ4）ガスおよびプロパン（Ｃ3Ｈ8）ガスである。
　図４を参照して、基板３０の設定温度が所定の値とされる。この設定温度は、たとえば１５５０℃である。これにより基板３０が加熱され始める。基板３０が加熱され始めた後に、第１の層３１ａが堆積される。この際、第１の層３１ａをｐ型とするための不純物ガスとしてトリメチルアルミニウム（ＴＭＡ）ガスが用いられる。
　図５を参照して、第１の層３１ａの形成後、ＴＭＡガスの供給量が小さくされることによって、第１の層３１ａ上に第２の層３１ｂの堆積が開始される。これにより第１の層３１ａおよび第２の層３１ｂからなるバッファ層３１が形成される。
　図６を参照して、バッファ層３１の形成後、ＴＭＡガスの供給量がさらに小さくされることによって、バッファ層３１上にドリフト層３２が堆積される。次にＴＭＡガスの供給が停止される。好ましくは、バッファ層３１を堆積する工程およびドリフト層３２を堆積する工程の両工程を通して基板３０の設定温度が一定に保たれる。また好ましくは、バッファ層３１を堆積する工程およびドリフト層３２を堆積する工程の両工程を通してチャンバ１００内の全圧が一定に保たれる。
　図７を参照して、プロセスガスに、ＴＭＡガスに代わって、ｎ型不純物を形成するための不純物ガスが含められる。これによりドリフト層３２上にｎ型層３３が堆積される。不純物ガスとしては、たとえば窒素（Ｎ2）またはアンモニア（ＮＨ3）を用いることができる。次に不純物ガスが、ｐ型不純物を形成するためのものに切り替えられる。これによりｎ型層３３上にｐ型層３４が堆積される。
　以上によりステップＳ２１０（図２）のエピタキシャル成長工程が行なわれる。
　次に、図２を参照して、ステップＳ２３０として、溝部形成工程が実施される。具体的には、図８に示すように、ｐ型層３４の上部表面３４Ａからｐ型層３４を貫通してｎ型層３３に至るように、溝部７１が形成される。溝部７１の形成は、たとえば所望の溝部７１の形成位置に開口を有するマスク層をｐ型層３４の上部表面３４Ａ上に形成した後、ＳＦ６ガスを用いたドライエッチングにより実施することができる。
　次に、図２を参照して、ステップＳ２４０として、イオン注入工程が実施される。具体的には、図９を参照して、まず、ｐ型層３４の上部表面３４Ａおよび溝部７１の底壁上に、たとえばＣＶＤによりＳｉＯ2からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望の第１のｎ型領域３５および第２のｎ型領域３７の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）により酸化膜が部分的に除去されることにより、ｐ型層３４の上部表面３４Ａ上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いて、ｎ型層３３およびｐ型層３４にイオン注入が実施される。注入されるイオン種は、たとえばＰ、Ｎなどとすることができる。これにより、ｐ型層３４を貫通してｎ型層３３に至る第１のｎ型領域３５および第２のｎ型領域３７が形成される。
　さらに、第１のｎ型領域３５および第２のｎ型領域３７の形成に用いられたマスク層が除去された上で、同様の手順により、ｐ型層３４の上部表面３４Ａおよび溝部７１の底壁上に、所望の第１のｐ型領域３６および第２のｐ型領域４３の形状に応じた領域に開口を有するマスク層が形成される。そして、このマスク層をマスクとして用いて、ドリフト層３２、ｎ型層３３およびｐ型層３４にイオン注入が実施される。注入されるイオン種は、たとえばＡｌ、Ｂなどとすることができる。これにより、ｐ型層３４を貫通してｎ型層３３に至る第１のｐ型領域３６、および溝部７１の底壁７１Ａからｎ型層３３を貫通し、ドリフト層３２に至る第２のｐ型領域４３が形成される。
　次に、図２を参照して、ステップＳ２５０として、活性化アニール工程が実施される。たとえば、アルゴンなどの不活性ガス雰囲気中で、１７００℃、３０分間の加熱が行なわれる。これにより、ステップＳ２４０において導入されたＰ、Ａｌなどの不純物が活性化し、ｎ型不純物あるいはｐ型不純物として機能することが可能となる。
　次に、図２を参照して、ステップＳ２６０として、酸化膜形成工程が実施される。具体的には、図１０を参照して、たとえば酸素雰囲気中で１３００℃程度に加熱し、９０分間程度保持する熱酸化処理が実施されることにより、ｐ型層３４の上部表面３４Ａと、溝部７１の底壁７１Ａおよび側壁７１Ｂを覆う絶縁膜としての酸化膜３８（フィールド酸化膜）が形成される。酸化膜３８の厚みは、たとえば０．１μｍ程度である。
　次に、図２を参照して、ステップＳ２７０として、オーミック電極形成工程が実施される。具体的には、図１１を参照して、まず、酸化膜３８上にレジストが塗布された後、露光および現像が行なわれ、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４（図１参照）を形成すべき領域に応じた開口９１Ａを有するレジスト膜９１が形成される。そして、当該レジスト膜９１をマスクとして用いて、たとえばＲＩＥにより酸化膜３８が部分的に除去される。その後、ＴｉからなるＴｉ膜５１、ＡｌからなるＡｌ膜５２およびＳｉからなるＳｉ膜５３が、レジスト膜９１上および当該レジスト膜９１から露出する領域に形成される。さらに、レジスト膜９１が除去されることにより、レジスト膜９１上のＴｉ膜５１、Ａｌ膜５２およびＳｉ膜５３が除去（リフトオフ）されて、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３上に接触するように、Ｔｉ膜５１、Ａｌ膜５２およびＳｉ膜５３が残存する。
　図１２を参照して、Ａｒなどの不活性ガス雰囲気中において、５５０℃以上１２００℃以下の温度、好ましくは９００℃以上１１００℃以下の温度、たとえば１０００℃に加熱し、１０分間以下の時間、たとえば２分間保持する合金化処理が実施される。これにより、Ｔｉ膜５１、Ａｌ膜５２およびＳｉ膜５３に含まれるＴｉ、Ａｌ、Ｓｉ、およびｎ型層３３またはｐ型層３４に含まれるＳｉ、Ｃが合金化される。その結果、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３の上部表面に接触するように、オーミックコンタクト電極としてのソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４がそれぞれ形成される。以上の手順により、ステップＳ２７０が完了する。
　次に、図２を参照して、ステップＳ２８０として、配線形成工程が実施される。具体的には、図１を参照して、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２の上部表面にそれぞれ接触するソース配線４５、ゲート配線４６およびドレイン配線４７が形成される。ソース配線４５、ゲート配線４６およびドレイン配線４７は、たとえばソース配線４５、ゲート配線４６およびドレイン配線４７を形成すべき所望の領域に開口を有するレジスト層を形成し、Ａｌを蒸着した後、レジスト層とともにレジスト層上のＡｌを除去すること（リフトオフ）により形成することができる。
　次に、図２を参照して、ステップＳ２９０として、パシベーション膜形成工程が実施される。具体的には、ソース電極６１、ゲート電極６２、ドレイン電極６３および酸化膜３８の上部表面を覆うように、たとえばＳｉＯ2からなるパシベーション膜６４が形成される。このパシベーション膜６４の形成は、たとえばＣＶＤにより実施することができる。
　以上によりＪＦＥＴ３（図１）が得られる。
　本実施の形態によればバッファ層３１の厚さが１μｍより大きいので、厚さが１μｍ以下の場合に比して、バッファ層３１を堆積する間に、基板３０が加熱され始めてからより長い時間が経過する。これにより、ドリフト層３２の堆積が開始される時点で、基板３０の温度がより安定化されている。よってバッファ層３１を堆積する工程における基板３０の温度の精度を高めることができるので、所望の不純物濃度を有するドリフト層３２が得られる。バッファ層３１の厚さが２μｍよりも大きい場合、この精度をより十分に高めることができる。
　また基板３０の温度が安定化されるまでの間、単に時間の経過が待たれるのではなく、バッファ層３１の堆積が行なわれる。よって基板３０上の表面を成長させながら、基板３０の温度の安定化を待つことができる。よって、温度の安定化を単に待つ場合と異なり、Ｓｉ原子の脱離による表面の炭化を避けることができる。これにより、バッファ層３１の表面の結晶性が高くなるので、その上に堆積されるドリフト層３２の結晶性も高くなる。
　またバッファ層３１の厚さが７μｍより小さいので、バッファ層３１の堆積に要する時間が過度に長くならない。
　好ましくは、バッファ層３１を堆積する工程およびドリフト層３２を堆積する工程の両工程を通して基板３０の設定温度が一定に保たれる。これにより、ドリフト層３２を堆積する工程における基板３０の温度の精度をより高めることができる。また好ましくは、バッファ層３１を堆積する工程およびドリフト層３２を堆積する工程の両工程を通してチャンバ１００内の全圧が一定に保たれる。これにより、ドリフト層３２の成膜が始められる際のチャンバ１００内の全圧が安定化される。
　図１３を参照して、本実施の形態のＪＦＥＴ（図１）の実施例として、厚さ６μｍを有するバッファ層３１を含む装置が製造された。厚さ６μｍのバッファ層３１が堆積された場合、ドリフト層３２中での導電型不純物としてのＡｌ濃度はほぼ一定であり、特にバッファ層３１に近い領域ＣＢにおいてもほぼ一定であった。
　図１４を参照して、比較例として、厚さ０．５μｍのバッファ層３１Ｚが堆積された場合、ドリフト層３２中でのＡｌ濃度は、深い位置ほど小さく、特にバッファ層３１Ｚに近い領域ＣＡにおいて、所望の値（図中、破線の値）よりも顕著に小さかった。
　図１５を参照して、基板３０の設定温度を１５５０℃にした場合の基板３０の実際の温度を測定した。その結果、図中破線で示すような理想的な昇温ではなく、図中実線で示すような、オーバーシュートＯＳを伴う昇温が生じることがあった。上述した領域ＣＡ（図１４）における不純物濃度の低下は、このオーバーシュートＯＳに起因していると考えられる。すなわち基板３０の温度が高過ぎたために不純物濃度が小さくなったと考えられる。
　これに対して、本実施例のように厚いバッファ層３１（図１３）が形成される場合、たとえオーバーシュートＯＳ（図１５）が生じても、バッファ層３１の堆積時間が長いので、バッファ層３１の堆積中にオーバーシュートＯＳが解消される。よってオーバーシュートＯＳに起因したドリフト層３２の不純物濃度の低下を抑制することができる。
　なお本実施の形態の構成におけるｐ型およびｎ型は互いに入れ替えられてもよい。この場合、バッファ層およびドリフト層の導電型不純物としては、たとえば窒素を用いることができる。窒素は、たとえば、ＣＶＤの不純物ガスとして窒素またはアンモニアを用いることによって、炭化珪素中に添加することができる。
　また上記においてはＪＦＥＴについて説明したが、炭化珪素半導体装置は他の種類のものであってもよく、たとえば、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などのＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲートバイポーラトランジスタ）、またはダイオードであってもよい。
　今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　３　ＪＦＥＴ、３０　基板、３１　バッファ層、３１ａ，３１ｂ　第１および第２の層、３２　ドリフト層、３３　ｎ型層、３４　ｐ型層、３４Ａ　上部表面、３５　第１のｎ型領域、３６　第１のｐ型領域、３７　第２のｎ型領域、３８　酸化膜、３９　ソースコンタクト電極、４１　ゲートコンタクト電極、４２　ドレインコンタクト電極、４３　第２のｐ型領域、４４　電位保持コンタクト電極、４５　ソース配線、４６　ゲート配線、４７　ドレイン配線、５１　Ｔｉ膜、５２　Ａｌ膜、５３　Ｓｉ膜、６１　ソース電極、６２　ゲート電極、６３　ドレイン電極、６４　パシベーション膜、７１　溝部、７１Ａ　底壁、７１Ｂ　側壁、９１　レジスト膜、９１Ａ　開口。

Claims (9)

  1. 　基板（３０）と、
    　前記基板上に設けられ、不純物を含有する炭化珪素から作られ、１μｍより大きく７μｍより小さい厚さを有するバッファ層（３１）と、
    　前記バッファ層上に設けられ、前記バッファ層の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られたドリフト層（３２）とを備える、炭化珪素半導体装置（３）。
  2. 　前記バッファ層の不純物濃度は前記ドリフト層の不純物濃度の２倍よりも大きく１００倍よりも小さい、請求項１に記載の炭化珪素半導体装置。
  3. 　前記バッファ層および前記ドリフト層の各々が含有する不純物はアルミニウムおよび窒素の少なくともいずれかを含む、請求項１に記載の炭化珪素半導体装置。
  4. 　前記バッファ層は、
    　前記基板上に設けられた第１の層（３１ａ）と、
    　前記第１の層上に設けられ、前記第１の層の不純物濃度よりも小さくかつ前記ドリフト層の不純物濃度よりも大きい不純物濃度を有する第２の層（３１ｂ）とを含む、請求項１に記載の炭化珪素半導体装置。
  5. 　前記第１の層の不純物濃度は３×１０16ｃｍ-3よりも大きい、請求項４に記載の炭化珪素半導体装置。
  6. 　基板（３０）を加熱し始める工程と、
    　前記基板を加熱し始める工程の後に、不純物を含有する炭化珪素から作られ、１μｍより大きく７μｍより小さい厚さを有するバッファ層（３１）を前記基板上に堆積する工程と、
    　前記バッファ層上に、前記バッファ層の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られたドリフト層（３２）を堆積する工程とを備える、炭化珪素半導体装置（３）の製造方法。
  7. 　前記バッファ層を堆積する工程および前記ドリフト層を堆積する工程の両工程を通して前記基板の設定温度が一定に保たれる、請求項６に記載の炭化珪素半導体装置の製造方法。
  8. 　前記バッファ層および前記ドリフト層の各々を堆積する工程は、チャンバ（１００）内において前記基板上へプロセスガスの供給を行なう化学気相成長法によって行なわれ、前記プロセスガスは、炭化珪素を形成するための原料ガスと、炭化珪素中に不純物を添加するための不純物ガスとを含み、前記不純物ガスは、トリメチルアルミニウム、窒素、およびアンモニアの少なくともいずれかを含む、請求項６に記載の炭化珪素半導体装置の製造方法。
  9. 　前記バッファ層を堆積する工程および前記ドリフト層を堆積する工程の両工程を通して前記チャンバ内の全圧が一定に保たれる、請求項８に記載の炭化珪素半導体装置の製造方法。
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