KR20130114560A - 탄화규소 반도체 장치 및 그 제조 방법 - Google Patents
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- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 65
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 63
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000000034 method Methods 0.000 title claims description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000012535 impurity Substances 0.000 claims abstract description 82
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 238000000151 deposition Methods 0.000 claims description 44
- 239000007789 gas Substances 0.000 claims description 30
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 15
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 8
- 229910052757 nitrogen Inorganic materials 0.000 claims description 8
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910021529 ammonia Inorganic materials 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 230000003287 optical effect Effects 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 214
- 230000008021 deposition Effects 0.000 description 18
- 230000006641 stabilisation Effects 0.000 description 7
- 238000011105 stabilization Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 6
- 238000002161 passivation Methods 0.000 description 6
- 125000004429 atom Chemical group 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000003763 carbonization Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- ATUOYWHBWRKTHZ-UHFFFAOYSA-N Propane Chemical compound CCC ATUOYWHBWRKTHZ-UHFFFAOYSA-N 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001294 propane Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/02447—Silicon carbide
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/02502—Layer structure consisting of two layers
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02529—Silicon carbide
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Junction Field-Effect Transistors (AREA)
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Abstract
버퍼층(31)은, 기판(30) 상에 설치되고, 불순물을 함유하는 탄화규소로 만들어지며, 1 ㎛보다 크고 7 ㎛보다 작은 두께를 갖는다. 드리프트층(32)은, 버퍼층(31) 상에 설치되고, 버퍼층(31)의 불순물 농도보다 작은 불순물 농도를 갖는 탄화규소로 만들어져 있다. 이에 따라, 원하는 불순물 농도와, 높은 결정성을 갖는 드리프트층(32)을 갖는 탄화규소 반도체 장치를 얻을 수 있다.
Description
본 발명은 탄화규소 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 탄화규소 반도체 장치, 즉, 탄화규소로 만들어진 반도체층을 갖는 반도체 장치가 이용되기 시작하고 있다. 예컨대 일본 특허 공표 제2005-508086호 공보(특허문헌 1)에 따르면, 탄화규소 기판과, 탄화규소 기판 상의 버퍼층과, 버퍼층 상의 N-드리프트 영역을 갖는 반도체 장치가 개시되어 있다.
버퍼층 및 드리프트 영역(드리프트층)은, 통상, 탄화규소 기판을 가열하면서 퇴적된다. 탄화규소 기판을 가열하기 시작한 초기 단계에서는, 탄화규소 기판의 온도는 불안정하며, 원하는 온도로부터의 편차가 생기기 쉽고, 특히 온도의 오버슈트가 발생하기 쉽다. 이와 같이 탄화규소 기판의 온도가 원하는 값으로부터 편차가 나면, 퇴적되는 막 내의 도전형 불순물의 농도에 차이가 생기게 된다. 예컨대, 온도의 오버슈트에 기인하여 과도하게 높은 온도에서 퇴적이 행해지면, 불순물 농도가 원하는 값으로부터 어긋나게 된다.
한편, 가열 개시 후, 퇴적 개시 전의 대기 시간을 길게 하면, 기판의 온도가 안정화된 후에 퇴적이 시작된다. 그러나, 이 경우는, 탄화규소 기판의 표면이 장시간에 걸쳐 가열되는 결과, 이 표면으로부터의 Si 원자의 이탈이 발생한다. Si 원자가 이탈하여 C 원자가 농후한 표면, 즉 탄화된 표면 위에는 결정성이 높은 탄화규소층을 에피택셜 성장시키기 어렵다.
상기한 바와 같이, 불순물 농도의 안정화와, 결정성의 향상간에는 트레이드 오프의 관계가 있었다. 그러나, 드리프트층은, 원하는 불순물 농도와, 높은 결정성의 양쪽을 갖는 것이 요구된다.
그래서, 본 발명의 목적은, 원하는 불순물 농도와, 높은 결정성을 갖는 드리프트층을 포함하는 탄화규소 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 탄화규소 반도체 장치는, 기판과, 버퍼층과, 드리프트층을 갖는다. 버퍼층은, 기판 상에 설치되고, 불순물을 함유하는 탄화규소로 만들어지며, 1 ㎛보다 크고 7 ㎛보다 작은 두께를 갖는다. 드리프트층은, 버퍼층 상에 설치되고, 버퍼층의 불순물 농도보다 작은 불순물 농도를 갖는 탄화규소로 만들어진다.
이 탄화규소 반도체 장치에 따르면 버퍼층의 두께가 1 ㎛보다 크기 때문에, 두께가 1 ㎛ 이하인 경우에 비하여, 버퍼층을 퇴적하는 동안에 기판이 가열되기 시작하고 나서 보다 긴 시간이 경과한다. 이에 따라, 드리프트층의 퇴적이 시작되는 시점에서, 기판의 온도가 보다 안정화되고 있다. 따라서 버퍼층을 퇴적하는 공정에 있어서의 기판의 온도의 정밀도를 높일 수 있기 때문에, 원하는 불순물 농도를 갖는 드리프트층을 얻을 수 있다.
또한, 기판 온도가 안정화될 때까지, 단순히 시간의 경과를 기다리는 것이 아니라, 버퍼층의 퇴적이 행해진다. 따라서 기판 상의 표면을 성장시키면서, 기판 온도의 안정화를 기다릴 수 있다. 따라서, 온도의 안정화를 단순히 기다리는 경우와 달리, Si 원자의 이탈에 의한 표면의 탄화를 피할 수 있다. 이에 따라, 버퍼층의 표면의 결정성이 높아지기 때문에, 그 위에 퇴적되는 드리프트층의 결정성도 높아진다.
또한, 버퍼층의 두께가 7 ㎛보다 작기 때문에, 버퍼층의 퇴적에 필요한 시간이 과도하게 길어지지 않는다.
바람직하게는, 버퍼층의 불순물 농도는 드리프트층의 불순물 농도의 2배보다 크고 100배보다 작다. 더욱 바람직하게는, 버퍼층의 불순물 농도는 드리프트층의 불순물 농도의 50배보다 작다.
바람직하게는, 버퍼층 및 드리프트층의 각각이 함유하는 불순물은 알루미늄 및 질소 중 적어도 어느 하나를 포함한다.
바람직하게는, 버퍼층은 제1 및 제2 층을 포함한다. 제1 층은 기판 상에 설치되어 있다. 제2 층은, 제1 층 상에 설치되며, 제1 층의 불순물 농도보다 작고 또한 드리프트층의 불순물 농도보다 큰 불순물 농도를 갖는다. 더욱 바람직하게는, 제1 층의 불순물 농도는 3×1016 cm-3보다 크다.
또한, 버퍼층은, 상기 제1 층 및 제2 층에 더하여, 다른 층을 포함하여도 좋다. 또한, 버퍼층은, 단일 층만으로 구성되어도 좋다.
본 발명의 탄화규소 반도체 장치의 제조 방법은, 이하의 공정을 갖는다.
기판이 가열되기 시작한다. 기판이 가열되기 시작한 후에, 불순물을 함유하는 탄화규소로 만들어지며, 1 ㎛보다 크고 7 ㎛보다 작은 두께를 갖는 버퍼층이 기판 상에 퇴적된다. 버퍼층 상에, 버퍼층의 불순물 농도보다 작은 불순물 농도를 갖는 탄화규소로 만들어진 드리프트층이 퇴적된다.
이 제조 방법에 따르면 버퍼층의 두께가 1 ㎛보다 크기 때문에, 두께가 1 ㎛ 이하인 경우에 비하여, 버퍼층을 퇴적하는 동안에, 기판이 가열되기 시작하고 나서 보다 긴 시간이 경과한다. 이에 따라, 드리프트층의 퇴적이 시작되는 시점에서, 기판의 온도가 보다 안정화되고 있다. 따라서, 버퍼층을 퇴적하는 공정에 있어서의 기판의 온도의 정밀도를 높일 수 있기 때문에, 원하는 불순물 농도를 갖는 드리프트층을 얻을 수 있다.
또한, 기판 온도가 안정화될 때까지, 단순히 시간의 경과를 기다리는 것이 아니라, 버퍼층의 퇴적이 행해진다. 따라서, 기판 상의 표면을 성장시키면서, 기판 온도의 안정화를 기다릴 수 있다. 따라서, 온도의 안정화를 단순히 기다리는 경우와 달리, Si 원자의 이탈에 의한 표면의 탄화를 피할 수 있다. 이에 따라, 버퍼층의 표면의 결정성이 높아지기 때문에, 그 위에 퇴적되는 드리프트층의 결정성도 높아진다.
또한, 버퍼층의 두께가 7 ㎛보다 작기 때문에, 버퍼층의 퇴적에 필요한 시간이 과도하게 길어지지 않는다.
바람직하게는, 버퍼층을 퇴적하는 공정 및 드리프트층을 퇴적하는 공정의 양 공정을 통하여 기판의 설정 온도가 일정하게 유지된다. 이에 따라, 드리프트층을 퇴적하는 공정에 있어서의 기판의 온도의 정밀도를 보다 높일 수 있다.
바람직하게는, 버퍼층 및 드리프트층의 각각을 퇴적하는 공정은, 챔버 내에 있어서 기판 상으로 프로세스 가스의 공급을 행하는 화학 기상 성장법에 의해 행해진다. 프로세스 가스는, 탄화규소를 형성하기 위한 원료 가스와, 탄화규소 내에 불순물을 첨가하기 위한 불순물 가스를 포함한다. 불순물 가스는, 트리메틸알루미늄, 질소 및 암모니아 중 적어도 어느 하나를 포함한다. 이에 따라, 버퍼층 및 드리프트층에 도전형 불순물을 첨가할 수 있다.
바람직하게는, 버퍼층을 퇴적하는 공정 및 드리프트층을 퇴적하는 공정의 양 공정을 통하여 챔버 내의 전압이 일정하게 유지된다. 이에 따라, 드리프트층의 성막이 시작될 때의 챔버 내의 전압(全壓)이 안정화된다.
전술한 바와 같이 본 발명에 따르면, 원하는 불순물 농도와, 높은 결정성을 갖는 드리프트층을 포함하는 탄화규소 반도체 장치를 얻을 수 있다.
도 1은 본 발명의 일 실시형태에 있어서의 탄화규소 반도체 장치의 구성을 개략적으로 나타낸 단면도이다.
도 2는 도 1의 탄화규소 반도체 장치의 제조 방법을 개략적으로 나타낸 흐름도이다.
도 3은 도 1의 탄화규소 반도체 장치의 제조 방법의 제1 공정을 개략적으로 나타낸 단면도이다.
도 4는 도 1의 탄화규소 반도체 장치의 제조 방법의 제2 공정을 개략적으로 나타낸 단면도이다.
도 5는 도 1의 탄화규소 반도체 장치의 제조 방법의 제3 공정을 개략적으로 나타낸 단면도이다.
도 6은 도 1의 탄화규소 반도체 장치의 제조 방법의 제4 공정을 개략적으로 나타낸 단면도이다.
도 7은 도 1의 탄화규소 반도체 장치의 제조 방법의 제5 공정을 개략적으로 나타낸 단면도이다.
도 8은 도 1의 탄화규소 반도체 장치의 제조 방법의 제6 공정을 개략적으로 나타낸 단면도이다.
도 9는 도 1의 탄화규소 반도체 장치의 제조 방법의 제7 공정을 개략적으로 나타낸 단면도이다.
도 10은 도 1의 탄화규소 반도체 장치의 제조 방법의 제8 공정을 개략적으로 나타낸 단면도이다.
도 11은 도 1의 탄화규소 반도체 장치의 제조 방법의 제9 공정을 개략적으로 나타낸 단면도이다.
도 12는 도 1의 탄화규소 반도체 장치의 제조 방법의 제10 공정을 개략적으로 나타낸 단면도이다.
도 13은 도 1의 탄화규소 반도체 장치의 불순물 농도 프로파일의 일례를 나타낸 그래프도이다.
도 14는 비교예의 탄화규소 반도체 장치의 불순물 농도 프로파일의 일례를 나타낸 그래프도이다.
도 15는 탄화규소 기판의 가열 시간과 탄화규소 기판의 온도의 관계의 일례를 나타낸 그래프도이다.
도 2는 도 1의 탄화규소 반도체 장치의 제조 방법을 개략적으로 나타낸 흐름도이다.
도 3은 도 1의 탄화규소 반도체 장치의 제조 방법의 제1 공정을 개략적으로 나타낸 단면도이다.
도 4는 도 1의 탄화규소 반도체 장치의 제조 방법의 제2 공정을 개략적으로 나타낸 단면도이다.
도 5는 도 1의 탄화규소 반도체 장치의 제조 방법의 제3 공정을 개략적으로 나타낸 단면도이다.
도 6은 도 1의 탄화규소 반도체 장치의 제조 방법의 제4 공정을 개략적으로 나타낸 단면도이다.
도 7은 도 1의 탄화규소 반도체 장치의 제조 방법의 제5 공정을 개략적으로 나타낸 단면도이다.
도 8은 도 1의 탄화규소 반도체 장치의 제조 방법의 제6 공정을 개략적으로 나타낸 단면도이다.
도 9는 도 1의 탄화규소 반도체 장치의 제조 방법의 제7 공정을 개략적으로 나타낸 단면도이다.
도 10은 도 1의 탄화규소 반도체 장치의 제조 방법의 제8 공정을 개략적으로 나타낸 단면도이다.
도 11은 도 1의 탄화규소 반도체 장치의 제조 방법의 제9 공정을 개략적으로 나타낸 단면도이다.
도 12는 도 1의 탄화규소 반도체 장치의 제조 방법의 제10 공정을 개략적으로 나타낸 단면도이다.
도 13은 도 1의 탄화규소 반도체 장치의 불순물 농도 프로파일의 일례를 나타낸 그래프도이다.
도 14는 비교예의 탄화규소 반도체 장치의 불순물 농도 프로파일의 일례를 나타낸 그래프도이다.
도 15는 탄화규소 기판의 가열 시간과 탄화규소 기판의 온도의 관계의 일례를 나타낸 그래프도이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다.
도 1을 참조하면, 본 실시형태에 있어서의 탄화규소 반도체 장치는 접합형 전계 효과 트랜지스터(Junction Field Effect Transistor: JFET)이다. JFET(3)는, 기판(30)과, 버퍼층(31)과, 드리프트층(32)과, n형층(33)과, p형층(34)을 갖는다.
기판(30)은 n형 기판이고, 바람직하게는 단결정 탄화규소로 만들어져 있다. 바람직하게는, 단결정 탄화규소의 결정 구조는 육방정이다.
버퍼층(31)은, 기판(30) 상에 설치된 p형 반도체층이다. 버퍼층(31)은, 도전형 불순물로서의 알루미늄을 함유하는 탄화규소로 만들어져 있다. 버퍼층(31)은, 1 ㎛보다 크고 7 ㎛보다 작은 두께를 갖는다. 바람직하게는, 버퍼층(31)의 두께는 2 ㎛보다 크다.
또한, 본 실시형태에 있어서는, 버퍼층(31)은, 제1 층(31a) 및 제2 층(31b)을 포함한다. 제1 층(31a)은 기판(30) 상에 설치되어 있다. 제2 층(31b)은, 제1 층(31a) 상에 설치되며, 제1 층(31a)의 불순물 농도보다 작고 또한 드리프트층(32)의 불순물 농도보다 큰 불순물 농도를 갖는다. 바람직하게는, 제1 층(31a)의 불순물 농도는 3×1016 cm-3보다 크다. 또한, 바람직하게는, 버퍼층(31)의 불순물 농도는 드리프트층(32)의 불순물 농도의 2배보다 크고 100배보다 작다. 보다 바람직하게는, 버퍼층(31)의 불순물 농도는 드리프트층(32)의 불순물 농도의 50배보다 작다.
드리프트층(32)은, 버퍼층(31) 상에 설치된 p형 반도체층이다. 드리프트층(32)은, 도전형 불순물로서의 알루미늄을 함유하는 탄화규소로 만들어져 있다. 드리프트층(32)은, 버퍼층(31)의 불순물 농도보다 작은 불순물 농도를 갖는 탄화규소로 만들어져 있다. 드리프트층(32)의 두께는, 예컨대 10 ㎛이다. 드리프트층(32)의 불순물 농도는, 예컨대 7.5×1015 cm-3이다.
n형층(33)은, 예컨대, 두께 0.45 ㎛, n형 불순물 농도 2×1017 cm-3를 갖는 탄화규소층이다. p형층(34)은, 예컨대, 두께 0.25 ㎛, p형 불순물 농도 2×1017 cm-3를 갖는 탄화규소층이다.
p형층(34) 및 n형층(33)에는, n형층(33)보다 고농도의 도전형이 n형인 불순물(n형 불순물)을 함유하는(예컨대 1×1020 cm-3 정도) 제1 n형 영역(35) 및 제2 n형 영역(37)이 형성되고, 제1 n형 영역(35) 및 제2 n형 영역(37) 사이에 끼워지도록, 드리프트층(32) 및 p형층(34)보다 고농도의 도전형이 p형인 불순물(p형 불순물)을 함유하는(예컨대 1×1018 cm-3 정도) 제1 p형 영역(36)이 형성되어 있다. 즉, 제1 n형 영역(35), 제1 p형 영역(36) 및 제2 n형 영역(37)은 각각 p형층(34)을 관통하여 n형층(33)에 도달하도록 형성되어 있다. 또한, 제1 n형 영역(35), 제1 p형 영역(36) 및 제2 n형 영역(37)의 바닥부는 드리프트층(32)의 상부 표면[드리프트층(32)과 n형층(33)의 경계부]으로부터 간격을 두고 배치되어 있다.
또한, 제1 n형 영역(35)에서 보아 제1 p형 영역(36)과는 반대측에는, p형층(34)의 상부 표면(34A)[n형층(33)의 측과는 반대측의 주요면]으로부터 p형층(34)을 관통하여 n형층(33)에 도달하도록, 홈부(71)가 형성되어 있다. 즉, 홈부(71)의 바닥벽(71A)은, 드리프트층(32)과 n형층(33)의 계면으로부터 간격을 두고 n형층(33)의 내부에 위치하고 있다. 또한, 홈부(71)의 바닥벽(71A)으로부터 n형층(33)을 관통하여 드리프트층(32)에 도달하도록, 드리프트층(32) 및 p형층(34)보다 고농도의 p형 불순물을 함유하는(예컨대 1×1018 cm-3 정도) 제2 p형 영역(43)이 형성되어 있다. 이 제2 p형 영역(43)의 바닥부는, 버퍼층(31)의 상부 표면[버퍼층(31)과 드리프트층(32)의 경계부]으로부터 간격을 두고 배치되어 있다.
또한, 제1 n형 영역(35), 제1 p형 영역(36), 제2 n형 영역(37) 및 제2 p형 영역(43)의 상부 표면에 접촉하도록, 오믹 컨택트 전극으로서의 소스 컨택트 전극(39), 게이트 컨택트 전극(41), 드레인 컨택트 전극(42) 및 전위 유지 컨택트 전극(44)이 각각 형성되어 있다.
오믹 컨택트 전극인 소스 컨택트 전극(39), 게이트 컨택트 전극(41), 드레인 컨택트 전극(42) 및 전위 유지 컨택트 전극(44)과 인접하는 다른 오믹 컨택트 전극 사이에는 산화막(38)이 형성되어 있다. 보다 구체적으로는, 절연막으로서의 산화막(38)이, p형층(34)의 상부 표면(34A), 홈부(71)의 바닥벽(71A) 및 측벽(71B)에 있어서, 소스 컨택트 전극(39), 게이트 컨택트 전극(41), 드레인 컨택트 전극(42) 및 전위 유지 컨택트 전극(44)이 형성되어 있는 영역 이외의 영역 전체를 덮도록 형성되어 있다. 이에 따라, 인접한 오믹 컨택트 전극 사이가 절연되어 있다.
또한, 소스 컨택트 전극(39), 게이트 컨택트 전극(41) 및 드레인 컨택트 전극(42)의 상부 표면에 접촉하도록, 소스 배선(45), 게이트 배선(46) 및 드레인 배선(47)이 각각 형성되고, 각 오믹 컨택트 전극과 전기적으로 접속되어 있다. 소스 배선(45)은, 전위 유지 컨택트 전극(44)의 상부 표면에도 접촉하고, 전위 유지 컨택트 전극(44)과도 전기적으로 접속되어 있다. 즉, 소스 배선(45)은, 소스 컨택트 전극(39)의 상부 표면 상에서 전위 유지 컨택트 전극(44)의 상부 표면 상으로까지 연장되도록 형성되어 있고, 이에 따라, 전위 유지 컨택트 전극(44)은, 소스 컨택트 전극(39)과 동전위로 유지되어 있다. 소스 배선(45), 게이트 배선(46) 및 드레인 배선(47)은, 예컨대 Al 등의 도전체로 구성되어 있다. 소스 컨택트 전극(39) 및 소스 배선(45)은 소스 전극(61)을 구성하고, 게이트 컨택트 전극(41) 및 게이트 배선(46)은 게이트 전극(62)을 구성하며, 드레인 컨택트 전극(42) 및 드레인 배선(47)은 드레인 전극(63)을 구성한다. 또한, 소스 전극(61), 게이트 전극(62), 드레인 전극(63) 및 산화막(38)의 상부 표면을 덮도록, 패시베이션막(64)이 형성되어 있다. 이 패시베이션막(64)은, 예컨대 SiO2로 이루어져 있고, 소스 전극(61), 게이트 전극(62) 및 드레인 전극(63)을 외부와 전기적으로 절연하며, JFET(3)를 보호하는 기능을 갖고 있다.
다음에, JFET(3)의 동작에 대해서 설명한다. 게이트 전극(62)의 전압(電壓)이 0 V인 상태에서는, n형층(33)에 있어서, 제1 p형 영역(36)과 제2 n형 영역(37) 사이에 끼워진 영역 및 이 끼워진 영역과 드리프트층(32) 사이에 끼워진 영역(드리프트 영역) 및 제1 p형 영역(36)과 드리프트층(32) 사이에 끼워진 영역(채널 영역)은 공핍화되어 있지 않고, 제1 n형 영역(35)과 제2 n형 영역(37)은 n형층(33)을 통해 전기적으로 접속된 상태로 되어 있다. 그 때문에, 제1 n형 영역(35)으로부터 제2 n형 영역(37)을 향해 전자가 이동함으로써 전류가 흐른다.
한편, 게이트 컨택트 전극(41)에 마이너스 전압을 인가해 나가면, 전술한 채널 영역 및 드리프트 영역의 공핍화가 진행되어, 제1 n형 영역(35)과 제2 n형 영역(37)은 전기적으로 차단된 상태가 된다. 그 때문에, 제1 n형 영역(35)으로부터 제2 n형 영역(37)을 향해 전자가 이동할 수 없어, 전류는 흐르지 않는다.
다음에 JFET(3)의 제조 방법에 대해서 설명한다.
도 2 및 도 3을 참조하여, 우선 단계 S210으로서, 기판(30)이 준비된다.
다음에, 단계 S220(도 2)으로서, 이하에 설명하는 에피택셜 성장 공정이, 챔버(100)(도 4) 내에 있어서 기판(30) 상으로 프로세스 가스의 공급을 행하는 화학 기상 성장법(CVD: Chemical Vapor Deposition)에 의해 행해진다. CVD에 이용되는 프로세스 가스는, 캐리어 가스와, 탄화규소를 형성하기 위한 원료 가스와, 불순물을 첨가하기 위한 불순물 가스를 포함한다. 캐리어 가스는, 예컨대 수소(H2) 가스이다. 원료 가스는, 예컨대 실란(SiH4) 가스 및 프로판(C3H8) 가스이다.
도 4를 참조하면, 기판(30)의 설정 온도가 소정의 값이 된다. 이 설정 온도는, 예컨대 1550℃이다. 이에 따라 기판(30)이 가열되기 시작한다. 기판(30)이 가열되기 시작한 후에, 제1 층(31a)이 퇴적된다. 이 때, 제1 층(31a)을 p형으로 하기 위한 불순물 가스로서 트리메틸알루미늄(TMA) 가스가 이용된다.
도 5를 참조하면, 제1 층(31a)을 형성한 후, TMA 가스의 공급량이 작아짐으로써, 제1 층(31a) 상에 제2 층(31b)의 퇴적이 시작된다. 이에 따라, 제1 층(31a) 및 제2 층(31b)으로 이루어진 버퍼층(31)이 형성된다.
도 6을 참조하면, 버퍼층(31)을 형성한 후, TMA 가스의 공급량이 더욱 작아짐으로써, 버퍼층(31) 상에 드리프트층(32)이 퇴적된다. 다음에 TMA 가스의 공급이 정지된다. 바람직하게는, 버퍼층(31)을 퇴적하는 공정 및 드리프트층(32)을 퇴적하는 공정의 양 공정을 통해 기판(30)의 설정 온도가 일정하게 유지된다. 또한, 바람직하게는, 버퍼층(31)을 퇴적하는 공정 및 드리프트층(32)을 퇴적하는 공정의 양 공정을 통해 챔버(100) 내의 전압(全壓)이 일정하게 유지된다.
도 7을 참조하면, 프로세스 가스에, TMA 가스 대신에 n형 불순물을 형성하기 위한 불순물 가스가 포함된다. 이에 따라 드리프트층(32) 상에 n형층(33)이 퇴적된다. 불순물 가스로서는, 예컨대 질소(N2) 또는 암모니아(NH3)를 이용할 수 있다. 다음에 불순물 가스가, p형 불순물을 형성하기 위한 것으로 전환된다. 이에 따라 n형층(33) 상에 p형층(34)이 퇴적된다.
이상에 의해 단계 S210(도 2)의 에피택셜 성장 공정이 행해진다.
다음에, 도 2를 참조하여, 단계 S230으로서, 홈부 형성 공정이 실시된다. 구체적으로는, 도 8에 도시된 바와 같이, p형층(34)의 상부 표면(34A)으로부터 p형층(34)을 관통하여 n형층(33)에 도달하도록, 홈부(71)가 형성된다. 홈부(71)의 형성은, 예컨대 원하는 홈부(71)의 형성 위치에 개구를 갖는 마스크층을 p형층(34)의 상부 표면(34A) 상에 형성한 후, SF6 가스를 이용한 드라이 에칭에 의해 실시할 수 있다.
다음에, 도 2를 참조하여, 단계 S240으로서, 이온 주입 공정이 실시된다. 구체적으로는, 도 9를 참조하여, 우선, p형층(34)의 상부 표면(34A) 및 홈부(71)의 바닥벽 상에, 예컨대 CVD에 의해 SiO2로 이루어진 산화막이 형성된다. 그리고, 산화막 상에 레지스트가 도포된 후, 노광 및 현상이 행해지고, 원하는 제1 n형 영역(35) 및 제2 n형 영역(37)의 형상에 따른 영역에 개구를 갖는 레지스트막이 형성된다. 그리고, 이 레지스트막을 마스크로서 이용하여 예컨대 RIE(Reactive Ion Etching)에 의해 산화막이 부분적으로 제거됨으로써, p형층(34)의 상부 표면(34A) 상에 개구 패턴을 갖는 산화막으로 이루어진 마스크층이 형성된다. 그 후, 상기 레지스트막을 제거한 후에, 이 마스크층을 마스크로서 이용하여 n형층(33) 및 p형층(34)에 이온 주입이 실시된다. 주입되는 이온종은, 예컨대 P, N 등으로 할 수 있다. 이에 따라, p형층(34)을 관통하여 n형층(33)에 도달하는 제1 n형 영역(35) 및 제2 n형 영역(37)이 형성된다.
또한, 제1 n형 영역(35) 및 제2 n형 영역(37)의 형성에 이용된 마스크층이 제거된 후에, 동일한 절차에 의해, p형층(34)의 상부 표면(34A) 및 홈부(71)의 바닥벽 상에, 원하는 제1 p형 영역(36) 및 제2 p형 영역(43)의 형상에 따른 영역에 개구를 갖는 마스크층이 형성된다. 그리고, 이 마스크층을 마스크로서 이용하여 드리프트층(32), n형층(33) 및 p형층(34)에 이온 주입이 실시된다. 주입되는 이온종은, 예컨대 Al, B 등으로 할 수 있다. 이에 따라, p형층(34)을 관통하여 n형층(33)에 도달하는 제1 p형 영역(36) 및 홈부(71)의 바닥벽(71A)으로부터 n형층(33)을 관통하여 드리프트층(32)에 도달하는 제2 p형 영역(43)이 형성된다.
다음에, 도 2를 참조하여, 단계 S250으로서, 활성화 어닐링 공정이 실시된다. 예컨대, 아르곤 등의 불활성 가스 분위기 내에서, 1700℃, 30분간의 가열이 행해진다. 이에 따라, 단계 S240에서 도입된 P, Al 등의 불순물이 활성화되어, n형 불순물 혹은 p형 불순물로서 기능하는 것이 가능해진다.
다음에, 도 2를 참조하여, 단계 S260으로서, 산화막 형성 공정이 실시된다. 구체적으로는, 도 10을 참조하여, 예컨대 산소 분위기 내에서 1300℃ 정도로 가열하여 90분 정도 유지하는 열산화 처리가 실시됨으로써, p형층(34)의 상부 표면(34A)과, 홈부(71)의 바닥벽(71A) 및 측벽(71B)을 덮는 절연막으로서의 산화막(38)(필드 산화막)이 형성된다. 산화막(38)의 두께는, 예컨대 0.1 ㎛ 정도이다.
다음에, 도 2를 참조하여, 단계 S270으로서, 오믹 전극 형성 공정이 실시된다. 구체적으로는, 도 11을 참조하여, 우선, 산화막(38) 상에 레지스트가 도포된 후, 노광 및 현상이 행해지고, 소스 컨택트 전극(39), 게이트 컨택트 전극(41), 드레인 컨택트 전극(42) 및 전위 유지 컨택트 전극(44)(도 1 참조)을 형성해야 하는 영역에 따른 개구(91A)를 갖는 레지스트막(91)이 형성된다. 그리고, 이 레지스트막(91)을 마스크로서 이용하여 예컨대 RIE에 의해 산화막(38)이 부분적으로 제거된다. 그 후, Ti로 이루어진 Ti막(51), Al로 이루어진 Al막(52) 및 Si로 이루어진 Si막(53)이, 레지스트막(91) 상 및 이 레지스트막(91)으로부터 노출되는 영역에 형성된다. 또한, 레지스트막(91)이 제거됨으로써, 레지스트막(91) 상의 Ti막(51), Al막(52) 및 Si막(53)이 제거(리프트 오프)되고, 제1 n형 영역(35), 제1 p형 영역(36), 제2 n형 영역(37) 및 제2 p형 영역(43) 상에 접촉하도록, Ti막(51), Al막(52) 및 Si막(53)이 잔존한다.
도 12를 참조하여 Ar 등의 불활성 가스 분위기 내에 있어서, 550℃ 이상 1200℃ 이하의 온도, 바람직하게는 900℃ 이상 1100℃ 이하의 온도, 예컨대 1000℃로 가열하여, 10분 이하의 시간, 예컨대 2분간 유지하는 합금화 처리가 실시된다. 이에 따라, Ti막(51), Al막(52) 및 Si막(53)에 포함되는 Ti, Al, Si 및 n형층(33) 또는 p형층(34)에 포함되는 Si, C가 합금화된다. 그 결과, 제1 n형 영역(35), 제1 p형 영역(36), 제2 n형 영역(37) 및 제2 p형 영역(43)의 상부 표면에 접촉하도록, 오믹 컨택트 전극으로서의 소스 컨택트 전극(39), 게이트 컨택트 전극(41), 드레인 컨택트 전극(42) 및 전위 유지 컨택트 전극(44)이 각각 형성된다. 이상의 절차에 의해 단계 S270이 완료된다.
다음에, 도 2를 참조하여, 단계 S280으로서, 배선 형성 공정이 실시된다. 구체적으로는, 도 1을 참조하여, 소스 컨택트 전극(39), 게이트 컨택트 전극(41) 및 드레인 컨택트 전극(42)의 상부 표면에 각각 접촉하는 소스 배선(45), 게이트 배선(46) 및 드레인 배선(47)이 형성된다. 소스 배선(45), 게이트 배선(46) 및 드레인 배선(47)은, 예컨대 소스 배선(45), 게이트 배선(46) 및 드레인 배선(47)을 형성해야 하는 원하는 영역에 개구를 갖는 레지스트층을 형성하고, Al을 증착한 후, 레지스트층과 함께 레지스트층 상의 Al을 제거(리프트 오프)함으로써 형성할 수 있다.
다음에, 도 2를 참조하여, 단계 S290으로서, 패시베이션막 형성 공정이 실시된다. 구체적으로는, 소스 전극(61), 게이트 전극(62), 드레인 전극(63) 및 산화막(38)의 상부 표면을 덮도록, 예컨대 SiO2로 이루어진 패시베이션막(64)이 형성된다. 이 패시베이션막(64)의 형성은, 예컨대 CVD에 의해 실시할 수 있다.
이상에 의해 JFET(3)(도 1)를 얻을 수 있다.
본 실시형태에 따르면 버퍼층(31)의 두께가 1 ㎛보다 크기 때문에, 두께가 1 ㎛ 이하인 경우에 비하여, 버퍼층(31)을 퇴적하는 동안에, 기판(30)이 가열되기 시작하고 나서 보다 긴 시간이 경과한다. 이에 따라, 드리프트층(32)의 퇴적이 시작되는 시점에서, 기판(30)의 온도가 보다 안정화되고 있다. 따라서, 버퍼층(31)을 퇴적하는 공정에 있어서의 기판(30)의 온도의 정밀도를 높일 수 있기 때문에, 원하는 불순물 농도를 갖는 드리프트층(32)을 얻을 수 있다. 버퍼층(31)의 두께가 2 ㎛보다 큰 경우, 이 정밀도를 보다 충분히 높일 수 있다.
또한, 기판(30)의 온도가 안정화될 때까지, 단순히 시간의 경과를 기다리는 것이 아니라, 버퍼층(31)의 퇴적이 행해진다. 따라서, 기판(30) 상의 표면을 성장시키면서, 기판(30)의 온도의 안정화를 기다릴 수 있다. 따라서, 온도의 안정화를 단순히 기다리는 경우와 달리, Si 원자의 이탈에 의한 표면의 탄화를 피할 수 있다. 이에 따라, 버퍼층(31)의 표면의 결정성이 높아지기 때문에, 그 위에 퇴적되는 드리프트층(32)의 결정성도 높아진다.
또한, 버퍼층(31)의 두께가 7 ㎛보다 작기 때문에, 버퍼층(31)의 퇴적에 필요한 시간이 과도하게 길어지지 않는다.
바람직하게는, 버퍼층(31)을 퇴적하는 공정 및 드리프트층(32)을 퇴적하는 공정의 양 공정을 통해 기판(30)의 설정 온도가 일정하게 유지된다. 이에 따라, 드리프트층(32)을 퇴적하는 공정에 있어서의 기판(30)의 온도의 정밀도를 보다 높일 수 있다. 또한, 바람직하게는, 버퍼층(31)을 퇴적하는 공정 및 드리프트층(32)을 퇴적하는 공정의 양 공정을 통해 챔버(100) 내의 전압(全壓)이 일정하게 유지된다. 이에 따라, 드리프트층(32)의 성막이 시작될 때의 챔버(100) 내의 전압이 안정화된다.
실시예
도 13을 참조하여, 본 실시형태의 JFET(도 1)의 실시예로서, 두께 6 ㎛를 갖는 버퍼층(31)을 포함하는 장치가 제조되었다. 두께 6 ㎛의 버퍼층(31)이 퇴적된 경우, 드리프트층(32) 내에서의 도전형 불순물로서의 Al 농도는 거의 일정하고, 특히 버퍼층(31)에 가까운 영역 CB에 있어서도 거의 일정하였다.
도 14를 참조하면, 비교예로서, 두께 0.5 ㎛의 버퍼층(31Z)이 퇴적된 경우, 드리프트층(32) 내에서의 Al 농도는, 깊은 위치일수록 작고, 특히 버퍼층(31Z)에 가까운 영역(CA)에 있어서, 원하는 값(도면 중, 파선의 값)보다 현저히 작았다.
도 15를 참조하여, 기판(30)의 설정 온도를 1550℃로 했을 경우의 기판(30)의 실제 온도를 측정하였다. 그 결과, 도면 중 파선으로 나타낸 바와 같은 이상적인 승온이 아니라, 도면 중 실선으로 나타낸 바와 같은, 오버슈트(OS)를 수반하는 승온이 발생하는 경우가 있었다. 전술한 영역(CA)(도 14)에 있어서의 불순물 농도의 저하는, 이 오버슈트(OS)에 기인하고 있다고 생각된다. 즉, 기판(30)의 온도가 너무 높았기 때문에 불순물 농도가 작아졌다고 생각된다.
이것에 대하여, 본 실시예와 같이 두꺼운 버퍼층(31)(도 13)이 형성되는 경우, 가령 오버슈트(OS)(도 15)가 발생하여도, 버퍼층(31)의 퇴적 시간이 길기 때문에, 버퍼층(31)을 퇴적하는 동안에 오버슈트(OS)가 해소된다. 따라서, 오버슈트(OS)에 기인한 드리프트층(32)의 불순물 농도의 저하를 억제할 수 있다.
또한, 본 실시형태의 구성에 있어서의 p형 및 n형은 서로 교체되어도 좋다. 이 경우, 버퍼층 및 드리프트층의 도전형 불순물로서는, 예컨대 질소를 이용할 수 있다. 질소는, 예컨대, CVD의 불순물 가스로서 질소 또는 암모니아를 이용함으로써, 탄화규소 내에 첨가할 수 있다.
또한, 상기에 있어서는 JFET에 대해서 설명하였지만, 탄화규소 반도체 장치는 다른 종류의 것이어도 좋고, 예컨대, MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등의 MISFET(Metal Insulator Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor, 절연 게이트 바이폴러 트랜지스터) 또는 다이오드여도 좋다.
이번에 개시된 실시형태 및 실시예는 모든 점에서 예시로서, 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 청구범위에 의해 나타내어지며, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
3: JFET, 30: 기판, 31: 버퍼층, 31a, 31b: 제1 층 및 제2 층, 32: 드리프트층, 33: n형층, 34: p형층, 34A: 상부 표면, 35: 제1 n형 영역, 36: 제1 p형 영역, 37: 제2 n형 영역, 38: 산화막, 39: 소스 컨택트 전극, 41: 게이트 컨택트 전극, 42: 드레인 컨택트 전극, 43: 제2 p형 영역, 44: 전위 유지 컨택트 전극, 45: 소스 배선, 46: 게이트 배선, 47: 드레인 배선, 51: Ti막, 52: Al막, 53: Si막, 61: 소스 전극, 62: 게이트 전극, 63: 드레인 전극, 64: 패시베이션막, 71: 홈부, 71A: 바닥벽, 71B: 측벽, 91: 레지스트막, 91A: 개구
Claims (9)
- 기판(30)과,
상기 기판 상에 설치되고, 불순물을 함유하는 탄화규소로 만들어지며, 1 ㎛보다 크고 7 ㎛보다 작은 두께를 갖는 버퍼층(31)과,
상기 버퍼층 상에 설치되고, 상기 버퍼층의 불순물 농도보다 작은 불순물 농도를 갖는 탄화규소로 만들어진 드리프트층(32)
을 구비하는 탄화규소 반도체 장치(3). - 제1항에 있어서, 상기 버퍼층의 불순물 농도는 상기 드리프트층의 불순물 농도의 2배보다 크고 100배보다 작은 것인 탄화규소 반도체 장치.
- 제1항에 있어서, 상기 버퍼층 및 상기 드리프트층의 각각이 함유하는 불순물은 알루미늄 및 질소 중 적어도 어느 하나를 포함하는 것인 탄화규소 반도체 장치.
- 제1항에 있어서, 상기 버퍼층은,
상기 기판 상에 설치된 제1 층(31a)과,
상기 제1 층 상에 설치되며, 상기 제1 층의 불순물 농도보다 작고 상기 드리프트층의 불순물 농도보다 큰 불순물 농도를 갖는 제2 층(31b)을 포함하는 것인 탄화규소 반도체 장치. - 제4항에 있어서, 상기 제1 층의 불순물 농도는 3×1016 cm-3보다 큰 것인 탄화규소 반도체 장치.
- 기판(30)을 가열하기 시작하는 공정과,
상기 기판을 가열하기 시작하는 공정 후에, 불순물을 함유하는 탄화규소로 만들어지며, 1 ㎛보다 크고 7 ㎛보다 작은 두께를 갖는 버퍼층(31)을 상기 기판 상에 퇴적하는 공정과,
상기 버퍼층 상에, 상기 버퍼층의 불순물 농도보다 작은 불순물 농도를 갖는 탄화규소로 만들어진 드리프트층(32)을 퇴적하는 공정
을 포함하는 탄화규소 반도체 장치(3)의 제조 방법. - 제6항에 있어서, 상기 버퍼층을 퇴적하는 공정 및 상기 드리프트층을 퇴적하는 공정의 양 공정을 통해 상기 기판의 설정 온도가 일정하게 유지되는 탄화규소 반도체 장치의 제조 방법.
- 제6항에 있어서, 상기 버퍼층 및 상기 드리프트층의 각각을 퇴적하는 공정은, 챔버(100) 내에서 상기 기판 상으로 프로세스 가스의 공급을 행하는 화학 기상 성장법에 의해 행해지고, 상기 프로세스 가스는, 탄화규소를 형성하기 위한 원료 가스와, 탄화규소 내에 불순물을 첨가하기 위한 불순물 가스를 포함하며, 상기 불순물 가스는, 트리메틸알루미늄, 질소 및 암모니아 중 적어도 어느 하나를 포함하는 것인 탄화규소 반도체 장치의 제조 방법.
- 제8항에 있어서, 상기 버퍼층을 퇴적하는 공정 및 상기 드리프트층을 퇴적하는 공정의 양 공정을 통해 상기 챔버 내의 전압(全壓)이 일정하게 유지되는 것인 탄화규소 반도체 장치의 제조 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2011-023677 | 2011-02-07 | ||
| JP2011023677A JP2012164790A (ja) | 2011-02-07 | 2011-02-07 | 炭化珪素半導体装置およびその製造方法 |
| PCT/JP2011/073992 WO2012108080A1 (ja) | 2011-02-07 | 2011-10-19 | 炭化珪素半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130114560A true KR20130114560A (ko) | 2013-10-17 |
Family
ID=46600054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020127019964A KR20130114560A (ko) | 2011-02-07 | 2011-10-19 | 탄화규소 반도체 장치 및 그 제조 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US20120199848A1 (ko) |
| JP (1) | JP2012164790A (ko) |
| KR (1) | KR20130114560A (ko) |
| CN (1) | CN102782823A (ko) |
| CA (1) | CA2791178A1 (ko) |
| TW (1) | TW201234610A (ko) |
| WO (1) | WO2012108080A1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014154666A (ja) * | 2013-02-07 | 2014-08-25 | Sumitomo Electric Ind Ltd | 炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法 |
| WO2017138247A1 (ja) * | 2016-02-10 | 2017-08-17 | 住友電気工業株式会社 | 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法 |
| CN109996908B (zh) * | 2016-11-28 | 2021-06-11 | 三菱电机株式会社 | 碳化硅半导体晶片、碳化硅半导体芯片及碳化硅半导体装置的制造方法 |
| US20190273169A1 (en) * | 2018-03-01 | 2019-09-05 | Semiconductor Components Industries, Llc | Electronic device including a junction field-effect transistor having a gate within a well region and a process of forming the same |
| EP3696863B1 (en) * | 2019-02-15 | 2021-10-13 | Infineon Technologies Austria AG | Lateral transistor device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08148699A (ja) * | 1994-11-21 | 1996-06-07 | Shindengen Electric Mfg Co Ltd | 整流ダイオ−ド |
| US6686616B1 (en) * | 2000-05-10 | 2004-02-03 | Cree, Inc. | Silicon carbide metal-semiconductor field effect transistors |
| JP4581270B2 (ja) * | 2001-03-05 | 2010-11-17 | 住友電気工業株式会社 | ＳｉＣ半導体のイオン注入層及びその製造方法 |
| US6849874B2 (en) | 2001-10-26 | 2005-02-01 | Cree, Inc. | Minimizing degradation of SiC bipolar semiconductor devices |
| CA2513516A1 (en) * | 2003-06-13 | 2004-12-23 | Kazuhiro Fujikawa | Field effect transistor |
| JP4751308B2 (ja) * | 2006-12-18 | 2011-08-17 | 住友電気工業株式会社 | 横型接合型電界効果トランジスタ |
| JP5018349B2 (ja) * | 2007-08-30 | 2012-09-05 | 住友電気工業株式会社 | 半導体装置 |
| JP2009130266A (ja) * | 2007-11-27 | 2009-06-11 | Toshiba Corp | 半導体基板および半導体装置、半導体装置の製造方法 |
| CN102422402A (zh) * | 2009-05-11 | 2012-04-18 | 住友电气工业株式会社 | 半导体器件 |
-
2011
- 2011-02-07 JP JP2011023677A patent/JP2012164790A/ja not_active Withdrawn
- 2011-10-19 CN CN201180011867.1A patent/CN102782823A/zh active Pending
- 2011-10-19 WO PCT/JP2011/073992 patent/WO2012108080A1/ja active Application Filing
- 2011-10-19 CA CA2791178A patent/CA2791178A1/en not_active Abandoned
- 2011-10-19 KR KR1020127019964A patent/KR20130114560A/ko not_active Application Discontinuation
- 2011-10-26 TW TW100138951A patent/TW201234610A/zh unknown
-
2012
- 2012-02-06 US US13/366,694 patent/US20120199848A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| CA2791178A1 (en) | 2012-08-16 |
| TW201234610A (en) | 2012-08-16 |
| WO2012108080A1 (ja) | 2012-08-16 |
| JP2012164790A (ja) | 2012-08-30 |
| US20120199848A1 (en) | 2012-08-09 |
| CN102782823A (zh) | 2012-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |