WO2012091126A1 - 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ - Google Patents

薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ Download PDF

Info

Publication number
WO2012091126A1
WO2012091126A1 PCT/JP2011/080483 JP2011080483W WO2012091126A1 WO 2012091126 A1 WO2012091126 A1 WO 2012091126A1 JP 2011080483 W JP2011080483 W JP 2011080483W WO 2012091126 A1 WO2012091126 A1 WO 2012091126A1
Authority
WO
WIPO (PCT)
Prior art keywords
oxide
semiconductor layer
atomic
film transistor
group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2011/080483
Other languages
English (en)
French (fr)
Inventor
森田　晋也
綾 三木
聡 安野
釘宮　敏洋
智弥 岸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kobe Steel Ltd
Original Assignee
Kobe Steel Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kobe Steel Ltd filed Critical Kobe Steel Ltd
Priority to US13/994,467 priority Critical patent/US20130270109A1/en
Priority to CN2011800618352A priority patent/CN103270602A/zh
Priority to KR1020137019491A priority patent/KR20130097809A/ko
Publication of WO2012091126A1 publication Critical patent/WO2012091126A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C23C14/086—Oxides of zinc, germanium, cadmium, indium, tin, thallium or bismuth
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3407—Cathode assembly for sputtering apparatus, e.g. Target
    • C23C14/3414—Metallurgical or chemical aspects of target preparation, e.g. casting, powder metallurgy
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/80—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors
    • H10D86/85—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors characterised by only passive components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/22—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using physical deposition, e.g. vacuum deposition or sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3424—Deposited materials, e.g. layers characterised by the chemical composition being Group IIB-VIA materials
    • H10P14/3426—Oxides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3434—Deposited materials, e.g. layers characterised by the chemical composition being oxide semiconductor materials

Definitions

  • the present invention relates to an oxide for a semiconductor layer of a thin film transistor used in a display device such as a liquid crystal display or an organic EL display, a sputtering target for forming the oxide, and a thin film transistor including the oxide.
  • Amorphous (amorphous) oxide semiconductors have higher carrier mobility (also referred to as field-effect mobility, hereinafter sometimes referred to simply as “mobility”) compared to general-purpose amorphous silicon (a-Si).
  • mobility also referred to as field-effect mobility, hereinafter sometimes referred to simply as “mobility”
  • a-Si general-purpose amorphous silicon
  • an amorphous oxide semiconductor made of indium, gallium, zinc, and oxygen (In-Ga-Zn-O, hereinafter sometimes referred to as "IGZO") has extremely high carrier mobility. Therefore, it is preferably used.
  • Patent Document 1 includes an element such as In, Zn, Sn, and Ga, and Mo, and the atomic composition ratio of Mo with respect to the total number of metal atoms in the amorphous oxide is 0.1 to 5 atomic%.
  • An amorphous oxide is disclosed, and an example discloses a TFT using an active layer in which Mo is added to IGZO.
  • the on-current the maximum drain current when a positive voltage is applied to the gate electrode and the drain electrode
  • the off-current a negative voltage is applied to the gate electrode and a positive voltage is applied to the drain voltage
  • a TFT using an oxide semiconductor layer such as IGZO is required to have excellent resistance (stress resistance) to stress such as voltage application and light irradiation.
  • stress resistance stress resistance
  • the threshold voltage changes (shifts) significantly.
  • the switching characteristics of the threshold voltage causes a decrease in the reliability of the display device itself such as a liquid crystal display or an organic EL display equipped with a TFT, and therefore it is desired to improve stress tolerance (less change before and after stress application). ing.
  • the light emitting element is a current driving method, it is required to be resistant to a positive bias stress in which a positive voltage is applied to the gate electrode for a long time.
  • a positive bias is applied to the gate electrode for a long time, electrons are accumulated at the interface between the gate insulating film and the semiconductor layer in the TFT, and a threshold voltage shift that causes the above-described decrease in reliability occurs.
  • Patent Document 2 As a method for suppressing such a threshold voltage shift due to a positive bias stress, in Patent Document 2, an oxide-containing interface stabilization layer having the same properties as an insulator layer is formed by using an oxide semiconductor and a gate that are likely to cause defects. A technique is disclosed in which an insulating layer is stacked at an interface with an insulating film. According to this method, although the stress resistance of the positive bias is improved, the insulator layer has to be formed with two kinds of materials, and it is necessary to add a sputtering target and a film formation chamber. And this leads to a decrease in productivity.
  • Ga among the metals (In, Ga, Zn) constituting IGZO is excellent in the action of increasing the band gap and has a strong bond with oxygen, but has an action of lowering the mobility. Therefore, an In—Zn—O oxide semiconductor (IZO) that does not contain Ga has higher mobility than IGZO, but has a problem in that it tends to cause oxygen deficiency and unstable TFT characteristics. .
  • IZO In—Zn—O oxide semiconductor
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a thin film transistor including an In—Zn—O oxide semiconductor that does not contain Ga with good switching characteristics and stress resistance, and in particular positive bias.
  • the amount of change in threshold voltage before and after stress application is small and excellent in stability.
  • it is used for film formation of an oxide for a thin film transistor semiconductor layer suitable for application to an organic EL display device and the oxide for a semiconductor layer.
  • a sputtering target, a thin film transistor using the oxide for a semiconductor layer, and a display device are provided.
  • the oxide for a semiconductor layer of a thin film transistor according to the present invention that has solved the above problems is at least one selected from the group consisting of In, Zn, Al, Si, Ta, Ti, La, Mg, and Nb. And the element (X group element).
  • the contents (atomic%) of In, Zn, and X group elements contained in the oxide for a semiconductor layer are [In], [Zn], and [X], respectively, 100 ⁇
  • the X amount represented by [X] / ([In] + [Zn] + [X]) is 0.1 to 5 atomic%.
  • the contents (atomic%) of In, Zn, and X group elements contained in the oxide for a semiconductor layer are [In], [Zn], and [X], respectively, 100 ⁇
  • the amount of In represented by [In] / ([In] + [Zn] + [X]) is 15 atomic% or more.
  • the group X element is Al, Ti, or Mg.
  • the oxide for a semiconductor layer is formed by a sputtering method.
  • the present invention also includes a thin film transistor including any of the semiconductor layer oxides described above as a semiconductor layer of the thin film transistor.
  • the semiconductor layer has a density of 6.0 g / cm 3 or more.
  • the present invention includes a display device including the above-described thin film transistor.
  • the present invention includes an organic EL display device including the above-described thin film transistor.
  • the sputtering target of the present invention that has solved the above-mentioned problems is a sputtering target for forming the semiconductor layer oxide according to any one of the above, and includes In, Zn, Al, Si, and Ta. And at least one element (X group element) selected from the group consisting of Ti, La, Mg, and Nb.
  • the group X element is Al, Ti, or Mg.
  • the oxide for a semiconductor layer of the present invention is excellent in switching characteristics and stress resistance of a thin film transistor, and particularly has a small threshold voltage change after application of a positive bias, and thus provides a thin film transistor excellent in TFT characteristics and positive bias stress resistance. I was able to. As a result, when the thin film transistor is used, a highly reliable display device can be obtained.
  • the oxide for a semiconductor layer of the present invention is particularly suitably used for an EL display device that requires positive bias stress resistance, current stress resistance, and the like.
  • FIG. 1 is a schematic cross-sectional view for explaining a thin film transistor including a semiconductor layer.
  • FIG. 2 is a schematic cross-sectional view for explaining a configuration including an etch stopper layer in the thin film transistor of FIG.
  • FIG. 3 is a diagram showing TFT characteristics when IGZO (conventional example) is used for the oxide semiconductor layer.
  • FIG. 4 is a graph showing TFT characteristics when In—Zn—Sn—O (comparative example) is used for the oxide semiconductor layer.
  • FIG. 5A is a diagram showing TFT characteristics when In—Zn—Hf—O (comparative example) is used for the oxide semiconductor layer.
  • FIG. 6 is a graph showing the influence of the amount of X on the field effect mobility in In—Zn—X—O.
  • FIG. 7 is a graph showing the influence of the amount of In on the field effect mobility in In—Zn—X—O.
  • FIG. 9A is a graph showing the effect of the type of group X element on the time variation of the threshold voltage under positive bias stress in In—Zn—X—O.
  • FIG. 9B is a partially enlarged view of FIG. 9A.
  • the inventors of the present invention have studied TFT characteristics and stress resistance (especially positive resistance) when an In—Zn—O oxide (IZO) containing In and Zn and not containing Ga is used for an active layer (semiconductor layer) of a TFT.
  • IZO In—Zn—O oxide
  • Various studies have been made in order to improve the stress tolerance after bias application.
  • X group element selected from the group consisting of Al, Si, Ta, Ti, La, Mg, and Nb
  • a TFT including an oxide semiconductor containing an element belonging to the X group (X group element) in IZO has higher mobility than IGZO and is applied with a positive bias. Excellent resistance to stress afterwards.
  • a TFT including an oxide semiconductor containing an element other than the X group element for example, Hf, Sn
  • Hf, Sn the X group element
  • the oxide for a semiconductor layer of the thin film transistor (TFT) according to the present invention is at least one X selected from the group X consisting of In, Zn, Al, Si, Ta, Ti, La, Mg, and Nb. And group elements.
  • the oxide of the present invention may be represented by In—Zn—X—O.
  • all the metals (In, Zn, and X group elements) constituting the oxide (In—Zn—X—O) of the present invention are included in the In, Zn, and X groups included in the oxide.
  • X represented by 100 ⁇ [X] / ([In] + [Zn] + [X]) where the element contents (atomic%) are [In], [Zn], and [X], respectively.
  • the amount (atomic%) may be simply abbreviated as X amount.
  • [X] is a single amount when it contains one kind of X group element, and is a total amount when it contains two or more kinds of X group elements.
  • the In amount (atomic%) represented by 100 ⁇ [In] / ([In] + [Zn] + [X]) may be simply abbreviated as In amount.
  • the characteristic part of the present invention is that the above-mentioned group X element is contained in a predetermined amount in In—Zn—O.
  • the X group element has an effect of improving stability against positive bias stress (positive bias stress resistance), and elements other than the X group element defined in the present invention (Sn and Compared with the case where Hf) is added, the threshold voltage change ⁇ Vth after applying the positive bias can be significantly reduced (see FIGS. 8 and 9).
  • the present invention since the content of the group X element is appropriately controlled, high mobility can be ensured (see FIG. 6).
  • the drain current value is not greatly reduced by the addition of the X group element, and the TFT characteristics are good (see FIG. 5).
  • the X group element may be added alone or in combination of two or more.
  • a preferred X group element type is Al, Ti, or Mg, more preferably Al or Ti, and still more preferably Ti.
  • the X group element has an effect of suppressing the generation of oxygen vacancies that cause surplus electrons in the oxide semiconductor. It is considered that oxygen vacancies are reduced by the addition of the group X element, and the stress resistance against stresses such as voltage and light is improved because the oxide has a stable structure.
  • the amount of X calculated as described above varies depending on the amount of In, but is preferably about 0.1 to 5 atomic%.
  • This amount of X is determined in consideration of the carrier density, the stability of the semiconductor, and the like, and is slightly different depending on the type of the X group element. Strictly speaking, for example, as shown in FIG. 6 to be described later, depending on the type of the X group element, the content that can exhibit the same effect (field effect mobility in FIG. 6) is also different. It is preferable to appropriately control appropriately depending on the type. However, the tendency of the effect due to the addition of the X group element is the same.
  • a more preferable X amount varies depending on the type of the X group, but is generally 0.5 to 3 atomic%.
  • the amount of In calculated as described above is preferably 15 atomic% or more.
  • In has an effect of improving mobility, and the oxide (In—Zn—X—O) of the present invention also shows a tendency that the mobility increases as the In amount increases.
  • the In amount is preferably 15 atomic% or more, and more preferably 20 atomic% or more.
  • the amount of In becomes too large, the stability of the TFT is lowered, so that it is preferably 70 atomic% or less. More preferably, it is 50 atomic% or less.
  • the ratio between the metals is not particularly limited as long as the oxide containing these metals has an amorphous phase and exhibits semiconductor characteristics.
  • In—Zn—O itself is also known as a transparent conductive film, and the ratio of each metal capable of forming an amorphous phase (specifically, each molar ratio of InO and ZnO) is described, for example, in Non-Patent Document 1 described above. Has been.
  • the oxide is preferably formed by a sputtering method using a sputtering target (hereinafter also referred to as “target”).
  • a sputtering target hereinafter also referred to as “target”.
  • an oxide can be formed by a chemical film formation method such as a coating method, a thin film excellent in in-plane uniformity of components and film thickness can be easily formed by a sputtering method.
  • a sputtering target containing the above-mentioned elements and having the same composition as the desired oxide thereby forming a thin film having a desired component composition without fear of composition deviation.
  • an oxide target containing In, Zn, and at least one X group element selected from the X group consisting of Al, Si, Ta, Ti, La, Mg, and Nb is used as a target.
  • Such sputtering targets are also included within the scope of the present invention.
  • the contents (atomic%) of In, Zn, and X group elements contained in the sputtering target are [In], [Zn], and [X], respectively, 100 ⁇ [X] / ([In ] + [Zn] + [X]) is preferably 0.1 to 5 atomic%.
  • the amount of In represented by + [Zn] + [X]) is preferably 15 atomic% or more.
  • the group X element is preferably Al, Ti, or Mg, more preferably Al or Ti, and further preferably Ti.
  • a film may be formed by using a co-sputtering method (Co-Sputter method) in which two targets having different compositions are discharged at the same time, whereby oxide semiconductor films having different X element contents in the same substrate surface.
  • Co-Sputter method a co-sputtering method
  • a target containing indium oxide and zinc oxide and a target containing an X group element can be prepared, and an In—Zn—X—O oxide film can be formed by co-sputtering.
  • a pure metal target containing only the X group element, an alloy target containing the X group element, an oxide target containing the X group element, or the like can be used.
  • the target can be manufactured by, for example, a powder sintering method.
  • Sputtering using the target is preferably performed by setting the substrate temperature to room temperature and appropriately controlling the amount of oxygen added.
  • a preferable density of the oxide semiconductor layer is 6.0 g / cm 3 or more (described later).
  • the gas pressure, input power, and substrate temperature during sputtering film formation it is preferable to appropriately control the gas pressure, input power, and substrate temperature during sputtering film formation.
  • the oxide density is also affected by the heat treatment conditions after film formation, it is preferable to appropriately control the heat treatment conditions after film formation.
  • Such heat treatment can be controlled, for example, in the thermal history in the TFT manufacturing process. For example, a pre-annealing process (a heat treatment performed immediately after patterning after wet etching of the oxide semiconductor layer) described later is performed. As a result, the film density is improved.
  • the gas pressure at the time of film formation is lowered, it is considered that a dense (high density) film can be formed by scattering of sputtered atoms, so the lower the gas pressure at the time of film formation, the better, generally 1-5 mTorr. It is recommended to control within the range. Also, the lower the input power, the better, and it is recommended to set it to approximately 2.0 W / cm 2 or more. It is recommended that the substrate temperature during film formation be controlled within the range of room temperature to 200 ° C. As the heat treatment conditions after film formation, for example, it is recommended that the heat treatment be performed at 250 to 400 ° C. for 10 minutes to 3 hours in an air atmosphere.
  • the preferred film thickness of the oxide formed as described above is 30 nm to 200 nm, and more preferably 30 nm to 80 nm.
  • the present invention includes a TFT including the oxide as a semiconductor layer of the TFT.
  • the TFT is not particularly limited as long as it has at least a gate electrode, a gate insulating film, the above-described oxide semiconductor layer, a source electrode, and a drain electrode on a substrate.
  • the density of the oxide semiconductor layer is preferably 6.0 g / cm 3 or more.
  • the density of the oxide semiconductor layer is preferably as high as possible, more preferably 6.2 g / cm 3 or more, and still more preferably 6.4 g / cm 3 or more. Note that the density of the oxide semiconductor layer is measured by a method described in Examples described later.
  • FIG. 1 illustrates a bottom-gate TFT, but the present invention is not limited thereto, and a top-gate TFT including a gate insulating film and a gate electrode in this order on an oxide semiconductor layer may be used.
  • a gate electrode 2 and a gate insulating film 3 are formed on a substrate 1, and an oxide semiconductor layer 4 is formed thereon.
  • a source / drain electrode 5 is formed on the oxide semiconductor layer 4, a protective film (insulating film) 6 is formed thereon, and the transparent conductive film 8 is electrically connected to the source / drain electrode 5 through the contact hole 7. It is connected to the.
  • the method for forming the gate electrode 2 and the gate insulating film 3 on the substrate 1 is not particularly limited, and a commonly used method can be employed. Further, the types of the gate electrode 2 and the gate insulating film 3 are not particularly limited, and those commonly used can be used.
  • the gate electrode 2 Al or Cu metal having a low electrical resistivity, refractory metal such as Mo, Cr, or Ti having high heat resistance, or an alloy thereof can be preferably used.
  • the gate insulating film typically include a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. In addition, oxides such as Al 2 O 3 and Y 2 O 3 and those obtained by stacking these can also be used.
  • the oxide semiconductor layer 4 is formed.
  • the oxide semiconductor layer 4 is preferably formed by a DC sputtering method or an RF sputtering method using a sputtering target having the same composition as the thin film.
  • the film may be formed by co-sputtering.
  • the oxide semiconductor layer 4 is subjected to wet etching and then patterned. Immediately after the patterning, it is preferable to perform heat treatment (pre-annealing) for improving the film quality of the oxide semiconductor layer 4 so that the on-state current and field-effect mobility of the transistor characteristics are increased and the transistor performance is improved.
  • pre-annealing conditions are, for example, temperature: about 250 to 350 ° C., time: about 15 to 120 minutes.
  • the source / drain electrodes 5 are formed.
  • the type of the source / drain electrode is not particularly limited, and those commonly used can be used.
  • a metal or alloy such as Al, Mo, or Cu may be used as in the gate electrode, or pure Ti may be used as in the examples described later.
  • a metal thin film can be formed by magnetron sputtering, and then patterned by photolithography, and wet etching can be performed to form an electrode.
  • the oxide semiconductor layer 4 is etched and damaged during wet etching, and defects are generated on the surface of the oxide semiconductor layer 4, so that transistor characteristics may be deteriorated.
  • a method of forming an etch stopper layer 9 such as SiO 2 on the oxide semiconductor layer 4 to protect the oxide semiconductor layer 4 is generally employed. Yes.
  • the etch stopper layer 9 is formed and patterned before forming the source / drain electrodes 5 to protect the channel surface.
  • Another method for forming the source / drain electrode 5 is, for example, a method in which a metal thin film is formed by a magnetron sputtering method and then formed by a lift-off method. According to this method, it is also possible to process the electrode without performing wet etching. In the examples described later, this method is employed. After forming a metal thin film, patterning was performed using a lift-off method.
  • a protective film (insulating film) 6 is formed over the oxide semiconductor layer 4 by a CVD (Chemical Vapor Deposition) method.
  • the surface of the oxide semiconductor film easily becomes conductive due to plasma damage caused by CVD (probably because oxygen vacancies generated on the surface of the oxide semiconductor serve as electron donors), thus avoiding the above problem. Therefore, in the embodiment described below, it was N 2 O plasma irradiation before the formation of the protective film.
  • the conditions described in the following document were adopted as the irradiation conditions of N 2 O plasma. J. et al. Park et al., Appl. Phys. Lett. , 1993, 053505 (2008).
  • the transparent conductive film 8 is electrically connected to the drain electrode 5 through the contact hole 7.
  • the types of the transparent conductive film and the drain electrode are not particularly limited, and commonly used ones can be used.
  • As the drain electrode for example, those exemplified for the source / drain electrodes described above can be used.
  • Example 1 Based on the method described above, the thin film transistor (TFT) shown in FIG. 1 was fabricated and evaluated for each characteristic.
  • a glass substrate (Corning EAGLE 2000, diameter 100 mm ⁇ thickness 0.7 mm) on the Mo film as the gate electrode 100 nm, and the gate insulating film were sequentially formed SiO 2 a (200 nm).
  • the gate electrode was formed by DC sputtering using a pure Mo sputtering target.
  • the sputtering conditions were a film formation power density of 3.8 W / cm 2 at room temperature, a gas pressure of 2 mTorr, and an Ar gas flow rate of 20 sccm.
  • the gate insulating film was formed by plasma CVD using a carrier gas: a mixed gas of SiH 4 and N 2 O, a deposition power of 1.27 W / cm 3 , and a deposition temperature of 320 ° C.
  • the gas pressure during film formation was 133 Pa.
  • oxide thin films having various compositions described in Table 1 to be described later were formed by a sputtering method using a sputtering target (described later).
  • a sputtering target As an oxide thin film, in addition to In—Zn—X—O (invention example) containing an X group element in In—Zn—O, for comparison, IGZO containing Ga as an element other than the X group element (for example) Conventional examples), In—Zn—Sn—O containing Sn (conventional example), and In—Zn—Hf—O containing Hf (comparative example) were also formed.
  • a sputtering target having an In: Ga: Zn ratio (atomic% ratio) of 1: 1: 1 was used, and a film was formed using a DC sputtering method.
  • a sputtering target having an In: Ga: Zn ratio (atomic% ratio) of 1: 1: 1 was used, and a film was formed using a DC sputtering method.
  • In—Zn—X—O Al, Si, Ta, Ti, La, Mg, Nb
  • In—Zn—Hf—O, and In—Zn—Sn—O was formed using a Co-Sputter method in which three sputtering targets having different compositions were discharged simultaneously.
  • three types of sputtering targets were used: indium oxide (In 2 O 3 ), zinc oxide (ZnO), and an oxide target of an X group element.
  • Each content of the metal element in the oxide thin film thus obtained was analyzed by an XPS (X-ray Photoelectron Spectroscopy) method.
  • Pre-annealing was performed to improve the film quality. Pre-annealing was performed at 350 ° C. for 1 hour in an air atmosphere.
  • pure Ti was used to form source / drain electrodes by a lift-off method. Specifically, after patterning using a photoresist, a Ti thin film was formed by DC sputtering (film thickness was 100 nm). The conditions for forming the Ti thin film for the source / drain electrodes are the same as those for the gate electrode described above. Subsequently, unnecessary photoresist was removed by applying an ultrasonic cleaner in an acetone solution, and lift-off was performed. The channel length of the TFT was 10 ⁇ m and the channel width was 200 ⁇ m.
  • a protective film for protecting the oxide semiconductor layer was formed.
  • a laminated film (total film thickness 150 nm) of SiO 2 (film thickness 200 nm) and SiN (film thickness 150 nm) was used.
  • the above-mentioned SiO 2 and SiN were formed using “PD-220NL” manufactured by Samco and using the plasma CVD method.
  • SiO 2 and SiN films were sequentially formed.
  • a mixed gas of N 2 O and SiH 4 was used for forming the SiO 2 film, and a mixed gas of SiH 4 , N 2 , and NH 3 was used for forming the SiN film.
  • the film formation power was 100 W and the film formation temperature was 150 ° C.
  • ITO film film thickness: 80 nm
  • a carrier gas a mixed gas of argon and oxygen gas
  • film formation power 200 W
  • gas pressure 5 mTorr
  • transistor characteristics drain current-gate voltage characteristics, Id-Vg characteristics
  • threshold voltage threshold voltage
  • S value S value
  • Field effect mobility (5) Stress tolerance after applying positive bias stress were examined.
  • transistor characteristics were measured by using a semiconductor parameter analyzer “4156C” manufactured by Agilent Technology. Detailed measurement conditions are as follows. Source voltage: 0V Drain voltage: 10V Gate voltage: -30 to 30V (measurement interval: 0.25V) Substrate temperature: room temperature
  • Threshold voltage The threshold voltage is roughly a value of a gate voltage when the transistor shifts from an off state (a state where the drain current is low) to an on state (a state where the drain current is high).
  • the threshold voltage is defined as a voltage when the drain current is in the vicinity of 1 nA between the on-current and the off-current.
  • S value is the minimum value of the gate voltage required to increase the drain current when rising from the off state to the on state in the Id-Vg characteristic, and the lower the S value, the more the drain current The increase becomes steep, indicating that the device characteristics are good.
  • the field effect mobility ⁇ FE was derived from the TFT characteristics in a saturation region where V d > V g ⁇ V th .
  • V g and V th are the gate voltage and threshold voltage
  • I d is the drain current
  • L and W are the channel length and channel width of the TFT element
  • C i is the capacitance of the gate insulating film
  • ⁇ FE was defined as field effect mobility.
  • the field effect mobility ⁇ FE is derived from the following equation. In this example, the field effect mobility ⁇ FE was derived from the drain current-gate voltage characteristics (I d -V g characteristics) in the vicinity of the gate voltage satisfying the saturation region.
  • FIG. 3 shows the Id-Vg characteristics of a TFT using a conventional IGZO (In—Ga—Zn—O) as a semiconductor layer, and the composition of IGZO is In atomic ratio (molar ratio).
  • Ga: Zn 1: 1: 1.
  • FIG. 4 shows Id—Vg characteristics in a TFT using In—Zn—Sn—O as a semiconductor layer.
  • Zn: Sn is an atomic ratio (molar ratio)
  • In: Zn: Sn 30: 60:10 (Note that the molar ratio of In: Zn is 1: 2).
  • FIG. 5A (a) to (d) show In—Ga—X—O with Si, Al, Ta, and Ti added as an X group element
  • FIG. 5A (e) shows Hf as an element other than the X group element.
  • Each of the added In—Ga—Hf—O shows the Id—Vg characteristics of the TFTs used in the semiconductor layer, and in each case, the In amount is 30 atomic%, and in (a), the Si amount is 3.1. Atomic%, (b) Al content is 1.6 atomic%, (c) Ta content is 1.4 atomic%, (d) Ti content is 2.4 atomic%, (e) Hf content is 3 0.0 atomic percent.
  • the molar ratio of In: Zn is about 30:60 to 70 for all.
  • 5B (a) to 5 (c) show Id-Vg characteristics in a TFT using a semiconductor layer of In—Ga—X—O containing La, Mg, and Nb as X group elements.
  • the In content is 30 atomic%
  • the La content is 2 atomic% in (a)
  • the Mg content is 2 atomic% in (b)
  • the Nb content is 1 atomic% in (c).
  • the molar ratio of In: Zn is about 30:60 to 70 for all.
  • Table 1 summarizes the characteristic results of TFTs using the above oxides as semiconductor layers.
  • the I d -V g characteristic of the conventional IGZO (No. 1 in Table 1) will be described with reference to FIG.
  • V g near 0V increases from the negative side to the positive side.
  • all examples had very high mobility exceeding the value of conventional IGZO (7.6 cm 2 / Vs).
  • ⁇ Hf
  • ⁇ Mg
  • ⁇ La
  • FIG. 7 shows a relationship between the amount of In and the threshold voltage V th with ⁇ .
  • the threshold voltage V th hardly varies with the addition of the In amount, but the field effect mobility ⁇ FE has a high In amount dependency, and the electric field increases as the In amount increases. It can be seen that the effect mobility is improved. Specifically, the field effect mobility tended to increase rapidly from the vicinity of 10 atomic% of the In amount, and the mobility increased gradually when the In amount was about 20 atomic%.
  • FIG. 7 shows the results when Al is added as an X group element.
  • Al is added as an X group element.
  • the graph shows changes over time in TFT characteristics when a positive bias is applied for 0 to 3 hours (10800 seconds) at a substrate temperature of 60 ° C.
  • these figures show the results when the substrate temperature is 25 ° C. (room temperature) (shown as “as depo” in FIG. 8), which has a corresponding X group element. The results are the same as those shown in FIGS.
  • FIG. 8A reference is first made to a graph of Hf and Sn not defined by the present invention.
  • the threshold voltage V th is shifted in the positive direction due to the increase of the substrate temperature. It can be seen that the threshold voltage shifts further to the positive side as the stress application time becomes longer (see ⁇ in the figure, the stress application time becomes longer from 0 sec to 10800 sec in the direction of the arrow). This is presumably because an acceptor-like defect occurred at the interface between the gate insulating film and the semiconductor layer as a result of continuing to apply a positive bias to the TFT, and electrons were trapped at the interface.
  • the threshold voltage V due to heating at a substrate temperature of 25 ° C. ⁇ 60 ° C. It can be seen that there is no significant change in th , and that even when positive bias stress is continuously applied, the change in V th is smaller than when Sn or Hf is used.
  • FIGS. 9A and 9B are shown in FIGS. 9A and 9B.
  • FIG. 9B is a partially enlarged view of FIG. 9A.
  • the threshold voltage change amount [Delta] V th of the stress application time is obtained by calculating as the difference between the threshold voltage at the stress time, the threshold voltage before stress application.
  • the result of IGZO (conventional example) is also shown for reference.
  • the threshold voltage V th is shifted in the positive direction when a positive bias is applied, regardless of the type of the X group element. This is presumably because the number of electrons trapped at the interface between the semiconductor layer and the gate insulating film increases by applying a positive bias.
  • IGZO in the conventional example is 11.7 V
  • ⁇ V th is further increased. It became high and was 16.8V.
  • ⁇ V th of the example ( ⁇ ) containing Hf not specified in the present invention was also high, 16.3V. That is, these examples were found to be extremely inferior to positive bias stress tolerance.
  • the element added with the X group element defined in the present invention shows good characteristics with the S value and mobility after applying a positive bias stress almost unchanged from those before applying stress. Yes.
  • Example 2 In this example, the relationship between the density of the oxide semiconductor film and the TFT characteristics was examined for oxides having the compositions shown in Table 2. Specifically, the density of the oxide film (film thickness: 100 nm) was measured by the following method, and a TFT was produced in the same manner as in Example 1 described above, and the electrolytic effect mobility was measured.
  • Table 2 No. 1 in Table 2
  • the composition of the oxides 1 and 2 (In—Zn—Sn—O) is shown in No. 1 of Table 1 above. No. 2 in Table 2;
  • the composition of the oxides 3 and 4 In—Zn—Al—O) is shown in No. 1 in Table 1 above. No.
  • the density of the oxide was measured using XRR (X-ray reflectivity method). Detailed measurement conditions are as follows.
  • Table 2 shows the results of Al and Ti as the X group element, but the relationship between the density of the oxide film and the field effect mobility described above is similarly seen when other X group elements are used. It was. From the above results, it can be seen that when the density of the oxide semiconductor layer is 6.0 g / cm 3 or more, a TFT having sufficiently high practical mobility can be obtained.

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Inorganic Compounds Of Heavy Metals (AREA)
  • Electroluminescent Light Sources (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

　本発明の薄膜トランジスタの半導体層用酸化物は、Ｉｎと；Ｚｎと；Ａｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、およびＮｂよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、を含むものである。本発明によれば、Ｇａを含まないＩｎ－Ｚｎ－Ｏの酸化物半導体を備えた薄膜トランジスタのスイッチング特性およびストレス耐性が良好であり、特に正バイアスストレス印加前後のしきい値電圧変化量が小さく安定性に優れた薄膜トランジスタ半導体層用酸化物を提供することができる。

Description

薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
　本発明は、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる薄膜トランジスタの半導体層用酸化物および上記酸化物を成膜するためのスパッタリングターゲット、並びに上記酸化物を備えた薄膜トランジスタに関するものである。
　アモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ－Ｓｉ）に比べて高いキャリア移動度（電界効果移動度とも呼ばれる。以下、単に「移動度」と呼ぶ場合がある。）を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
　酸化物半導体のなかでも特に、インジウム、ガリウム、亜鉛、および酸素からなるアモルファス酸化物半導体（Ｉｎ－Ｇａ－Ｚｎ－Ｏ、以下「ＩＧＺＯ」と呼ぶ場合がある。）は、非常に高いキャリア移動度を有するため、好ましく用いられている。例えば非特許文献１および２には、Ｉｎ：Ｇａ：Ｚｎ＝１．１：１．１：０．９（原子％比）の酸化物半導体薄膜を薄膜トランジスタ（ＴＦＴ）の半導体層（活性層）に用いたものが開示されている。また、特許文献１には、Ｉｎ、Ｚｎ、Ｓｎ、Ｇａなどの元素と、Ｍｏと、を含み、アモルファス酸化物中の全金属原子数に対するＭｏの原子組成比率が０．１～５原子％のアモルファス酸化物が開示されており、実施例には、ＩＧＺＯにＭｏを添加した活性層を用いたＴＦＴが開示されている。
　酸化物半導体を薄膜トランジスタの半導体層として用いる場合、キャリア濃度（移動度）が高いだけでなく、ＴＦＴのスイッチング特性（トランジスタ特性、ＴＦＴ特性）に優れていることが要求される。具体的には、（１）オン電流（ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流）が高く、（２）オフ電流（ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流）が低く、（３）Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ　Ｓｗｉｎｇ、サブスレッショルド　スィング、ドレイン電流を１桁あげるのに必要なゲート電圧）が低く、（４）しきい値（ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧であり、しきい値電圧とも呼ばれる）が時間的に変化せず安定であり（基板面内で均一であることを意味する）、且つ、（５）移動度（キャリア移動度、電解効果移動度）が高いこと、などが要求される。
　更に、ＩＧＺＯなどの酸化物半導体層を用いたＴＦＴは、電圧印加や光照射などのストレスに対する耐性（ストレス耐性）に優れていることが要求される。例えば、ゲート電極に正電圧または負電圧を印加し続けたときや、光吸収が始まる青色帯を照射し続けたときに、しきい値電圧が大幅に変化（シフト）するが、これにより、ＴＦＴのスイッチング特性が変化することが指摘されている。特にしきい値電圧のシフトは、ＴＦＴを備えた液晶ディスプレイや有機ＥＬディスプレイなどの表示装置自体の信頼性低下を招くため、ストレス耐性の向上（ストレス印加前後の変化量が少ないこと）が切望されている。
　例えば有機ＥＬディスプレイ用途にＴＦＴを使用する場合、発光素子が電流駆動方式であるため、ゲート電極に正電圧が長時間印加される正バイアスのストレスに強いことが要求される。ゲート電極に正バイアスが長時間印加されると、ＴＦＴにおけるゲート絶縁膜と半導体層の界面に電子が蓄積され、前述した信頼性低下の要因となるしきい値電圧のシフトが発生する。
　このような正バイアスのストレスによるしきい値電圧シフトを抑制する方法として、特許文献２では、絶縁体層と同じ性質を有する酸化物含有界面安定化層を、欠陥の生じ易い酸化物半導体とゲート絶縁膜との界面に設けて絶縁体層を積層化させる技術が開示されている。この方法によれば、正バイアスのストレス耐性は向上するものの、絶縁体層を２種類の材料で成膜しなければならず、スパッタリングターゲットや成膜チャンバーを追加する必要があるなど、コストの上昇や生産性の低下を招く。
　また、周辺プロセスのチューニングによりＴＦＴの安定性を向上させる方法として、ゲート絶縁膜に水素を含まないＡｌ2Ｏ3などの膜を使用する方法が提案されている。しかし、この方法でもやはり、Ａｌ2Ｏ3を成膜するために新たに成膜チャンバーを用意する必要があり、コストの上昇は避けられない。
　一方、ＩＧＺＯを構成する金属（Ｉｎ、Ｇａ、Ｚｎ）のうちＧａは、バンドギャップの増加作用に優れ、酸素との結合も強いが、移動度を低下させる作用がある。よって、Ｇａを含まないＩｎ－Ｚｎ－Ｏの酸化物半導体（ＩＺＯ）はＩＧＺＯに比べて高い移動度が得られる反面、酸素欠損を発生し易く、ＴＦＴ特性が不安定になり易いという問題がある。
特開２００９－１６４３９３号公報 特開２０１０－０１６３４７号公報
固体物理、ＶＯＬ４４、Ｐ６２１（２００９） Ｎａｔｕｒｅ、ＶＯＬ４３２、Ｐ４８８（２００４）
　本発明は上記事情に鑑みてなされたものであって、その目的は、Ｇａを含まないＩｎ－Ｚｎ－Ｏの酸化物半導体を備えた薄膜トランジスタのスイッチング特性およびストレス耐性が良好であり、特に正バイアスストレス印加前後のしきい値電圧変化量が小さく安定性に優れており、特に有機ＥＬ表示装置への適用に適した薄膜トランジスタ半導体層用酸化物、および上記半導体層用酸化物の成膜に用いられるスパッタリングターゲット、並びに上記半導体層用酸化物を用いた薄膜トランジスタ、および表示装置を提供することにある。
　上記課題を解決し得た本発明に係る薄膜トランジスタの半導体層用酸化物は、Ｉｎと；Ｚｎと；Ａｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、およびＮｂよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、を含むところに要旨を有するものである。
　本発明の好ましい実施形態において、半導体層用酸化物に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｘ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＸ量は０．１～５原子％である。
　本発明の好ましい実施形態において、半導体層用酸化物に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＩｎ量は１５原子％以上である。
　本発明の好ましい実施形態において、上記Ｘ群元素はＡｌ、Ｔｉ、またはＭｇである。
　本発明の好ましい実施形態において、上記半導体層用酸化物は、スパッタリング法によって成膜されるものである。
　本発明には、上記のいずれかに記載の半導体層酸化物を薄膜トランジスタの半導体層として備えた薄膜トランジスタも包含される。
　本発明の好ましい実施形態において、上記半導体層の密度は６．０ｇ／ｃｍ3以上である。
　本発明には、上記の薄膜トランジスタを備えた表示装置も含まれる。
　本発明には、上記の薄膜トランジスタを備えた有機ＥＬ表示装置も含まれる。
　また上記課題を解決し得た本発明のスパッタリングターゲットは、上記のいずれかに記載の半導体層用酸化物を成膜するためのスパッタリングターゲットであって、Ｉｎと；Ｚｎと；Ａｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、およびＮｂよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、を含むところに要旨を有するものである。
　本発明の好ましい実施形態において、スパッタリングターゲット中に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｘ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＸ量は０．１～５原子％である。
　本発明の好ましい実施形態において、スパッタリングターゲット中に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＩｎ量は１５原子％以上である。
　本発明の好ましい実施形態において、上記Ｘ群元素はＡｌ、Ｔｉ、またはＭｇである。
　本発明の半導体層用酸化物は、薄膜トランジスタのスイッチング特性およびストレス耐性に優れ、特に正バイアス印加後のしきい値電圧変化が小さいため、ＴＦＴ特性および正バイアスのストレス耐性に優れた薄膜トランジスタを提供することができた。その結果、上記薄膜トランジスタを用いれば、信頼性の高い表示装置が得られる。本発明の半導体層用酸化物は、正バイアスのストレス耐性や電流ストレス耐性などが要求されるＥＬ表示装置に、特に好適に用いられる。
図１は、半導体層を備えた薄膜トランジスタを説明するための概略断面図である。 図２は、図１の薄膜トランジスタにおいて、エッチストッパー層を備えた構成を説明するための概略断面図である。 図３は、酸化物半導体層にＩＧＺＯ（従来例）を用いたときのＴＦＴ特性を示す図である。 図４は、酸化物半導体層にＩｎ－Ｚｎ－Ｓｎ－Ｏ（比較例）を用いたときのＴＦＴ特性を示す図である。 図５Ａの（ａ）～（ｄ）は、酸化物半導体層に、Ｘ群元素＝Ｓｉ、Ａｌ、Ｔａ、Ｔｉ（本発明例）のＩｎ－Ｚｎ－Ｘ－Ｏを用いたときのＴＦＴ特性をそれぞれ、示す図であり、図５Ａの（ｅ）は、酸化物半導体層にＩｎ－Ｚｎ－Ｈｆ－Ｏ（比較例）を用いたときのＴＦＴ特性を示す図である。 図５Ｂの（ａ）～（ｃ）は、酸化物半導体層に、Ｘ群元素＝Ｌａ、Ｍｇ、Ｎｂ（本発明例）のＩｎ－Ｚｎ－Ｘ－Ｏを用いたときのＴＦＴ特性をそれぞれ、示す図である。 図６は、Ｉｎ－Ｚｎ－Ｘ－Ｏにおいて、Ｘ量が電界効果移動度に及ぼす影響を示すグラフである。 図７は、Ｉｎ－Ｚｎ－Ｘ－Ｏにおいて、Ｉｎ量が電界効果移動度に及ぼす影響を示すグラフである。 図８Ａは、酸化物半導体層に、Ｉｎ－Ｚｎ－Ｘ－Ｏ（Ｘ＝Ｓｉ、Ａｌ、Ｔａ，Ｔｉ；本発明例）、または、Ｉｎ－Ｚｎ－（ＨｆまたはＳｎ）－Ｏ（比較例）を用いたときの正バイアスストレス試験の結果を示す図である。 図８Ｂは、酸化物半導体層にＩｎ－Ｚｎ－Ｘ－Ｏ（Ｘ＝Ｌａ、Ｍｇ、Ｎｂ；本発明例）を用いたときの正バイアスストレス試験の結果を示す図である。 図９Ａは、Ｉｎ－Ｚｎ－Ｘ－Ｏにおいて、Ｘ群元素の種類が、正バイアスストレスにおけるしきい値電圧の時間変化に及ぼす影響を示すグラフである。 図９Ｂは、図９Ａの一部拡大図である。
　本発明者らは、ＩｎおよびＺｎを含み、Ｇａを含まないＩｎ－Ｚｎ－Ｏの酸化物（ＩＺＯ）をＴＦＴの活性層（半導体層）に用いたときのＴＦＴ特性およびストレス耐性（特に、正バイアス印加後のストレス耐性）を向上させるため、種々検討を重ねてきた。その結果、ＩＺＯ中に、Ａｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、およびＮｂよりなる群（Ｘ群）から選択される少なくとも一種の元素（Ｘ群元素）を含むＩｎ－Ｚｎ－Ｘ－ＯをＴＦＴの半導体層に用いれば、所期の目的が達成されることを見出し、本発明を完成した。後記する実施例に示すように、ＩＺＯに上記Ｘ群に属する元素（Ｘ群元素）を含む酸化物半導体を備えたＴＦＴは、ＩＧＺＯと比較して高い移動度を有し、且つ、正バイアス印加後のストレス耐性に優れている。これに対し、上記Ｘ群元素以外の元素（例えばＨｆ、Ｓｎ）を含む酸化物半導体を備えたＴＦＴは、高い移動度を有するが、正バイアス印加後のストレス耐性が著しく低下した。
　すなわち、本発明に係る薄膜トランジスタ（ＴＦＴ）の半導体層用酸化物は、Ｉｎと；Ｚｎと；Ａｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、およびＮｂよりなるＸ群から選択される少なくとも一種のＸ群元素と、を含んでいる。
　本明細書では、本発明の酸化物をＩｎ－Ｚｎ－Ｘ－Ｏで表わす場合がある。また、以下の記載では、本発明の酸化物（Ｉｎ－Ｚｎ－Ｘ－Ｏ）を構成する全金属（Ｉｎ、Ｚｎ、Ｘ群元素）について、当該酸化物中に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｘ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＸ量（原子％）を、単にＸ量と略記する場合がある。ここで［Ｘ］は、１種類のＸ群元素を含むときはその単独量であり、２種以上のＸ群元素を含むときは合計量である。同様に１００×［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＩｎ量（原子％）を、単にＩｎ量と略記する場合がある。
　そして本発明の特徴部分は、Ｉｎ－Ｚｎ－Ｏ中に上記Ｘ群元素を所定量の範囲で含有するところにある。後記する実施例に示すように、Ｘ群元素は、正バイアスのストレスに対する安定性（正バイアスのストレス耐性）向上作用を有しており、本発明で規定するＸ群元素以外の元素（ＳｎおよびＨｆ）を添加した場合に比べ、正バイアス印加後のしきい値電圧変化ΔＶｔｈを著しく低減できる（図８および図９を参照）。しかも本発明では、Ｘ群元素の含有量が適切に制御されているため、高い移動度を確保することができる（図６を参照）。また、Ｘ群元素の添加によるドレイン電流値の大きな低下はみられず、良好なＴＦＴ特性も有している（図５を参照）。また、Ｘ群元素の添加によるウェットエッチング時のエッチング不良などの問題も見られないことを実験により確認している。Ｘ群元素は単独で添加しても良いし、２種以上を併用しても良い。好ましいＸ群元素の種類はＡｌ、Ｔｉ、またはＭｇであり、より好ましくはＡｌまたはＴｉであり、更に好ましくはＴｉである。
　上記Ｘ群元素の添加による特性向上の詳細なメカニズムは不明であるが、Ｘ群元素は、酸化物半導体中で余剰電子の原因となる酸素欠損の発生抑制効果があると推察される。Ｘ群元素の添加により、酸素欠損が低減され、酸化物が安定な構造を有することにより電圧や光などのストレスに対するストレス耐性などが向上するものと考えられる。
　ここで、上記のようにして算出されるＸ量は、Ｉｎ量などによっても相違するが、おおむね０．１～５原子％であることが好ましい。このＸ量は、キャリア密度や半導体の安定性などを考慮して決定され、Ｘ群元素の種類によっても若干相違する。厳密には、例えば後記する図６に示すように、Ｘ群元素の種類によって、同程度の作用効果（図６では電界効果移動度）を発揮し得る含有量も相違するため、Ｘ群元素の種類によって、適宜、適切に制御することが好ましい。但し、Ｘ群元素添加による効果の傾向は同じであり、Ｘ量が小さいと、酸素欠損の発生抑制効果が十分に得られず、所望とする正バイアスストレス耐性効果が発揮されない。ただし、Ｘ量が多過ぎると上記効果が飽和し、半導体中のキャリア密度が低下するため、電界効果移動度やオン電流が減少してしまう（後記する図６を参照）。より好ましいＸ量は、Ｘ群の種類によっても相違するが、おおむね、０．５～３原子％である。
　次に、本発明の酸化物を構成する母材成分である金属（Ｉｎ、Ｚｎ）について説明する。
　本発明において、上記のようにして算出されるＩｎ量は１５原子％以上であることが好ましい。Ｉｎは、移動度向上作用を有しており、本発明の酸化物（Ｉｎ－Ｚｎ－Ｘ－Ｏ）においても、Ｉｎ量が大きくなると移動度が高くなる傾向を示すことが本発明者らの実験により明らかになった（図７を参照）。後記する実施例の移動度の合格基準（３．８ｃｍ2／Ｖｓ以上）を満足するには、Ｉｎ量は１５原子％以上とすることが好ましく、２０原子％以上であることがより好ましい。但し、Ｉｎ量が多くなり過ぎるとＴＦＴの安定性が低下するため、７０原子％以下であることが好ましい。より好ましくは５０原子％以下である。
　また、母材成分であるＩｎとＺｎの金属について、各金属間の比率は、これら金属を含む酸化物がアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されない。Ｉｎ－Ｚｎ－Ｏ自体は透明導電膜としても公知であり、アモルファス相を形成し得る各金属の比率（詳細には、ＩｎＯ、ＺｎＯの各モル比）は、例えば前述した非特許文献１に記載されている。
　また本発明者らの検討結果によれば、Ｉｎ－Ｚｎ－Ｏを構成する金属のうちＩｎの比率が多すぎると、しきい値電圧が製造プロセスや時間の経過により容易に負側へシフトし、導体化しやすく、逆にＺｎの比率が多すぎるとウェットエッチング加工が難しく、エッチング残渣が生じ易いことが確認された。したがって、ＩｎとＺｎの原子比は、１００×Ｉｎ／（Ｉｎ＋Ｚｎ）＝１５～７０原子％の範囲であることが好ましい。
　以上、本発明の酸化物について説明した。
　上記酸化物は、スパッタリング法にてスパッタリングターゲット（以下「ターゲット」ということがある。）を用いて成膜することが好ましい。塗布法などの化学的成膜法によって酸化物を形成することもできるが、スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。
　スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のスパッタリングターゲットを用いることが好ましく、これにより、組成ズレの恐れがなく、所望の成分組成の薄膜を形成することができる。具体的にはターゲットとして、Ｉｎと；Ｚｎと；Ａｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、およびＮｂよりなるＸ群から選択される少なくとも一種のＸ群元素と、を含む酸化物ターゲットを用いることができ、このようなスパッタリングターゲットも本発明の範囲内に包含される。
　ここで、スパッタリングターゲット中に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｘ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＸ量は、好ましくは０．１～５原子％である。また、スパッタリングターゲット中に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＩｎ量は、好ましくは１５原子％以上である。上記Ｘ群元素はＡｌ、Ｔｉ、またはＭｇであることが好ましく、より好ましくはＡｌまたはＴｉであり、更に好ましくはＴｉである。
　あるいは、組成の異なる二つのターゲットを同時放電するコスパッタ法（Ｃｏ－Ｓｐｕｔｔｅｒ法）を用いても成膜しても良く、これにより、同一基板面内にＸ元素の含有量が異なる酸化物半導体膜を成膜することができる。例えば、酸化インジウムと酸化亜鉛のターゲットと、Ｘ群元素を含むターゲットを用意し、コスパッタ法によってＩｎ－Ｚｎ－Ｘ－Ｏの酸化物を成膜することができる。上記Ｘ群元素を含むターゲットとしては、Ｘ群元素のみを含む純金属ターゲット、Ｘ群元素を含む合金ターゲット、Ｘ群元素を含む酸化物ターゲットなどを用いることができる。
　上記ターゲットは、例えば粉末焼結法によって製造することができる。
　上記ターゲットを用いてスパッタリングするに当たっては、基板温度を室温とし、酸素添加量を適切に制御して行なうことが好ましい。酸素添加量は、スパッタリング装置の構成やターゲット組成などに応じて適切に制御すれば良いが、おおむね、酸化物半導体のキャリア濃度が１０15～１０16ｃｍ-3となるように酸素量を添加することが好ましい。本実施例における酸素添加量は添加流量比でＯ2／（Ａｒ＋Ｏ2）＝２％とした。
　また、上記酸化物をＴＦＴの半導体層としたときの、酸化物半導体層の好ましい密度は６．０ｇ／ｃｍ3以上である(後述する。)が、このような酸化物を成膜するためには、スパッタリング成膜時のガス圧、投入パワー、基板温度を適切に制御することが好ましい。また、酸化物の密度は、成膜後の熱処理条件によっても影響を受けるため、成膜後の熱処理条件も適切に制御することが好ましい。このような熱処理は、例えばＴＦＴの製造過程における熱履歴において制御することも可能であり、例えば、後述するプレアニール処理（酸化物半導体層をウェットエッチングした後のパターニング直後に行なわれる熱処理）を行なうことによって膜密度が向上する。例えば成膜時のガス圧を低くするとスパッタ原子同士の散乱がなくなって緻密（高密度）な膜を成膜できると考えられるため、成膜時のガス圧は低い程良く、おおむね１～５ｍＴｏｒｒの範囲内に制御することが推奨される。また、投入パワーも低い程良く、おおむね２．０Ｗ／ｃｍ2以上に設定することが推奨される。成膜時の基板温度は、おおむね室温～２００℃の範囲内に制御することが推奨される。成膜後の熱処理条件は、例えば、大気雰囲気下にて、おおむね、２５０～４００℃で１０分～３時間行なうことが推奨される。
　上記のようにして成膜される酸化物の好ましい膜厚は３０ｎｍ以上２００ｎｍ以下であり、より好ましくは３０ｎｍ以上８０ｎｍ以下である。
　本発明には、上記酸化物をＴＦＴの半導体層として備えたＴＦＴも包含される。ＴＦＴは、基板上に、ゲート電極、ゲート絶縁膜、上記酸化物の半導体層、ソース電極、ドレイン電極を少なくとも有していれば良く、その構成は通常用いられるものであれば特に限定されない。
　ここで、上記酸化物半導体層の密度は６．０ｇ／ｃｍ3以上であることが好ましい。酸化物半導体層の密度が高くなると膜中の欠陥が減少して膜質が向上するため、ＴＦＴ素子の電界効果移動度が大きく増加し、電気伝導性も高くなり、安定性が向上する。上記酸化物半導体層の密度は高い程良く、６．２ｇ／ｃｍ3以上であることがより好ましく、６．４ｇ／ｃｍ3以上であることが更に好ましい。なお、酸化物半導体層の密度は、後記する実施例に記載の方法によって測定したものである。
　以下、図１、更には図２を参照しながら、上記ＴＦＴの製造方法の実施形態を説明する。図２は、図１に示すＴＦＴにエッチストッパー層９が付加されたこと以外は図１と同じである。後記する実施例のＴＦＴは、図１と同じ構造を有している。図１および図２、並びに以下の製造方法は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。例えば図１には、ボトムゲート型構造のＴＦＴを示しているがこれに限定されず、酸化物半導体層の上にゲート絶縁膜とゲート電極を順に備えるトップゲート型のＴＦＴであっても良い。
　図１に示すように、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上に酸化物半導体層４が形成されている。酸化物半導体層４上にはソース・ドレイン電極５が形成され、その上に保護膜（絶縁膜）６が形成され、コンタクトホール７を介して透明導電膜８がソース・ドレイン電極５に電気的に接続されている。
　基板１上にゲート電極２およびゲート絶縁膜３が形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極２およびゲート絶縁膜３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極２として、電気抵抗率の低いＡｌやＣｕの金属や、耐熱性の高いＭｏ、Ｃｒ、Ｔｉなどの高融点金属や、これらの合金を好ましく用いることができる。また、ゲート絶縁膜としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などが代表的に例示される。そのほか、Ａｌ2Ｏ3やＹ2Ｏ3などの酸化物や、これらを積層したものを用いることもできる。
　次いで酸化物半導体層４を形成する。酸化物半導体層４は、上述したように、薄膜と同組成のスパッタリングターゲットを用いたＤＣスパッタリング法またはＲＦスパッタリング法により成膜することが好ましい。あるいは、コスパッタ法により成膜しても良い。
　酸化物半導体層４をウェットエッチングした後、パターニングする。パターニングの直後に、酸化物半導体層４の膜質改善のために熱処理（プレアニール）を行うことが好ましく、これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上するようになる。好ましいプレアニールの条件は、例えば、温度：約２５０～３５０℃、時間：約１５～１２０分である。
　プレアニールの後、ソース・ドレイン電極５を形成する。ソース・ドレイン電極の種類は特に限定されず、汎用されているものを用いることができる。例えばゲート電極と同様Ａｌ、ＭｏやＣｕなどの金属または合金を用いても良いし、後記する実施例のように純Ｔｉを用いても良い。
　ソース・ドレイン電極５の形成方法としては、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、フォトリソグラフィによりパターニングし、ウェットエッチングを行なって電極を形成することができる。
　しかし、この方法ではウェットエッチングの際に酸化物半導体層４がエッチングされてダメージを受け、酸化物半導体層４の表面に欠陥が発生するため、トランジスタ特性が低下する恐れがある。このような問題を回避するため、図２に示すように、酸化物半導体層４の上にＳｉＯ2などのエッチストッパー層９を形成し、酸化物半導体層４を保護する方法が一般に採用されている。図２において、エッチストッパー層９は、ソース・ドレイン電極５を成膜する前に成膜およびパターニングされ、チャネル表面を保護するように構成されている。
　ソース・ドレイン電極５の他の形成方法として、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、リフトオフ法によって形成する方法が挙げられる。この方法によれば、ウェットエッチングを行わずに電極を加工することも可能である。後記する実施例では当該方法を採用しており、金属薄膜を成膜した後、リフトオフ法を用いてパターニングを行った。
　次に、酸化物半導体層４の上に保護膜（絶縁膜）６をＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜する。酸化物半導体膜の表面は、ＣＶＤによるプラズマダメージによって容易に導通化してしまう（おそらく酸化物半導体表面に生成される酸素欠損が電子ドナーとなるためと推察される。）ため、上記問題を回避するため、後記する実施例では、保護膜の成膜前にＮ2Ｏプラズマ照射を行った。Ｎ2Ｏプラズマの照射条件は、下記文献に記載の条件を採用した。
　　Ｊ．　Ｐａｒｋら、Ａｐｐｌ．　Ｐｈｙｓ．　Ｌｅｔｔ．，　１９９３，０５３５０５（２００８）
　次に、常法に基づき、コンタクトホール７を介して透明導電膜８をドレイン電極５に電気的に接続する。透明導電膜およびドレイン電極の種類は特に限定されず、通常用いられるものを使用することができる。ドレイン電極としては、例えば前述したソース・ドレイン電極で例示したものを用いることができる。
　以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前・後記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
　実施例１
　前述した方法に基づき、図１に示す薄膜トランジスタ（ＴＦＴ）を作製し、各特性を評価した。
　まず、ガラス基板（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極としてＭｏ薄膜を１００ｎｍ、およびゲート絶縁膜ＳｉＯ2（２００ｎｍ）を順次成膜した。ゲート電極は純Ｍｏのスパッタリングターゲットを使用してＤＣスパッタ法により形成した。スパッタリングの条件は、室温で成膜パワー密度：３．８Ｗ／ｃｍ2、ガス圧を２ｍＴｏｒｒ、Ａｒガス流量を２０ｓｃｃｍとした。また、ゲート絶縁膜はプラスマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー：１．２７Ｗ／ｃｍ3、成膜温度：３２０℃にて成膜した。成膜時のガス圧は１３３Ｐａとした。
　次に、後述する表１に記載の種々の組成の酸化物薄膜を、スパッタリングターゲット（後記する。）を用いてスパッタリング法によって成膜した。酸化物薄膜としては、Ｉｎ－Ｚｎ－Ｏ中にＸ群元素を含むＩｎ－Ｚｎ－Ｘ－Ｏ（本発明例）のほか、比較のため、Ｘ群元素以外の元素として、Ｇａを含むＩＧＺＯ（従来例）、Ｓｎを含むＩｎ－Ｚｎ－Ｓｎ－Ｏ（従来例）、Ｈｆを含むＩｎ－Ｚｎ－Ｈｆ－Ｏ（比較例）も成膜した。スパッタリングに使用した装置は（株）アルバック製「ＣＳ－２００」であり、スパッタリング条件は以下のとおりである。
　　基板温度：室温
　　ガス圧：５ｍＴｏｒｒ
　　酸素分圧：Ｏ2／（Ａｒ＋Ｏ2）＝２％
　　成膜パワー密度：２．５５Ｗ／ｃｍ2
　　膜厚：５０ｎｍ
　ＩＧＺＯ（従来例）の成膜に当たっては、Ｉｎ：Ｇａ：Ｚｎの比（原子％比）が１：１：１であるスパッタリングターゲットを用い、ＤＣスパッタリング法を用いて成膜した。また、酸化物薄膜Ｉｎ－Ｚｎ－Ｘ－Ｏ（Ｘ＝Ａｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、Ｎｂ）、Ｉｎ－Ｚｎ－Ｈｆ－Ｏ、およびＩｎ－Ｚｎ－Ｓｎ－Ｏの成膜に当たっては、組成の異なる３つのスパッタリングターゲットを同時放電するＣｏ－Ｓｐｕｔｔｅｒ法を用いて成膜した。詳細にはスパッタリングターゲットとして、酸化インジウム（Ｉｎ2Ｏ3）、酸化亜鉛（ＺｎＯ）およびＸ群元素の酸化物ターゲットの３種類を用いた。
　このようにして得られた酸化物薄膜中の金属元素の各含有量は、ＸＰＳ（Ｘ－ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）法によって分析した。
　上記のようにして酸化物薄膜を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東科学製「ＩＴＯ－０７Ｎ」を使用した。本実施例では、実験を行ったすべての酸化物薄膜について、ウェットエッチングによる残渣はなく、適切にエッチングできたことを確認している。
　酸化物半導体膜をパターニングした後、膜質を向上させるためプレアニール処理を行った。プレアニールは、大気雰囲気にて、３５０℃で１時間行なった。
　次に、純Ｔｉを使用し、リフトオフ法によりソース・ドレイン電極を形成した。具体的にはフォトレジストを用いてパターニングを行った後、Ｔｉ薄膜をＤＣスパッタリング法により成膜（膜厚は１００ｎｍ）した。ソース・ドレイン電極用Ｔｉ薄膜の製膜条件は、前述したゲート電極の場合と同じである。次いで、アセトン液中で超音波洗浄器にかけて不要なフォトレジストを除去してリフトオフを行った。ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。
　このようにしてソース・ドレイン電極を形成した後、酸化物半導体層を保護するための保護膜を形成した。保護膜として、ＳｉＯ2（膜厚２００ｎｍ）とＳｉＮ（膜厚１５０ｎｍ）の積層膜（合計膜厚１５０ｎｍ）を用いた。上記ＳｉＯ2およびＳｉＮの形成は、サムコ製「ＰＤ－２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行なった。本実施例では、Ｎ2Ｏガスによってプラズマ処理を行った後、ＳｉＯ2、およびＳｉＮ膜を順次形成した。ＳｉＯ2膜の形成にはＮ2ＯおよびＳｉＨ4の混合ガスを用い、ＳｉＮ膜の形成にはＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用いた。いずれの場合も成膜パワーを１００Ｗ、成膜温度を１５０℃とした。
　次にフォトリソグラフィ、およびドライエッチングにより、保護膜にトランジスタ特性評価用プロービングのためのコンタクトホールを形成した。次に、ＤＣスパッタリング法を用い、キャリアガス：アルゴンおよび酸素ガスの混合ガス、成膜パワー：２００Ｗ、ガス圧：５ｍＴｏｒｒにてＩＴＯ膜（膜厚８０ｎｍ）を成膜し、図１のＴＦＴを作製した。
　このようにして得られた各ＴＦＴについて、以下のようにして、（１）トランジスタ特性（ドレイン電流－ゲート電圧特性、Ｉｄ－Ｖｇ特性）、（２）しきい値電圧、（３）Ｓ値、（４）電界効果移動度、および（５）正バイアスストレス印加後のストレス耐性を調べた。
　（１）トランジスタ特性の測定
　トランジスタ特性の測定はＡｇｉｌｅｎｔ　Ｔｅｃｈｎｏｌｏｇｙ社製「４１５６Ｃ」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。
　　ソース電圧　：０Ｖ
　　ドレイン電圧：１０Ｖ
　　ゲート電圧　：－３０～３０Ｖ（測定間隔：０．２５Ｖ）
　　基板温度：室温
　（２）しきい値電圧（Ｖｔｈ）
　しきい値電圧とは、おおまかにいえば、トランジスタがオフ状態（ドレイン電流の低い状態）からオン状態（ドレイン電流の高い状態）に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の１ｎＡ付近であるときの電圧をしきい値電圧と定義した。
　（３）Ｓ値
　Ｓ値は、Ｉｄ－Ｖｇ特性においてオフ状態からオン状態に立ち上がる際のドレイン電流を一桁増加させるのに必要なゲート電圧の最小値であり、Ｓ値が低いほどドレイン電流の増加が急峻となり、デバイス特性が良好であることを示す。
　（４）電界効果移動度μFE
　電界効果移動度μFEは、ＴＦＴ特性からＶd＞Ｖg－Ｖthである飽和領域にて導出した。飽和領域ではＶg、Ｖthをそれぞれゲート電圧、しきい値電圧、Ｉdをドレイン電流、Ｌ、ＷをそれぞれＴＦＴ素子のチャネル長、チャネル幅、Ｃiをゲート絶縁膜の静電容量、μFEを電界効果移動度とした。電界効果移動度μFEは下式から導出される。本実施例では、飽和領域を満たすゲート電圧付近におけるドレイン電流－ゲート電圧特性（Ｉd－Ｖg特性）から電界効果移動度μＦＥを導出した。
Figure JPOXMLDOC01-appb-M000001
　（５）ストレス耐性の評価（ストレスとして正バイアスを印加）
　本実施例では、実際のパネル駆動時の環境（ストレス）を模擬して、ゲート電極に正バイアスをかけながらストレス印加試験を行った。ストレス印加条件は以下のとおりである。特に有機ＥＬディスプレイの場合、正バイアスストレスによりしきい値電圧が変動して電流値が低下するため、しきい値電圧の変化が小さいほどよい。
　　　ソース電圧：０Ｖ
　　　ドレイン電圧：０．１Ｖ
　　　ゲート電圧：２０Ｖ
　　　基板温度：６０℃
　　　ストレス印加時間：３時間
　これらの結果を図３～９、および表１に示す。
Figure JPOXMLDOC01-appb-T000002
　まず図３～５、および表１を参照する。詳細には図３は、従来例のＩＧＺＯ（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）を半導体層に用いたＴＦＴにおけるＩｄ－Ｖｇ特性を示しており、ＩＧＺＯの組成は原子数比（モル比）でＩｎ：Ｇａ：Ｚｎ＝１：１：１である。図４は、Ｉｎ－Ｚｎ－Ｓｎ－Ｏを半導体層に用いたＴＦＴにおけるＩｄ－Ｖｇ特性を示しており、Ｉｎ：Ｚｎ：Ｓｎは原子数比（モル比）でＩｎ：Ｚｎ：Ｓｎ＝３０：６０：１０である（なお、Ｉｎ：Ｚｎのモル比は１：２である）。図５Ａ（ａ）～（ｄ）は、Ｘ群元素としてＳｉ、Ａｌ、Ｔａ、Ｔｉを添加したＩｎ－Ｇａ－Ｘ－Ｏ、図５Ａ（ｅ）は、Ｘ群元素以外の元素として、Ｈｆを添加したＩｎ－Ｇａ－Ｈｆ－Ｏを、それぞれ、半導体層に用いたＴＦＴにおけるＩｄ－Ｖｇ特性を示しており、いずれもＩｎ量は３０原子％であり、（ａ）においてＳｉ量は３．１原子％、（ｂ）においてＡｌ量は１．６原子％、（ｃ）においてＴａ量は１．４原子％、（ｄ）においてＴｉ量は２．４原子％、（ｅ）においてＨｆ量は３．０原子％である。Ｉｎ：Ｚｎのモル比は、いずれも約３０：６０～７０である。また、図５Ｂ（ａ）～（ｃ）は、Ｘ群元素としてＬａ、Ｍｇ、Ｎｂを含む添加したＩｎ－Ｇａ－Ｘ－Ｏ）を半導体層に用いたＴＦＴにおけるＩｄ－Ｖｇ特性を示しており、いずれもＩｎ量は３０原子％であり、（ａ）においてＬａ量は２原子％、（ｂ）においてＭｇ量は２原子％、（ｃ）においてＮｂ量は１原子％である。Ｉｎ：Ｚｎのモル比は、いずれも約３０：６０～７０である。
　表１は、上記の各酸化物を半導体層に用いたＴＦＴの特性結果をまとめたものである。
　まず従来例のＩＧＺＯ（表１のＮｏ．１）について、図３を参照しながらＩd－Ｖg特性を説明する。図３に示すように、ゲート電圧Ｖgを負側から正側へ増加させていくとＶg＝０Ｖ付近でドレイン電流Ｉdが急激に増加している様子がわかる。このようにドレイン電流の低いオフ状態からドレイン電流の高いオン状態へ移行し、スイッチング特性を示していることがわかる。またＩＧＺＯの各種特性は、表１に示すように、しきい値電圧Ｖth＝２Ｖ、Ｓ値＝０．４Ｖ／ｄｅｃ、オン電流（Ｖg＝３０Ｖのときのドレイン電流）Ｉon＝６５０μＡ、電界効果移動度μFE＝７．６ｃｍ2／Ｖｓであった。
　また、本発明で規定しないＳｎを含むＩｎ－Ｚｎ－Ｓｎ－Ｏ（表１のＮｏ．２）は、図４および表１に示すように、しきい値電圧Ｖth＝１Ｖ、Ｓ値＝０．３Ｖ／ｄｅｃ、オン電流（Ｖg＝３０Ｖのときのドレイン電流）Ｉon＝２．０４ｍＡ、電界効果移動度μFE＝１７．８ｃｍ2／Ｖｓであった。このようにいずれの例も、良好な特性を有しており、特にＧａを含まないＮｏ．２のＩｎ－Ｚｎ－Ｓｎ－Ｏは、ＩＧＺＯに比べて高い移動度を有していた。
　一方、Ｘ元素として本発明で規定する元素（Ｘ群元素＝Ｓｉ、Ａｌ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、Ｎｂ）を含む表１のＮｏ．３～６、８～１０、および本発明で規定しない元素（Ｈｆ）を含む表１のＮｏ．７は、図５Ａ（ａ）～（ｅ）、図５Ｂ（ａ）～（ｃ）に示すように良好なスイッチング特性を示しており、表１に示す各特性も良好であった。特に電界効果移動度μFEについて、いずれの例も、従来例のＩＧＺＯの値（７．６ｃｍ2／Ｖｓ）を超える非常に高い移動度を有していた。
　図６および図７は、Ｉｎ－Ｚｎ－Ｘ－Ｏ、およびＩｎ－Ｚｎ－Ｈｆ－ＯのＴＦＴについて、Ｘ群元素の比（Ｘ量）およびＩｎ量が電界効果移動度μFEに及ぼす影響について調べた結果を示すグラフである。
　このうち図６は、Ｘ群元素＝Ａｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｈｆ、Ｌａ、Ｍｇ、Ｎｂについて、Ｉｎ－Ｚｎ－Ｘ－Ｏ（Ｉｎ量＝３０原子％）のＸ量と電界効果移動度の関係を示している。図６において、■はＸ元素＝Ａｌ、●はＸ元素＝Ｓｉ、△はＸ元素＝Ｔａ、□はＸ元素＝Ｔｉ、▲はＨｆ、○＝Ｍｇ、◇＝Ｌａ、◆＝Ｎｂである。図６に示すように、Ｘ群元素の種類にかかわらず、Ｘ量が多くなる程、電界効果移動度が低下することが分かる。この関係は、Ｉｎ量が本発明の好ましい範囲（１５～７０原子％）のときも同様に見られた。詳細にはＸ群元素の種類によっても相違するが、表１のＮｏ．１（ＩＧＺＯ）の電界効果移動度の５０％以上（３．８ｃｍ2／Ｖｓ以上）を満足するためには、Ｘ量をおおむね、５原子％以下とすることが有効であることが分かる。同様の傾向は、Ｘ群元素以外の元素として、Ｈｆを用いたときも同様に見られた。
　図７は、Ｉｎ－Ｚｎ－Ａｌ－Ｏ（Ａｌ量＝１．６原子％）のＩｎ量と電界効果移動度の関係を示している（図７中、○を参照）。図７には参考のため、Ｉｎ量としきい値電圧Ｖthの関係を●で示している。図７に示すように、しきい値電圧ＶthはＩｎ量の添加によって殆ど変動しないが、電界効果移動度μFEは高いＩｎ量依存性を有しており、Ｉｎ量が多くなる程、電界効果移動度は向上することが分かる。詳細には、電界効果移動度はＩｎ量が１０原子％付近から急激に上昇し、Ｉｎ量が２０原子％付近で移動度の上昇は緩やかになる傾向が見られた。
　図７には、Ｘ群元素としてＡｌを添加したときの結果を示しているが、Ａｌ以外のＸ群元素を添加したときも、図７とほぼ同様の傾向が見られた。
　次に図８および図９を参照する。ここには、正バイアスストレス試験の結果を示している。図８～図９で用いた酸化物の組成は表１と同じである。
　まず図８Ａおよび図８Ｂを参照する。これらの図には、Ｉｎ－Ｚｎ－Ｘ－Ｏ（Ｘ群元素＝Ｓｉ、Ａｌ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、Ｎｂ）、Ｉｎ－Ｚｎ－Ｈｆ－Ｏ、Ｉｎ－Ｚｎ－Ｓｎ－Ｏについて、基板温度６０℃で正バイアスを０～３時間（１０８００秒）印加したときのＴＦＴ特性の経時変化を示している。参考のため、これらの図には、基板温度２５℃（室温）のときの結果を点線で示しており（図８中、「ａｓ　ｄｅｐｏ」として記載）、これは、対応するＸ群元素を有する図４～図５の結果と同じである。
　図８Ａ中、まず、本発明で規定しないＨｆおよびＳｎのグラフを参照する。これらにおいて、基板温度２５℃（点線）と基板温度６０℃（ストレス印加直後）の結果を対比すると、基板温度の上昇により、しきい値電圧Ｖthは正方向へシフトしており、正バイアスのストレス印加時間が長くなるにつれ、しきい値電圧は更に正側へシフトすることが分かる（図中、→を参照、矢印の方向に向って、ストレス印加時間は、０ｓｅｃ→１０８００ｓｅｃと長くなる）。これは、ＴＦＴに正バイアスを印加し続けた結果、ゲート絶縁膜と半導体層の界面にアクセプターライクな欠陥が生じ、界面に電子がトラップされたためと推測される。
　これに対し、Ｘ群元素として本発明で規定するＡｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、Ｎｂのいずれかを用いたときは、基板温度２５℃→６０℃の加熱によるしきい値電圧Ｖthの顕著な変化は見られず、正バイアスストレスを印加し続けた場合においても、Ｖthの変化は、ＳｎやＨｆを用いた場合に比べて小さいことが分かる。
　図８の結果を基礎として、Ｘ群元素の種類ごとに、正バイアスストレス印加時間（秒）と正バイアスストレス中のしきい値電圧変化量ΔＶthの関係を整理した結果を図９Ａおよび図９Ｂ（図９Ｂは図９Ａの一部拡大図）に示す。これらの図において、各ストレス印加時間のしきい値電圧変化量ΔＶthは、当該ストレス時間におけるしきい値電圧と、ストレス印加前のしきい値電圧との差として算出したものである。これらの図には、参考のため、ＩＧＺＯの結果（従来例）も併記している。
　図９Ａおよび図９Ｂより、Ｘ群元素の種類にかかわらず、正バイアスを印加するとしきい値電圧Ｖthが正方向へシフトしていることが分かる。これは、正バイアスを印加することにより半導体層とゲート絶縁膜の界面にトラップされる電子が増加するためと推測される。
　ここで、各例における３時間後のしきい値電圧変化量ΔＶthを対比すると、従来例のＩＧＺＯは１１．７Ｖであり、本発明で規定しないＳｎを含む例（□）ではΔＶthは一層高くなり、１６．８Ｖであった。同様に、本発明で規定しないＨｆを含む例（▲）のΔＶthも同様に高く、１６．３Ｖであった。すなわち、これらの例は、正バイアスストレス耐性に極めて劣ることが分かった。
　これに対し、本発明で規定するＸ群元素のＡｌ（■）、Ｓｉ（●）、Ｔａ（△）、Ｔｉ（□）、Ｌａ（◇）、Ｍｇ（◆）、Ｎｂ（○）を含む例は、これらに比べてΔＶthが著しく小さくなっていることがわかる。これは、本発明で規定する上記Ｘ群元素の添加により、半導体層とゲート絶縁膜の界面にトラップされる電子が低減され、界面の格子間の結合が安定化されたためと推測される。
　また、本発明で規定する上記Ｘ群元素を添加したものは、正バイアスストレス印加後のＳ値や移動度も、ストレス印加前と殆ど変わらず、良好な特性を示していることを確認している。
　実施例２
　本実施例では、表２に記載の組成を有する酸化物について、酸化物半導体膜の密度とＴＦＴ特性の関係を調べた。詳細には、以下の方法で酸化物膜（膜厚１００ｎｍ）の密度を測定すると共に、前述した実施例１と同様にしてＴＦＴを作製し、電解効果移動度を測定した。表２において、表２のＮｏ．１および２の酸化物の組成（Ｉｎ－Ｚｎ－Ｓｎ－Ｏ）は、前述した表１のＮｏ．２と同じであり；表２のＮｏ．３および４の酸化物の組成（Ｉｎ－Ｚｎ－Ａｌ－Ｏ）は、前述した表１のＮｏ．４と同じであり；表２のＮｏ．５および６の酸化物の組成（Ｉｎ－Ｚｎ－Ｔｉ－Ｏ）は、前述した表１のＮｏ．６と同じであり；表２のＮｏ．７の酸化物の組成（Ｉｎ－Ｚｎ－Ｌａ－Ｏ）は、前述した表１のＮｏ．８と同じであり；表２のＮｏ．８の酸化物の組成（Ｉｎ－Ｚｎ－Ｍｇ－Ｏ）は、前述した表１のＮｏ．９と同じであり；表２のＮｏ．９の酸化物の組成（Ｉｎ－Ｚｎ－Ｎｂ－Ｏ）は、前述した表１のＮｏ．１０と同じである。
　（酸化物の密度の測定）
　酸化物の密度は、ＸＲＲ（Ｘ線反射率法）を用いて測定した。詳細な測定条件は以下のとおりである。
　　・分析装置：（株）リガク製水平型Ｘ線回折装置ＳｍａｒｔＬａｂ
　　・ターゲット：Ｃｕ（線源：Ｋα線）
　　・ターゲット出力：４５ｋＶ－２００ｍＡ
　　・測定試料の作製
　　　　ガラス基板上に各組成の酸化物を下記スパッタリング条件で成膜した（膜厚１００ｎｍ）後、前述した実施例１のＴＦＴ製造過程におけるプレアニール処理を模擬して、当該プレアニール処理と同じ熱処理を施したものを使用
　　　　　スパッタガス圧：１ｍＴｏｒｒまたは５ｍＴｏｒｒ
　　　　　酸素分圧：Ｏ2／（Ａｒ＋Ｏ2）＝２％
　　　　　成膜パワー密度：２．５５Ｗ／ｃｍ2
　　　　　熱処理：大気雰囲気にて３５０℃で１時間
　これらの結果を表２に併記する。表２のＮｏ．２、４、６（いずれも成膜時のガス圧＝５ｍＴｏｒｒ）は、前述した表１のＮｏ．２、４、６と同じサンプルであり、よって各サンプルの電界効果移動度は同じである。
Figure JPOXMLDOC01-appb-T000003
　表２より、スパッタリング成膜時のガス圧力を、５ｍＴｏｒｒ（実施例１）から１ｍＴｏｒｒに下げると、酸化物の組成にかかわらず、いずれの場合も膜密度が上昇し、これに伴って電界効果移動度も大きく増加することが分かった。このことは、酸化物膜の密度を増加させることによって膜中の欠陥が少なくなって移動度や電気伝導性が向上し、ＴＦＴの安定性が向上することを意味している。
　表２には、Ｘ群元素としてＡｌおよびＴｉの結果を示しているが、上述した酸化物膜の密度と電界効果移動度の関係は、他のＸ群元素を用いたときも同様に見られた。以上の結果より、酸化物半導体層の密度が６．０ｇ／ｃｍ3以上であれば、十分に実用可能なレベルの高移動度を有するＴＦＴが得られることが分かる。
　１　基板
　２　ゲート電極
　３　ゲート絶縁膜
　４　酸化物半導体層
　５　ソース・ドレイン電極
　６　保護膜（絶縁膜）
　７　コンタクトホール
　８　透明導電膜
　９　エッチストッパー層

Claims (13)

  1. 　薄膜トランジスタの半導体層に用いられる酸化物であって、
    　前記酸化物は、Ｉｎと；Ｚｎと；Ａｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、およびＮｂよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、を含むことを特徴とする薄膜トランジスタの半導体層用酸化物。
  2. 　半導体層用酸化物に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｘ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＸ量は０．１～５原子％である請求項１に記載の酸化物。
  3. 　半導体層用酸化物に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＩｎ量は１５原子％以上である請求項１に記載の酸化物。
  4. 　半導体層用酸化物に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＩｎ量は１５原子％以上である請求項２に記載の酸化物。
  5. 　前記Ｘ群元素はＡｌ、Ｔｉ、またはＭｇである請求項１に記載の酸化物。
  6. 　請求項１～５のいずれかに記載の酸化物を薄膜トランジスタの半導体層として備えた薄膜トランジスタ。
  7. 　前記半導体層の密度は６．０ｇ／ｃｍ3以上である請求項６に記載の薄膜トランジスタ。
  8. 　請求項６に記載の薄膜トランジスタを備えた表示装置。
  9. 　請求項６に記載の薄膜トランジスタを備えた有機ＥＬ表示装置。
  10. 　請求項１～５のいずれかに記載の酸化物を成膜するためのスパッタリングターゲットであって、
    　Ｉｎと；Ｚｎと；Ａｌ、Ｓｉ、Ｔａ、Ｔｉ、Ｌａ、Ｍｇ、およびＮｂよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、を含むことを特徴とするスパッタリングターゲット。
  11. 　スパッタリングターゲット中に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｘ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＸ量は０．１～５原子％である請求項１０に記載のスパッタリングターゲット。
  12. 　スパッタリングターゲット中に含まれるＩｎ、Ｚｎ、Ｘ群元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｘ］としたとき、１００×［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）で表されるＩｎ量は１５原子％以上である請求項１０に記載のスパッタリングターゲット。
  13. 　前記Ｘ群元素はＡｌ、Ｔｉ、またはＭｇである請求項１０に記載のスパッタリングターゲット。
PCT/JP2011/080483 2010-12-28 2011-12-28 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ Ceased WO2012091126A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US13/994,467 US20130270109A1 (en) 2010-12-28 2011-12-28 Oxide for semiconductor layer of thin-film transistor, sputtering target, and thin-film transistor
CN2011800618352A CN103270602A (zh) 2010-12-28 2011-12-28 薄膜晶体管的半导体层用氧化物及溅射靶材，以及薄膜晶体管
KR1020137019491A KR20130097809A (ko) 2010-12-28 2011-12-28 박막 트랜지스터의 반도체층용 산화물 및 스퍼터링 타깃, 및 박막 트랜지스터

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010292929 2010-12-28
JP2010-292929 2010-12-28

Publications (1)

Publication Number Publication Date
WO2012091126A1 true WO2012091126A1 (ja) 2012-07-05

Family

ID=46383213

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/080483 Ceased WO2012091126A1 (ja) 2010-12-28 2011-12-28 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ

Country Status (6)

Country Link
US (1) US20130270109A1 (ja)
JP (1) JP2012151469A (ja)
KR (1) KR20130097809A (ja)
CN (1) CN103270602A (ja)
TW (1) TWI507554B (ja)
WO (1) WO2012091126A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020532856A (ja) * 2017-08-29 2020-11-12 マイクロン テクノロジー，インク． 高バンド・ギャップ材料を含むストリング・ドライバを備えたデバイス及びシステム、並びに形成の方法
WO2023145497A1 (ja) * 2022-01-31 2023-08-03 三井金属鉱業株式会社 電界効果トランジスタ及びその製造方法並びに電界効果トランジスタ製造用スパッタリングターゲット材

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012124446A (ja) 2010-04-07 2012-06-28 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP2012033854A (ja) 2010-04-20 2012-02-16 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP5718072B2 (ja) 2010-07-30 2015-05-13 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP5651095B2 (ja) 2010-11-16 2015-01-07 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
JP5811877B2 (ja) * 2012-02-09 2015-11-11 住友電気工業株式会社 導電性酸化物およびその製造方法
WO2013168748A1 (ja) 2012-05-09 2013-11-14 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP6068232B2 (ja) 2012-05-30 2017-01-25 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
CN104335353B (zh) 2012-06-06 2017-04-05 株式会社神户制钢所 薄膜晶体管
JP6002088B2 (ja) 2012-06-06 2016-10-05 株式会社神戸製鋼所 薄膜トランジスタ
JP2014225626A (ja) 2012-08-31 2014-12-04 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP6134230B2 (ja) * 2012-08-31 2017-05-24 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP6006055B2 (ja) * 2012-09-07 2016-10-12 出光興産株式会社 スパッタリングターゲット
JP5947697B2 (ja) * 2012-10-19 2016-07-06 出光興産株式会社 スパッタリングターゲット
JP6188712B2 (ja) * 2012-11-08 2017-08-30 出光興産株式会社 スパッタリングターゲット
JP6025595B2 (ja) * 2013-02-15 2016-11-16 三菱電機株式会社 薄膜トランジスタの製造方法
US9312392B2 (en) * 2013-05-16 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015195327A (ja) * 2013-06-05 2015-11-05 株式会社半導体エネルギー研究所 半導体装置
JP2015030858A (ja) * 2013-07-31 2015-02-16 株式会社アルバック スパッタリングターゲットの製造方法
KR102120075B1 (ko) * 2013-12-30 2020-06-08 엘지디스플레이 주식회사 유기발광표시장치
KR101630028B1 (ko) * 2014-03-03 2016-06-13 부산대학교 산학협력단 Pdms 패시베이션층을 적용한 알루미늄-인듐 아연 산화물 반도체 박막트랜지스터의 제조방법 및 이에 의해 제조된 알루미늄-인듐 아연 산화물 반도체 박막트랜지스터
KR20150105527A (ko) 2014-03-06 2015-09-17 삼성디스플레이 주식회사 산화물 스퍼터링 타겟 및 이를 이용한 박막 트랜지스터
CN108352410B (zh) * 2015-11-25 2021-06-29 株式会社爱发科 薄膜晶体管、氧化物半导体膜以及溅射靶材
KR102448587B1 (ko) * 2016-03-22 2022-09-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치
JP6800405B2 (ja) * 2016-07-14 2020-12-16 東ソー株式会社 酸化物焼結体、その製造方法及びスパッタリングターゲット
US20230307549A1 (en) * 2020-08-05 2023-09-28 Mitsui Mining & Smelting Co., Ltd. Sputtering target material and oxide semiconductor
CN113735564A (zh) * 2021-08-11 2021-12-03 芜湖映日科技股份有限公司 一种Nb掺杂IZO靶胚及其制备方法
WO2023145498A1 (ja) * 2022-01-31 2023-08-03 三井金属鉱業株式会社 スパッタリングターゲット材及び酸化物半導体の製造方法
WO2023145499A1 (ja) * 2022-01-31 2023-08-03 三井金属鉱業株式会社 スパッタリングターゲット
US20250220976A1 (en) * 2022-04-15 2025-07-03 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Oxide semiconductor film, thin film transistor, sputtering target, and oxide sintered body

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010030824A (ja) * 2008-07-28 2010-02-12 Idemitsu Kosan Co Ltd 金属相含有酸化インジウム焼結体及びその製造方法
JP2010222214A (ja) * 2009-03-25 2010-10-07 Idemitsu Kosan Co Ltd 金属酸化物薄膜及びその製造方法
JP2010272663A (ja) * 2009-05-21 2010-12-02 Sony Corp 薄膜トランジスタ、表示装置、および電子機器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101514766B1 (ko) * 2001-07-17 2015-05-12 이데미쓰 고산 가부시키가이샤 스퍼터링 타겟 및 투명 도전막
JP4221940B2 (ja) * 2002-03-13 2009-02-12 ソニー株式会社 固体撮像素子及び固体撮像装置並びに撮像システム
CN101681925B (zh) * 2007-06-19 2011-11-30 三星电子株式会社 氧化物半导体及包含该氧化物半导体的薄膜晶体管
US8461583B2 (en) * 2007-12-25 2013-06-11 Idemitsu Kosan Co., Ltd. Oxide semiconductor field effect transistor and method for manufacturing the same
JP5096250B2 (ja) * 2008-07-18 2012-12-12 出光興産株式会社 酸化物焼結体の製造方法、酸化物焼結体、スパッタリングタ−ゲット、酸化物薄膜、薄膜トランジスタの製造方法及び半導体装置
JP5081959B2 (ja) * 2010-08-31 2012-11-28 Ｊｘ日鉱日石金属株式会社 酸化物焼結体及び酸化物半導体薄膜

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010030824A (ja) * 2008-07-28 2010-02-12 Idemitsu Kosan Co Ltd 金属相含有酸化インジウム焼結体及びその製造方法
JP2010222214A (ja) * 2009-03-25 2010-10-07 Idemitsu Kosan Co Ltd 金属酸化物薄膜及びその製造方法
JP2010272663A (ja) * 2009-05-21 2010-12-02 Sony Corp 薄膜トランジスタ、表示装置、および電子機器

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020532856A (ja) * 2017-08-29 2020-11-12 マイクロン テクノロジー，インク． 高バンド・ギャップ材料を含むストリング・ドライバを備えたデバイス及びシステム、並びに形成の方法
JP7097952B2 (ja) 2017-08-29 2022-07-08 マイクロン テクノロジー，インク． 高バンド・ギャップ材料を含むストリング・ドライバを備えたデバイス及びシステム、並びに形成の方法
WO2023145497A1 (ja) * 2022-01-31 2023-08-03 三井金属鉱業株式会社 電界効果トランジスタ及びその製造方法並びに電界効果トランジスタ製造用スパッタリングターゲット材
JP7364824B1 (ja) * 2022-01-31 2023-10-18 三井金属鉱業株式会社 電界効果トランジスタ及びその製造方法並びに電界効果トランジスタ製造用スパッタリングターゲット材
TWI846271B (zh) * 2022-01-31 2024-06-21 日商三井金屬鑛業股份有限公司 場效電晶體及其製造方法、以及場效電晶體製造用濺鍍靶材

Also Published As

Publication number Publication date
TWI507554B (zh) 2015-11-11
TW201243070A (en) 2012-11-01
US20130270109A1 (en) 2013-10-17
JP2012151469A (ja) 2012-08-09
KR20130097809A (ko) 2013-09-03
CN103270602A (zh) 2013-08-28

Similar Documents

Publication Publication Date Title
JP5723262B2 (ja) 薄膜トランジスタおよびスパッタリングターゲット
TWI507554B (zh) An oxide and a sputtering target for a semiconductor layer of a thin film transistor, and a thin film transistor
JP6043244B2 (ja) 薄膜トランジスタ
JP5718072B2 (ja) 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
KR101459983B1 (ko) 박막 트랜지스터의 반도체층용 산화물 및 스퍼터링 타깃 및 박막 트랜지스터
US10468535B2 (en) Oxide for semiconductor layer of thin film transistor, sputtering target, and thin film transistor
KR101407402B1 (ko) 박막 트랜지스터의 반도체층용 산화물 및 스퍼터링 타깃, 및 박막 트랜지스터
JP6018551B2 (ja) 薄膜トランジスタ
JP5977569B2 (ja) 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
JP6294428B2 (ja) 薄膜トランジスタの半導体層用酸化物の製造方法、および薄膜トランジスタの特性を向上する方法
KR102124867B1 (ko) 박막 트랜지스터의 반도체층용 산화물 및 스퍼터링 타깃 및 박막 트랜지스터
CN104335354B (zh) 薄膜晶体管的半导体层用氧化物、薄膜晶体管、显示装置及溅射靶
WO2013168748A1 (ja) 薄膜トランジスタおよび表示装置
JP5645737B2 (ja) 薄膜トランジスタ構造および表示装置
JP2013207100A (ja) 薄膜トランジスタ
JP2016026389A (ja) 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11853507

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 13994467

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 20137019491

Country of ref document: KR

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 11853507

Country of ref document: EP

Kind code of ref document: A1