WO2012017914A1 - 太陽電池の製造方法 - Google Patents

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insulating layer
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amorphous semiconductor
solar cell
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正人 重松
久保　幸一
三島　孝博
泰子 平山
大樹 橋口
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Sanyo Electric Co Ltd
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Sanyo Electric Co Ltd
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    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a method for manufacturing a solar cell.
  • the present invention relates to a method for manufacturing a back junction solar cell.
  • a so-called back junction type solar cell in which p-type and n-type semiconductor regions are formed on the back surface side of the solar cell, and no electrode is formed on the light-receiving surface side (for example, the following Patent Document 1).
  • this back junction solar cell it is not necessary to provide an electrode on the light receiving surface side. For this reason, in the back junction solar cell, the light receiving efficiency can be increased. Therefore, higher power generation efficiency can be realized.
  • the solar cell can be connected by the wiring material only on the back surface side. For this reason, a wide wiring material can be used. Therefore, the voltage drop by wiring a plurality of solar cells using the wiring material can be suppressed.
  • the back junction solar cell described in Patent Document 1 can achieve high power generation efficiency.
  • This invention is made
  • the first and second main surfaces are provided, and the first main surface is made of a first conductivity type semiconductor of either p-type or n-type.
  • a semiconductor substrate on which a semiconductor layer is formed is prepared.
  • An insulating layer is formed so as to cover part of the first semiconductor layer.
  • a portion of the first semiconductor layer that is not covered with the insulating layer is removed by etching using an etchant to expose a part of the first main surface of the semiconductor substrate.
  • the first main surface of the semiconductor substrate is cleaned using a cleaning liquid containing hydrofluoric acid.
  • a second semiconductor layer made of a semiconductor of the other conductivity type of the p-type and n-type is formed on the exposed portion of the first main surface of the semiconductor substrate.
  • An electrode is formed on each of the first and second semiconductor layers.
  • the etching rate of the etching agent with respect to the first semiconductor layer is higher than the etching rate of the insulating layer with respect to the first surface layer opposite to the first semiconductor layer, and the etching layer has a first etching rate on the first semiconductor layer side.
  • the insulating layer is formed so that the etching rate of the cleaning liquid with respect to the surface layer of 2 is lower than the etching rate with respect to the first surface layer of the insulating layer.
  • FIG. 2 is a schematic cross-sectional view taken along line II-II in FIG. It is a flowchart showing the manufacturing process of the solar cell in 1st Embodiment. It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell. It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell. It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell. It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell. It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell. It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell. It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell. It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell. It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell. It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar
  • the solar cell 1 is a back junction solar cell.
  • the solar cell 1 may be used as a solar cell module in which a plurality of solar cells 1 are connected by a wiring material. .
  • the solar cell 1 includes a semiconductor substrate 10.
  • the semiconductor substrate 10 has a light receiving surface 10a as a second main surface and a back surface 10b as a first main surface.
  • the semiconductor substrate 10 generates carriers by receiving the light 11 on the light receiving surface 10a.
  • the carriers are holes and electrons that are generated when light is absorbed by the semiconductor substrate 10.
  • the semiconductor substrate 10 is composed of a crystalline semiconductor substrate having n-type or p-type conductivity.
  • Specific examples of the crystalline semiconductor substrate include a crystalline silicon substrate such as a single crystal silicon substrate and a polycrystalline silicon substrate.
  • the semiconductor substrate can be formed of a semiconductor substrate other than a crystalline semiconductor substrate.
  • a compound semiconductor substrate made of GaAs, InP, or the like can be used in place of the semiconductor substrate 10.
  • the semiconductor substrate 10 is formed of an n-type single crystal silicon substrate will be described.
  • an i-type amorphous semiconductor layer 17i made of an intrinsic amorphous semiconductor (hereinafter, the intrinsic semiconductor is referred to as an “i-type semiconductor”) is formed.
  • the i-type amorphous semiconductor layer 17i is specifically formed of i-type amorphous silicon containing hydrogen.
  • the thickness of the i-type amorphous semiconductor layer 17i is not particularly limited as long as the thickness does not substantially contribute to power generation.
  • the thickness of the i-type amorphous semiconductor layer 17i can be, for example, about several to 250 inches.
  • amorphous semiconductor includes a microcrystalline semiconductor.
  • a microcrystalline semiconductor refers to a semiconductor in which the average particle diameter of semiconductor crystals precipitated in an amorphous semiconductor is in the range of 1 nm to 50 nm.
  • the n-type amorphous semiconductor layer 17n having the same conductivity type as that of the semiconductor substrate 10 is formed on the i-type amorphous semiconductor layer 17i.
  • the n-type amorphous semiconductor layer 17n is an amorphous semiconductor layer to which an n-type dopant is added and has an n-type conductivity type.
  • the n-type amorphous semiconductor layer 17n is made of n-type amorphous silicon containing hydrogen.
  • the thickness of the n-type amorphous semiconductor layer 17n is not particularly limited. The thickness of the n-type amorphous semiconductor layer 17n can be, for example, about 20 to 500 mm.
  • an insulating layer 16 having both a function as an antireflection film and a function as a protective film is formed on the n-type amorphous semiconductor layer 17n.
  • the insulating layer 16 can be formed of, for example, silicon oxide, silicon nitride, silicon oxynitride, or the like.
  • the thickness of the insulating layer 16 can be appropriately set according to the antireflection characteristics of the antireflection film to be applied.
  • the thickness of the insulating layer 16 can be set to, for example, about 80 nm to 1 ⁇ m.
  • the stacked structure of the i-type amorphous semiconductor layer 17i, the n-type amorphous semiconductor layer 17n, and the insulating layer 16 has a function as a passivation layer of the semiconductor substrate 10 and a function as an antireflection film.
  • an IN stacked body 12 and an IP stacked body 13 are formed on the back surface 10b of the semiconductor substrate 10. As shown in FIG. 1, each of the IN laminated body 12 and the IP laminated body 13 is formed in a comb-tooth shape. The IN stacked body 12 and the IP stacked body 13 are formed so as to be inserted into each other. For this reason, the IN stacked bodies 12 and the IP stacked bodies 13 are alternately arranged along the direction x perpendicular to the intersecting width direction y on the back surface 10b. The adjacent IN stacked body 12 and the IP stacked body 13 are in contact with each other in the direction x. In other words, in the present embodiment, the entire back surface 10 b is covered with the IN stacked body 12 and the IP stacked body 13.
  • Each of the width W1 (see FIG. 2) of the IN stacked body 12 and the interval W2 between the IN stacked bodies 12 in the direction x can be set to about 100 ⁇ m to 1.5 mm, for example.
  • the width W1 and the interval W2 may be equal to each other or may be different.
  • the IN stacked body 12 includes an i-type amorphous semiconductor layer 12i formed on the back surface 10b and an n-type amorphous semiconductor layer 12n formed on the i-type amorphous semiconductor layer 12i. It is comprised by the laminated body. Similar to the i-type amorphous semiconductor layer 17i, the i-type amorphous semiconductor layer 12i is made of i-type amorphous silicon containing hydrogen.
  • the thickness of the i-type amorphous semiconductor layer 12i is not particularly limited as long as the thickness does not substantially contribute to power generation. The thickness of the i-type amorphous semiconductor layer 12i can be, for example, about several to 250 inches.
  • the n-type amorphous semiconductor layer 12n is doped with an n-type dopant similarly to the n-type amorphous semiconductor layer 17n, and has an n-type conductivity type as with the semiconductor substrate 10.
  • the n-type amorphous semiconductor layer 12n is made of n-type amorphous silicon containing hydrogen.
  • the thickness of the n-type amorphous semiconductor layer 12n is not particularly limited. The thickness of the n-type amorphous semiconductor layer 12n can be, for example, about 20 to 500 mm.
  • the insulating layer 18 is formed on both ends excluding the central portion in the direction x of the IN laminate 12.
  • the central portion in the direction x of the IN stacked body 12 is exposed from the insulating layer 18.
  • the width W3 in the direction x of the insulating layer 18 is not particularly limited, and can be, for example, about 1/3 of the width W1.
  • the interval W4 in the direction x between the insulating layers 18 is not particularly limited, and can be, for example, about 3 of the width W1.
  • the insulating layer 18 is made of silicon nitride.
  • the material of the insulating layer 18 is not particularly limited.
  • the insulating layer 18 may be formed of, for example, silicon oxide, silicon oxynitride, or the like.
  • the insulating layer 18 may contain hydrogen.
  • the IP laminate 13 is formed on the portion of the back surface 10b exposed from the IN laminate 12 and the end of the insulating layer 18. For this reason, both end portions of the IP stacked body 13 overlap with the IN stacked body 12 in the height direction z.
  • the IP stacked body 13 includes an i-type amorphous semiconductor layer 13i formed on the back surface 10b and a p-type amorphous semiconductor layer 13p formed on the i-type amorphous semiconductor layer 13i. It is comprised by the laminated body.
  • the i-type amorphous semiconductor layer 13i is made of i-type amorphous silicon containing hydrogen.
  • the thickness of the i-type amorphous semiconductor layer 13i is not particularly limited as long as the thickness does not substantially contribute to power generation.
  • the thickness of the i-type amorphous semiconductor layer 13i can be, for example, about several to 250 inches.
  • the p-type amorphous semiconductor layer 13p is an amorphous semiconductor layer having a p-type conductivity type, to which a p-type dopant is added.
  • the p-type amorphous semiconductor layer 13p is made of p-type amorphous silicon containing hydrogen.
  • the thickness of the p-type amorphous semiconductor layer 13p is not particularly limited. The thickness of the p-type amorphous semiconductor layer 13p can be, for example, about 20 to 500 mm.
  • the i-type amorphous semiconductor layer 13i having a thickness that does not substantially contribute to power generation is provided between the crystalline semiconductor substrate 10 and the p-type amorphous semiconductor layer 13p.
  • Structure is constructed.
  • each of the amorphous semiconductor layers 17, 12, and 13 contains hydrogen.
  • An n-side electrode 14 for collecting electrons is formed on the n-type amorphous semiconductor layer 12n.
  • a p-side electrode 15 that collects holes is formed on the p-type amorphous semiconductor layer 13p.
  • the p-side electrode 15 and the n-side electrode 14 are electrically insulated.
  • the interval W5 between the n-side electrode 14 and the p-side electrode 15 on the insulating layer 18 can be set to about 1/3 of the width W3, for example.
  • each of the IN laminate 12 and the IP laminate 13 is formed in a comb shape.
  • each of the n-side electrode 14 and the p-side electrode 15 is formed in a comb shape including a bus bar and a plurality of fingers.
  • each of the n-side electrode 14 and the p-side electrode 15 is composed of only a plurality of fingers, and may be a so-called bus bar-less electrode that does not have a bus bar.
  • Each of the n-side electrode 14 and the p-side electrode 15 is not particularly limited as long as it can collect carriers.
  • each of the n-side electrode 14 and the p-side electrode 15 is formed by a laminated body of first to fourth conductive layers 19a to 19d.
  • the first conductive layer 19a can be formed by, for example, TCO (Transparent Conductive Oxide) such as ITO (Indium Tin Oxide). Specifically, in the present embodiment, the first conductive layer 19a is made of ITO. The thickness of the first conductive layer 19a can be about 50 to 100 nm, for example.
  • the second to fourth conductive layers 19b to 19d can be formed of a metal or alloy such as Cu, for example. Specifically, in the present embodiment, each of the second and third conductive layers 19b and 19c is formed of Cu.
  • the fourth conductive layer 19d is made of Sn.
  • the thicknesses of the second to fourth conductive layers 19b to 19d can be, for example, about 50 nm to 1 ⁇ m, about 10 ⁇ m to 20 ⁇ m, and about 1 ⁇ m to 5 ⁇ m, respectively.
  • the formation method of the first to fourth conductive layers 19a to 19d is not particularly limited, and can be formed by a thin film formation method such as a sputtering method or a CVD method, a plating method, or the like.
  • the first and second conductive layers 19a and 19b are films formed by a thin film forming method
  • the third and fourth conductive layers 19c and 19d are formed by a plating method. It is a membrane.
  • a semiconductor substrate 10 (see FIGS. 4 and 2) is prepared.
  • the light receiving surface 10a and the back surface 10b of the semiconductor substrate 10 are cleaned.
  • the semiconductor substrate 10 can be cleaned using, for example, an HF aqueous solution.
  • a texture structure is formed on the light receiving surface 10a.
  • step S2 the i-type amorphous semiconductor layer 17i and the n-type amorphous semiconductor layer 17n are formed on the light receiving surface 10a of the semiconductor substrate 10, and the i-type amorphous semiconductor is formed on the back surface 10b.
  • the formation method of i-type amorphous semiconductor layers 17i and 21 and n-type amorphous semiconductor layers 17n and 22 is not particularly limited.
  • Each of the i-type amorphous semiconductor layers 17i and 21 and the n-type amorphous semiconductor layers 17n and 22 can be formed by, for example, a CVD (Chemical Vapor Deposition) method such as a plasma CVD method.
  • CVD Chemical Vapor Deposition
  • step S3 the insulating layer 16 is formed on the n-type amorphous semiconductor layer 17n, and the insulating layer 23 is formed on the n-type amorphous semiconductor layer 22.
  • the insulating layer 16 is formed so as to cover substantially the entire n-type amorphous semiconductor layer 17n, while the insulating layer 23 is formed by using, for example, a metal mask and the n-type amorphous semiconductor layer 22. It forms so that a part of may be covered.
  • the insulating layer 23 may be formed by etching a part of the insulating layer formed so as to cover substantially the entire n-type amorphous semiconductor layer 22.
  • the insulating layer 23 a stacked body of the first insulating layer 23a and the second insulating layer 23b is formed.
  • the first and second insulating layers 23a and 23b are formed so that the ratio of Si and N (Si / N) is smaller in the second insulating layer 23b than in the first insulating layer 23a. Therefore, the Si / N in the first surface layer 23A on the opposite side of the insulating layer 23 from the n-type amorphous semiconductor layer 22 is the second surface layer 23B on the n-type amorphous semiconductor layer 22 side of the insulating layer 23.
  • the first insulating layer 23a has a refractive index of 2.1 to 2.3
  • the second insulating layer 23b has a refractive index of 1.9 to 2.1. It is preferable to form the second insulating layers 23a and 23b.
  • the Si / N control in the first and second insulating layers 23a and 23b is performed, for example, by forming the first and second insulating layers 23a and 23b by a CVD method such as a plasma CVD (Chemical Vapor Deposition) method.
  • a CVD method such as a plasma CVD (Chemical Vapor Deposition) method.
  • it can carry out by adjusting the ratio of N source gas to supply and Si source gas.
  • a SiH 4 gas, and providing the NH 3 gas as the N source gas forming a thin film by the CVD method by adjusting the flow rate ratio of SiH 4 gas and NH 3 gas , Si / N can be controlled.
  • step S4 using the insulating layer 23 as a mask, the i-type amorphous semiconductor layer 21 and the n-type amorphous semiconductor layer 22 are etched using an alkaline etchant containing NaOH, KOH, or the like. As a result, portions of the i-type amorphous semiconductor layer 21 and the n-type amorphous semiconductor layer 22 other than the portions covered with the insulating layer 23 are removed. As a result, a portion of the back surface 10b where the insulating layer 23 is not located above is exposed, and the i-type amorphous semiconductor layer 12i and the n-type amorphous semiconductor layer 12n (see FIG. 2).
  • step S5 the back surface 10b of the semiconductor substrate 10 is cleaned using a cleaning solution containing hydrofluoric acid.
  • the first and second insulating layers 23a and 23b have a Si / N ratio (Si / N), and the second insulating layer 23b has a higher ratio than the first insulating layer 23a.
  • the etching rate with respect to the n-type amorphous semiconductor layer 22 of the alkaline etching liquid containing NaOH, KOH, etc. used in step S4 is higher than the etching rate with respect to the insulating layer 23b. Therefore, in step S4, the second insulating layer 23b remains and the portions of the n-type amorphous semiconductor layer 22 and the i-type amorphous semiconductor layer 21 that are covered with the insulating layer 23 are preferably protected. Can do.
  • the second insulating layer 23b is etched at a high etching rate by the cleaning liquid containing hydrofluoric acid used in step S5. For this reason, as shown in FIG. 7, in step S5, the second insulating layer 23b disappears. However, the etching rate of the cleaning liquid with respect to the first insulating layer 23a having a large Si / N is lower than the etching rate of the cleaning liquid with respect to the second insulating layer 23b, and the first insulating layer 23a has a cleaning liquid containing hydrofluoric acid. Difficult to dissolve in. Therefore, the first insulating layer 23a is not easily lost in step S5.
  • the etching rate for the n-type amorphous semiconductor layer 22 is one of the etching rates for the insulating layer 23b. It is preferably 1 time or more, more preferably 5 times or more, and even more preferably 10 times or more.
  • the etching rate of the cleaning liquid used in step S5 for the first insulating layer 23a is preferably 5 times or more, more preferably 10 times or more the etching rate for the second insulating layer 23b.
  • step S6 the i-type amorphous semiconductor layer 24 and the p-type amorphous semiconductor layer 25 are sequentially formed in this order so as to cover the back surface 10b.
  • the semiconductor substrate 10 and the i-type amorphous semiconductor layer 24 can be suitably bonded. Therefore, high photoelectric conversion efficiency can be obtained.
  • the formation method of the amorphous semiconductor layers 24 and 25 is not particularly limited.
  • the amorphous semiconductor layers 24 and 25 can be formed by a thin film forming method such as a sputtering method or a CVD method.
  • step S7 a part of the portion of the amorphous semiconductor layers 24 and 25 located on the first insulating layer 23a is etched. Thereby, the i-type amorphous semiconductor layer 13i and the p-type amorphous semiconductor layer 13p are formed from the amorphous semiconductor layers 24 and 25.
  • an etching agent whose etching rate for the amorphous semiconductor layers 24 and 25 is larger than that for the first insulating layer 23a is used. Therefore, among the first insulating layer 23a and the amorphous semiconductor layers 24 and 25, the amorphous semiconductor layers 24 and 25 are selectively etched.
  • the first etching agent has an etching rate for the amorphous semiconductor layers 24 and 25 of 1.1 times or more, preferably 1.5 times or more, more preferably 2 times or more of the etching rate for the first insulating layer 23a.
  • a certain etching agent is preferable.
  • the first etchant etches the amorphous semiconductor layers 24 and 25 but does not substantially etch the first insulating layer 23a.
  • the first etching agent when the amorphous semiconductor layers 24 and 25 are made of silicon and the first insulating layer 23a is made of silicon oxide, silicon nitride, or silicon oxynitride, for example, examples include an aqueous NaOH solution containing NaOH, an alkaline aqueous solution such as a KOH aqueous solution containing KOH, and TMAH (tetramethylammonium hydroxide).
  • the first etching agent is not necessarily a liquid, that is, an etching solution.
  • the first etchant may be a gas, for example. Specific examples of the etching gas preferably used as the first etching agent include Cl 2 gas, CF 4 gas, SF 6 gas, HBr gas, and the like.
  • the “etching agent” includes a pasty etching paste and an etching ink having a viscosity adjusted.
  • the first insulating layer 23a is etched in step S8. Specifically, the first insulating layer 23a is formed on the amorphous semiconductor layers 13i and 13p including the amorphous semiconductor layers 24 and 25 partially removed by the etching in step S7 using an etchant. The exposed part is removed by etching. Thereby, the n-type amorphous semiconductor layer 12n is exposed and the insulating layer 18 is formed from the first insulating layer 23a.
  • a second etching agent having an etching rate for the first insulating layer 23a larger than that for the amorphous semiconductor layers 24 and 25 is used. Therefore, the first insulating layer 23a is selectively etched out of the first insulating layer 23a and the amorphous semiconductor layers 24 and 25.
  • the second etching agent has an etching rate of 10 times or more, preferably 15 times or more, more preferably 20 times or more, more preferably 100 times that of the first insulating layer 23a with respect to the amorphous semiconductor layers 24 and 25. It is preferable that the etching agent is twice or more. Furthermore, it is preferable that the second etching agent is one that etches the first insulating layer 23a but does not substantially etch the amorphous semiconductor layers 24 and 25.
  • the second etching agent when the amorphous semiconductor layers 24 and 25 are made of silicon and the first insulating layer 23a is made of silicon oxide, silicon nitride, or silicon oxynitride, for example, examples thereof include an HF aqueous solution containing HF and an NH 4 F aqueous solution.
  • the second etching agent is not necessarily a liquid, that is, an etching solution, like the first etching agent.
  • the second etchant may be a gas, for example. Specific examples of the etching gas preferably used as the second etching agent include CF 4 gas and CHF 3 gas.
  • step S9 by performing an electrode forming step of forming the n-side electrode 14 and the p-side electrode 15 on the n-type amorphous semiconductor layer 12n and the p-type amorphous semiconductor layer 13p, respectively, The battery 1 can be completed.
  • the amorphous semiconductor layer 13p has a function of forming a HIT junction with the semiconductor substrate 10 and a function as a mask layer for forming a contact hole in the insulating layer 18.
  • the semiconductor layer for forming the HIT junction with the semiconductor substrate 10 and the mask layer for forming the contact hole are formed in the same process. For this reason, manufacturing time can be shortened.
  • the formation method of the n-side electrode 14 and the p-side electrode 15 can be appropriately selected according to the material of the electrode. Specifically, in the present embodiment, the n-side electrode 14 and the p-side electrode 15 are formed as follows.
  • a conductive layer 26 made of TCO and a conductive layer 27 made of a metal or alloy such as Cu are formed in this order by a CVD (Chemical Vapor Deposition) method such as a plasma CVD method or a thin film forming method such as a sputtering method. .
  • CVD Chemical Vapor Deposition
  • the portions of the conductive layers 26 and 27 located on the insulating layer 18 are divided. Thereby, the first and second conductive layers 19a, 19b are formed from the conductive layers 26, 27.
  • the conductive layers 26 and 27 can be divided by, for example, a photolithography method.
  • Cu is formed by electrolytic plating.
  • the third conductive layer 19c and the fourth conductive layer 19d made of Sn the n-side electrode 14 and the p-side electrode 15 shown in FIG. 2 can be completed.
  • the insulating layer located on the semiconductor layer formed on the back surface of the semiconductor substrate is integrally formed of silicon nitride having substantially constant Si / N.
  • the insulating film easily dissolves in either an alkaline etching solution for etching the semiconductor layer or a cleaning solution containing hydrofluoric acid.
  • the insulating film disappears in the etching process of the semiconductor layer, and the semiconductor layer may not be appropriately patterned.
  • the insulating film is easily dissolved in the cleaning liquid containing hydrofluoric acid, the insulating film disappears in the cleaning process of the back surface of the semiconductor substrate.
  • the etching rate of the etching solution used in step S4 with respect to the n-type amorphous semiconductor layer 22 is higher than the etching rate with respect to the second insulating layer 23b.
  • the etching rate of the cleaning liquid for the first insulating layer 23a is lower than the etching rate of the cleaning liquid for the second insulating layer 23b. Therefore, etching of the n-type amorphous semiconductor layer 22 and cleaning of the back surface 10b can be suitably performed.
  • the second insulating layer 23b remains even after the etching process in step S4 and the cleaning process in step S5 are performed. For this reason, it is possible to form the n-side electrode 14 and the p-side electrode 15 at a narrow pitch with high positional accuracy using the second insulating layer 23b. Therefore, the solar cell 1 having improved power generation efficiency can be manufactured.
  • the entire back surface 10b is covered with the n-type amorphous semiconductor layer 12n or the p-type amorphous semiconductor layer 13p, higher photoelectric conversion efficiency can be realized.
  • the insulating layer 23 is formed of silicon nitride. For this reason, the insulating layer 18 formed from the insulating layer 23 has a high gas barrier property. Therefore, the solar cell 1 excellent in weather resistance can be manufactured.
  • the insulating layer 18 is formed on the n-type amorphous semiconductor layer 12n out of the n-type amorphous semiconductor layer 12n and the p-type amorphous semiconductor layer 13p.
  • the semiconductor layer located under the insulating layer 18 is the n-type amorphous semiconductor layer 12n.
  • the p-side electrode 15 is formed on substantially the entire p-type amorphous semiconductor layer 13p. For this reason, holes that are minority carriers are easily collected by the p-side electrode 15. Therefore, the photoelectric conversion efficiency of the obtained solar cell 1 can be further increased.
  • the semiconductor substrate has a p-type conductivity type, minority carriers become electrons, and thus the first semiconductor layer located under the insulating layer is preferably formed of a p-type semiconductor.
  • the p-type non-conductive layer is formed such that substantially the entire back surface 10b of the semiconductor substrate 10 made of a crystalline semiconductor is covered with the n-type amorphous semiconductor layer 12n and the p-type amorphous semiconductor layer 13p.
  • a crystalline semiconductor layer 13p is formed.
  • the back surface 10b of the semiconductor substrate 10 made of a crystalline semiconductor is not substantially exposed. Therefore, holes that are minority carriers on the back surface 10b of the semiconductor substrate 10 are difficult to recombine. Therefore, the photoelectric conversion efficiency of the obtained solar cell 1 can be further increased.
  • the third and fourth conductive layers 19c and 19d are formed by plating. Therefore, for example, the electrodes can be divided easily and in a shorter time than when the first to fourth conductive layers 19a to 19d are all formed and then divided into the n-side electrode 14 and the p-side electrode 15. it can.
  • the n-type amorphous semiconductor layer 12n and the p-type are separated when the first and second conductive layers 19a and 19b are divided.
  • the amorphous semiconductor layer 13p is not easily damaged.
  • the n-type amorphous semiconductor layer 12n and the p-type amorphous semiconductor layer 13p are insulated so that substantially the whole is covered with the insulating layer 18, the n-side electrode 14, and the p-side electrode 15.
  • the layer 18, the n-side electrode 14, and the p-side electrode 15 are formed. Therefore, according to the manufacturing method of the present embodiment, it is possible to manufacture the solar cell 1 that is more excellent in gas barrier properties and weather resistance.
  • the insulating layer 23 is configured by a stacked body of the first and second insulating layers 23a and 23b having different Si / N has been described.
  • the present invention is not limited to this configuration.
  • the insulating layer 23 may be formed of a single silicon nitride layer in which Si / N gradually increases from the first surface layer 23A side toward the second surface layer 23B side.
  • Such an insulating layer 23 can be formed, for example, by gradually changing the flow rate ratio of SiH 4 gas and NH 3 gas when forming the insulating layer 23 by the CVD method.
  • third conductive layer 19d ... fourth conductive layer 21 ... i-type amorphous semiconductor layer 22 ... n-type amorphous semiconductor layer 23 ... insulating layer 23a ... first insulating layer 23b ... second insulating layer 23A ... first surface layer 23B ... second surface layer 24 ... i-type amorphous semiconductor layer 25 ... p-type amorphous semiconductor layers 26, 27 ... conductive layer

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Abstract

【課題】向上した発電効率を有する太陽電池を製造し得る方法を提供する。 【解決手段】エッチング剤を用いて第１の半導体層２２の絶縁層２３により覆われていない部分をエッチングすることにより除去し、半導体基板１０の第１の主面１０ｂの一部を露出させる。フッ酸を含む洗浄液を用いて半導体基板１０の第１の主面１０ｂを洗浄する。エッチング剤の第１の半導体層２２に対するエッチング速度が、絶縁層２３の第１の半導体層２２とは反対側の第１の表層２３Ａに対するエッチング速度よりも高く、かつ、絶縁層２３の第１の半導体層２２側の第２の表層２３Ｂに対する洗浄液のエッチング速度が、絶縁層２３の第１の表層２３Ａに対するエッチング速度よりも低くなるように絶縁層２３を形成する。

Description

太陽電池の製造方法
　本発明は、太陽電池の製造方法に関する。特に、本発明は、裏面接合型の太陽電池の製造方法に関する。
　従来、太陽電池の裏面側にｐ型及びｎ型の半導体領域が形成されており、受光面側には電極が形成されていない所謂裏面接合型の太陽電池が知られている（例えば、下記の特許文献１）。この裏面接合型の太陽電池では、受光面側に電極を設ける必要がない。このため、裏面接合型の太陽電池では、光の受光効率を高めることができる。従って、より高い発電効率を実現し得る。また、配線材による太陽電池の接続を裏面側のみで行える。このため、幅の広い配線材を用いることができる。従って、複数の太陽電池を、配線材を用いて配線することによる電圧降下を抑制することができる。
特開２００５－１０１２４０号公報
　上述のように、特許文献１に記載の裏面接合型の太陽電池では、高い発電効率を実現することができる。しかしながら、太陽電池の発電効率をさらに改善したいという要望がある。
　本発明は、係る点に鑑みてなされたものであり、向上した発電効率を有する太陽電池を製造し得る方法を提供することにある。
　本発明に係る太陽電池の製造方法では、第１及び第２の主面を有し、第１の主面の上にｐ型及びｎ型のうちの一方の導電型の半導体からなる第１の半導体層が形成されている半導体基板を用意する。第１の半導体層の一部を覆うように絶縁層を形成する。エッチング剤を用いて第１の半導体層の絶縁層により覆われていない部分をエッチングすることにより除去し、半導体基板の第１の主面の一部を露出させる。フッ酸を含む洗浄液を用いて半導体基板の第１の主面を洗浄する。半導体基板の第１の主面の露出している部分の上に、ｐ型及びｎ型のうちの他方の導電型の半導体からなる第２の半導体層を形成する。第１及び第２の半導体層のそれぞれの上に電極を形成する。エッチング剤の第１の半導体層に対するエッチング速度が、絶縁層の第１の半導体層とは反対側の第１の表層に対するエッチング速度よりも高く、かつ、絶縁層の第１の半導体層側の第２の表層に対する洗浄液のエッチング速度が、絶縁層の第１の表層に対するエッチング速度よりも低くなるように絶縁層を形成する。
　本発明によれば、向上した発電効率を有する太陽電池を製造し得る方法を提供することができる。
第１の実施形態における太陽電池の略図的平面図である。 図１の線ＩＩ－ＩＩにおける略図的断面図である。 第１の実施形態における太陽電池の製造工程を表すフローチャートである。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。
　以下、本発明の好ましい実施形態の一例について説明する。但し、下記の実施形態は、単なる一例である。本発明は、下記の実施形態に何ら限定されない。
　また、実施形態等において参照する各図面において、実質的に同一の機能を有する部材は同一の符号で参照することとする。また、実施形態等において参照する図面は、模式的に記載されたものであり、図面に描画された物体の寸法の比率などは、現実の物体の寸法の比率などとは異なる場合がある。図面相互間においても、物体の寸法比率等が異なる場合がある。具体的な物体の寸法比率等は、以下の説明を参酌して判断されるべきである。
　《第１の実施形態》
　（太陽電池１の構成）
　まず、本実施形態において製造される太陽電池１の構成について、図１及び図２を参照しながら詳細に説明する。
　太陽電池１は、裏面接合型の太陽電池である。なお、本実施形態の太陽電池１単体では、十分に大きな出力が得られない場合は、太陽電池１は、複数の太陽電池１が配線材により接続された太陽電池モジュールとして利用されることもある。
　図２に示すように、太陽電池１は、半導体基板１０を備えている。半導体基板１０は、第２の主面としての受光面１０ａと、第１の主面としての裏面１０ｂとを有する。半導体基板１０は、受光面１０ａにおいて、光１１を受光することによってキャリアを生成する。ここで、キャリアとは、光が半導体基板１０に吸収されることにより生成される正孔及び電子のことである。
　半導体基板１０は、ｎ型またはｐ型の導電型を有する結晶性半導体基板により構成されている。結晶性半導体基板の具体例としては、例えば、単結晶シリコン基板、多結晶シリコン基板などの結晶シリコン基板が挙げられる。
　なお、半導体基板を結晶性半導体基板以外の半導体基板により構成することができる。例えば、ＧａＡｓやＩｎＰなどからなる化合物半導体基板を半導体基板１０に替えて用いることができる。以下、本実施形態では、半導体基板１０がｎ型の単結晶シリコン基板により構成されている例について説明する。
　半導体基板１０の受光面１０ａの上には、真性な非晶質半導体（以下、真性な半導体を「ｉ型半導体」とする。）からなるｉ型非晶質半導体層１７ｉが形成されている。本実施形態においては、ｉ型非晶質半導体層１７ｉは、具体的には、水素を含むｉ型のアモルファスシリコンにより形成されている。ｉ型非晶質半導体層１７ｉの厚みは、発電に実質的に寄与しない程度の厚みである限りにおいて特に限定されない。ｉ型非晶質半導体層１７ｉの厚みは、例えば、数Å～２５０Å程度とすることができる。
　なお、本発明において、「非晶質半導体」には、微結晶半導体を含むものとする。微結晶半導体とは、非晶質半導体中に析出している半導体結晶の平均粒子径が１ｎｍ～５０ｎｍの範囲内にある半導体をいう。
　ｉ型非晶質半導体層１７ｉの上には、半導体基板１０と同じ導電型を有するｎ型非晶質半導体層１７ｎが形成されている。ｎ型非晶質半導体層１７ｎは、ｎ型のドーパントが添加されており、ｎ型の導電型を有する非晶質半導体層である。具体的には、本実施形態では、ｎ型非晶質半導体層１７ｎは、水素を含むｎ型アモルファスシリコンからなる。ｎ型非晶質半導体層１７ｎの厚みは、特に限定されない。ｎ型非晶質半導体層１７ｎの厚みは、例えば、２０Å～５００Å程度とすることができる。
　ｎ型非晶質半導体層１７ｎの上には、反射防止膜としての機能と保護膜としての機能とを兼ね備えた絶縁層１６が形成されている。絶縁層１６は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンなどにより形成することができる。絶縁層１６の厚みは、付与しようとする反射防止膜の反射防止特性などに応じて適宜設定することができる。絶縁層１６の厚みは、例えば８０ｎｍ～１μｍ程度とすることができる。上記のｉ型非晶質半導体層１７ｉ、ｎ型非晶質半導体層１７ｎ及び絶縁層１６の積層構造は、半導体基板１０のパッシベーション層としての機能及び反射防止膜としての機能を有する。
　半導体基板１０の裏面１０ｂの上には、ＩＮ積層体１２とＩＰ積層体１３とが形成されている。図１に示すように、ＩＮ積層体１２とＩＰ積層体１３とのそれぞれは、くし歯状に形成されている。ＩＮ積層体１２とＩＰ積層体１３とは互いに間挿し合うように形成されている。このため、裏面１０ｂ上において、ＩＮ積層体１２とＩＰ積層体１３とは、交差幅方向ｙに垂直な方向ｘに沿って交互に配列されている。方向ｘにおいて隣り合うＩＮ積層体１２とＩＰ積層体１３とは接触している。すなわち、本実施形態では、ＩＮ積層体１２とＩＰ積層体１３とによって、裏面１０ｂの実質的に全体が被覆されている。なお、ＩＮ積層体１２の幅Ｗ１（図２を参照）と、方向ｘにおけるＩＮ積層体１２の間隔Ｗ２とのそれぞれは、例えば、１００μｍ～１．５ｍｍ程度とすることができる。幅Ｗ１と間隔Ｗ２とは、互いに等しくてもよいし、異なっていてもよい。
　ＩＮ積層体１２は、裏面１０ｂの上に形成されているｉ型非晶質半導体層１２ｉと、ｉ型非晶質半導体層１２ｉの上に形成されているｎ型非晶質半導体層１２ｎとの積層体により構成されている。ｉ型非晶質半導体層１２ｉは、上記ｉ型非晶質半導体層１７ｉと同様に、水素を含むｉ型アモルファスシリコンからなる。ｉ型非晶質半導体層１２ｉの厚みは、発電に実質的に寄与しない程度の厚みである限りにおいて特に限定されない。ｉ型非晶質半導体層１２ｉの厚みは、例えば、数Å～２５０Å程度とすることができる。
　ｎ型非晶質半導体層１２ｎは、上記ｎ型非晶質半導体層１７ｎと同様に、ｎ型のドーパントが添加されており、半導体基板１０と同様に、ｎ型の導電型を有する。具体的には、本実施形態では、ｎ型非晶質半導体層１２ｎは、水素を含むｎ型アモルファスシリコンからなる。ｎ型非晶質半導体層１２ｎの厚みは、特に限定されない。ｎ型非晶質半導体層１２ｎの厚みは、例えば、２０Å～５００Å程度とすることができる。
　ＩＮ積層体１２の方向ｘにおける中央部を除く両端部の上には、絶縁層１８が形成されている。ＩＮ積層体１２の方向ｘにおける中央部は、絶縁層１８から露出している。絶縁層１８の方向ｘにおける幅Ｗ３は特に限定されず、例えば、幅Ｗ１の約１／３程度とすることができる。また、絶縁層１８間の方向ｘにおける間隔Ｗ４も特に限定されず、例えば、幅Ｗ１の約１／３程度とすることができる。
　本実施形態では、絶縁層１８は、窒化シリコンにより形成されている。もっとも、絶縁層１８の材質は、特に限定されない。絶縁層１８は、例えば、酸化シリコン、酸窒化シリコンなどにより形成してもよい。また、絶縁層１８は、水素を含んでいてもよい。
　ＩＰ積層体１３は、裏面１０ｂのＩＮ積層体１２から露出した部分と、絶縁層１８の端部との上に形成されている。このため、ＩＰ積層体１３の両端部は、ＩＮ積層体１２と高さ方向ｚにおいて重なっている。
　ＩＰ積層体１３は、裏面１０ｂの上に形成されているｉ型非晶質半導体層１３ｉと、ｉ型非晶質半導体層１３ｉの上に形成されているｐ型非晶質半導体層１３ｐとの積層体により構成されている。
　ｉ型非晶質半導体層１３ｉは、水素を含むｉ型アモルファスシリコンからなる。ｉ型非晶質半導体層１３ｉの厚みは、発電に実質的に寄与しない程度の厚みである限りにおいて特に限定されない。ｉ型非晶質半導体層１３ｉの厚みは、例えば、数Å～２５０Å程度とすることができる。
　ｐ型非晶質半導体層１３ｐは、ｐ型のドーパントが添加されており、ｐ型の導電型を有する非晶質半導体層である。具体的には、本実施形態では、ｐ型非晶質半導体層１３ｐは、水素を含むｐ型のアモルファスシリコンからなる。ｐ型非晶質半導体層１３ｐの厚みは、特に限定されない。ｐ型非晶質半導体層１３ｐの厚みは、例えば、２０Å～５００Å程度とすることができる。
　このように、本実施形態では、結晶性の半導体基板１０とｐ型非晶質半導体層１３ｐとの間に、実質的に発電に寄与しない程度の厚みのｉ型非晶質半導体層１３ｉが設けられた構造が構成されている。本実施形態のような構造を採用することにより、半導体基板１０とＩＮ積層体１２及びＩＰ積層体１３との接合界面における小数キャリアの再結合を抑制することができる。その結果、光電変換効率の向上を図ることができる。
　なお、非晶質半導体層１７、１２、１３のそれぞれは水素を含むものであることが好ましい。
　ｎ型非晶質半導体層１２ｎの上には、電子を収集するｎ側電極１４が形成されている。一方、ｐ型非晶質半導体層１３ｐの上には、正孔を収集するｐ側電極１５が形成されている。ｐ側電極１５とｎ側電極１４とは、電気的に絶縁されている。なお、絶縁層１８の上におけるｎ側電極１４とｐ側電極１５との間の間隔Ｗ５は、例えば、幅Ｗ３の１／３程度とすることができる。
　上述の通り、本実施形態では、ＩＮ積層体１２とＩＰ積層体１３とのそれぞれはくし歯状に形成されている。このため、ｎ側電極１４及びｐ側電極１５のそれぞれは、バスバー及び複数のフィンガーを含むくし歯状に形成されている。もっとも、ｎ側電極１４及びｐ側電極１５のそれぞれは、複数のフィンガーのみにより構成されており、バスバーを有さない所謂バスバーレス型の電極であってもよい。
　ｎ側電極１４及びｐ側電極１５のそれぞれは、キャリアを収集できるものである限りにおいて特に限定されない。本実施形態においては、ｎ側電極１４とｐ側電極１５とのそれぞれは、第１～第４の導電層１９ａ～１９ｄの積層体により形成されている。
　第１の導電層１９ａは、例えば、ＩＴＯ（インジウム錫酸化物）などのＴＣＯ（Ｔｒａｎｓｐａｒｅｎｔ　Ｃｏｎｄｕｃｔｉｖｅ　Ｏｘｉｄｅ）等により形成することができる。具体的には、本実施形態では、第１の導電層１９ａは、ＩＴＯにより形成されている。第１の導電層１９ａの厚みは、例えば、５０～１００ｎｍ程度とすることができる。
　第２～第４の導電層１９ｂ～１９ｄは、例えばＣｕなどの金属や合金により形成することができる。具体的には、本実施形態では、第２及び第３の導電層１９ｂ、１９ｃのそれぞれは、Ｃｕにより形成されている。第４の導電層１９ｄは、Ｓｎにより形成されている。第２～第４の導電層１９ｂ～１９ｄの厚みは、それぞれ、例えば、５０ｎｍ～１μｍ程度、１０μｍ～２０μｍ程度、１μｍ～５μｍ程度とすることができる。
　なお、第１～第４の導電層１９ａ～１９ｄの形成方法は特に限定されず、例えば、スパッタリング法やＣＶＤ法などの薄膜形成方法やめっき法などにより形成することができる。具体的には、本実施形態では、第１及び第２の導電層１９ａ、１９ｂが薄膜形成法により形成された膜で、第３及び第４の導電層１９ｃ、１９ｄがめっき法により形成された膜である。
　次に、図３～図１２を主として参照しながら、本実施形態の太陽電池１の製造方法について説明する。
　まず、半導体基板１０（図４及び図２を参照）を用意する。次に、図３に示すように、ステップＳ１において、半導体基板１０の受光面１０ａ及び裏面１０ｂの洗浄を行う。半導体基板１０の洗浄は、例えば、ＨＦ水溶液などを用いて行うことができる。なお、このステップＳ１において、受光面１０ａにテクスチャ構造を形成する。
　次に、ステップＳ２において、半導体基板１０の受光面１０ａの上にｉ型非晶質半導体層１７ｉとｎ型非晶質半導体層１７ｎとを形成すると共に、裏面１０ｂの上にｉ型非晶質半導体層２１とｎ型非晶質半導体層２２とを形成する。ｉ型非晶質半導体層１７ｉ，２１及びｎ型非晶質半導体層１７ｎ，２２のそれぞれの形成方法は、特に限定されない。ｉ型非晶質半導体層１７ｉ，２１及びｎ型非晶質半導体層１７ｎ，２２のそれぞれは、例えば、プラズマＣＶＤ法等のＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等により形成することができる。
　次に、ステップＳ３において、ｎ型非晶質半導体層１７ｎの上に絶縁層１６を形成すると共に、ｎ型非晶質半導体層２２の上に絶縁層２３を形成する。なお、絶縁層１６は、ｎ型非晶質半導体層１７ｎの実質的に全体を覆うように形成する一方、絶縁層２３は、例えば、メタルマスクなどを用いて、ｎ型非晶質半導体層２２の一部を覆うように形成する。なお、絶縁層２３は、ｎ型非晶質半導体層２２の実質的に全体を覆うように形成した絶縁層の一部をエッチングすることにより形成してもよい。
　本実施形態では、絶縁層２３として、第１の絶縁層２３ａと、第２の絶縁層２３ｂとの積層体を形成する。第１及び第２の絶縁層２３ａ、２３ｂは、ＳｉとＮとの比（Ｓｉ／Ｎ）が、第２の絶縁層２３ｂの方が第１の絶縁層２３ａよりも小さくなるように形成する。このため、絶縁層２３のｎ型非晶質半導体層２２とは反対側の第１の表層２３ＡにおけるＳｉ／Ｎが、絶縁層２３のｎ型非晶質半導体層２２側の第２の表層２３ＢにおけるＳｉ／Ｎよりも小さくなる。より具体的には、第１の絶縁層２３ａの屈折率が２．１～２．３となり、第２の絶縁層２３ｂの屈折率が１．９～２．１となるように、第１及び第２の絶縁層２３ａ、２３ｂを形成することが好ましい。
　なお、第１及び第２の絶縁層２３ａ、２３ｂにおけるＳｉ／Ｎの制御は、例えば、第１及び第２の絶縁層２３ａ、２３ｂを、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などのＣＶＤ法により形成する場合は、供給するＮ源ガスとＳｉ源ガスの比を調整することにより行うことができる。具体的には、例えば、ＳｉＨ４ガスと、Ｎ源ガスとしてのＮＨ３ガスとを供給してＣＶＤ法による薄膜形成を行う場合、ＳｉＨ４ガスとＮＨ３ガスとの流量比を調整することにより、Ｓｉ／Ｎを制御することができる。
　次に、ステップＳ４において、絶縁層２３をマスクとして用いて、ｉ型非晶質半導体層２１とｎ型非晶質半導体層２２とを、ＮａＯＨやＫＯＨ等を含むアルカリ性のエッチング液を用いてエッチングすることにより、ｉ型非晶質半導体層２１及びｎ型非晶質半導体層２２の絶縁層２３により覆われている部分以外の部分を除去する。これにより、裏面１０ｂのうち、上方に絶縁層２３が位置していない部分を露出させると共に、半導体層２１，２２から、ｉ型非晶質半導体層１２ｉとｎ型非晶質半導体層１２ｎ（図２を参照）とを形成する。
　次に、ステップＳ５において、フッ酸を含む洗浄液を用いて、半導体基板１０の裏面１０ｂを洗浄する。
　ここで、本実施形態では、第１及び第２の絶縁層２３ａ、２３ｂは、ＳｉとＮとの比（Ｓｉ／Ｎ）が、第２の絶縁層２３ｂの方が第１の絶縁層２３ａよりも小さくなるように形成した。このため、ステップＳ４において使用したＮａＯＨやＫＯＨ等を含むアルカリ性のエッチング液の、ｎ型非晶質半導体層２２に対するエッチング速度は、絶縁層２３ｂに対するエッチング速度よりも高い。よって、ステップＳ４においては、第２の絶縁層２３ｂが残存し、ｎ型非晶質半導体層２２及びｉ型非晶質半導体層２１の絶縁層２３により覆われている部分を好適に保護することができる。
　一方、第２の絶縁層２３ｂは、ステップＳ５において用いたフッ酸を含む洗浄液には、高いエッチング速度でエッチングされる。このため、図７に示すように、ステップＳ５において、第２の絶縁層２３ｂが消失する。しかしながら、Ｓｉ／Ｎが大きな第１の絶縁層２３ａに対する上記洗浄液のエッチング速度は、第２の絶縁層２３ｂに対する上記洗浄液のエッチング速度よりも低く、第１の絶縁層２３ａは、フッ酸を含む洗浄液に溶けにくい。従って、ステップＳ５において第１の絶縁層２３ａが消失しにくい。
　なお、ｎ型非晶質半導体層２２及びｉ型非晶質半導体層２１をより好適にエッチングする観点からは、ｎ型非晶質半導体層２２に対するエッチング速度は、絶縁層２３ｂに対するエッチング速度の１．１倍以上であることが好ましく、５倍以上であることがより好ましく、１０倍以上であることがさらに好ましい。
　また、ステップＳ５において用いる洗浄液の第１の絶縁層２３ａに対するエッチング速度は、第２の絶縁層２３ｂに対するエッチング速度の５倍以上であることが好ましく、１０倍以上であることがより好ましい。
　次に、ステップＳ６において、裏面１０ｂを覆うように、ｉ型非晶質半導体層２４とｐ型非晶質半導体層２５とをこの順番で順次形成する。本実施形態では、ステップＳ５において、半導体基板１０の裏面１０ｂが洗浄されているため、半導体基板１０とｉ型非晶質半導体層２４とを好適に接合させることができる。従って、高い光電変換効率を得ることができる。
　なお、非晶質半導体層２４，２５の形成方法は特に限定されない。非晶質半導体層２４，２５は、例えば、スパッタリング法やＣＶＤ法などの薄膜形成法により形成することができる。
　次に、ステップＳ７において、非晶質半導体層２４，２５の第１の絶縁層２３ａの上に位置している部分の一部分をエッチングする。これにより、非晶質半導体層２４，２５からｉ型非晶質半導体層１３ｉとｐ型非晶質半導体層１３ｐとを形成する。
　このステップＳ７においては、非晶質半導体層２４，２５に対するエッチング速度が第１の絶縁層２３ａに対するエッチング速度よりも大きなエッチング剤を使用する。このため、第１の絶縁層２３ａと非晶質半導体層２４，２５のうち、非晶質半導体層２４，２５が選択的にエッチングされる。
　第１のエッチング剤は、非晶質半導体層２４，２５に対するエッチング速度が第１の絶縁層２３ａに対するエッチング速度の１．１倍以上、好ましくは１．５倍以上、より好ましくは２倍以上であるエッチング剤であることが好ましい。さらには、第１のエッチング剤は、非晶質半導体層２４，２５をエッチングする一方、第１の絶縁層２３ａを実質的にエッチングしないものであることが好ましい。このような第１のエッチング剤の具体例としては、非晶質半導体層２４，２５がシリコンからなり、第１の絶縁層２３ａが酸化シリコン、窒化シリコンまたは酸窒化シリコンからなる場合は、例えば、ＮａＯＨを含むＮａＯＨ水溶液や、ＫＯＨを含むＫＯＨ水溶液などのアルカリ性水溶液、ＴＭＡＨ（水酸化テトラメチルアンモニウム）などが挙げられる。また、第１のエッチング剤は、液体、すなわちエッチング液である必要は必ずしもない。第１のエッチング剤は、例えばガスであってもよい。第１のエッチング剤として好ましく用いられるエッチングガスの具体例としては、例えば、Ｃｌ２ガス、ＣＦ４ガス、ＳＦ６ガス、ＨＢｒガスなどが挙げられる。
　なお、本発明において、「エッチング剤」には、ペースト状のエッチングペーストや、粘度が調製されたエッチングインクが含まれるものとする。
　次に、図３に示すように、ステップＳ８において第１の絶縁層２３ａのエッチングを行う。具体的には、ステップＳ７におけるエッチングにより一部分が除去された非晶質半導体層２４，２５からなる非晶質半導体層１３ｉ、１３ｐの上から、エッチング剤を用いて、第１の絶縁層２３ａの露出部をエッチングにより除去する。これにより、ｎ型非晶質半導体層１２ｎを露出させると共に、第１の絶縁層２３ａから絶縁層１８を形成する。
　このステップＳ８においては、第１の絶縁層２３ａに対するエッチング速度が非晶質半導体層２４，２５に対するエッチング速度よりも大きな第２のエッチング剤を使用する。このため、第１の絶縁層２３ａと非晶質半導体層２４，２５のうち、第１の絶縁層２３ａが選択的にエッチングされる。
　第２のエッチング剤は、第１の絶縁層２３ａに対するエッチング速度が非晶質半導体層２４，２５に対するエッチング速度の１０倍以上、好ましくは１５倍以上、より好ましくは２０倍以上、さらに好ましくは１００倍以上であるエッチング剤であることが好ましい。さらには、第２のエッチング剤は、第１の絶縁層２３ａをエッチングする一方、非晶質半導体層２４，２５を実質的にエッチングしないものであることが好ましい。このような第２のエッチング剤の具体例としては、非晶質半導体層２４，２５がシリコンからなり、第１の絶縁層２３ａが酸化シリコン、窒化シリコンまたは酸窒化シリコンからなる場合は、例えば、ＨＦを含むＨＦ水溶液や、ＮＨ４Ｆ水溶液などが挙げられる。また、第２のエッチング剤も、第１のエッチング剤と同様に、液体、すなわちエッチング液である必要は必ずしもない。第２のエッチング剤は、例えばガスであってもよい。第２のエッチング剤として好ましく用いられるエッチングガスの具体例としては、例えば、ＣＦ４ガスやＣＨＦ３ガスなどが挙げられる。
　次に、ステップＳ９において、ｎ型非晶質半導体層１２ｎ及びｐ型非晶質半導体層１３ｐのそれぞれの上にｎ側電極１４及びｐ側電極１５を形成する電極形成工程を行うことにより、太陽電池１を完成させることができる。
　本実施形態では、非晶質半導体層１３ｐは、半導体基板１０との間でＨＩＴ接合を形成する機能と、絶縁層１８にコンタクトホールを形成するためのマスク層としての機能とを有する。換言すれば、本実施形態によれば、半導体基板１０との間でＨＩＴ接合を形成するための半導体層とコンタクトホール形成用のマスク層とを同一の工程で形成している。このため、製造時間を短縮することができる。
　ｎ側電極１４及びｐ側電極１５の形成方法は、電極の材質に応じて適宜選択することができる。詳細には、本実施形態では、以下のようにしてｎ側電極１４及びｐ側電極１５が形成される。
　まず、ＴＣＯからなる導電層２６と、Ｃｕなどの金属や合金からなる導電層２７とを、プラズマＣＶＤ法等のＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタリング法等の薄膜形成法によりこの順番で形成する。
　次に、図１２に示すように、導電層２６，２７の絶縁層１８の上に位置している部分を分断する。これにより、導電層２６，２７から第１及び第２の導電層１９ａ、１９ｂが形成される。なお、導電層２６，２７の分断は、例えばフォトリソグラフィー法などにより行うことができる。
　次に、ｎ型非晶質半導体層１２ｎ及びｐ型非晶質半導体層１３ｐのそれぞれの上に形成されている第１及び第２の導電層１９ａ、１９ｂの上に、電解めっきにより、Ｃｕからなる第３の導電層１９ｃと、Ｓｎからなる第４の導電層１９ｄとを順次形成することにより、図２に示すｎ側電極１４とｐ側電極１５とを完成させることができる。
　ところで、半導体基板の裏面上に形成された半導体層の上に位置する絶縁層を、Ｓｉ／Ｎが実質的に一定である窒化シリコンにより一体的に形成することも考えられる。しかしながら、その場合は、絶縁膜が、半導体層をエッチングするためのアルカリ性のエッチング液と、フッ酸を含む洗浄液とのうちのいずれかに溶けやすくなってしまう。例えば、絶縁膜がアルカリ性のエッチング液に溶けやすい場合は、半導体層のエッチング工程において絶縁膜が消失してしまい、半導体層が好適にパターニングできない場合がある。一方、絶縁膜がフッ酸を含む洗浄液に溶けやすい場合は、半導体基板の裏面の洗浄工程において、絶縁膜が消失してしまう。このため、ｎ型の半導体層とｐ型の半導体層とのそれぞれの上に、ｎ側またはｐ側電極を正確に形成することが困難となる。具体的には、絶縁膜が消失してしまった場合は、メタルマスクを用いた薄膜形成工程によりｎ側及びｐ側電極を形成する必要があるが、メタルマスクを高い位置精度で配置することは困難であるため、ｎ側及びｐ側電極間のピッチを狭くすることが困難となる。このため、ｎ側及びｐ側電極間のピッチが広くなり、小数キャリアが再結合しやすくなる。その結果、高い光電変換効率が得難くなる。
　それに対して本実施形態では、ステップＳ４において使用したエッチング液の、ｎ型非晶質半導体層２２に対するエッチング速度は、第２の絶縁層２３ｂに対するエッチング速度よりも高い。また、第１の絶縁層２３ａに対する上記洗浄液のエッチング速度は、第２の絶縁層２３ｂに対する上記洗浄液のエッチング速度よりも低い。従って、ｎ型非晶質半導体層２２のエッチング、及び裏面１０ｂの洗浄を好適に行うことができる。また、ステップＳ４のエッチング工程及びステップＳ５の洗浄工程を行った後にも、第２の絶縁層２３ｂが残存する。このため、第２の絶縁層２３ｂを用いて、ｎ側電極１４及びｐ側電極１５を高い位置精度で、狭ピッチに形成することができる。従って、向上した発電効率を有する太陽電池１を製造することができる。
　特に本実施形態では、裏面１０ｂの全体がｎ型非晶質半導体層１２ｎまたはｐ型非晶質半導体層１３ｐにより覆われているため、より高い光電変換効率を実現することができる。
　本実施形態では、絶縁層２３を、窒化シリコンにより形成する。このため、絶縁層２３から形成される絶縁層１８は、高いガスバリア性を有する。従って、耐候性に優れた太陽電池１を製造することができる。
　本実施形態では、ｎ型非晶質半導体層１２ｎとｐ型非晶質半導体層１３ｐとのうちのｎ型非晶質半導体層１２ｎの上に絶縁層１８を形成する。換言すれば、絶縁層１８の下に位置する半導体層をｎ型非晶質半導体層１２ｎとする。そして、ｐ型非晶質半導体層１３ｐの実質的に全体の上にｐ側電極１５を形成する。このため、少数キャリアであるホールがｐ側電極１５に収集されやすくなる。従って、得られる太陽電池１の光電変換効率をより高めることができる。
　但し、半導体基板がｐ型の導電型を有する場合は、少数キャリアが電子となるため、絶縁層の下に位置する第１の半導体層をｐ型半導体により形成することが好ましい。
　また、本実施形態では、結晶性半導体からなる半導体基板１０の裏面１０ｂの実質的に全体が、ｎ型非晶質半導体層１２ｎ及びｐ型非晶質半導体層１３ｐにより覆われるようにｐ型非晶質半導体層１３ｐを形成する。このため、結晶性半導体からなる半導体基板１０の裏面１０ｂが実質的に露出していない。従って、半導体基板１０の裏面１０ｂにおける少数キャリアであるホールが再結合し難い。従って、得られる太陽電池１の光電変換効率をさらに高めることができる。
　本実施形態では、薄膜形成法により形成された第１及び第２の導電層１９ａ、１９ｂを分断した後に、めっきにより第３及び第４の導電層１９ｃ、１９ｄを形成する。このため、例えば第１～第４の導電層１９ａ～１９ｄの全てを形成した後にｎ側電極１４とｐ側電極１５とに分断する場合よりも、電極の分断を容易かつ短時間で行うことができる。
　また、第１及び第２の導電層１９ａ、１９ｂの分断を絶縁層１８の上で行うため、第１及び第２の導電層１９ａ、１９ｂの分断時にｎ型非晶質半導体層１２ｎやｐ型非晶質半導体層１３ｐが損傷しにくい。
　また、本実施形態では、ｎ型非晶質半導体層１２ｎ及びｐ型非晶質半導体層１３ｐの実質的に全体が絶縁層１８、ｎ側電極１４及びｐ側電極１５により覆われるように、絶縁層１８、ｎ側電極１４及びｐ側電極１５を形成する。従って、本実施形態の製造方法によれば、ガスバリア性や耐候性により優れた太陽電池１を製造することができる。
　なお、上記第１の実施形態では、絶縁層２３を、Ｓｉ／Ｎが異なる第１及び第２の絶縁層２３ａ、２３ｂの積層体により構成する例について説明した。但し、本発明は、この構成に限定されない。例えば、第１の表層２３Ａ側から第２の表層２３Ｂ側に向かってＳｉ／Ｎが漸増するような一層の窒化シリコン層により絶縁層２３を形成してもよい。このような絶縁層２３は、例えば、ＣＶＤ法による絶縁層２３に形成時において、ＳｉＨ４ガスと、ＮＨ３ガスとの流量比を徐変させることにより形成することができる。
１…太陽電池
１０…半導体基板
１０ａ…受光面
１０ｂ…裏面
１１…光
１２…ＩＮ積層体
１２ｉ…ｉ型非晶質半導体層
１２ｎ…ｎ型非晶質半導体層
１３…ＩＰ積層体
１３ｉ…ｉ型非晶質半導体層
１３ｐ…ｐ型非晶質半導体層
１４…ｎ側電極
１５…ｐ側電極
１６…絶縁層
１７ｉ…ｉ型非晶質半導体層
１７ｎ…ｎ型非晶質半導体層
１８…絶縁層
１９ａ…第１の導電層
１９ｂ…第２の導電層
１９ｃ…第３の導電層
１９ｄ…第４の導電層
２１…ｉ型非晶質半導体層
２２…ｎ型非晶質半導体層
２３…絶縁層
２３ａ…第１の絶縁層
２３ｂ…第２の絶縁層
２３Ａ…第１の表層
２３Ｂ…第２の表層
２４…ｉ型非晶質半導体層
２５…ｐ型非晶質半導体層
２６，２７…導電層

Claims (9)

  1. 　第１及び第２の主面を有し、前記第１の主面の上にｐ型及びｎ型のうちの一方の導電型の半導体からなる第１の半導体層が形成されている半導体基板を用意する工程と、
    　前記第１の半導体層の一部を覆うように絶縁層を形成する工程と、
    　エッチング剤を用いて前記第１の半導体層の前記絶縁層により覆われていない部分をエッチングすることにより除去し、前記半導体基板の前記第１の主面の一部を露出させる工程と、
    　フッ酸を含む洗浄液を用いて前記半導体基板の前記第１の主面を洗浄する工程と、
    　前記半導体基板の前記第１の主面の露出している部分の上に、ｐ型及びｎ型のうちの他方の導電型の半導体からなる第２の半導体層を形成する工程と、
    　前記第１及び第２の半導体層のそれぞれの上に電極を形成する工程と、
    を備え、
    　前記エッチング剤の前記第１の半導体層に対するエッチング速度が、前記絶縁層の前記第１の半導体層とは反対側の第１の表層に対するエッチング速度よりも高く、かつ、前記絶縁層の前記第１の半導体層側の第２の表層に対する前記洗浄液のエッチング速度が、前記絶縁層の前記第１の表層に対するエッチング速度よりも低くなるように前記絶縁層を形成する、太陽電池の製造方法。
  2. 　前記絶縁層を、窒化シリコンにより、前記第１の表層におけるＳｉとＮとの比（Ｓｉ／Ｎ）が前記第２の表層におけるＳｉとＮとの比（Ｓｉ／Ｎ）よりも小さくなるように形成する、請求項１に記載の太陽電池の製造方法。
  3. 　前記絶縁層として、前記第１の半導体層の上に位置する第１の絶縁層と、前記第１の絶縁層の上に位置し、前記第１の絶縁層よりもＳｉとＮとの比（Ｓｉ／Ｎ）が小さな第２の絶縁層とを形成する、請求項２に記載の太陽電池の製造方法。
  4. 　前記絶縁層を、窒化シリコンにより、前記第１の表層側から前記第２の表層側に向かってＳｉとＮとの比（Ｓｉ／Ｎ）が漸増するように形成する、請求項１または２に記載の太陽電池の製造方法。
  5. 　前記第１の表層の屈折率が１．９～２．１となり、前記第２の表層の屈折率が２．１～２．３となるように前記絶縁層を形成する、請求項２～４のいずれか一項に記載の太陽電池の製造方法。
  6. 　前記絶縁層をＣＶＤ法により形成する、請求項１～５のいずれか一項に記載の太陽電池の製造方法。
  7. 　前記半導体基板として、結晶性半導体基板を用いる、請求項１～６のいずれか一項に記載の太陽電池の製造方法。
  8. 　前記半導体基板の前記第１の主面の実質的に全体が、前記第１の半導体層及び前記第２の半導体層により覆われるように前記第２の半導体層を形成する、請求項１～７のいずれか一項に記載の太陽電池の製造方法。
  9. 　前記半導体基板として、前記第１の半導体層が水素を含むアモルファスシリコンからなる半導体基板を用い、
    　前記第２の半導体層を水素を含むアモルファスシリコンにより形成する、請求項１～８のいずれか一項に記載の太陽電池の製造方法。
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