WO2012008259A1 - 内視鏡画像処理装置及び内視鏡システム - Google Patents

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WO2012008259A1
WO2012008259A1 PCT/JP2011/063696 JP2011063696W WO2012008259A1 WO 2012008259 A1 WO2012008259 A1 WO 2012008259A1 JP 2011063696 W JP2011063696 W JP 2011063696W WO 2012008259 A1 WO2012008259 A1 WO 2012008259A1
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WO
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synchronization signal
signal
endoscope
image sensor
unit
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PCT/JP2011/063696
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武秀 藤本
清貴 菅野
鈴木　達彦
秀和 信濃
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オリンパスメディカルシステムズ株式会社
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Priority to US13/341,250 priority patent/US8449453B2/en
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    • A61B1/00—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor
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    • A61B1/00004—Operational features of endoscopes characterised by electronic signal processing
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/18—Closed-circuit television [CCTV] systems, i.e. systems in which the video signal is not broadcast
    • H04N7/183—Closed-circuit television [CCTV] systems, i.e. systems in which the video signal is not broadcast for receiving images from a single remote source

Definitions

  • the present invention relates to an endoscope image processing apparatus and an endoscope system for processing an endoscope image from an image sensor.
  • An electronic endoscope apparatus in which an image pickup device such as a charge coupled device (CCD) is provided at the tip of an endoscope insertion portion and an observation image picked up using the CCD is displayed on a television monitor by a video processor has been widely used.
  • CCD charge coupled device
  • the video processor is provided with a drive circuit, and a drive signal from the drive circuit is transmitted to the CCD at the tip of the endoscope to drive the CCD.
  • driving circuits there is a driving circuit in which a synchronizing signal (VD) is superimposed on the driving signal and supplied to the CCD.
  • VD synchronizing signal
  • the CCD outputs a video signal for each pixel in synchronization with the synchronization signal.
  • a synchronizing signal (VD) is superimposed on the video signal from the CCD.
  • the video processor extracts a synchronization signal included in a video signal from the CCD and uses it for subsequent video processing.
  • Japanese Laid-Open Patent Publication No. 4-156072 discloses a head-separated camera that compensates for a phase shift regardless of a transmission path delay from the CCD to the video processor.
  • the video processor can be connected to various endoscopes with different transmission paths for connecting the CCD and the video processor and different types of CCD. Some of these various endoscopes have different transmission path characteristics and the like and have a relatively large signal attenuation. Also, the output characteristics of the CCD and the degree of change over time in the transmission path are different, and a video signal with a sufficient level may not be obtained from the endoscope. Furthermore, a defective connection part for connecting the endoscope and the video processor may be considered. Due to signal deterioration due to these various factors, there is a problem in that the video processor may not be able to detect the synchronization signal superimposed on the video signal from the CCD. When the synchronization signal cannot be detected in the video processor, subsequent video processing becomes impossible, and problems such as the inability to display the observation image of the endoscope occur.
  • the present invention has been made in view of such problems, and is an endoscope image processing apparatus and an endoscope system that can reliably reproduce a synchronization signal regardless of deterioration of a signal input to a video processor.
  • the purpose is to provide.
  • An endoscope image processing apparatus is provided in an endoscope information reading unit that reads endoscope information that is information related to the endoscope from the endoscope, and the endoscope from the endoscope.
  • an imaging signal including a synchronization signal output from the imaging device is given, the synchronization signal is detected, and the synchronization signal is detected, the detected synchronization signal is output and the synchronization signal is detected.
  • a synchronization signal detection unit that generates and outputs a synchronization signal based on the endoscope information read by the endoscope information reading unit, and the synchronization signal output from the synchronization signal detection unit
  • An image signal generation unit configured to generate an image signal based on the signal and the imaging signal output from the imaging element of the endoscope.
  • An endoscope system is an endoscope system including an endoscope and a video processor connected to the endoscope, and captures an imaging signal including a synchronization signal by imaging a subject.
  • An endoscope provided with an imaging device to output and a storage unit that stores endoscope information that is information related to the endoscope, and endoscope information reading that reads the endoscope information from the endoscope
  • the synchronization signal output from the detection unit Based on the image pickup signal outputted from the imaging device of the endoscope, comprising an image signal generating unit for generating an image signal, a video processor with a
  • FIG. 1 is a block diagram showing an endoscope image processing apparatus according to an embodiment of the present invention. Explanatory drawing which shows the endoscope system in which the endoscope image processing apparatus was integrated.
  • FIG. 3 is a circuit diagram showing a specific configuration of each transmission line 50.
  • 6 is a flowchart for explaining the operation of the embodiment. 6 is a flowchart for explaining the operation of the embodiment.
  • FIG. 1 is a block diagram showing an endoscopic image processing apparatus according to an embodiment of the present invention.
  • FIG. 2 is an explanatory diagram showing an endoscope system in which an endoscope image processing apparatus is incorporated.
  • the endoscope system shown in FIG. 2 is configured by connecting a scope 1 and a video processor 10 by a scope cable 5.
  • the scope 1 that is an endoscope has an elongated insertion portion 8 having flexibility, and a CCD 2 as a solid-state imaging device is built in the distal end side of the insertion portion 8.
  • the scope 1 is provided with a ROM 3 in which scope information such as information relating to the scope 1, for example, information relating to the scope cable length, is described.
  • the scope information stored in the ROM 3 includes information on the cable lengths of the scope 1 and the scope cable 5.
  • Scope 1 and scope cable 5 are detachably connected by connector 4, and scope cable 5 and video processor 10 are detachably connected by connectors 6 and 12.
  • the video processor 10 includes a patient circuit 11 and a secondary circuit 21 which are insulated from each other.
  • the patient circuit 11 is provided with a drive unit 13, and the drive unit 13 generates a drive signal for driving the CCD 2 based on a timing signal from an FPGA (Field Programmable Gate Array) 17 described later. Further, the drive unit 13 also supplies power to the scope 1.
  • FPGA Field Programmable Gate Array
  • the driving unit 13 needs to generate a driving signal according to the type of the CCD 2 built in the scope 1 and needs to grasp the type of the CCD 2 on the video processor 10 side.
  • the scope 1 is provided with a detection resistor 7 for detecting such CCD type.
  • a CCD detection signal based on the resistance value of the detection resistor 7 is supplied to the FPGA 17.
  • the FPGA 17 supplies the CCD detection signal to the CPU unit 22 of the secondary circuit 21.
  • the CPU unit 22 controls the clock generation unit 23 to generate a reference clock (reference CLK) having a frequency corresponding to the CCD detection signal.
  • the clock generation unit 23 generates a control clock (hereinafter abbreviated as CTLCLK) for causing the FPGA 17 to detect the CCD and a synchronization clock (hereinafter abbreviated as VDCLK) for generating a synchronization signal, and supplies them to the FPGA 17. To do.
  • the FPGA 17 uses the reference CLK from the clock generation unit 23 to generate a timing signal including various clocks necessary for driving the CCD 2 and supplies the timing signal to the drive unit 13. Further, the FPGA 17 supplies the drive unit 13 with VDCLK from the clock generation unit 23. The drive unit 13 generates a drive signal for the CCD 2 using the timing signal from the FPGA 17 and superimposes and outputs a synchronization signal (VD) on the drive signal.
  • VD synchronization signal
  • the FPGA 17 When the FPGA 17 detects that a CCD that cannot be driven is connected based on the CCD detection signal, the FPGA 17 stops supplying the timing signal to the drive unit 13 and from the drive unit 13 to the scope 1. The power supply is stopped. Furthermore, the FPGA 17 outputs determination information indicating that a CCD that cannot be driven is connected to the CPU unit 22. The CPU unit 22 can store the determination information in the error storage unit 27.
  • a plurality of voltages such as 5, 7, 10, 13, and 15 V are required, and the power supply unit 13 a of the drive unit 13 uses the power supply voltage from the power supply device 45 to use the FPGA 17.
  • a plurality of voltages can be generated based on the power supply control signal from.
  • the FPGA 17 can generate a power control signal corresponding to the type of the connected CCD.
  • the information storage unit 18 stores power supply control information corresponding to the type of CCD.
  • the FPGA 17 reads the corresponding power control information from the information storage unit 18 based on the CCD detection signal, generates a power control signal based on the read power control information, and sets the voltage corresponding to the CCD type to the CCD type. It is generated in the sequence according to.
  • the power supply unit 13 a supplies the generated voltage to the CCD 2 and also supplies it to the power supply monitoring unit 19.
  • the power supply monitoring unit 19 converts the voltage generated by the power supply unit 13 a into a digital signal and feeds it back to the FPGA 17.
  • the power supply monitoring unit 19 detects the current supplied from the power supply unit 13 a to the scope 1, and outputs a digital value of the detection result to the FPGA 17.
  • the FPGA 17 determines whether or not the voltage specified by the power supply control signal from the power supply unit 13a is correctly generated in the specified order based on the output of the power supply monitoring unit 19. If the voltage specified by the power control signal is not generated correctly in the specified order, the FPGA 17 can control the power supply unit 13a to stop the voltage generation.
  • the FPGA 17 detects an overcurrent of the power supply current from the power supply unit 13a based on the output of the power supply monitoring unit 19, and can stop the power supply from the power supply unit 13a when the overcurrent is detected. It has become. When detecting the overcurrent, the FPGA 17 detects only the overcurrent without detecting the inrush current.
  • the drive signal from the drive unit 13 is supplied to the CCD 2 of the scope 1 via the scope cable 5.
  • the CCD 2 photoelectrically converts the optical image from the subject and sends the image pickup signal to the video processor 10 via the scope cable 5. That is, the CCD 2 receives light from the subject in each pixel, accumulates charges corresponding to the amount of incident light in each pixel, and outputs the accumulated charges as an imaging signal by a drive signal from the drive unit 13. ing.
  • the synchronization signal is superimposed on the imaging signal from the CCD 2.
  • the CCD 2 superimposes a synchronization signal on an imaging signal at a timing corresponding to an OB (optical black) portion (not shown) of the CCD 2.
  • the image pickup signal from the CCD 2 is supplied to a synchronization signal processing unit 14 and a preamplifier unit 15 in the video processor 10.
  • FIG. 3 is a block diagram showing a specific configuration of the synchronization signal processing unit 14 in FIG.
  • the imaging signal from the CCD 2 is supplied to a CDS circuit (correlated double sampling circuit) 31 of the synchronization signal processing unit 14.
  • the CDS circuit 31 removes noise included in the imaging signal and outputs it to the amplifying unit 32.
  • the amplifying unit 32 amplifies the imaging signal and outputs it to the comparator 33.
  • the comparator 33 is also supplied with a predetermined reference potential, and the comparator 33 outputs to the gate circuit 34 a timing signal indicating the period of the imaging signal at a level higher than the reference potential.
  • the synchronization signal is superimposed corresponding to the OB portion, and the level of the synchronization signal is set to be higher than the imaging signals at other pixel positions in the OB portion. Further, since the driving unit 13 uses the timing signal from the FPGA 17 to superimpose the synchronization signal on the driving signal, the FPGA 17 captures the position of the synchronization signal superimposed on the imaging signal, that is, the imaging corresponding to the OB unit. The duration of the signal can be predicted. The FPGA 17 predicts a period in which the synchronization signal is superimposed, generates a gate signal for separating the synchronization signal from the imaging signals in the vicinity of the period, and supplies the gate signal to the gate circuit 34 of the synchronization signal processing unit 14.
  • the gate circuit 34 outputs a timing signal in a period defined by the gate signal.
  • the level of the imaging signal is sufficiently low, and the synchronization signal can be separated by the comparator 33 and the gate circuit 34 by setting the reference potential below the level of the synchronization signal.
  • the latch circuit 35 outputs the timing signal from the comparator 33 as a synchronization signal at the clock timing from the PLL circuit 36.
  • the synchronization signal separated in the synchronization signal processing unit 14 is supplied to the FPGA 17.
  • the image pickup signal from the CCD 2 is also supplied to the preamplifier unit 15.
  • the preamplifier unit 15 amplifies the input image pickup signal and supplies it to the analog processing unit 16.
  • the analog processing unit 16 includes a CDS circuit, an A / D converter, and the like (not shown), removes noise from the input imaging signal, converts the noise into a digital signal, and outputs the digital signal to the FPGA 17.
  • the FPGA 17 converts the imaging signal input from the analog processing unit 16 into an R, G, B video signal, multiplexes a synchronization signal with the R, G, B video signal, and adopts LVDS (low voltage differential differential). Then, the signals are transmitted to the R, G, B signal processing units 24R, 24G, 24B of the secondary circuit 21 through the plurality of transmission paths 50.
  • FIG. 4 is a circuit diagram showing a specific configuration of each transmission line 50.
  • the FPGA 17 has three LVDS drivers 51 for R, G, and B video signals, and each of the R, G, and B signal processing units 24R, 24G, and 24B has an LVDS receiver 55.
  • Each transmission path 50 in the LVDS interface is configured as a pair of two lines that transmit data signals having opposite phases to each other.
  • a pulse transformer 53 and a termination circuit 54 are provided on these signal lines.
  • a varistor 56 is connected between one signal line connected to the LVDS driver 51 and the reference potential point 61 of the patient circuit 11, and between the other signal line and the reference potential point 61.
  • a varistor 57 is connected to.
  • a varistor 59 is connected between one signal line connected to the LVDS receiver 55 and the reference potential point 62 of the secondary circuit 21, and a varistor 58 is connected between the other signal line and the reference potential point 62. Is connected.
  • Each circuit of the patient circuit 11 is insulated from the reference potential point 61, and the patient circuit 11 is in an electrically floating state. For this reason, the static electricity accumulated in the patient circuit 11 is discharged through a portion having the lowest impedance with respect to the reference potential point 61 in the patient circuit 11. If a device is present on this discharge path, this device may be destroyed by the discharge.
  • each transmission line 50 is provided with varistors 56 and 57 between a pair of signal lines and a reference potential point 61, and between the pair of signal lines and the reference potential point 62.
  • varistors 56 and 57 are provided between a pair of signal lines and a reference potential point 61, and between the pair of signal lines and the reference potential point 62.
  • varistors 58 and 59 are provided with varistors 58 and 59. Accordingly, the static electricity accumulated in the patient circuit 11 flows to the reference potential point 62 of the secondary circuit via the varistors 56 to 59.
  • the pulse transformer unit 53 exists on the electrostatic discharge path, and the device can be prevented from being destroyed by electrostatic discharge.
  • the FPGA 17 determines whether or not the synchronization signal is normally separated in the synchronization signal processing unit 14. If the synchronization signal is normally separated, the FPGA 17 synchronizes with the synchronization signal from the synchronization signal processing unit 14. When the signal is superimposed on the video signal and is not normally separated, the synchronization signal generated based on the data stored in the information storage unit 18 is superimposed on the video signal and output.
  • the synchronization signal superimposed on the imaging signal from the CCD 2 is based on the synchronization signal output from the drive unit 13 and is superimposed on the imaging signal at a timing corresponding to the delay time based on the type of CCD and the scope cable length. Can be estimated.
  • the FPGA 17 generates a synchronization signal based on this estimation.
  • the information storage unit 18 stores delay time information based on CCD type and scope cable length information, that is, information on a position where a synchronization signal should be generated, as count number information.
  • the CPU unit 22 can read the scope information stored in the ROM 3 of the scope 1.
  • the CPU unit 22 outputs the scope information read from the ROM 3 to the FPGA 17.
  • a CCD detection signal is also input to the FPGA 17, and the FPGA 17 reads out information on a delay time corresponding to the type of the CCD and the scope cable length from the information storage unit 18 based on the scope information and the CCD detection signal.
  • the FPGA 17 can generate the synchronization signal by counting the reference CLK by the count number based on the information read from the information storage unit 18 with the timing signal generated based on the VDCLK as a reference.
  • the R, G, B signal processing units 24R, 24G, 24B of the secondary circuit 21 receive R, G, B video signals on which synchronization signals are superimposed from the FPGA 17, respectively.
  • the R, G, and B signal processing units 24R, 24G, and 24B are controlled by the CPU unit 22 to perform predetermined color signal processing on the received R, G, and B video signals, and then output to the matrix unit 25.
  • the matrix unit 25 is controlled by the CPU unit 22 to perform a predetermined matrix operation on the input R, G, B video signal to generate an R, G, B video signal and output it to the image processing unit 26. To do.
  • the image processing unit 26 is controlled by the CPU unit 22, performs ⁇ correction processing and white balance adjustment processing on the input R, G, and B video signals, respectively, and then outputs the result to the monitor 41.
  • the image processing unit 26 includes an OSD processing unit 26a, and the OSD processing unit 26a can superimpose a character in accordance with an instruction from the CPU unit 22.
  • the endoscopic image captured by the CCD 2 can be displayed on the monitor 41.
  • the FPGA 17 determines that the synchronization signal cannot be separated normally in the synchronization signal processing unit 14, the FPGA 17 supplies determination information indicating the fact to the CPU unit 22.
  • the CPU unit 22 controls the OSD processing unit 26a to display a message to that effect. It has become. For example, the CPU 22 displays a message such as “Clean the scope cable contact and reconnect it”.
  • FIG. 5 shows a synchronization signal generation process in the FPGA 17 in FIG.
  • FIG. 6 shows power control by the FPGA 17.
  • the CPU unit 22 reads the scope information stored in the ROM 3 of the scope 1.
  • the scope information is also given to the FPGA 17.
  • a CCD detection signal based on the resistance value of the detection resistor 7 is supplied to the FPGA 17.
  • the FPGA 17 outputs a CCD detection signal to the CPU unit 22.
  • the CPU unit 22 controls the clock generation unit 23 to generate CTLCLK.
  • the FPGA 17 can receive a CCD detection signal using this CTLCLK.
  • the FPGA 17 detects that a CCD that cannot be detected, cannot be driven, or is incompatible is connected based on a CCD detection signal, the FPGA 17 outputs determination information indicating that such a CCD is connected to the CPU unit 22.
  • the drive unit 13 stops the power supply to the scope 1. This determination information is stored in the error storage unit 27 by the CPU unit 22.
  • the CPU unit 22 controls the OSD processing unit 26a to display a message on the screen of the monitor 41 indicating that a non-detectable, non-driveable, or non-compatible CCD is connected.
  • the CPU unit 22 grasps the type of the CCD based on the CCD detection signal, and controls the clock generation unit 23 so as to generate a clock suitable for the CCD 2.
  • the clock generation unit 23 generates the reference CLK and supplies it to the FPGA 17.
  • the clock generator 23 generates VDCLK and outputs it to the FPGA 17.
  • the FPGA 17 generates a timing signal including various clocks according to the reference clock and supplies the timing signal to the driving unit 13 and also supplies VDCLK to the driving unit 13.
  • the drive unit 13 generates a drive signal using the input timing signal and superimposes a synchronization signal based on VDCLK on the drive signal.
  • a drive signal from the drive unit 13 is supplied to the CCD 2 of the scope 1 via the scope cable 5.
  • the FPGA 17 reads power supply control information corresponding to the type of CCD from the information storage unit 18 and generates a power supply control signal based on the power supply control information to control the power supply unit 13a.
  • a CCDA or a CCDB can be connected to the video processor 10, the power is supplied in the order of voltages A, B, and C for the CCDA, and the voltages A, C, and B are supplied in the order of the CCDB. It shall operate normally by supplying power.
  • the FPGA 17 reads power supply control information based on the CCD detection signal from the information storage unit 18 in step S11 of FIG. For example, it is assumed that the CCD detection signal indicates that CCDA is connected as CCD2. In this case, the FPGA 17 shifts the processing from step S12 to step S13, and generates the voltage A in the power supply unit 13a by the power supply control signal.
  • the power supply unit 13 a generates a voltage A, and the voltage A is converted into a digital signal by the power supply monitoring unit 19 and fed back to the FPGA 17.
  • the FPGA 17 determines whether or not the voltage based on the output of the information storage unit 18 is within the range (within the threshold value) of the lower limit threshold voltage of the voltage A (step S14). For example, 80% of the rated voltage is set as the lower threshold.
  • step S15 When the FPGA 17 determines that the voltage A has reached the lower limit threshold value, the FPGA 17 generates a power supply control signal for generating the voltage B in the next step S15. Thereafter, similarly, when the voltage B reaches the lower limit threshold of the voltage B, the voltage C is generated (steps S16 and S17), and when the voltage C reaches the lower limit threshold (step S18), the process proceeds to step S19. To do. In step S19, it is determined whether or not all the voltages are within the upper threshold voltage range (within the threshold value). For example, a voltage that is 120% of the rated voltage is set as the upper threshold.
  • the FPGA 17 sequentially generates the voltages A, C, and B by the processing of steps S23 to S28. If it is indicated in steps S19 and 29 that all the voltages to be supplied to each CCD are not voltages between the lower limit threshold and the upper limit threshold, the process proceeds to step S30, and the power supply is stopped.
  • step S30 when each voltage is generated, if the lower limit threshold is not reached even after a predetermined time has elapsed, the process may be shifted to step S30 to stop the power supply.
  • the FPGA 17 can sequentially generate a voltage corresponding to the type of the CCD in a sequence corresponding to the type of the CCD. Further, the FPGA 17 can stop the voltage supply at the time of abnormality by monitoring the generated voltage.
  • the FPGA 17 detects an overcurrent of the power supply current from the power supply unit 13a.
  • the power supply monitoring unit 19 samples the power supply current and converts it into a digital value.
  • the FPGA 17 determines whether or not an overcurrent has occurred based on the average value of the current values obtained by sampling the power supply monitoring unit 19 two or more times.
  • the power supply monitoring unit 19 A / D converts the power supply current supplied from the power supply unit 13a to the CCD 2 with a sampling period of 200 Hz. Then, the FPGA 17 obtains a moving average of the latest four sampled current values for each sampling of the power supply monitoring unit 19. When the sampled current value is 150 mA or more, the moving average is calculated as the current upper limit value 150 mA. When the calculated moving average value exceeds the detection threshold value of 130 mA for three consecutive times, it is determined that an overcurrent has flowed. If the FPGA 17 determines that an overcurrent has flowed, the FPGA 17 stops the power supply of the power supply unit 13a, for example.
  • sampling period the number of samples used in the moving average, the current upper limit value, and the detection threshold are not limited to the values shown here.
  • the CCD 2 photoelectrically converts the subject optical image and outputs the charges accumulated in each pixel as an imaging signal in accordance with the drive signal from the drive unit 13.
  • the CCD 2 outputs an imaging signal on which a synchronization signal is superimposed at a timing corresponding to the OB portion.
  • the imaging signal from the CCD 2 is supplied to the synchronization signal processing unit 14 and the preamplifier unit 15 of the video processor 10 via the scope cable 5.
  • the preamplifier unit 15 amplifies the input imaging signal, and the analog processing unit 16 performs CDS processing and A / D conversion processing on the amplified imaging signal, and outputs the digital imaging signal to the FPGA 17.
  • the FPGA 17 reads delay time information from the information storage unit 18 based on the CCD detection signal and the scope information.
  • the FPGA 17 generates a gate signal based on the read information and outputs the gate signal to the synchronization signal processing unit 14.
  • the synchronization signal processing unit 14 compares the input imaging signal with a reference potential to generate a timing signal, and outputs the timing signal in the gate period defined by the gate signal as a synchronization signal. This synchronization signal is supplied to the FPGA 17.
  • the FPGA 17 determines whether or not the synchronization signal from the synchronization signal processing unit 14 is normal. For example, the FPGA 17 sets a predetermined determination period, and determines whether or not the synchronization signal is normal depending on how many times the synchronization signal processing unit 14 can separate the synchronization signal within the determination period. The FPGA 17 determines in step S1 of FIG. 5 whether or not it is a cutout determination OK indicating that the synchronization signal processing unit 14 has separated the synchronization signal. Only when the cut-out determination is OK, the variable OKCNT is incremented (step S2).
  • the FPGA 17 determines whether or not the determination period has ended in step S3. Steps S1 to S3 are repeated, and it is detected how many times the cutout determination is OK during the determination period. In the next step S4, the FPGA 17 determines whether or not the variable OKCNT is equal to or greater than the design value (step S4). If the variable OKCNT is equal to or greater than the design value, the FPGA 17 determines that the synchronization signal has been successfully separated in the next step S5, and in step S6, adopts the separated synchronization signal and performs the subsequent processing.
  • the FPGA 17 determines that the synchronization signal separation has failed in the next step S7, and reads the delay time information from the information storage unit 18 in step S8.
  • the FPGA 17 generates a synchronization signal by counting the reference CLK based on the delay time information with reference to VDCLK (step S9). Thereafter, the FPGA 17 adopts the generated synchronization signal and performs subsequent processing.
  • the FPGA 17 converts the imaging signal into an R, G, B video signal, multiplexes the separated or generated synchronization signal into the R, G, B video signal, and uses the LVDS to generate an R, G, B signal processing unit 24R, Transmit to 24G and 24B.
  • the R, G, B signal processing units 24R, 24G, 24B perform signal processing on the R, G, B video signals
  • the matrix unit 25 performs matrix processing on the outputs of the R, G, B signal processing units 24R, 24G, 24B. I do.
  • the R, G, B video signals from the matrix unit 25 are supplied to the monitor 41 after being subjected to ⁇ correction processing and white balance adjustment processing by the image processing unit 26.
  • image display based on the image captured by the CCD 2 is performed on the display screen of the monitor 41.
  • the FPGA 17 outputs determination information indicating the fact to the CPU unit 22.
  • the CPU unit 22 controls the OSD processing unit 26a to superimpose a display indicating that on the endoscopic image. For example, on the screen of the monitor 41, a display indicating that the synchronization signal is not normally separated, a display indicating a cable contact failure, or the like can be displayed.
  • the process of FIG. 5 is performed in a predetermined period immediately after power-on, but the process of FIG. 5 may be performed at a predetermined timing other than immediately after power-on.
  • the synchronization signal when it is determined that the synchronization signal cannot be normally separated, the synchronization signal is generated by reading the delay time information from the information storage unit. It is used for processing. As a result, even if the transmission path characteristics of the scope are poor, change with time, poor contact, etc., and the synchronization signal cannot be separated, the synchronization signal is generated to enable video processing, and the captured image is displayed. can do.
  • the information storage unit stores data corresponding to the type of CCD and the type of scope cable, and whatever type of scope and CCD is connected to the video processor, It is possible to generate the synchronization signal with certainty.
  • the CCD outputs an imaging signal on which the synchronization signal is superimposed and the synchronization signal processing unit separates the synchronization signal superimposed on the imaging signal.
  • the CCD includes the synchronization signal.
  • the present invention is similarly applicable to an example in which an imaging signal is output and a synchronization signal included in the imaging signal is detected by a synchronization signal processing unit.

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Abstract

　内視鏡画像処理装置は、内視鏡から該内視鏡に関する情報である内視鏡情報を読み出す内視鏡情報読み出し部と、前記内視鏡から該内視鏡に設けられた撮像素子が出力する同期信号を含む撮像信号が与えられ、前記同期信号の検出処理を行い、前記同期信号を検出できた場合には、検出した前記同期信号を出力し、前記同期信号を検出できなかった場合には、前記内視鏡情報読み出し部が読み出した前記内視鏡情報に基づいて同期信号を生成して出力する同期信号検出部と、前記同期信号検出部から出力される前記同期信号と前記内視鏡の前記撮像素子から出力される前記撮像信号とに基づき、画像信号を生成する画像信号生成部と、を備える。

Description

内視鏡画像処理装置及び内視鏡システム
　本発明は、撮像素子からの内視鏡画像を処理する内視鏡画像処理装置及び内視鏡システムに関する。
　近年、内視鏡は医療分野における診断や処置具を用いた治療等に広く用いられるようになった。電荷結合素子（ＣＣＤ）等の撮像素子を内視鏡挿入部の先端に設け、ＣＣＤを用いて撮像した観察像をビデオプロセッサによってテレビモニタに映出する電子内視鏡装置が普及している。
　ビデオプロセッサには、駆動回路が設けられ、この駆動回路からの駆動信号を内視鏡先端のＣＣＤに伝送して、ＣＣＤを駆動するようになっている。このような駆動回路において、駆動信号に同期信号（ＶＤ）を重畳してＣＣＤに供給するものがある。ＣＣＤはこの同期信号に同期して、各画素毎の映像信号を出力する。
　ＣＣＤからの映像信号には、同期信号（ＶＤ）が重畳される。ビデオプロセッサは、ＣＣＤからの映像信号に含まれる同期信号を抽出し、以後の映像処理に用いるようになっている。なお、日本国特開平４－１５６０７２号公報においては、ＣＣＤからビデオプロセッサまでの伝送路遅延に拘わらず、位相ずれを補償したヘッド分離型カメラが開示されている。
　ビデオプロセッサには、ＣＣＤとビデオプロセッサとを接続する伝送路やＣＣＤの種別等が異なる種々の内視鏡が接続可能である。このような種々の内視鏡においては、伝送路特性等が異なり、信号減衰量が比較的大きいものもある。また、ＣＣＤの出力特性や伝送路における経時変化の程度も異なり、内視鏡から十分なレベルの映像信号が得られないこともある。更に、内視鏡とビデオプロセッサとを接続する接続部の不良等も考えられる。これらの種々の要因による信号劣化によって、ビデオプロセッサにおいてＣＣＤからの映像信号に重畳された同期信号を検出することができないことがあるという問題があった。ビデオプロセッサにおいて、同期信号を検出することができない場合には、以後の映像処理が不能となり、内視鏡の観察画像を表示することができない等の不具合が生じる。
　本発明はかかる問題点に鑑みてなされたものであって、ビデオプロセッサに入力される信号の劣化に拘わらず、確実に同期信号を再生することができる内視鏡画像処理装置及び内視鏡システムを提供することを目的とする。
　本発明に係る内視鏡画像処理装置は、内視鏡から該内視鏡に関する情報である内視鏡情報を読み出す内視鏡情報読み出し部と、前記内視鏡から該内視鏡に設けられた撮像素子が出力する同期信号を含む撮像信号が与えられ、前記同期信号の検出処理を行い、前記同期信号を検出できた場合には、検出した前記同期信号を出力し、前記同期信号を検出できなかった場合には、前記内視鏡情報読み出し部が読み出した前記内視鏡情報に基づいて同期信号を生成して出力する同期信号検出部と、前記同期信号検出部から出力される前記同期信号と前記内視鏡の前記撮像素子から出力される前記撮像信号とに基づき、画像信号を生成する画像信号生成部と、を備える。
　また、本発明に係る内視鏡システムは、内視鏡と、内視鏡に接続されるビデオプロセッサとを備えた内視鏡システムであって、被写体を撮像し、同期信号を含む撮像信号を出力する撮像素子と、前記内視鏡に関する情報である内視鏡情報を記憶する記憶部と、を備えた内視鏡と、前記内視鏡から前記内視鏡情報を読み出す内視鏡情報読み出し部と、前記内視鏡から前記撮像素子が出力する同期信号を含む撮像信号が与えられ、前記同期信号の検出処理を行い、前記同期信号を検出できた場合には、検出した前記同期信号を出力し、前記同期信号を検出できなかった場合には、前記内視鏡情報読み出し部が読み出した前記内視鏡情報に基づいて同期信号を生成して出力する同期信号検出部と、前記同期信号検出部から出力される前記同期信号と前記内視鏡の前記撮像素子から出力される前記撮像信号とに基づき、画像信号を生成する画像信号生成部と、を備えたビデオプロセッサと、を具備する。
本発明の一実施の形態に係る内視鏡画像処理装置を示すブロック図。 内視鏡画像処理装置が組み込まれた内視鏡システムを示す説明図。 図１中の同期信号処理部１４の具体的な構成を示すブロック図。 各伝送路５０の具体的な構成を示す回路図。 実施の形態の動作を説明するためのフローチャート。 実施の形態の動作を説明するためのフローチャート。
　以下、図面を参照して本発明の実施の形態について詳細に説明する。
　図１は本発明の一実施の形態に係る内視鏡画像処理装置を示すブロック図である。また、図２は内視鏡画像処理装置が組み込まれた内視鏡システムを示す説明図である。
　図２に示す内視鏡システムは、スコープ１とビデオプロセッサ１０とがスコープケーブル５によって接続されて構成される。内視鏡であるスコープ１は、可撓性を有する細長の挿入部８を有し、挿入部８の先端側には固体撮像素子としてのＣＣＤ２が内蔵されている。また、スコープ１には、スコープ１に関する情報、例えばスコープケーブル長に関する情報等のスコープ情報を記述したＲＯＭ３が設けられている。なお、ＲＯＭ３に記憶されるスコープ情報は、スコープ１及びスコープケーブル５のケーブル長の情報を含む。
　スコープ１とスコープケーブル５とはコネクタ４によって着脱自在に接続され、スコープケーブル５とビデオプロセッサ１０とはコネクタ６，１２によって着脱自在に接続される。
　図１に示すように、ビデオプロセッサ１０は、相互に絶縁された患者回路１１と２次回路２１とによって構成される。患者回路１１には、駆動部１３が設けられており、駆動部１３は後述するＦＰＧＡ（フィールドプログラマブルゲートアレイ）１７からのタイミング信号等に基づいて、ＣＣＤ２を駆動するための駆動信号を発生する。また、駆動部１３によってスコープ１の電源供給も行われる。
　駆動部１３は、スコープ１に内蔵されているＣＣＤ２の種類に応じた駆動信号を発生する必要があり、ビデオプロセッサ１０側でＣＣＤ２の種類を把握する必要がある。スコープ１には、このようなＣＣＤの種類を検知するための検知抵抗７が設けられている。スコープケーブル５のコネクタ６とビデオプロセッサ１０のコネクタ１２とを接続することにより、検知抵抗７の抵抗値に基づくＣＣＤ検知信号がＦＰＧＡ１７に供給されるようになっている。ＦＰＧＡ１７はＣＣＤ検知信号を２次回路２１のＣＰＵ部２２に供給する。
　ＣＰＵ部２２は、クロック生成部２３を制御して、ＣＣＤ検知信号に応じた周波数の基準クロック（基準ＣＬＫ）を生成させる。また、クロック生成部２３は、ＦＰＧＡ１７にＣＣＤ検知をさせるためのコントロールクロック（以下、ＣＴＬＣＬＫと略す）及び同期信号を発生させるための同期クロック（以下、ＶＤＣＬＫと略す）を発生して、ＦＰＧＡ１７に供給する。
　ＦＰＧＡ１７は、クロック生成部２３からの基準ＣＬＫを用いて、ＣＣＤ２の駆動に必要な各種クロックを含むタイミング信号を生成して駆動部１３に与える。また、ＦＰＧＡ１７は、クロック生成部２３からのＶＤＣＬＫを駆動部１３に与える。駆動部１３は、ＦＰＧＡ１７からのタイミング信号を用いて、ＣＣＤ２の駆動信号を生成すると共に、この駆動信号に同期信号（ＶＤ）を重畳して出力する。
　なお、ＦＰＧＡ１７は、ＣＣＤ検知信号によって、駆動することができないＣＣＤが接続されていることを検出した場合には、駆動部１３へのタイミング信号の供給を停止すると共に、駆動部１３からスコープ１への電源供給を停止させるようになっている。更に、ＦＰＧＡ１７は、駆動することができないＣＣＤが接続されていることを示す判定情報をＣＰＵ部２２に出力するようになっている。ＣＰＵ部２２は、判定情報をエラー記憶部２７に記憶させることができる。
　ＣＣＤ２を駆動するためには、例えば、５，７，１０，１３，１５Ｖ等の複数の電圧が必要であり、駆動部１３の電源部１３ａは、電源装置４５からの電源電圧を用いて、ＦＰＧＡ１７からの電源制御信号に基づく複数の電圧を発生することができるようになっている。
　この場合において、ＦＰＧＡ１７は、接続されたＣＣＤの種類に応じた電源制御信号を発生することができるようになっている。本実施の形態においては、情報記憶部１８は、ＣＣＤの種類に応じた電源制御情報を記憶している。ＦＰＧＡ１７は、ＣＣＤ検知信号に基づいて情報記憶部１８から対応する電源制御情報を読み出して、読み出した電源制御情報に基づく電源制御信号を発生して、ＣＣＤの種類に応じた電圧を、ＣＣＤの種類に応じたシーケンスで発生させるようになっている。
　また、電源部１３ａは、発生した電圧をＣＣＤ２に供給すると共に、電源監視部１９に与える。電源監視部１９は、電源部１３ａが発生した電圧をデジタル信号に変換してＦＰＧＡ１７にフィードバックする。また、電源監視部１９は、電源部１３ａからスコープ１に供給される電流を検出しており、検出結果のデジタル値をＦＰＧＡ１７に出力するようになっている。ＦＰＧＡ１７は、電源監視部１９の出力によって、電源部１３ａから電源制御信号によって指定した電圧が指定した順序で正しく発生しているか否かを判定する。電源制御信号によって指定した電圧が指定した順序で正しく発生していない場合には、ＦＰＧＡ１７は、電源部１３ａを制御して、電圧の発生を停止させることができるようになっている。
　また、ＦＰＧＡ１７は、電源監視部１９の出力によって、電源部１３ａからの電源電流の過電流を検出し、過電流を検出した場合には電源部１３ａからの電源供給を停止させることができるようになっている。過電流の検出に際して、ＦＰＧＡ１７は、突入電流を検知することなく過電流のみを検知するようになっている。
　駆動部１３からの駆動信号は、スコープケーブル５を介してスコープ１のＣＣＤ２に供給される。この駆動信号に基づいて、ＣＣＤ２は被写体からの光学像を光電変換し、撮像信号をスコープケーブル５を介してビデオプロセッサ１０に送出する。即ち、ＣＣＤ２は、被写体からの光が各画素に入射し、各画素に入射光量に応じた電荷を蓄積し、駆動部１３からの駆動信号によって、蓄積した電荷を撮像信号として出力するようになっている。
　ＣＣＤ２からの撮像信号には、同期信号が重畳されている。ＣＣＤ２は、例えば、同期信号をＣＣＤ２の図示しないＯＢ（オプティカルブラック）部に対応するタイミングの撮像信号に重畳するようになっている。ＣＣＤ２からの撮像信号は、ビデオプロセッサ１０内の同期信号処理部１４及びプリアンプ部１５に供給される。
　図３は図１中の同期信号処理部１４の具体的な構成を示すブロック図である。ＣＣＤ２からの撮像信号は、同期信号処理部１４のＣＤＳ回路（相関２重サンプリング回路）３１に供給される。ＣＤＳ回路３１は、撮像信号に含まれるノイズを除去して、増幅部３２に出力する。増幅部３２は撮像信号を増幅して比較器３３に出力する。比較器３３には所定の基準電位も供給されており、比較器３３は基準電位よりも高いレベルの撮像信号の期間を示すタイミング信号をゲート回路３４に出力する。
　同期信号はＯＢ部に対応して重畳されており、同期信号のレベルは、ＯＢ部内の他の画素位置の撮像信号よりも高いレベルとなるように設定されている。また、駆動部１３において、ＦＰＧＡ１７からのタイミング信号を用いて駆動信号に同期信号を重畳させていることから、ＦＰＧＡ１７は、撮像信号に重畳される同期信号の位置、即ち、ＯＢ部に対応する撮像信号の期間を予想することができる。ＦＰＧＡ１７は、同期信号が重畳される期間を予想して、その期間近傍の撮像信号について同期信号を分離するためのゲート信号を発生して同期信号処理部１４のゲート回路３４に与えている。ゲート回路３４は、ゲート信号によって規定される期間におけるタイミング信号を出力する。ゲート信号によって規定される期間においては撮像信号のレベルは十分に低く、基準電位を同期信号のレベル以下に設定することにより、比較器３３及びゲート回路３４によって同期信号を分離することができる。
　ラッチ回路３５は、比較器３３からのタイミング信号をＰＬＬ回路３６からのクロックタイミングで、同期信号として出力する。同期信号処理部１４において分離された同期信号はＦＰＧＡ１７に供給される。
　一方、ＣＣＤ２からの撮像信号はプリアンプ部１５にも供給される。プリアンプ部１５は、入力された撮像信号を増幅してアナログ処理部１６に供給する。アナログ処理部１６は、図示しないＣＤＳ回路及びＡ／Ｄ変換器等を有しており、入力された撮像信号のノイズを除去した後、デジタル信号に変換してＦＰＧＡ１７に出力する。
　ＦＰＧＡ１７は、アナログ処理部１６から入力された撮像信号をＲ，Ｇ，Ｂ映像信号に変換すると共に、Ｒ，Ｇ，Ｂ映像信号に同期信号を多重化して、ＬＶＤＳ（low voltage differential signaling）を採用して、複数の伝送路５０を介して２次回路２１のＲ，Ｇ，Ｂ信号処理部２４Ｒ，２４Ｇ，２４Ｂに送信する。
　図４は各伝送路５０の具体的な構成を示す回路図である。ＦＰＧＡ１７には、Ｒ，Ｇ，Ｂ映像信号用の３系統のＬＶＤＳドライバ５１を有しており、Ｒ，Ｇ，Ｂ信号処理部２４Ｒ，２４Ｇ，２４Ｂは、夫々ＬＶＤＳレシーバ５５を有している。
　ＬＶＤＳインターフェースにおける各伝送路５０は、互いに逆位相のデータ信号をそれぞれ伝送する２本のラインを１対（ペア）として構成されている。これらの信号ライン上には、パルストランス部５３及び終端回路５４が設けられる。
　本実施の形態においては、ＬＶＤＳドライバ５１に接続された一方の信号ラインと患者回路１１の基準電位点６１との間にはバリスタ５６が接続され、他方の信号ラインと基準電位点６１との間にはバリスタ５７が接続される。また、ＬＶＤＳレシーバ５５に接続された一方の信号ラインと２次回路２１の基準電位点６２との間にはバリスタ５９が接続され、他方の信号ラインと基準電位点６２との間にはバリスタ５８が接続される。
　患者回路１１の各回路は基準電位点６１に対して絶縁されており、患者回路１１は電気的にフローティング状態である。このため、患者回路１１に蓄積された静電気は、患者回路１１内で基準電位点６１に対して最もインピーダンスが低い部分を介して放電される。この放電路上にデバイスが存在する場合には、このデバイスが放電によって破壊される虞がある。
　しかし、本実施の形態においては、各伝送路５０において、１対の信号ラインと基準電位点６１との間にバリスタ５６，５７が設けられ、１対の信号ラインと基準電位点６２との間にバリスタ５８，５９が設けられる。従って、患者回路１１に蓄積された静電気は、バリスタ５６～５９を介して２次回路の基準電位点６２に流れる。
　即ち、本実施の形態においては、静電気の放電路上には、パルストランス部５３しかデバイスは存在せず、静電気の放電によってデバイスが破壊されることを防止することができる。
　本実施の形態においては、ＦＰＧＡ１７は、同期信号処理部１４において正常に同期信号が分離されたか否かを判断し、正常に同期信号が分離された場合には、同期信号処理部１４からの同期信号を映像信号に重畳し、正常に分離されない場合には、情報記憶部１８に記憶されたデータに基づいて生成した同期信号を映像信号に重畳して出力するようになっている。
　ＣＣＤ２からの撮像信号に重畳される同期信号は、駆動部１３が出力した同期信号に基づいており、ＣＣＤの種類及びスコープケーブル長に基づく遅延時間に応じたタイミングで撮像信号に重畳されているものと推定することができる。ＦＰＧＡ１７はこの推定に基づいて、同期信号を生成する。
　本実施の形態においては、情報記憶部１８は、ＣＣＤの種類及びスコープケーブル長の情報に基づく遅延時間の情報、即ち、同期信号を発生すべき位置の情報をカウント数の情報として記憶する。
　スコープ１をスコープケーブル５を介してビデオプロセッサ１０に接続することにより、ＣＰＵ部２２は、スコープ１のＲＯＭ３に記憶されたスコープ情報を読み出すことができるようになっている。ＣＰＵ部２２はＲＯＭ３から読み出したスコープ情報をＦＰＧＡ１７に出力する。また、ＦＰＧＡ１７には、ＣＣＤ検知信号も入力されており、ＦＰＧＡ１７は、スコープ情報及びＣＣＤ検知信号に基づいて、ＣＣＤの種類及びスコープケーブル長に応じた遅延時間の情報を情報記憶部１８から読み出す。ＦＰＧＡ１７は、ＶＤＣＬＫに基づいて発生したタイミング信号を基準にして、情報記憶部１８から読み出した情報に基づくカウント数だけ基準ＣＬＫをカウントすることで、同期信号を発生させることができる。
　２次回路２１のＲ，Ｇ，Ｂ信号処理部２４Ｒ，２４Ｇ，２４Ｂは、夫々ＦＰＧＡ１７から同期信号が重畳されたＲ，Ｇ，Ｂ映像信号を受信する。Ｒ，Ｇ，Ｂ信号処理部２４Ｒ，２４Ｇ，２４Ｂは、ＣＰＵ部２２により制御されて、受信したＲ，Ｇ，Ｂ映像信号に所定の色信号処理を施した後、マトリクス部２５に出力する。マトリクス部２５は、ＣＰＵ部２２により制御されて、入力されたＲ，Ｇ，Ｂ映像信号に対して所定のマトリクス演算を施してＲ，Ｇ，Ｂ映像信号を生成し、画像処理部２６に出力する。画像処理部２６は、ＣＰＵ部２２により制御されて、入力されたＲ，Ｇ，Ｂ映像信号に、夫々γ補正処理及びホワイトバランス調整処理を施した後、モニタ４１に出力する。また、画像処理部２６はＯＳＤ処理部２６ａを備えており、ＯＳＤ処理部２６ａは、ＣＰＵ部２２からの指示に応じたキャラクタをスーパーインポーズさせることができるようになっている。
　こうして、モニタ４１上において、ＣＣＤ２によって撮像された内視鏡像を表示することができる。
　なお、ＦＰＧＡ１７は、同期信号処理部１４において正常に同期信号を分離することができなかったと判定した場合には、そのことを示す判定情報をＣＰＵ部２２に供給するようになっている。ＣＰＵ部２２は、判定情報によって同期信号処理部１４において正常に同期信号を分離することができなかったことが示されると、ＯＳＤ処理部２６ａを制御して、その旨を示すメッセージを表示させるようになっている。例えば、ＣＰＵ部２２は、「スコープケーブル接点の清掃を行い、再度接続してください。」等のメッセージを表示させる。
　次に、このように構成された実施の形態の動作について図５及び図６のフローチャートを参照して説明する。図５は図１中のＦＰＧＡ１７における同期信号生成処理を示している。また、図６はＦＰＧＡ１７による電源制御を示している。
　スコープケーブル５のコネクタ４をスコープ１に接続し、コネクタ６をビデオプロセッサ１０のコネクタ１２に接続する。これにより、ＣＰＵ部２２はスコープ１のＲＯＭ３に記憶されたスコープ情報を読み出す。スコープ情報は、ＦＰＧＡ１７にも与えられる。また、検知抵抗７の抵抗値に基づくＣＣＤ検知信号がＦＰＧＡ１７に供給される。ＦＰＧＡ１７はＣＣＤ検知信号をＣＰＵ部２２に出力する。
　ＣＰＵ部２２は、クロック生成部２３を制御してＣＴＬＣＬＫを発生させている。ＦＰＧＡ１７は、このＣＴＬＣＬＫを用いてＣＣＤ検知信号の受信が可能である。ＦＰＧＡ１７は、ＣＣＤ検知信号によって検知不能、駆動不能、非対応のＣＣＤが接続されたことを検出した場合には、ＣＰＵ部２２にこのようなＣＣＤが接続されていることを示す判定情報を出力すると共に、駆動部１３にスコープ１への電源供給を停止させる。なお、この判定情報は、ＣＰＵ部２２によってエラー記憶部２７に記憶される。また、ＣＰＵ部２２は、ＯＳＤ処理部２６ａを制御して、モニタ４１の画面上に、検知不能、駆動不能、非対応のＣＣＤが接続されたことを示すメッセージを表示させる。
　これにより、非対応のＣＣＤが接続されていることや、スコープの故障等を確実にユーザに告知することができる。また、スコープへの電源供給を停止させることで、スコープの破壊を防止することができる可能性もある。また、判定情報をエラー記憶部２７に記憶させることで、迅速な修理等を可能にすることもできる。
　駆動可能なＣＣＤが接続されている場合には、ＣＰＵ部２２は、ＣＣＤ検知信号によってＣＣＤの種類を把握し、ＣＣＤ２に適したクロックを生成させるようにクロック生成部２３を制御する。これにより、クロック生成部２３は、基準ＣＬＫを発生してＦＰＧＡ１７に供給する。また、クロック生成部２３はＶＤＣＬＫを発生して、ＦＰＧＡ１７に出力する。
　ＦＰＧＡ１７は、基準クロックに応じて各種クロックを含むタイミング信号を発生して駆動部１３に供給すると共に、ＶＤＣＬＫを駆動部１３に供給する。駆動部１３は、入力されたタイミング信号を用いて駆動信号を生成すると共に、駆動信号にＶＤＣＬＫに基づく同期信号を重畳する。駆動部１３からの駆動信号は、スコープケーブル５を介してスコープ１のＣＣＤ２に供給される。
　また、ＦＰＧＡ１７は、情報記憶部１８からＣＣＤの種類に応じた電源制御情報を読み出しており、この電源制御情報に基づく電源制御信号を発生して電源部１３ａを制御する。例えば、いま、ビデオプロセッサ１０にＣＣＤＡ又はＣＣＤＢが接続可能であるものとし、ＣＣＤＡについては、電圧Ａ，Ｂ，Ｃの順で電源供給を行い、ＣＣＤＢについては、電圧Ａ，Ｃ，Ｂの順で電源供給を行うことによって正常に動作するものとする。
　ＦＰＧＡ１７は図６のステップＳ１１において、ＣＣＤ検知信号に基づく電源制御情報を情報記憶部１８から読み出す。例えば、ＣＣＤ検知信号によってＣＣＤ２としてＣＣＤＡが接続されていることが示されたものとする。この場合には、ＦＰＧＡ１７は、ステップＳ１２から処理をステップＳ１３に移行して、電源制御信号によって電源部１３ａに電圧Ａを発生させる。電源部１３ａは電圧Ａを発生すると共に、この電圧Ａは電源監視部１９によってデジタル信号に変換されてＦＰＧＡ１７にフィードバックされる。ＦＰＧＡ１７は、情報記憶部１８の出力に基づく電圧が、電圧Ａの下限閾値電圧の範囲内（閾値以内）になっているか否かを判定する（ステップＳ１４）。例えば、下限閾値としては、定格電圧の８０％の電圧が設定される。
　ＦＰＧＡ１７は、電圧Ａが下限閾値に到達したと判断すると、次のステップＳ１５において、電圧Ｂを発生させるための電源制御信号を発生する。以後、同様に、電圧Ｂが、電圧Ｂの下限閾値に到達することによって電圧Ｃが発生し（ステップＳ１６，Ｓ１７）、電圧Ｃが下限閾値に到達することによって（ステップＳ１８）、ステップＳ１９に移行する。ステップＳ１９では、全電圧が上限閾値電圧の範囲内（閾値以内）になっているか否かが判定される。例えば、上限閾値としては、定格電圧の１２０％の電圧が設定される。
　同様に、ＣＣＤ検知信号によってＣＣＤ２としてＣＣＤＢが接続されていることが示された場合には、ＦＰＧＡ１７は、ステップＳ２３～Ｓ２８の処理によって、電圧Ａ，Ｃ，Ｂを順次発生させる。ステップＳ１９，２９において、各ＣＣＤに供給されるべき全ての電圧が下限閾値と上限閾値との間の電圧でないことが示された場合には、処理をステップＳ３０に移行して、電源供給を停止させる。
　なお、図６において、各電圧の発生時に、所定の時間以上経過しても下限閾値に到達しない場合には、処理をステップＳ３０に移行して電源供給を停止させてもよい。
　このように、本実施の形態においては、ＦＰＧＡ１７において、ＣＣＤの種類に応じた電圧をＣＣＤの種類に応じたシーケンスで順次発生させることができる。また、ＦＰＧＡ１７は、発生した電圧をモニタすることで、異常時における電圧供給を停止させることができる。
　また、ＦＰＧＡ１７は、電源部１３ａからの電源電流の過電流も検出するようになっている。電源監視部１９は、電源電流をサンプリングしてデジタル値に変換する。ＦＰＧＡ１７は、電源監視部１９の２回以上のサンプリングによって得られた電流値の平均値に基づいて過電流が発生したか否かを判定する。
　例えば、電源監視部１９は、電源部１３ａからＣＣＤ２へ供給される電源電流を、２００Ｈｚのサンプリング周期でＡ／Ｄ変換する。そして、ＦＰＧＡ１７は、電源監視部１９のサンプリング毎に、直近の４個のサンプリングされた電流値の移動平均を求める。サンプルされた電流値が１５０ｍＡ以上の場合、電流上限値１５０ｍＡとして、移動平均を算出する。算出された移動平均値が、検出閾値である130mＡを、３回連続で超えた場合、過電流が流れたと判定する。ＦＰＧＡ１７は、過電流が流れたと判定した場合には、例えば電源部１３ａの電源供給を停止させる。
　なお、サンプリング周期、移動平均で使用するサンプル数、電流上限値、検出閾値は、ここで示した数値に限らない。
　電源が正常に供給されると、ＣＣＤ２は、被写体光学像を光電変換し、駆動部１３からの駆動信号に従って、各画素の蓄積された電荷を撮像信号として出力する。この場合には、ＣＣＤ２はＯＢ部に対応するタイミングで同期信号を重畳した撮像信号を出力する。ＣＣＤ２からの撮像信号は、スコープケーブル５を介してビデオプロセッサ１０の同期信号処理部１４及びプリアンプ部１５に供給される。
　プリアンプ部１５は入力された撮像信号を増幅し、アナログ処理部１６は増幅された撮像信号にＣＤＳ処理及びＡ／Ｄ変換処理を施して、デジタル撮像信号をＦＰＧＡ１７に出力する。
　一方、ＦＰＧＡ１７は、ＣＣＤ検知信号及びスコープ情報に基づいて、情報記憶部１８から遅延時間の情報を読み出している。ＦＰＧＡ１７は、読み出した情報に基づいて、ゲート信号を生成して同期信号処理部１４に出力する。
　同期信号処理部１４は、入力された撮像信号を基準電位と比較してタイミング信号を発生し、ゲート信号によって規定されるゲート期間におけるタイミング信号を同期信号として出力する。この同期信号はＦＰＧＡ１７に供給される。
　本実施の形態においては、ＦＰＧＡ１７は、同期信号処理部１４からの同期信号が正常であるか否かを判定する。例えば、ＦＰＧＡ１７は、所定の判定期間を設定し、この判定期間内に同期信号処理部１４が同期信号を何回分離することができたかによって、同期信号が正常であるか否かを判定する。ＦＰＧＡ１７は、図５のステップＳ１において、同期信号処理部１４において同期信号を分離することができたことを示す切出し判定ＯＫであるか否かを判定する。切出し判定がＯＫの場合にのみ、変数ＯＫＣＮＴをインクリメント（ステップＳ２）する。
　ＦＰＧＡ１７は、ステップＳ３において、判定期間が終了したか否かを判定する。ステップＳ１～Ｓ３が繰り返されて、判定期間中に何回切出し判定がＯＫとなったかが検出される。次の、ステップＳ４において、ＦＰＧＡ１７は、変数ＯＫＣＮＴが設計値以上となったか否かを判定する（ステップＳ４）。変数ＯＫＣＮＴが設計値以上の場合には、ＦＰＧＡ１７は、次のステップＳ５において同期信号の分離に成功したものと判断し、ステップＳ６において、分離した同期信号を採用して、以後の処理を行う。
　一方、変数ＯＫＣＮＴが設計値よりも小さい場合には、ＦＰＧＡ１７は、次のステップＳ７において同期信号の分離に失敗したものと判断し、ステップＳ８において、情報記憶部１８から遅延時間の情報を読み出す。ＦＰＧＡ１７は、ＶＤＣＬＫを基準に、遅延時間の情報に基づいて基準ＣＬＫをカウントすることで、同期信号を生成する（ステップＳ９）。以後、ＦＰＧＡ１７は、生成した同期信号を採用して、以後の処理を行う。
　このように、１回の判定ではなく、所定の判定期間中に同期分離に成功した回数が設計値に到達したか否かによって、同期信号処理部１４からの同期信号が正常であるか否かを判断しており、誤検知を防止することができる。
　ＦＰＧＡ１７は、撮像信号をＲ，Ｇ，Ｂ映像信号に変換すると共に、分離又は生成した同期信号をＲ，Ｇ，Ｂ映像信号に多重化し、ＬＶＤＳを用いてＲ，Ｇ，Ｂ信号処理部２４Ｒ，２４Ｇ，２４Ｂに送信する。Ｒ，Ｇ，Ｂ信号処理部２４Ｒ，２４Ｇ，２４Ｂは、Ｒ，Ｇ，Ｂ映像信号に対する信号処理を行い、マトリクス部２５はＲ，Ｇ，Ｂ信号処理部２４Ｒ，２４Ｇ，２４Ｂの出力に対するマトリクス処理を行う。マトリクス部２５からのＲ，Ｇ，Ｂ映像信号は、画像処理部２６によってγ補正処理及びホワイトバランス調整処理等が施された後、モニタ４１に供給される。こうして、モニタ４１の表示画面上において、ＣＣＤ２の撮像画像に基づく画像表示が行われる。
　一方、ＦＰＧＡ１７は、同期信号処理部１４において正常に同期信号が分離されなかった場合には、そのことを示す判定情報をＣＰＵ部２２に出力している。ＣＰＵ部２２は、ＯＳＤ処理部２６ａを制御して、その旨を示す表示を内視鏡像上にスーパーインポーズ表示させる。例えば、モニタ４１の画面上に、同期信号の分離が正常に行われていないことを示す表示や、ケーブルの接触不良を指摘する表示等を表示させることができる。
　なお、本実施の形態においては、図５の処理は、電源投入直後の所定期間に行われるが、図５の処理を電源投入直後以外の所定のタイミングで実施しても良い。
　このように本実施の形態においては、同期信号が正常に分離することができないと判定された場合には、情報記憶部からの遅延時間の情報を読み出すことで、同期信号を生成して以後の処理に用いるようになっている。これにより、スコープの伝送路特性の不良や、経時変化、接触不良等が生じて、同期信号を分離することができない場合でも、同期信号を生成して映像処理を可能にし、撮像画像を映出することができる。
　また、本実施の形態においては、情報記憶部において、ＣＣＤの種類及びスコープケーブルの種類に応じたデータを保持しており、ビデオプロセッサにどのような種類のスコープ及びＣＣＤが接続された場合でも、確実に同期信号の生成が可能である。
　なお、上記実施の形態においては、ＣＣＤは同期信号を重畳した撮像信号を出力し、同期信号処理部において撮像信号に重畳された同期信号を分離する例について説明したが、ＣＣＤが同期信号を含む撮像信号を出力し、同期信号処理部において撮像信号に含まれる同期信号を検出する例にも同様に適用可能である。

　本出願は、２０１０年７月１２日に日本国に出願された特願２０１０－１５８３０２号を優先権主張の基礎として出願するものであり、上記の開示内容は、本願明細書、請求の範囲、図面に引用されたものとする。

Claims (12)

  1. 　内視鏡から該内視鏡に関する情報である内視鏡情報を読み出す内視鏡情報読み出し部と、
    　前記内視鏡から該内視鏡に設けられた撮像素子が出力する同期信号を含む撮像信号が与えられ、前記同期信号の検出処理を行い、前記同期信号を検出できた場合には、検出した前記同期信号を出力し、前記同期信号を検出できなかった場合には、前記内視鏡情報読み出し部が読み出した前記内視鏡情報に基づいて同期信号を生成して出力する同期信号検出部と、
    　前記同期信号検出部から出力される前記同期信号と前記内視鏡の前記撮像素子から出力される前記撮像信号とに基づき、画像信号を生成する画像信号生成部と、
    　を備えたことを特徴とする内視鏡画像処理装置。
  2. 　前記同期信号検出部は、
    　前記撮像信号に前記同期信号が重畳されている場合には、前記撮像信号から前記同期信号を分離する同期信号分離部によって前記撮像信号に重畳された同期信号を検出する
    　ことを特徴とする請求項１に記載の内視鏡画像処理装置。
  3. 　前記画像信号生成部は、
    　前記同期信号検出部において、前記撮像信号に含まれる前記同期信号を検出できなかった場合には、その旨を示す情報を表示する
    　ことを特徴とする請求項１又は２に記載の内視鏡画像処理装置。
  4. 　前記同期信号分離部は、所定の判定期間内に前記同期信号を分離可能であった回数によって前記同期信号の検出に成功したか否かを判定する
    　ことを特徴とする請求項２に記載の内視鏡画像処理装置。
  5. 　前記撮像素子を駆動するための電源及び駆動信号を出力する撮像素子駆動部と、
    　前記内視鏡から前記撮像素子に関する情報である撮像素子情報を読み出す撮像素子情報読み出し部と、
    　前記撮像素子駆動部において駆動可能な撮像素子についての撮像素子情報を前記撮像素子情報読み出し手段が読み出すことができない場合には、前記撮像素子駆動部を制御して前記撮像素子への電源及び駆動信号の出力を停止させる制御部と、
    　を備えたことを特徴とする請求項１乃至４のいずれか１つに記載の内視鏡画像処理装置。
  6. 　前記画像信号生成部は、
    　前記撮像素子駆動部において駆動可能な撮像素子についての撮像素子情報を前記撮像素子情報読み出し手段が読み出すことができない場合には、その旨を示す情報を表示する
    　ことを特徴とする請求項５に記載の内視鏡画像処理装置。
  7. 　内視鏡と、内視鏡に接続されるビデオプロセッサとを備えた内視鏡システムであって、
    　被写体を撮像し、同期信号を含む撮像信号を出力する撮像素子と、
    　前記内視鏡に関する情報である内視鏡情報を記憶する記憶部と、
    　を備えた内視鏡と、
    　前記内視鏡から前記内視鏡情報を読み出す内視鏡情報読み出し部と、
    　前記内視鏡から前記撮像素子が出力する同期信号を含む撮像信号が与えられ、前記同期信号の検出処理を行い、前記同期信号を検出できた場合には、検出した前記同期信号を出力し、前記同期信号を検出できなかった場合には、前記内視鏡情報読み出し部が読み出した前記内視鏡情報に基づいて同期信号を生成して出力する同期信号検出部と、
    　前記同期信号検出部から出力される前記同期信号と前記内視鏡の前記撮像素子から出力される前記撮像信号とに基づき、画像信号を生成する画像信号生成部と、
    　を備えたビデオプロセッサと、
    　を具備したことを特徴とする内視鏡システム。
  8. 　前記撮像素子は、前記同期信号を前記撮像信号に重畳して出力し、
    　前記同期信号検出部は、
    　前記撮像信号から前記同期信号を分離する同期信号分離部によって前記撮像信号に重畳された同期信号を検出する
    　ことを特徴とする請求項７に記載の内視鏡システム。
  9. 　前記画像信号生成部は、
    　前記同期信号検出部において、前記撮像信号に含まれる前記同期信号を検出できなかった場合には、その旨を示す情報を表示する
    　ことを特徴とする請求項７又は８に記載の内視鏡システム。
  10. 　前記同期信号分離部は、所定の判定期間内に前記同期信号を分離可能であった回数によって前記同期信号の検出に成功したか否かを判定する
    　ことを特徴とする請求項８に記載の内視鏡画像処理装置。
  11. 　前記内視鏡は、前記撮像素子に関する情報である撮像素子情報を記憶する撮像素子記憶部を有し、
    　前記ビデオプロセッサは、
    　前記撮像素子を駆動するための電源及び駆動信号を出力する撮像素子駆動部と、
    　前記内視鏡から前記撮像素子情報を読み出す撮像素子情報読み出し部と、
    　前記撮像素子駆動部において駆動可能な撮像素子についての撮像素子情報を前記撮像素子情報読み出し手段が読み出すことができない場合には、前記撮像素子駆動部を制御して前記撮像素子への電源及び駆動信号の出力を停止させる制御部と、
    　を備えたことを特徴とする請求項７乃至１０のいずれか１つに記載の内視鏡システム。
  12. 　前記画像信号生成部は、
    　前記撮像素子駆動部において駆動可能な撮像素子についての撮像素子情報を前記撮像素子情報読み出し手段が読み出すことができない場合には、その旨を示す情報を表示する
    　ことを特徴とする請求項１１に記載の内視鏡システム。
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