WO2011148577A1 - ホール素子回路 - Google Patents

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WO2011148577A1
WO2011148577A1 PCT/JP2011/002572 JP2011002572W WO2011148577A1 WO 2011148577 A1 WO2011148577 A1 WO 2011148577A1 JP 2011002572 W JP2011002572 W JP 2011002572W WO 2011148577 A1 WO2011148577 A1 WO 2011148577A1
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WO
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hall element
line
symmetric
main surface
element circuit
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Application number
PCT/JP2011/002572
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French (fr)
Inventor
典之 藤田
重幸 尾形
猛史 大原
Original Assignee
パナソニック株式会社
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R33/00—Arrangements or instruments for measuring magnetic variables
    • G01R33/02—Measuring direction or magnitude of magnetic fields or magnetic flux
    • G01R33/06—Measuring direction or magnitude of magnetic fields or magnetic flux using galvano-magnetic devices
    • G01R33/07—Hall effect devices
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    • G01R33/07—Hall effect devices
    • G01R33/072—Constructional adaptation of the sensor to specific applications
    • G01R33/075—Hall devices configured for spinning current measurements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00—Hall-effect devices
    • H10N52/101—Semiconductor Hall-effect devices

Definitions

  • the present invention relates to a Hall element circuit, and more particularly to a technique applicable to the manufacture of a Hall element circuit.
  • a Hall element is an element that detects a change in an external magnetic field by detecting a potential difference caused by the Hall effect of a semiconductor.
  • the Hall effect is a phenomenon in which an electric field is generated in a direction perpendicular to the current and the magnetic field when a magnetic field is applied perpendicularly to the current flowing in the substance.
  • a Hall electric field is generated in the Hall element, and a Hall voltage is generated between the output terminals of the Hall element.
  • the Hall voltage is VH
  • the current flowing between the input terminals of the Hall element is I
  • the magnetic flux density of the magnetic field passing through the main surface of the Hall element is B
  • the thickness of the Hall element is D
  • the Hall voltage VH is expressed as ).
  • VH (RH ⁇ I ⁇ B) / D (Formula 1)
  • RH is called the Hall constant, and is a constant determined by the type and temperature of the material constituting the Hall element.
  • the Hall element When silicon is selected as the material that constitutes the Hall element, the Hall element can be monolithically configured on the LSI chip that constitutes the integrated circuit, so a magnetic field sensor that is superior in terms of performance and price can be configured, and an open / close switch for portable devices It is widely used for applications such as detecting the rotation of wheels of transportation equipment.
  • magnetic field sensors are more reliable because they are non-contact and wear-free compared to mechanical sensors, and operate stably even in environments of smoke, dust, and dirt compared to the same non-contact optical sensors. High environmental resistance because it can. In the field where high reliability and high environmental resistance such as in-vehicle are required, it is expected to become more popular in the future.
  • FIG. 25 is a cross-sectional view showing a configuration of a conventional Hall element.
  • a conventional Hall element 300 includes contacts 301 and 302, a polycrystalline silicon film 303, a P-type single crystal silicon substrate 304, and a diffusion layer 305.
  • the conventional Hall element 300 is configured such that elements are separated by an element isolation process called a trench suitable for miniaturization.
  • the polycrystalline silicon film 303 corresponds to a trench.
  • trenches are formed at a predetermined interval, and a region surrounded by the trenches is a main surface of the Hall element 300.
  • the Hall element circuit 400 shown in FIG. 26 includes a chip 406, a functional module 407, an empty area 408, a scribe area 409, and a dummy pattern 410 in the chip. 411.
  • the uniformity of the pattern occupancy rate (mounting density) of the elements occupying the surface of the integrated circuit is improved, and the characteristic variation of the elements mounted on the integrated circuit is increased. It is suppressed.
  • the Hall element has a phenomenon that an offset voltage is generated between the output terminals when a current or voltage is applied between the input terminals even when no magnetic field is applied. This phenomenon will be described with reference to FIG.
  • An equivalent circuit of the Hall element can be represented by a resistance bridge circuit shown in FIG. In the Hall element equivalent circuit shown in FIG. 27, when no magnetic field is applied, when the input voltage Vin is applied between the input terminals Vin1 and Vin2, the output voltage Vout generated between the output terminals Vout1 and Vout2 is expressed as 2).
  • Vout ⁇ R4 / (R1 + R4) ⁇ R3 / (R2 + R3) ⁇ ⁇ Vin ⁇ (Formula 2)
  • Vout ⁇ R / (4R + 2 ⁇ R) (Formula 3)
  • This offset voltage may become larger than the Hall voltage VH described above, and it is necessary to remove the offset voltage in order to detect the external magnetic field with high accuracy.
  • the output voltage is obtained by changing the current flowing through the Hall element or the direction of the voltage, and calculating the output voltage to remove the offset voltage.
  • the spinning current method is often used.
  • the Hall voltage VH is an extremely small voltage.
  • the Hall element when the Hall element is separated and formed in the chip by a trench, or when a dummy pattern is formed in an empty area inside or outside the chip, the occupation range of the dummy pattern, its shape and size, The resistances R1, R2, R3, and R4 described above vary or fluctuate due to stress or the like. This indicates that the offset voltage of the Hall element increases. That is, the above-described Hall element has a problem that the external magnetic field cannot be accurately detected.
  • an object of the present invention is to provide a Hall element circuit having a small offset voltage.
  • a Hall element circuit is formed on a semiconductor substrate, detects a magnetic field from the magnitude of an output voltage with respect to an input voltage, and a main surface of the Hall element.
  • a Hall element circuit Provided at both ends of the Hall element on the first symmetry line passing through the center, and constitutes either an input terminal pair for applying a reference voltage to the Hall element or an output terminal pair for detecting an output voltage generated in the Hall element
  • a first terminal pair that is provided at both ends of the Hall element on a second symmetry line that passes through the center of the main surface of the Hall element and is orthogonal to the first symmetry line, and the input terminal pair and the output terminal pair
  • Such a configuration reduces the offset voltage because the resistance variation in manufacturing the Hall element main surface caused by the pattern portion and the stress through the pattern portion are point-symmetric with respect to the center of the Hall element main surface. Accordingly, it is possible to remove the offset voltage by using the spinning current method and detect the external magnetic field with high accuracy.
  • the pattern portion is preferably formed in a lattice shape.
  • the pattern portion is formed in a circular or polygonal shape.
  • a pattern portion can be uniformly formed on the main surface of the Hall element, variation in resistance value and stress on the main surface of the Hall element can be reduced, and the offset voltage can be efficiently removed.
  • the pattern portion is formed in a concentric frame shape centering on the center of the main surface of the Hall element.
  • the pattern portion is formed in a concentric regular n-gonal shape (n is a multiple of 4) centered on the center of the main surface of the Hall element.
  • a Hall element circuit is formed on a semiconductor substrate, detects a magnetic field from the magnitude of an output voltage with respect to an input voltage, and a first symmetry passing through the center of the main surface of the Hall element.
  • a first terminal pair which is provided at both ends of the hall element on a line and constitutes one of an input terminal pair for applying a reference voltage to the hall element and an output terminal pair for detecting an output voltage generated in the hall element
  • a second symmetry line that is provided at both ends of the Hall element on a second symmetry line passing through the center of the principal surface of the Hall element and orthogonal to the first symmetry line, and constituting the other of the input terminal pair and the output terminal pair.
  • a pattern portion formed around the main surface of the Hall element, wherein the Hall element is symmetric when the first symmetry line is an axis of line symmetry, and the second symmetry.
  • Line to line pair The pattern portion is symmetric when the first symmetric line is a line symmetric axis and the second symmetric line is a line symmetric axis.
  • the pattern portion is preferably formed in a lattice shape.
  • the pattern portion is formed in a circular or polygonal shape.
  • a pattern portion can be uniformly formed on the main surface of the Hall element, variation in resistance value and stress on the main surface of the Hall element can be reduced, and the offset voltage can be efficiently removed.
  • the pattern portion is formed in a concentric frame shape centering on the center of the main surface of the Hall element.
  • the pattern portion is formed in a concentric regular n-gonal shape (n is a multiple of 4) centered on the center of the main surface of the Hall element.
  • the outer diameter of the main surface of the Hall element is preferably 120 ⁇ m or less.
  • the pattern portion is formed of an insulating film.
  • the insulating film is preferably made of polycrystalline silicon.
  • the pattern portion is preferably formed in a trench.
  • the pattern portion can be formed together with the manufacture of the STI formed in the trench, and the pattern portion can be easily formed.
  • the pattern portion is made of metal.
  • the metal is preferably made of aluminum.
  • the metal is preferably made of copper.
  • the pattern portion can be formed together with the manufacture of the wiring, and the pattern portion can be easily formed.
  • a Hall element circuit with a small offset voltage can be provided.
  • FIG. 1 is a diagram showing the configuration of the Hall element circuit in the present embodiment.
  • 2A and 2B are schematic diagrams of a Hall element for explaining a dummy pattern suitable for the two-phase spinning current method.
  • FIG. 2A is a dummy pattern that is line-symmetric with respect to the current direction
  • FIG. It is a dummy pattern that is symmetric when rotated by 90 ° as the center and is line symmetric with respect to the current direction.
  • FIG. 3 is a schematic configuration diagram of the Hall element circuit according to the first embodiment, where (a) is a cross-sectional view and (b) is a plan view.
  • FIG. 1 is a diagram showing the configuration of the Hall element circuit in the present embodiment.
  • 2A and 2B are schematic diagrams of a Hall element for explaining a dummy pattern suitable for the two-phase spinning current method.
  • FIG. 2A is a dummy pattern that is line-symmetric with respect to the current direction
  • FIG. It is a dummy pattern that is
  • FIG. 4 is a schematic configuration diagram of the Hall element circuit according to the second embodiment, where (a) is a cross-sectional view and (b) is a plan view.
  • FIG. 5 is a plan view of the Hall element circuit according to the third embodiment.
  • FIG. 6 is a plan view of the Hall element circuit according to the third embodiment.
  • FIG. 7 is a plan view of the Hall element circuit according to the third embodiment.
  • FIG. 8 is a plan view of the Hall element circuit according to the third embodiment.
  • FIG. 9 is a plan view of the Hall element circuit according to the third embodiment.
  • FIG. 10 is a plan view of the Hall element circuit according to the third embodiment.
  • FIG. 11 is a plan view of the Hall element circuit according to the fourth embodiment.
  • FIG. 12 is a plan view of the Hall element circuit according to the fourth embodiment.
  • FIG. 13 is a plan view of the Hall element circuit according to the fifth embodiment.
  • FIG. 14 is a plan view of the Hall element circuit according to the sixth embodiment.
  • FIG. 15 is a plan view of the Hall element circuit according to the seventh embodiment.
  • FIG. 16 is a schematic configuration diagram of a Hall element circuit according to Example 8, where (a) is a cross-sectional view and (b) is a plan view.
  • FIG. 17 is a plan view of the Hall element circuit according to the ninth embodiment.
  • FIG. 18 is a plan view of the Hall element circuit according to the tenth embodiment.
  • FIG. 19 is a plan view of the Hall element circuit according to the eleventh embodiment.
  • FIG. 20 is a plan view of the Hall element circuit according to the twelfth embodiment.
  • FIG. 21 is a plan view of the Hall element circuit according to the thirteenth embodiment.
  • FIG. 22 is a plan view of the Hall element circuit according to the fourteenth embodiment.
  • FIG. 23 is a plan view of the Hall element circuit according to the fifteenth embodiment.
  • FIG. 24 is a plan view of the Hall element circuit according to the sixteenth embodiment.
  • FIG. 25 is a cross-sectional view of a conventional Hall element.
  • FIG. 26 is a plan view showing a conventional Hall element having a dummy pattern around the main surface.
  • FIG. 27 is a circuit diagram showing a resistance bridge circuit which is an equivalent circuit of the Hall element.
  • the Hall element circuit is formed on a semiconductor substrate, detects a magnetic field from the magnitude of the output voltage with respect to the input voltage, and the Hall element on the first symmetry line passing through the center of the main surface of the Hall element And at least one first terminal pair constituting either one of an input terminal pair for applying a reference voltage to the Hall element and an output terminal pair for detecting an output voltage generated in the Hall element, and the Hall element At least one second terminal pair that is provided at both ends of the Hall element on the second symmetry line that passes through the center of the principal plane of the first and second electrodes and that is orthogonal to the first symmetry line, and that constitutes the other of the input terminal pair and the output terminal pair;
  • the Hall element is symmetric when the first symmetric line is a line symmetric axis and symmetric when the second symmetric line is a line symmetric axis.
  • the shape And dummy patterns are symmetrical when the first line of symmetry and axisymmetric axis and is formed in a shape which is symmetric when a second line of symmetry and axisymmetric axis. With such a configuration, a Hall element circuit with a small offset voltage can be provided.
  • the dummy pattern corresponds to the pattern portion in the present invention.
  • FIG. 1 is a schematic configuration diagram of a Hall element circuit 100 according to the present embodiment.
  • the Hall element circuit 100 includes a Hall element 2, an output pad 9a, a power connection pad 9b, and a ground pad 9c on a substrate 1.
  • the substrate 1 is a semiconductor substrate made of, for example, silicon, and has a square shape with a side of about 700 ⁇ m.
  • the output pad 9a, the power supply connection pad 9b, and the grounding pad 9c there are functions as a power supply circuit, an output circuit, a signal correction circuit, a clock generation circuit, and an element not shown.
  • a dummy pattern or the like may be provided for maintaining uniformity of pattern occupancy (mounting density) of elements on the substrate.
  • the Hall element 2 is formed in a predetermined region of the substrate 1 and has, for example, a square shape with a side of 100 ⁇ m, that is, a point-symmetrical and line-symmetrical shape. In addition, an input terminal pair and an output terminal pair are provided at each vertex of the square. A dummy pattern is formed on the main surface of the Hall element 2 or the substrate 1 around the Hall element 2. Details of the Hall element 2 will be described in Examples.
  • the number of hall elements 2 is not limited to one in one hall element circuit 100, and a plurality of hall elements 2 may be arranged.
  • FIGS. 2A and 2B are schematic views of the Hall element 2 for explaining a two-phase spinning current method and a dummy pattern suitable for the two-phase spinning current method.
  • An equivalent circuit of the Hall element 2 shown in FIG. 2A is the same as the resistance bridge circuit of FIG.
  • the values of the resistors R1, R2, R3, and R4 in the equivalent circuit of the Hall element 2 shown in FIG. 27 often vary due to non-uniformity such as the shape, surface accuracy, and thickness of the Hall element 2.
  • non-uniformity such as the shape, surface accuracy, and thickness of the Hall element 2.
  • mechanical stress is generated due to a difference in thermal expansion coefficient between silicon and STI or oxidation expansion during the manufacturing of the STI, and the surface of the Hall element 2 is bent.
  • non-uniformity of thickness occurs, and the resistance value varies depending on the position in the plane. Therefore, a dummy pattern is formed on the surface of the Hall element 2 so that the mechanical stress applied to the Hall element 2 is uniform.
  • the Hall element 2 when a voltage is applied between the input terminals Vin1 and Vin2, a current flows in the direction from the input terminal Vin1 to Vin2. Further, a current may flow in the direction from the input terminal Vin2 to Vin1 depending on the magnitude of the voltage applied to each terminal. Therefore, as shown in FIG. 2A, it is desirable to form the dummy patterns 4a and 4b at positions symmetrical with respect to the arrow 3 passing through the center O of the main surface of the Hall element 2.
  • the Hall element 2 detects the magnetic field by reading the potential difference between the output terminals Vout1 and Vout2. Since the Hall element 2 has a square shape, the input terminals Vin1 and Vin2 and the output terminals Vout1 and Vout2 may be used interchangeably. Therefore, as shown in FIG. 2 (b), the dummy pattern is symmetric with respect to the current direction indicated by the arrow 5 obtained by rotating the arrow 3 by 90 ° about the center O of the main surface of the Hall element 2. Need to be configured. That is, as shown in FIG.
  • the resistors R1, R2, R3, and R4 of the resistor bridge circuit that is an equivalent circuit of the element 2 have the same resistance value.
  • variations in the resistance value on the manufacturing chip surface caused by the dummy pattern and fluctuations in the resistance value on the chip surface due to stress from the dummy pattern are reduced. Therefore, the offset voltage of the Hall element 2 is reduced, and the offset voltage can be removed by using the spinning current method, and the external magnetic field can be detected with high accuracy.
  • the arrows 3 and 5 correspond to the first and second symmetry lines in the present invention.
  • the dummy pattern is not limited to the main surface of the Hall element 2 and may be formed around the Hall element 2.
  • the Hall element 2 is symmetrical so that the current direction indicated by the arrows 3 and 5 is axisymmetric. It is preferable to form a dummy pattern on the surrounding substrate 1.
  • the size of the Hall element 2 is 120 ⁇ m or less, preferably 100 ⁇ m or less, the dummy pattern is caused by forming a dummy pattern around the Hall element 2 even if it is not on the main surface of the Hall element 2.
  • FIG. 3 (a) and 3 (b) show an embodiment of the present invention.
  • FIG. 3 (a) is a cross-sectional view of a four-terminal Hall element circuit using an STI element isolation process
  • FIG. b) is a plan view thereof.
  • 3A is a cross-sectional view taken along line AA in the plan view shown in FIG. 3B.
  • the Hall element circuit 10 includes a P-type single crystal silicon substrate 21, an N ⁇ type diffusion layer 20, an N + type diffusion layer 19, and a polycrystal.
  • a silicon film 18, a contact 17, an interlayer film 24, a through hole 22, an aluminum wiring 23, and a protective film 25 are provided.
  • the N ⁇ type diffusion layer 20 corresponds to a Hall element.
  • the polycrystalline silicon film 18 includes an STI 18a that isolates elements and a dummy pattern 18b formed on the main surface of the Hall element (N ⁇ type diffusion layer 20) surrounded by the STI 18a.
  • the N + type diffusion layer 19, the through hole 22, and the aluminum wiring 23 correspond to a first terminal pair and a second terminal pair.
  • an N ⁇ type diffusion layer 20 in which an n type impurity is diffused is formed on a P type single crystal silicon substrate 21. This surface becomes the main surface of the Hall element that detects the magnetic field.
  • the polycrystalline silicon film 18 forms an STI 18a that isolates elements.
  • a trench is formed at a predetermined position of the Hall element circuit 10 by etching or the like, and polysilicon is further formed in the trench.
  • a dummy pattern 18b is formed in the region surrounded by the STI 18a. As shown in FIG. 3B, the dummy pattern 18b has a square shape, and each input on the main surface of the Hall element (N ⁇ type diffusion layer 20) as in FIG. 2B. A plurality of lines are formed so as to be line symmetric with respect to the current direction.
  • the formation method is the same as the formation method of the STI 18a described above.
  • an N + type diffusion layer 19 is formed at a predetermined position of the N ⁇ type diffusion layer 20.
  • the N + type diffusion layer 19 is not limited to being formed after the STI 18a and the dummy pattern 18b are formed, but may be formed first.
  • the interlayer film 24 is formed on the silicon substrate 21, the N ⁇ type diffusion layer 20, and the N + type diffusion layer 19. Further, the interlayer film 24 is removed by etching, for example, at the position of the N + type diffusion layer 19 to form a through hole. Then, the through hole is filled with a conductive substance, and the through hole 22 is formed. Further, an aluminum wiring 23 is formed by patterning so as to be connected to the through hole 22.
  • the aluminum wiring 23 constitutes input / output terminals Vin1, Vin2, Vout1, and Vout2, and the Hall element (N ⁇ type diffusion layer 20) is electrically connected to the outside through the input / output terminals Vin1, Vin2, Vout1, and Vout2.
  • FIG. 4 (a) and 4 (b) show an embodiment of the present invention.
  • FIG. 4 (a) is a sectional view of a four-terminal Hall element circuit using an STI element isolation process
  • FIG. 4 (b). ) Is a plan view thereof.
  • 4A is a cross-sectional view taken along the line AA in the plan view shown in FIG. 4B.
  • FIGS. 3A to 3B are denoted by the same reference numerals, and detailed description thereof is omitted. Since the manufacturing method is the same as that of the Hall element circuit 10 shown in the first embodiment, the description thereof is omitted.
  • the Hall element circuit 11 includes a P-type single crystal silicon substrate 21, an N + type diffusion layer 19, an N ⁇ type diffusion layer 20, and a polycrystal.
  • a silicon film 28, a contact 17, an interlayer film 24, a through hole 22, an aluminum wiring 23, and a protective film 25 are provided.
  • the polycrystalline silicon film 28 includes an STI 28a that separates the elements, and a dummy pattern 28b formed on the main surface of the Hall element (N ⁇ type diffusion layer 20) surrounded by the STI 28a.
  • the dummy pattern 28b is formed in a lattice shape.
  • the dummy pattern 28b is formed on the main surface of the Hall element (N ⁇ type diffusion layer 20) so as to be line-symmetric with respect to each input current. Variations in the resistance value of the chip surface of the Hall element in manufacturing caused by the pattern 28b and variations in the resistance value of the chip surface of the Hall element due to stress from the dummy pattern 28b are reduced. As a result, the offset voltage is reduced, and it becomes possible to accurately detect the external magnetic field by removing the offset voltage by using the spinning current method.
  • FIG. 5, FIG. 6, FIG. 7, FIG. 8, FIG. 9, and FIG. 10 are plan views of a four-terminal Hall element circuit using an STI element isolation process according to an embodiment of the present invention.
  • FIGS. 3A to 3B are denoted by the same reference numerals, and detailed description thereof is omitted. Since the manufacturing method is the same as that of the Hall element circuit 10 shown in the first embodiment, the description thereof is omitted.
  • the dummy pattern 38b is formed in a circular shape.
  • the diameter of the dummy pattern 38b is, for example, about 20 ⁇ m.
  • the dummy pattern 48b is formed in the shape of a right isosceles triangle.
  • the long side of the dummy pattern 48b is, for example, about 20 ⁇ m, and is formed on almost the entire main surface of the Hall element circuit 40.
  • the dummy pattern 58b is formed in a square shape.
  • One side of the dummy pattern 58b is about 20 ⁇ m as an example, and is formed on almost the entire main surface of the Hall element circuit 50.
  • the dummy pattern 68b is formed in a regular octagonal shape.
  • One side of the dummy pattern 68b is about 10 ⁇ m as an example, and is formed on almost the entire main surface of the Hall element circuit 60.
  • the dummy pattern 78 b is formed in a cross shape at the position of the axis of line symmetry connecting the N + type diffusion layers 19 located at the diagonal of the main surface of the Hall element circuit 70. .
  • the dummy pattern 88b is formed so that the shape of the main surface of the Hall element (N ⁇ type diffusion layer 20) separated by the dummy pattern 88b is different.
  • the dummy pattern is point-symmetric with respect to the center of the main surface of the Hall element and symmetrical with respect to the axis of line symmetry connecting the N + type diffusion layers 19 located diagonally to the main surface of the Hall element. If formed, the shape of the main surface of the Hall element separated by the dummy pattern 88b may be different.
  • the dummy pattern is formed so as to be point-symmetric with respect to the center of the main surface of each Hall element and line-symmetric with respect to each input current.
  • variations in the resistance value of the chip surface of the Hall element in manufacturing caused by the dummy pattern and fluctuations in the resistance value of the chip surface of the Hall element due to stress from the dummy pattern are reduced.
  • the offset voltage is reduced, and it becomes possible to accurately detect the external magnetic field by removing the offset voltage by using the spinning current method.
  • FIG. 11 is a plan view of a four-terminal Hall element circuit using an STI element isolation process according to an embodiment of the present invention.
  • FIGS. 3A to 3B are denoted by the same reference numerals, and detailed description thereof is omitted. Since the manufacturing method is the same as that of the Hall element circuit 10 shown in the first embodiment, the description thereof is omitted.
  • the dummy pattern 98b is formed in a concentric square frame shape centering on the center of the main surface of the Hall element (N ⁇ type diffusion layer 20).
  • the interval between the frame-shaped dummy patterns 98b is about 5 ⁇ m.
  • a plurality of dummy patterns 108b are formed in a concentric regular octagonal frame shape centering on the center of the main surface of the Hall element.
  • the interval between the frame-shaped dummy patterns 108b is about 5 ⁇ m.
  • FIG. 13 is a plan view of a 4-terminal Hall element circuit using an STI element isolation process according to an embodiment of the present invention.
  • FIGS. 3A to 3B are denoted by the same reference numerals, and detailed description thereof is omitted. Since the manufacturing method is the same as that of the Hall element circuit 10 shown in the first embodiment, the description thereof is omitted.
  • a plurality of dummy patterns 118b are formed in a concentric frame shape centering on the center of the main surface of the Hall element (N ⁇ type diffusion layer 20).
  • the interval between the frame-shaped dummy patterns 118b is about 5 ⁇ m.
  • FIG. 14 is a plan view of a 4-terminal Hall element circuit using an STI element isolation process according to an embodiment of the present invention.
  • FIGS. 3A to 3B are denoted by the same reference numerals, and detailed description thereof is omitted. Since the manufacturing method is the same as that of the Hall element circuit 10 shown in the first embodiment, the description thereof is omitted.
  • a plurality of dummy patterns 128b are formed in a circular shape on the main surface of the Hall element (N ⁇ type diffusion layer 20).
  • the diameter of the dummy pattern 128b is about 5 ⁇ m. It is preferable that the dummy patterns 128b have a small size and a large number because they are arranged uniformly on the main surface of the Hall element.
  • FIG. 15 is a plan view of an 8-terminal Hall element circuit using an STI element isolation process according to an embodiment of the present invention.
  • FIGS. 3A to 3B are denoted by the same reference numerals, and detailed description thereof is omitted. Since the manufacturing method is the same as that of the Hall element circuit 10 shown in the first embodiment, the description thereof is omitted.
  • the Hall element circuit 130 shown in FIG. 15 has a shape in which the main surfaces of the square Hall element (N-type diffusion layer 20) shown in Example 1 are combined by rotating the angle by 45 degrees. That is, eight N + type diffusion layers 19, contacts (not shown), through holes 22 and aluminum wirings 23 are formed.
  • a plurality of dummy patterns 138b are formed in a concentric regular octagonal frame shape centering on the center of the main surface of the Hall element.
  • the diameter of each frame-shaped dummy pattern 138b is about 5 ⁇ m.
  • the offset voltage can be accurately removed using a more multi-phase spinning current method.
  • the shape of the STI needs to be symmetrical with respect to the direction of each input current.
  • the number of N + type diffusion layers 19, contacts (not shown), through holes 22, and aluminum wirings 23 is not limited to four or eight, but may be n (n is a multiple of 4).
  • FIG. 16 (a) and 16 (b) show an embodiment of the present invention.
  • FIG. 16 (a) is a sectional view of a four-terminal Hall element circuit using an STI element isolation process
  • FIG. ) Is a plan view thereof. Note that a cross-sectional view taken along line AA in the plan view shown in FIG. 16B is the cross-sectional view shown in FIG.
  • FIGS. 3A to 3B The same function and effect described in FIGS. 3A to 3B are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the Hall element circuit 140 includes a P-type single crystal silicon substrate 21, an N + type diffusion layer 19, an N ⁇ type diffusion layer 20, and a polycrystal.
  • a silicon film 148, a contact 17, an interlayer film 24, a through hole 22, an aluminum wiring 23, and a protective film 25 are provided.
  • the polycrystalline silicon film 148 has an STI 148a that isolates elements, and a dummy pattern 148b formed on the main surface of the Hall element (N ⁇ type diffusion layer 20) surrounded by the STI 148a.
  • the dummy pattern 148b has a square shape as in the first embodiment.
  • a dummy pattern 150 is formed on the upper surface of the interlayer film 24 from aluminum. As shown in FIG. 16B, the dummy pattern 150 has a square shape.
  • the shape of the dummy pattern 150 is not limited to a square shape, but may be a circle or other polygons, or may be a concentric circle or a concentric regular n-gon centering on the center of the main surface of the Hall element. Good. Further, it may not have the same shape as the dummy pattern 148 b formed in the N ⁇ type diffusion layer 20. Further, the dummy pattern 150 is not limited to aluminum and may be formed of copper or other metal.
  • the manufacturing method of the hall element circuit 140 is the same as that of the hall element circuit 10 shown in the first embodiment.
  • the dummy pattern 150 may be formed simultaneously with the formation of the aluminum wiring 23 by patterning, or may be formed in a formation process different from the aluminum wiring 23.
  • the dummy pattern 148b is formed so as to be point-symmetric with respect to the center of the main surface of the Hall element and line-symmetric with respect to each input current.
  • the offset voltage is reduced because variations in the resistance value on the chip surface of the Hall element in manufacturing caused by the pattern 148b and variations in the resistance value on the chip surface of the Hall element due to stress from the dummy pattern 148b are reduced. Accordingly, it is possible to remove the offset voltage by using the spinning current method and detect the external magnetic field with high accuracy.
  • FIG. 17 is a plan view of a four-terminal Hall element circuit using an STI element isolation process according to an embodiment of the present invention.
  • FIGS. 3A to 3B are denoted by the same reference numerals, and detailed description thereof is omitted. Since the manufacturing method is the same as that of the Hall element circuit 10 shown in the first embodiment, the description thereof is omitted.
  • the Hall element circuit 200 according to the present embodiment shown in FIG. 17 is similar to the Hall element circuit 10 according to the first embodiment in that an N + type diffusion layer 219, N ⁇ A mold diffusion layer 220, a polycrystalline silicon film 208, contacts (not shown), an interlayer film (not shown), a through hole 222, an aluminum wiring 223, and a protective film (not shown) are provided. ing.
  • the polycrystalline silicon film 208 has an STI 208a for separating elements and a plurality of dummy patterns 208b having a rectangular shape. As shown in FIG. 17, the dummy pattern 208b is not formed on the main surface of the Hall element (N ⁇ type diffusion layer 220), but is formed in a plurality around the main surface of the Hall element.
  • the size of the Hall element is about 30 ⁇ m as an example, but may be other sizes as long as it is 120 ⁇ m or less.
  • the dummy pattern 208b is formed in a rectangular shape and is formed around the main surface of the Hall element.
  • the size of the dummy pattern 208b is, for example, about 2 ⁇ 5 ⁇ m.
  • the dummy pattern is not formed on the main surface of the Hall element, the variation of the resistance value on the chip surface of the manufacturing Hall element caused by the dummy pattern and the Hall element due to the stress from the dummy pattern. Since the variation in resistance value on the chip surface is reduced, the offset voltage is reduced. Further, since the dummy pattern is formed around the main surface of the Hall element, the resistance of the Hall element due to the stress from the dummy pattern or the deflection of the chip surface of the Hall element produced in the manufacturing process as in the first embodiment described above. Value fluctuation can be suppressed. Therefore, by using the spinning current method, it is possible to remove the offset voltage and accurately detect the external magnetic field.
  • the size of the Hall element main surface may be 120 ⁇ m or less, and preferably 100 ⁇ m or less.
  • the dummy pattern 208b is formed around the Hall element main surface so as to be point-symmetric with respect to the center of the main surface of the Hall element circuit 200 and line-symmetric with respect to each input current. Therefore, variations in the resistance value on the chip surface of the Hall element in manufacturing caused by the dummy pattern 208b and fluctuations in the resistance value on the chip surface of the Hall element due to stress from the dummy pattern 208b are reduced, and the offset voltage is reduced. be able to.
  • FIG. 18 is a plan view of a four-terminal Hall element circuit using an STI element isolation process according to an embodiment of the present invention.
  • FIGS. 3A to 3B are denoted by the same reference numerals, and detailed description thereof is omitted. Since the manufacturing method is the same as that of the Hall element circuit 10 shown in the first embodiment, the description thereof is omitted.
  • a plurality of dummy patterns 218b are formed in a rectangular shape, and two rows are arranged around the main surface of the Hall element (N ⁇ type diffusion layer 220).
  • the size of the dummy pattern 218b is, for example, about 5 ⁇ 2 ⁇ m.
  • FIG. 19 is a plan view of a 4-terminal Hall element circuit using an STI element isolation process according to an embodiment of the present invention.
  • FIGS. 3A to 3B are denoted by the same reference numerals, and detailed description thereof is omitted. Since the manufacturing method is the same as that of the Hall element circuit 10 shown in the first embodiment, the description thereof is omitted.
  • the dummy pattern 228b is formed in a lattice shape around the main surface of the Hall element (N ⁇ type diffusion layer 220).
  • the size of the grating is about 5 ⁇ m.
  • FIG. 20 is a plan view of a four-terminal Hall element circuit using an STI element isolation process according to an embodiment of the present invention.
  • FIGS. 3A to 3B are denoted by the same reference numerals, and detailed description thereof is omitted. Since the manufacturing method is the same as that of the Hall element circuit 10 shown in the first embodiment, the description thereof is omitted.
  • a plurality of dummy patterns 238b are formed in a regular octagonal shape around the main surface of the Hall element (N ⁇ type diffusion layer 220).
  • One side of the dummy pattern 238b is about 5 ⁇ m as an example, and is formed around the main surface of the Hall element circuit 230.
  • FIG. 21 is a plan view of a four-terminal Hall element circuit using an STI element isolation process according to an embodiment of the present invention.
  • FIGS. 3A to 3B are denoted by the same reference numerals, and detailed description thereof is omitted. Since the manufacturing method is the same as that of the Hall element circuit 10 shown in the first embodiment, the description thereof is omitted.
  • a plurality of dummy patterns 248b are formed in a concentric regular octagonal frame shape centering on the center of the main surface of the Hall element (N ⁇ type diffusion layer 220).
  • the interval between the frame-shaped dummy patterns 248b is about 5 ⁇ m.
  • FIG. 22 is a plan view of a 4-terminal Hall element circuit using an STI element isolation process according to an embodiment of the present invention.
  • FIGS. 3A to 3B are denoted by the same reference numerals, and detailed description thereof is omitted. Since the manufacturing method is the same as that of the Hall element circuit 10 shown in the first embodiment, the description thereof is omitted.
  • a plurality of dummy patterns 258b are formed in a concentric frame shape centering on the center of the main surface of the Hall element (N ⁇ type diffusion layer 220).
  • the interval between the frame-shaped dummy patterns 258b is, for example, about 5 ⁇ m.
  • FIG. 23 is a plan view of a 4-terminal Hall element circuit using an STI element isolation process according to an embodiment of the present invention.
  • FIGS. 3A to 3B are denoted by the same reference numerals, and detailed description thereof is omitted. Since the manufacturing method is the same as that of the Hall element circuit 10 shown in the first embodiment, the description thereof is omitted.
  • a plurality of dummy patterns 268b are formed in a concentric square frame shape centering on the center of the main surface of the Hall element (N ⁇ type diffusion layer 220).
  • the interval between the frame-shaped dummy patterns 268b is about 5 ⁇ m.
  • FIG. 24 is a plan view of a four-terminal Hall element circuit using an STI element isolation process according to an embodiment of the present invention.
  • FIGS. 3A to 3B are denoted by the same reference numerals, and detailed description thereof is omitted. Since the manufacturing method is the same as that of the Hall element circuit 10 shown in the first embodiment, the description thereof is omitted.
  • a plurality of dummy patterns 278b are formed in a circular shape, and two rows are arranged around the main surface of the Hall element (N ⁇ type diffusion layer 220).
  • the diameter of the dummy pattern 278b is about 1.5 ⁇ m. It is preferable that the dummy patterns 278b have a small size and a large number because they are arranged uniformly on the main surface of the Hall element.
  • the dummy pattern formed in the Hall element circuit according to the present invention may be formed on the main surface of the Hall element or may be formed around the main surface of the Hall element.
  • the dummy pattern is not limited to polysilicon as an insulator, but may be an insulating resin such as silicon resin or polyimide, or an insulating ceramic material such as silicon nitride or aluminum nitride. Moreover, you may form with not only an insulator but aluminum, copper, and other metals. Further, the dummy pattern may be formed in a trench structure similarly to the STI, or may be formed simultaneously with the STI.
  • the shape and size of the dummy pattern can be any shape as long as it is point-symmetric with respect to the center of the main surface of the Hall element and line-symmetric with respect to each input current flowing through the Hall element. May be any shape and size.
  • the shape of the Hall element is not limited to a square, but may be a circle or a regular n-gon (n is a multiple of 4).
  • the configuration of the Hall element circuit according to the present invention is not limited to the above-described embodiment, and may be any configuration.
  • the Hall element circuit may include an electrode pad, a power supply circuit, an output circuit, a signal correction circuit, a clock generation circuit, and other dummy patterns in addition to the Hall element.
  • the structure which changed these combination may be sufficient.
  • the Hall element circuit according to the present invention includes other embodiments that are realized by combining arbitrary components in the above-described embodiments, and embodiments that do not depart from the gist of the present invention. Modifications obtained by performing various modifications conceived by a trader and various devices including the Hall element circuit according to the present invention are also included in the present invention. For example, a mobile phone provided with the Hall element circuit according to the present invention is also included in the present invention.
  • the present invention is expected to become more widespread in the future as a magnetic sensor using a Hall element circuit, for example, in fields where high reliability and high environmental resistance are required, such as in-vehicle use, and fields where downsizing is required.
  • it is suitable for applications such as detection of the rotation of wheels of transportation equipment, and open / close switches of portable equipment.
  • Substrate (semiconductor substrate) 2 300 Hall element 3 Arrow (first symmetry line) 5 Arrow (second symmetry line) 4a, 4b, 6a, 6b, 6c, 6d, 18b, 28b, 38b, 48b, 58b, 68b, 78b, 88b, 98b, 108b, 118b, 128b, 138b, 148b, 150, 208b, 218b, 228b, 238b, 248b, 258b, 268b, 278b, 410 Dummy pattern (pattern part) 10, 11, 30, 40, 50, 60, 70, 80, 90, 101, 100, 110, 120, 130, 140, 200, 210, 221, 230, 240, 250, 260, 270, 400 Hall element circuit 17, 301 Contact 18 Polycrystalline silicon film 19, 219 N + type diffusion layer (first terminal pair, second terminal pair) 20, 220 N-type diffusion layer (Hall element) 21 P-type single crystal silicon substrate (semiconductor substrate

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Abstract

　オフセット電圧の小さいホール素子回路を提供することを目的とする。　ホール素子回路（１０）は、ホール素子（２０）と、第１対称線上のホール素子（２０）の両端に設けられる第１の端子対（２３）と、第１対称線と直交する第２対称線上のホール素子（２０）の両端に設けられる第２の端子対（２３）と、ホール素子（２０）の主面に形成されたパターン部（１８ｂ）とを備え、ホール素子（２０）は、第１対称線を線対称の軸としたときに対称、かつ、第２対称線を線対称の軸としたときに対称となる形状を有し、パターン部（１８ｂ）は、第１対称線を線対称の軸としたときに対称、かつ、第２対称線を線対称の軸としたときに対称となる形状に形成されている。

Description

ホール素子回路
　本発明は、ホール素子回路に関し、特に、ホール素子回路の製造に適用可能な技術に関する。
　ホール素子は、半導体のホール効果によって生じた電位差を検出することで、外部磁界の変化を検出する素子である。ホール効果とは、物質中に流れる電流に垂直に磁界を加えると、電流と磁界に垂直な方向に電界が生じる現象であり、ホール素子の入力端子間に電流または電圧を印加した状態で、ホール素子の主面を貫く磁界が印加されるとホール素子内にホール電界が発生し、ホール素子の出力端子間にホール電圧が発生する。ホール電圧をＶＨ、ホール素子の入力端子間に流れる電流をＩ、ホール素子の主面を貫く磁界の磁束密度をＢ、ホール素子の厚さをＤとすると、ホール電圧ＶＨは次の（式１）で表される。
　ＶＨ＝（ＲＨ×Ｉ×Ｂ）／Ｄ・・・（式１）
　ＲＨはホール定数と呼ばれ、ホール素子を構成する物質の種類と温度により決まる定数である。
　ホール素子を構成する物質としてシリコンを選択すると、集積回路を構成したＬＳＩチップ上にホール素子がモノリシックに構成できるため、性能や価格の面で優れた磁界センサーが構成可能で、携帯機器の開閉スイッチや輸送機器の車輪の回転検出などの用途に広く用いられている。また、磁界センサーは、機械式センサーと比較して、非接触で磨耗がないため信頼性が高く、同じ非接触の光学式センサーと比較して、煙、埃、汚れという環境下でも安定に動作できるため耐環境性も高い。車載のような高信頼性、高耐環境性を要求される分野において今後、さらに普及すると見込まれている。
　一方、集積回路には高性能化、高機能化が要求されており、その実現のための主要な手段として、ＬＳＩ製造プロセスの微細化が進んできた。素子間の不要な相互作用を防ぐために素子を分離する絶縁膜等を形成する素子分離プロセスも、ＬＳＩ製造プロセスの一つとして微細化が進んでいる。例えば、近年の０．１８μｍデザインルール以下のＬＳＩ製造プロセスにおいては、厚いフィールド酸化膜で素子を分離するＬＯＣＯＳ法に代わり、横広がりがなくて微細化が可能な、素子間に溝を形成して絶縁物を埋め込むＳＴＩ法（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）が主流となっている。高性能な磁界センサー実現のために、ホール素子を、微細プロセスのＬＳＩチップ上においてＳＴＩ法の素子分離プロセスを用いて素子分離する技術が開示されている（例えば、特許文献１参照）。
　図２５は、従来のホール素子の構成を示す断面図である。図２５において、従来のホール素子３００は、コンタクト３０１、３０２と、多結晶シリコン膜３０３と、Ｐ型単結晶シリコン基板３０４と、拡散層３０５とを備えている。以上のような構成により、従来のホール素子３００は、微細化に適したトレンチ（溝）という素子分離プロセスにより素子が分離して構成されている。ここで、多結晶シリコン膜３０３がトレンチに相当する。図２５に示す従来のホール素子３００の構成では、所定の間隔を隔ててトレンチが形成され、トレンチで囲まれた領域をホール素子３００の主面としている。
　また、集積回路においては、集積回路内の空き領域にダミーパターンを形成してチップのパターン占有率（実装密度）の均一性を向上させるのが一般的である（例えば、特許文献２参照）。特許文献２によると、図２６に示すホール素子回路４００は、チップ４０６と、機能モジュール４０７と、チップ内の空領域４０８と、スクライブ領域４０９と、ダミーパターン４１０とを備え、以上から半導体集積回路４１１を構成している。集積回路内の空き領域にダミーパターン４１０を形成することにより、集積回路面内を占有する素子のパターン占有率（実装密度）の均一性が向上し、集積回路に搭載された素子の特性バラツキが抑制される。
特開平４－２６１７１号公報 特開２００９－６４８５７号公報
　ホール素子には、磁界印加がない状態でも、入力端子間に電流、あるいは電圧を印加すると出力端子間にオフセット電圧を発生してしまう現象がある。この現象について図２７を用いて説明する。ホール素子の等価回路は、図２７に示す抵抗ブリッジ回路で表すことができる。図２７に示すホール素子の等価回路において、磁界印加がない状態では、入力端子Ｖｉｎ１とＶｉｎ２の間に入力電圧Ｖｉｎを印加すると、出力端子Ｖｏｕｔ１とＶｏｕｔ２の間に生じる出力電圧Ｖｏｕｔは次の（式２）となる。
　Ｖｏｕｔ＝｛Ｒ４／（Ｒ１＋Ｒ４）－Ｒ３／（Ｒ２＋Ｒ３）｝×Ｖｉｎ・・（式２）
　抵抗ブリッジを構成する抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の抵抗値が全て同じＲであれば、Ｖｏｕｔ＝０となり、この場合、オフセット電圧は生じていない。しかし、Ｒ４の抵抗値のみＲ＋ΔＲと異なる場合、（式２）よりＶｏｕｔは次の（式３）となる。
　Ｖｏｕｔ＝ΔＲ／（４Ｒ＋２ΔＲ）・・・（式３）
　（式３）は、磁界印加がなくてもＶｏｕｔ＝０とならず、オフセット電圧が生じていることを示しており、抵抗ブリッジ回路を構成する抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４のばらつきがオフセット電圧の要因となることを示している。
　このオフセット電圧は、先に述べたホール電圧ＶＨ以上に大きくなる場合があり、外部磁界の検出を精度よく行うためには、オフセット電圧を除去する必要がある。
　ホール素子と周辺回路を集積化したホールＩＣでは、上記のオフセット電圧を除去するために、ホール素子に流す電流、あるいは電圧の方向を変えて出力電圧を求め、それらを演算してオフセット電圧を除去するスピニングカレント法がよく用いられている。
　しかし、ホール電圧ＶＨは極めて小さな電圧であり、例えば、シリコンで構成されるホール素子であれば、２～３ｍＴの磁束密度の磁界を印加した場合では、ＶＨ＝３００～４００μＶ程度の出力電圧しか得ることができない。スピニングカレント法を用いるにはそのための集積回路が必要となるが、ＶＨ＝３００～４００μＶ程度の出力電圧を集積回路で扱うためには、事前に数百倍にアンプする必要があるが、同時にオフセット電圧も数百倍にアンプされてしまう。集積回路にはダイナミックレンジの制約があるので、オフセット電圧がホール電圧ＶＨより大きいとアンプゲインを必要なだけ上げることができず、外部磁界を精度よく検出することができない。すなわち、スピニングカレント法を用いたとしても、外部磁界を精度よく検出するためには、抵抗ブリッジ回路を構成する抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４のばらつきを小さくする必要があり、これは、ホール素子主面の抵抗値をより均一にする必要があるということを示している。
　しかし、先に述べたとおり、チップ内においてトレンチによりホール素子を分離して形成したり、チップ内外の空き領域にダミーパターンを形成したりする場合、ダミーパターンの占有範囲、その形状や大きさ、応力等により、上記した抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４がばらついたり変動したりすることとなる。これは、ホール素子のオフセット電圧が大きくなるということを示している。すなわち、上記したホール素子では、外部磁界を精度よく検出することができないという問題が生じる。
　上記課題に鑑み、本発明は、オフセット電圧の小さいホール素子回路を提供することを目的とする。
　上記課題を解決するために、本発明の一形態に係るホール素子回路は、半導体基板に形成され、入力電圧に対する出力電圧の大きさから磁界を検出するホール素子と、前記ホール素子の主面の中心を通る第１対称線上の前記ホール素子の両端に設けられ、前記ホール素子に基準電圧を印加する入力端子対および前記ホール素子に発生する出力電圧を検出する出力端子対のいずれか一方を構成する第１の端子対と、前記ホール素子の主面の中心を通り前記第１対称線と直交する第２対称線上の前記ホール素子の両端に設けられ、前記入力端子対および前記出力端子対の他方を構成する第２の端子対と、前記ホール素子の主面に形成されたパターン部とを備え、前記ホール素子は、前記第１対称線を線対称の軸としたときに対称、かつ、前記第２対称線を線対称の軸としたときに対称となる形状を有し、前記パターン部は、前記第１対称線を線対称の軸としたときに対称、かつ、前記第２対称線を線対称の軸としたときに対称となる形状に形成されている。
　このような構成により、パターン部に起因したホール素子主面の製造上の抵抗値ばらつきとパターン部を介した応力がホール素子主面の中心に対して点対称となるためオフセット電圧が小さくなる。これにより、スピニングカレント法を用いることでオフセット電圧を除去し、外部磁界を精度よく検出することが可能となる。
　また、前記パターン部は、格子状に形成されていることが好ましい。
　また、前記パターン部は、円形または多角形の形状に形成されていることが好ましい。
　このような構成により、ホール素子の主面に均一にパターン部を形成して、ホール素子の主面における抵抗値のばらつきおよび応力を低減し、オフセット電圧を効率よく除去することができる。
　また、前記パターン部は、前記ホール素子の主面の中心を中心とする同心円の枠形状に形成されていることが好ましい。
　また、前記パターン部は、前記ホール素子の主面の中心を中心とする同心正ｎ角形（ｎは４の倍数）の枠形状に形成されていることが好ましい。
　このような構成により、ホール素子の主面において抵抗値のばらつきおよび応力を低減し、オフセット電圧を効率よく除去することができる。
　また、本発明の一形態に係るホール素子回路は、半導体基板に形成され、入力電圧に対する出力電圧の大きさから磁界を検出するホール素子と、前記ホール素子の主面の中心を通る第１対称線上の前記ホール素子の両端に設けられ、前記ホール素子に基準電圧を印加する入力端子対および前記ホール素子に発生する出力電圧を検出する出力端子対のいずれか一方を構成する第１の端子対と、前記ホール素子の主面の中心を通り前記第１対称線と直交する第２対称線上の前記ホール素子の両端に設けられ、前記入力端子対および前記出力端子対の他方を構成する第２の端子対と、前記ホール素子の主面の周囲に形成されたパターン部とを備え、前記ホール素子は、前記第１対称線を線対称の軸としたときに対称、かつ、前記第２対称線を線対称の軸としたときに対称となる形状を有し、前記パターン部は、前記第１対称線を線対称の軸としたときに対称、かつ、前記第２対称線を線対称の軸としたときに対称となる形状に形成されている。
　このような構成により、パターン部に起因したホール素子主面の製造上の抵抗値ばらつきがホール素子主面の中心に対して点対称となるためオフセット電圧が小さくなり、スピニングカレント法を用いることでオフセット電圧を除去し、外部磁界を精度よく検出することが可能となる。また、ホール素子主面上にパターン部を形成しないので、パターン部を介した応力による抵抗値ばらつきが低減される。したがって、より精度よく外部磁界を検出することができる。
　また、前記パターン部は、格子状に形成されていることが好ましい。
　また、前記パターン部は、円形または多角形の形状に形成されていることが好ましい。
　このような構成により、ホール素子の主面に均一にパターン部を形成して、ホール素子の主面における抵抗値のばらつきおよび応力を低減し、オフセット電圧を効率よく除去することができる。
　また、前記パターン部は、前記ホール素子の主面の中心を中心とする同心円の枠形状に形成されていることが好ましい。
　また、前記パターン部は、前記ホール素子の主面の中心を中心とする同心正ｎ角形（ｎは４の倍数）の枠形状に形成されていることが好ましい。
　このような構成により、ホール素子の主面において抵抗値のばらつきおよび応力を低減し、オフセット電圧を効率よく除去することができる。
　また、前記ホール素子の主面の外径は、１２０μｍ以下であることが好ましい。
　このような構成により、ホール素子主面の周辺にパターン部を配置して、小型かつ磁界の検出精度のよいホール素子回路を提供することができる。
　また、前記パターン部は、絶縁膜により形成されていることが好ましい。
　また、前記絶縁膜は、多結晶シリコンで構成されることが好ましい。
　また、前記パターン部は、トレンチに形成されていることが好ましい。
　このような構成により、トレンチに形成されるＳＴＩの製造とともにパターン部を形成することができ、簡便にパターン部を形成することができる。
　また、前記パターン部は、メタルにより形成されていることが好ましい。
　また、前記メタルは、アルミニウムで構成されることが好ましい。
　また、前記メタルは、銅で構成されることが好ましい。
　このような構成により、配線の製造とともにパターン部を形成することができ、簡便にパターン部を形成することができる。
　本発明によれば、オフセット電圧の小さいホール素子回路を提供することができる。
図１は、本実施の形態におけるホール素子回路の構成を示す図である。 図２は、２相のスピニングカレント法に適したダミーパターンを説明するためのホール素子の模式図であり、（ａ）は電流方向に対して線対称のダミーパターン、（ｂ）は中心Ｏを中心として９０°回転させたときに対称、かつ、電流方向に対して線対称のダミーパターンである。 図３は、実施例１に係るホール素子回路の概略構成図であり、（ａ）は断面図、（ｂ）は平面図である。 図４は、実施例２に係るに係るホール素子回路の概略構成図であり、（ａ）は断面図、（ｂ）は平面図である。 図５は、実施例３に係るホール素子回路の平面図である。 図６は、実施例３に係るホール素子回路の平面図である。 図７は、実施例３に係るホール素子回路の平面図である。 図８は、実施例３に係るホール素子回路の平面図である。 図９は、実施例３に係るホール素子回路の平面図である。 図１０は、実施例３に係るホール素子回路の平面図である。 図１１は、実施例４に係るホール素子回路の平面図である。 図１２は、実施例４に係るホール素子回路の平面図である。 図１３は、実施例５に係るホール素子回路の平面図である。 図１４は、実施例６に係るホール素子回路の平面図である。 図１５は、実施例７に係るホール素子回路の平面図である。 図１６は、実施例８に係るホール素子回路の概略構成図であり、（ａ）は断面図、（ｂ）は平面図である。 図１７は、実施例９に係るホール素子回路の平面図である。 図１８は、実施例１０に係るホール素子回路の平面図である。 図１９は、実施例１１に係るホール素子回路の平面図である。 図２０は、実施例１２に係るホール素子回路の平面図である。 図２１は、実施例１３に係るホール素子回路の平面図である。 図２２は、実施例１４に係るホール素子回路の平面図である。 図２３は、実施例１５に係るホール素子回路の平面図である。 図２４は、実施例１６に係るホール素子回路の平面図である。 図２５は、従来のホール素子の断面図である。 図２６は、主面周辺にダミーパターンを有する従来のホール素子を示す平面図である。 図２７は、ホール素子の等価回路である抵抗ブリッジ回路を示す回路図である。
　以下、本発明の実施の形態について図面を参照しながら説明する。なお、本発明について、以下の実施の形態および添付の図面を用いて説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。
　本実施の形態に係るホール素子回路は、半導体基板に形成され、入力電圧に対する出力電圧の大きさから磁界を検出するホール素子と、ホール素子の主面の中心を通る第１対称線上のホール素子の両端に設けられ、ホール素子に基準電圧を印加する入力端子対およびホール素子に発生する出力電圧を検出する出力端子対のいずれか一方を構成する少なくとも１の第１の端子対と、ホール素子の主面の中心を通り第１対称線と直交する第２対称線上のホール素子の両端に設けられ、入力端子対および出力端子対の他方を構成する少なくとも１の第２の端子対と、ホール素子の主面に形成されたダミーパターンとを備え、ホール素子は、第１対称線を線対称の軸としたときに対称、かつ、第２対称線を線対称の軸としたときに対称となる形状を有し、ダミーパターンは、第１対称線を線対称の軸としたときに対称、かつ、第２対称線を線対称の軸としたときに対称となる形状に形成されている。このような構成により、オフセット電圧の小さいホール素子回路を提供することができる。ここで、ダミーパターンが本発明におけるパターン部に相当する。
　図１は、本実施の形態に係るホール素子回路１００の概略構成図である。
　図１に示すように、ホール素子回路１００は、基板１上にホール素子２と、出力用パッド９ａ、電源接続用パッド９ｂ、接地用パッド９ｃとを備えている。
　基板１は、例えばシリコンで構成される半導体基板であり、一辺が７００μｍ程度の正方形の形状を有している。また、ホール素子２と、出力用パッド９ａ、電源接続用パッド９ｂ、接地用パッド９ｃ以外に、図示を省略した電源回路、出力回路、信号補正回路、クロック生成回路および素子としての機能は有さず基板上の素子のパターン占有率（実装密度）の均一性を保持するためのダミーパターン等を備えていてもよい。
　ホール素子２は、基板１の所定の領域に形成されており、例えば一辺が１００μｍの正方形の形状、つまり、点対称かつ線対称の形状を有している。また、正方形の各頂点に、入力端子対および出力端子対を有している。ホール素子２の主面またはホール素子２の周辺の基板１には、ダミーパターンが形成されている。ホール素子２の詳細については、実施例で述べる。なお、ホール素子２は、１のホール素子回路１００に１つとは限らず、複数配置されてもよい。
　次に、スピニングカレント法に適したダミーパターンについて説明する。
　図２（ａ）および図２（ｂ）は、２相のスピニングカレント法、および、２相のスピニングカレント法に適したダミーパターンを説明するためのホール素子２の模式図である。図２（ａ）に示すホール素子２の等価回路は、図２７の抵抗ブリッジ回路と同様である。
　図２７に示したホール素子２の等価回路における抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の値は、ホール素子２の形状、面精度や厚さ等の不均一性によりばらつきが生じることが多い。例えば、先に述べたように、ＳＴＩ法によるホール素子２の分離プロセスでは、ＳＴＩの製造時にシリコンとＳＴＩの熱膨張係数差や酸化膨張により機械的応力が発生し、ホール素子２の表面にたわみや厚さの不均一性が生じ、面内の位置により抵抗値に差が生じることとなる。そこで、ホール素子２に加わる機械的応力が均一となるように、ホール素子２の表面にダミーパターンを形成する。
　図２（ａ）に示すように、ホール素子２において、入力端子Ｖｉｎ１とＶｉｎ２との間に電圧を印加する場合、入力端子Ｖｉｎ１からＶｉｎ２の方向に電流が流れる。また、各端子に印加する電圧の大きさにより、入力端子Ｖｉｎ２からＶｉｎ１の方向に電流が流れることもある。したがって、図２（ａ）に示すように、ホール素子２の主面の中心Ｏを通る矢印３に対して線対称の位置にダミーパターン４ａおよび４ｂを形成するのが望ましい。
　また、ホール素子２は、出力端子Ｖｏｕｔ１とＶｏｕｔ２との間の電位差を読み出すことにより磁界を検出する。ホール素子２は正方形の形状であるため、入力端子Ｖｉｎ１およびＶｉｎ２と出力端子Ｖｏｕｔ１およびＶｏｕｔ２を入れ替えて使用する場合もある。したがって、図２（ｂ）に示すように、ホール素子２の主面の中心Ｏを軸として矢印３を９０°回転した矢印５に示す電流方向に対しても線対称になるように、ダミーパターンを構成する必要がある。すなわち、図２（ｂ）に示すように、矢印３および矢印５に示す電流方向に対して線対称となるように、ホール素子２にダミーパターン６ａ、６ｂ、６ｃ、６ｄを形成すれば、ホール素子２の等価回路である抵抗ブリッジ回路の抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４が同じ抵抗値になる。これにより、ダミーパターンが起因となった製造上のチップ表面の抵抗値ばらつきやダミーパターンからのストレスによるチップ表面の抵抗値変動が小さくなる。したがって、ホール素子２のオフセット電圧が小さくなり、スピニングカレント法を用いることでオフセット電圧を除去し、外部磁界を精度よく検出することが可能となる。なお、矢印３および矢印５が、本発明における第１対称線および第２対称線に相当する。
　また、ダミーパターンは、ホール素子２の主面上に限らず、ホール素子２の周囲に形成されてもよい。この場合も、ホール素子２の主面にダミーパターンを形成する場合と同様に、矢印３および矢印５に示した電流方向を線対称の軸としたときに対称になるように、ホール素子２の周囲の基板１上にダミーパターンを形成することが好ましい。ホール素子２の大きさが１２０μｍ以下、好ましくは１００μｍ以下の場合には、ホール素子２の主面上でなくてもホール素子２の周囲にダミーパターンを形成することにより、ダミーパターンが起因となった製造上のチップ表面の抵抗値ばらつきやダミーパターンからのストレスによるチップ表面の抵抗値変動を小さくすることができる。
　以下、ダミーパターンのレイアウトの具体例について示す。
　図３（ａ）と図３（ｂ）は、本発明の一実施例であり、図３（ａ）はＳＴＩ法の素子分離プロセスを使った４端子のホール素子回路の断面図、図３（ｂ）はその平面図である。なお、図３（ｂ）に示す平面図におけるＡ－Ａ線の断面図が、図３（ａ）に示す断面図である。
　図３（ａ）および図３（ｂ）に示す本実施例に係るホール素子回路１０は、Ｐ型単結晶シリコン基板２１と、Ｎ－型拡散層２０と、Ｎ＋型拡散層１９と、多結晶シリコン膜１８と、コンタクト１７と、層間膜２４と、スルーホール２２と、アルミ配線２３と、保護膜２５とを備えている。Ｎ－型拡散層２０がホール素子に相当する。多結晶シリコン膜１８は、素子間を分離するＳＴＩ１８ａと、ＳＴＩ１８ａに囲まれたホール素子（Ｎ－型拡散層２０）の主面に形成されたダミーパターン１８ｂとを有している。ここで、Ｎ＋型拡散層１９、スルーホール２２およびアルミ配線２３が、第１の端子対および第２の端子対に相当する。
　ホール素子回路１０の製造方法について説明する。はじめに、Ｐ型単結晶シリコン基板２１上にｎ型不純物を拡散したＮ－型拡散層２０が形成される。この面が磁界を検出するホール素子の主面となる。
　また、多結晶シリコン膜１８により、素子間を分離するＳＴＩ１８ａが形成される。ホール素子回路１０の所定位置にエッチング等によりトレンチ（溝）が形成され、さらにトレンチにポリシリコンが形成される。また、ＳＴＩ１８ａで囲まれた領域には、ダミーパターン１８ｂが形成される。ダミーパターン１８ｂは、図３（ｂ）に示すように、正方形の形状を有しており、図２（ｂ）と同様に、ホール素子（Ｎ－型拡散層２０）の主面において、各入力電流の方向に対して線対称となるように複数形成される。形成方法は、上記したＳＴＩ１８ａの形成方法と同様である。
　その後、Ｎ－型拡散層２０の所定の位置にＮ＋型拡散層１９が形成される。なお、Ｎ＋型拡散層１９は、ＳＴＩ１８ａおよびダミーパターン１８ｂが形成された後に限らず、先に形成されてもよい。
　ＳＴＩ１８ａおよびダミーパターン１８ｂの形成後、シリコン基板２１、Ｎ－型拡散層２０、Ｎ＋型拡散層１９の上に層間膜２４が形成される。また、Ｎ＋型拡散層１９の位置に、例えば、エッチングにより層間膜２４が除去されて貫通孔が形成される。そして、貫通孔に導電性物質が充填され、スルーホール２２が形成される。さらにスルーホール２２と接続するように、アルミ配線２３がパターニング形成される。このアルミ配線２３によって入出力端子Ｖｉｎ１、Ｖｉｎ２、Ｖｏｕｔ１、Ｖｏｕｔ２が構成され、ホール素子（Ｎ－型拡散層２０）は入出力端子Ｖｉｎ１、Ｖｉｎ２、Ｖｏｕｔ１、Ｖｏｕｔ２を介して電気的に外部と接続される。
　このような構成により、ダミーパターン１８ｂが起因となった製造上のホール素子のチップ表面の抵抗値ばらつきや、ダミーパターン１８ｂからのストレスによるホール素子のチップ表面の抵抗値変動が小さくなるため、オフセット電圧が小さくなる。これにより、スピニングカレント法を用いることでオフセット電圧を除去し、外部磁界を精度よく検出することが可能となる。
　図４（ａ）と図４（ｂ）は本発明の一実施例であり、図４（ａ）はＳＴＩ法の素子分離プロセスを使った４端子のホール素子回路の断面図、図４（ｂ）はその平面図である。なお、図４（ｂ）に示す平面図におけるＡ－Ａ線の断面図が、図４（ａ）に示す断面図である。
　図３（ａ）から図３（ｂ）で説明した同一作用効果のものには同一符号を付しており、その詳細な説明は省略する。なお、製造方法は、実施例１に示したホール素子回路１０と同様であるため説明を省略する。
　図４（ａ）および図４（ｂ）に示す本実施例に係るホール素子回路１１は、Ｐ型単結晶シリコン基板２１と、Ｎ＋型拡散層１９と、Ｎ－型拡散層２０と、多結晶シリコン膜２８と、コンタクト１７と、層間膜２４と、スルーホール２２と、アルミ配線２３と、保護膜２５とを備えている。多結晶シリコン膜２８は、素子間を分離するＳＴＩ２８ａと、ＳＴＩ２８ａに囲まれたホール素子（Ｎ－型拡散層２０）の主面に形成されたダミーパターン２８ｂとを有している。
　ここで、ダミーパターン２８ｂは、図４（ｂ）に示すように、格子状に形成されている。
　本実施例においても実施例１と同様に、ホール素子（Ｎ－型拡散層２０）の主面において、各入力電流に対して線対称となるようにダミーパターン２８ｂが形成されているため、ダミーパターン２８ｂが起因となった製造上のホール素子のチップ表面の抵抗値ばらつきやダミーパターン２８ｂからのストレスによるホール素子のチップ表面の抵抗値変動が小さくなる。これにより、オフセット電圧が小さくなり、スピニングカレント法を用いることでオフセット電圧を除去し、外部磁界を精度よく検出することが可能となる。
　図５、図６、図７、図８、図９、図１０は、本発明の一実施例であり、ＳＴＩ法の素子分離プロセスを使った４端子のホール素子回路の平面図である。
　図３（ａ）から図３（ｂ）で説明した同一作用効果のものには同一符号を付しており、その詳細な説明は省略する。なお、製造方法は、実施例１に示したホール素子回路１０と同様であるため、説明は省略する。
　図５に示すホール素子回路３０において、ダミーパターン３８ｂは、円形の形状に形成されている。ダミーパターン３８ｂの直径は、一例として、２０μｍ程度である。
　図６に示すホール素子回路４０において、ダミーパターン４８ｂは、直角二等辺三角形の形状に形成されている。ダミーパターン４８ｂの長辺は、一例として、２０μｍ程度であり、ホール素子回路４０の主面のほぼ全面に形成されている。
　図７に示すホール素子回路５０において、ダミーパターン５８ｂは、正方形の形状に形成されている。ダミーパターン５８ｂの一辺は、一例として、２０μｍ程度であり、ホール素子回路５０の主面のほぼ全面に形成されている。
　図８に示すホール素子回路６０において、ダミーパターン６８ｂは、正八角形の形状に形成されている。ダミーパターン６８ｂの一辺は、一例として、１０μｍ程度であり、ホール素子回路６０の主面のほぼ全面に形成されている。
　図９に示すホール素子回路７０において、ダミーパターン７８ｂは、ホール素子回路７０の主面の対角に位置するＮ＋型拡散層１９を結ぶ線対称の軸の位置に十字の形状に形成されている。
　図１０に示すホール素子回路８０において、ダミーパターン８８ｂは、ダミーパターン８８ｂにより分離されるホール素子（Ｎ－型拡散層２０）の主面の形状が異なるように形成されている。このように、ダミーパターンは、ホール素子の主面の中心に対して点対称、かつ、ホール素子の主面の対角に位置するＮ＋型拡散層１９を結ぶ線対称の軸に対して対称に形成されていれば、ダミーパターン８８ｂにより分離されるホール素子の主面の形状が異なっていてもよい。
　本実施例においても実施例１と同様に、上記した各ホール素子の主面の中心に対して点対称、かつ、各入力電流に対して線対称となるようにダミーパターンが形成されているため、ダミーパターンが起因となった製造上のホール素子のチップ表面の抵抗値ばらつきやダミーパターンからのストレスによるホール素子のチップ表面の抵抗値変動が小さくなる。これにより、オフセット電圧が小さくなり、スピニングカレント法を用いることでオフセット電圧を除去し、外部磁界を精度よく検出することが可能となる。
　図１１は本発明一実施例であり、ＳＴＩ法の素子分離プロセスを使った４端子のホール素子回路の平面図である。
　図３（ａ）から図３（ｂ）で説明した同一作用効果のものには同一符号を付しており、その詳細な説明は省略する。なお、製造方法は、実施例１に示したホール素子回路１０と同様であるため、説明は省略する。
　図１１に示すホール素子回路９０において、ダミーパターン９８ｂは、ホール素子（Ｎ－型拡散層２０）の主面の中心を中心とする同心正四角形の枠形状に形成されている。各枠形状のダミーパターン９８ｂの間隔は、一例として、５μｍ程度である。
　また、図１２に示すホール素子回路１０１において、ダミーパターン１０８ｂは、ホール素子の主面の中心を中心とする同心正八角形の枠形状に複数形成されている。各枠形状のダミーパターン１０８ｂの間隔は、一例として、５μｍ程度である。
　本実施例の効果は、実施例１と同様であるため詳細な説明は省略する。
　図１３は本発明の一実施例であり、ＳＴＩ法の素子分離プロセスを使った４端子のホール素子回路の平面図である。
　図３（ａ）から図３（ｂ）で説明した同一作用効果のものには同一符号を付しており、その詳細な説明は省略する。なお、製造方法は、実施例１に示したホール素子回路１０と同様であるため、説明は省略する。
　図１３に示すホール素子回路１１０において、ダミーパターン１１８ｂは、ホール素子（Ｎ－型拡散層２０）の主面の中心を中心とする同心円の枠形状に複数形成されている。各枠形状のダミーパターン１１８ｂの間隔は、一例として、５μｍ程度である。
　本実施例の効果は、実施例１と同様であるため詳細な説明は省略する。
　図１４は本発明の一実施例であり、ＳＴＩ法の素子分離プロセスを使った４端子のホール素子回路の平面図である。
　図３（ａ）から図３（ｂ）で説明した同一作用効果のものには同一符号を付しており、その詳細な説明は省略する。なお、製造方法は、実施例１に示したホール素子回路１０と同様であるため、説明は省略する。
　図１４に示すホール素子回路１２０において、ダミーパターン１２８ｂは、ホール素子（Ｎ－型拡散層２０）の主面に円形の形状に複数形成されている。一例として、ダミーパターン１２８ｂの直径は、５μｍ程度である。ダミーパターン１２８ｂは、大きさが小さく個数が多いほうが、ホール素子の主面に均一に配置されるため、好ましい。
　本実施例の効果は、実施例１と同様であるため詳細な説明は省略する。
　図１５は本発明の一実施例であり、ＳＴＩ法の素子分離プロセスを使った８端子のホール素子回路の平面図である。
　図３（ａ）から図３（ｂ）で説明した同一作用効果のものには同一符号を付しており、その詳細な説明は省略する。なお、製造方法は、実施例１に示したホール素子回路１０と同様であるため、説明は省略する。
　図１５に示すホール素子回路１３０は、実施例１に示した正方形のホール素子（Ｎ－型拡散層２０）の主面が角度を４５度回転させて組み合わせられた形状を有している。つまり、Ｎ＋型拡散層１９と、コンタクト（図示せず）と、スルーホール２２と、アルミ配線２３とがそれぞれ８つ形成されている。
　また、図１５に示すホール素子回路１３０において、ダミーパターン１３８ｂは、ホール素子の主面の中心を中心とする同心正八角形の枠形状に複数形成されている。各枠形状のダミーパターン１３８ｂの直径は、一例として、５μｍ程度である。
　このように端子対を増加した構成とすることにより、より多相のスピニングカレント法を用いて精度よくオフセット電圧を除去することができる。なお、それぞれの入力電流の方向に対してＳＴＩの形状が対称である必要があることは言うまでもない。また、Ｎ＋型拡散層１９と、コンタクト（図示せず）と、スルーホール２２と、アルミ配線２３は、４つまたは８つに限らず、ｎ個（ｎは４の倍数）であればよい。
　本実施例の効果は、実施例１と同様であるため詳細な説明は省略する。
　図１６（ａ）と図１６（ｂ）は本発明の一実施例であり、図１６（ａ）はＳＴＩ法の素子分離プロセスを使った４端子のホール素子回路の断面図、図１６（ｂ）はその平面図である。なお、図１６（ｂ）に示す平面図におけるＡ－Ａ線の断面図が、図１６（ａ）に示す断面図である。
　図３（ａ）から図３（ｂ）で説明した同一作用効果のものには同一符号を付しており、その詳細な説明は省略する。
　図１６（ａ）および図１６（ｂ）に示す本実施例に係るホール素子回路１４０は、Ｐ型単結晶シリコン基板２１と、Ｎ＋型拡散層１９と、Ｎ－型拡散層２０と、多結晶シリコン膜１４８と、コンタクト１７と、層間膜２４と、スルーホール２２と、アルミ配線２３と、保護膜２５とを備えている。多結晶シリコン膜１４８は、素子間を分離するＳＴＩ１４８ａと、ＳＴＩ１４８ａに囲まれたホール素子（Ｎ－型拡散層２０）の主面に形成されたダミーパターン１４８ｂとを有している。ダミーパターン１４８ｂは、図１６（ｂ）に示すように、実施例１と同様に正方形の形状を有している。
　また、層間膜２４の上面には、アルミニウムによりダミーパターン１５０が形成されている。図１６（ｂ）に示すように、ダミーパターン１５０は正方形の形状を有している。なお、ダミーパターン１５０の形状は、正方形の形状に限らず、円形やその他の多角形であってもよいし、ホール素子の主面の中心を中心とする同心円または同心正ｎ角形であってもよい。また、Ｎ－型拡散層２０に形成されたダミーパターン１４８ｂと同一の形状でなくてもよい。また、ダミーパターン１５０は、アルミニウムに限らず銅やその他の金属により形成されてもよい。
　ホール素子回路１４０の製造方法は、実施例１に示したホール素子回路１０と同様である。ダミーパターン１５０は、パターニングにより、アルミ配線２３を形成するときに同時に形成されてもよいし、アルミ配線２３とは別の形成工程で形成されてもよい。
　本実施例においても実施例１と同様に、ホール素子の主面の中心に対して点対称、かつ、各入力電流に対して線対称となるようにダミーパターン１４８ｂが形成されているため、ダミーパターン１４８ｂが起因となった製造上のホール素子のチップ表面の抵抗値ばらつきやダミーパターン１４８ｂからのストレスによるホール素子のチップ表面の抵抗値変動が小さくなるためオフセット電圧が小さくなる。これにより、スピニングカレント法を用いることでオフセット電圧を除去し、外部磁界を精度よく検出することが可能となる。
　図１７は、本発明の一実施例であり、ＳＴＩ法の素子分離プロセスを使った４端子のホール素子回路の平面図である。
　図３（ａ）から図３（ｂ）で説明した同一作用効果のものには同一符号を付しており、その詳細な説明は省略する。なお、製造方法は、実施例１に示したホール素子回路１０と同様であるため、説明は省略する。
　図１７に示す本実施例に係るホール素子回路２００は、実施例１のホール素子回路１０と同様に、Ｐ型単結晶シリコン基板（図示せず）上に、Ｎ＋型拡散層２１９と、Ｎ－型拡散層２２０と、多結晶シリコン膜２０８と、コンタクト（図示せず）と、層間膜（図示せず）と、スルーホール２２２と、アルミ配線２２３と、保護膜（図示せず）とを備えている。多結晶シリコン膜２０８は、素子間を分離するＳＴＩ２０８ａと、長方形の形状を有する複数のダミーパターン２０８ｂを有している。ダミーパターン２０８ｂは、図１７に示すように、ホール素子（Ｎ－型拡散層２２０）の主面には形成されず、ホール素子の主面の周囲に複数形成されている。ホール素子の大きさは、一例として３０μｍ程度であるが、１２０μｍ以下であればその他の大きさであってもよい。
　図１７に示すホール素子回路２００において、ダミーパターン２０８ｂは、長方形の形状に形成され、ホール素子の主面の周囲に形成されている。ダミーパターン２０８ｂの大きさは、一例として、２×５μｍ程度である。
　本実施例においては、ホール素子主面にはダミーパターンが形成されていないため、ダミーパターンが起因となった製造上のホール素子のチップ表面の抵抗値ばらつきやダミーパターンからのストレスによるホール素子のチップ表面の抵抗値変動が小さくなるため、オフセット電圧が小さくなる。また、ホール素子の主面の周囲にダミーパターンが形成されているので、上記した実施例１と同様に、製造上生じるホール素子のチップ表面のたわみ等やダミーパターンからの応力によるホール素子の抵抗値変動を抑制することができる。したがって、スピニングカレント法を用いることでオフセット電圧を除去し、外部磁界を精度よく検出することが可能となる。ただし、ホール素子主面にダミーパターンを形成しないため、ホール素子主面の面積を極力小さくして、化学的機械的研磨やドライエッチングプロセスによるパターン依存性を防止する必要がある。ホール素子主面の大きさは、１２０μｍ以下であればよく、１００μｍ以下であることが好ましい。
　また、本実施例においては、ホール素子回路２００の主面の中心に対して点対称、かつ、各入力電流に対して線対称となるように、ホール素子主面周辺にダミーパターン２０８ｂを形成しているため、ダミーパターン２０８ｂが起因となった製造上のホール素子のチップ表面の抵抗値ばらつきやダミーパターン２０８ｂからのストレスによるホール素子のチップ表面の抵抗値変動が小さくなり、オフセット電圧を小さくすることができる。
　図１８は、本発明の一実施例であり、ＳＴＩ法の素子分離プロセスを使った４端子のホール素子回路の平面図である。
　図３（ａ）から図３（ｂ）で説明した同一作用効果のものには同一符号を付しており、その詳細な説明は省略する。なお、製造方法は、実施例１に示したホール素子回路１０と同様であるため、説明は省略する。
　図１８に示すホール素子回路２１０において、ダミーパターン２１８ｂは、長方形の形状に複数形成され、ホール素子（Ｎ－型拡散層２２０）の主面の周囲に２列ずつ配置されている。ダミーパターン２１８ｂの大きさは、一例として、５×２μｍ程度である。
　本実施例の効果は、実施例９と同様であるため詳細な説明は省略する。
　図１９は本発明の一実施例であり、ＳＴＩ法の素子分離プロセスを使った４端子のホール素子回路の平面図である。
　図３（ａ）から図３（ｂ）で説明した同一作用効果のものには同一符号を付しており、その詳細な説明は省略する。なお、製造方法は、実施例１に示したホール素子回路１０と同様であるため、説明は省略する。
　図１９に示すホール素子回路２２１において、ダミーパターン２２８ｂは、ホール素子（Ｎ－型拡散層２２０）の主面の周囲に格子状に形成されている。格子の大きさは、一例として５μｍ程度である。
　本実施例の効果は、実施例９と同様であるため詳細な説明は省略する。
　図２０は本発明の一実施例であり、ＳＴＩ法の素子分離プロセスを使った４端子のホール素子回路の平面図である。
　図３（ａ）から図３（ｂ）で説明した同一作用効果のものには同一符号を付しており、その詳細な説明は省略する。なお、製造方法は、実施例１に示したホール素子回路１０と同様であるため、説明は省略する。
　図２０に示すホール素子回路２３０において、ダミーパターン２３８ｂは、ホール素子（Ｎ－型拡散層２２０）の主面の周囲に正八角形の形状に複数形成されている。ダミーパターン２３８ｂの一辺は、一例として、５μｍ程度であり、ホール素子回路２３０の主面の周囲に形成されている。
　本実施例の効果は、実施例９と同様であるため詳細な説明は省略する。
　図２１は本発明の一実施例であり、ＳＴＩ法の素子分離プロセスを使った４端子のホール素子回路の平面図である。
　図３（ａ）から図３（ｂ）で説明した同一作用効果のものには同一符号を付しており、その詳細な説明は省略する。なお、製造方法は、実施例１に示したホール素子回路１０と同様であるため、説明は省略する。
　図２１に示すホール素子回路２４０において、ダミーパターン２４８ｂは、ホール素子（Ｎ－型拡散層２２０）の主面の中心を中心とする同心正八角形の枠形状に複数形成されている。各枠形状のダミーパターン２４８ｂの間隔は、一例として、５μｍ程度である。
　本実施例の効果は、実施例９と同様であるため詳細な説明は省略する。
　図２２は本発明の一実施例であり、ＳＴＩ法の素子分離プロセスを使った４端子のホール素子回路の平面図である。
　図３（ａ）から図３（ｂ）で説明した同一作用効果のものには同一符号を付しており、その詳細な説明は省略する。なお、製造方法は、実施例１に示したホール素子回路１０と同様であるため、説明は省略する。
　図２２に示すホール素子回路２５０において、ダミーパターン２５８ｂは、ホール素子（Ｎ－型拡散層２２０）の主面の中心を中心とする同心円の枠形状に複数形成されている。各枠形状のダミーパターン２５８ｂの間隔は、一例として、５μｍ程度である。
　本実施例の効果は、実施例９と同様であるため詳細な説明は省略する。
　図２３は本発明の一実施例であり、ＳＴＩ法の素子分離プロセスを使った４端子のホール素子回路の平面図である。
　図３（ａ）から図３（ｂ）で説明した同一作用効果のものには同一符号を付しており、その詳細な説明は省略する。なお、製造方法は、実施例１に示したホール素子回路１０と同様であるため、説明は省略する。
　図２３に示すホール素子回路２６０において、ダミーパターン２６８ｂは、ホール素子（Ｎ－型拡散層２２０）の主面の中心を中心とする同心正四角形の枠形状に複数形成されている。各枠形状のダミーパターン２６８ｂの間隔は、一例として、５μｍ程度である。
　本実施例の効果は、実施例９と同様であるため詳細な説明は省略する。
　図２４は本発明の一実施例であり、ＳＴＩ法の素子分離プロセスを使った４端子のホール素子回路の平面図である。
　図３（ａ）から図３（ｂ）で説明した同一作用効果のものには同一符号を付しており、その詳細な説明は省略する。なお、製造方法は、実施例１に示したホール素子回路１０と同様であるため、説明は省略する。
　図２４に示すホール素子回路２７０において、ダミーパターン２７８ｂは、円形の形状に複数形成され、ホール素子（Ｎ－型拡散層２２０）の主面の周囲に２列ずつ配置されている。一例として、ダミーパターン２７８ｂの直径は、１．５μｍ程度である。ダミーパターン２７８ｂは、大きさが小さく個数が多いほうが、ホール素子の主面に均一に配置されるため、好ましい。
　本実施例の効果は、実施例９と同様であるため詳細な説明は省略する。
　なお、本発明は、上記した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
　例えば、本発明に係るホール素子回路に形成されるダミーパターンは、ホール素子の主面に形成されていてもよいし、ホール素子の主面の周囲に形成されていてもよい。
　また、ダミーパターンは、絶縁物であるポリシリコンに限らず、シリコン樹脂やポリイミド等の絶縁性樹脂、窒化珪素や窒化アルミニウム等の絶縁性セラミックス材料であってもよい。また、絶縁物に限らず、アルミや銅その他のメタルによって形成されてもよい。また、ダミーパターンは、ＳＴＩと同様にトレンチ構造に形成されていてもよいし、ＳＴＩと同時に形成されてもよい。
　また、ダミーパターンの形状および大きさは、ホール素子の主面の中心に対して点対称、かつ、ホール素子を流れる各入力電流に対して線対称となるように形成されていれば、どのような形状および大きさであってもよい。
　また、ホール素子の形状は正方形に限らず、円形や正ｎ角形（ｎは４の倍数）であればよい。
　また、本発明に係るホール素子回路の構成は、上記した実施の形態に限らず、どのような構成であってもよい。例えば、ホール素子回路は、ホール素子以外に、電極パッド、電源回路、出力回路、信号補正回路、クロック生成回路および他のダミーパターン等を備えていてもよい。また、これらの組み合わせを変更した構成であってもよい。
　また、本発明に係るホール素子回路には、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るホール素子回路を備えた各種デバイスなども本発明に含まれる。例えば、本発明に係るホール素子回路を備えた携帯電話機等も本発明に含まれる。
　本発明は、ホール素子回路を用いた磁気センサーとして、例えば車載のような高信頼性、高耐環境性を要求される分野や小型化が求められる分野において、今後さらに普及すると見込まれている。特に、輸送機器の車輪の回転検出等の用途や携帯機器の開閉スイッチ等に好適である。
１　基板（半導体基板）
２、３００　ホール素子
３　矢印（第１対称線）
５　矢印（第２対称線）
４ａ、４ｂ、６ａ、６ｂ、６ｃ、６ｄ、１８ｂ、２８ｂ、３８ｂ、４８ｂ、５８ｂ、６８ｂ、７８ｂ、８８ｂ、９８ｂ、１０８ｂ、１１８ｂ、１２８ｂ、１３８ｂ、１４８ｂ、１５０、２０８ｂ、２１８ｂ、２２８ｂ、２３８ｂ、２４８ｂ、２５８ｂ、２６８ｂ、２７８ｂ、４１０　ダミーパターン（パターン部）
１０、１１、３０、４０、５０、６０、７０、８０、９０、１０１、１００、１１０、１２０、１３０、１４０、２００、２１０、２２１、２３０、２４０、２５０、２６０、２７０、４００　ホール素子回路
１７、３０１　コンタクト
１８　多結晶シリコン膜
１９、２１９　Ｎ＋型拡散層（第１の端子対、第２の端子対）
２０、２２０　Ｎ－型拡散層（ホール素子）
２１　Ｐ型単結晶シリコン基板（半導体基板）
２２、２２２　スルーホール（第１の端子対、第２の端子対）
２３、２２３　アルミ配線（第１の端子対、第２の端子対）
２４　層間膜
２５　保護膜
Ｏ　中心

Claims (17)

  1. 　磁界を検出するホール素子回路であって、
    　半導体基板に形成され、入力電流に対する出力電圧の大きさから磁界を検出するホール素子と、
    　前記ホール素子の主面の中心を通る第１対称線上の前記ホール素子の両端に設けられ、前記ホール素子に基準電圧を印加する入力端子対および前記ホール素子に発生する出力電圧を検出する出力端子対のいずれか一方を構成する第１の端子対と、
    　前記ホール素子の主面の中心を通り前記第１対称線と直交する第２対称線上の前記ホール素子の両端に設けられ、前記入力端子対および前記出力端子対の他方を構成する第２の端子対と、
    　前記ホール素子の主面に形成されたパターン部とを備え、
    　前記ホール素子は、前記第１対称線を線対称の軸としたときに対称、かつ、前記第２対称線を線対称の軸としたときに対称となる形状を有し、
    　前記パターン部は、前記第１対称線を線対称の軸としたときに対称、かつ、前記第２対称線を線対称の軸としたときに対称となる形状に形成されている
    ホール素子回路。
  2. 　前記パターン部は、格子状に形成されている
    請求項１に記載のホール素子回路。
  3. 　前記パターン部は、円形または多角形の形状に形成されている
    請求項１に記載のホール素子回路。
  4. 　前記パターン部は、前記ホール素子の主面の中心を中心とする同心円の枠形状に形成されている
    請求項１に記載のホール素子回路。
  5. 　前記パターン部は、前記ホール素子の主面の中心を中心とする同心正ｎ角形（ｎは４の倍数）の枠形状に形成されている
    請求項１に記載のホール素子回路。
  6. 　磁界を検出するホール素子回路であって、
    　半導体基板に形成され、入力電流に対する出力電圧の大きさから磁界を検出するホール素子と、
    　前記ホール素子の主面の中心を通る第１対称線上の前記ホール素子の両端に設けられ、前記ホール素子に基準電圧を印加する入力端子対および前記ホール素子に発生する出力電圧を検出する出力端子対のいずれか一方を構成する第１の端子対と、
    　前記ホール素子の主面の中心を通り前記第１対称線と直交する第２対称線上の前記ホール素子の両端に設けられ、前記入力端子対および前記出力端子対の他方を構成する第２の端子対と、
    　前記ホール素子の主面の周囲に形成されたパターン部とを備え、
    　前記ホール素子は、前記第１対称線を線対称の軸としたときに対称、かつ、前記第２対称線を線対称の軸としたときに対称となる形状を有し、
    　前記パターン部は、前記第１対称線を線対称の軸としたときに対称、かつ、前記第２対称線を線対称の軸としたときに対称となる形状に形成されている
    ホール素子回路。
  7. 　前記パターン部は、格子状に形成されている
    請求項６に記載のホール素子回路。
  8. 　前記パターン部は、円形または多角形の形状に形成されている
    請求項６に記載のホール素子回路。
  9. 　前記パターン部は、前記ホール素子の主面の中心を中心とする同心円の枠形状に形成されている
    請求項６に記載のホール素子回路。
  10. 　前記パターン部は、前記ホール素子の主面の中心を中心とする同心正ｎ角形（ｎは４の倍数）の枠形状に形成されている
    請求項６に記載のホール素子回路。
  11. 　前記ホール素子の主面の外径は、１２０μｍ以下である
    請求項６～１０のいずれか１項に記載のホール素子回路。
  12. 　前記パターン部は、絶縁膜により形成されている
    請求項１～１１のいずれか１項に記載のホール素子回路。
  13. 　前記絶縁膜は、多結晶シリコンで構成される
    請求項１２に記載のホール素子回路。
  14. 　前記パターン部は、トレンチに形成されている
    請求項１～１１のいずれか１項に記載のホール素子回路。
  15. 　前記パターン部は、メタルにより形成されている
    請求項１～１１のいずれか１項に記載のホール素子回路。
  16. 　前記メタルは、アルミニウムで構成される
    請求項１５に記載のホール素子回路。
  17. 　前記メタルは、銅で構成される
    請求項１５に記載のホール素子回路。
     
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