WO2011134127A1 - 一种闪存器件及其制造方法 - Google Patents

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朱慧珑
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中国科学院微电子研究所
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Definitions

  • Flash memory device and manufacturing method thereof
  • the present invention relates to the field of semiconductor manufacturing, and in particular, to a flash memory device and a method of fabricating the same. Background technique
  • a flash memory device is a device for electrically writing and erasing data, which forms two capacitors in series by providing a dielectric layer between a control gate, a floating gate and a substrate. The charge can be held on the floating gate even when the device is powered down to provide a memory function.
  • a flash memory device comprising: a semiconductor substrate; a gate stack formed on the semiconductor substrate; a gate region, located under the gate stack; a sidewall spacer located outside the gate stack; and a source/drain region outside the channel region; wherein the gate stack includes: a first gate dielectric layer over the channel region; a conductive layer covering an upper surface of the first gate dielectric layer and an inner wall of the sidewall; a second gate dielectric layer covering the surface of the first conductive layer; and a second conductive layer covering the surface of the second conductive layer.
  • a method of fabricating a flash memory device comprising the steps of: providing a semiconductor substrate; forming a sacrificial gate stack on the semiconductor substrate, sidewalls outside the sacrificial gate stack, and the side a source/drain region outside the wall, the sacrificial gate stack including a first gate dielectric layer and a sacrificial gate; removing the sacrificial gate to form a first opening in an inner wall of the sidewall; covering a bottom of the first opening And a sidewall, which sequentially deposits a first conductive layer, a second gate dielectric layer, and a second conductive layer, and etches them to form a gate stack.
  • an etch protection layer is further included between the first gate dielectric layer and the sacrificial gate, and the etch protection layer may be the same as the first first conductive layer material. , for protecting the first gate dielectric layer.
  • the first gate dielectric layer and the second gate dielectric layer may be any of Al 2 0 3 .
  • the first conductive layer and the second conductive layer may be formed of a combination including any one or more of TiN, TaN, Ti, Ta, Cu, Al, or polycrystalline Si.
  • the control gate and the floating gate are greatly increased.
  • the positive facing area of the capacitor allows for a larger capacitance for better switching performance.
  • FIG. 1 to 10 are cross-sectional views showing the structure of a device in each step of a method of fabricating a flash memory device in accordance with the present invention. detailed description
  • FIG. 1 A schematic diagram of a layer structure in accordance with an embodiment of the present invention is shown in the accompanying drawings.
  • the figures are not drawn to scale, and some details are exaggerated for clarity and some details may be omitted.
  • the various regions, the shapes of the layers, and the relative sizes and positional relationships between the figures are merely exemplary, and may vary in practice due to manufacturing tolerances or technical limitations, and those skilled in the art will It is desirable to additionally design regions/layers having different shapes, sizes, relative positions.
  • a first gate dielectric layer 120 having a thickness of 2 to 5 nm is deposited on the upper surface of the semiconductor substrate 110 (for example, may be a Si substrate), and the first gate dielectric layer 120 may be aluminum oxide (A1). 2 0 3 ), HfO 2 , HfSiO, HfSiON, HfTaO, HfTiO, H ZrO , Oxidation A combination of one or more of silicon (Si0 2 ) or silicon nitride (Si 3 N 4 ).
  • the semiconductor substrate 110 herein is processed, for example, including the original doping and forming a protective layer of oxide, nitride, etc. on the semiconductor substrate. These processes can be referred to the basic flow of MOS tube fabrication.
  • An etch protection layer 130 is deposited on the first gate dielectric layer 120, and the etch protection layer 130 may include any one or more of TiN, TaN, Ti, Ta, Al, Cu, Co, Ni, or polycrystalline Si. a combination of, or may also include Ta 2 C, HfN, HfC, TiC, MoN, MoC, TaTbN, TaErN, TaYbN, TaSiN, TaAlN, TiAlN, TaHfN, TiHfN, HfSiN, MoSiN MoAlN, Mo, Ru, Ru0 2 , RuTa x , NiTa x and Other metals are intended to protect the underlying first gate dielectric layer from damage during the process.
  • a polysilicon layer 140 is deposited over the etch protection layer 130 for forming a sacrificial gate. The protective layer 130 is not necessary, and a sacrificial gate may be formed directly on the first gate dielectric layer 120.
  • a photoresist layer is coated on the polysilicon layer 140, and the photoresist layer is patterned according to the shape of the gate to form a patterned photoresist layer 210.
  • the polysilicon layer 140 and the protective layer 130 are subjected to reactive ion etching RIE using the patterned photoresist layer 210 as a mask to form an etched etch protection layer 131 and a sacrificial gate 141.
  • the patterned photoresist layer 210 is then removed, as shown in FIG.
  • the etch protection layer 131 forms part of the floating gate of the flash memory device, and this portion is not necessarily formed in this step, and may be formed when the first conductive layer is deposited later.
  • the first gate dielectric layer may be further formed in this etching step.
  • the first gate dielectric layer 120 is etched.
  • the first gate dielectric layer 120 is not etched first.
  • a low energy ion implantation is performed on the silicon substrate 110 using the sacrificial gate stack as a mask to form a lightly doped source/drain region (or referred to as a source/drain extension region).
  • the Halo region can also be formed in the silicon substrate 110 using a large angle implant.
  • An oxide layer or a nitride layer such as Si 3 N 4 or the like, is deposited on the first gate dielectric layer 120 and the sacrificial gate 141, and the oxide layer or the nitride layer is etched to form the gate spacer 420.
  • the first gate dielectric layer 120 is etched using the sacrificial gate stack having the gate spacers 420 as a mask and conventional ion implantation is performed to obtain the first gate dielectric layer 121 and the source/drain regions. Thereafter, activation annealing of 5 s can be performed at about 1000 ° C to activate the source/drain regions.
  • a metal such as Ti, W or Co is deposited on the source/drain regions and annealed at a high temperature to form a metal silicide contact 510 of the source/drain region and a metal silicide contact 520 over the sacrificial gate 141. , can effectively reduce the source/drain contact resistance.
  • a thin layer of nitride may be deposited on the semiconductor substrate on which part of the device structure has been formed.
  • an interlayer dielectric layer 610 such as SiO 2 or other material such as phosphosilicate glass, borophosphosilicate glass, or the like, is deposited on the semiconductor substrate and the device surface thereon, and the interlayer dielectric layer 610 is deposited. Chemical mechanical polishing is performed until the metal silicide contact 520 on the upper surface of the sacrificial gate 141 is exposed.
  • an etching is performed to remove the sacrificial gate 141 including the silicide contact 520 to form a first opening, exposing the etch protection layer 131.
  • a process of forming a semiconductor structure including a source region, a drain region, a gate spacer, a gate dielectric layer, and a sacrificial gate is well known in the art, and the process described above is merely an example and should not be construed as On this Limitations of the invention.
  • the semiconductor structures described above can be formed using any other method known in the art.
  • the first conductive layer material is deposited on the semiconductor substrate, and may be any one or more of TiN, TaN, Ti, Ta, Cu, Al, Co, Ni or polycrystalline Si.
  • a first metal layer 810 having a thickness of 5 to 20 nm is preferred.
  • the first conductive layer 810 forms a U-shaped opening in the first opening, referred to as a second opening.
  • the etch protection layer 131 originally formed and the material of the first conductive layer may be the same, and an integral structure can be formed. Therefore, in FIG. 9, the etch protection layer 131 is omitted, and is directly represented by the first conductive layer 810, which is shown in FIG. The same is true.
  • a second gate dielectric layer 820 is deposited on the first conductive layer 810.
  • the second gate dielectric layer 820 may include aluminum oxide (Al 2 O 3 ), hafnium oxide (Hf0 2 ), hafnium silicon oxide (HfSiO), and nitrogen oxide.
  • the combination is preferably a high-k dielectric material having a thickness of 5 to 20 nm.
  • the second gate dielectric layer 820 forms a U-shaped opening in the second opening, referred to as a third opening.
  • a second conductive layer 830 is deposited on the second gate dielectric layer 820.
  • the material of the second conductive layer may be the same as the material of the first conductive layer, preferably TiN.
  • the second conductive layer 830 fills the third opening.
  • an etching range may be selected. the size of.
  • a photoresist layer is coated on the second conductive layer 830 and patterned according to the shape of the control gate to form a patterned photoresist layer 910.
  • the second conductive layer 830, the second gate dielectric layer 820 and the first conductive layer 810 are RIE-etched by using the patterned photoresist layer 910 as a mask to form a control gate 831 and a second gate dielectric layer 821.
  • the floating gate 811 as shown in FIG.
  • the top width of the etched gate stack is larger than the width of the first opening, on the one hand to further increase the confrontation of the capacitor formed between the control gate 831 and the floating gate 811. Area, on the other hand, a wider gate stack helps to reduce gate resistance, thereby improving device performance.
  • the patterned photoresist layer 910 is removed to obtain a flash memory device in accordance with an embodiment of the present invention.
  • a flash memory device structure according to an embodiment of the present invention has been obtained, as shown in FIG. 10, comprising: a semiconductor substrate 110; a gate stack formed over the semiconductor substrate 110; and a channel region 150 under the gate stack
  • the side wall 420 is located outside the gate stack; and the source/drain regions are located outside the channel region 150.
  • the gate stack includes: a first gate dielectric layer 121 over the channel region 150; a first conductive layer 811, Covering the upper surface of the first gate dielectric layer 121 and the inner wall of the sidewall spacer 420; the second gate dielectric layer 821 covering the surface of the first conductive layer 811; the second conductive layer 831 covering the surface of the second conductive layer 821, and Fill the opening formed above 821.
  • the first conductive layer 811 serves as a floating gate of the flash memory device
  • the second conductive layer 831 serves as a control gate of the flash memory device.
  • a metal silicide contact 510 may be present in the source/drain regions.
  • the first gate dielectric layer 121 and the second gate dielectric layer 821 may be any one or more of Al 2 O 3 , Hf0 2 , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Si0 2 or Si 3 N 4 .
  • the combination of the high-k gate dielectric material is preferably used to effectively ensure the coupling between the control gate and the floating gate.
  • the first conductive layer 811 and the second conductive layer 831 may be formed of a combination including any one or more of TiN, TaN, Ti, Ta, Al, Cu, Co, Ni, or polycrystalline Si.
  • the top width of the gate stack is greater than the channel length of the channel region 150, wherein the first conductive layer extends to both sides of the sidewall spacer 420, and the top width is greater than the channel length of the channel region 150; the second gate dielectric layer 821 extends To the sides of the sidewall 420, the top width is greater than the channel length of the channel region 150; the top of the second conductive layer 831 extends to both sides of the sidewall 420, and the width is greater than the channel length of the channel region 150.
  • the purpose of this is to further increase the facing area of the capacitor formed between the control gate 831 and the floating gate 811.
  • the wider gate stack is advantageous for reducing the gate resistance, thereby improving Device performance.
  • the flash memory device obtained according to the embodiment of the present invention greatly increases the facing area between the control gate and the floating gate, and increases the capacitor formed by the control gate, the second gate dielectric layer and the floating gate.
  • the capacity which transfers most of the voltage to the capacitor formed by the floating gate and the source/drain, improves the switching performance of the device.
  • the area of the gate stack is greatly increased, the gate resistance is reduced, and the device is improved. Current performance.

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Description

一种闪存器件及其制造方法 技术领域
本发明涉及半导体制造领域， 尤其涉及一种闪存器件及其制造方法。 背景技术
闪存器件是一种电写入和擦除数据的器件， 其通过在控制栅极 （Control Gate), 浮置栅极 （Floating Gate) 和衬底之间设置介质层而形成串联的两个电容器， 即使在 对器件断电时也能在浮置栅极上保持电荷， 以提供存储功能。
为了提高器件的开关性能， 希望能够进一步增大控制栅极与浮置栅极之间的电 容， 以便电压能够尽量集中在浮置栅极与源 /漏形成的电容器上。 发明内容
为了能够进一步增大控制栅极与浮置栅极之间的电容， 根据本发明的一个方面， 提供了一种闪存器件， 包括： 半导体衬底； 栅堆叠， 形成于半导体衬底之上； 沟道区， 位于栅堆叠之下； 侧墙， 位于栅堆叠外侧； 以及源 /漏区， 位于沟道区外侧； 其中， 栅 堆叠包括： 第一栅介质层， 位于沟道区之上； 第一导电层， 覆盖第一栅介质层的上表 面和侧墙的内壁； 第二栅介质层， 覆盖第一导电层的表面； 第二导电层， 覆盖第二导 电层的表面。
根据本发明的另一方面， 提供了一种制造闪存器件的方法， 包括以下步骤： 提供 半导体衬底； 在半导体衬底上形成牺牲栅堆叠、 所述牺牲栅堆叠外侧的侧墙以及所述 侧墙外侧的源 /漏区， 所述牺牲栅堆叠包括第一栅介质层和牺牲栅极； 去除所述牺牲栅 极以在所述侧墙内壁形成第一开口； 覆盖所述第一开口的底部和侧壁， 依次淀积第一 导电层、 第二栅介质层和第二导电层， 并对它们进行刻蚀以形成栅堆叠。
在这个方法中， 优选地， 所述牺牲栅堆叠中， 在所述第一栅介质层和牺牲栅极之 间进一步包括刻蚀保护层， 刻蚀保护层可以与后面的第一导电层材料相同， 用于保护 第一栅介质层。
在上述方案的基础上，优选地，第一栅介质层和第二栅介质层可以为 Al203. Hf02、 HfSiO HfSiON、 HiTaO、 HfTiO、 HfZrO、 Si02或 Si3N4中的任一种或多种的组合。 l 第一导电层和第二导电层可以由包括 TiN、 TaN、 Ti、 Ta、 Cu、 Al、 或多晶 Si中的 任一种或多种的组合形成。
根据本发明实施例提供的闪存器件， 由于第一导电层和第二栅介质层覆盖栅介质 层与侧墙的侧壁依次淀积形成， 大大增加了控制栅极与浮置栅极之间的电容的正对面 积， 因此可以获得更大的电容， 实现更好的开关性能。 附图说明
根据示例实施例的描述， 本发明的这些和其他目的和优点方面将变得显而易见。 在附图中， 相同的附图标记指示相同或相似的部分。
图 1〜10示出了根据本发明的闪存器件制造方法的各步骤中器件结构的剖面图。 具体实施方式
以下， 通过附图中示出的具体实施例来描述本发明。 但是应该理解， 这些描述只 是示例性的， 而并非要限制本发明的范围。 此外， 在以下说明中， 省略了对公知结构 和技术的描述， 以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。 这些图并非是按比例绘制 的， 其中为了清楚的目的， 放大了某些细节， 并且可能省略了某些细节。 图中所示出 的各种区域、 层的形状以及它们之间的相对大小、 位置关系仅是示例性的， 实际中可 能由于制造公差或技术限制而有所偏差， 并且本领域技术人员根据实际所需可以另外 设计具有不同形状、 大小、 相对位置的区域 /层。
如图 1所示，在半导体衬底 110 (例如，可以是 Si衬底）的上表面淀积厚度为 2〜5mn 的第一栅介质层 120， 第一栅介质层 120可以是氧化铝 （A1203 )、 氧化铪 （Hf02)， 氧 化铪硅 （HfSiO)， 氮氧化铪硅 （HfSiON), 氧化铪钜 （HfTaO ), 氧化铪钛 （HfTiO)， 氧化铪锆 （H ZrO ) , 氧化硅（Si02 ) 或氮化硅（Si3N4 ) 中的一种或多种的组合。 这里 的半导体衬底 1 10是经过处理的， 例如包括原始掺杂以及在半导体衬底上形成氧化物、 氮化物等保护层， 这些工艺可以参考 MOS管制造的基本流程。
在第一栅介质层 120上淀积刻蚀保护层 130， 刻蚀保护层 130可以包括由 TiN、 TaN、 Ti、 Ta、 Al、 Cu、 Co、 Ni或多晶 Si中任一种或多种的组合形成， 或者还可以包括 Ta2C、 HfN、 HfC、 TiC、 MoN、 MoC、 TaTbN、 TaErN、 TaYbN、 TaSiN、 TaAlN、 TiAlN、 TaHfN、 TiHfN、 HfSiN、 MoSiN MoAlN、 Mo、 Ru、 Ru02、 RuTax、 NiTax以及 其他金属，目的是为了保护下面的第一栅介质层不在工艺中被破坏。在刻蚀保护层 130 上淀积多晶硅层 140用于形成牺牲栅极。 保护层 130不是必须的， 也可以直接在第一栅 介质层 120上形成牺牲栅极。
接下来， 如图 2所示， 在多晶硅层 140上涂敷光刻胶层， 并根据栅极的形状对光刻 胶层图案化， 以形成图案化的光刻胶层 210。
利用图案化的光刻胶层 210作为掩膜， 对多晶硅层 140和保护层 130进行反应离子 蚀刻 RIE以形成刻蚀后的刻蚀保护层 131以及牺牲栅极 141。 然后去除图案化的光刻胶 层 210， 如图 3所示。 其中刻蚀保护层 131形成闪存器件的浮置栅极的一部分， 这一部 分不一定在这一步中形成， 也可以在后面淀积第一导电层时形成。
当然在本发明的其它实施例中， 在这个刻蚀步骤中也可以进一步将第一栅介质层
120进行刻蚀。 这里优选先不刻蚀第一栅介质层 120。
然后，如图 4所示， 以牺牲栅堆叠为掩膜，对硅衬底 110执行低能离子注入（LDD )， 以形成轻掺杂源 /漏区 (或称为源 /漏延伸区)。 还可以利用大角度注入在硅衬底 110中形 成 Halo区。 在第一栅介质层 120和牺牲栅极 141上淀积氧化层或氮化物层， 例如 Si3N4 等， 对该氧化物层或氮化物层进行刻蚀， 从而形成栅极侧墙 420。 然后， 利用具有栅 极侧墙 420的牺牲栅堆叠作为掩膜蚀刻第一栅介质层 120并进行常规离子注入， 以得到 第一栅介质层 121和源 /漏区。 之后， 可以在 1000°C左右条件下进行 5s的活化退火， 从 而激活源 /漏区。
之后， 在源 /漏区上淀积一层 Ti、 W或 Co等金属， 在高温下进行退火， 从而形成源 /漏区的金属硅化物接触 510和牺牲栅极 141上方的金属硅化物接触 520， 能够有效减小 源 /漏的接触电阻。
为了进一步保护源 /漏区，可以在已经形成部分器件结构的半导体衬底上淀积一氮 化物薄层。
然后， 如图 6所示， 在半导体衬底以及其上的器件表面淀积层间介质层 610， 例如 Si02 或者其它的磷硅玻璃、 硼磷硅玻璃等材料， 并对层间介质层 610进行化学机械抛 光， 直到暴露牺牲栅极 141的上表面上的金属硅化物接触 520。
接着， 如图 7所示， 进行蚀刻以去除包含硅化物接触 520的牺牲栅极 141， 以形成 第一开口， 暴露刻蚀保护层 131。
应当注意， 形成包括源区、 漏区、 栅极侧墙、 栅介质层和牺牲栅极的半导体结构 的工艺是本领域的公知技术， 以上所描述的过程仅仅是一个示例而不应被理解为对本 发明的限制。 本领域技术人员可以理解， 可以使用本领域己知的其他任何方法形成上 述半导体结构。
然后， 如图 8所示， 在半导体衬底上淀积第一导电层材料， 可以是包括 TiN、 TaN、 Ti、 Ta、 Cu、 Al、 Co、 Ni或多晶 Si中任一种或多种的组合， 优选厚度为 5〜20nm的第 一金属层 810。 第一导电层 810在第一开口内形成一个 U型开口， 称之为第二开口。 原 先形成的刻蚀保护层 131与第一导电层的材料可以相同， 能够形成一体结构， 因此在 图 9中我们将刻蚀保护层 131省略， 直接用第一导电层 810表示， 后面的图 10也相同。
在第一导电层 810上淀积第二栅介质层 820， 第二栅介质层 820可以是包括氧化铝 (A1203 )、 氧化铪 （Hf02 )， 氧化铪硅 （HfSiO ), 氮氧化铪硅 （HfSiON) , 氧化铪钽 (HfTaO), 氧化铪钛（HfTiO ), 氧化铪锆（HfZrO)， 氧化硅（Si02)或氮化硅（Si3N4) 中的一种或多种的组合， 优选采用高 k介质材料， 厚度为 5〜20nm 。第二栅介质层 820 在第二开口内形成一个 U型开口， 称之为第三开口。
在第二栅介质层 820上淀积第二导电层 830， 第二导电层的材料可以与第一导电层 的材料相同， 优选为 TiN。 第二导电层 830填满了上述第三开口。
参照图 8， 在淀积第一导电层 810、 第二栅介质层 820和第二导电层 830时， 优选淀 积在整个半导体衬底上， 后面刻蚀形成栅堆叠时， 可以选择刻蚀范围的大小。
本领域普通技术人员可以采用任何已知的适当淀积和蚀刻工艺执行以上步骤。 然后， 在第二导电层 830上涂敷光刻胶层， 并根据控制栅极的形状对其图案化， 以形成图案化的光刻胶层 910。 以图案化的光刻胶层 910为掩膜对第二导电层 830、 第 二栅介质层 820和第一导电层 810进行 RIE刻蚀处理， 以形成控制栅极 831、 第二栅介质 层 821和浮置栅极 811， 如图 9所示。
在刻蚀中需要注意的是， 刻蚀后的栅堆叠的顶部宽度大于第一开口的宽度， 一方 面是为了进一步增大控制栅极 831和浮置栅极 811之间形成的电容器的正对面积， 另一 方面， 较宽的栅堆叠有利于减小栅极电阻， 从而提高器件性能。
最后， 如图 10所示， 去除图案化的光刻胶层 910， 以得到根据本发明实施例的闪 存器件。
至此， 得到了根据本发明实施例的一个闪存器件结构， 如图 10所示， 包括： 半导体衬底 110; 栅堆叠， 形成于半导体衬底 110之上； 沟道区 150， 位于栅堆叠 之下； 侧墙 420， 位于栅堆叠外侧； 以及源 /漏区， 位于沟道区 150外侧。
其中， 该栅堆叠包括： 第一栅介质层 121， 位于沟道区 150之上； 第一导电层 811， 覆盖第一栅介质层 121的上表面和侧墙 420的内壁； 第二栅介质层 821， 覆盖第一导电 层 811的表面； 第二导电层 831， 覆盖第二导电层 821的表面， 并可将 821上方形成的开 口填满。
在上述的结构中， 其中， 第一导电层 811作为闪存器件的浮置栅极， 第二导电层 831作为闪存器件的控制栅极。
在上述的结构中， 优选地， 源 /漏区中可以有金属硅化物接触 510。
优选地，第一栅介质层 121、第二栅介质层 821可以为 Al203、Hf02、HfSiO、HfSiON、 HfTaO , HfTiO , HfZrO , Si02或 Si3N4中的任一种或多种的组合， 优选采用高 k栅 介质材料， 从而能够有效保证控制栅极与浮置栅极之间的耦合。； 第一导电层 811和第 二导电层 831可以由包括 TiN、 TaN、 Ti、 Ta、 Al、 Cu、 Co、 Ni或多晶 Si中的任一种或 多种的组合形成。
优选地， 栅堆叠的顶部宽度大于沟道区 150的沟道长度 其中， 第一导电层延伸 到侧墙 420两侧， 顶部宽度大于沟道区 150的沟道长度； 第二栅介质层 821延伸到侧墙 420两侧， 顶部宽度大于沟道区 150的沟道长度； 第二导电层 831的顶部延伸到侧墙 420 两侧， 宽度大于沟道区 150的沟道长度。 这样做的目的一方面是为了进一步增大控制 栅极 831和浮置栅极 811之间形成的电容器的正对面积， 另一方面， 较宽的栅堆叠有利 于减小栅极电阻， 从而提高器件性能。
根据本发明的实施例得到的闪存器件， 大大增加了控制栅极与浮置栅极之间的正 对面积， 增大了控制栅极、 第二栅介质层与浮置栅极形成的电容器的容量， 从而将电 压大部转移到浮置栅极与源 /漏形成的电容上， 使得器件的开关性能得到改善， 另外由 于栅堆叠的面积大大增加， 因此减小了栅极电阻， 改善了器件的电流性能。
上面的描述仅用于说明本发明的实施方式， 而并非要限制本发明的范围。本领域 的技术人员应该理解， 本发明的范围由所附权利要求限定。 不脱离本发明的精神和原 理的任何修改或局部替换， 均应落入本发明的范围之内。

Claims

权 利 要 求
1、 一种闪存器件， 包括： 半导体衬底； 栅堆叠， 形成于所述半导体衬底之上； 沟道区， 位于所述栅堆叠之下； 侧墙， 位于所述栅堆叠外侧； 以及源 /漏区， 位于所述 沟道区外侧；
其中， 所述栅堆叠包括：
第一栅介质层， 位于所述沟道区之上；
第一导电层， 覆盖所述第一栅介质层的上表面和侧墙的内壁；
第二栅介质层， 覆盖所述第一导电层的表面；
第二导电层， 覆盖所述第二导电层的表面。
2、 根据权利要求 1所述的闪存器件， 所述第一栅介质层为 Al203. Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTiO、 HfZrO、 Si02和 Si3N4中的任一种或多种的组合 。
3、 根据权利要求 1所述的闪存器件， 所述第二栅介质层为 Al203. Hf02、 HfSiO、 HfSiON HfTaO、 HiTiO、 HfZrO Si02和 Si3N4中的任一种或多种的组合 。
4、 根据权利要求 1所述的闪存器件， 所述第一导电层由包括 TiN、 TaN、 Ti、 Ta、
Al、 Cu、 Ci、 Ni或多晶 Si中的任一种或多种的组合形成。
5、 根据权利要求 1所述的闪存器件， 所述第二导电层由包括 TiN、 TaN、 Ti、 Ta、 Al、 Cu、 Co、 N域多晶 Si中的任一种或多种的组合形成。
6、 根据权利要求 1至 5中任一项所述的闪存器件， 所述第一导电层位于所述侧墙 之上的宽度大于所述沟道区的沟道长度。
7、 根据权利要求 6所述的闪存器件， 所述第二栅介质层位于所述侧墙之上的宽度 大于所述沟道区的沟道长度。
8、 根据权利要求 7所述的闪存器件， 所述第二导电层位于所述侧墙之上的宽度大 于所述沟道区的沟道长度。
9、 根据权利要求 1至 5中任一项所述的闪存器件， 所述第一导电层、 第二栅介质 层和第二导电层位于所述侧墙之上的宽度相同， 且大于所述沟道区的沟道长度。
10、 一种制造闪存器件的方法， 包括：
提供半导体衬底；
在所述半导体衬底上形成牺牲栅堆叠、 所述牺牲栅堆叠外侧的侧墙以及所述侧墙 外侧的源 /漏区， 所述牺牲栅堆叠包括第一栅介质层和牺牲栅极； 去除所述牺牲栅极以在所述侧墙内壁形成第一开口；
覆盖所述第一开口的底部和侧壁， 依次淀积第一导电层、 第二栅介质层和第二导 电层， 并对它们进行刻蚀以形成栅堆叠。
11、 根据权利要求 10所述的方法， 其中， 所述牺牲栅堆叠中， 所述第一栅介质层 和牺牲栅极之间进一步包括刻蚀保护层， 所述刻蚀保护层用于保护第一栅介质层。
12、 根据权利要求 11所述的方法， 其中， 所述刻蚀保护层与所述第一导电层的材 料相同。
13、 根据权利要求 10所述的方法， 其中， 在形成第一开口时， 还包括去除所述第 一栅介质层， 并重新淀积一层栅介质层。
' 14、 根据权利要求 10所述的方法， 其中， 在形成栅堆叠之前， 在所述侧墙外围淀 积绝缘介质层， 并进行平坦化处理至所述牺牲栅极的顶部露出。
15、 根据权利要求 10所述的方法， 其中， 在淀积所述第一导电层、 第二栅介质层 和第二导电层时， 淀积的范围大于所述第一开口；
刻蚀后留下的第一导电层、 第二栅介质层和第二导电层位于所述侧墙之上的宽度 大于所述第一开口。
16、 根据权利要求 10所述的方法， 其中， 淀积所述第一导电层、 第二栅介质层和 第二导电层包括：
覆盖所述第一开口的表面形成第一导电层， 所述第一导电层在第一幵口内形成第 二开口；
覆盖所述第二开口的表面形成第二栅介质层， 所述第二栅介质层在第二开口内形 成第三开口；
覆盖所述第三开口形成第二导电层。
17、根据权利要求 10至 16中任一项所述的方法，其中，所述第一栅介质层为 A1203、 Hf02、 HfSiO、 HfSiON HfTaO、 HfHO、 HfZrO、 Si02和 Si3N4中的任一种或多 种的组合。
18、 根据权利要求 10至 16中任一项所述的方法， 其中， 所述第一导电层和第二导 电层由包括 TiN、 TaN、 Ti、 Ta、 Ak Cu、 Co、 Ni或多晶 Si中的任一种或多种的组合形 成。
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