WO2011118433A1 - 半導体素子用エピタキシャル基板および半導体素子 - Google Patents

半導体素子用エピタキシャル基板および半導体素子 Download PDF

Info

Publication number
WO2011118433A1
WO2011118433A1 PCT/JP2011/055921 JP2011055921W WO2011118433A1 WO 2011118433 A1 WO2011118433 A1 WO 2011118433A1 JP 2011055921 W JP2011055921 W JP 2011055921W WO 2011118433 A1 WO2011118433 A1 WO 2011118433A1
Authority
WO
WIPO (PCT)
Prior art keywords
epitaxial substrate
barrier layer
layer
composition
group iii
Prior art date
Application number
PCT/JP2011/055921
Other languages
English (en)
French (fr)
Inventor
実人 三好
幹也 市村
智彦 杉山
田中　光浩
Original Assignee
日本碍子株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本碍子株式会社 filed Critical 日本碍子株式会社
Priority to EP11759239.4A priority Critical patent/EP2555232A4/en
Priority to JP2012506945A priority patent/JP5758880B2/ja
Publication of WO2011118433A1 publication Critical patent/WO2011118433A1/ja
Priority to US13/623,308 priority patent/US8853735B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H01L29/475—Schottky barrier electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices

Definitions

  • the present invention relates to an epitaxial substrate having a multilayer structure composed of a group III nitride semiconductor, and more particularly to a multilayer structure epitaxial substrate for electronic devices.
  • Nitride semiconductors are attracting attention as semiconductor materials for next-generation high-frequency / high-power devices because they have a high breakdown electric field and a high saturation electron velocity.
  • a HEMT (High Electron Mobility Transistor) element formed by laminating a barrier layer made of AlGaN and a channel layer made of GaN has a laminated interface due to a large polarization effect (spontaneous polarization effect and piezoelectric polarization effect) peculiar to nitride materials.
  • This utilizes the feature that a high-concentration two-dimensional electron gas (2DEG) is generated at the (heterointerface) (for example, see Non-Patent Document 1).
  • 2DEG high-concentration two-dimensional electron gas
  • a single crystal (heterogeneous single crystal) having a composition different from that of a group III nitride such as silicon or SiC may be used.
  • a buffer layer such as a strained superlattice layer or a low temperature growth buffer layer is generally formed on the base substrate as an initial growth layer. Therefore, epitaxially forming the barrier layer, the channel layer, and the buffer layer on the base substrate is the most basic configuration of the HEMT element substrate using the base substrate made of different single crystals.
  • a spacer layer having a thickness of about 1 nm may be provided between the barrier layer and the channel layer for the purpose of promoting spatial confinement of the two-dimensional electron gas.
  • the concentration of the two-dimensional electron gas existing in the substrate for the HEMT device is It is known that it increases with an increase in the AlN mole fraction of AlGaN to be formed (see Non-Patent Document 2, for example). If the two-dimensional electron gas concentration can be significantly increased, it is considered that the controllable current density of the HEMT element, that is, the power density that can be handled, can be significantly improved.
  • the strain is less dependent on the piezoelectric polarization effect and can generate a two-dimensional electron gas at a high concentration only by spontaneous polarization.
  • a HEMT element having a small number of structures is also attracting attention (see, for example, Non-Patent Document 3).
  • One such problem is the improvement of Schottky contact characteristics between the gate electrode and the barrier layer.
  • an epitaxial substrate for a HEMT device in which the channel layer is made of GaN and the barrier layer is made of InAlGaN is manufactured and a continuous energization test of the Schottky junction between the gate electrode and the barrier layer is performed, an early stage immediately after energization
  • an epitaxial substrate (early deteriorated sample) in which a leakage current is larger than that before starting energization.
  • sheet resistance is high and the new pit and the crack have generate
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide an epitaxial substrate for a semiconductor device that has excellent Schottky contact characteristics and the characteristics are stable over time.
  • the layer has a tensile strain in the in-plane direction, and pits are formed on the surface of the barrier layer with a surface density of 5 ⁇ 10 7 / cm 2 or more and 1 ⁇ 10 9 / cm 2 or less. I made it.
  • the composition of the second group III nitride is represented by the following formulas that are determined according to the composition of the first group III nitride on the ternary phase diagram having InN, AlN, and GaN as vertices. In the first composition range surrounded by the straight line.
  • the composition of the second group III nitride is the first composition range, and It was made to be within the range surrounded by the straight line represented.
  • the epitaxial substrate for a semiconductor device further includes a spacer layer made of AlN between the channel layer and the barrier layer. I made it.
  • the first group III nitride is GaN.
  • a semiconductor element was manufactured using the epitaxial substrate for a semiconductor element according to any one of the first to fifth aspects.
  • an epitaxial substrate having excellent Schottky contact characteristics and stable over time, and a semiconductor element using the epitaxial substrate are realized.
  • an epitaxial substrate having a high two-dimensional electron gas concentration is realized.
  • FIG. 3 is a ternary phase diagram showing a first composition range for the barrier layer 5.
  • FIG. It is a ternary phase diagram showing the second composition range when the channel layer 3 is made of GaN. It is a ternary phase diagram showing a second composition range when the channel layer 3 is made of Al 0.1 Ga 0.9 N.
  • FIG. 4 is a ternary phase diagram showing a second composition range when the channel layer 3 is made of Al 0.2 Ga 0.8 N. It is a ternary phase diagram showing a second composition range when the channel layer 3 is made of Al 0.3 Ga 0.7 N.
  • FIG. 1 is a schematic cross-sectional view schematically showing a configuration of an epitaxial substrate 10A according to the first embodiment of the present invention and a HEMT device 10 manufactured using the same.
  • Epitaxial substrate 10A has a configuration in which substrate 1, buffer layer 2, channel layer 3, and barrier layer 5 are stacked.
  • the buffer layer 2, the channel layer 3, and the barrier layer 5 are all preferably formed epitaxially by MOCVD (metal organic chemical vapor deposition) (details will be described later).
  • MOCVD metal organic chemical vapor deposition
  • each layer will be described.
  • other epitaxial growth methods such as MBE, HVPE, and LPE can be used as long as each layer can be formed so as to have good crystallinity.
  • a method appropriately selected from various vapor phase growth methods and liquid phase growth methods may be used, or a mode in which different growth methods are used in combination may be used.
  • the substrate 1 can be used without any particular limitation as long as a nitride semiconductor layer with good crystallinity can be formed thereon.
  • a single crystal 6H—SiC substrate is preferably used, but an embodiment using a substrate made of sapphire, Si, GaAs, spinel, MgO, ZnO, ferrite, or the like may be used.
  • the buffer layer 2 is a nitride layer formed so as to improve the crystal quality of the channel layer 3 and the barrier layer 5 formed thereon.
  • the buffer layer 2 made of AlN is formed to a thickness of about 200 nm.
  • 0.3 ⁇ y1 ⁇ 1 the channel layer 3 itself is significantly deteriorated in crystallinity, and it becomes difficult to obtain an epitaxial substrate 10A having good electrical characteristics.
  • the barrier layer 5 will be described in detail later.
  • the HEMT element 10 is configured by further providing a source electrode 6, a drain electrode 7, and a gate electrode 8 on the barrier layer 5.
  • the source electrode 6 and the drain electrode 7 are preferably formed as multilayer metal electrodes made of Ti / Al / Ni / Au each having a thickness of about 10 to 100 nm.
  • the source electrode 6 and the drain electrode 7 are formed in an embodiment having ohmic contact with the barrier layer 5.
  • the gate electrode 8 is preferably formed as a multilayer metal electrode made of Pd / Au having a thickness of about 10 to 100 nm.
  • the gate electrode 8 is formed in a manner having a Schottky contact with the barrier layer 5.
  • the metal used for the source electrode 6 and the drain electrode 7 is not limited to a multilayer metal made of Ti / Al / Ni / Au as long as good ohmic contact can be obtained with the semiconductor epitaxial substrate in the present invention.
  • Ti / Al / Pt / Au or Ti / Al can be used.
  • the metal used for the gate electrode 8 is not limited to Pd / Au as long as good Schottky contact with the semiconductor epitaxial substrate in the present invention can be obtained.
  • Pd / Ti / Au or Ni / Au can also be used.
  • the interface between the channel layer 3 and the barrier layer 5 is a heterojunction interface.
  • a two-dimensional electron gas region 3e in which the two-dimensional electron gas is present at a high concentration is formed at the interface mainly due to the spontaneous polarization effect.
  • the interface is formed so that the average roughness is in the range of 0.1 nm to 3 nm and the root mean square roughness is in the range of 0.1 nm to 3 nm.
  • the interface is formed such that the average roughness is in the range of 0.1 nm to 1 nm and the root mean square roughness is in the range of 0.1 nm to 1 nm.
  • the barrier layer 5 is characterized by its possible composition range and surface morphology.
  • the barrier layer 5 is formed in a manner that includes in-plane tensile strain. This is because the second group III nitride constituting the barrier layer 5 and the first group III nitride constituting the channel layer 3 serving as a base when the barrier layer 5 is formed are in the in-plane direction in the unstrained state. This is realized by selecting the composition of the second group III nitride from a composition range in which the former is smaller than the latter when the lattice constants are compared. When such a composition is selected and epitaxially grown, the barrier layer 5 is formed in a manner that matches the channel layer 3, resulting in inclusion of in-plane tensile strain.
  • the barrier layer 5 is one in which pits are intentionally introduced when the barrier layer 5 is formed. For example, this is realized by appropriately adjusting the pressure in the reactor when the barrier layer 5 is formed.
  • the pit size is approximately 60 nm to 120 nm in diameter on the surface 5 a of the barrier layer 5.
  • the barrier layer 5 when the barrier layer 5 is formed so as to include tensile strain, since strain energy is accumulated in the barrier layer 5, when current is continuously applied to the Schottky junction, it is possible that the strain energy is released and an unnecessary defect penetrating the barrier layer 5 is formed, and the defect becomes a conduction path for the leakage current to increase the leakage current.
  • the epitaxial substrate 10A according to the present embodiment even if energization is continuously performed, defects that penetrate through the barrier layer 5 are hardly formed, and the leakage current is suitably suppressed. Become.
  • the epitaxial substrate 10A has excellent Schottky contact characteristics and its temporal stability is ensured. .
  • the leakage current at the Schottky junction formed by forming the Schottky junction electrode on the barrier layer 5 is suppressed to 0.2 mA / cm 2 or less immediately after fabrication and after continuous energization.
  • the reference value for the leakage current of 0.2 mA / cm 2 is a device in which a Schottky junction electrode is formed on the surface 5a of the barrier layer 5 so that the junction area is 0.1 mm 2 (for example, a comb electrode type HEMT).
  • this corresponds to the case where 100 Schottky electrodes having a shape of 1 ⁇ m ⁇ 1 mm are arranged), and this corresponds to the case where the leakage current is 0.2 ⁇ A or less. If the leakage current exceeds the reference value, the power loss becomes too large for device operation, which is not preferable.
  • the leakage current value exceeds 0.2 mA / cm 2 , and the sheet resistance is greatly reduced. Unsatisfactory initial characteristics.
  • FIG. 2 shows a specific composition range (first composition range) of the second group III nitride in a case where the barrier layer 5 is configured to include in-plane tensile strain.
  • InN AlN
  • It is a ternary phase diagram with the three components of GaN as vertices.
  • a range (shaded portion in FIG. 2) surrounded by three straight lines represented by the following formulas (a1) to (a3) is the first composition range. If the composition of the second group III nitride is selected from within the first composition range, the barrier layer 5 is formed in such a manner that the tensile strain is inherent.
  • FIG. 2 shows that if the composition of the second group III nitride is selected from the Al-rich composition range rather than the straight line represented by the formula (a1), the barrier layer 5 has inherent tensile strain. ing.
  • the point A (0, y1, 1-y1) through which the straight line represented by the formula (a1) passes is the second group III nitride when the composition is the same as the first group III nitride. The composition of is shown.
  • the position of the point A also changes according to the value of y1.
  • FIG. 2 the cases where the straight line represented by the formula (a1) passes through the points A1 and A2 are indicated by broken lines ⁇ and ⁇ , respectively.
  • FIG. 4, FIG. 5, and FIG. 6 are ternary phase diagrams showing the second composition range according to the composition of the channel layer 3 and having the three components of InN, AlN, and GaN as vertices.
  • the hatched portion in each figure indicates the second composition range.
  • the composition of the channel layer 3 corresponding to each figure is as follows.
  • the channel layer 3 and the barrier layer 5 may contain impurities.
  • the channel layer 3 and the barrier layer 5 may contain oxygen atoms in a concentration range of 0.0005 at% (1 ⁇ 10 17 / cm 3 ) or more and 0.05 at% (1 ⁇ 10 19 / cm 3 ) or less.
  • carbon atoms may be contained in a concentration range of 0.0010 at% (2 ⁇ 10 17 / cm 3 ) or more and 0.05 at% (1 ⁇ 10 19 / cm 3 ) or less.
  • the concentration of oxygen atoms and carbon atoms may be smaller than the respective lower limit values in the above-described range, but it is not realistic in view of cost and production yield.
  • the concentration of oxygen atoms and carbon atoms be larger than the respective upper limit values in the above-described range because the crystallinity of each layer is deteriorated to such an extent that the device characteristics are deteriorated.
  • the epitaxial substrate 10A can be manufactured using a known MOCVD furnace. Specifically, organic metal (MO) source gases (TMI, TMA, TMG) for In, Al, and Ga, ammonia gas, hydrogen gas, and nitrogen gas can be supplied into the reactor. Use MOCVD furnace.
  • MO organic metal
  • a 3H diameter 6H—SiC substrate having a (0001) orientation is prepared as the substrate 1, and the substrate 1 is placed on a susceptor provided in a reactor of an MOCVD furnace. After replacing the inside of the reactor with vacuum gas, the atmosphere in the hydrogen / nitrogen mixed flow state is formed while maintaining the reactor pressure at a predetermined value between 5 kPa and 50 kPa (for example, 30 kPa), and then the substrate is raised by susceptor heating. Warm up.
  • the susceptor temperature reaches a predetermined temperature (for example, 1100 ° C.) between 950 ° C. and 1250 ° C. which is the buffer layer formation temperature, Al source gas and NH 3 gas are introduced into the reactor, and the AlN layer as the buffer layer 2 is formed.
  • a predetermined temperature for example, 1100 ° C.
  • 950 ° C. and 1250 ° C. which is the buffer layer formation temperature
  • Al source gas and NH 3 gas are introduced into the reactor, and the AlN layer as the buffer layer 2 is formed.
  • the susceptor temperature is maintained at a predetermined channel layer formation temperature T1 (° C.), and an organic metal source gas and ammonia gas corresponding to the composition of the channel layer 3 are introduced into the reactor.
  • T1 a predetermined channel layer formation temperature
  • the channel layer formation temperature T1 is a value determined according to the value of the AlN molar fraction y1 of the channel layer 3 from a temperature range of 950 ° C. ⁇ T1 ⁇ 1250 ° C.
  • the reactor internal pressure at the time of channel layer 3 formation It can select suitably from the range of 10 kPa to atmospheric pressure (100 kPa).
  • the susceptor temperature is then maintained at a predetermined barrier layer formation temperature T2 (° C.), and a nitrogen gas atmosphere is formed in the reactor.
  • the barrier layer formation temperature T2 is determined according to the In composition ratio from the range of 650 ° C. or more and 800 ° C. or less.
  • ammonia gas and an organic metal source gas having a flow rate ratio corresponding to the composition of the barrier layer 5 are introduced into the reactor so that the so-called V / III ratio is a predetermined value between 3000 and 20000.
  • an In x2 Al y2 Ga z2 N layer as the barrier layer 5 is formed to a predetermined thickness.
  • the In x2 Al y2 Ga z2 N layer is formed so as to satisfy the first composition range or further satisfy the second composition range.
  • the preferable growth rate range of the barrier layer 5 is 0.01 to 0.1 ⁇ m / h.
  • the pressure in the reactor is maintained at a predetermined value between 3 kPa and 30 kPa, more preferably at a predetermined value between 5 kPa and 20 kPa.
  • the surface density of pits formed on the surface 5a of the barrier layer 5 depends on the value of the pressure in the reactor. By setting the pressure in the reactor to 3 kPa to 30 kPa, pits are formed with a surface density in a suitable range of 5 ⁇ 10 7 / cm 2 to 1 ⁇ 10 9 / cm 2 .
  • the interface I between the channel layer 3 and the barrier layer 5 has an average roughness in the range of 0.1 nm to 1 nm, and the barrier layer 5 is formed so that the root mean square roughness in the 5 ⁇ m ⁇ 5 ⁇ m visual field of the surface 5a of 5 is in the range of 0.1 nm to 1 nm.
  • the atmosphere gas other than the source gas is made only of nitrogen gas.
  • This increases the nitrogen partial pressure in the reactor, so that the reaction between In and nitrogen can proceed in a highly active state even in a temperature range where the decomposition rate of ammonia molecules is 800 ° C. or lower. .
  • the barrier layer 5 is composed of a nitride containing In, it can be stably formed.
  • the electronic structure of the barrier layer 5 can be maintained in an ideal state, the generation of a two-dimensional electron gas at a high concentration in the two-dimensional electron gas region 3e is realized.
  • the epitaxial substrate 10A is manufactured.
  • the source electrode 6, the drain electrode 7, and the gate electrode 8 are formed on the surface of the obtained epitaxial substrate 10 ⁇ / b> A (the surface 5 a of the barrier layer 5) using a known thin film formation method or a photolithography process, the HEMT Element 10 is obtained.
  • the barrier layer of the epitaxial substrate has a surface of 5 ⁇ 10 7 / cm 2 or more and 1 ⁇ 10 9 / cm 2 or less so that tensile strain is inherent.
  • an epitaxial substrate for a semiconductor device can be realized in which the leakage current at the Schottky junction after continuous energization is kept sufficiently small to the same extent as the initial characteristics. That is, an epitaxial substrate having excellent Schottky contact characteristics and stable characteristics over time is realized.
  • the formation of pits with such an areal density can be realized by suitably setting the pressure in the reactor when forming the barrier layer in the epitaxial substrate manufacturing process.
  • FIG. 7 is a schematic cross-sectional view schematically showing a configuration of an epitaxial substrate 20A according to the second embodiment of the present invention and a HEMT device 20 fabricated using the same.
  • Epitaxial substrate 20A has a configuration in which spacer layer 4 is interposed between channel layer 3 and barrier layer 5 of epitaxial substrate 10A according to the first embodiment. Since the components other than the spacer layer 4 are the same as those of the epitaxial substrate 10A according to the first embodiment, detailed description thereof is omitted.
  • two-dimensional electron gas is present at a high concentration at the interface between channel layer 3 and spacer layer 4 (more specifically, in the vicinity of the interface of channel layer 3).
  • a three-dimensional electron gas region 3e is formed. If the composition ranges of the channel layer 3 and the barrier layer 5 of the epitaxial substrate 20A are determined in the same manner as that of the epitaxial substrate 10A according to the first embodiment, the corresponding composition also in the two-dimensional electron gas region 3e of the epitaxial substrate 20A. The same two-dimensional electron gas as that of the epitaxial substrate 10A is generated.
  • the discussion about the composition range does not exclude that the spacer layer 4 contains impurities.
  • the spacer layer 4 can also contain these in the same concentration range.
  • the barrier layer 5 has an in-plane tensile strain and 5 ⁇ 10 7 / cm, similarly to the epitaxial substrate 10A according to the first embodiment. It is formed so that pits exist on the surface 5a with a surface density of 2 or more and 1 ⁇ 10 9 / cm 2 or less. Then, in the epitaxial substrate 20A, although the spacer layer 4 is interposed between the channel layer 3 and the barrier layer 5, in-plane tensile strain is introduced into the barrier layer 5.
  • the spacer layer 4 itself having a thickness as small as 0.5 nm to 1.5 nm is formed in such a manner that in-plane tensile strain is inherently related to the channel layer 3 in the same manner as the barrier layer 5. Further, the barrier layer 5 is formed in such a manner that the tensile strain is inherently present subsequently.
  • the epitaxial substrate 20A has excellent Schottky contact characteristics. The stability over time is ensured.
  • the epitaxial substrate 20A having the above-described structure is manufactured by the same method as the epitaxial substrate 10A according to the first embodiment except for the process related to the formation of the spacer layer 4.
  • the susceptor temperature is set to the spacer layer forming temperature T3 (where T3 is substantially the same as T1), and the reactor is filled with a nitrogen gas atmosphere.
  • the reactor internal pressure is set to 10 kPa, and then an organometallic source gas and ammonia gas are introduced into the reactor to form an In x3 Al y3 Ga z3 N layer as the spacer layer 4 with a predetermined thickness.
  • the barrier layer 5 is manufactured in the same manner as in the case of manufacturing the epitaxial substrate 10A described above.
  • the channel layer formation temperature T1 is set in the range of 950 ° C. ⁇ T1 ⁇ 1250 ° C.
  • the barrier layer formation temperature T2 is in the range of 650 ° C. ⁇ T2 ⁇ 800 ° C. It is set according to the mole fraction.
  • the spacer layer formation temperature T3 (° C.) is also set to be substantially the same as the channel layer formation temperature T1 (° C.). Therefore, to form the barrier layer 5, it is necessary to lower the susceptor temperature after the channel layer 3 or the spacer layer 4 is formed.
  • the surface of the channel layer 3 remains exposed when the temperature is lowered, so that the surface can be etched by the atmospheric gas.
  • the spacer layer 4 is provided at the spacer layer formation temperature T3 substantially the same as the channel layer formation temperature T1 as in the present embodiment, the susceptor temperature is lowered after the formation of the spacer layer 4. Therefore, the spacer layer 4 acts as a protective layer on the surface of the channel layer 3. This is also considered to contribute to the improvement of the mobility of the two-dimensional electron gas.
  • the gap between the channel layer and the barrier layer is determined.
  • FIG. 8 is a diagram showing a list of conditions for forming the barrier layer 5 and evaluation results at that time.
  • the composition of the channel layer 3 is fixed to GaN
  • the composition of the barrier layer 5 is different from the 12 levels shown in FIG. 8 within the second composition range, and the reactor pressure is the same for each composition.
  • a total of 48 types of epitaxial substrates 20A were manufactured by changing to the four levels shown in FIG.
  • a 3 inch diameter 6H—SiC substrate having n-type conductivity with (0001) plane orientation was prepared as a substrate.
  • the prepared substrate was placed in the MOCVD reactor, and after the reactor was replaced with vacuum gas, the pressure in the reactor was set to 30 kPa, and an atmosphere of a hydrogen / nitrogen mixed flow state was formed.
  • the substrate was heated by susceptor heating.
  • the susceptor temperature was set to 1100 ° C.
  • the organic metal source gas and ammonia gas were introduced into the reactor at a predetermined flow rate ratio, and the GaN layer as the channel layer 3 was formed to a thickness of 2 ⁇ m.
  • the reactor internal pressure was set to 10 kPa, and then TMA bubbling gas and ammonia gas were introduced into the reactor to form a 1.2 nm thick AlN layer as the spacer layer 4.
  • the susceptor temperature is set to a value corresponding to the composition of the barrier layer 5 to be manufactured
  • the reactor pressure is set to the value shown in FIG.
  • An organic metal bubbling gas and ammonia gas were introduced into the reactor at a gas flow ratio according to the above, and the barrier layer 5 having a target composition was formed to have a thickness of 18 nm.
  • the susceptor temperature was lowered to near room temperature, the inside of the reactor was returned to atmospheric pressure, and the fabricated epitaxial substrate 20A was taken out.
  • FIG. 9 is an AFM image (3 ⁇ m square) of the surface 5a of the barrier layer 5 for the epitaxial substrate 20A in which the composition of the barrier layer 5 is In 0.15 Al 0.85 N.
  • FIGS. 9A, 9B, and 9C are images when the reactor internal pressure is 1 kPa, 20 kPa, and 50 kPa, respectively.
  • FIG. 9 confirms that the number of pits visually recognized as black spots increases as the reactor pressure increases.
  • the calculation result of the pit density in each epitaxial substrate 20A is as shown in FIG.
  • epitaxial substrates 20A were evaluated for electrical characteristics by hole measurement.
  • a metal layer made of Ti / Al / Ni / Au (each film thickness is 25/75/15/100 nm) is formed on the barrier layer 5 as an ohmic electrode.
  • heat treatment was performed for 30 seconds in a nitrogen gas atmosphere at 800 ° C. The value of the sheet resistance obtained by the Hall measurement is as shown in FIG.
  • a concentric Schottky diode using the epitaxial substrate 20A was produced.
  • the cathode ohmic electrode that is the outer pattern of the concentric electrode pattern was formed on the barrier layer 5 under the same layer configuration and conditions as those used for the hole measurement.
  • a metal layer made of Pt / Au was formed on the barrier layer as an anode Schottky electrode that becomes an inner pattern of the concentric pattern.
  • the diameter of the anode Schottky electrode was 200 ⁇ m, and the distance between the anode Schottky electrode and the cathode ohmic electrode was 10 ⁇ m.
  • FIG. 10 is a diagram in which the leakage current before continuous energization is plotted against the pit density in accordance with the result shown in FIG.
  • FIG. 11 is a diagram in which the leakage current after continuous energization is plotted against the surface density of pits according to the result shown in FIG.
  • the epitaxial substrate capable of obtaining such excellent Schottky contact characteristics tends to have a relatively low sheet resistance and a high withstand voltage of 460 V or more is realized. It can be said that.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

　優れたショットキーコンタクト特性を有しかつ当該特性が経時的に安定な半導体素子用のエピタキシャル基板を提供する。半導体素子用のエピタキシャル基板が、下地基板と、少なくともＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層と、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層と、を備え、障壁層が面内方向に引張歪みを内在してなり、かつ、障壁層の表面に、５×１０7／ｃｍ2以上１×１０9／ｃｍ2以下の面密度でピットが形成されてなるようにする。

Description

半導体素子用エピタキシャル基板および半導体素子
　本発明は、III族窒化物半導体により構成される、多層構造を有するエピタキシャル基板、特に、電子デバイス用の多層構造エピタキシャル基板に関する。
　窒化物半導体は、高い絶縁破壊電界、高い飽和電子速度を有することから次世代の高周波／ハイパワーデバイス用半導体材料として注目されている。例えば、ＡｌＧａＮからなる障壁層とＧａＮからなるチャネル層とを積層してなるＨＥＭＴ（高電子移動度トランジスタ）素子は、窒化物材料特有の大きな分極効果（自発分極効果とピエゾ分極効果）により積層界面（ヘテロ界面）に高濃度の二次元電子ガス（２ＤＥＧ）が生成するという特徴を活かしたものである（例えば、非特許文献１参照）。
　ＨＥＭＴ素子用基板の下地基板として、例えばシリコンやＳｉＣのような、III族窒化物とは異なる組成の単結晶（異種単結晶）を用いることがある。この場合、歪み超格子層や低温成長緩衝層などの緩衝層が、初期成長層として下地基板の上に形成されるのが一般的である。よって、下地基板の上に障壁層、チャネル層、および緩衝層をエピタキシャル形成してなるのが、異種単結晶からなる下地基板を用いたＨＥＭＴ素子用基板の最も基本的な構成態様となる。これに加えて、障壁層とチャネル層の間に、二次元電子ガスの空間的な閉じ込めを促進する目的として、厚さ１ｎｍ前後のスペーサ層が設けられることもある。スペーサ層は、例えばＡｌＮなどで構成される。さらには、ＨＥＭＴ素子用基板の最表面におけるエネルギー準位の制御や、電極とのコンタクト特性の改善を目的として、例えばｎ型ＧａＮ層や超格子層からなるキャップ層が、障壁層の上に形成される場合もある。
　チャネル層をＧａＮにて形成し、障壁層をＡｌＧａＮにて形成するという、最も一般的な構成の窒化物ＨＥＭＴ素子の場合、ＨＥＭＴ素子用基板に内在する二次元電子ガスの濃度は、障壁層を形成するＡｌＧａＮのＡｌＮモル分率の増加に伴い増加することが知られている（例えば、非特許文献２参照）。二次元電子ガス濃度を大幅に増やすことができれば、ＨＥＭＴ素子の可制御電流密度、すなわち取り扱える電力密度を大幅に向上させることが可能と考えられる。
　また、チャネル層をＧａＮにて形成し、障壁層をＩｎＡｌＮにて形成したＨＥＭＴ素子のように、ピエゾ分極効果への依存が小さくほぼ自発分極のみにより高い濃度で二次元電子ガスを生成できる歪の少ない構造を有するＨＥＭＴ素子も注目されている（例えば、非特許文献３参照）。
　このようなＨＥＭＴ素子あるいはその作製に用いる多層構造体であるＨＥＭＴ素子用基板を実用化するには、電力密度の増大、高効率化などといった性能向上に関連する課題、ノーマリオフ動作化など機能性向上に関連する課題、高信頼性や低価格化といった基本的な課題、など様々な課題を解決する必要がある。各々の課題につき、活発な取組みがなされている。
　そうした課題の１つとして、ゲート電極と障壁層とのショットキーコンタクト特性の向上がある。例えば、チャネル層がＧａＮからなり、障壁層がＩｎＡｌＧａＮからなるＨＥＭＴ素子用エピタキシャル基板を作製して、ゲート電極と障壁層とのショットキー接合の連続通電試験を行った場合に、通電直後の早期段階で通電開始前よりも漏れ電流が大きくなるエピタキシャル基板（早期劣化サンプル）が存在することが、本発明の発明者によって確認されている。そして、そのような早期劣化サンプルについては、シート抵抗が高いこと、および、障壁層の表面に新たなピットやクラックが発生していることも確認されている。
"Highly Reliable 250W High Electron Mobility Transistor Power Amplifier", TOSHIHIDE KIKKAWA, Jpn. J. Appl. Phys. 44,(2005),4896 "Gallium Nitride Based High Power Heterojuncion Field Effect Transistors: process Development and Present Status at USCB", Stacia Keller, Yi-Feng Wu, Giacinta Parish, Naiqian Ziang, Jane J. Xu, Bernd P. Keller, Steven P. DenBaars, and Umesh K. Mishra, IEEE Trans. Electron Devices 48, (2001), 552 "Can InAlN/GaN be an alternative to high power/high temperature AlGaN/GaN devices?", F. Medjdoub, J.-F. Carlin, M. Gonschorek, E. Feltin, M.A. Py, D. Ducatteau, C. Gaquiere, N. Grandjean, and E. Kohn, IEEE IEDM Tech. Digest in IEEE IEDM 2006, 673
　本発明は上記課題に鑑みてなされたものであり、優れたショットキーコンタクト特性を有しかつ当該特性が経時的に安定な半導体素子用のエピタキシャル基板を提供することを目的とする。
　上記課題を解決するため、本発明の第１の態様では、下地基板と、少なくともＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層と、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層と、を備える半導体素子用のエピタキシャル基板が、前記障壁層が面内方向に引張歪みを内在してなり、かつ、前記障壁層の表面に、５×１０7／ｃｍ2以上１×１０9／ｃｍ2以下の面密度でピットが形成されてなるようにした。
　本発明の第２の態様では、第１の態様に係る半導体素子用エピタキシャル基板において、前記第１のIII族窒化物の組成がｘ１＝０、０≦ｙ１≦０．３で定まる範囲内にあるとともに、前記第２のIII族窒化物の組成が、ＩｎＮ、ＡｌＮ、ＧａＮを頂点とする三元状態図上において、前記第１のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる第１の組成範囲内にあるようにした。
Figure JPOXMLDOC01-appb-M000007
Figure JPOXMLDOC01-appb-M000008
Figure JPOXMLDOC01-appb-M000009
　本発明の第３の態様では、第２の態様に係る半導体素子用エピタキシャル基板において、前記第２のIII族窒化物の組成が、前記第１の組成範囲であって、さらに以下の各式で表される直線にて囲まれる範囲内にあるようにした。
Figure JPOXMLDOC01-appb-M000010
Figure JPOXMLDOC01-appb-M000011
Figure JPOXMLDOC01-appb-M000012
　本発明の第４の態様では、第１ないし第３のいずれかの態様に係る半導体素子用エピタキシャル基板が、前記チャネル層と前記障壁層との間に、ＡｌＮからなるスペーサ層、をさらに備えるようにした。
　本発明の第５の態様では、第１ないし第４のいずれかの態様に係る半導体素子用エピタキシャル基板において、前記第１のIII族窒化物がＧａＮであるようにした。
　本発明の第６の態様では、半導体素子を、第１ないし第５のいずれかの態様に係る半導体素子用エピタキシャル基板を用いて作製した。
　本発明の第１ないし第６の態様によれば、優れたショットキーコンタクト特性を有しかつ当該特性が経時的に安定なエピタキシャル基板、さらには該エピタキシャル基板を用いた半導体素子が実現される。
　特に、第３の態様によれば、高い二次元電子ガス濃度を有するエピタキシャル基板が実現される。
第１の実施の形態に係るエピタキシャル基板１０Ａと、これを用いて作製されたＨＥＭＴ素子１０の構成を概略的に示す断面模式図である。 障壁層５についての第１の組成範囲を示す三元状態図である。 チャネル層３がＧａＮからなるときの第２の組成範囲を示す三元状態図である。 チャネル層３がＡｌ0.1Ｇａ0.9Ｎからなるときの第２の組成範囲を示す三元状態図である。 チャネル層３がＡｌ0.2Ｇａ0.8Ｎからなるときの第２の組成範囲を示す三元状態図である。 チャネル層３がＡｌ0.3Ｇａ0.7Ｎからなるときの第２の組成範囲を示す三元状態図である。 本発明の第２の実施の形態に係るエピタキシャル基板２０Ａと、これを用いて作製されたＨＥＭＴ素子２０の構成を概略的に示す断面模式図である。 実施例における障壁層５の形成条件と、評価結果とを一覧にして示す図である。 障壁層５の組成がＩｎ0.15Ａｌ0.85Ｎであるエピタキシャル基板２０Ａについての、障壁層５の表面５ａのＡＦＭ像である。 連続通電を行う前の漏れ電流を、ピット密度に対してプロットした図である。 連続通電後の漏れ電流を、ピットの面密度に対してプロットした図である。
　　＜第１の実施の形態＞
　　＜エピタキシャル基板の構成＞
　図１は、本発明の第１の実施の形態に係るエピタキシャル基板１０Ａと、これを用いて作製されたＨＥＭＴ素子１０の構成を概略的に示す断面模式図である。エピタキシャル基板１０Ａは、基板１と、バッファ層２と、チャネル層３と、障壁層５とが積層形成された構成を有する。バッファ層２と、チャネル層３と、障壁層５とはいずれも、ＭＯＣＶＤ法（有機金属化学的気相成長法）を用いてエピタキシャル形成される（詳細は後述）のが好適な一例である。なお、図１における各層の厚みの比率は、実際のものを反映したものではない。
　以降においては、各層の形成にＭＯＣＶＤ法を用いる場合を対象に説明を行うが、良好な結晶性を有するように各層を形成できる手法であれば、他のエピタキシャル成長手法、例えば、ＭＢＥ、ＨＶＰＥ、ＬＰＥなど、種々の気相成長法や液相成長法の中から適宜選択した手法を用いてもよいし、異なる成長法を組み合わせて用いる態様であってもよい。
　基板１は、その上に結晶性の良好な窒化物半導体層を形成できるものであれば、特段の制限なく用いることができる。単結晶６Ｈ－ＳｉＣ基板を用いるのが好適な一例であるが、サファイア、Ｓｉ、ＧａＡｓ、スピネル、ＭｇＯ、ＺｎＯ、フェライトなどからなる基板を用いる態様であってもよい。
　また、バッファ層２は、その上に形成されるチャネル層３と障壁層５との結晶品質を良好なものとするべく形成される窒化物層である。例えば、下地基板としてＳｉＣを使用する場合は、ＡｌＮからなるバッファ層２を２００ｎｍ程度の厚みに形成するのが好適な一例である。
　チャネル層３は、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成のIII族窒化物（第１のIII族窒化物）にて、数μｍ程度の厚みに形成される層である。本実施の形態においては、チャネル層３は、ｘ１＝０、０≦ｙ１≦０．３なる組成範囲をみたすように形成される。０．３＜ｙ１≦１とした場合には、チャネル層３自身の結晶性の劣化が顕著となり、電気特性が良好なエピタキシャル基板１０Ａを得ることが困難となる。
　一方、障壁層５は、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ただし、ｘ２＋ｙ２＋ｚ２＝１）なる組成式で表されるIII族窒化物（第２のIII族窒化物）にて、数ｎｍ～数十ｎｍ程度の厚みに形成される層である。障壁層５については後で詳述する。
　また、図１に示すように、障壁層５の上にさらに、ソース電極６と、ドレイン電極７と、ゲート電極８とを設けることで、ＨＥＭＴ素子１０が構成される。係る場合、ソース電極６とドレイン電極７とは、それぞれに十数ｎｍ～百数十ｎｍ程度の厚みを有するＴｉ／Ａｌ／Ｎｉ／Ａｕからなる多層金属電極として形成するのが好適である。係るソース電極６およびドレイン電極７は、障壁層５との間にオーミック性接触を有する態様にて形成される。一方、ゲート電極８は、それぞれに十数ｎｍ～百数十ｎｍ程度の厚みを有するＰｄ／Ａｕからなる多層金属電極として生成するのが好適である。ゲート電極８は、障壁層５との間にショットキー性接触を有する態様にて形成される。
　なお、ソース電極６およびドレイン電極７に用いる金属は、本発明における半導体エピタキシャル基板に対し良好なオーミック性接触が得られる限り、Ｔｉ／Ａｌ／Ｎｉ／Ａｕからなる多層金属に限定されるものでなく、例えばＴｉ／Ａｌ／Ｐｔ／Ａｕあるいは、Ｔｉ／Ａｌなどを用いることができる。また、ゲート電極８に用いられる金属についても、本発明における半導体エピタキシャル基板に対し良好なショットキー性接触が得られる限り、Ｐｄ／Ａｕに限定されるものでなく、例えばＰｄ／Ｔｉ／ＡｕやＮｉ／Ａｕなども用いることができる。
　以上のような層構成を有するエピタキシャル基板１０Ａにおいては、チャネル層３と障壁層５との界面がヘテロ接合界面となる。当該界面には、主に自発分極効果により、二次元電子ガスが高濃度に存在する二次元電子ガス領域３ｅが形成される。
　なお、二次元電子ガスを好適に生成させるために、当該界面は、平均粗さが０．１ｎｍ～３ｎｍの範囲にあり、二乗平均粗さが０．１ｎｍ～３ｎｍの範囲にあるように形成される。なお、係る範囲を超えて平坦な界面が形成される態様であってもよいが、コスト面や製造歩留まりなどを考えると現実的ではない。また、好ましくは、当該界面は、平均粗さが０．１ｎｍ～１ｎｍの範囲にあり、二乗平均粗さが０．１ｎｍ～１ｎｍの範囲にあるように形成される。
　　＜障壁層＞
　次に、本実施の形態において特徴的である、障壁層５の構成態様について説明する。具体的には、障壁層５は、その取り得る組成範囲および表面形態に特徴を有する。
　まず、障壁層５は、面内引張歪みを内包する態様にて形成されてなる。これは、障壁層５を構成する第２のIII族窒化物と、障壁層５の形成に際して下地となるチャネル層３を構成する第１のIII族窒化物とについて、無歪状態における面内方向の格子定数を比較した場合に、前者の方が後者よりも小さい値となる組成範囲から第２のIII族窒化物の組成を選択することで、実現される。このような組成を選択してエピタキシャル成長させると、障壁層５はチャネル層３に整合する態様にて形成されるので、結果的に面内引張歪みを内包するものとなる。
　一方で、障壁層５の表面５ａには、５×１０7／ｃｍ2以上１×１０9／ｃｍ2以下の面密度でピットが形成されてなる。すなわち、障壁層５は、その形成時に意図的にピットが導入されたものである。これは、例えば障壁層５の形成時におけるリアクタ内の圧力を適宜に調整することで実現される。なお、ピットのサイズは、おおよそ、障壁層５の表面５ａにおける直径が６０ｎｍ以上１２０ｎｍ以下である。
　一般に、障壁層５が引張歪みを内包する態様にて形成されてなる場合、該障壁層５には歪みエネルギーが蓄積されているので、ショットキー接合部に対して連続的に通電がなされると、該歪みエネルギーが開放されて障壁層５を貫通する不要な欠陥が形成され、該欠陥が漏れ電流の導通経路となって漏れ電流が増加することが起こりうる。しかしながら、本実施の形態に係るエピタキシャル基板１０Ａの場合は、連続的に通電を行ったとしても、障壁層５を貫通するような欠陥はほとんど形成されず、漏れ電流は好適に抑制されたままとなる。これは、本実施の形態に係るエピタキシャル基板１０Ａの場合、障壁層５の表面５ａに従前より上述のような範囲内の面密度にてピットが存在しているために、ショットキー接合部に対して通電を行ったとしても、歪みエネルギーは該ピットにおいて優先的にかつ局所的に開放されてしまい、漏れ電流増加の原因となるような欠陥の形成にまでは至らないためであると考えられる。
　すなわち、上述の組成およびピット密度に係る特徴を有する障壁層５を備えることで、エピタキシャル基板１０Ａは、優れたショットキーコンタクト特性を有するとともに、その経時的安定性が確保されたものとなっている。具体的には、作製直後および連続通電後のいずれにおいても、障壁層５の上にショットキー接合電極を形成してなるショットキー接合部における漏れ電流が０．２ｍＡ／ｃｍ2以下に抑制されてなる。なお、この０．２ｍＡ／ｃｍ2という漏れ電流の基準値は、障壁層５の表面５ａに接合面積が０．１ｍｍ2となるようにショットキー接合電極を形成したデバイス（例えば、櫛形電極型ＨＥＭＴ素子において、１μｍ×１ｍｍである形状のショットキー電極が１００本配置された場合がこれに相当する）において、漏れ電流が０．２μＡ以下となる場合に相当する。漏れ電流が係る基準値を超えると、デバイス動作上、電力損失が大きくなりすぎ好ましくない。
　なお、障壁層５の表面５ａに存在するピットが５×１０7／ｃｍ2よりも少ない場合は、従前より存在するピットにおける歪みエネルギーの解放が十分になされないため、通電により導通経路となるピットやクラックが新たに形成され、その結果、漏れ電流が増加してしまい好ましくない。一方、障壁層５の表面５ａに存在するピットが１×１０9／ｃｍ2よりも多い場合、漏れ電流の値が０．２ｍＡ／ｃｍ2を上回り、また、シート抵抗が大幅な低下するなど、初期特性が不十分なため好ましくない。
　図２は、障壁層５が面内引張歪みを内包する態様にて構成される場合の第２のIII族窒化物の具体的な組成範囲（第１の組成範囲）を示す、ＩｎＮ、ＡｌＮ、ＧａＮの３成分を頂点とする三元状態図である。図２の三元状態図において次に示す（ａ１）～（ａ３）の各式で表される３つの直線にて囲まれる範囲（図２の斜線部）が第１の組成範囲である。係る第１の組成範囲内から第２のIII族窒化物の組成を選択すれば、障壁層５は引張歪みを内在する態様にて形成される。
Figure JPOXMLDOC01-appb-M000013
Figure JPOXMLDOC01-appb-M000014
Figure JPOXMLDOC01-appb-M000015
　式（ａ１）は、チャネル層３の組成（具体的にはｘ１＝０としたときのｙ１の値）を変数として含んでいる。これは、第１の組成範囲が、第１のIII族窒化物の組成に応じて変化することを意味している。そして、図２は、式（ａ１）で表される直線よりも、Ａｌリッチな組成範囲から第２のIII族窒化物の組成を選択すれば、障壁層５が引張歪みを内在することを示している。なお、図２において、式（ａ１）で表される直線が通る点Ａ（０，ｙ１，１－ｙ１）は第１のIII族窒化物と組成が一致する場合の第２のIII族窒化物の組成を示している。ｙ１を変数に含んでいるので、点Ａの位置もｙ１の値に応じて変化する。例えば、点Ａ１（０，０，１）、点Ａ２（０，０．３，０．７）がそれぞれ、ｙ１＝０、ｙ１＝０．３のときの点Ａの位置に相当する。なお、図２においては、式（ａ１）で表される直線が点Ａ１、点Ａ２を通る場合をそれぞれ、破線α、βで示している。
　なお、好ましくは、上述した第１の組成範囲のうち、さらに、次に示す（ｂ１）～（ｂ３）の各式で表される３つの直線にて囲まれる組成範囲（第２の組成範囲）内から第２のIII族窒化物の組成を選択すれば、二次元電子ガス領域３ｅにおいて２×１０13／ｃｍ2以上という二次元電子ガス濃度が実現される。
Figure JPOXMLDOC01-appb-M000016
Figure JPOXMLDOC01-appb-M000017
Figure JPOXMLDOC01-appb-M000018
　図３、図４、図５、および図６は、チャネル層３の組成に応じた第２の組成範囲を示す、ＩｎＮ、ＡｌＮ、ＧａＮの３成分を頂点とする三元状態図である。各図の斜線部が第２の組成範囲を示している。各図に対応するチャネル層３の組成は以下の通りである。
　　図３：ＧａＮ（ｘ１＝ｙ１＝０、ｚ１＝１）；
　　図４：Ａｌ0.1Ｇａ0.9Ｎ（ｘ１＝０、ｙ１＝０．１、ｚ１＝０．９）；
　　図５：Ａｌ0.2Ｇａ0.8Ｎ（ｘ１＝０、ｙ１＝０．２、ｚ１＝０．８）；
　　図６：Ａｌ0.3Ｇａ0.7Ｎ（ｘ１＝０、ｙ１＝０．３、ｚ１＝０．７）。
　なお、上述の第１および第２の組成範囲についての議論は、チャネル層３および障壁層５が不純物を含有することを除外するものではない。例えば、チャネル層３と障壁層５は、０．０００５ａｔ％（１×１０17／ｃｍ3）以上０．０５ａｔ％（１×１０19／ｃｍ3）以下という濃度範囲で酸素原子を含んでいてもよいし、０．００１０ａｔ％（２×１０17／ｃｍ3）以上０．０５ａｔ％（１×１０19／ｃｍ3）以下という濃度範囲で炭素原子を含んでいてもよい。なお、酸素原子および炭素原子の濃度は、上述した範囲におけるそれぞれの下限値よりも小さくてもよいが、コスト面や製造歩留まりなどを考えると現実的ではない。一方、酸素原子および炭素原子の濃度が、上述した範囲におけるそれぞれの上限値よりも大きくなることは、デバイス特性の劣化を招く程度にまでそれぞれの層の結晶性が劣化することになり好ましくない。
　　＜エピタキシャル基板の作製方法＞
　次に、チャネル層３および障壁層５が上述のような組成範囲を有するエピタキシャル基板１０Ａを作製する方法を説明する。
　エピタキシャル基板１０Ａの作製は、公知のＭＯＣＶＤ炉を用いて行うことができる。具体的には、Ｉｎ、Ａｌ、Ｇａについての有機金属（ＭＯ）原料ガス（ＴＭＩ、ＴＭＡ、ＴＭＧ）と、アンモニアガスと、水素ガスと、窒素ガスとをリアクタ内に供給可能に構成されてなるＭＯＣＶＤ炉を用いる。
　まず、例えば（０００１）面方位の３インチ径の６Ｈ－ＳｉＣ基板などを基板１として用意し、該基板１を、ＭＯＣＶＤ炉のリアクタ内に設けられたサセプタの上に設置する。リアクタ内を真空ガス置換した後、リアクタ内圧力を５ｋＰａ～５０ｋＰａの間の所定の値（例えば３０ｋＰａ）に保ちつつ、水素／窒素混合フロー状態の雰囲気を形成した上で、サセプタ加熱によって基板を昇温する。
　サセプタ温度がバッファ層形成温度である９５０℃～１２５０℃の間の所定温度（例えば１１００℃）に達すると、Ａｌ原料ガスとＮＨ3ガスをリアクタ内に導入し、バッファ層２としてのＡｌＮ層を形成する。
　ＡｌＮ層が形成されると、サセプタ温度を所定のチャネル層形成温度Ｔ１（℃）に保ち、チャネル層３の組成に応じた有機金属原料ガスとアンモニアガスをリアクタ内に導入し、チャネル層３としてのＩｎx1Ａｌy1Ｇａz1Ｎ層（ただし、ｘ１＝０、０≦ｙ１≦０．３）を形成する。ここで、チャネル層形成温度Ｔ１は、９５０℃≦Ｔ１≦１２５０℃なる温度範囲から、チャネル層３のＡｌＮモル分率ｙ１の値に応じて定められる値である。なお、チャネル層３形成時のリアクタ内圧力には特に限定はなく、１０ｋＰａから大気圧（１００ｋＰａ）の範囲から適宜選ぶことができる。
　Ｉｎx1Ａｌy1Ｇａz1Ｎ層が形成されると、次いで、サセプタ温度を所定の障壁層形成温度Ｔ２（℃）に保ち、リアクタ内に窒素ガス雰囲気を形成する。ここで、障壁層形成温度Ｔ２は、６５０℃以上８００℃以下の範囲の中から、Ｉｎ組成比に応じて定められる。
　続いて、アンモニアガスと、障壁層５の組成に応じた流量比の有機金属原料ガスとを、いわゆるＶ／III比が３０００以上２００００以下の間の所定の値となるようにリアクタ内に導入し、障壁層５としてのＩｎx2Ａｌy2Ｇａz2Ｎ層を所定の厚みに形成する。その際、Ｉｎx2Ａｌy2Ｇａz2Ｎ層は、第１の組成範囲をみたすように、あるいはさらに第２の組成範囲をみたすように、形成される。なお、障壁層５の好ましい成長レートの範囲は０．０１～０．１μｍ／ｈである。
　係る障壁層５の形成の際、リアクタ内圧力は３ｋＰａ～３０ｋＰａの間の所定の値、より好ましくは５ｋＰａ～２０ｋＰａの間の所定の値に保たれるようにする。本実施の形態の場合、障壁層５の表面５ａに形成されるピットの面密度が、このリアクタ内圧力の値に依存する。リアクタ内圧力を３ｋＰａ～３０ｋＰａとすることで、５×１０7／ｃｍ2以上１×１０9／ｃｍ2以下という好適な範囲の面密度でピットが形成される。
　なお、Ｖ／III比を３０００以上７５００以下の範囲の所定の値とした場合、チャネル層３と障壁層５との界面Ｉが、平均粗さが０．１ｎｍ～１ｎｍの範囲にあり、障壁層５の表面５ａの５μｍ×５μｍ視野における二乗平均粗さが０．１ｎｍ～１ｎｍの範囲にあるように形成される。
　また、本実施の形態においては、障壁層５の作製に際して、有機金属原料のバブリング用ガスおよびキャリアガスに、全て窒素ガスを用いるものとする。すなわち、原料ガス以外の雰囲気ガスが窒素ガスのみであるようにする。これにより、リアクタ内の窒素分圧が大きくなるため、８００℃以下というアンモニア分子の分解速度が比較的低い温度域であっても、Ｉｎと窒素との反応を高活性状態で進行させることができる。結果として、Ｉｎを含有する窒化物にて障壁層５を構成する場合であっても、これを安定的に形成することができる。また、障壁層５の電子構造を理想的な状態で維持することができるので、二次元電子ガス領域３ｅにおける、高濃度での二次元電子ガスの生成が実現される。なお、障壁層５の作製に際し、雰囲気に水素ガスを意図的に混入させることは、二次元電子ガス濃度の低下を生じさせるために好ましくない。
　障壁層５が形成されれば、エピタキシャル基板１０Ａが作製されたことになる。
　なお、得られたエピタキシャル基板１０Ａの表面（障壁層５の表面５ａ）に、公知の薄膜形成手法やフォトリソグラフィプロセスを用いてソース電極６、ドレイン電極７、およびゲート電極８を形成すれば、ＨＥＭＴ素子１０が得られる。
　以上、説明したように、本実施の形態によれば、エピタキシャル基板の障壁層を、引張歪みが内在するように、かつ、５×１０7／ｃｍ2以上１×１０9／ｃｍ2以下という面密度で表面にピットが形成されるようにすることで、連続通電後のショットキー接合部における漏れ電流が初期特性と同程度に十分に小さく維持された半導体素子用のエピタキシャル基板が実現される。すなわち、ショットキーコンタクト特性に優れかつ当該特性が経時的に安定なエピタキシャル基板が実現される。また、係る面密度でのピットの形成は、エピタキシャル基板の作製プロセスにおいて、障壁層形成時のリアクタ内圧力を好適に設定することで実現される。
　　＜第２の実施の形態＞
　　＜スペーサ層を備えるＨＥＭＴ素子＞
　図７は、本発明の第２の実施の形態に係るエピタキシャル基板２０Ａと、これを用いて作製されたＨＥＭＴ素子２０の構成を概略的に示す断面模式図である。エピタキシャル基板２０Ａは、第１の実施の形態に係るエピタキシャル基板１０Ａのチャネル層３と障壁層５の間に、スペーサ層４が介挿された構成を有する。スペーサ層４以外の構成要素については、第１の実施の形態に係るエピタキシャル基板１０Ａと同じであるので、その詳細な説明は省略する。
　スペーサ層４は、Ｉｎx3Ａｌy3Ｇａz3Ｎ（ｘ３＋ｙ３＋ｚ３＝１）なる組成を有し、少なくともＡｌを含み、かつ、障壁層５のバンドギャップ以上のバンドギャップを有するIII族窒化物（第３のIII族窒化物）にて、１．２ｎｍ±０．２ｎｍの範囲の厚みで形成される層である。この範囲内であれば、シート抵抗やコンタクト抵抗といったエピタキシャル基板の特性に影響を及ぼさないことが確認されている。例えば、ｘ３＝０かつ０≦ｚ３≦０．２であるようにスペーサ層４を形成する場合、上述の第２の組成範囲をみたすどのような障壁層５よりもバンドギャップが大きなスペーサ層４が形成される。
　このようにスペーサ層４を備えるエピタキシャル基板２０Ａにおいては、チャネル層３とスペーサ層４の界面に（より詳細には、チャネル層３の当該界面近傍に）二次元電子ガスが高濃度に存在する二次元電子ガス領域３ｅが形成される。エピタキシャル基板２０Ａのチャネル層３および障壁層５の組成範囲を第１の実施の形態に係るエピタキシャル基板１０Ａと同じように定めれば、エピタキシャル基板２０Ａの二次元電子ガス領域３ｅにおいても、対応する組成のエピタキシャル基板１０Ａと同程度の二次元電子ガスが生成する。
　好ましくは、スペーサ層４はｘ３＝０かつ０≦ｚ３≦０．０５であるように形成される。係る場合、合金散乱効果が抑制され、二次元電子ガスの濃度および移動度が向上する。より好ましくは、スペーサ層４はＡｌＮ（ｘ３＝０、ｙ３＝１、ｚ３＝０）にて形成される。係る場合、スペーサ層４がＡｌとＮの二元系化合物となるので、Ｇａを含む３元系化合物の場合よりもさらに合金散乱効果が抑制され、二次元電子ガスの濃度および移動度が向上することとなる。
　なお、係る組成範囲についての議論は、スペーサ層４が不純物を含有することを除外するものではない。例えば、チャネル層３が上述したような濃度範囲で酸素原子あるいは窒素原子を含む場合には、スペーサ層４も同様の濃度範囲でこれらを含み得る。
　また、本実施の形態に係るエピタキシャル基板２０Ａにおいても、第１の実施の形態に係るエピタキシャル基板１０Ａと同様に、障壁層５は、面内引張歪みを内在し、かつ、５×１０7／ｃｍ2以上１×１０9／ｃｍ2以下という面密度で表面５ａにピットが存在するように、形成されてなる。すると、エピタキシャル基板２０Ａにおいては、チャネル層３と障壁層５との間にスペーサ層４が介在するにも関わらず、障壁層５に面内引張歪みが導入されていることになるが、これは、厚みが０．５ｎｍ～１．５ｎｍと小さいスペーサ層４自体が、障壁層５と同様にチャネル層３との関係で面内引張歪みを内在する態様にて形成され、このスペーサ層４の上に障壁層５が引き続いて引張歪みを内在する態様にて形成されることで、実現されてなる。
　結果として、エピタキシャル基板２０Ａにおいても、第１の実施の形態に係るエピタキシャル基板１０Ａと同様の態様にて障壁層５が設けられているので、エピタキシャル基板２０Ａは、優れたショットキーコンタクト特性を有するとともに、その経時的安定性が確保されたものとなっている。
　　＜スペーサ層を備えるエピタキシャル基板の作製＞
　上述のような構造を有するエピタキシャル基板２０Ａは、スペーサ層４の形成に係るプロセスを除き、第１の実施の形態に係るエピタキシャル基板１０Ａと同様の方法で作製される。
　具体的には、エピタキシャル基板２０Ａを作製するにあたって、チャネル層３までの形成を行った後、サセプタ温度をスペーサ層形成温度Ｔ３とし（ただし、Ｔ３はＴ１と略同一）、リアクタ内を窒素ガス雰囲気に保ち、リアクタ内圧力を１０ｋＰａとした後、有機金属原料ガスとアンモニアガスとをリアクタ内に導入して、スペーサ層４としてのＩｎx3Ａｌy3Ｇａz3Ｎ層を所定の厚みに形成する。
　そして、このようにしてスペーサ層４が形成された後、上述のエピタキシャル基板１０Ａを作製する場合の手順と同様に、障壁層５を作製する。
　なお、上述したように、チャンネル層形成温度Ｔ１は９５０℃≦Ｔ１≦１２５０℃の範囲で設定される一方、障壁層形成温度Ｔ２は６５０℃≦Ｔ２≦８００℃の範囲内で障壁層５のＩｎＮモル分率に応じて設定される。また、スペーサ層形成温度Ｔ３（℃）もチャネル層形成温度Ｔ１（℃）と略同一に設定される。従って、障壁層５を形成するにはチャネル層３またはスペーサ層４の形成後、サセプタ温度を下げる必要が生じる。スペーサ層４を設けない第１の実施の形態に係るエピタキシャル基板１０Ａの作製過程においては、係る降温時にチャネル層３の表面が露出したままとなるため、雰囲気ガスにより該表面がエッチングされ得る。これに対して、本実施の形態のように、スペーサ層４をチャネル層形成温度Ｔ１と略同一のスペーサ層形成温度Ｔ３にて設ける場合には、スペーサ層４の形成後にサセプタ温度を下げることになるので、スペーサ層４がチャネル層３表面の保護層として作用することになる。このことも、二次元電子ガスの移動度の向上に資するものと考えられる。
　以上、説明したように、本実施の形態によれば、第１の実施の形態に係るエピタキシャル基板のようにチャネル層と障壁層の組成を定めたエピタキシャル基板において、チャネル層と障壁層の間にスペーサ層を設けるようにすることで、第１の実施の形態に係るエピタキシャル基板と同様に、連続通電後のショットキー接合部における漏れ電流が初期特性と同程度に十分に小さく維持された半導体素子用のエピタキシャル基板が実現される。
　障壁層５の組成および障壁層５を形成する際のリアクタ内圧力を種々に違えた多数のエピタキシャル基板２０Ａを作製し、その特性評価を行った。図８は、その際の障壁層５の形成条件と、評価結果とを一覧にして示す図である。
　具体的には、チャネル層３の組成をＧａＮに固定する一方、障壁層５の組成を第２の組成範囲内において図８に示す１２水準に違えるとともに、それぞれの組成について、リアクタ内圧力を同じく図８に示す４水準に違えることで、計４８種のエピタキシャル基板２０Ａを作製した。
　チャネル層３およびスペーサ層４の形成までは、いずれのエピタキシャル基板２０Ａにおいても同様の手順で行った。
　まず、基板として（０００１）面方位のｎ型導電性を有する３インチ径６Ｈ－ＳｉＣ基板を用意した。用意した基板をＭＯＣＶＤリアクタ内に設置し、リアクタを真空ガス置換した後、リアクタ内圧力を３０ｋＰａとし、水素／窒素混合フロー状態の雰囲気を形成した。次いで、サセプタ加熱によって基板を昇温した。
　サセプタ温度が１１００℃に達すると、ＴＭＡバブリングガスとアンモニアガスをリアクタ内に導入し、バッファ層２として厚さ２００ｎｍのＡｌＮ層を形成した。
　続いて、サセプタ温度を１１００℃とし、有機金属原料ガスとアンモニアガスとを所定の流量比でリアクタ内に導入し、チャネル層３としてのＧａＮ層を２μｍの厚みに形成した。
　チャネル層３が得られると、リアクタ内圧力を１０ｋＰａとした後、ＴＭＡバブリングガスとアンモニアガスをリアクタ内に導入し、スペーサ層４として厚さ１．２ｎｍのＡｌＮ層を形成した。
　スペーサ層４を形成した後は、サセプタ温度を、作製しようとする障壁層５の組成に応じた値に設定するともに、リアクタ内圧力を図８に示した値に設定し、さらに、それぞれの組成に応じたガス流量比で有機金属バブリングガスとアンモニアガスをリアクタ内に導入し、目標組成の障壁層５を１８ｎｍの厚みを有するように形成した。
　障壁層５が形成された後、サセプタ温度を室温付近まで降温し、リアクタ内を大気圧に復帰させた後、作製されたエピタキシャル基板２０Ａを取り出した。
　得られたエピタキシャル基板２０Ａについて、原子間力顕微鏡（ＡＦＭ）による観察を行い、その表面（障壁層５の表面５ａ）のピット密度（面密度）を算定した。図９は、障壁層５の組成がＩｎ0.15Ａｌ0.85Ｎであるエピタキシャル基板２０Ａについての、障壁層５の表面５ａのＡＦＭ像（３μｍ角）である。図９（ａ）、（ｂ）、（ｃ）はそれぞれ、リアクタ内圧力が１ｋＰａ、２０ｋＰａ、５０ｋＰａの場合の像である。図９からは、リアクタ内圧力が大きくなるほど、黒点として視認されるピットの数が増大することが確認される。それぞれのエピタキシャル基板２０Ａにおけるピット密度の算出結果は、図８に示した通りである。
　また、得られた全てのエピタキシャル基板２０Ａについて、ホール測定による電気特性評価を行った。なお、ホール測定用のエピタキシャル基板２０Ａには、オーミック電極として、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ（それぞれの膜厚は２５／７５／１５／１００ｎｍ）からなる金属層を障壁層５の上に形成し、さらには、オーミック接触特性を良好なものにするために、８００℃の窒素ガス雰囲気中にて３０秒間の熱処理を施した。ホール測定により得られたシート抵抗の値は、図８に示した通りである。
　次に、それぞれのエピタキシャル基板２０Ａにおけるショットキーコンタクト特性を評価するために、エピタキシャル基板２０Ａを用いた同心円型ショットキーダイオードを作製した。同心円電極パターンの外側パターンとなるカソードオーミック電極は、上記ホール測定に用いたものと同様の層構成と条件で障壁層５の上に形成した。さらに同心円パターンの内側パターンとなるアノードショットキー電極としては、Ｐｔ／Ａｕ（それぞれの膜厚は２０／２００ｎｍ）からなる金属層を障壁層の上に形成した。尚、アノードショットキー電極の直径は２００μｍとし、アノードショットキー電極とカソードオーミック電極との間隔は１０μｍとした。
　係る同心円型ショットキーダイオード素子を対象に、室温においてアノードショットキー電極と障壁層５とからなるショットキー接合部に４０Ｖの電圧を印加し、初期特性としての漏れ電流を測定した。次いで１５０℃にて２００Ｖ印加した状態の連続通電を４８時間行った後、室温での漏れ電流を上述と同様の条件で測定した。また、素子破壊に至る耐電圧を測定した。これらの漏れ電流および耐電圧の値は、図８に示した通りである。
　図１０は、図８に示す結果に従い、連続通電を行う前の漏れ電流を、ピット密度に対してプロットした図である。また、図１１は、同じく図８に示す結果に従い、連続通電後の漏れ電流を、ピットの面密度に対してプロットした図である。
　図１０および図１１からは、ピットの面密度が５×１０7／ｃｍ2以上１×１０9／ｃｍ2以下の範囲にある場合にのみ、初期特性および連続通電後のいずれにおいても、漏れ電流が０．２ｍＡ／ｃｍ2以下に抑制されてなり、両者の値がほぼ同程度であることがわかる。これは、連続通電後のショットキー接合部における漏れ電流が初期特性と同程度に十分に小さく維持されていることを示している。係る結果は、当該範囲の面密度が得られるように障壁層の表面にピットを導入することで、優れたショットキーコンタクト特性を有し、かつ当該特性が経時的安定なエピタキシャル基板が得られることを意味している。
　また、図８に示した結果を併せると、このような優れたショットキーコンタクト特性が得られるエピタキシャル基板においては、シート抵抗が相対的に低い傾向があるとともに、４６０Ｖ以上という高い耐電圧が実現されているといえる。

Claims (6)

  1. 　下地基板と、
    　少なくともＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層と、
    　少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層と、
    を備える半導体素子用のエピタキシャル基板であって、
    　前記障壁層が面内方向に引張歪みを内在してなり、かつ、前記障壁層の表面に、５×１０7／ｃｍ2以上１×１０9／ｃｍ2以下の面密度でピットが形成されてなる、
    ことを特徴とする半導体素子用エピタキシャル基板。
  2. 　請求項１に記載の半導体素子用エピタキシャル基板であって、
    　前記第１のIII族窒化物の組成がｘ１＝０、０≦ｙ１≦０．３で定まる範囲内にあるとともに、
    　前記第２のIII族窒化物の組成が、ＩｎＮ、ＡｌＮ、ＧａＮを頂点とする三元状態図上において、前記第１のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる第１の組成範囲内にある、
    ことを特徴とする半導体素子用エピタキシャル基板。
    Figure JPOXMLDOC01-appb-M000001
    Figure JPOXMLDOC01-appb-M000002
  3. 　請求項２に記載の半導体素子用エピタキシャル基板であって、
    　前記第２のIII族窒化物の組成が、前記第１の組成範囲であって、さらに以下の各式で表される直線にて囲まれる範囲内にある、
    ことを特徴とする半導体素子用エピタキシャル基板。
    Figure JPOXMLDOC01-appb-M000004
    Figure JPOXMLDOC01-appb-M000005
    Figure JPOXMLDOC01-appb-M000006
  4. 　請求項１ないし請求項３のいずれかに記載の半導体素子用エピタキシャル基板であって、
    　前記チャネル層と前記障壁層との間に、ＡｌＮからなるスペーサ層、
    をさらに備えることを特徴とする半導体素子用エピタキシャル基板。
  5. 　請求項１ないし請求項４のいずれかに記載の半導体素子用エピタキシャル基板であって、
    　前記第１のIII族窒化物がＧａＮである、
    ことを特徴とする半導体素子用エピタキシャル基板。
  6. 　請求項１ないし請求項５のいずれかに記載の半導体素子用エピタキシャル基板を用いて作製された半導体素子。
PCT/JP2011/055921 2010-03-24 2011-03-14 半導体素子用エピタキシャル基板および半導体素子 WO2011118433A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
EP11759239.4A EP2555232A4 (en) 2010-03-24 2011-03-14 EPITACTICAL SUBSTRATE FOR A SEMICONDUCTOR ELEMENT AND SEMICONDUCTOR ELEMENT
JP2012506945A JP5758880B2 (ja) 2010-03-24 2011-03-14 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
US13/623,308 US8853735B2 (en) 2010-03-24 2012-09-20 Epitaxial substrate for semiconductor device and semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010-068203 2010-03-24
JP2010068203 2010-03-24

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/623,308 Continuation US8853735B2 (en) 2010-03-24 2012-09-20 Epitaxial substrate for semiconductor device and semiconductor device

Publications (1)

Publication Number Publication Date
WO2011118433A1 true WO2011118433A1 (ja) 2011-09-29

Family

ID=44672990

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/055921 WO2011118433A1 (ja) 2010-03-24 2011-03-14 半導体素子用エピタキシャル基板および半導体素子

Country Status (4)

Country Link
US (1) US8853735B2 (ja)
EP (1) EP2555232A4 (ja)
JP (1) JP5758880B2 (ja)
WO (1) WO2011118433A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150187926A1 (en) * 2013-06-06 2015-07-02 Ngk Insulators, Ltd. Group 13 Nitride Composite Substrate Semiconductor Device, and Method for Manufacturing Group 13 Nitride Composite Substrate
JPWO2013125126A1 (ja) * 2012-02-23 2015-07-30 日本碍子株式会社 半導体素子および半導体素子の製造方法
JP2017085006A (ja) * 2015-10-29 2017-05-18 富士通株式会社 化合物半導体装置及びその製造方法
JP2021118262A (ja) * 2020-01-27 2021-08-10 株式会社東芝 半導体装置、半導体装置の製造方法、半導体装置の製造装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120313213A1 (en) * 2011-06-07 2012-12-13 Raytheon Company Polygon shaped power amplifier chips
WO2013011617A1 (ja) * 2011-07-15 2013-01-24 パナソニック株式会社 半導体装置及びその製造方法
WO2014024310A1 (ja) * 2012-08-10 2014-02-13 日本碍子株式会社 半導体素子、ｈｅｍｔ素子、および半導体素子の製造方法
WO2015068448A1 (ja) * 2013-11-06 2015-05-14 シャープ株式会社 窒化物半導体
US9306014B1 (en) * 2013-12-27 2016-04-05 Power Integrations, Inc. High-electron-mobility transistors
JP2018085414A (ja) * 2016-11-22 2018-05-31 富士通株式会社 化合物半導体装置
CN109742144B (zh) * 2019-01-28 2020-09-22 华南理工大学 一种槽栅增强型mishemt器件及其制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032911A (ja) * 2004-06-15 2006-02-02 Ngk Insulators Ltd 半導体積層構造、半導体素子およびｈｅｍｔ素子
JP2007059850A (ja) * 2005-08-26 2007-03-08 Ngk Insulators Ltd Ｉｉｉ族窒化物成膜用基板及びその製造方法並びにそれを用いた半導体装置
JP2007142003A (ja) * 2005-11-16 2007-06-07 Ngk Insulators Ltd Ｉｉｉ族窒化物結晶の作製方法、エピタキシャル基板における反り低減方法、エピタキシャル基板、および半導体素子
JP2007258230A (ja) * 2006-03-20 2007-10-04 Dowa Holdings Co Ltd 半導体基板及び半導体装置
WO2009119356A1 (ja) * 2008-03-24 2009-10-01 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
WO2009119357A1 (ja) * 2008-03-24 2009-10-01 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3209270B2 (ja) * 1999-01-29 2001-09-17 日本電気株式会社 ヘテロ接合電界効果トランジスタ
US7030428B2 (en) * 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
JP4369438B2 (ja) * 2005-04-26 2009-11-18 シャープ株式会社 電界効果型トランジスタ
US20100117118A1 (en) * 2008-08-07 2010-05-13 Dabiran Amir M High electron mobility heterojunction device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032911A (ja) * 2004-06-15 2006-02-02 Ngk Insulators Ltd 半導体積層構造、半導体素子およびｈｅｍｔ素子
JP2007059850A (ja) * 2005-08-26 2007-03-08 Ngk Insulators Ltd Ｉｉｉ族窒化物成膜用基板及びその製造方法並びにそれを用いた半導体装置
JP2007142003A (ja) * 2005-11-16 2007-06-07 Ngk Insulators Ltd Ｉｉｉ族窒化物結晶の作製方法、エピタキシャル基板における反り低減方法、エピタキシャル基板、および半導体素子
JP2007258230A (ja) * 2006-03-20 2007-10-04 Dowa Holdings Co Ltd 半導体基板及び半導体装置
WO2009119356A1 (ja) * 2008-03-24 2009-10-01 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
WO2009119357A1 (ja) * 2008-03-24 2009-10-01 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
See also references of EP2555232A4 *
STACIA KELLER; YI-FENG WU; GIACINTA PARISH; NAIQIAN ZIANG; JANE J. XU; BERND P. KELLER; STEVEN P. DENBAARS; UMESH K. MISHRA: "Gallium Nitride Based High Power Heterojunction Field Effect Transistors: Process Development and Present Status at USCB", IEEE TRANS. ELECTRON DEVICES, vol. 48, 2001, pages 552, XP011017534
TOSHIHIDE KIKKAWA: "Highly Reliable 250W High Electron Mobility Transistor Power Amplifier", JPN. J. APPL. PHYS., vol. 44, 2005, pages 4896, XP001502263, DOI: doi:10.1143/JJAP.44.4896

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2013125126A1 (ja) * 2012-02-23 2015-07-30 日本碍子株式会社 半導体素子および半導体素子の製造方法
US20150187926A1 (en) * 2013-06-06 2015-07-02 Ngk Insulators, Ltd. Group 13 Nitride Composite Substrate Semiconductor Device, and Method for Manufacturing Group 13 Nitride Composite Substrate
US20170069749A1 (en) * 2013-06-06 2017-03-09 Ngk Insulators, Ltd. Group 13 Nitride Composite Substrate Semiconductor Device, and Method for Manufacturing Group 13 Nitride Composite Substrate
US9882042B2 (en) * 2013-06-06 2018-01-30 Ngk Insulators, Ltd. Group 13 nitride composite substrate semiconductor device, and method for manufacturing group 13 nitride composite substrate
US10347755B2 (en) 2013-06-06 2019-07-09 Ngk Insulators, Ltd. Group 13 nitride composite substrate semiconductor device, and method for manufacturing group 13 nitride composite substrate
JP2017085006A (ja) * 2015-10-29 2017-05-18 富士通株式会社 化合物半導体装置及びその製造方法
JP2021118262A (ja) * 2020-01-27 2021-08-10 株式会社東芝 半導体装置、半導体装置の製造方法、半導体装置の製造装置
US11757006B2 (en) 2020-01-27 2023-09-12 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, and manufacturing apparatus of semiconductor device

Also Published As

Publication number Publication date
JP5758880B2 (ja) 2015-08-05
JPWO2011118433A1 (ja) 2013-07-04
US20130015466A1 (en) 2013-01-17
EP2555232A4 (en) 2014-12-10
EP2555232A1 (en) 2013-02-06
US8853735B2 (en) 2014-10-07

Similar Documents

Publication Publication Date Title
JP5758880B2 (ja) 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
JP6170893B2 (ja) 半導体素子用エピタキシャル基板の作製方法
JP5580009B2 (ja) 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の作製方法
JP5782033B2 (ja) 半導体素子用エピタキシャル基板、半導体素子、ｐｎ接合ダイオード素子、および半導体素子用エピタキシャル基板の製造方法
WO2009119357A1 (ja) 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
JP5702058B2 (ja) 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の作製方法
KR101933230B1 (ko) 반도체 소자, ｈｅｍｔ 소자, 및 반도체 소자의 제조 방법
JP5562579B2 (ja) 半導体素子用エピタキシャル基板の作製方法
JPWO2013125126A1 (ja) 半導体素子および半導体素子の製造方法
JPWO2012026396A1 (ja) 半導体素子用エピタキシャル基板、半導体素子、半導体素子用エピタキシャル基板の作製方法、および半導体素子の作製方法
US8598626B2 (en) Epitaxial substrate for semiconductor device, schottky junction structure, and leakage current suppression method for schottky junction structure
JP5806545B2 (ja) 半導体素子、ｈｅｍｔ素子、および半導体素子の製造方法
JP2011222969A (ja) 半導体素子用エピタキシャル基板の製造方法、半導体素子用エピタキシャル基板、および半導体素子
JP5583610B2 (ja) 半導体素子用エピタキシャル基板および半導体素子

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11759239

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2012506945

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 2011759239

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE