WO2011105282A1 - 配線形成方法、および、半導体基板の製造方法 - Google Patents

配線形成方法、および、半導体基板の製造方法 Download PDF

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Definitions

  • the present invention relates to a method for forming a Cu wiring on a substrate and a method for manufacturing a semiconductor substrate including the Cu wiring.
  • the wiring is miniaturized in order to increase the integration density of the semiconductor device, and the wiring current density is increased in order to increase the operation speed of the semiconductor device, the reliability of the wiring due to electromigration becomes a problem.
  • Al wiring widely used in semiconductor devices is inferior in electromigration resistance, and therefore various wiring materials have been studied instead.
  • Cu is attracting attention as one of the wiring materials that can replace Al.
  • a method for forming Cu wiring there is a method in which a photoresist is formed as a resist on a Cu thin film formed on a substrate, and then patterned by photolithography, and wet etching which is isotropic etching is performed.
  • a part of the wiring has a part where the wiring width becomes narrower or the wiring height becomes lower, causing disconnection or increasing resistance. The problem of end up occurs.
  • the resist floats locally when the photoresist is formed and patterned on the Cu thin film, causing the above-mentioned problems.
  • wiring cannot be formed with the designed dimensions (wiring width and wiring height).
  • Patent Document 1 discloses a technique of etching Cu into a wiring shape by using an RIE (Reactive Ion Etching) method that is anisotropic etching.
  • RIE Reactive Ion Etching
  • a TiN barrier layer 112 lower barrier layer
  • a Cu layer 114 Cu layer 114
  • a TiN barrier layer 116 upper barrier layer
  • an SiO 2 etching mask 118a is formed on the TiN barrier layer 116 which is an upper barrier layer.
  • the upper TiN barrier layer 116, the Cu layer 114, and the lower TiN barrier layer 112 are sequentially etched by an RIE method through an etching mask, and processed into a wiring shape.
  • a mixed gas of SiCl 4 , Cl 2 , and N 2 is used as an etching gas.
  • the upper TiN barrier layer 116, the Cu layer 114, and the lower barrier layer 112 are etched.
  • a SiO X N Y barrier layer is deposited as a side wall barrier layer 122 on these etched side wall surfaces.
  • the sidewall barrier layer 122 can be formed simultaneously with the etching, the heat treatment for forming the sidewall barrier layer 122 can be omitted. Therefore, the sidewall barrier layer 122 can be formed at a low temperature that does not cause deterioration of the semiconductor element.
  • Japanese Patent Publication Japanese Patent Laid-Open No. 7-58108 (published on March 3, 1995)”
  • anisotropic dry etching is performed using the RIE method as in the technique described in Patent Document 1, finer processing can be performed as compared with a method of patterning wiring by wet etching. .
  • the RIE method has a problem that a special apparatus such as a vacuum chamber (reaction chamber 123 shown in FIGS. 9A and 9B) is required, resulting in an increase in manufacturing cost.
  • a special apparatus such as a vacuum chamber (reaction chamber 123 shown in FIGS. 9A and 9B) is required, resulting in an increase in manufacturing cost.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a method of forming a Cu wiring with the dimensions as designed using wet etching.
  • a wiring forming method includes a step of forming a metal thin film containing Cu on a base material, and a metal film not containing an insulating film or Cu on the metal thin film (that is, (1) A step of forming an insulating film and (2) any one film selected from the group consisting of a metal film not containing Cu), and photolithography is used on the insulating film or the metal film not containing Cu Patterning the photoresist, etching the metal film not containing the insulating film or Cu using the photoresist as an etching mask, using isotropic dry etching, and not including the insulating film or Cu After etching the metal film, the photoresist is removed, and an isotropic wet etch using the insulating film or the metal film not containing Cu as an etching mask. Was carried out, the metal thin film is partially removed, and a step for forming a metal wiring, a.
  • an insulating film or a metal film not containing Cu is formed as a liner film having etching selectivity between a metal thin film containing Cu and a photoresist.
  • the surface state of the insulating film or the metal film that does not contain Cu is stable compared to the surface state of Cu, which is less susceptible to reactions such as oxidation. For this reason, the adhesion between the insulating film (or the metal film not containing Cu) and the photoresist is stronger than the adhesion between the metal thin film containing Cu and the photoresist. Therefore, if a metal film not containing an insulating film or Cu is formed on the metal thin film and a photoresist is formed on the metal film, the photoresist will not be lifted.
  • the adhesion between the photoresist and the metal thin film to be processed is improved, and the wiring Local deformation of the wiring pattern during processing can be suppressed, and an effect of increasing wiring resistance and eliminating wiring defects that cause disconnection can be obtained.
  • the gate electrode layer and the source electrode layer containing Cu are patterned by using the above-described wiring formation method to form a semiconductor element and a wiring.
  • the wiring forming method includes a step of forming a metal thin film containing Cu on a substrate, a step of forming an insulating film or a metal film not containing Cu on the metal thin film, and the insulating film or A process of patterning a photoresist on a metal film not containing Cu using photolithography and isotropic dry etching to form the insulating film or a metal film not containing Cu using the photoresist as an etching mask.
  • the photoresist is removed, and isotropic wet etching is performed using the insulating film or the metal film not containing Cu as an etching mask. Removing the metal thin film partially and forming a metal wiring.
  • metal wiring using Cu as a material with the dimensions as designed can be formed even if wet etching that can be processed with simpler equipment and processes is used. There is an effect that can be.
  • (A)-(e) is a figure for demonstrating the process of the wiring formation method concerning one embodiment of this invention.
  • (A) is a schematic diagram which shows an example of the structure of Cu wiring formed by the conventional wiring formation method
  • (b) is an example of the structure of Cu wiring formed by the wiring formation method of this Embodiment.
  • (A)-(e) is a figure for demonstrating the other example of the wiring formation method of this invention.
  • (A)-(d) is a top view for demonstrating the process of the manufacturing method of the semiconductor substrate concerning one embodiment of this invention.
  • FIG. This corresponds to (a) to (d), respectively.
  • FIG. This corresponds to (a) to (d), respectively.
  • (A)-(d) is a top view for demonstrating the process of the manufacturing method of the semiconductor substrate concerning one embodiment of this invention. This figure shows a step subsequent to the step shown in FIG. (A)-(d) is sectional drawing for demonstrating the process of the manufacturing method of the semiconductor substrate concerning one embodiment of this invention, (a)-(d) of this figure is FIG. This corresponds to (a) to (d), respectively.
  • (A) * (b) is a figure for demonstrating the formation method of the conventional Cu wiring.
  • FIGS. 1A to 1E to 8A to 8D An embodiment of the present invention is described below with reference to FIGS. 1A to 1E to 8A to 8D. Note that the present embodiment is not limited to this.
  • a method for forming a wiring on a substrate using a copper thin film (Cu thin film) as a material will be described.
  • a method for manufacturing a semiconductor substrate including a Cu wiring as a metal wiring by applying this Cu wiring forming method will be described.
  • FIGS. 1A to 1E are views for explaining a method of forming a Cu wiring in the present embodiment.
  • the state in which Cu wiring is formed on a substrate by the formation method of the present embodiment is shown in cross-sectional configuration in order of steps.
  • a Cu thin film 12 is formed as a main conductive film on a glass substrate 11 (substrate) by sputtering.
  • the thickness of the Cu thin film 12 can be set to, for example, 300 to 400 nm.
  • an insulating film 131 used for the liner film 13 is formed on the Cu thin film 12 by a CVD (Chemical Vapor Deposition) method.
  • the liner film 13 may be a metal film containing no Cu other than the insulating film.
  • the material of the insulating film 131 for example, SiN (silicon nitride) or SiON (silicon oxynitride) can be used.
  • the metal film 13 when the liner film 13 is a metal film, the metal film may be formed by sputtering, for example.
  • the material of the metal film include Mo (molybdenum), W (tungsten), Cr (chromium), MoN (molybdenum nitride), TiN (titanium nitride), WN (tungsten nitride), and the like.
  • the insulating film 131 can have a laminated structure of SiON and a PSG (phosphorus doped glass) film.
  • the thickness of the insulating film 131 can be set to 20 to 50 nm, for example.
  • a barrier film (lower barrier film) made of Ti or the like is formed by sputtering to a thickness of, for example, 20 to 30 nm below the main conductive film, and the main conductive film is formed thereon.
  • a Cu thin film may be laminated.
  • the barrier film made of Ti or the like may be patterned by etching simultaneously with etching of the Cu thin film, or may be etched by dry etching depending on the barrier film.
  • dry etching for example, a chlorine-based gas is used and the pressure is set to several Torr to several tens Torr.
  • a photoresist 14 having a thickness of 2.0 ⁇ m is applied to the upper layer of the insulating film 131, and the photoresist is patterned into a predetermined shape by photolithography.
  • Isotropic dry etching such as plasma etching (hereinafter referred to as “dry etching A”) indicated by a solid arrow A is performed to remove a portion of the insulating film 131 exposed from the photoresist 14.
  • the photoresist 14 serves as an etching mask.
  • the insulating film 131 removed here is indicated by a broken line in FIG.
  • the isotropic dry etching A described above may be, for example, RIE or high-density plasma etching in addition to plasma etching.
  • the liner film 13 made of the insulating film 131 that remains without being removed is formed only in the lower layer portion of the photoresist 14.
  • the photoresist 14 on the liner film 13 made of the insulating film 131 has a shape in which the end portion protrudes like a bowl.
  • FIG. 1C the photoresist 14 is removed using a stripping solution (for example, an organic solvent), and the liner film 13 is used as an etching mask, so that FIGS. d) Isotropic wet etching (hereinafter referred to as “wet etching B”) indicated by a broken-line arrow B in FIG. 8 is performed to partially remove the Cu thin film 12 (Cu conductive film) as the main conductive film. .
  • a stripping solution for example, an organic solvent
  • a specific method of the isotropic wet etching B here is, for example, a spray (shower) at a temperature of 20 to 40 ° C. using a mixed chemical solution such as H 2 O 2 , H 2 SO 4 , and HNO 3.
  • a mixed chemical solution such as H 2 O 2 , H 2 SO 4 , and HNO 3.
  • the liner film 13 made of the insulating film 131 made of SiN or the like is not removed, and only the Cu thin film 12 is isotropically etched.
  • the isotropic wet etching B performed here is, for example, (I) capable of processing a large number of substrates at a time, (II) the cost of equipment and chemicals is low, compared with dry etching such as RIE, for example. III) There are advantages such as a wide selection of etching masks and less damage to the substrate to be etched.
  • the liner film 13 on the Cu wiring 12a has a shape in which the end 13b protrudes like a bowl.
  • Ar sputter etching sputter etching using Ar ions
  • the specific method of Ar sputter etching here is, for example, applying a high DC voltage between the electrodes facing the substrate while introducing Ar gas in a vacuum, and using Ar + ions obtained by ionizing Ar gas. And a sputter etching is performed by applying a bias voltage to the substrate side.
  • the Cu wiring 12a can be formed on the glass substrate 11 by the process as described above.
  • the insulating film 131 for example, SiN film
  • the photosensitive photoresist 14 is applied and patterned thereon.
  • adhesion between the Cu thin film 12 to be processed and the photoresist 14 is improved.
  • the insulating film 131 that is, the liner film 13
  • the photoresist 14 are laminated with higher adhesion.
  • the adhesion between the resist such as the photoresist 14 and the adhesion target of the resist is greatly influenced by the state of the outermost surface of the portion to which the resist is applied.
  • the liner film 13 is superior to the Cu thin film 12 in terms of surface stability (particularly oxidation).
  • FIG. 2B shows an example of the structure of the Cu wiring formed by the method of the present embodiment.
  • FIG. 2A shows an example of a structure of a Cu wiring obtained by a conventional wiring forming method (a method of forming a photoresist directly on a Cu thin film).
  • the adhesion between the photoresist and the Cu thin film is improved by sandwiching an insulating film (liner film) between the photoresist and the Cu thin film.
  • an insulating film liner film
  • a method for forming a Cu wiring on a glass substrate is shown, but this is an example, and the present embodiment is not limited to this. That is, there is no particular limitation on the substrate that is the base of the Cu wiring.
  • the above method can also be applied when an insulating film or the like is formed on a glass substrate and a Cu wiring is formed on the insulating film.
  • 3A to 3E show another example of the Cu wiring forming method of the present embodiment.
  • the Cu wiring forming method shown in FIGS. 3A to 3E is applied to simplify the process.
  • the liner film 13 made of the insulating film 131 is formed, with the hook-shaped end portion 13b remaining on the Cu wiring 12a.
  • the liner film 13 formed on the Cu wiring 12a removes the end portion 13b of the liner film 13 protruding in a bowl shape on the Cu wiring 12a as described above.
  • an insulating film that covers the Cu wiring 12a for example, a gate insulating film (GI) shown in FIGS. 6A to 6D described later, or FIG. It can be used as it is as a part of the inorganic interlayer insulating film 32 shown in FIG.
  • GI gate insulating film
  • the liner film 13 when the liner film 13 is a metal film, it can be used as it is as a part of the wiring by removing the end portion 13b of the liner film 13 protruding in a bowl shape on the Cu wiring 12a as described above. . That is, for example, it can be used as it is as an upper layer wiring of a two-layer wiring having the Cu wiring 12a as a lower layer wiring.
  • the entire liner film 13 may be removed instead of removing the end portion 13b of the liner film 13 protruding in a bowl shape on the Cu wiring 12a.
  • TFT substrate ⁇ Configuration of semiconductor substrate (TFT substrate) including Cu wiring>
  • a method for manufacturing a semiconductor substrate including a Cu wiring by applying the above-described Cu wiring forming method will be described.
  • a TFT substrate (active matrix substrate) of an active matrix liquid crystal display device will be described as an example.
  • FIG. 4 shows a partial configuration of a TFT substrate formed by the manufacturing method of the present embodiment.
  • FIG. 4 shows one of the TFTs 31 constituting the TFT substrate 20.
  • a base coat film 22 is formed on the glass substrate 11, and a gate electrode layer 23 is formed in a predetermined shape on the base coat film 22.
  • the gate electrode layer 23 constitutes a gate electrode of the TFT 31 and constitutes a scanning signal wiring and the like.
  • a gate insulating film 24 is formed on the gate electrode layer 23.
  • a semiconductor layer 25 is formed in a predetermined shape on the gate insulating film 24.
  • a source electrode layer 29 is formed on the semiconductor layer 25.
  • the source electrode layer 29 is patterned into a predetermined shape to constitute a source electrode 26, a drain electrode 27, and the like. Although not shown, the source electrode layer 29 also constitutes a data signal wiring connected to the source electrode 26.
  • the TFT 31 is constituted by the gate electrode, the source electrode 26 and the drain electrode 27 with the semiconductor layer 25 interposed therebetween.
  • Cu is contained in the conductive film constituting each electrode and wiring.
  • FIG. 7 (a) to (d) show the manufacturing process of the TFT substrate 20 in the order of steps.
  • FIG. 5 (a) to (d) and FIG. 7 (a) to (d) show the planar configuration of the TFT substrate 20 that changes depending on each process.
  • FIGS. 8 (a) to (d) correspond to (a) to (d) in FIG. 5 and (a) to (d) in FIG.
  • the cross-sectional structure of the TFT substrate 20 that changes depending on the process is shown.
  • FIG. 6 (a) to (d) and FIG. 8 (a) to (d) are the same as the TFT substrate 20 of FIGS. 5 (a) to (d) and FIG. 7 (a) to (d).
  • the cross-sectional structure of the XX line part of each is shown.
  • a base coat film 22 (not shown) is formed on the glass substrate 21 by sputtering, for example, to a thickness of 10 to 50 nm, and the upper layer thereof is formed. Then, a gate electrode layer 23 is formed.
  • the gate electrode layer 23 is formed by laminating a Cu conductive film 23a (Cu layer) on a Ti conductive film 23b (Ti layer).
  • the thickness of the Ti conductive film 23b is, for example, 10 to 100 nm
  • the thickness of the Cu conductive film 23a is, for example, 200 to 500 nm.
  • the base coat film 22 is not necessarily provided.
  • the Cu conductive film 23a is formed in a predetermined shape in the same manner as the Cu thin film 12 which is the Cu conductive film by the same processes as shown in FIGS.
  • the gate electrode layer 23 is formed by patterning.
  • a photoresist (not shown) is formed in a predetermined shape, and isotropic
  • the insulating film is patterned into a predetermined shape by performing dry etching.
  • the photoresist is removed, and isotropic wet etching is performed using a patterned liner film (not shown) made of the insulating film as an etching mask, so that the Cu conductive film 23a as the main conductive film is partially formed. To remove.
  • the liner film, the insulating film, and the photoresist correspond to the liner film 13, the insulating film 131, and the photoresist 14 shown in FIGS. 1A to 1E, respectively.
  • the Ti conductive film 23b provided in the lower layer of the Cu conductive film 23a can be simultaneously etched and patterned when the Cu conductive film 23a is etched.
  • the gate electrode layer 23 constituting the gate electrode and the scanning signal line is formed.
  • the Cu wiring 12a is simplified in FIGS. 1E and 3E. Therefore, the Cu wiring 12a shown in FIGS. 1E and 3E and the gate electrode layer 23 (particularly the Cu conductive film 23a) shown in FIG. 8A have different cross-sectional shapes. However, this difference in cross-sectional shape does not affect the effect of the above-described wiring forming method.
  • the shape of the Cu wiring (Cu conductive film) can be patterned into an arbitrary shape depending on the type of liner film and the etching direction.
  • a gate insulating film (GI) 24 is deposited by a CVD method so as to cover the gate electrode layer 23.
  • the thickness of the gate insulating film 24 is, for example, 200 to 500 nm.
  • a semiconductor layer 25 is deposited by a CVD method.
  • the semiconductor layer 25 includes an amorphous silicon film (a-Si layer) 25a not doped with impurities and an n + amorphous silicon film (n + layer) 25b doped with impurities.
  • a-Si layer amorphous silicon film
  • n + layer amorphous silicon film
  • the thickness of the amorphous silicon film (a-Si layer) 25a is, for example, 50 to 200 nm
  • the thickness of the n + amorphous silicon film (n + layer) 25b is, for example, 10 to 70 nm.
  • the photoresist 41 is patterned into a predetermined shape by photolithography. Then, dry etching is performed to remove the semiconductor layer 25 that is not covered with the photoresist 41, and the gate insulating film 24 is exposed.
  • etching general dry etching using a fluorine-based or chlorine-based gas is employed.
  • a fluorine-based gas such as CF 4 , SF 6 , or NF 3
  • a chlorine-based gas such as Cl 2 , HCl, or BCl 3 is used.
  • the island-shaped semiconductor layer 25 is formed.
  • the source electrode layer 29 is sputtered so as to cover the semiconductor layer 25. To form a film.
  • the source electrode layer 29 is formed by laminating a Cu conductive film 29a on a Ti conductive film 29b as shown in FIG. 6 (d) and FIG. 8 (a).
  • the thickness of the Ti conductive film 29b is, for example, 10 to 100 nm
  • the thickness of the Cu conductive film 29a is, for example, 200 to 500 nm.
  • the photoresist 42 is patterned into a predetermined shape by lithography.
  • the channel portion of the TFT 31 is removed by wet etching and dry etching to form the TFT 31.
  • the patterning of the source electrode layer 29 can also be performed according to the above-described Cu wiring formation method (see FIGS. 1A to 1E).
  • an insulating film such as SiN used for the liner film is formed on the source electrode layer 29.
  • the insulating film is patterned into a predetermined shape by photolithography.
  • the photoresist 42 is removed, and isotropic wet etching is performed using the patterned liner film made of the insulating film as an etching mask to partially remove the Cu conductive film 29a.
  • the source electrode 26, the drain electrode 27, and the data signal wiring including the Cu conductive film 29a are patterned into a predetermined shape.
  • the liner film, the insulating film, and the photoresist correspond to the liner film 13, the insulating film 131, and the photoresist 14 shown in FIGS. 1A to 1E, respectively.
  • the Ti conductive film 29b provided in the lower layer of the Cu conductive film 29a may be patterned by etching simultaneously when etching the Cu conductive film 29a, or at the time of etching the semiconductor layer 25 performed later. Etching may be performed.
  • the patterning method of the Ti conductive film 29b can be appropriately selected depending on the material of the insulating film (liner film) formed on the Cu conductive film 29a.
  • the n + amorphous silicon film 25b in the semiconductor layer 25 is removed by dry etching to form a channel region in which the amorphous silicon film (a-Si layer) 25a is exposed.
  • the etching of the semiconductor layer 25 is performed using chlorine-based gas or fluorine-based gas under a pressure of several torr to several tens of Torr.
  • the TFT 31 portion is completed as shown in FIGS. 7B and 8B.
  • the inorganic interlayer insulating film 32 (Pas, see FIG. 8C) and the organic interlayer insulating film 33 (JAS) are formed by CVD. Is used to form a film on the entire TFT substrate 20.
  • the thickness of the inorganic interlayer insulating film 32 formed here is, for example, 70 to 300 nm, and the thickness of the organic interlayer insulating film 33 is, for example, 500 to 3000 nm.
  • a transparent conductive layer 34 such as ITO (or IZO) is formed as a film for forming the pixel electrode. Then, by performing photolithography, a pixel electrode patterned into a predetermined shape is formed.
  • the pixel electrode (ITO) 34 is electrically connected to the drain electrode 27 through a contact hole formed in the inorganic interlayer insulating film 32 and the organic interlayer insulating film 33.
  • the method for manufacturing a semiconductor substrate according to the present embodiment patterns the gate electrode layer and the source electrode layer formed on the semiconductor substrate using the above-described method for forming a metal wiring containing Cu.
  • the semiconductor element such as TFT and the wiring are patterned.
  • the wiring forming method includes a step of forming a metal thin film containing Cu on a substrate, and a metal film containing no insulating film or Cu on the metal thin film (that is, ( 1) an insulating film and (2) a film selected from the group consisting of a metal film containing no Cu), and photolithography on the insulating film or the metal film containing no Cu
  • a step of patterning a photoresist by using isotropic dry etching a step of etching the insulating film or a metal film not containing Cu using the photoresist as an etching mask, and a step of etching the insulating film or Cu.
  • the photoresist After etching the metal film not containing the photoresist, the photoresist is removed, and the isotropic wet etch is performed using the metal film not containing the insulating film or Cu as an etching mask. Perform ring, the metal thin film is partially removed, and a step for forming a metal wiring, a.
  • the semiconductor element and the wiring are formed by patterning the gate electrode layer and the source electrode layer containing Cu using the wiring forming method described above.
  • the insulating film is preferably made of SiN or SiON.
  • the adhesion between the photoresist and the insulating film can be further increased by using SiN or SiON as the material of the insulating film.
  • the metal film not containing Cu is preferably made of any one of molybdenum, tungsten, chromium, molybdenum nitride, titanium nitride, and tungsten nitride.
  • the metal film that does not contain Cu is any one of molybdenum, tungsten, chromium, molybdenum nitride, titanium nitride, and tungsten nitride, so that the metal that does not contain photoresist and Cu.
  • the adhesion strength with the film can be further increased.
  • the wiring forming method further includes a step of removing an end portion of the insulating film or the metal film not containing Cu on the metal wiring containing Cu by sputter etching.
  • the end portion of the insulating film protruding from the metal wiring or the metal film not containing Cu can be removed.
  • Ar ions are preferably used for the sputter etching.
  • the metal thin film containing Cu may have a laminated structure of a Ti layer and a Cu layer.
  • the semiconductor element is, for example, a TFT, an LSI, a thin film solar cell element, a micromachine, or the like.
  • the semiconductor substrate for example, an active matrix substrate can be cited.
  • Cu wiring can be formed with a wiring width and wiring height as designed. Therefore, the method of the present invention can be applied to the manufacture of a semiconductor substrate included in a display device or the like.

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Abstract

　本発明の配線形成方法は、基材としてのガラス基板（１１）上にＣｕを含む金属薄膜（１２）を成膜する工程と、金属薄膜（１２）上に、絶縁膜またはＣｕを含まない金属膜である絶縁膜（１３１）を形成する工程と、絶縁膜（１３１）上に、フォトリソグラフィーを用いてフォトレジスト（１４）をパターニングする工程と、等方性のドライエッチングを用いて、フォトレジスト（１４）をエッチングマスクとしてライナー膜（１３）をエッチングする工程と、ライナー膜（１３）のエッチング後、フォトレジスト（１４）を除去し、ライナー膜（１３）をエッチングマスクとして等方性のウエットエッチングを行い、金属薄膜（１２）を部分的に除去し、金属配線（１２ａ）を形成する工程と、を含む。

Description

配線形成方法、および、半導体基板の製造方法
　本発明は、基板上にＣｕ配線を形成する方法、および、Ｃｕ配線を含む半導体基板の製造方法に関する。
　半導体デバイスを高集積化するために配線を微細化し、また、半導体デバイスの動作速度を高速化するために配線電流密度を増大させると、エレクトロマイグレーションによる配線の信頼性低下が問題となる。
　現在、半導体デバイスに広く用いられているＡｌ配線は、エレクトロマイグレーション耐性に劣るため、これに代わる種々の配線材料が検討されている。ＣｕはＡｌに代わる配線材料のひとつとして注目されている。
　Ｃｕ配線形成の方法としては、基板上に形成したＣｕ薄膜上に、レジストとしてフォトレジストを形成した後、フォトリソグラフィーにてパターニングし、等方性エッチングであるウエットエッチングを行う方法が挙げられる。
　しかしながら、この方法では、図２の（ａ）に示すように、配線の一部に、配線幅が細くなったり、配線高さが低くなる箇所が存在し、断線が生じたり抵抗が増大したりしてしまうという問題が発生する。
　これは、Ｃｕ薄膜の表面は、比較的低温で酸化等の表面反応を起こしやすく、その状態が不安定なことが原因であり、Ｃｕ薄膜の表面状態によってはフォトレジストとの密着力が極めて低下する場合がある。
　フォトレジストとＣｕ薄膜表面との密着力が弱いと、Ｃｕ薄膜上にフォトレジストを形成してパターニングする際に、局所的にレジストが浮き上がってしまい、上記のような問題が発生する。
　このように、レジストがＣｕ薄膜表面に密着されていないと、設計通りの寸法（配線幅および配線高さ）で配線を形成することができない。
　また、特許文献１には、異方性エッチングであるＲＩＥ（Reactive Ion Etching；反応性イオンエッチング）法を用いて、Ｃｕを配線形状にエッチング加工するという技術が開示されている。
　このＣｕ配線形成技術では、図９の（ａ）に示すように、下地１１０上に、ＴｉＮバリア層１１２（下層のバリア層）、Ｃｕ層１１４、及びＴｉＮバリア層１１６（上層のバリア層）を順次積層した後、上層のバリア層であるＴｉＮバリア層１１６上にＳｉＯ２エッチングマスク１１８ａを形成する。
　次に、ＲＩＥ法により、エッチングマスクを介して上層のＴｉＮバリア層１１６、Ｃｕ層１１４、及び下層のＴｉＮバリア層１１２を順次エッチングし、配線形状に加工する。
　この際、エッチングガスとして、例えばＳｉＣｌ４、Ｃｌ２、及びＮ２の混合ガスを用いる。ここで、エッチングガス中のＳｉ及びＣｌ原子個数の比を制御することにより、図９の（ｂ）に示すように、上層のＴｉＮバリア層１１６、Ｃｕ層１１４、及び下層のバリア層１１２をエッチングしながら、これらのエッチング加工側壁面に側壁バリア層１２２としてＳｉＯＸＮＹバリア層を堆積させる。
　このように、特許文献１のＣｕ配線形成技術では、Ｃｕ層をエッチング加工するときに、エッチングマスクと反応性エッチングガスとの間で反応生成物を生じさせ、この反応生成物を、Ｃｕ層のエッチング加工側壁面１１４ｌに堆積させることにより、側壁バリア層１２２を形成している。
　したがって、エッチングと同時に側壁バリア層１２２を形成できるため、側壁バリア層１２２の形成のための熱処理を省くことができる。このため、側壁バリア層１２２の形成を、半導体素子の劣化を招かないような低温で行うことができる。
日本国公開特許公報「特開平７－５８１０８号公報（１９９５年３月３日公開）」
　上記特許文献１に記載の技術のように、ＲＩＥ法を用いて異方性のドライエッチングを行えば、ウエットエッチングによって配線のパターニングを行う方法と比較して、より微細な加工を行うことができる。
　しかしながら、ＲＩＥ法では真空チャンバー（図９の（ａ）・（ｂ）に示す反応室１２３）などの特殊な装置が必要となり、製造コストが増大してしまうという問題点がある。
　また、Ｃｕは反応蒸気圧が低いために反応速度が極端に遅く、ＲＩＥ法によるドライエッチングでは処理速度が極めて遅なってしまい、生産性が低下するという問題もある。
　本発明は、上記の問題点に鑑みてなされたものであり、ウエットエッチングを用いて設計どおりの寸法でＣｕ配線を形成する方法を提供することを目的とする。
　上記の課題を解決するために、配線形成方法は、基材上にＣｕを含む金属薄膜を成膜する工程と、上記金属薄膜上に絶縁膜またはＣｕを含まない金属膜（すなわち、（１）絶縁膜、および、（２）Ｃｕを含まない金属膜、からなる群より選ばれる何れか一方の膜）を形成する工程と、上記絶縁膜またはＣｕを含まない金属膜上に、フォトリソグラフィーを用いてフォトレジストをパターニングする工程と、等方性のドライエッチングを用いて、上記フォトレジストをエッチングマスクとして上記絶縁膜またはＣｕを含まない金属膜をエッチングする工程と、上記絶縁膜またはＣｕを含まない金属膜のエッチング後、上記フォトレジストを除去し、上記絶縁膜またはＣｕを含まない金属膜をエッチングマスクとして等方性のウエットエッチングを行い、上記金属薄膜を部分的に除去し、金属配線を形成する工程と、を含んでいる。
　上記の方法においては、Ｃｕを含む金属薄膜とフォトレジストとの間に、エッチング選択性を有するライナー膜として、上記したように絶縁膜またはＣｕを含まない金属膜を形成している。
　絶縁膜またはＣｕを含まない金属膜の表面状態は、Ｃｕの表面状態と比較して酸化等の反応を起こしにくく安定している。そのため、Ｃｕを含む金属薄膜とフォトレジストとの密着力と比較して、絶縁膜（またはＣｕを含まない金属膜）とフォトレジストとの密着力は強い。したがって、上記金属薄膜上に絶縁膜またはＣｕを含まない金属膜を形成し、その上層にフォトレジストを形成すれば、フォトレジストが浮き上がってしまうことがなくなる。
　したがって、上記の方法によれば、フォトレジストと金属薄膜との間に絶縁膜またはＣｕを含まない金属膜を挟むことで、フォトレジストと加工対象となる金属薄膜との密着性が向上し、配線加工の際の局部的な配線パターンの崩れを抑制することができ、配線抵抗の増大、および、断線を招来する配線の欠陥などを無くすことが可能となるという効果が得られる。
　また、上記の方法によれば、金属配線の形成を行う場合に、より簡便な設備および工程で処理が可能なウエットエッチングを用いても、設計どおりの寸法でＣｕを材料とする金属配線を形成することができる。また、Ｃｕを含む金属薄膜は、ＲＩＥ法によるドライエッチングで加工を行うと、処理速度が極めて遅なってしまうという問題もあるが、上記の方法では、本発明ではウエットエッチングを行うため、適度な処理速度で加工を行うことができ、高い生産性を保つことができる。
　上記の課題を解決するために、半導体基板の製造方法では、上記の配線形成方法を用いて、Ｃｕを含むゲート電極層およびソース電極層をパターニングして半導体素子および配線を形成する。
　上記の製造方法によれば、配線材料としてＣｕ導電膜を使用した場合に、設計どおりの配線幅および配線高さで配線を形成することができるという効果が得られる。
　上記したように、配線形成方法は、基材上にＣｕを含む金属薄膜を成膜する工程と、上記金属薄膜上に絶縁膜またはＣｕを含まない金属膜を形成する工程と、上記絶縁膜またはＣｕを含まない金属膜上に、フォトリソグラフィーを用いてフォトレジストをパターニングする工程と、等方性のドライエッチングを用いて、上記フォトレジストをエッチングマスクとして上記絶縁膜またはＣｕを含まない金属膜をエッチングする工程と、上記絶縁膜またはＣｕを含まない金属膜のエッチング後、上記フォトレジストを除去し、上記絶縁膜またはＣｕを含まない金属膜をエッチングマスクとして等方性のウエットエッチングを行い、上記金属薄膜を部分的に除去し、金属配線を形成する工程と、を含んでいる。
　上記の方法によれば、金属配線の形成を行う場合に、より簡便な設備および工程で処理が可能なウエットエッチングを用いても、設計どおりの寸法でＣｕを材料とする金属配線を形成することができるという効果を奏する。
（ａ）～（ｅ）は、本発明の一実施の形態にかかる配線形成方法の工程を説明するための図である。 （ａ）は、従来の配線形成方法によって形成されたＣｕ配線の構成の一例を示す模式図であり、（ｂ）は、本実施の形態の配線形成方法によって形成されたＣｕ配線の構成の一例を示す模式図である。 （ａ）～（ｅ）は、本発明の配線形成方法の他の例を説明するための図である。 本発明の一実施の形態にかかる製造方法によって得られるＴＦＴ基板の構成を示す模式図である。 （ａ）～（ｄ）は、本発明の一実施の形態にかかる半導体基板の製造方法の工程を説明するための平面図である。 （ａ）～（ｄ）は、本発明の一実施の形態にかかる半導体基板の製造方法の工程を説明するための断面図であり、この図の（ａ）～（ｄ）は、図５の（ａ）～（ｄ）にそれぞれ対応する。 （ａ）～（ｄ）は、本発明の一実施の形態にかかる半導体基板の製造方法の工程を説明するための平面図である。この図は、図５に示す工程の続きの工程を示す。 （ａ）～（ｄ）は、本発明の一実施の形態にかかる半導体基板の製造方法の工程を説明するための断面図であり、この図の（ａ）～（ｄ）は、図７の（ａ）～（ｄ）にそれぞれ対応する。 （ａ）・（ｂ）は、従来のＣｕ配線の形成方法を説明するための図である。
　本発明の一実施形態について図１の（ａ）～（ｅ）ないし図８の（ａ）～（ｄ）に基づいて説明すると以下の通りである。なお、本実施の形態はこれに限定されるものではない。
　本実施の形態では、まず、基板上に銅薄膜（Ｃｕ薄膜）を材料として配線を形成する方法について説明する。続いて、このＣｕ配線の形成方法を応用して、Ｃｕ配線を金属配線として含む半導体基板を製造する方法について説明する。
　＜Ｃｕ配線の形成方法＞
　図１の（ａ）～（ｅ）は、本実施の形態におけるＣｕ配線の形成方法を説明するための図である。図１の（ａ）～（ｅ）では、本実施の形態の形成方法によって、基板上にＣｕ配線が形成される様子を、工程順に、その断面構成で示している。
　図１の（ａ）に示すように、まず、ガラス基板１１（基板）上に、主導電膜としてＣｕ薄膜１２をスパッタリングにより成膜する。ここでのＣｕ薄膜１２の厚さは、例えば、３００～４００ｎｍとすることができる。
　その後、Ｃｕ薄膜１２上に、ライナー膜１３（図１の（ｂ）参照）に用いられる絶縁膜１３１をＣＶＤ（Chemical Vapor Deposition；化学蒸着）法によって形成する。なお、ライナー膜１３としては、絶縁膜以外に、Ｃｕを含まない金属膜であってもよい。
　上記絶縁膜１３１の材料としては、例えば、ＳｉＮ（窒化ケイ素）、ＳｉＯＮ（酸窒化ケイ素）を用いることができる。
　また、ライナー膜１３が金属膜である場合には、金属膜を例えばスパッタリングにて形成してもよい。上記金属膜の材料としては例えば、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｃｒ（クロム）、ＭｏＮ（窒化モリブデン）、ＴｉＮ（窒化チタン）、ＷＮ（窒化タングステン）などが挙げられる。
　また、絶縁膜１３１は、ＳｉＯＮとＰＳＧ（リンドープガラス）膜などとの積層構造とすることもできる。絶縁膜１３１の厚さは、例えば、２０～５０ｎｍとすることができる。
　なお、図示はしていないが、主導電膜の下層にＴｉなどからなるバリア膜（下層バリア膜）を、スパッタリングにより、例えば厚さ２０～３０ｎｍで成膜し、その上層に主導電膜であるＣｕ薄膜を積層してもよい。
　このＴｉなどからなるバリア膜は、Ｃｕ薄膜をエッチングする際に、同時にエッチング加工してパターニングしてもよいし、バリア膜によっては、ドライエッチングによりエッチング加工してもよい。ドライエッチングでは、例えば、塩素系ガスを用い、圧力は数Ｔｏｒｒ～数十Ｔｏｒｒで行う。
　次に、絶縁膜１３１の上層に膜厚２．０μｍのフォトレジスト１４を塗布し、フォトリソグラフィーによって該フォトレジストを所定形状にパターニングする。
　その後、例えば、ＣＦ４およびＣ２Ｆ６の混合ガス、または、ＣＦ４またはＣ２Ｆ６の混合ガスにＯ２を添加したものを用いて、図１の（ａ）・（ｂ）中に実線の矢印Ａで示す、プラズマエッチングなどの等方性のドライエッチング（以下、「ドライエッチングＡ」と記す）を行い、上記絶縁膜１３１のうち、フォトレジスト１４から露出した部分を除去する。
　ここでの等方性のドライエッチングＡでは、フォトレジスト１４がエッチングマスクとなる。ここで除去される絶縁膜１３１は、図１の（ａ）において破線で示す。
　なお、上記の等方性のドライエッチングＡは、プラズマエッチング以外に、例えば、ＲＩＥ、または高密度プラズマエッチング等であってもよい。
　これにより、図１の（ｂ）に示すように、フォトレジスト１４の下層の部分のみに、除去されずに残った絶縁膜１３１からなるライナー膜１３が形成される。
　なお、等方性のドライエッチングＡを行うことで、絶縁膜１３１においてフォトレジスト１４に被覆されている領域であっても、フォトレジスト１４の端部近傍では、エッチング処理され除去される。つまり、図１の（ｂ）に示すように、上記絶縁膜１３１からなるライナー膜１３上のフォトレジスト１４は、その端部が庇状に突出した形状となる。
　続いて、図１の（ｃ）に示すように、フォトレジスト１４を剥離液（例えば、有機溶剤）などを用いて除去し、ライナー膜１３をエッチングマスクにして、図１の（ｃ）・（ｄ）中に破線の矢印Ｂで示す、等方性のウエットエッチング（以下、「ウエットエッチングＢ」と記す）を行い、主導電膜であるＣｕ薄膜１２（Ｃｕ導電膜）を部分的に除去する。
　ここでの等方性のウエットエッチングＢの具体的な方法は、例えば、Ｈ２Ｏ２、Ｈ２ＳＯ４、ＨＮＯ３等の混合薬液を用い、２０～４０℃の温度で、スプレー（シャワー）にて基板に対して上記混合薬液を噴出し、エッチング加工を行うというものである。
　この条件で等方性のウエットエッチングＢを行うことによって、ＳｉＮなどで形成された、絶縁膜１３１からなるライナー膜１３は除去されず、Ｃｕ薄膜１２のみが等方的にエッチング処理される。
　ここで行う等方性のウエットエッチングＢは、例えばＲＩＥ法などのドライエッチングと比較して、例えば、（Ｉ）一度に大量の基板を処理できる、（II）装置や薬品の価格が安い、（III）エッチングマスクの選択の幅が広くエッチングされる基材に与える損傷が少ない、などの利点がある。
　これにより、図１の（ｄ）に示すように、Ｃｕ薄膜１２が所定形状にパターニングされたＣｕ配線１２ａが得られる。
　図１の（ｄ）では、等方性のウエットエッチングＢによって除去されるＣｕ薄膜１２を破線で示す。
　なお、等方性のウエットエッチングＢを行うことで、Ｃｕ薄膜１２においてライナー膜１３に被覆されている領域であっても、ライナー膜１３の端部近傍では、エッチング処理され除去される。つまり、図１の（ｄ）に示すように、Ｃｕ配線１２ａ上のライナー膜１３は、その端部１３ｂが庇状に突出した形状となる。
　その後、図１の（ｅ）に一点鎖線の矢印Ｃで示すように、Ａｒイオンを用いたスパッタエッチング（以下、「Ａｒスパッタエッチング」と記す）を行い、Ｃｕ配線１２ａ上において庇状に突出したライナー膜１３の端部１３ｂを除去する。
　なお、ここでのＡｒスパッタエッチングの具体的な方法は、例えば、真空中にＡｒガスを導入しながら基板と対向する電極間に直流高電圧を印加して、Ａｒガスをイオン化したＡｒ＋イオンを生成し、基板側にバイアス電圧を印加してスパッタエッチングを行うというものが挙げられる。
　上記のような工程により、ガラス基板１１上にＣｕ配線１２ａを形成することができる。
　＜上記のＣｕ配線の形成方法による効果＞
　上記のＣｕ配線の形成方法によれば、Ｃｕ薄膜１２上に、ライナー膜１３となる絶縁膜１３１（例えば、ＳｉＮ膜）を積層し、その上に感光性のフォトレジスト１４を塗布しパターニングすることで、加工対象のＣｕ薄膜１２とフォトレジスト１４との密着性（ライナー膜１３を介しての間接的な接着性）が向上する。
　より具体的には、Ｃｕ薄膜１２と比較して表面状態の安定した絶縁膜１３１（すなわち、ライナー膜１３）とフォトレジスト１４とがより高い密着力で積層される。
　これにより、配線加工の際の局部的な配線パターンの崩れを抑制することができ、配線抵抗の増大、および、断線を引き起こす配線の欠陥などを無くすことが可能となるという効果が得られる。
　このように、フォトレジスト１４などのレジストと、該レジストの密着対象との密着性は、レジストが塗布される部分の最表面の状態に大きく影響される。表面の安定性（特に酸化性）は、Ｃｕ薄膜１２よりもライナー膜１３のほうが優れている。
　図２の（ｂ）には、本実施の形態の方法によって形成されたＣｕ配線の構造の一例を示す。また、比較のために、図２の（ａ）には、従来の配線形成方法（Ｃｕ薄膜上に直接フォトレジストを形成する方法）によって得られたＣｕ配線の構造の一例を示す。
　従来の方法によってＣｕ配線を形成すると、フォトレジストとＣｕ薄膜表面との間の密着力が乏しいために、局所的にフォトレジストが浮き上がってしまい、設計どおりの配線幅および配線高さで配線形成を行うことができなかった。そのため、図２の（ａ）に示すように、配線パターンが崩れてしまうという問題が生じていた。
　これに対して、本実施の形態の方法によってＣｕ配線を形成すると、フォトレジストとＣｕ薄膜との間に絶縁膜（ライナー膜）を挟むことで、フォトレジストとＣｕ薄膜との密着性が向上し、配線加工の際の局部的な配線パターンの崩れを抑制することができる。
　これにより、図２の（ｂ）に示すように、配線抵抗の増大、および、断線を招来する配線の欠陥などを無くすことが可能となる。
　なお、ここでは、ガラス基板上にＣｕ配線を形成する方法について示しているが、これは一例であり、本実施の形態はこれに限定はされない。つまり、Ｃｕ配線の土台となる基板については、特に限定はされない。また、ガラス基板上に、絶縁膜などを形成し、該絶縁膜上にＣｕ配線を形成する場合にも、上記方法を適用することができる。
　＜Ｃｕ配線の形成方法の変形例＞
　また、図３の（ａ）～（ｅ）には、本実施の形態のＣｕ配線の形成方法の他の例を示す。
　図３に示すＣｕ配線の形成方法では、図１の（ｅ）に示す、Ｃｕ配線１２ａ上において庇状に突出したライナー膜１３の端部１３ｂを、Ａｒスパッタエッチングにより除去する工程が省略されている。
　それ以外の工程（すなわち、図３の（ａ）～（ｄ）に示す各工程）は、図１の（ａ）～（ｄ）に示す各工程と同じである。
　目的とする半導体デバイスにおいて、庇状のライナー膜１３の端部１３ｂの存在が品質上問題なければ、図３の（ａ）～（ｅ）に示すＣｕ配線の形成方法を適用し、工程を簡略化することができる。
　この配線形成方法によれば、図３の（ｅ）に示すように、Ｃｕ配線１２ａ上に庇状の端部１３ｂが残存した、絶縁膜１３１からなるライナー膜１３が形成される。
　なお、上記した各配線形成方法において、Ｃｕ配線１２ａ上に形成されたライナー膜１３は、上記したようにＣｕ配線１２ａ上において庇状に突出したライナー膜１３の端部１３ｂを除去することで、ライナー膜１３が絶縁膜である場合、Ｃｕ配線１２ａを覆う絶縁膜（例えば、後述する図６の（ａ）～（ｄ）に示すゲート絶縁膜（ＧＩ）、あるいは、図８の（ｃ）・（ｄ）に示す無機層間絶縁膜３２など）の一部としてそのまま利用することができる。
　また、ライナー膜１３が金属膜である場合、上記したようにＣｕ配線１２ａ上において庇状に突出したライナー膜１３の端部１３ｂを除去することで、配線の一部としてそのまま利用することができる。すなわち、例えば、Ｃｕ配線１２ａを下層配線とする二層配線の上層配線としてそのまま利用することができる。
　なお、勿論、Ｃｕ配線１２ａ上において庇状に突出したライナー膜１３の端部１３ｂを除去する代わりに、ライナー膜１３全体を除去してもよい。
　＜Ｃｕ配線を含む半導体基板（ＴＦＴ基板）の構成＞
　続いて、上記のＣｕ配線の形成方法を応用して、Ｃｕ配線を含む半導体基板を製造する方法について説明する。以下では、半導体基板の一例として、アクティブマトリクス型の液晶表示装置のＴＦＴ基板（アクティブマトリクス基板）を例に挙げて説明する。
　そこで、まず、図４を参照して、上記ＴＦＴ基板の構成について説明する。
　図４には、本実施の形態の製造方法によって形成されるＴＦＴ基板の部分構成を示す。なお、図４では、ＴＦＴ基板２０を構成しているＴＦＴ３１の一つを示す。
　図４に示すように、ＴＦＴ基板２０では、ガラス基板１１上にベースコート膜２２が成膜されており、その上層にゲート電極層２３が所定形状に形成されている。ゲート電極層２３は、ＴＦＴ３１のゲート電極を構成するとともに走査信号配線などを構成する。ゲート電極層２３の上層には、ゲート絶縁膜２４が形成されている。
　ゲート絶縁膜２４上には、半導体層２５が所定形状に形成されている。そして、半導体層２５の上層には、ソース電極層２９が形成されている。
　ソース電極層２９は、所定形状にパターニングされて、ソース電極２６およびドレイン電極２７などを構成する。また、図示はしていないが、ソース電極層２９は、ソース電極２６に接続されるデータ信号配線も構成する。
　半導体層２５を間に挟んで、ゲート電極、ソース電極２６およびドレイン電極２７によって、ＴＦＴ３１が構成される。
　なお、上記のＴＦＴ基板２０では、各電極および配線を構成している導電膜にＣｕが含まれている。
　＜上記ＴＦＴ基板の製造方法＞
　次に、上記のような構成を有するＴＦＴ基板２０の製造方法を、図５の（ａ）～（ｄ）ないし図８の（ａ）～（ｄ）を参照しながら以下に説明する。
　図５の（ａ）～（ｄ）および図７の（ａ）～（ｄ）には、ＴＦＴ基板２０の製造工程を工程順に示す。
　図５の（ａ）～（ｄ）および図７の（ａ）～（ｄ）では、各工程によって変化するＴＦＴ基板２０の平面構成を示す。
　また、図６の（ａ）～（ｄ）および図８の（ａ）～（ｄ）は、図５の（ａ）～（ｄ）および図７の（ａ）～（ｄ）に対応する各工程によって変化するＴＦＴ基板２０の断面構成を示す。
　なお、図６の（ａ）～（ｄ）および図８の（ａ）～（ｄ）は、図５の（ａ）～（ｄ）および図７の（ａ）～（ｄ）のＴＦＴ基板２０のＸ－Ｘ線部分の断面構成をそれぞれ示している。
　まず、図５の（ａ）および図６の（ａ）に示すように、ガラス基板２１上にベースコート膜２２（図示せず）をスパッタリングにより、例えば厚さ１０～５０ｎｍで成膜し、その上層にゲート電極層２３を成膜する。
　ゲート電極層２３は、図６の（ａ）に示すように、Ｔｉ導電膜２３ｂ（Ｔｉ層）上にＣｕ導電膜２３ａ（Ｃｕ層）を積層して形成される。
　ここで、Ｔｉ導電膜２３ｂの厚さは、例えば１０～１００ｎｍであり、Ｃｕ導電膜２３ａの厚さは、例えば２００～５００ｎｍである。なお、上記ベースコート膜２２は必ずしも設けられていなくてもよい。
　そして、上述したＣｕ配線の形成方法にしたがって、図１の（ａ）～（ｅ）に示す工程と同様の工程により、Ｃｕ導電膜であるＣｕ薄膜１２と同様にしてＣｕ導電膜２３ａを所定形状にパターニングして、ゲート電極層２３を形成する。
　具体的には、Ｃｕ導電膜２３ａ上に、ライナー膜に用いられる、ＳｉＮなどの絶縁膜（図示せず）を成膜した後、フォトレジスト（図示せず）を所定形状に形成し、等方性のドライエッチングを行うことにより、上記絶縁膜を所定形状にパターニングする。
　その後、上記フォトレジストを除去し、パターニングされた上記絶縁膜からなるライナー膜（図示せず）をエッチングマスクにして、等方性のウエットエッチングを行い、主導電膜であるＣｕ導電膜２３ａを部分的に除去する。
　なお、上記ライナー膜、絶縁膜、フォトレジスト、は、それぞれ、図１の（ａ）～（ｅ）に示すライナー膜１３、絶縁膜１３１、フォトレジスト１４に対応する。
　なお、Ｃｕ導電膜２３ａの下層に設けられたＴｉ導電膜２３ｂは、Ｃｕ導電膜２３ａをエッチングする際に同時にエッチング加工してパターニングすることができる。
　これにより、図５の（ａ）および図６の（ａ）に示すように、ゲート電極および走査信号線を構成するゲート電極層２３が形成される。
　なお、図１の（ｅ）および図３の（ｅ）ではＣｕ配線１２ａを簡略化して示している。このため、図１の（ｅ）および図３の（ｅ）に示すＣｕ配線１２ａと、図８の（ａ）に示すゲート電極層２３（特に、Ｃｕ導電膜２３ａ）とでは断面形状が異なっているが、この断面形状の違いは、上述した配線形成方法による効果に影響を与えるものではない。
　また、Ｃｕ配線（Ｃｕ導電膜）の形状は、ライナー膜の種類やエッチング方向によって、任意の形状にパターニングすることができる。
　次に、図６の（ａ）に示すように、ゲート電極層２３を覆うようにゲート絶縁膜（ＧＩ）２４をＣＶＤ法によって堆積する。ここで、ゲート絶縁膜２４の厚さは、例えば２００～５００ｎｍである。
　その後、図５の（ａ）および図６の（ａ）に示すように、半導体層２５をＣＶＤ法によって堆積する。
　半導体層２５は、不純物がドープされていないアモルファスシリコン膜（ａ－Ｓｉ層）２５ａと、不純物がドープされたｎ＋アモルファスシリコン膜（ｎ＋層）２５ｂとから構成されている。
　なお、アモルファスシリコン膜（ａ－Ｓｉ層）２５ａの厚さは、例えば５０～２００ｎｍであり、ｎ＋アモルファスシリコン膜（ｎ＋層）２５ｂの厚さは、例えば１０～７０ｎｍである。
　ここで、積層された半導体層２５を所定形状にパターニングするために、図５の（ｂ）および図６の（ｂ）に示すように、フォトリソグラフィーによってフォトレジスト４１を所定形状にパターニングする。そして、ドライエッチングを行い、フォトレジスト４１に覆われていない半導体層２５を除去し、ゲート絶縁膜２４を露出させる。
　ここでのエッチングには、フッ素系や塩素系のガスを用いた一般的なドライエッチングを採用する。例えば、Ｓｉを含む半導体層のドライエッチングには、ＣＦ４、ＳＦ６、ＮＦ３などのフッ素系のガス、あるいは、Ｃｌ２、ＨＣｌ、ＢＣｌ３などの塩素系のガスを用いる。
　上記の工程により、図５の（ｃ）および図６の（ｃ）に示すように、島状の半導体層２５が形成される。
　続いて、図５の（ｄ）、図６の（ｄ）、図７の（ａ）、および図８の（ａ）に示すように、半導体層２５を覆うように、ソース電極層２９をスパッタリングによって成膜する。
　ソース電極層２９は、ゲート電極層２３と同様に、図６の（ｄ）および図８の（ａ）示すように、Ｔｉ導電膜２９ｂ上にＣｕ導電膜２９ａを積層して形成される。
　ここで、Ｔｉ導電膜２９ｂの厚さは、例えば１０～１００ｎｍであり、Ｃｕ導電膜２９ａの厚さは、例えば２００～５００ｎｍである。
　次に、ソース電極層２９を所定形状にパターニングするために、図５の（ｄ）、図６の（ｄ）、図７の（ａ）、および図８の（ａ）に示すように、フォトリソグラフィーによってフォトレジスト４２を所定形状にパターニングする。
　そして、図７の（ｂ）および図８の（ｂ）に示すように、ＴＦＴ３１のチャネル部をウエットエッチングおよびドライエッチングにより、エッチング除去し、ＴＦＴ３１を形成する。
　なお、ここでのソース電極層２９のパターニングの際にも、上述したＣｕ配線の形成方法（図１の（ａ）～（ｅ）参照）にしたがって、パターニングを行うことができる。
　具体的には、まず、フォトレジスト４２を形成する前に、ソース電極層２９上に、ライナー膜に用いられる、ＳｉＮなどの絶縁膜（図示せず）を成膜する。
　そして、上記絶縁膜上に積層されたフォトレジスト４２をフォトリソグラフィーによって所定形状にパターニングした後、等方性のドライエッチングを行うことにより、上記絶縁膜を所定形状にパターニングする。
　その後、フォトレジスト４２を除去し、パターニングされた上記絶縁膜からなるライナー膜をエッチングマスクにして等方性のウエットエッチングを行い、主導電膜であるＣｕ導電膜２９ａを部分的に除去する。
　これにより、Ｃｕ導電膜２９ａを含んでなるソース電極２６、ドレイン電極２７、および、データ信号配線が、所定形状にパターニングされる。
　なお、上記ライナー膜、絶縁膜、フォトレジスト、は、それぞれ、図１の（ａ）～（ｅ）に示すライナー膜１３、絶縁膜１３１、フォトレジスト１４に対応する。
　なお、Ｃｕ導電膜２９ａの下層に設けられたＴｉ導電膜２９ｂは、Ｃｕ導電膜２９ａをエッチングする際に、同時にエッチング加工してパターニングしてもよいし、後で行われる半導体層２５のエッチング時にエッチング加工してもよい。
　このＴｉ導電膜２９ｂのパターニング方法は、Ｃｕ導電膜２９ａ上に形成された絶縁膜（ライナー膜）の材料によって適宜選択することができる。
　その後、半導体層２５のうちのｎ＋アモルファスシリコン膜２５ｂをドライエッチングにより除去し、アモルファスシリコン膜（ａ－Ｓｉ層）２５ａが露出したチャネル領域を形成する。例えば、この半導体層２５のエッチングには、塩素系ガスやフッ素系ガスを用い、数Ｔｏｒｒ～数十Ｔｏｒｒの圧力下でエッチングを行う。
　以上の工程により、図７の（ｂ）および図８の（ｂ）に示すように、ＴＦＴ３１部分が完成する。
　続いて、図７の（ｃ）および図８の（ｃ）に示すように、無機層間絶縁膜３２（Ｐａｓ、図８の（ｃ）参照）および有機層間絶縁膜３３（ＪＡＳ）を、ＣＶＤ法を用いてＴＦＴ基板２０全体に成膜する。
　ここで形成される無機層間絶縁膜３２の厚さは、例えば７０～３００ｎｍであり、有機層間絶縁膜３３の厚さは、例えば５００～３０００ｎｍである。
　その後、図７の（ｄ）および図８の（ｄ）に示すように、画素電極を形成するための膜としてＩＴＯ（またはＩＺＯ）などの透明導電層３４を成膜する。そして、フォトリソグラフィーを行うことにより、所定の形状にパターニングされた画素電極が形成される。
　なお、図示はしていないが、画素電極（ＩＴＯ）３４は、無機層間絶縁膜３２及び有機層間絶縁膜３３に形成されたコンタクトホールを介して、ドレイン電極２７に電気的に接続されている。
　以上のように、本実施の形態にかかる半導体基板の製造方法は、上述したＣｕを含む金属配線の形成方法を用いて、半導体基板上に形成された、ゲート電極層およびソース電極層をパターニングし、ＴＦＴなどの半導体素子および配線をパターニングするというものである。
　この方法によれば、配線材料としてＣｕ導電膜を使用した場合に、設計どおりの配線幅および配線高さで配線を形成することができるという効果を得ることができる。
　具体的には、本実施の形態にかかる配線形成方法は、基材上にＣｕを含む金属薄膜を成膜する工程と、上記金属薄膜上に絶縁膜またはＣｕを含まない金属膜（すなわち、（１）絶縁膜、および、（２）Ｃｕを含まない金属膜、からなる群より選ばれる何れか一方の膜）を形成する工程と、上記絶縁膜またはＣｕを含まない金属膜上に、フォトリソグラフィーを用いてフォトレジストをパターニングする工程と、等方性のドライエッチングを用いて、上記フォトレジストをエッチングマスクとして上記絶縁膜またはＣｕを含まない金属膜をエッチングする工程と、上記絶縁膜またはＣｕを含まない金属膜のエッチング後、上記フォトレジストを除去し、上記絶縁膜またはＣｕを含まない金属膜をエッチングマスクとして等方性のウエットエッチングを行い、上記金属薄膜を部分的に除去し、金属配線を形成する工程と、を含んでいる。
　そして、上記の半導体基板の製造方法では、上記の配線形成方法を用いて、Ｃｕを含むゲート電極層およびソース電極層をパターニングして半導体素子および配線を形成する。
　上記の配線形成方法において、上記絶縁膜は、ＳｉＮまたはＳｉＯＮを材料とするものであることが好ましい。
　上記の配線形成方法によれば、絶縁膜の材料をＳｉＮまたはＳｉＯＮとすることで、フォトレジストと絶縁膜との密着力をより高めることができる。
　また、上記の配線形成方法において、上記Ｃｕを含まない金属膜は、モリブデン、タングステン、クロム、窒化モリブデン、窒化チタン、および窒化タングステンのうちの何れかを材料とするものであることが好ましい。
　上記の配線形成方法によれば、Ｃｕを含まない金属膜の材料をモリブデン、タングステン、クロム、窒化モリブデン、窒化チタン、および窒化タングステンのうちの何れかとすることで、フォトレジストとＣｕを含まない金属膜との密着力をより高めることができる。
　また、上記の配線形成方法は、スパッタエッチングによって、上記Ｃｕを含む金属配線上の上記絶縁膜またはＣｕを含まない金属膜の端部を除去する工程をさらに含むことが好ましい。
　上記の配線形成方法によれば、金属配線から突出した絶縁膜またはＣｕを含まない金属膜の端部を除去することができる。なお、上記のスパッタエッチングには、Ａｒイオンを用いることが好ましい。
　また、上記の配線形成方法において、上記Ｃｕを含む金属薄膜は、Ｔｉ層とＣｕ層との積層構造を有していてもよい。
　また、上記の半導体基板の製造方法において、半導体素子とは、例えば、ＴＦＴ、ＬＳＩ、薄膜太陽電池素子、マイクロマシンなどである。また、上記半導体基板としては、例えば、アクティブマトリクス基板を挙げることができる。
　本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明の配線形成方法および半導体基板の製造方法を用いれば、設計どおりの配線幅および配線高さでＣｕ配線を形成することができる。従って、本発明の方法は、表示装置などに含まれる半導体基板の製造に適用できる。
　　１１　　ガラス基板（基材）
　　１２　　Ｃｕ薄膜（Ｃｕを含む金属薄膜）
　　１２ａ　Ｃｕ配線（Ｃｕを含む金属配線）
　　１３　　ライナー膜（ＳｉＮ膜、絶縁膜）
　　１３ｂ　端部
　　１４　　フォトレジスト
　　２０　　ＴＦＴ基板（半導体基板、アクティブマトリクス基板）
　　２１　　ガラス基板
　　２２　　ベースコート膜
　　２３　　ゲート電極層
　　２３ａ　Ｃｕ導電膜（Ｃｕ層）
　　２３ｂ　Ｔｉ導電膜（Ｔｉ層）
　　２４　　ゲート絶縁膜
　　２５　　半導体層
　　２５ａ　アモルファスシリコン膜
　　２５ｂ　アモルファスシリコン膜
　　２６　　ソース電極
　　２７　　ドレイン電極
　　２９　　ソース電極層
　　２９ａ　Ｃｕ導電膜（Ｃｕ層）
　　２９ｂ　Ｔｉ導電膜（Ｔｉ層）
　　３１　　ＴＦＴ（半導体素子）
　　３２　無機層間絶縁膜
　　３３　有機層間絶縁膜
　　３４　画素電極
　　３４　透明導電層
　　４１　フォトレジスト
　　４２　フォトレジスト
　１３１　　絶縁膜（ＳｉＮ膜）

Claims (7)

  1. 　基材上にＣｕを含む金属薄膜を成膜する工程と、
    　上記金属薄膜上に絶縁膜またはＣｕを含まない金属膜を形成する工程と、
    　上記絶縁膜またはＣｕを含まない金属膜上に、フォトリソグラフィーを用いてフォトレジストをパターニングする工程と、
    　等方性のドライエッチングを用いて、上記フォトレジストをエッチングマスクとして上記絶縁膜またはＣｕを含まない金属膜をエッチングする工程と、
    　上記絶縁膜またはＣｕを含まない金属膜のエッチング後、上記フォトレジストを除去し、上記絶縁膜またはＣｕを含まない金属膜をエッチングマスクとして等方性のウエットエッチングを行い、上記金属薄膜を部分的に除去し、金属配線を形成する工程と、
    　を含むことを特徴とする配線形成方法。
  2. 　上記絶縁膜は、ＳｉＮまたはＳｉＯＮを材料とするものであることを特徴とする請求項１に記載の配線形成方法。
  3. 　上記Ｃｕを含まない金属膜は、モリブデン、タングステン、クロム、窒化モリブデン、窒化チタン、および窒化タングステンのうちの何れかを材料とするものであることを特徴とする請求項１に記載の配線形成方法。
  4. 　スパッタエッチングによって、上記Ｃｕを含む金属配線上の上記絶縁膜またはＣｕを含まない金属膜の端部を除去する工程をさらに含むことを特徴とする請求項１から３の何れか１項に記載の配線形成方法。
  5. 　上記Ｃｕを含む金属薄膜は、Ｔｉ層とＣｕ層との積層構造を有していることを特徴とする請求項１から４の何れか１項に記載の配線形成方法。
  6. 　請求項１から５の何れか１項に記載の配線形成方法を用いて、Ｃｕを含むゲート電極層およびソース電極層をパターニングして半導体素子および配線を形成することを特徴とする半導体基板の製造方法。
  7. 　上記半導体基板は、アクティブマトリクス基板であることを特徴とする請求項６に記載の半導体基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114068407A (zh) * 2021-11-05 2022-02-18 信利（惠州）智能显示有限公司 控制tft基板上的过孔孔径大小的方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200078494A (ko) 2017-11-09 2020-07-01 미쓰이금속광업주식회사 배선 구조 및 타깃재

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55138260A (en) * 1979-04-13 1980-10-28 Toshiba Corp Manufacture of semiconductor device
JPH01265539A (ja) * 1988-04-15 1989-10-23 Sony Corp 半導体装置の製造方法
JPH0348489A (ja) * 1989-07-15 1991-03-01 Fujitsu Ltd 回路基板の製造方法
JPH0561185A (ja) * 1991-08-30 1993-03-12 Sharp Corp フオトマスク
JPH0621017A (ja) * 1992-07-03 1994-01-28 Fujitsu Ltd 半導体装置の製造方法
JPH06215329A (ja) * 1992-11-18 1994-08-05 Mitsumi Electric Co Ltd 微細導電パターンの形成方法
JPH07326751A (ja) * 1993-12-27 1995-12-12 Hyundai Electron Ind Co Ltd 半導体素子のトランジスタ製造方法
JPH10107144A (ja) * 1996-09-13 1998-04-24 Samsung Electron Co Ltd 半導体装置のコンタクトホール形成方法
JP2001059191A (ja) * 1999-06-18 2001-03-06 Furontekku:Kk エッチング剤及びこれを用いた電子機器用基板の製造方法と電子機器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2948062B2 (ja) 1993-08-18 1999-09-13 沖電気工業株式会社 Ｃｕ配線形成方法
KR100560941B1 (ko) * 2004-01-09 2006-03-14 매그나칩 반도체 유한회사 고전압 소자의 금속 배선 형성 방법
US7662718B2 (en) * 2006-03-09 2010-02-16 Micron Technology, Inc. Trim process for critical dimension control for integrated circuits

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55138260A (en) * 1979-04-13 1980-10-28 Toshiba Corp Manufacture of semiconductor device
JPH01265539A (ja) * 1988-04-15 1989-10-23 Sony Corp 半導体装置の製造方法
JPH0348489A (ja) * 1989-07-15 1991-03-01 Fujitsu Ltd 回路基板の製造方法
JPH0561185A (ja) * 1991-08-30 1993-03-12 Sharp Corp フオトマスク
JPH0621017A (ja) * 1992-07-03 1994-01-28 Fujitsu Ltd 半導体装置の製造方法
JPH06215329A (ja) * 1992-11-18 1994-08-05 Mitsumi Electric Co Ltd 微細導電パターンの形成方法
JPH07326751A (ja) * 1993-12-27 1995-12-12 Hyundai Electron Ind Co Ltd 半導体素子のトランジスタ製造方法
JPH10107144A (ja) * 1996-09-13 1998-04-24 Samsung Electron Co Ltd 半導体装置のコンタクトホール形成方法
JP2001059191A (ja) * 1999-06-18 2001-03-06 Furontekku:Kk エッチング剤及びこれを用いた電子機器用基板の製造方法と電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114068407A (zh) * 2021-11-05 2022-02-18 信利（惠州）智能显示有限公司 控制tft基板上的过孔孔径大小的方法

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