WO2011077744A1

WO2011077744A1 - 半導体スイッチング素子を有する電力変換器

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Publication number: WO2011077744A1
Application number: PCT/JP2010/007496
Authority: WO
Inventors: 末永　治雄; 信夫城川; 英明守屋; 木下　学
Original assignee: パナソニック株式会社
Priority date: 2009-12-24
Filing date: 2010-12-24
Publication date: 2011-06-30
Also published as: EP2518885B1; EP2518885A1; US20120262951A1; CN102687383B; CN102687383A; US9036384B2; EP2518885A4

Abstract

　半導体スイッチング素子の電圧破壊を防止する印加電圧抑制回路を確実に実装すると共に、その設定電圧を周辺回路のＩＣ等を破壊することなく検査できる構成にする。半導体スイッチング素子３を有する電力変換器は、半導体スイッチング素子３、駆動回路１３、制御回路等が実装された親基板とは分離した構成で、かつ電気的に接続される子基板１６（別ユニット）に、半導体スイッチング素子３の印加電圧を抑制する印加電圧抑制回路１５と、駆動回路１３の構成部品で、欠如すると半導体スイッチング素子３がオフする少なくとも一つの部品とを移設して配置する。

Description

半導体スイッチング素子を有する電力変換器

　本発明は、半導体スイッチング素子を有する電力変換器に関するもので、特には半導体スイッチング素子の過電圧保護手段を提供するものである。

　近年、半導体技術の進歩により大電力を扱う電力変換器が比較的低価格で実用に供され得るようになり、電子レンジ等においては２０ｋ～５０ｋＨｚ程度の共振型高周波インバータ電源（電力変換器）を用いたものが実用化されている。このような半導体スイッチング素子を有する電力変換器において、半導体スイッチング素子の耐圧破壊防止を目的とする過電圧保護手段は、必須の構成である。

　図６は、従来のインバータ電源に示される半導体スイッチング素子の過電圧保護手段の一例を示す一部抜粋の回路構成図である（例えば、特許文献１参照）。

　図６において、インバータ電源３０は、半導体スイッチング素子３の電圧耐量よりも低く設定した電圧耐量を持つ強制転流回路３１を設けている。この設定電圧以上の過電圧が、半導体スイッチング素子３の端子間に発生した場合、半導体スイッチング素子３のベース（制御端子）にその情報（電圧信号）が帰還（入力）され、半導体スイッチング素子３をＯＦＦからＯＮに転流することで、過電圧を抑制するように構成されている。

　図示されたインバータ電源３０は共振型のため、半導体スイッチング素子３はその端子間電圧（コレクタ電圧）が６００Ｖから６５０Ｖ程度で動作するので、一般的に１０００Ｖ耐圧の品種が選択される。したがって、強制転流回路３１の設定電圧は、上記コレクタ電圧に過渡時のオーバーシュート等を考慮し、８００Ｖから９００Ｖ程度に設定される。

日本国特開平７－１３５０７６号公報

　しかしながら、前記従来の構成では、前記した強制転流回路３１のツェナーダイオードが逆極性に実装された場合、わずかなコレクタ電圧であっても半導体スイッチング素子３を転流させて熱破壊させるという課題があるが、組立後にインサーキットテスター等の検査で除去可能である。

　しかし、強制転流回路３１のツェナーダイオードは、その設定電圧を誤った高い電圧仕様の部品が実装されると、半導体スイッチング素子３には過電圧が印加されたにもかかわらず強制転流しないため、耐圧破壊するという課題がある。一方、低い電圧仕様の部品が実装されると、半導体スイッチング素子３は、断続的に常時強制転流するため、熱破壊するという課題がある。

　これは、前記した８００Ｖから９００Ｖ程度の高電圧をツェナーダイオードに印加することで、設定電圧を確認できるので、除去可能である。

　しかし、高電圧を印加するため、制御部３２等の小信号を扱う回路のＩＣ等を電圧破壊させてしまうという課題が新たに生じる。

　さらには、強制転流回路３１が実装されない場合、半導体スイッチング素子３は過大電圧印加時に強制転流が成されずに破壊するという課題がある。

　また、強制転流回路３１は有極性のため、接続極性が適正に定まる構成にしなければならない。

　本発明は、前記従来の課題を解決するもので、半導体スイッチング素子の電圧破壊を防止すると共に、印加電圧抑制回路は確実な実装がなされ、その設定電圧を周辺回路のＩＣ等を破壊することなく検査可能な半導体スイッチング素子を有する電力変換器を提供することを目的とする。

　前記従来の課題を解決するために、本発明の半導体スイッチング素子を有する電力変換器は、半導体スイッチング素子の印加電圧（Ｖｃｅ）を検出し、印加電圧が所定電圧値以上の場合、両電圧差に基づく差信号を半導体スイッチング素子の制御端子に帰還して強制転流させ、印加電圧を所定電圧近傍に抑制する印加電圧抑制回路と、駆動回路の構成部品で、欠如すると半導体スイッチング素子がオフする少なくとも一つの部品と、を第２の基板（子基板）に、上記少なくとも一つの部品を除く駆動回路、半導体スイッチング素子等を第１の基板（親基板）に、それぞれ備えた独立構造でかつ電気的に接続して構成される。

　また、第２の基板の強制転流回路は有極性のため、第１の基板との接続も有極性の構成とする。

　上記において子基板はプリント基板に実装した形態に限定されるものでなく、第１の基板と分離した別ユニット構成であればよい。

　前記従来の課題を解決するために、本発明の半導体スイッチング素子を有する電力変換器は、半導体スイッチング素子と、前記半導体スイッチング素子の駆動回路と、電力制御回路と、前記半導体スイッチング素子の印加電圧を検出し印加電圧が所定電圧値以上の場合、両電圧差に基づく差信号を前記駆動回路に帰還して印加電圧を所定電圧近傍に抑制する印加電圧抑制回路と、前記半導体スイッチング素子、前記駆動回路、前記電力制御回路等が実装された第１の基板と、前記第１の基板とは分離した構成で、かつ電気的に接続される第２の基板と、を備え、前記印加電圧抑制回路は前記第２の基板に配設され、新たに設けられ、かつ欠如すると前記駆動回路は前記半導体スイッチング素子をオフするように接続される少なくとも一つの部品、あるいはそれと等価の接続手段を前記第２の基板に配設するものである。

　これによって、印加電圧抑制回路は、第１の基板と分離して検査できるため、電力制御部等の小信号を扱う回路のＩＣ等を電圧破壊させること無く、またその極性、および電圧仕様を正確に検査でき、誤りは検出できる。

　また、印加電圧抑制回路の実装忘れは、印加電圧抑制回路と、新たに設けられ、かつ欠如すると駆動回路の動作は半導体スイッチング素子がオフするように接続される少なくとも一つの部品、あるいはそれと等価の接続手段と、を第２の基板に実装しているので、半導体スイッチング素子がオフして電力変換器の停止という形で検出される。

　本発明の半導体スイッチング素子を有する電力変換器は、印加電圧抑制回路のツェナーダイオードが、電力制御部、駆動回路、半導体スイッチング素子等を実装した第１の基板（親基板）と分離して検査できるため、電力制御部等の小信号を扱う回路のＩＣ等を電圧破壊させること無く、また、その極性、および電圧仕様を正確に検査でき、誤りは検出できる。

　従って、印加電圧抑制回路と、半導体スイッチング素子とで構成される電圧破壊防止機能は、確実に動作する。

　また、印加電圧抑制回路の実装忘れは、半導体スイッチング素子の耐圧破壊を引き起こす危険性があるが、印加電圧抑制回路と、駆動回路の構成部品であって欠如すると半導体スイッチング素子がオフする少なくとも一つの部品（整合抵抗）とを第２の基板（子基板）に実装しているので、半導体スイッチング素子がオフして、電力変換器の停止という形で検出される。従って、スイッチング素子の耐圧破壊防止機能の欠如は、未然に防止される。

　また、印加電圧抑制回路のツェナーダイオードのブレークダウン電圧は、温度特性を有するが、印加電圧抑制回路は、半導体スイッチング素子に過電圧の情報を帰還する構成にしているため、自己発熱によるブレークダウン電圧の変動は少ない。

　従って、半導体スイッチング素子の印加電圧は公称ツェナー電圧近傍で抑制され、その耐圧に対し安定したマージンが確保されるため、確実な耐圧破壊防止効果が得られる。

　また、第１の基板と第２の基板とは有極性の接続構造のため、印加電圧抑制回路の接続も誤ることなく正しく成され、目的とする過大電圧抑制効果が得られる。当然のことながら、印加電圧抑制回路を半導体スイッチング素子に内蔵していないため、半導体スイッチング素子の耐圧検査に支障をきたさない。

本発明の実施の形態１による半導体スイッチング素子を有する電力変換器の一部抜粋の回路構成図本発明の実施の形態１による半導体スイッチング素子を有する電力変換器の各部波形図本発明の実施の形態１による半導体スイッチング素子を有する電力変換器の一部抜粋の構造図本発明の実施の形態２による半導体スイッチング素子を有する電力変換器の一部抜粋の回路構成図本発明の実施の形態２による半導体スイッチング素子を有する電力変換器の一部抜粋の構造図従来の半導体スイッチング素子を有する電力変換器の一部抜粋の回路構成図

　第１の発明は、半導体スイッチング素子と、半導体スイッチング素子の駆動回路と、電力制御回路と、半導体スイッチング素子の印加電圧を検出し、印加電圧が所定電圧値以上の場合、両電圧差に基づく差信号を駆動回路に帰還して印加電圧を所定電圧近傍に抑制する印加電圧抑制回路と、を備え、第１の基板には、半導体スイッチング素子、駆動回路、制御回路等が実装され、第２の基板は、印加電圧抑制回路が配設され、第１の基板とは分離されかつ電気的に接続されており、第２の基板には、駆動回路の構成部品で、欠如すると半導体スイッチング素子がオフする少なくとも一つの部品を設けた半導体スイッチング素子を有することにより、印加電圧抑制回路の設定電圧は子基板の状態で検査できるようになり、この検査に伴う電力制御回路等の小信号を扱う回路のＩＣ等の電圧破壊を防止することができる。

　また、駆動回路の構成部品で、欠如すると半導体スイッチング素子がオフする少なくとも一つの部品を子基板に移設することにより、印加電圧抑制回路を備えた子基板の実装忘れは、半導体スイッチング素子がオフして電力変換器の停止という形で検出されるようになり、スイッチング素子の耐圧破壊防止機能の欠如は、未然に防止することができる。

　また、子基板と親基板との接続は有極性構造とすることにより、印加電圧抑制回路の接続は誤ることなく正しく成されるようになり、目的とする過大電圧抑制効果を得ることができる。

　第２の発明は、半導体スイッチング素子と、半導体スイッチング素子の駆動回路と、電力制御回路と、半導体スイッチング素子の印加電圧を検出し、印加電圧が所定電圧値以上の場合、両電圧差に基づく差信号を駆動回路に帰還して印加電圧を所定電圧近傍に抑制する印加電圧抑制回路と、半導体スイッチング素子、駆動回路及び電力制御回路が実装された第１の基板と、第１の基板とは分離した構成で、かつ電気的に接続される第２の基板と、を備え、印加電圧抑制回路は第２の基板に配設され、新たに設けられかつ欠如すると駆動回路は半導体スイッチング素子をオフするように接続される少なくとも一つの部品と等価の接続手段を第２の基板に配設することにより、印加電圧抑制回路の設定電圧は第２の基板の状態で検査できるようになり、この検査に伴う電力制御回路等の小信号を扱う回路のＩＣ等の電圧破壊を防止することができる。

　また、新たに設けられ、かつ欠如すると駆動回路の動作は半導体スイッチング素子がオフするように接続される少なくとも一つの部品と等価の接続手段を子基板に配設することにより、印加電圧抑制回路を備えた第２の基板の実装忘れは、半導体スイッチング素子がオフして電力変換器の停止という形で検出されるようになり、半導体スイッチング素子の耐圧破壊防止機能の欠如は未然に防止することができる。

　以下、本発明の実施の形態について、図面を参照しながら説明する。なお、この実施の形態によって本発明が限定されるものではない。

（実施の形態１）
　図１は本発明の実施の形態１による半導体スイッチング素子を有する電力変換器の一部抜粋の回路構成図である。

　商用電源１を整流・平滑回路２で直流電源に変換された直流電圧Ｖｄｃは、半導体スイッチング素子３の高周波スイッチング動作で、高周波電源に変換される。この高周波電源は、共振コンデンサ４を並列接続された高圧（昇圧）トランス５の一次側に入力される。この昇圧された二次側出力は、高圧整流回路６により、マグネトロン７を付勢する直流高圧電源に変換される。

　電力制御回路８は、商用電源１からの入力電流をカレントトランス９で検出された入力電流情報１０と基準信号１１とを比較して、両者が略一致するべく、パルス信号１２を変化させて駆動回路１３に入力する。駆動回路１３は、このパルス信号１２をインピーダンス変換し、整合抵抗１４を介して、半導体スイッチング素子３の制御端子に入力する。整合抵抗１４は、駆動回路１３が過負荷とならないように、半導体スイッチング素子３の制御端子への出力電流を制限する役割を有している。

　印加電圧抑制回路１５は、半導体スイッチング素子３の印加電圧（Ｖｃｅ）を監視し、何らかの原因で所定電圧（設定電圧）値以上に上昇した時、当該所定電圧（設定電圧）と印加電圧（Ｖｃｅ）との差信号（電流信号）を半導体スイッチング素子３の制御端子に帰還して強制転流させる。これにより、印加電圧抑制回路１５は、当該半導体スイッチング素子３の印加電圧（Ｖｃｅ）を所定の設定電圧の近傍に抑制することができる。

　図２は、印加電圧抑制回路１５が動作して、半導体スイッチング素子３を強制転流させ、当該半導体スイッチング素子３の印加電圧（Ｖｃｅ）が、所定電圧（設定電圧）値の近傍に抑制された場合の各部波形図である。正常動作時の半導体スイッチング素子３は、駆動回路１３の信号に従い、図２のような共振波形で、かつ印加電圧抑制回路１５の設定電圧以下でＯＮ動作又はＯＦＦ動作を切り換えるように動作する。この共振波形の発生電圧は、直前のＯＮ動作の時間幅等で決定される。

　しかし、何らかの要因、例えば雷サージ印加等で設定電圧値以上に上昇した期間、図では時刻ｔ１～ｔ２の期間では、図２のように、印加電圧抑制回路１５は、印加電圧（Ｖｃｅ）と設定電圧値との差信号（電流信号）を、半導体スイッチング素子３の制御端子に帰還することで、この期間のみ転流して点線のように上昇しようとする印加電圧（Ｖｃｅ）を、実線で示されるように抑制する。

　図３は、本発明の実施の形態１による半導体スイッチング素子３を有する電力変換器の一部抜粋の構造図である。図３のように、印加電圧抑制回路１５と、駆動回路１３の整合抵抗１４を移設して配設した子基板１６（第２の基板）は、半導体スイッチング素子３、電力制御回路８、駆動回路１３、高圧トランス５等を搭載した親基板１７（第１の基板）と別構成であるが、接続部ａ，ｂ，ｃを介してそれぞれ電気的に接続される。

　図１にも同一符号で示されるが、接続部ａ，ｂ，ｃは、基板対基板の接続用コネクタ等でよい。また、接続部ａ，ｂ，ｃの各接続端子間を不等ピッチ等にすることで、子基板１６と親基板１７との接続方向は適正に定まり、有極性の印加電圧抑制回路１５と半導体スイッチング素子３との接続極性は、正しく成される。

　ここで、印加電圧抑制回路１５を配設した子基板１６の親基板１７への実装（電気的接続）を忘れた場合の高周波インバータ電源の振舞いについて説明する。

　当然であるが、強制転流の動作による半導体スイッチング素子３の過電圧抑制機能は成されない。

　しかし、駆動回路１３と半導体スイッチング素子３との間に介在するべき整合抵抗１４が、子基板１６に移設されているため接続されず、半導体スイッチング素子３はオフ状態を維持する。このため、半導体スイッチング素子３の印加電圧（Ｖｃｅ）は整流・平滑回路２で直流電源に変換された直流電圧Ｖｄｃ以上にならない。

　このように、欠如すると半導体スイッチング素子３がオフする駆動回路１３の少なくとも一つの部品を子基板１６に移設することで、子基板１６の親基板１７への装着が確実に成された場合のみ、高周波インバータ電源は動作するように構成され、印加電圧抑制回路１５の接続忘れによる半導体スイッチング素子３の耐圧破壊は未然に防止することができる。この欠如すると半導体スイッチング素子３がオフする駆動回路１３の少なくとも一つの部品とは、具体的には、整合抵抗１４である。

　また、印加電圧抑制回路１５は、例えば微小な直流電圧を印加して電流が流れるか否かでその極性を、また電流パルスを印加し、その制限電圧を計測することでその電圧仕様をそれぞれ検査できる。これら検査は、子基板１６単独で実施できるため、電力制御回路８等の小信号回路に用いられるＩＣ等を破壊することはない。また、この検査は、子基板１６単独のため正確に行え、異常時等の半導体スイッチング素子３の過電圧破壊防止を十分担保できる。

　また、印加電圧抑制回路１５は、半導体スイッチング素子３に過電圧の情報を帰還する構成にしているため、自己発熱は少なく、ブレークダウン電圧の温度特性の影響も少ないため、公称ツェナー電圧近傍で過大電圧は抑制される。従って、半導体スイッチング素子３の耐圧に対し安定したマージンが確保されるため、確実な耐圧破壊防止効果が得られる。

　また、半導体スイッチング素子３を、過大電圧印加時の電圧吸収素子に用いる構成のため、新たな電圧吸収素子を用いることなく、印加電圧抑制回路１５の追加のみで確実な耐圧破壊防止効果が得られる。

　さらには、印加電圧抑制回路１５は半導体スイッチング素子３と別構成のため、半導体スイッチング素子３の耐圧検査に支障は生じない。

（実施の形態２）
　図４は本発明の実施の形態２による高周波インバータ電源の一部抜粋の回路構成図、図５は、本発明の実施の形態２による高周波インバータ電源の一部抜粋の構造図である。

　同図において、商用電源１を整流・平滑回路２で直流電源に変換された直流電圧Ｖｄｃは、半導体スイッチング素子３の高周波スイッチング動作で高周波電源に変換される。この高周波電源は、共振コンデンサ４を並列接続された高圧（昇圧）トランス５の一次側に入力される。この昇圧された二次側出力は、高圧整流回路６により、マグネトロン７を付勢する直流高圧電源に変換される。

　電力制御回路８は、商用電源１からの入力電流をカレントトランス９で検出された入力電流情報１０と基準信号１１とを比較して、両者が略一致するべく、パルス信号１２を変化させて、駆動回路１３に入力する。駆動回路１３は、このパルス信号１２をインピーダンス変換し、整合抵抗１４を介して、半導体スイッチング素子３の制御端子に入力する。

　整合抵抗１４は、駆動回路１３が過負荷とならないように、半導体スイッチング素子３の制御端子への出力電流を制限する役割を有している。印加電圧抑制回路１５は、半導体スイッチング素子３の印加電圧（Ｖｃｅ）を監視し、何らかの原因で所定電圧（設定電圧）値以上に上昇した時、当該所定電圧（設定電圧）と印加電圧（Ｖｃｅ）との差信号（電流信号）を半導体スイッチング素子３の制御端子に帰還して強制転流させる。これにより、印加電圧抑制回路１５は、当該半導体スイッチング素子３の印加電圧（Ｖｃｅ）を所定の設定電圧の近傍に抑制することができる。

　正常動作時の半導体スイッチング素子３は、駆動回路１３の信号に従い、図２のような共振波形で、かつ印加電圧抑制回路１５の設定電圧以下でＯＮ動作又はＯＦＦ動作を切り換える。この共振波形の発生電圧は、直前のＯＮ動作の時間幅等で決定される。

　しかし何らかの要因で、例えば雷サージ印加等で設定電圧以上に上昇した期間、図２における時刻ｔ１～ｔ２の期間は、図２に示すように、印加電圧抑制回路１５は、印加電圧（Ｖｃｅ）と設定電圧値との差信号（電流信号）を、半導体スイッチング素子３の制御端子に帰還し、この期間のみ転流して点線のように上昇しようとする印加電圧（Ｖｃｅ）を実線で示されるように抑制する。

　図３に示すように、印加電圧抑制回路１５と、駆動回路１３の整合抵抗１４を移設して配設した子基板１６（第２の基板）は、半導体スイッチング素子３、電力制御回路８、駆動回路１３、高圧トランス５等を搭載した親基板１７（第１の基板）と別構成であるが、接続部ａ，ｂ，ｃを介してそれぞれ電気的に接続される。また、直流電源１８は、子基板１６に設けられた接続手段１９を介して、駆動回路１３に電気的に接続される。

　この接続部ｄ，ｅ、および上記接続部ａ，ｂ，ｃは、図４にも同一符号で示されるが、基板対基板の接続用コネクタ等でよい。また、接続部ａ，ｂ，ｃ，ｄ，ｅの各接続端子間を不等ピッチ等にすることで、子基板１６と親基板１７との接続方向は適正に定まり、有極性の印加電圧抑制回路１５と半導体スイッチング素子３との接続極性は、正しく成される。

　しかし、駆動回路１３に接続されるべき直流電源１８は、子基板１６が実装されないため接続手段１９を失い、接続部ｄ，ｅ間で電気的に遮断される。したがって、駆動回路１３は、半導体スイッチング素子３の制御端子にＯＮ（：Ｈｉ（＝Ｈｉｇｈ））の信号を出力できず、半導体スイッチング素子３のＯＦＦ状態を維持するため、印加電圧は整流・平滑回路２で直流電源に変換された直流電圧Ｖｄｃ以上にならない。

　このように、新たに設けられ、かつ欠如すると駆動回路１３の動作は半導体スイッチング素子３がオフするように接続される接続手段１９を子基板１６に配設することにより、子基板１６の親基板１７への装着が確実に成された場合のみ、高周波インバータ電源は動作するように構成され、印加電圧抑制回路１５の接続忘れによる半導体スイッチング素子３の耐圧破壊は未然に防止することができる。

　また、直流電源１８と駆動回路１３との間が子基板１６を介して接続される。この新たに設けられた接続手段１９は、銅箔パターン、あるいはジャンパー線等であっても良い。

　また、印加電圧抑制回路１５は、例えば微小な直流電圧を印加して電流が流れるか否かでその極性を、また電流パルスを印加し、その制限電圧を計測することでその電圧仕様を、それぞれ検査できる。

　これらの検査は、子基板１６単独で実施できるため、電力制御回路８等の小信号回路に用いられるＩＣ等を破壊することはない。また、この検査は子基板１６単独のため正確に行え、異常時等の半導体スイッチング素子３の過電圧破壊防止を十分担保できる。

　また、印加電圧抑制回路１５は、半導体スイッチング素子３に過電圧の情報を帰還する構成にしているため、自己発熱は少なく、ブレークダウン電圧の温度特性の影響も少ないので、公称ツェナー電圧近傍で過大電圧は抑制される。従って、半導体スイッチング素子３の耐圧に対し、安定したマージンが確保されるため、確実な耐圧破壊防止効果が得られる。

　さらには、印加電圧抑制回路１５は、半導体スイッチング素子３と別構成のため、半導体スイッチング素子３の耐圧検査に支障は生じない。

　なお、本実施の形態では、半導体スイッチング素子としてトランジスタの場合について説明したが、半導体スイッチング素子３はトランジスタに限定されるものではない。

　以上、図面を参照しながら各種の実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

　なお、本出願は、２００９年１２月２４日出願の日本特許出願（特願２００９－２９１７２４及び特願２００９－２９１７２５）に基づくものであり、その内容はここに参照として取り込まれる。

　以上のように、半導体スイッチング素子を有する電力変換器は、電子レンジのマグネトロンを駆動する高周波インバータ電源（電力変換器）における一実施例を説明したが、本願は、電磁調理器の高周波インバータ電源、あるいはモータのインバータ駆動回路等に用いられている半導体スイッチング素子の電圧破壊防止手段にも応用でき、半導体スイッチング素子も図示したトランジスタに限定されるものではない。

　以上のように、本発明にかかる半導体スイッチング素子を有する電力変換器は、電磁調理器の高周波インバータ電源、あるいはモータのインバータ駆動回路等に用いられている半導体スイッチング素子の電圧破壊防止手段にも応用できる。

３半導体スイッチング素子
８電力制御回路
１３駆動回路
１４整合抵抗
１５印加電圧抑制回路
１６子基板（第２の基板）
１７親基板（第１の基板）
１８直流電源
１９接続手段

Claims

　半導体スイッチング素子と、前記半導体スイッチング素子の駆動回路と、制御回路と、前記半導体スイッチング素子の印加電圧を検出し、印加電圧が所定電圧以上の場合、両電圧差に基づく差信号を前記駆動回路に帰還して印加電圧を所定電圧近傍に抑制する印加電圧抑制回路と、を備え、
　第１の基板には、前記半導体スイッチング素子、前記駆動回路、前記制御回路等が実装され、第２の基板は、前記印加電圧抑制回路が配設され、前記第１の基板とは分離されかつ電気的に接続されており、
　前記第２の基板には、前記駆動回路の構成部品で、欠如すると半導体スイッチング素子がオフする少なくとも一つの部品を設けた半導体スイッチング素子を有する電力変換器。
　半導体スイッチング素子と、前記半導体スイッチング素子の駆動回路と、電力制御回路と、前記半導体スイッチング素子の印加電圧を検出し印加電圧が所定電圧値以上の場合、両電圧差に基づく差信号を前記駆動回路に帰還して印加電圧を所定電圧近傍に抑制する印加電圧抑制回路と、前記半導体スイッチング素子、前記駆動回路、前記電力制御回路等が実装された第１の基板と、前記第１の基板とは分離した構成で、かつ電気的に接続される第２の基板と、を備え、
　前記印加電圧抑制回路は前記第２の基板に配設され、新たに設けられ、かつ欠如すると前記駆動回路は前記半導体スイッチング素子をオフするように接続される少なくとも一つの部品と等価の接続手段を前記第２の基板に配設した半導体スイッチング素子を有する電力変換器。