WO2011058647A1 - アクティブマトリクス型モジュール及びその駆動方法 - Google Patents

アクティブマトリクス型モジュール及びその駆動方法 Download PDF

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WO2011058647A1
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英夫 越智
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    • G09G2300/0876—Supplementary capacities in pixels having special driving circuits and electrodes instead of being connected to common electrode or ground; Use of additional capacitively coupled compensation electrodes

Definitions

  • the present invention relates to an active matrix module in which a large number of capacitive memory cells incorporating active elements made of transistors are arranged at intersections of scanning lines and data lines arranged in a matrix, and a driving method thereof.
  • an active matrix type module in which a large number of capacitive memory cells are arranged at intersections of scanning lines and data lines arranged in a matrix
  • an active matrix type display panel such as a liquid crystal or an organic EL (electroluminescence), an electronic paper, etc.
  • a memory element for example, a memory element.
  • a capacitive memory cell included in an organic EL panel which is one of active matrix modules includes an organic EL element which is a light emitting element, a transistor as an active element, and a capacitive element.
  • the transistor includes two transistors, a scanning transistor and a driving transistor.
  • the gate electrode of the scanning transistor is connected to the scanning line, and the source electrode is connected to the data line.
  • the source electrode of the driving transistor is connected to a power supply line that supplies a constant power supply voltage, and the gate electrode is connected to the drain electrode of the scanning transistor.
  • the capacitor element is connected between the gate electrode and the source electrode of the driving transistor.
  • the anode of the light emitting element is connected to the drain of the driving transistor, and the cathode is grounded.
  • a capacitive parasitic element is formed between the gate and source electrodes of the transistor or between the gate and drain electrodes.
  • the transistor has a structure in which the gate electrode and the channel electrode overlap each other with the gate insulating film interposed therebetween, and the overlapping portion forms a capacitor.
  • the area of the overlapping portion tends to become smaller due to the progress of the manufacturing process, it is difficult to make the overlapping area zero in a coating-type semiconductor using a printing process that has been attracting attention in recent years. Therefore, if a scan pulse is supplied in a state where the parasitic element is formed in the driving transistor, the charge accumulated in the capacitor element is drawn due to the feed-through effect at the moment of pulse-off, resulting in an error in the data voltage. is there.
  • the problems to be solved by the present invention include the above-mentioned problems as an example.
  • the invention according to claim 1 is an active matrix module in which a large number of capacitive memory cells are arranged at intersections of scanning lines and data lines arranged in a matrix.
  • the capacitive memory cell includes a first transistor having a gate electrode connected to the scan line and a source electrode connected to the data line, and a first terminal on one side connected to the drain electrode of the first transistor.
  • a capacitive element that accumulates electric charge according to a data voltage supplied from the data line through the source electrode and the drain electrode when a scan pulse is supplied from the scan line to the gate electrode.
  • the correction memory having a polarity opposite to that of the scan pulse is applied to the capacitive memory cell at a timing corresponding to a supply timing of the scan pulse. It provided a correction pulse supply unit for supplying.
  • the invention according to claim 12 is characterized in that a first transistor having a gate electrode connected to a scanning line and a source electrode connected to a data line, and a first terminal on one side are said first terminals.
  • a scan pulse is connected to the drain electrode of one transistor and a scan pulse is supplied from the scan line to the gate electrode, a charge is charged according to a data voltage supplied from the data line through the source electrode and the drain electrode.
  • FIG. 10 is a diagram illustrating an example of a circuit of a pixel portion of a display panel in a modification in which a correction pulse is supplied from a power supply line to a capacitor.
  • FIG. 11 is a diagram illustrating an example of a circuit of a pixel portion of a display panel in a modification in which a correction pulse is supplied from a power supply line to a driving transistor. It is a figure which shows an example of the circuit of the pixel part at the time of applying to a memory element, an electronic paper, and an LCD active matrix type display panel.
  • FIG. 1 is a block diagram illustrating an example of functions of a display device 10A using an active matrix display panel 11 (hereinafter simply referred to as “display panel 11”) as an active matrix module of the present embodiment.
  • the display device 10A includes a display panel 11, a scanning driver 12, a data driver 13, a correction pulse applying circuit 14, a controller 15, and a light emitting element driving power source 16 (hereinafter simply referred to as “power source 16”). ing.
  • the pixel portions PL 1,1 to PL n, m (capacitive memory cells) are arranged at intersections of the data lines X1 to Xm and the scanning lines Y1 to Yn arranged in a matrix, and all have the same configuration. ing.
  • the pixel portions PL 1,1 to PL n, m are connected to the power supply line Z.
  • a drive voltage (positive voltage Vdc) is supplied to the power supply line Z from the power supply 16.
  • signal lines W1 to Wn corresponding to the scanning lines Y1 to Yn are provided.
  • the signal lines W1 to Wn are provided in parallel with the scanning lines so as to correspond to the scanning lines Y1 to Yn in the same number as the scanning lines Y1 to Yn.
  • a correction pulse CP having a predetermined magnitude is supplied from the correction pulse applying circuit 14 to the signal lines W1 to Wn at a predetermined timing for each signal line.
  • the correction pulse applying circuit 14 and the signal lines W1 to Wn constitute a correction pulse supply unit described in the claims.
  • the pixel portion PL j, i includes two scanning transistors 21 (first transistor) and a driving transistor 22 (second transistor), a capacitor 24 (capacitance element), and a light emitting element 25.
  • the light emitting element 25 for example, an organic EL (electroluminescence) element can be adopted.
  • the transistors 21 and 22 for example, P-channel organic thin film transistors can be employed.
  • the light emitting element and the transistor using an organic material are not limited, and a light emitting element based on amorphous silicon or another semiconductor, a bipolar transistor, or another transistor may be used.
  • the drain electrode of the scanning transistor 21 is connected to the gate electrode of the driving transistor 22.
  • the source electrode of the drive transistor 22 is connected to the power supply line Z, and the drive voltage Vdc is supplied from the power supply 16.
  • the gate electrode of the drive transistor 22 is connected to the drain electrode of the scanning transistor 21 and to the first terminal 24 a on one side of the capacitor 24.
  • the drain electrode of the drive transistor 22 is connected to the anode of the light emitting element 25.
  • the cathode of the light emitting element 25 is grounded.
  • the correction pulse application circuit 14 applies a correction pulse CP having a polarity opposite to that of the scanning pulse SP to the pixel unit PL j, i, that is, the capacitor 24 at a timing according to the supply timing of the scanning pulse SP. Supply.
  • a method for calculating the amplitude of the correction pulse CP will be described.
  • FIG. 3 is a conceptual diagram showing an example of a layer structure of a general organic thin film transistor formed by a wet process such as printing.
  • This organic thin film transistor is formed by laminating a gate electrode 2, a gate insulating film 3, a source electrode 4, a drain electrode 5, and an organic semiconductor 6 (organic semiconductor layer) in this order on a substrate 1 such as glass.
  • the gate electrode 2 and the channel electrodes 4 and 5 overlap with each other in the layer direction via the gate insulating film 3, the overlapping portion forms a capacitance, and the gate / source electrode of the transistor
  • a capacitive parasitic element 7 is formed between the gate electrode and the drain electrode.
  • the scanning transistor 21 and the driving transistor 22 in this embodiment also have the same structure as described above. Therefore, if the scan pulse SP is supplied in a state where this parasitic element is formed in the scan transistor 21, feedthrough in which the charge accumulated in the capacitor 24 is extracted at the moment of pulse-off occurs.
  • the amplitude of the correction pulse CP is V CP
  • the amplitude of the scanning pulse SP is V SP
  • the capacitance of the capacitor 24 is CS
  • the sum of all capacitances viewed from the gate line of the driving transistor 22 is C ALL
  • the feedthrough voltage ⁇ V1 generated at the moment when the scanning transistor 21 is turned off is expressed by the following equation.
  • ⁇ V1 V SP ⁇ C SCAN / (C ALL ⁇ C SCAN ) (1)
  • the feedthrough voltage ⁇ V2 generated by turning off the correction pulse CP at the same timing is expressed by the following equation.
  • the coefficient k is controlled by the controller 15 (pulse amplitude adjusting means) based on an input from an external input means (not shown). That is, the display panel 11 is configured so that the amplitude V CP of the correction pulse CP can be adjusted from the outside.
  • FIG. 4 shows the supply timing of the scan pulse SP supplied to the scan line Yj of the display panel 11 and the correction pulse CP supplied to the signal line Wj corresponding to the scan line Yj, and the gate voltage Vg of the drive transistor 22. It is a time chart showing the relationship.
  • the controller 15 generates a correction pulse CP having a polarity opposite to that of the scan pulse SP by logically inverting the phase of the scan pulse SP.
  • the correction pulse applying circuit 14 applies the correction pulse CP to the signal line Wj so that the ON / OFF timing of the correction pulse CP is almost the same as the ON / OFF timing of the scanning pulse SP. Supply.
  • the gate voltage Vg can be converged to the data voltage Vdata in the data writing period T, and can be prevented from being affected by the above-described feedthrough effect.
  • this detailed content is demonstrated, using a comparative example.
  • FIG. 5 is a diagram illustrating an example of a circuit of the pixel unit PL j, i ′ as a comparative example.
  • the circuit of the pixel portion PL j, i ′ differs from the circuit of PL j, i of the present embodiment in that the signal lines W1 to Wn for supplying the correction pulse CP are not provided, and the second of the capacitor 24 The terminal 24b is connected to the power supply line Z. Accordingly, the drive voltage Vdc is supplied from the power supply 16 to the second terminal 24 b of the capacitor 24 together with the drain electrode of the drive transistor 22.
  • Other configurations are the same as those of PL j, i described above.
  • FIG. 6 shows the relationship between the supply timing of the scan pulse SP supplied to the scan line Yj of the display panel 11 having the pixel portion PL j, i ′ as the comparative example and the gate voltage Vg of the drive transistor 22. It is a time chart.
  • the correction pulse CP having the opposite polarity to the scanning pulse SP is supplied to the signal line Wj so as to be almost simultaneously with the on / off timing of the scanning pulse SP.
  • the correction effect of the error Gp of the data voltage Vdata will be described with reference to FIG.
  • FIG. 7 is a time chart showing the relationship between the supply timing of the scan pulse SP and the correction pulse CP and the gate voltage Vg of the drive transistor 22, and corresponds to the above-described FIG. In order to show the movement, the on / off timings of the scanning pulse SP and the correction pulse CP are slightly shifted.
  • the second terminal 24b of the capacitor 24 is supplied with the correction voltage V CP by the correction pulse CP, since the first terminal 24a in a state where the data voltage Vdata is supplied, the capacitor 24 voltage V CP - Charge corresponding to Vdata is accumulated. Thereby, the gate voltage Vg converges to Vdata (section t2).
  • the scan pulse SP When the scan pulse SP is turned off, the charge accumulated in the capacitor 24 is extracted by the feedthrough effect based on the parasitic capacitance formed between the gate and drain electrodes of the scan transistor 21 at the moment of the pulse off, and the gate voltage Vg Changes in the positive direction by the feedthrough voltage ⁇ V1 described above. Thereafter, when the correction pulse CP is turned off, charge is replenished to the capacitor 24 by the feed-through effect due to the pulse-off, and the gate voltage Vg changes in the negative direction by the feed-through voltage ⁇ V2 generated by turning off the correction pulse CP.
  • the amplitude VCP of the correction pulse CP is set so that the sum of the feedthrough voltage ⁇ V1 and the feedthrough voltage ⁇ V2 becomes 0, the feedthrough is canceled and the gate voltage Vg is equal to Vdata. Become.
  • the time chart as shown in FIG. 4 is obtained. .
  • the on / off timing of the correction pulse CP and the on / off timing of the scanning pulse SP are simultaneously, and the actual deviation from the scanning pulse SP as shown in FIG.
  • the correction pulse may be supplied at the timing.
  • the ON timing of the correction pulse SP is greatly delayed from the ON timing of the CP, it is difficult to secure a data writing time (corresponding to the section t2). It must be within the range that can be secured.
  • the OFF timing of the correction pulse SP is earlier than the OFF timing of the scanning pulse SP, the data voltage fluctuates due to feedthrough after correction, so the OFF timing of the correction pulse SP is the same as that of the scanning pulse SP. It is necessary to be after the off timing.
  • the off timing of the correction pulse SP is greatly delayed from the off timing of the CP, the data voltage has an error during that time. Therefore, it is preferable that the delay of the off timing is as small as possible.
  • the procedure in which the controller 15 controls the scan driver 12 to supply the scan pulse SP to the gate electrode of the scan transistor 21 via the scan line Yj corresponds to the scan pulse supply procedure described in the claims.
  • the procedure in which the controller 15 controls the correction pulse applying circuit 14 to supply the correction pulse CP to the capacitor 24 via the signal line Wj corresponds to the correction pulse supply procedure.
  • the display panel 11 of the present embodiment has a large number of pixel portions PL j, i arranged at intersections of the scanning lines Yj and the data lines Xi arranged in a matrix, and each pixel portion PL j, i is scanned.
  • Each has a transistor 21 and a capacitor 24.
  • the scanning pulse SP is supplied from the scanning line Yj to the gate electrode of the scanning transistor 21, the source and drain electrodes of the scanning transistor 21 are brought into conduction.
  • the data voltage is supplied from the data line Xi via the source / drain electrodes of the scanning transistor 21, and charges corresponding to the data voltage are accumulated in the capacitor 24.
  • the correction pulse application circuit 14 applies a correction pulse CP having a polarity opposite to that of the scanning pulse SP to the capacitor of each pixel unit PL j, i via the signal line Wj at a timing corresponding to the supply timing of the scanning pulse SP. 24 is supplied.
  • charge can be replenished to the capacitor 24, and the decrease in charge in the capacitor 24 due to the feedthrough effect can be suppressed.
  • an error in the data voltage due to the feedthrough effect can be corrected without increasing the number of transistors in each pixel portion PL j, i . Therefore, it is possible to prevent a decrease in the yield of the display panel 11 and a decrease in the aperture ratio.
  • the pixel unit PL j, i has a configuration including the drive transistor 22. That is, when the scan pulse SP is supplied from the scan line Yj to the gate electrode of the scan transistor 21, the data voltage accumulated in the capacitor 24 is supplied between the gate and source electrodes of the drive transistor 22, and the data voltage corresponds to the data voltage.
  • the drain current flows between the drain and source electrodes of the driving transistor 22 and is supplied to the light emitting element 25.
  • the display panel 11 of the above embodiment further includes a second terminal 24b in addition to the first terminal 24a connected to the drain electrode of the scanning transistor 21.
  • the pulse applying circuit 14 supplies a correction pulse CP to the capacitor 24 through the signal line Wj and the second terminal 24b.
  • the display panel 11 is further connected to the second terminals 24b of the capacitors 24 related to the plurality of pixel portions PL j, i arranged along the scanning line Yj.
  • the signal lines Wj are arranged substantially in parallel with the scanning lines Yj and are provided in the same number as the scanning lines Yj so as to correspond to the scanning lines Yj on a one-to-one basis.
  • the correction pulse CP is supplied from the signal line Wj to the capacitor 24 via the second terminal 24b.
  • the correction pulse CP can be supplied independently of the power supply system of the drive transistor 22.
  • the correction pulse applying circuit 14 applies the correction pulse CP to the capacitor 24 so that the OFF timing of the correction pulse CP is after the OFF timing of the scanning pulse SP.
  • Supply against That is, when the OFF timing of the correction pulse CP is earlier than the OFF timing of the scan pulse SP, the scan pulse SP is turned off after the correction pulse ends, and an error occurs in the data voltage due to the feedthrough effect when the pulse is off. Therefore, by making the OFF timing of the correction pulse CP coincide with or after the OFF timing of the scanning pulse SP as in this embodiment, it is possible to reliably correct the data voltage error due to the feedthrough effect.
  • the correction pulse CP is generated by logically inverting the scanning pulse SP, and the correction pulse applying circuit 14 includes the correction pulse CP.
  • the correction pulse CP is supplied to the capacitor 24 so that the on / off timing is substantially the same as the on / off timing of the scanning pulse SP. Accordingly, it is reasonable that both the scan pulse SP and the correction pulse CP are generated by processing based on the same logic signal.
  • the ON timing of the correction pulse CP is simultaneously with the ON timing of the scan pulse SP, a sufficient charging time for the capacitor 24 after the scan pulse is ON can be secured, and the OFF timing of the correction pulse CP is scanned. Since it is simultaneously with the off timing of the pulse SP, it is possible to reliably correct the data voltage error due to the feedthrough effect as described above.
  • the controller 15 is configured to be able to adjust the pulse amplitude of the correction pulse CP.
  • the controller 15 is configured to be able to adjust the pulse amplitude of the correction pulse CP.
  • the gate electrode, the source electrode, and the drain electrode of the scanning transistor 21 and the drive transistor 22 are formed by a wet process such as printing.
  • a wet process such as printing.
  • an active matrix module having a large area can be manufactured more easily and cheaply than when a dry process is used.
  • a transistor is manufactured by a printing process, it is difficult to prevent the gate electrode and the channel electrode from overlapping in the layer direction via the gate insulating film, so that a feedthrough effect due to a parasitic element occurs. It will be. Therefore, it is suitable as an application target of the configuration of the present embodiment that can reduce the feedthrough effect.
  • an organic thin film transistor having the organic semiconductor 6 is employed as the scanning transistor 21 and the driving transistor 22.
  • it can be formed softer than a silicon-based semiconductor and can be manufactured by a low-temperature process.
  • a large-area active matrix module can be produced at low cost.
  • the correction pulse supply signal line Wj is provided, and the correction pulse CP is supplied to the capacitor 24 via the signal line Wj.
  • the present invention is not limited to this, and the correction pulse CP may be supplied via the power supply line Z that supplies the drive voltage to the drive transistor 22.
  • FIG. 8 is a diagram illustrating an example of a circuit of the pixel unit PL j, i according to the present modification.
  • the source electrode of the drive transistor 22 and the second terminal 24b of the capacitor 24 are connected to the power supply line Z ′.
  • the correction pulse applying circuit 14 supplies the correction pulse CP to the capacitor 24 through the power supply line Z ′.
  • the power supply 16 is not necessary.
  • the capacitor 24 can be replenished with charge, and the decrease in charge in the capacitor 24 due to the feedthrough effect can be suppressed.
  • the correction pulse CP is supplied using the power supply line Z ′ of the driving transistor 22 as described above, a new signal line for supplying the correction pulse is not required as in the above-described embodiment, and the number of wirings is reduced. Can be minimized. Furthermore, there is an effect that the amplitude V CP of the correction pulse CP can be reduced as compared with the case where the correction pulse CP is supplied to the capacitor 24 through a dedicated signal line.
  • the correction pulse CP is supplied from the power supply line Z ′ to the capacitor 24.
  • the correction pulse CP may be supplied to the driving transistor 22 from the line Z ′.
  • FIG. 9 is a diagram illustrating an example of a circuit of the pixel unit PL j, i of the present modification.
  • the source electrode of the drive transistor 22 is connected to the power supply line Z ′.
  • the second terminal 24 b of the capacitor 24 is connected to a power supply line Z to which a power supply voltage (positive voltage Vdc) is supplied from the power supply 16.
  • the correction pulse applying circuit 14 supplies the correction pulse CP to the drive transistor 22 through the power supply line Z ′.
  • the correction pulse CP can be supplied to the parasitic capacitance formed between the gate and source electrodes of the drive transistor 22.
  • charge can be replenished to the parasitic capacitance, so that a decrease in charge in the capacitor 24 due to the feedthrough effect can be suppressed.
  • the power supply line Z ′ is connected to the correction pulse CP as in the modified examples (1) and (2).
  • the same number of power supply lines Z ′ as the scanning lines Yj are provided.
  • at this time for example, in the case of a full color panel, at least three color pixel portions PL j, i are generally arranged on the same scanning line.
  • the power supply line Z ′ is used as the supply line for the correction pulse CP, it is necessary to devise such as driving the power supply line Z ′ of the drive transistor 22 in common for each color.
  • an active matrix display panel using an organic EL as an example of an active matrix module has been described.
  • the present invention is not limited to this.
  • an LCD active matrix using liquid crystal You may apply to a type
  • the present invention is not limited to a display panel, and can be applied to other modules as long as they have a large number of high-density capacitive memory cells, such as electronic paper, memory elements, and image sensors.
  • FIG. 10 is a diagram illustrating an example of a circuit of the pixel portion PL j, i when applied to a memory element, electronic paper, or an LCD active matrix display panel.
  • the pixel portion PL j, i of this modification has one scanning transistor 21 (first transistor) and a capacitor 24 (capacitance element).
  • the correction pulse applying circuit 14 outputs a correction pulse CP having a polarity opposite to that of the scanning pulse SP based on the control of the controller 15 at a timing corresponding to the supply timing of the scanning pulse SP.
  • the voltage is supplied to the capacitor 24 via the line Wj and the second terminal 24b.
  • the display panel having the pixel portions PL j, i including the transistors 21 and 22 formed by the wet process has been described as an example.
  • the present invention is not limited to this, and the processing is more precise than the wet process.
  • This is also effective for a module including a transistor formed by a silicon-based process that can be used. That is, even when formed by a silicon-based process, if the pixel portion PL j, i is reduced and the transistor size is reduced, the influence of the parasitic capacitance is increased. Even a binary signal “Hi” or “Lo” is used. Input may be difficult.
  • the influence of parasitic capacitance can be offset, and as a result, transistor design specifications are relaxed, resulting in higher display definition, higher memory density, and improved panel yield. Can be planned.
  • Organic semiconductor organic semiconductor layer
  • Display panel active matrix module
  • Correction pulse application circuit correction pulse supply unit
  • Controller Pulse amplitude adjusting means
  • Scanning transistor first transistor
  • Capacitor 24a 1st terminal 24b 2nd terminal
  • CP correction pulse SP scanning pulse
  • Vdata data voltage Wj signal line (correction pulse supply unit)

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Abstract

【課題】容量性メモリセルにおけるトランジスタの数を増加することなく、フィードスルー効果によるデータ電圧の誤差を補正する。 【解決手段】マトリクス状に配置された走査線Ｙｊ及びデータ線Ｘｉの交差位置に多数の画素部ＰＬｊ，ｉを配置し、各画素部ＰＬｊ，ｉは走査トランジスタ２１とキャパシタ２４とをそれぞれ有する表示パネル１１であって、走査パルスＳＰとは逆極性である補正パルスＣＰを、走査パルスＳＰの供給タイミングとほぼ同時タイミングで信号線Ｗｊを介して各画素部ＰＬｊ，ｉのキャパシタ２４に対し供給する。

Description

アクティブマトリクス型モジュール及びその駆動方法
　本発明は、マトリクス状に配置された走査線及びデータ線の交差位置に、トランジスタからなる能動素子を内蔵した多数の容量性メモリセルを配置したアクティブマトリクス型モジュール及びその駆動方法に関する。
　マトリクス状に配置された走査線及びデータ線の交差位置に多数の容量性メモリセルが配置されたアクティブマトリクス型モジュールとしては、例えば液晶や有機ＥＬ（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）等のアクティブマトリクス型表示パネル、電子ペーパ、あるいはメモリ素子等がある。
　例えばアクティブマトリクス型モジュールの１つである有機ＥＬパネルが有する容量性メモリセルは、発光素子である有機ＥＬ素子と、能動素子としてのトランジスタと、容量素子とを有している。上記トランジスタは、走査トランジスタと駆動トランジスタの２つのトランジスタからなり、走査トランジスタのゲート電極は走査線に接続され、ソース電極はデータ線に接続されている。また駆動トランジスタのソース電極は一定の電源電圧を供給する電源線に接続されており、ゲート電極は走査トランジスタのドレイン電極に接続されている。さらに駆動トランジスタのゲート電極とソース電極との間には、上記容量素子が接続されている。そして、発光素子のアノードは駆動トランジスタのドレインに接続され、カソードは接地されている。
　上記構成において、走査線より走査トランジスタのゲート電極に走査パルスが供給されると、走査トランジスタのソース・ドレイン電極間が導通する。これにより、データ線から走査トランジスタのソース・ドレイン電極を介してデータ電圧が供給され、当該データ電圧に応じた電荷が容量素子に蓄積される。この容量素子に蓄積されたデータ電圧が駆動トランジスタのゲート・ソース電極間に供給され、当該データ電圧に応じたドレイン電流が駆動トランジスタのドレイン・ソース電極間を流れて有機ＥＬ素子に供給される。
　ここで、一般にトランジスタのゲート・ソース電極間やゲート・ドレイン電極間には、容量性の寄生素子が形成される。これは、トランジスタにおいてはゲート電極とチャネル電極とがゲート絶縁膜を介して層方向に重なった構成となっており、その重なり部分が容量を形成するからである。この重なり部分の面積は製造プロセスの進歩により小さくなる傾向にあるが、近年注目される印刷プロセスを用いる塗布型の半導体では重なり面積をゼロにすることは困難である。したがって、駆動トランジスタに上記寄生素子が形成された状態で走査パルスを供給すると、パルスオフの瞬間のフィードスルー効果により容量素子に蓄積された電荷が引き抜かれ、データ電圧に誤差が生じてしまうという問題がある。
　従来、このようなフィードスルーを予防する対策として、サイズが駆動トランジスタの半分である補正用のトランジスタを利用してフィードスルーによる電荷の減少を相殺させる手法が提唱されている（例えば、非特許文献１参照）。
藤本　公資、他１名，「ゼロドリフトアンプの開発」，ＯＭＲＯＮ　ＴＥＣＨＮＩＣＳ，オムロン株式会社，２００４年，第４４巻，第１号（通巻１４９号），ｐ．７１－７４
　上記従来技術の手法では、アクティブマトリクス型モジュールが有する全ての容量性メモリセルに対して補正用のトランジスタを追加する必要がある。このため、構造が複雑となることによるアクティブマトリクス型モジュールの歩留まりの低下や、トランジスタが増えることによる開口率の低下を招くおそれがあるという問題があった。
　本発明が解決しようとする課題には、上記した問題が一例として挙げられる。
　上記課題を解決するために、請求項１記載の発明は、マトリクス状に配置された走査線及びデータ線の交差位置に多数の容量性メモリセルが配置されたアクティブマトリクス型モジュールであって、前記容量性メモリセルは、前記走査線に接続されたゲート電極、及び前記データ線に接続されたソース電極を有する第１トランジスタと、一方側の第１端子が前記第１トランジスタのドレイン電極に接続され、前記走査線より前記ゲート電極に走査パルスが供給された際に、前記データ線より前記ソース電極及び前記ドレイン電極を介して供給されるデータ電圧に応じて電荷を蓄積する容量素子と、を有しており、前記走査パルスとは逆極性である補正パルスを、前記走査パルスの供給タイミングに応じたタイミングで前記容量性メモリセルに供給する補正パルス供給部を設けた。
　上記課題を解決するために、請求項１２記載の発明は、走査線に接続されたゲート電極、及びデータ線に接続されたソース電極を有する第１トランジスタと、一方側の第１端子が前記第１トランジスタのドレイン電極に接続され、前記走査線より前記ゲート電極に走査パルスが供給された際に、前記データ線より前記ソース電極及び前記ドレイン電極を介して供給されるデータ電圧に応じて電荷を蓄積する容量素子と、を有する多数の容量性メモリセルを、マトリクス状に配置した前記走査線及び前記データ線の交差位置に配置したアクティブマトリクス型モジュールの駆動方法であって、前記走査線より前記ゲート電極に前記走査パルスを供給する走査パルス供給手順と、前記走査パルスとは逆極性である補正パルスを、前記走査パルスの供給タイミングに応じたタイミングで前記容量性メモリセルに供給する補正パルス供給手順と、を有する。
本実施形態のアクティブマトリクス型表示パネルを用いた表示装置の機能の一例を示すブロック図である。 表示パネルの画素部の回路の一例を示す図である。 ウェットプロセスにより形成された一般的な有機薄膜トランジスタの層構造の一例を表す概念図である。 表示パネルの走査線に供給される走査パルス、及び走査線に対応する信号線に供給される補正パルスの供給タイミングと、駆動トランジスタのゲート電圧との関係を表すタイムチャートである。 比較例としての画素部の回路の一例を示す図である。 比較例としての画素部を備えた表示パネルの走査線に供給される走査パルスの供給タイミングと、駆動トランジスタのゲート電圧との関係を表すタイムチャートである。 表示パネルの走査線に供給される走査パルス、及び走査線に対応する信号線に供給される補正パルスの供給タイミングと、駆動トランジスタのゲート電圧との関係を表すタイムチャートであり、走査パルスと補正パルスのオン・オフタイミングをややずらして図示したものである。 電源線よりキャパシタに補正パルスを供給する変形例における、表示パネルの画素部の回路の一例を示す図である。 電源線より駆動トランジスタに補正パルスを供給する変形例における、表示パネルの画素部の回路の一例を示す図である。 メモリ素子や電子ペーパ、ＬＣＤアクティブマトリクス型表示パネルに適用した場合の画素部の回路の一例を示す図である。
　図１は、本実施形態のアクティブマトリクス型モジュールとしてのアクティブマトリクス型表示パネル１１（以下、単に「表示パネル１１」という）を用いた表示装置１０Ａの機能の一例を示すブロック図である。この表示装置１０Ａは、表示パネル１１と、走査ドライバ１２と、データドライバ１３と、補正パルス印加回路１４と、コントローラ１５と、発光素子駆動電源１６（以下、単に「電源１６」という）とを備えている。
　表示パネル１１は、ｍ×ｎ個（ｍ，ｎは２以上の整数）の画素部からなるアクティブマトリクス型のものであり、各々が平行に配置された複数のデータ線Ｘ１～Ｘｍ（Ｘｉ：ｉ＝１～ｍ）と、複数の走査線Ｙ１～Ｙｎ（Ｙｊ：ｊ＝１～ｎ）と、複数の画素部ＰＬ１，１～ＰＬｎ，ｍとを有している。画素部ＰＬ１，１～ＰＬｎ，ｍ（容量性メモリセル）は、マトリクス状に配置されたデータ線Ｘ１～Ｘｍと走査線Ｙ１～Ｙｎの交差位置に配置され、全て同一の構成を有している。また、画素部ＰＬ１，１～ＰＬｎ，ｍは電源線Ｚに接続されている。電源線Ｚには、電源１６から駆動電圧（正電圧Ｖｄｃ）が供給される。
　さらに、走査線Ｙ１～Ｙｎの各々に対応する信号線Ｗ１～Ｗｎが設けられている。この信号線Ｗ１～Ｗｎは、走査線Ｙ１～Ｙｎと１対１に対応するように当該走査線と平行して同数となるように設けられている。詳細は後述するが、当該信号線Ｗ１～Ｗｎには補正パルス印加回路１４から信号線ごとに所定のタイミングで所定の大きさの補正パルスＣＰが供給される。なお、上記補正パルス印加回路１４と信号線Ｗ１～Ｗｎとが、特許請求の範囲に記載の補正パルス供給部を構成する。
　図２は、表示パネル１１の複数の画素部のうち、データ線Ｘｉ（ｉ＝１，２，・・・，ｍ）及び走査線Ｙｊ（ｊ＝１，２，・・・，ｎ）に対応する画素部ＰＬｊ，ｉの回路の一例を示す図である。画素部ＰＬｊ，ｉは、２つの走査トランジスタ２１（第１トランジスタ）及び駆動トランジスタ２２（第２トランジスタ）と、キャパシタ２４（容量素子）と、発光素子２５とを有している。発光素子２５としては、例えば有機ＥＬ（エレクトロルミネッセンス）素子を採用することができる。またトランジスタ２１，２２としては、例えばＰチャネル有機薄膜トランジスタを採用することができる。なお、有機材料を用いた発光素子、トランジスタに限らず、アモルファス・シリコンその他の半導体をベースとする発光素子、バイポーラトランジスタその他のトランジスタを用いてもよい。
　走査トランジスタ２１のゲート電極は走査線Ｙｊ（ｊ＝１～ｎ）に接続され、ソース電極はデータ線Ｘｉ（ｉ＝１～ｍ）に接続されている。また走査トランジスタ２１のドレイン電極は、駆動トランジスタ２２のゲート電極に接続されている。駆動トランジスタ２２のソース電極は電源線Ｚに接続され、電源１６から駆動電圧Ｖｄｃが供給されている。また駆動トランジスタ２２のゲート電極は、走査トランジスタ２１のドレイン電極に接続されると共に、キャパシタ２４の一方側の第１端子２４ａに接続されている。また駆動トランジスタ２２のドレイン電極は発光素子２５のアノードに接続されている。また発光素子２５のカソードは、接地されている。
　キャパシタ２４は、上記第１端子２４ａが走査トランジスタ２１のドレイン電極に接続され、他方側の第２端子２４ｂは信号線Ｗｊ（ｊ＝１～ｎ）に接続されている。このキャパシタ２４は、走査線Ｙｊ（ｊ＝１～ｎ）より走査トランジスタ２１のゲート電極に走査パルスＳＰが供給された際に、データ線Ｘｉ（ｉ＝１～ｍ）より走査トランジスタ２１のソース電極及びドレイン電極を介して供給されるデータ電圧に応じて電荷を蓄積する。
　補正パルス印加回路１４は、コントローラ１５の制御に基づき、走査パルスＳＰとは逆極性である補正パルスＣＰを、走査パルスＳＰの供給タイミングに応じたタイミングで画素部ＰＬｊ，ｉ、すなわちキャパシタ２４に供給する。次に、この補正パルスＣＰの振幅の算出方法について説明する。
　図３は、印刷等のウェットプロセスにより形成された一般的な有機薄膜トランジスタの層構造の一例を表す概念図である。この有機薄膜トランジスタは、ガラス等の基板１上に、ゲート電極２、ゲート絶縁膜３、ソース電極４及びドレイン電極５、有機半導体６（有機半導体層）の順で積層されて形成されている。このように、ゲート電極２とチャネル電極４，５とがゲート絶縁膜３を介して層方向に重なった構成となっていることから、この重なり部分が容量を形成し、トランジスタのゲート・ソース電極間やゲート・ドレイン電極間には、容量性の寄生素子７が形成される。本実施形態における走査トランジスタ２１及び駆動トランジスタ２２も上記と同様の構造を有している。したがって、走査トランジスタ２１にこの寄生素子が形成された状態で走査パルスＳＰを供給すると、パルスオフの瞬間にキャパシタ２４に蓄積された電荷が引き抜かれるフィードスルーが生じることになる。
　ここで、補正パルスＣＰの振幅をＶＣＰ、走査パルスＳＰの振幅をＶＳＰ、キャパシタ２４の容量をＣＳ、駆動トランジスタ２２のゲートラインから見た全ての容量の総和をＣＡＬＬ、走査トランジスタ２１のゲート電極とチャネル電極との間の寄生容量をＣＳＣＡＮとすると、走査トランジスタ２１がオフになる瞬間に発生するフィードスルー電圧ΔＶ１は次式で表される。
　ΔＶ１＝ＶＳＰ×ＣＳＣＡＮ／（ＣＡＬＬ－ＣＳＣＡＮ）・・・（１）
　また、同じタイミングで補正パルスＣＰのオフにより発生させるフィードスルー電圧ΔＶ２は次式で表される。
　ΔＶ２＝ＶＣＰ×ＣＳ／（ＣＡＬＬ－ＣＳ）・・・（２）
　ΔＶ１とΔＶ２との和が０になればフィードスルーが相殺されるので、
　ΔＶ１＋ΔＶ２＝０・・・（３）
　以上の式（１）～（３）により、
　ＶＣＰ＝－ＶＳＰ×{ＣＳＣＡＮ（ＣＡＬＬ－ＣＳ）}／{ＣＳ（ＣＡＬＬ－ＣＳＣＡＮ）}
となる。ここで、
　{ＣＳＣＡＮ（ＣＡＬＬ－ＣＳ）}／{ＣＳ（ＣＡＬＬ－ＣＳＣＡＮ）}＝ｋとすると、
　ＶＣＰ＝－ｋ×ＶＳＰ（ｋ：係数）
で表される。
　上記係数ｋは、図示しない外部入力手段からの入力に基づき、コントローラ１５（パルス振幅調整手段）により制御される。すなわち、表示パネル１１は補正パルスＣＰの振幅ＶＣＰを外部より調整可能に構成されている。
　次に、走査パルスＳＰと補正パルスＣＰとの供給タイミングの関係について説明する。図４は、表示パネル１１の走査線Ｙｊに供給される走査パルスＳＰ、及び当該走査線Ｙｊに対応する信号線Ｗｊに供給される補正パルスＣＰの供給タイミングと、駆動トランジスタ２２のゲート電圧Ｖｇとの関係を表すタイムチャートである。
　本実施形態では、コントローラ１５が、走査パルスＳＰを論理的に位相反転することにより、走査パルスＳＰとは逆極性である補正パルスＣＰを生成する。そして、補正パルス印加回路１４は、コントローラ１５の制御に基づき、補正パルスＣＰのオン・オフタイミングが走査パルスＳＰのオン・オフタイミングとほぼ同時となるように、補正パルスＣＰを信号線Ｗｊに対して供給する。これにより、図４に示すように、データ書き込み区間Ｔにおいてゲート電圧Ｖｇをデータ電圧Ｖｄａｔａに収束させ、上述したフィードスルー効果による影響を受けないようにすることができる。以下、この詳細内容について比較例を用いつつ説明する。
　図５は、比較例としての画素部ＰＬｊ，ｉ′の回路の一例を示す図である。この画素部ＰＬｊ，ｉ′の回路において、本実施形態のＰＬｊ，ｉの回路と異なる点は、補正パルスＣＰを供給する信号線Ｗ１～Ｗｎが設けられておらず、キャパシタ２４の第２端子２４ｂが電源線Ｚに接続されている点である。これにより、キャパシタ２４の第２端子２４ｂには駆動トランジスタ２２のドレイン電極と共に電源１６から駆動電圧Ｖｄｃが供給されている。この他の構成については、前述したＰＬｊ，ｉと同様である。
　図６は、上記比較例としての画素部ＰＬｊ，ｉ′を備えた表示パネル１１の走査線Ｙｊに供給される走査パルスＳＰの供給タイミングと、駆動トランジスタ２２のゲート電圧Ｖｇとの関係を表すタイムチャートである。
　図６において、走査線Ｙｊに走査ドライバ１２からの走査パルスＳＰが供給されて走査線Ｙｊが選択されると、走査トランジスタ２１が導通し、データドライバ１３からのデータパルスＤＰ（データ電圧Ｖｄａｔａ）が走査トランジスタ２１を介して駆動トランジスタ２２のゲート電極に供給される。このとき、キャパシタ２４の第２端子２４ｂには電圧Ｖｄｃが供給されているので、図６に示すデータ書き込み区間Ｔにおいて、キャパシタ２４には電圧Ｖｄｃ－Ｖｄａｔａに対応する電荷が蓄積され、当該電荷に対応する電圧（以下、「保持電圧」という）が保持される。これにより、ゲート電圧Ｖｇはデータ電圧Ｖｄａｔａに収束する。しかしこの比較例では、走査パルスＳＰがオフになると、当該パルスオフの瞬間の走査トランジスタ２１のゲート・ドレイン電極間に形成された寄生容量に基づくフィードスルー効果によりキャパシタ２４に蓄積された電荷が引き抜かれ、データ電圧Ｖｄａｔａに誤差Ｇｐが生じる結果となる。
　そこで本実施形態では、前述したように走査パルスＳＰと逆極性である補正パルスＣＰを、走査パルスＳＰのオン・オフタイミングとほぼ同時となるように信号線Ｗｊに対して供給する。これによる上記データ電圧Ｖｄａｔａの誤差Ｇｐの補正効果について、図７を用いて説明する。
　図７は、走査パルスＳＰ及び補正パルスＣＰの供給タイミングと、駆動トランジスタ２２のゲート電圧Ｖｇとの関係を表すタイムチャートであり、前述の図４に対応する図であるが、ここではデート電圧Ｖｇを動きを示すために、走査パルスＳＰと補正パルスＣＰのオン・オフタイミングをややずらして図示している。
　図７において、コントローラ１６の制御に基づき、走査線Ｙｊに走査ドライバ１２からの走査パルスＳＰが供給されると、走査トランジスタ２１が導通し、データドライバ１３からのデータパルスＤＰ（データ電圧Ｖｄａｔａ）が走査トランジスタ２１を介して駆動トランジスタ２２のゲート電極に供給される。これにより、ゲート電圧Ｖｇは負方向に変化すると共に、キャパシタ２４には電圧Ｖｄｃ－Ｖｄａｔａに対応する電荷が蓄積されるため、ゲート電圧ＶｇはＶｄａｔａへの収束を開始する（区間ｔ１）。次に、コントローラ１６の制御に基づき、画素部ＰＬｊ，ｉの信号線Ｗｊに補正パルス印加回路１４からの補正パルスＣＰが供給されると、ゲート電圧Ｖｇは正方向に変化する。このとき、キャパシタ２４の第２端子２４ｂには補正パルスＣＰによる補正電圧ＶＣＰが供給され、第１端子２４ａにはデータ電圧Ｖｄａｔａが供給された状態となるので、キャパシタ２４には電圧ＶＣＰ－Ｖｄａｔａに対応する電荷が蓄積される。これにより、ゲート電圧ＶｇはＶｄａｔａへ収束する（区間ｔ２）。
　そして、走査パルスＳＰがオフすると、当該パルスオフの瞬間に走査トランジスタ２１のゲート・ドレイン電極間に形成された寄生容量に基づくフィードスルー効果により、キャパシタ２４に蓄積された電荷が引き抜かれ、ゲート電圧Ｖｇは上述したフィードスルー電圧ΔＶ１だけ正方向に変化する。その後、補正パルスＣＰがオフすると、当該パルスオフによるフィードスルー効果によりキャパシタ２４に対して電荷が補充され、ゲート電圧Ｖｇは当該補正パルスＣＰのオフにより発生するフィードスルー電圧ΔＶ２だけ負方向に変化する。前述したように、これらフィードスルー電圧ΔＶ１とフィードスルー電圧ΔＶ２との和が０となるように補正パルスＣＰの振幅ＶＣＰが設定されているので、フィードスルーは相殺され、ゲート電圧ＶｇはＶｄａｔａとなる。以上のような補正パルスＣＰによるデータ電圧の補正が行われる結果、走査パルスＳＰのオン・オフタイミングと同時となるように補正パルスＣＰを供給すると、前述の図４に示すようなタイムチャートとなる。
　なお、本実施形態のように、必ずしも補正パルスＣＰのオン・オフタイミングと走査パルスＳＰのオン・オフタイミングとを同時とする必要はなく、実際に図７に示すように走査パルスＳＰとずれたタイミングで補正パルスを供給するようにしてもよい。但しこの場合には、補正パルスＳＰのオンタイミングがＣＰのオンタイミングよりも大きく遅れると、データの書き込み時間（上記区間ｔ２に相当）が確保しづらくなるため、オンタイミングの遅れは当該書き込み時間を確保できる範囲内とする必要がある。また、補正パルスＳＰのオフタイミングが走査パルスＳＰのオフタイミングよりも前の場合には、補正後にフィードスルーによるデータ電圧の変動が生じることになるため、補正パルスＳＰのオフタイミングは走査パルスＳＰのオフタイミング以後となるようにする必要がある。さらにこの場合には、補正パルスＳＰのオフタイミングがＣＰのオフタイミングよりも大きく遅れると、その間は誤差を有するデータ電圧となってしまうため、オフタイミングの遅れはなるべく小さい方が好ましい。
　また上記において、コントローラ１５が走査ドライバ１２を制御して走査線Ｙｊを介して走査トランジスタ２１のゲート電極に走査パルスＳＰの供給を行う手順が、特許請求の範囲に記載の走査パルス供給手順に相当し、コントローラ１５が補正パルス印加回路１４を制御して信号線Ｗｊを介してキャパシタ２４に補正パルスＣＰの供給を行う手順が、補正パルス供給手順に相当する。
　以上説明した実施形態によれば、以下の効果を得る。すなわち、本実施形態の表示パネル１１はマトリクス状に配置された走査線Ｙｊ及びデータ線Ｘｉの交差位置に多数の画素部ＰＬｊ，ｉを配置しており、各画素部ＰＬｊ，ｉは走査トランジスタ２１とキャパシタ２４とをそれぞれ有している。走査線Ｙｊより走査トランジスタ２１のゲート電極に走査パルスＳＰが供給されると、走査トランジスタ２１のソース・ドレイン電極間が導通する。これにより、データ線Ｘｉより走査トランジスタ２１のソース・ドレイン電極を介してデータ電圧が供給され、当該データ電圧に応じた電荷がキャパシタ２４に蓄積される。このとき、補正パルス印加回路１４は、走査パルスＳＰとは逆極性である補正パルスＣＰを、走査パルスＳＰの供給タイミングに応じたタイミングで信号線Ｗｊを介して各画素部ＰＬｊ，ｉのキャパシタ２４に対し供給する。これにより、キャパシタ２４に対して電荷を補充し、上記フィードスルー効果によるキャパシタ２４での電荷の減少を抑制することができる。その結果、各画素部ＰＬｊ，ｉにおけるトランジスタの数を増加することなく、フィードスルー効果によるデータ電圧の誤差を補正することができる。したがって、表示パネル１１の歩留まりの低下や開口率の低下を防止することができる。
　上記実施形態の表示パネル１１においては、上述した構成に加えてさらに、画素部ＰＬｊ，ｉが駆動トランジスタ２２を有する構成とする。すなわち、走査線Ｙｊより走査トランジスタ２１のゲート電極に走査パルスＳＰが供給されることによりキャパシタ２４に蓄積されたデータ電圧が、駆動トランジスタ２２のゲート・ソース電極間に供給され、当該データ電圧に応じたドレイン電流が駆動トランジスタ２２のドレイン・ソース電極間を流れて発光素子２５に供給される。このような２トランジスタ構成とすることにより、フィードスルー効果によるデータ電圧の誤差を補正し、歩留まりの低下や開口率の低下を防止することができる表示パネル１１を実現することができる。
　上記実施形態の表示パネル１１においては、上述した構成に加えてさらに、キャパシタ２４が走査トランジスタ２１のドレイン電極に接続された第１端子２４ａとは別に、第２端子２４ｂを有しており、補正パルス印加回路１４は信号線Ｗｊ及び当該第２端子２４ｂを介しキャパシタ２４に対して補正パルスＣＰを供給する。これにより、キャパシタ２４に対して電荷を直接補充することができるので、フィードスルー効果によるキャパシタ２４での電荷の減少を確実に抑制することができる。
　上記実施形態の表示パネル１１においては、上述した構成に加えてさらに、走査線Ｙｊに沿って配置された複数の画素部ＰＬｊ，ｉに係るキャパシタ２４の第２端子２４ｂにそれぞれ接続されると共に、走査線Ｙｊとほぼ平行に配置され、走査線Ｙｊと１対１に対応するように当該走査線Ｙｊと同数設けられた信号線Ｗｊを有している。そして、この信号線Ｗｊよりキャパシタ２４に対し第２端子２４ｂを介して補正パルスＣＰを供給する。これにより、駆動トランジスタ２２の電源系統とは独立して補正パルスＣＰの供給を行うことができる。
　上記実施形態の表示パネル１１においては、上述した構成に加えてさらに、補正パルス印加回路１４が、補正パルスＣＰのオフタイミングが走査パルスＳＰのオフタイミング以後となるように、補正パルスＣＰをキャパシタ２４に対して供給する。すなわち、補正パルスＣＰのオフタイミングが走査パルスＳＰのオフタイミングより前である場合には、補正パルス終了後に走査パルスＳＰがオフとなり、当該パルスオフ時のフィードスルー効果によりデータ電圧に誤差が生じてしまうため、本実施形態のように補正パルスＣＰのオフタイミングが走査パルスＳＰのオフタイミングと同時あるいはその後となるようにすることで、確実にフィードスルー効果によるデータ電圧の誤差を補正することができる。
　上記実施形態の表示パネル１１においては、上述した構成に加えてさらに、補正パルスＣＰは走査パルスＳＰを論理的に位相反転することにより生成されており、補正パルス印加回路１４は、補正パルスＣＰのオン・オフタイミングが走査パルスＳＰのオン・オフタイミングとほぼ同時となるように、補正パルスＣＰをキャパシタ２４に対して供給する。これにより、走査パルスＳＰ及び補正パルスＣＰの両パルスについて同一のロジック信号を元に加工して生成すればよいので、合理的である。また、補正パルスＣＰのオンタイミングが走査パルスＳＰのオンタイミングと同時であることから、走査パルスオン後のキャパシタ２４への充電時間を十分に確保することができると共に、補正パルスＣＰのオフタイミングが走査パルスＳＰのオフタイミングと同時であることから、上述したように確実にフィードスルー効果によるデータ電圧の誤差を補正することができる。
　上記実施形態の表示パネル１１においては、上述した構成に加えてさらに、コントローラ１５により補正パルスＣＰのパルス振幅を調整可能な構成とする。これにより、補正パルスＣＰのパルス振幅を表示パネル１１の外部より適宜の値に調整しつつ、確実にフィードスルー効果によるデータ電圧の誤差を補正することができる。
　上記実施形態の表示パネル１１においては、上述した構成に加えてさらに、走査トランジスタ２１及び駆動トランジスタ２２のゲート電極、ソース電極、及びドレイン電極が、印刷等のウェットプロセスにより形成された構成とする。これにより、ドライプロセスを用いる場合よりも簡便且つ安価に大面積のアクティブマトリクス型モジュールを製造することができる。また、特に印刷プロセスによりトランジスタを製造する場合には、ゲート電極とチャネル電極とがゲート絶縁膜を介して層方向に重ならないようにすることが困難であるため、寄生素子によるフィードスルー効果が生じることになる。よって、フィードスルー効果を低減できる本実施形態の構成の適用対象として好適である。
　上記実施形態の表示パネル１１においては、上述した構成に加えてさらに、走査トランジスタ２１及び駆動トランジスタ２２として、有機半導体６を有する有機薄膜トランジスタを採用する。これにより、シリコン系半導体と比べて柔らかく形成できると共に、低温プロセスによる製造が可能となる。また、印刷プロセスにより形成が可能となるため、大面積のアクティブマトリクス型モジュールを安価に作成することができる。
　なお、本発明は、上記実施形態に限られるものではなく、その趣旨及び技術的思想を逸脱しない範囲内で種々の変形が可能である。以下、そのような変形例を順を追って説明する。
　（１）電源線よりキャパシタに補正パルスを供給する場合
　上記実施形態では、補正パルス供給用の信号線Ｗｊを設け、当該信号線Ｗｊを介してキャパシタ２４に補正パルスＣＰを供給するようにしたが、これに限らず、駆動トランジスタ２２に駆動電圧を供給する電源線Ｚを介して補正パルスＣＰを供給するようにしてもよい。
　図８は、本変形例の画素部ＰＬｊ，ｉの回路の一例を示す図である。この図８に示すように、駆動トランジスタ２２のソース電極及びキャパシタ２４の第２端子２４ｂが電源線Ｚ′に接続されている。そして、補正パルス印加回路１４が電源線Ｚ′を介してキャパシタ２４に補正パルスＣＰを供給する。なお本変形例では、電源１６は不要となる。これにより、キャパシタ２４に電荷を補充し、フィードスルー効果によるキャパシタ２４での電荷の減少を抑制することができる。また、このように駆動トランジスタ２２の電源線Ｚ′を用いて補正パルスＣＰを供給する構成とすることにより、前述した実施形態のように補正パルス供給用の新たな信号線が不要となり、配線数を最小限とすることができる。さらに、キャパシタ２４に対して専用の信号線により補正パルスＣＰを供給する場合に比べ、補正パルスＣＰの振幅ＶＣＰを小さくできる効果もある。
　（２）電源線より駆動トランジスタに補正パルスを供給する場合
　上記変形例（１）では、電源線Ｚ′からキャパシタ２４に対して補正パルスＣＰを供給するようにしたが、これに限らず、電源線Ｚ′から駆動トランジスタ２２に対して補正パルスＣＰを供給するようにしてもよい。
　図９は、本変形例の画素部ＰＬｊ，ｉの回路の一例を示す図である。この図９に示すように、駆動トランジスタ２２のソース電極が電源線Ｚ′に接続されている。また、キャパシタ２４の第２端子２４ｂは、電源１６から電源電圧（正電圧Ｖｄｃ）が供給される電源線Ｚに接続されている。そして本変形例では、補正パルス印加回路１４が電源線Ｚ′を介して駆動トランジスタ２２に補正パルスＣＰを供給する。これにより、駆動トランジスタ２２のゲート・ソース電極間に形成された寄生容量に対して補正パルスＣＰを供給することができる。その結果、当該寄生容量に対して電荷を補充することができるので、フィードスルー効果によるキャパシタ２４での電荷の減少を抑制することができる。
　なお、上記変形例（１）及び（２）においては、以下の点に考慮する必要がある。すなわち、補正パルスＣＰの供給ラインは走査線Ｙｊと平行して当該走査線Ｙｊと同数設けられることになるため、上記変形例（１）及び（２）のように電源線Ｚ′を補正パルスＣＰの供給ラインとする場合には、電源線Ｚ′を走査線Ｙｊと同数設けることになる。このとき、例えばフルカラーパネルの場合、同一の走査線に少なくとも３色の画素部ＰＬｊ，ｉが配置されるのが一般的である。このため、電源線Ｚ′を補正パルスＣＰの供給ラインとする場合には、駆動トランジスタ２２の電源線Ｚ′を各色共通で駆動する等の工夫が必要となる。
　（３）表示パネル以外に適用する場合
　上記実施形態は、アクティブマトリクス型モジュールの一例として有機ＥＬを用いたアクティブマトリクス型表示パネルを説明したが、これに限らず、例えば液晶を用いたＬＣＤアクティブマトリクス型表示パネルに適用してもよい。さらには表示パネルに限らず、例えば電子ペーパやメモリ素子、撮像素子等、高密度な容量性メモリセルを多数有するものであればその他のモジュールにも適用可能である。
　図１０は、メモリ素子や電子ペーパ、ＬＣＤアクティブマトリクス型表示パネルに適用した場合の画素部ＰＬｊ，ｉの回路の一例を示す図である。この図１０に示すように、本変形例の画素部ＰＬｊ，ｉは、１つの走査トランジスタ２１（第１トランジスタ）と、キャパシタ２４（容量素子）とを有している。キャパシタ２４の第２端子２４ｂは信号線Ｗｊ（ｊ＝１～ｎ）に接続されている。そして、前述した実施形態と同様に、補正パルス印加回路１４は、コントローラ１５の制御に基づき、走査パルスＳＰとは逆極性である補正パルスＣＰを、走査パルスＳＰの供給タイミングに応じたタイミングで信号線Ｗｊ及び第２端子２４ｂを介してキャパシタ２４に供給する。これにより、前述した実施形態と同様の効果を得ることができる。
　（４）その他
　上記実施形態は、ウェットプロセスにより形成したトランジスタ２１，２２を備えた画素部ＰＬｊ，ｉを有する表示パネルを一例として説明したが、これに限らず、ウェットプロセスよりも精密な加工が可能なシリコン系プロセスで形成したトランジスタを備えたモジュールに対しても有効である。すなわち、シリコン系プロセスで形成した場合でも、画素部ＰＬｊ，ｉが小さくなりトランジスタのサイズが薄く小さくなると、寄生容量の影響が大きくなり、たとえ「Ｈｉ」か「Ｌｏ」かの２値信号でも入力困難になる場合がある。このようなモジュールに適用することで、寄生容量の影響を相殺することができ、その結果、トランジスタの設計仕様が緩やかとなり、表示の高精細化、メモリの高密度化、パネルの歩留まりの向上を図ることができる。
　６　　　　　　有機半導体（有機半導体層）
　１１　　　　　表示パネル（アクティブマトリクス型モジュール）
　１４　　　　　補正パルス印加回路（補正パルス供給部）
　１５　　　　　コントローラ（パルス振幅調整手段）
　２１　　　　　走査トランジスタ（第１トランジスタ）
　２４　　　　　キャパシタ（容量素子）
　２４ａ　　　　第１端子
　２４ｂ　　　　第２端子
　２５　　　　　発光素子
　ＰＬｊ，ｉ　　　画素部（容量性メモリセル）
　ＣＰ　　　　　補正パルス
　ＳＰ　　　　　走査パルス
　Ｖｄａｔａ　　データ電圧
　Ｗｊ　　　　　信号線（補正パルス供給部）
　Ｘｉ　　　　　データ線
　Ｙｊ　　　　　走査線
　Ｚ′　　　　　電源線

Claims (12)

  1. 　マトリクス状に配置された走査線及びデータ線の交差位置に多数の容量性メモリセルが配置されたアクティブマトリクス型モジュールであって、
    　前記容量性メモリセルは、
    　前記走査線に接続されたゲート電極、及び前記データ線に接続されたソース電極を有する第１トランジスタと、
    　一方側の第１端子が前記第１トランジスタのドレイン電極に接続され、前記走査線より前記ゲート電極に走査パルスが供給された際に、前記データ線より前記ソース電極及び前記ドレイン電極を介して供給されるデータ電圧に応じて電荷を蓄積する容量素子と、を有しており、
    　前記走査パルスとは逆極性である補正パルスを、前記走査パルスの供給タイミングに応じたタイミングで前記容量性メモリセルに供給する補正パルス供給部を設けた
    ことを特徴とするアクティブマトリクス型モジュール。
  2. 　請求項１記載のアクティブマトリクス型モジュールにおいて、
    　前記容量性メモリセルは、
    　前記第１トランジスタのドレイン電極に接続されると共に、前記容量素子の前記第１端子に接続されたゲート電極を有する第２トランジスタと、
    　前記第２トランジスタのドレイン電極にアノードが接続された発光素子と、を有している
    ことを特徴とするアクティブマトリクス型モジュール。
  3. 　請求項１又は請求項２記載のアクティブマトリクス型モジュールにおいて、
    　前記容量素子は、
    　他方側の第２端子を有しており、
    　前記補正パルス供給部は、
    　前記第２端子を介し前記容量素子に対して前記補正パルスを供給する
    ことを特徴とするアクティブマトリクス型モジュール。
  4. 　請求項３記載のアクティブマトリクス型モジュールにおいて、
    　前記補正パルス供給部は、
    　前記走査線に沿って配置された複数の前記容量性メモリセルに係る前記容量素子の前記第２端子に接続されると共に、前記走査線とほぼ平行に配置され、前記走査線と１対１に対応するように当該走査線と同数設けられた信号線を有している
    ことを特徴とするアクティブマトリクス型モジュール。
  5. 　請求項２又は請求項３記載のアクティブマトリクス型モジュールにおいて、
    　前記補正パルス供給部は、
    　前記第２トランジスタのソース電極に接続された電源線を有しており、
    　当該電源線を介し、前記容量素子または前記第２トランジスタに対して前記補正パルスを供給する
    ことを特徴とするアクティブマトリクス型モジュール。
  6. 　請求項１乃至請求項５のいずれかに記載のアクティブマトリクス型モジュールにおいて、
    　前記補正パルス供給部は、
    　前記補正パルスのオフタイミングが、前記走査パルスのオフタイミング以後となるように、前記補正パルスを前記容量素子に対して供給する
    ことを特徴とするアクティブマトリクス型モジュール。
  7. 　請求項１乃至請求項６のいずれかに記載のアクティブマトリクス型モジュールにおいて、
    　前記補正パルスは、前記走査パルスを論理的に位相反転することにより生成されており、
    　前記補正パルス供給部は、
    　前記補正パルスのオン・オフタイミングが、前記走査パルスのオン・オフタイミングと同時となるように、前記補正パルスを前記容量素子に対して供給する
    ことを特徴とするアクティブマトリクス型モジュール。
  8. 　請求項１乃至請求項７のいずれかに記載のアクティブマトリクス型モジュールにおいて、
    　前記補正パルスの振幅を調整可能なパルス振幅調整手段を有する
    ことを特徴とするアクティブマトリクス型モジュール。
  9. 　請求項１乃至請求項８のいずれかに記載のアクティブマトリクス型モジュールにおいて、
    　前記第１トランジスタ及び前記第２トランジスタの前記ゲート電極、前記ソース電極、及び前記ドレイン電極は、ウェットプロセスにより形成されている
    ことを特徴とするアクティブマトリクス型モジュール。
  10. 　請求項１乃至請求項９のいずれかに記載のアクティブマトリクス型モジュールにおいて、
    　前記第１トランジスタ及び前記第２トランジスタは、有機半導体層を有する有機薄膜トランジスタである
    ことを特徴とするアクティブマトリクス型モジュール。
  11. 　請求項１乃至請求項１０のいずれかに記載のアクティブマトリクス型モジュールにおいて、
    　アクティブマトリクス型表示パネルである
    ことを特徴とするアクティブマトリクス型モジュール。
  12. 　走査線に接続されたゲート電極、及びデータ線に接続されたソース電極を有する第１トランジスタと、一方側の第１端子が前記第１トランジスタのドレイン電極に接続され、前記走査線より前記ゲート電極に走査パルスが供給された際に、前記データ線より前記ソース電極及び前記ドレイン電極を介して供給されるデータ電圧に応じて電荷を蓄積する容量素子と、を有する多数の容量性メモリセルを、マトリクス状に配置した前記走査線及び前記データ線の交差位置に配置したアクティブマトリクス型モジュールの駆動方法であって、
    　前記走査線より前記ゲート電極に前記走査パルスを供給する走査パルス供給手順と、
    　前記走査パルスとは逆極性である補正パルスを、前記走査パルスの供給タイミングに応じたタイミングで前記容量性メモリセルに供給する補正パルス供給手順と、を有する
    ことを特徴とするアクティブマトリクス型モジュールの駆動方法。
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