JPWO2011058647A1 - アクティブマトリクス型モジュール及びその駆動方法 - Google Patents
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Abstract
【課題】容量性メモリセルにおけるトランジスタの数を増加することなく、フィードスルー効果によるデータ電圧の誤差を補正する。【解決手段】マトリクス状に配置された走査線Ｙｊ及びデータ線Ｘｉの交差位置に多数の画素部ＰＬｊ，ｉを配置し、各画素部ＰＬｊ，ｉは走査トランジスタ２１とキャパシタ２４とをそれぞれ有する表示パネル１１であって、走査パルスＳＰとは逆極性である補正パルスＣＰを、走査パルスＳＰの供給タイミングとほぼ同時タイミングで信号線Ｗｊを介して各画素部ＰＬｊ，ｉのキャパシタ２４に対し供給する。
Description
本発明は、マトリクス状に配置された走査線及びデータ線の交差位置に、トランジスタからなる能動素子を内蔵した多数の容量性メモリセルを配置したアクティブマトリクス型モジュール及びその駆動方法に関する。
マトリクス状に配置された走査線及びデータ線の交差位置に多数の容量性メモリセルが配置されたアクティブマトリクス型モジュールとしては、例えば液晶や有機ＥＬ（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）等のアクティブマトリクス型表示パネル、電子ペーパ、あるいはメモリ素子等がある。
例えばアクティブマトリクス型モジュールの１つである有機ＥＬパネルが有する容量性メモリセルは、発光素子である有機ＥＬ素子と、能動素子としてのトランジスタと、容量素子とを有している。上記トランジスタは、走査トランジスタと駆動トランジスタの２つのトランジスタからなり、走査トランジスタのゲート電極は走査線に接続され、ソース電極はデータ線に接続されている。また駆動トランジスタのソース電極は一定の電源電圧を供給する電源線に接続されており、ゲート電極は走査トランジスタのドレイン電極に接続されている。さらに駆動トランジスタのゲート電極とソース電極との間には、上記容量素子が接続されている。そして、発光素子のアノードは駆動トランジスタのドレインに接続され、カソードは接地されている。
上記構成において、走査線より走査トランジスタのゲート電極に走査パルスが供給されると、走査トランジスタのソース・ドレイン電極間が導通する。これにより、データ線から走査トランジスタのソース・ドレイン電極を介してデータ電圧が供給され、当該データ電圧に応じた電荷が容量素子に蓄積される。この容量素子に蓄積されたデータ電圧が駆動トランジスタのゲート・ソース電極間に供給され、当該データ電圧に応じたドレイン電流が駆動トランジスタのドレイン・ソース電極間を流れて有機ＥＬ素子に供給される。
ここで、一般にトランジスタのゲート・ソース電極間やゲート・ドレイン電極間には、容量性の寄生素子が形成される。これは、トランジスタにおいてはゲート電極とチャネル電極とがゲート絶縁膜を介して層方向に重なった構成となっており、その重なり部分が容量を形成するからである。この重なり部分の面積は製造プロセスの進歩により小さくなる傾向にあるが、近年注目される印刷プロセスを用いる塗布型の半導体では重なり面積をゼロにすることは困難である。したがって、駆動トランジスタに上記寄生素子が形成された状態で走査パルスを供給すると、パルスオフの瞬間のフィードスルー効果により容量素子に蓄積された電荷が引き抜かれ、データ電圧に誤差が生じてしまうという問題がある。
従来、このようなフィードスルーを予防する対策として、サイズが駆動トランジスタの半分である補正用のトランジスタを利用してフィードスルーによる電荷の減少を相殺させる手法が提唱されている（例えば、非特許文献１参照）。
藤本 公資、他１名，「ゼロドリフトアンプの開発」，ＯＭＲＯＮ ＴＥＣＨＮＩＣＳ，オムロン株式会社，２００４年，第４４巻，第１号（通巻１４９号），ｐ．７１−７４
上記従来技術の手法では、アクティブマトリクス型モジュールが有する全ての容量性メモリセルに対して補正用のトランジスタを追加する必要がある。このため、構造が複雑となることによるアクティブマトリクス型モジュールの歩留まりの低下や、トランジスタが増えることによる開口率の低下を招くおそれがあるという問題があった。
本発明が解決しようとする課題には、上記した問題が一例として挙げられる。
上記課題を解決するために、請求項１記載の発明は、マトリクス状に配置された走査線及びデータ線の交差位置に多数の容量性メモリセルが配置されたアクティブマトリクス型モジュールであって、前記容量性メモリセルは、前記走査線に接続されたゲート電極、及び前記データ線に接続されたソース電極を有する第１トランジスタと、一方側の第１端子が前記第１トランジスタのドレイン電極に接続され、前記走査線より前記ゲート電極に走査パルスが供給された際に、前記データ線より前記ソース電極及び前記ドレイン電極を介して供給されるデータ電圧に応じて電荷を蓄積する容量素子と、を有しており、前記走査パルスとは逆極性である補正パルスを、前記走査パルスの供給タイミングに応じたタイミングで前記容量性メモリセルに供給する補正パルス供給部を設けた。
上記課題を解決するために、請求項１２記載の発明は、走査線に接続されたゲート電極、及びデータ線に接続されたソース電極を有する第１トランジスタと、一方側の第１端子が前記第１トランジスタのドレイン電極に接続され、前記走査線より前記ゲート電極に走査パルスが供給された際に、前記データ線より前記ソース電極及び前記ドレイン電極を介して供給されるデータ電圧に応じて電荷を蓄積する容量素子と、を有する多数の容量性メモリセルを、マトリクス状に配置した前記走査線及び前記データ線の交差位置に配置したアクティブマトリクス型モジュールの駆動方法であって、前記走査線より前記ゲート電極に前記走査パルスを供給する走査パルス供給手順と、前記走査パルスとは逆極性である補正パルスを、前記走査パルスの供給タイミングに応じたタイミングで前記容量性メモリセルに供給する補正パルス供給手順と、を有する。
図１は、本実施形態のアクティブマトリクス型モジュールとしてのアクティブマトリクス型表示パネル１１（以下、単に「表示パネル１１」という）を用いた表示装置１０Ａの機能の一例を示すブロック図である。この表示装置１０Ａは、表示パネル１１と、走査ドライバ１２と、データドライバ１３と、補正パルス印加回路１４と、コントローラ１５と、発光素子駆動電源１６（以下、単に「電源１６」という）とを備えている。
表示パネル１１は、ｍ×ｎ個（ｍ，ｎは２以上の整数）の画素部からなるアクティブマトリクス型のものであり、各々が平行に配置された複数のデータ線Ｘ１〜Ｘｍ（Ｘｉ：ｉ＝１〜ｍ）と、複数の走査線Ｙ１〜Ｙｎ（Ｙｊ：ｊ＝１〜ｎ）と、複数の画素部ＰＬ１，１〜ＰＬｎ，ｍとを有している。画素部ＰＬ１，１〜ＰＬｎ，ｍ（容量性メモリセル）は、マトリクス状に配置されたデータ線Ｘ１〜Ｘｍと走査線Ｙ１〜Ｙｎの交差位置に配置され、全て同一の構成を有している。また、画素部ＰＬ１，１〜ＰＬｎ，ｍは電源線Ｚに接続されている。電源線Ｚには、電源１６から駆動電圧（正電圧Ｖｄｃ）が供給される。
さらに、走査線Ｙ１〜Ｙｎの各々に対応する信号線Ｗ１〜Ｗｎが設けられている。この信号線Ｗ１〜Ｗｎは、走査線Ｙ１〜Ｙｎと１対１に対応するように当該走査線と平行して同数となるように設けられている。詳細は後述するが、当該信号線Ｗ１〜Ｗｎには補正パルス印加回路１４から信号線ごとに所定のタイミングで所定の大きさの補正パルスＣＰが供給される。なお、上記補正パルス印加回路１４と信号線Ｗ１〜Ｗｎとが、特許請求の範囲に記載の補正パルス供給部を構成する。
図２は、表示パネル１１の複数の画素部のうち、データ線Ｘｉ（ｉ＝１，２，・・・，ｍ）及び走査線Ｙｊ（ｊ＝１，２，・・・，ｎ）に対応する画素部ＰＬｊ，ｉの回路の一例を示す図である。画素部ＰＬｊ，ｉは、２つの走査トランジスタ２１（第１トランジスタ）及び駆動トランジスタ２２（第２トランジスタ）と、キャパシタ２４（容量素子）と、発光素子２５とを有している。発光素子２５としては、例えば有機ＥＬ（エレクトロルミネッセンス）素子を採用することができる。またトランジスタ２１，２２としては、例えばＰチャネル有機薄膜トランジスタを採用することができる。なお、有機材料を用いた発光素子、トランジスタに限らず、アモルファス・シリコンその他の半導体をベースとする発光素子、バイポーラトランジスタその他のトランジスタを用いてもよい。
走査トランジスタ２１のゲート電極は走査線Ｙｊ（ｊ＝１〜ｎ）に接続され、ソース電極はデータ線Ｘｉ（ｉ＝１〜ｍ）に接続されている。また走査トランジスタ２１のドレイン電極は、駆動トランジスタ２２のゲート電極に接続されている。駆動トランジスタ２２のソース電極は電源線Ｚに接続され、電源１６から駆動電圧Ｖｄｃが供給されている。また駆動トランジスタ２２のゲート電極は、走査トランジスタ２１のドレイン電極に接続されると共に、キャパシタ２４の一方側の第１端子２４ａに接続されている。また駆動トランジスタ２２のドレイン電極は発光素子２５のアノードに接続されている。また発光素子２５のカソードは、接地されている。
キャパシタ２４は、上記第１端子２４ａが走査トランジスタ２１のドレイン電極に接続され、他方側の第２端子２４ｂは信号線Ｗｊ（ｊ＝１〜ｎ）に接続されている。このキャパシタ２４は、走査線Ｙｊ（ｊ＝１〜ｎ）より走査トランジスタ２１のゲート電極に走査パルスＳＰが供給された際に、データ線Ｘｉ（ｉ＝１〜ｍ）より走査トランジスタ２１のソース電極及びドレイン電極を介して供給されるデータ電圧に応じて電荷を蓄積する。
補正パルス印加回路１４は、コントローラ１５の制御に基づき、走査パルスＳＰとは逆極性である補正パルスＣＰを、走査パルスＳＰの供給タイミングに応じたタイミングで画素部ＰＬｊ，ｉ、すなわちキャパシタ２４に供給する。次に、この補正パルスＣＰの振幅の算出方法について説明する。
図３は、印刷等のウェットプロセスにより形成された一般的な有機薄膜トランジスタの層構造の一例を表す概念図である。この有機薄膜トランジスタは、ガラス等の基板１上に、ゲート電極２、ゲート絶縁膜３、ソース電極４及びドレイン電極５、有機半導体６（有機半導体層）の順で積層されて形成されている。このように、ゲート電極２とチャネル電極４，５とがゲート絶縁膜３を介して層方向に重なった構成となっていることから、この重なり部分が容量を形成し、トランジスタのゲート・ソース電極間やゲート・ドレイン電極間には、容量性の寄生素子７が形成される。本実施形態における走査トランジスタ２１及び駆動トランジスタ２２も上記と同様の構造を有している。したがって、走査トランジスタ２１にこの寄生素子が形成された状態で走査パルスＳＰを供給すると、パルスオフの瞬間にキャパシタ２４に蓄積された電荷が引き抜かれるフィードスルーが生じることになる。
ここで、補正パルスＣＰの振幅をＶＣＰ、走査パルスＳＰの振幅をＶＳＰ、キャパシタ２４の容量をＣＳ、駆動トランジスタ２２のゲートラインから見た全ての容量の総和をＣＡＬＬ、走査トランジスタ２１のゲート電極とチャネル電極との間の寄生容量をＣＳＣＡＮとすると、走査トランジスタ２１がオフになる瞬間に発生するフィードスルー電圧ΔＶ１は次式で表される。
ΔＶ１＝ＶＳＰ×ＣＳＣＡＮ／（ＣＡＬＬ−ＣＳＣＡＮ）・・・（１）
また、同じタイミングで補正パルスＣＰのオフにより発生させるフィードスルー電圧ΔＶ２は次式で表される。
ΔＶ２＝ＶＣＰ×ＣＳ／（ＣＡＬＬ−ＣＳ）・・・（２）
ΔＶ１とΔＶ２との和が０になればフィードスルーが相殺されるので、
ΔＶ１＋ΔＶ２＝０・・・（３）
以上の式（１）〜（３）により、
ＶＣＰ＝−ＶＳＰ×{ＣＳＣＡＮ（ＣＡＬＬ−ＣＳ）}／{ＣＳ（ＣＡＬＬ−ＣＳＣＡＮ）}
となる。ここで、
{ＣＳＣＡＮ（ＣＡＬＬ−ＣＳ）}／{ＣＳ（ＣＡＬＬ−ＣＳＣＡＮ）}＝ｋとすると、
ＶＣＰ＝−ｋ×ＶＳＰ（ｋ：係数）
で表される。
ΔＶ１＝ＶＳＰ×ＣＳＣＡＮ／（ＣＡＬＬ−ＣＳＣＡＮ）・・・（１）
また、同じタイミングで補正パルスＣＰのオフにより発生させるフィードスルー電圧ΔＶ２は次式で表される。
ΔＶ２＝ＶＣＰ×ＣＳ／（ＣＡＬＬ−ＣＳ）・・・（２）
ΔＶ１とΔＶ２との和が０になればフィードスルーが相殺されるので、
ΔＶ１＋ΔＶ２＝０・・・（３）
以上の式（１）〜（３）により、
ＶＣＰ＝−ＶＳＰ×{ＣＳＣＡＮ（ＣＡＬＬ−ＣＳ）}／{ＣＳ（ＣＡＬＬ−ＣＳＣＡＮ）}
となる。ここで、
{ＣＳＣＡＮ（ＣＡＬＬ−ＣＳ）}／{ＣＳ（ＣＡＬＬ−ＣＳＣＡＮ）}＝ｋとすると、
ＶＣＰ＝−ｋ×ＶＳＰ（ｋ：係数）
で表される。
上記係数ｋは、図示しない外部入力手段からの入力に基づき、コントローラ１５（パルス振幅調整手段）により制御される。すなわち、表示パネル１１は補正パルスＣＰの振幅ＶＣＰを外部より調整可能に構成されている。
次に、走査パルスＳＰと補正パルスＣＰとの供給タイミングの関係について説明する。図４は、表示パネル１１の走査線Ｙｊに供給される走査パルスＳＰ、及び当該走査線Ｙｊに対応する信号線Ｗｊに供給される補正パルスＣＰの供給タイミングと、駆動トランジスタ２２のゲート電圧Ｖｇとの関係を表すタイムチャートである。
本実施形態では、コントローラ１５が、走査パルスＳＰを論理的に位相反転することにより、走査パルスＳＰとは逆極性である補正パルスＣＰを生成する。そして、補正パルス印加回路１４は、コントローラ１５の制御に基づき、補正パルスＣＰのオン・オフタイミングが走査パルスＳＰのオン・オフタイミングとほぼ同時となるように、補正パルスＣＰを信号線Ｗｊに対して供給する。これにより、図４に示すように、データ書き込み区間Ｔにおいてゲート電圧Ｖｇをデータ電圧Ｖｄａｔａに収束させ、上述したフィードスルー効果による影響を受けないようにすることができる。以下、この詳細内容について比較例を用いつつ説明する。
図５は、比較例としての画素部ＰＬｊ，ｉ′の回路の一例を示す図である。この画素部ＰＬｊ，ｉ′の回路において、本実施形態のＰＬｊ，ｉの回路と異なる点は、補正パルスＣＰを供給する信号線Ｗ１〜Ｗｎが設けられておらず、キャパシタ２４の第２端子２４ｂが電源線Ｚに接続されている点である。これにより、キャパシタ２４の第２端子２４ｂには駆動トランジスタ２２のドレイン電極と共に電源１６から駆動電圧Ｖｄｃが供給されている。この他の構成については、前述したＰＬｊ，ｉと同様である。
図６は、上記比較例としての画素部ＰＬｊ，ｉ′を備えた表示パネル１１の走査線Ｙｊに供給される走査パルスＳＰの供給タイミングと、駆動トランジスタ２２のゲート電圧Ｖｇとの関係を表すタイムチャートである。
図６において、走査線Ｙｊに走査ドライバ１２からの走査パルスＳＰが供給されて走査線Ｙｊが選択されると、走査トランジスタ２１が導通し、データドライバ１３からのデータパルスＤＰ（データ電圧Ｖｄａｔａ）が走査トランジスタ２１を介して駆動トランジスタ２２のゲート電極に供給される。このとき、キャパシタ２４の第２端子２４ｂには電圧Ｖｄｃが供給されているので、図６に示すデータ書き込み区間Ｔにおいて、キャパシタ２４には電圧Ｖｄｃ−Ｖｄａｔａに対応する電荷が蓄積され、当該電荷に対応する電圧（以下、「保持電圧」という）が保持される。これにより、ゲート電圧Ｖｇはデータ電圧Ｖｄａｔａに収束する。しかしこの比較例では、走査パルスＳＰがオフになると、当該パルスオフの瞬間の走査トランジスタ２１のゲート・ドレイン電極間に形成された寄生容量に基づくフィードスルー効果によりキャパシタ２４に蓄積された電荷が引き抜かれ、データ電圧Ｖｄａｔａに誤差Ｇｐが生じる結果となる。
そこで本実施形態では、前述したように走査パルスＳＰと逆極性である補正パルスＣＰを、走査パルスＳＰのオン・オフタイミングとほぼ同時となるように信号線Ｗｊに対して供給する。これによる上記データ電圧Ｖｄａｔａの誤差Ｇｐの補正効果について、図７を用いて説明する。
図７は、走査パルスＳＰ及び補正パルスＣＰの供給タイミングと、駆動トランジスタ２２のゲート電圧Ｖｇとの関係を表すタイムチャートであり、前述の図４に対応する図であるが、ここではデート電圧Ｖｇを動きを示すために、走査パルスＳＰと補正パルスＣＰのオン・オフタイミングをややずらして図示している。
図７において、コントローラ１６の制御に基づき、走査線Ｙｊに走査ドライバ１２からの走査パルスＳＰが供給されると、走査トランジスタ２１が導通し、データドライバ１３からのデータパルスＤＰ（データ電圧Ｖｄａｔａ）が走査トランジスタ２１を介して駆動トランジスタ２２のゲート電極に供給される。これにより、ゲート電圧Ｖｇは負方向に変化すると共に、キャパシタ２４には電圧Ｖｄｃ−Ｖｄａｔａに対応する電荷が蓄積されるため、ゲート電圧ＶｇはＶｄａｔａへの収束を開始する（区間ｔ１）。次に、コントローラ１６の制御に基づき、画素部ＰＬｊ，ｉの信号線Ｗｊに補正パルス印加回路１４からの補正パルスＣＰが供給されると、ゲート電圧Ｖｇは正方向に変化する。このとき、キャパシタ２４の第２端子２４ｂには補正パルスＣＰによる補正電圧ＶＣＰが供給され、第１端子２４ａにはデータ電圧Ｖｄａｔａが供給された状態となるので、キャパシタ２４には電圧ＶＣＰ−Ｖｄａｔａに対応する電荷が蓄積される。これにより、ゲート電圧ＶｇはＶｄａｔａへ収束する（区間ｔ２）。
そして、走査パルスＳＰがオフすると、当該パルスオフの瞬間に走査トランジスタ２１のゲート・ドレイン電極間に形成された寄生容量に基づくフィードスルー効果により、キャパシタ２４に蓄積された電荷が引き抜かれ、ゲート電圧Ｖｇは上述したフィードスルー電圧ΔＶ１だけ正方向に変化する。その後、補正パルスＣＰがオフすると、当該パルスオフによるフィードスルー効果によりキャパシタ２４に対して電荷が補充され、ゲート電圧Ｖｇは当該補正パルスＣＰのオフにより発生するフィードスルー電圧ΔＶ２だけ負方向に変化する。前述したように、これらフィードスルー電圧ΔＶ１とフィードスルー電圧ΔＶ２との和が０となるように補正パルスＣＰの振幅ＶＣＰが設定されているので、フィードスルーは相殺され、ゲート電圧ＶｇはＶｄａｔａとなる。以上のような補正パルスＣＰによるデータ電圧の補正が行われる結果、走査パルスＳＰのオン・オフタイミングと同時となるように補正パルスＣＰを供給すると、前述の図４に示すようなタイムチャートとなる。
なお、本実施形態のように、必ずしも補正パルスＣＰのオン・オフタイミングと走査パルスＳＰのオン・オフタイミングとを同時とする必要はなく、実際に図７に示すように走査パルスＳＰとずれたタイミングで補正パルスを供給するようにしてもよい。但しこの場合には、補正パルスＳＰのオンタイミングがＣＰのオンタイミングよりも大きく遅れると、データの書き込み時間（上記区間ｔ２に相当）が確保しづらくなるため、オンタイミングの遅れは当該書き込み時間を確保できる範囲内とする必要がある。また、補正パルスＳＰのオフタイミングが走査パルスＳＰのオフタイミングよりも前の場合には、補正後にフィードスルーによるデータ電圧の変動が生じることになるため、補正パルスＳＰのオフタイミングは走査パルスＳＰのオフタイミング以後となるようにする必要がある。さらにこの場合には、補正パルスＳＰのオフタイミングがＣＰのオフタイミングよりも大きく遅れると、その間は誤差を有するデータ電圧となってしまうため、オフタイミングの遅れはなるべく小さい方が好ましい。
また上記において、コントローラ１５が走査ドライバ１２を制御して走査線Ｙｊを介して走査トランジスタ２１のゲート電極に走査パルスＳＰの供給を行う手順が、特許請求の範囲に記載の走査パルス供給手順に相当し、コントローラ１５が補正パルス印加回路１４を制御して信号線Ｗｊを介してキャパシタ２４に補正パルスＣＰの供給を行う手順が、補正パルス供給手順に相当する。
以上説明した実施形態によれば、以下の効果を得る。すなわち、本実施形態の表示パネル１１はマトリクス状に配置された走査線Ｙｊ及びデータ線Ｘｉの交差位置に多数の画素部ＰＬｊ，ｉを配置しており、各画素部ＰＬｊ，ｉは走査トランジスタ２１とキャパシタ２４とをそれぞれ有している。走査線Ｙｊより走査トランジスタ２１のゲート電極に走査パルスＳＰが供給されると、走査トランジスタ２１のソース・ドレイン電極間が導通する。これにより、データ線Ｘｉより走査トランジスタ２１のソース・ドレイン電極を介してデータ電圧が供給され、当該データ電圧に応じた電荷がキャパシタ２４に蓄積される。このとき、補正パルス印加回路１４は、走査パルスＳＰとは逆極性である補正パルスＣＰを、走査パルスＳＰの供給タイミングに応じたタイミングで信号線Ｗｊを介して各画素部ＰＬｊ，ｉのキャパシタ２４に対し供給する。これにより、キャパシタ２４に対して電荷を補充し、上記フィードスルー効果によるキャパシタ２４での電荷の減少を抑制することができる。その結果、各画素部ＰＬｊ，ｉにおけるトランジスタの数を増加することなく、フィードスルー効果によるデータ電圧の誤差を補正することができる。したがって、表示パネル１１の歩留まりの低下や開口率の低下を防止することができる。
上記実施形態の表示パネル１１においては、上述した構成に加えてさらに、画素部ＰＬｊ，ｉが駆動トランジスタ２２を有する構成とする。すなわち、走査線Ｙｊより走査トランジスタ２１のゲート電極に走査パルスＳＰが供給されることによりキャパシタ２４に蓄積されたデータ電圧が、駆動トランジスタ２２のゲート・ソース電極間に供給され、当該データ電圧に応じたドレイン電流が駆動トランジスタ２２のドレイン・ソース電極間を流れて発光素子２５に供給される。このような２トランジスタ構成とすることにより、フィードスルー効果によるデータ電圧の誤差を補正し、歩留まりの低下や開口率の低下を防止することができる表示パネル１１を実現することができる。
上記実施形態の表示パネル１１においては、上述した構成に加えてさらに、キャパシタ２４が走査トランジスタ２１のドレイン電極に接続された第１端子２４ａとは別に、第２端子２４ｂを有しており、補正パルス印加回路１４は信号線Ｗｊ及び当該第２端子２４ｂを介しキャパシタ２４に対して補正パルスＣＰを供給する。これにより、キャパシタ２４に対して電荷を直接補充することができるので、フィードスルー効果によるキャパシタ２４での電荷の減少を確実に抑制することができる。
上記実施形態の表示パネル１１においては、上述した構成に加えてさらに、走査線Ｙｊに沿って配置された複数の画素部ＰＬｊ，ｉに係るキャパシタ２４の第２端子２４ｂにそれぞれ接続されると共に、走査線Ｙｊとほぼ平行に配置され、走査線Ｙｊと１対１に対応するように当該走査線Ｙｊと同数設けられた信号線Ｗｊを有している。そして、この信号線Ｗｊよりキャパシタ２４に対し第２端子２４ｂを介して補正パルスＣＰを供給する。これにより、駆動トランジスタ２２の電源系統とは独立して補正パルスＣＰの供給を行うことができる。
上記実施形態の表示パネル１１においては、上述した構成に加えてさらに、補正パルス印加回路１４が、補正パルスＣＰのオフタイミングが走査パルスＳＰのオフタイミング以後となるように、補正パルスＣＰをキャパシタ２４に対して供給する。すなわち、補正パルスＣＰのオフタイミングが走査パルスＳＰのオフタイミングより前である場合には、補正パルス終了後に走査パルスＳＰがオフとなり、当該パルスオフ時のフィードスルー効果によりデータ電圧に誤差が生じてしまうため、本実施形態のように補正パルスＣＰのオフタイミングが走査パルスＳＰのオフタイミングと同時あるいはその後となるようにすることで、確実にフィードスルー効果によるデータ電圧の誤差を補正することができる。
上記実施形態の表示パネル１１においては、上述した構成に加えてさらに、補正パルスＣＰは走査パルスＳＰを論理的に位相反転することにより生成されており、補正パルス印加回路１４は、補正パルスＣＰのオン・オフタイミングが走査パルスＳＰのオン・オフタイミングとほぼ同時となるように、補正パルスＣＰをキャパシタ２４に対して供給する。これにより、走査パルスＳＰ及び補正パルスＣＰの両パルスについて同一のロジック信号を元に加工して生成すればよいので、合理的である。また、補正パルスＣＰのオンタイミングが走査パルスＳＰのオンタイミングと同時であることから、走査パルスオン後のキャパシタ２４への充電時間を十分に確保することができると共に、補正パルスＣＰのオフタイミングが走査パルスＳＰのオフタイミングと同時であることから、上述したように確実にフィードスルー効果によるデータ電圧の誤差を補正することができる。
上記実施形態の表示パネル１１においては、上述した構成に加えてさらに、コントローラ１５により補正パルスＣＰのパルス振幅を調整可能な構成とする。これにより、補正パルスＣＰのパルス振幅を表示パネル１１の外部より適宜の値に調整しつつ、確実にフィードスルー効果によるデータ電圧の誤差を補正することができる。
上記実施形態の表示パネル１１においては、上述した構成に加えてさらに、走査トランジスタ２１及び駆動トランジスタ２２のゲート電極、ソース電極、及びドレイン電極が、印刷等のウェットプロセスにより形成された構成とする。これにより、ドライプロセスを用いる場合よりも簡便且つ安価に大面積のアクティブマトリクス型モジュールを製造することができる。また、特に印刷プロセスによりトランジスタを製造する場合には、ゲート電極とチャネル電極とがゲート絶縁膜を介して層方向に重ならないようにすることが困難であるため、寄生素子によるフィードスルー効果が生じることになる。よって、フィードスルー効果を低減できる本実施形態の構成の適用対象として好適である。
上記実施形態の表示パネル１１においては、上述した構成に加えてさらに、走査トランジスタ２１及び駆動トランジスタ２２として、有機半導体６を有する有機薄膜トランジスタを採用する。これにより、シリコン系半導体と比べて柔らかく形成できると共に、低温プロセスによる製造が可能となる。また、印刷プロセスにより形成が可能となるため、大面積のアクティブマトリクス型モジュールを安価に作成することができる。
なお、本発明は、上記実施形態に限られるものではなく、その趣旨及び技術的思想を逸脱しない範囲内で種々の変形が可能である。以下、そのような変形例を順を追って説明する。
（１）電源線よりキャパシタに補正パルスを供給する場合
上記実施形態では、補正パルス供給用の信号線Ｗｊを設け、当該信号線Ｗｊを介してキャパシタ２４に補正パルスＣＰを供給するようにしたが、これに限らず、駆動トランジスタ２２に駆動電圧を供給する電源線Ｚを介して補正パルスＣＰを供給するようにしてもよい。
上記実施形態では、補正パルス供給用の信号線Ｗｊを設け、当該信号線Ｗｊを介してキャパシタ２４に補正パルスＣＰを供給するようにしたが、これに限らず、駆動トランジスタ２２に駆動電圧を供給する電源線Ｚを介して補正パルスＣＰを供給するようにしてもよい。
図８は、本変形例の画素部ＰＬｊ，ｉの回路の一例を示す図である。この図８に示すように、駆動トランジスタ２２のソース電極及びキャパシタ２４の第２端子２４ｂが電源線Ｚ′に接続されている。そして、補正パルス印加回路１４が電源線Ｚ′を介してキャパシタ２４に補正パルスＣＰを供給する。なお本変形例では、電源１６は不要となる。これにより、キャパシタ２４に電荷を補充し、フィードスルー効果によるキャパシタ２４での電荷の減少を抑制することができる。また、このように駆動トランジスタ２２の電源線Ｚ′を用いて補正パルスＣＰを供給する構成とすることにより、前述した実施形態のように補正パルス供給用の新たな信号線が不要となり、配線数を最小限とすることができる。さらに、キャパシタ２４に対して専用の信号線により補正パルスＣＰを供給する場合に比べ、補正パルスＣＰの振幅ＶＣＰを小さくできる効果もある。
（２）電源線より駆動トランジスタに補正パルスを供給する場合
上記変形例（１）では、電源線Ｚ′からキャパシタ２４に対して補正パルスＣＰを供給するようにしたが、これに限らず、電源線Ｚ′から駆動トランジスタ２２に対して補正パルスＣＰを供給するようにしてもよい。
上記変形例（１）では、電源線Ｚ′からキャパシタ２４に対して補正パルスＣＰを供給するようにしたが、これに限らず、電源線Ｚ′から駆動トランジスタ２２に対して補正パルスＣＰを供給するようにしてもよい。
図９は、本変形例の画素部ＰＬｊ，ｉの回路の一例を示す図である。この図９に示すように、駆動トランジスタ２２のソース電極が電源線Ｚ′に接続されている。また、キャパシタ２４の第２端子２４ｂは、電源１６から電源電圧（正電圧Ｖｄｃ）が供給される電源線Ｚに接続されている。そして本変形例では、補正パルス印加回路１４が電源線Ｚ′を介して駆動トランジスタ２２に補正パルスＣＰを供給する。これにより、駆動トランジスタ２２のゲート・ソース電極間に形成された寄生容量に対して補正パルスＣＰを供給することができる。その結果、当該寄生容量に対して電荷を補充することができるので、フィードスルー効果によるキャパシタ２４での電荷の減少を抑制することができる。
なお、上記変形例（１）及び（２）においては、以下の点に考慮する必要がある。すなわち、補正パルスＣＰの供給ラインは走査線Ｙｊと平行して当該走査線Ｙｊと同数設けられることになるため、上記変形例（１）及び（２）のように電源線Ｚ′を補正パルスＣＰの供給ラインとする場合には、電源線Ｚ′を走査線Ｙｊと同数設けることになる。このとき、例えばフルカラーパネルの場合、同一の走査線に少なくとも３色の画素部ＰＬｊ，ｉが配置されるのが一般的である。このため、電源線Ｚ′を補正パルスＣＰの供給ラインとする場合には、駆動トランジスタ２２の電源線Ｚ′を各色共通で駆動する等の工夫が必要となる。
（３）表示パネル以外に適用する場合
上記実施形態は、アクティブマトリクス型モジュールの一例として有機ＥＬを用いたアクティブマトリクス型表示パネルを説明したが、これに限らず、例えば液晶を用いたＬＣＤアクティブマトリクス型表示パネルに適用してもよい。さらには表示パネルに限らず、例えば電子ペーパやメモリ素子、撮像素子等、高密度な容量性メモリセルを多数有するものであればその他のモジュールにも適用可能である。
上記実施形態は、アクティブマトリクス型モジュールの一例として有機ＥＬを用いたアクティブマトリクス型表示パネルを説明したが、これに限らず、例えば液晶を用いたＬＣＤアクティブマトリクス型表示パネルに適用してもよい。さらには表示パネルに限らず、例えば電子ペーパやメモリ素子、撮像素子等、高密度な容量性メモリセルを多数有するものであればその他のモジュールにも適用可能である。
図１０は、メモリ素子や電子ペーパ、ＬＣＤアクティブマトリクス型表示パネルに適用した場合の画素部ＰＬｊ，ｉの回路の一例を示す図である。この図１０に示すように、本変形例の画素部ＰＬｊ，ｉは、１つの走査トランジスタ２１（第１トランジスタ）と、キャパシタ２４（容量素子）とを有している。キャパシタ２４の第２端子２４ｂは信号線Ｗｊ（ｊ＝１〜ｎ）に接続されている。そして、前述した実施形態と同様に、補正パルス印加回路１４は、コントローラ１５の制御に基づき、走査パルスＳＰとは逆極性である補正パルスＣＰを、走査パルスＳＰの供給タイミングに応じたタイミングで信号線Ｗｊ及び第２端子２４ｂを介してキャパシタ２４に供給する。これにより、前述した実施形態と同様の効果を得ることができる。
（４）その他
上記実施形態は、ウェットプロセスにより形成したトランジスタ２１，２２を備えた画素部ＰＬｊ，ｉを有する表示パネルを一例として説明したが、これに限らず、ウェットプロセスよりも精密な加工が可能なシリコン系プロセスで形成したトランジスタを備えたモジュールに対しても有効である。すなわち、シリコン系プロセスで形成した場合でも、画素部ＰＬｊ，ｉが小さくなりトランジスタのサイズが薄く小さくなると、寄生容量の影響が大きくなり、たとえ「Ｈｉ」か「Ｌｏ」かの２値信号でも入力困難になる場合がある。このようなモジュールに適用することで、寄生容量の影響を相殺することができ、その結果、トランジスタの設計仕様が緩やかとなり、表示の高精細化、メモリの高密度化、パネルの歩留まりの向上を図ることができる。
上記実施形態は、ウェットプロセスにより形成したトランジスタ２１，２２を備えた画素部ＰＬｊ，ｉを有する表示パネルを一例として説明したが、これに限らず、ウェットプロセスよりも精密な加工が可能なシリコン系プロセスで形成したトランジスタを備えたモジュールに対しても有効である。すなわち、シリコン系プロセスで形成した場合でも、画素部ＰＬｊ，ｉが小さくなりトランジスタのサイズが薄く小さくなると、寄生容量の影響が大きくなり、たとえ「Ｈｉ」か「Ｌｏ」かの２値信号でも入力困難になる場合がある。このようなモジュールに適用することで、寄生容量の影響を相殺することができ、その結果、トランジスタの設計仕様が緩やかとなり、表示の高精細化、メモリの高密度化、パネルの歩留まりの向上を図ることができる。
６ 有機半導体（有機半導体層）
１１ 表示パネル（アクティブマトリクス型モジュール）
１４ 補正パルス印加回路（補正パルス供給部）
１５ コントローラ（パルス振幅調整手段）
２１ 走査トランジスタ（第１トランジスタ）
２４ キャパシタ（容量素子）
２４ａ 第１端子
２４ｂ 第２端子
２５ 発光素子
ＰＬｊ，ｉ 画素部（容量性メモリセル）
ＣＰ 補正パルス
ＳＰ 走査パルス
Ｖｄａｔａ データ電圧
Ｗｊ 信号線（補正パルス供給部）
Ｘｉ データ線
Ｙｊ 走査線
Ｚ′ 電源線
１１ 表示パネル（アクティブマトリクス型モジュール）
１４ 補正パルス印加回路（補正パルス供給部）
１５ コントローラ（パルス振幅調整手段）
２１ 走査トランジスタ（第１トランジスタ）
２４ キャパシタ（容量素子）
２４ａ 第１端子
２４ｂ 第２端子
２５ 発光素子
ＰＬｊ，ｉ 画素部（容量性メモリセル）
ＣＰ 補正パルス
ＳＰ 走査パルス
Ｖｄａｔａ データ電圧
Ｗｊ 信号線（補正パルス供給部）
Ｘｉ データ線
Ｙｊ 走査線
Ｚ′ 電源線
【０００３】
くおそれがあるという問題があった。
［０００９］
本発明が解決しようとする課題には、上記した問題が一例として挙げられる。
課題を解決するための手段
［００１０］
上記課題を解決するために、請求項１記載の発明は、マトリクス状に配置された走査線及びデータ線の交差位置に多数の容量性メモリセルが配置されたアクティブマトリクス型モジュールであって、前記容量性メモリセルは、前記走査線に接続されたゲート電極、及び前記データ線に接続されたソース電極を有する第１トランジスタと、一方側の第１端子が前記第１トランジスタのドレイン電極に接続され、前記走査線より前記ゲート電極に走査パルスが供給された際に、前記データ線より前記ソース電極及び前記ドレイン電極を介して供給されるデータ電圧に応じて電荷を蓄積する容量素子と、を有しており、前記走査パルスを論理的に位相反転することにより生成された、前記走査パルスとは逆極性である逆極性パルスを、前記走査パルスのオン・オフタイミングと同時となるようなタイミングで前記容量素子の他方側の第２端子を介し前記容量素子に対して供給する逆極性パルス供給部を設けた。
上記課題を解決するために、請求項５記載の発明は、マトリクス状に配置された走査線及びデータ線の交差位置に多数の容量性メモリセルが配置されたアクティブマトリクス型モジュールであって、前記容量性メモリセルは、前記走査線に接続されたゲート電極、及び前記データ線に接続されたソース電極を有する第１トランジスタと、一方側の第１端子が前記第１トランジスタのドレイン電極に接続され、前記走査線より前記ゲート電極に走査パルスが供給された際に、前記データ線より前記ソース電極及び前記ドレイン電極を介して供給されるデータ電圧に応じて電荷を蓄積する容量素子と、前記第１トランジスタのドレイン電極に接続されると共に、前記容量素子の前記第１端子に接続されたゲート電極を有する第２トランジスタと、を有しており、前記走査パルスを論理的に位相反転することにより生成された、前記走査パルスとは逆極性である逆極性パルスを、前記走査パルスのオン・オフタイミングと同時となるようなタイミングで、前記第２トランジスタのソース電極に接続された電源線を介し、前記容量素子または前記第２トランジスタに対して供給する逆極性パルス供給部を設けた。
［００１１］
上記課題を解決するために、請求項１２記載の発明は、走査線に接続されたゲート電極、及びデータ線に接続されたソース電極を有する第１トランジスタと、一方側の第１端子が前記第１トランジスタのドレイン電極に接続され、前記走査線より前記ゲート電極に走査パルスが供給された際に、前記データ線より前記ソース電極及び前記ドレイン電極を介して供給されるデータ電圧に応じて電荷を蓄積する容量素子と、を有する多数の容量性メモリセルを、マトリクス状に配置した前記走査線及び前記データ線の交差位置に配置したアクティブマトリクス型モジュールの駆動方法であって、前記走査線より前記ゲート電極に前記走査パルスを供給する走査パルス供給手順と、前記走査パルスを論理的に位相反転することにより生成された、前記走査パルスとは逆極性である逆極性パルスを、前記走査パルスのオン・オフタイミングと同時となるようなタイミングで前記容量素子の他方側の第２端子を介し前記容量素子に対して供給する逆極性パルス供給手順と、を有する。
図面の簡単な説明
くおそれがあるという問題があった。
［０００９］
本発明が解決しようとする課題には、上記した問題が一例として挙げられる。
課題を解決するための手段
［００１０］
上記課題を解決するために、請求項１記載の発明は、マトリクス状に配置された走査線及びデータ線の交差位置に多数の容量性メモリセルが配置されたアクティブマトリクス型モジュールであって、前記容量性メモリセルは、前記走査線に接続されたゲート電極、及び前記データ線に接続されたソース電極を有する第１トランジスタと、一方側の第１端子が前記第１トランジスタのドレイン電極に接続され、前記走査線より前記ゲート電極に走査パルスが供給された際に、前記データ線より前記ソース電極及び前記ドレイン電極を介して供給されるデータ電圧に応じて電荷を蓄積する容量素子と、を有しており、前記走査パルスを論理的に位相反転することにより生成された、前記走査パルスとは逆極性である逆極性パルスを、前記走査パルスのオン・オフタイミングと同時となるようなタイミングで前記容量素子の他方側の第２端子を介し前記容量素子に対して供給する逆極性パルス供給部を設けた。
上記課題を解決するために、請求項５記載の発明は、マトリクス状に配置された走査線及びデータ線の交差位置に多数の容量性メモリセルが配置されたアクティブマトリクス型モジュールであって、前記容量性メモリセルは、前記走査線に接続されたゲート電極、及び前記データ線に接続されたソース電極を有する第１トランジスタと、一方側の第１端子が前記第１トランジスタのドレイン電極に接続され、前記走査線より前記ゲート電極に走査パルスが供給された際に、前記データ線より前記ソース電極及び前記ドレイン電極を介して供給されるデータ電圧に応じて電荷を蓄積する容量素子と、前記第１トランジスタのドレイン電極に接続されると共に、前記容量素子の前記第１端子に接続されたゲート電極を有する第２トランジスタと、を有しており、前記走査パルスを論理的に位相反転することにより生成された、前記走査パルスとは逆極性である逆極性パルスを、前記走査パルスのオン・オフタイミングと同時となるようなタイミングで、前記第２トランジスタのソース電極に接続された電源線を介し、前記容量素子または前記第２トランジスタに対して供給する逆極性パルス供給部を設けた。
［００１１］
上記課題を解決するために、請求項１２記載の発明は、走査線に接続されたゲート電極、及びデータ線に接続されたソース電極を有する第１トランジスタと、一方側の第１端子が前記第１トランジスタのドレイン電極に接続され、前記走査線より前記ゲート電極に走査パルスが供給された際に、前記データ線より前記ソース電極及び前記ドレイン電極を介して供給されるデータ電圧に応じて電荷を蓄積する容量素子と、を有する多数の容量性メモリセルを、マトリクス状に配置した前記走査線及び前記データ線の交差位置に配置したアクティブマトリクス型モジュールの駆動方法であって、前記走査線より前記ゲート電極に前記走査パルスを供給する走査パルス供給手順と、前記走査パルスを論理的に位相反転することにより生成された、前記走査パルスとは逆極性である逆極性パルスを、前記走査パルスのオン・オフタイミングと同時となるようなタイミングで前記容量素子の他方側の第２端子を介し前記容量素子に対して供給する逆極性パルス供給手順と、を有する。
図面の簡単な説明
Claims (12)
- マトリクス状に配置された走査線及びデータ線の交差位置に多数の容量性メモリセルが配置されたアクティブマトリクス型モジュールであって、
前記容量性メモリセルは、
前記走査線に接続されたゲート電極、及び前記データ線に接続されたソース電極を有する第１トランジスタと、
一方側の第１端子が前記第１トランジスタのドレイン電極に接続され、前記走査線より前記ゲート電極に走査パルスが供給された際に、前記データ線より前記ソース電極及び前記ドレイン電極を介して供給されるデータ電圧に応じて電荷を蓄積する容量素子と、を有しており、
前記走査パルスとは逆極性である補正パルスを、前記走査パルスの供給タイミングに応じたタイミングで前記容量性メモリセルに供給する補正パルス供給部を設けた
ことを特徴とするアクティブマトリクス型モジュール。 - 請求項１記載のアクティブマトリクス型モジュールにおいて、
前記容量性メモリセルは、
前記第１トランジスタのドレイン電極に接続されると共に、前記容量素子の前記第１端子に接続されたゲート電極を有する第２トランジスタと、
前記第２トランジスタのドレイン電極にアノードが接続された発光素子と、を有している
ことを特徴とするアクティブマトリクス型モジュール。 - 請求項１又は請求項２記載のアクティブマトリクス型モジュールにおいて、
前記容量素子は、
他方側の第２端子を有しており、
前記補正パルス供給部は、
前記第２端子を介し前記容量素子に対して前記補正パルスを供給する
ことを特徴とするアクティブマトリクス型モジュール。 - 請求項３記載のアクティブマトリクス型モジュールにおいて、
前記補正パルス供給部は、
前記走査線に沿って配置された複数の前記容量性メモリセルに係る前記容量素子の前記第２端子に接続されると共に、前記走査線とほぼ平行に配置され、前記走査線と１対１に対応するように当該走査線と同数設けられた信号線を有している
ことを特徴とするアクティブマトリクス型モジュール。 - 請求項２又は請求項３記載のアクティブマトリクス型モジュールにおいて、
前記補正パルス供給部は、
前記第２トランジスタのソース電極に接続された電源線を有しており、
当該電源線を介し、前記容量素子または前記第２トランジスタに対して前記補正パルスを供給する
ことを特徴とするアクティブマトリクス型モジュール。 - 請求項１乃至請求項５のいずれかに記載のアクティブマトリクス型モジュールにおいて、
前記補正パルス供給部は、
前記補正パルスのオフタイミングが、前記走査パルスのオフタイミング以後となるように、前記補正パルスを前記容量素子に対して供給する
ことを特徴とするアクティブマトリクス型モジュール。 - 請求項１乃至請求項６のいずれかに記載のアクティブマトリクス型モジュールにおいて、
前記補正パルスは、前記走査パルスを論理的に位相反転することにより生成されており、
前記補正パルス供給部は、
前記補正パルスのオン・オフタイミングが、前記走査パルスのオン・オフタイミングと同時となるように、前記補正パルスを前記容量素子に対して供給する
ことを特徴とするアクティブマトリクス型モジュール。 - 請求項１乃至請求項７のいずれかに記載のアクティブマトリクス型モジュールにおいて、
前記補正パルスの振幅を調整可能なパルス振幅調整手段を有する
ことを特徴とするアクティブマトリクス型モジュール。 - 請求項１乃至請求項８のいずれかに記載のアクティブマトリクス型モジュールにおいて、
前記第１トランジスタ及び前記第２トランジスタの前記ゲート電極、前記ソース電極、及び前記ドレイン電極は、ウェットプロセスにより形成されている
ことを特徴とするアクティブマトリクス型モジュール。 - 請求項１乃至請求項９のいずれかに記載のアクティブマトリクス型モジュールにおいて、
前記第１トランジスタ及び前記第２トランジスタは、有機半導体層を有する有機薄膜トランジスタである
ことを特徴とするアクティブマトリクス型モジュール。 - 請求項１乃至請求項１０のいずれかに記載のアクティブマトリクス型モジュールにおいて、
アクティブマトリクス型表示パネルである
ことを特徴とするアクティブマトリクス型モジュール。 - 走査線に接続されたゲート電極、及びデータ線に接続されたソース電極を有する第１トランジスタと、一方側の第１端子が前記第１トランジスタのドレイン電極に接続され、前記走査線より前記ゲート電極に走査パルスが供給された際に、前記データ線より前記ソース電極及び前記ドレイン電極を介して供給されるデータ電圧に応じて電荷を蓄積する容量素子と、を有する多数の容量性メモリセルを、マトリクス状に配置した前記走査線及び前記データ線の交差位置に配置したアクティブマトリクス型モジュールの駆動方法であって、
前記走査線より前記ゲート電極に前記走査パルスを供給する走査パルス供給手順と、
前記走査パルスとは逆極性である補正パルスを、前記走査パルスの供給タイミングに応じたタイミングで前記容量性メモリセルに供給する補正パルス供給手順と、を有する
ことを特徴とするアクティブマトリクス型モジュールの駆動方法。
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