WO2011024754A1 - Iii族窒化物半導体積層ウェハ及びiii族窒化物半導体デバイス - Google Patents

Iii族窒化物半導体積層ウェハ及びiii族窒化物半導体デバイス Download PDF

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WO2011024754A1
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group iii
iii nitride
nitride semiconductor
aln
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信 橋本
勝史 秋田
英章 中幡
浩 天野
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Sumitomo Electric Industries Ltd
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Sumitomo Electric Industries Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
    • H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
    • H10D30/4738—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material having multiple donor layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Definitions

  • the present invention relates to a group III nitride semiconductor laminated wafer and a group III nitride semiconductor device.
  • Non-Patent Document 1 describes a heterojunction transistor (HFET: Heterojunction Field-Effect Transistor).
  • HFET Heterojunction Field-Effect Transistor
  • This HFET is formed on an m-plane GaN substrate.
  • an undoped GaN layer (1 ⁇ m) an Fe-doped GaN layer (1.5 ⁇ m), an undoped GaN layer (300 nm) as a channel layer, and an AlGaN layer (undoped AlGaN layer as a barrier layer) on an m-plane GaN substrate (2 nm), Si-doped AlGaN layer (15 nm) and undoped AlGaN layer (6 nm)) are stacked in this order to realize an enhancement type (normally-off type) HFET.
  • an enhancement type normally-off type
  • Non-Patent Document 2 describes a high electron mobility transistor (HEMT: High Electron Mobility Transistor).
  • HEMT High Electron Mobility Transistor
  • Non-Patent Document 3 as a method for growing a GaN crystal on a SiC substrate, a method for growing GaN crystal after growing AlN on the SiC substrate, and a method for growing GaN crystal after growing AlN and AlGaN on the SiC substrate. And a method for growing them.
  • Non-Patent Document 1 a channel layer and a barrier layer made of a group III nitride semiconductor are generally grown on a GaN substrate.
  • a group III nitride semiconductor containing Al such as AlN
  • Non-Patent Document 2 an AlN buffer layer, an AlGaN channel layer, and an AlGaN barrier layer are grown in the c-axis direction. In this case, even when the operation is stopped, a high-concentration two-dimensional electron gas is generated in the AlGaN channel layer by the piezoelectric field. Therefore, it becomes difficult to realize a normally-off type semiconductor device.
  • Non-Patent Document 2 and Non-Patent Document 3 a group III nitride semiconductor layer containing Al is grown on a substrate different from the group III nitride, for example, a SiC substrate. In this case, it becomes difficult to suppress the occurrence of crystal defects in the semiconductor layer.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a normally-off group III nitride semiconductor device having a high breakdown electric field strength and few crystal defects. It is another object of the present invention to provide a group III nitride semiconductor laminated wafer used for manufacturing the group III nitride semiconductor device.
  • a group III nitride semiconductor laminated wafer includes: (a) a substrate made of AlN and having a main surface along the c-axis of the AlN crystal; and (b) a group III nitride semiconductor containing Al. A first semiconductor layer formed on the main surface, and (c) a group III nitride-based semiconductor provided on the main surface and having a band gap larger than that of the first semiconductor layer. And a second semiconductor layer forming a heterojunction.
  • a group III nitride semiconductor device includes: (a) a substrate made of AlN and having a main surface along the c-axis of the AlN crystal; and (b) a group III nitride semiconductor containing Al. A channel layer provided on the main surface; and (c) a group III nitride semiconductor provided on the main surface and having a band gap larger than that of the first semiconductor layer, and forming a heterojunction with the channel layer. And a barrier layer.
  • an AlN substrate having a higher breakdown electric field strength than a GaN substrate is used as the substrate.
  • This AlN substrate has a main surface along the c-axis. This main surface is a nonpolar surface, for example, m-plane or a-plane.
  • a channel layer and a first semiconductor layer made of a group III nitride-based semiconductor containing Al are formed on the main surface. Since the piezo electric field is reduced by forming the channel layer and the first semiconductor layer on the nonpolar surface in this way, generation of two-dimensional electron gas due to the piezo electric field is generated in the channel layer and the first semiconductor layer. Can be suppressed.
  • a normally-off type semiconductor device can be suitably realized.
  • the first semiconductor layer and the second semiconductor layer made of a group III nitride semiconductor are formed on the AlN substrate which is a group III nitride, it is preferable to generate crystal defects in these semiconductor layers. Can be suppressed. Or since the channel layer and barrier layer which consist of a group III nitride semiconductor are formed on the AlN substrate which is a group III nitride, generation
  • the normally-off type semiconductor device having a large breakdown electric field strength and few crystal defects, and the manufacturing of the semiconductor device are used.
  • Laminated wafers can be provided.
  • the half width of the X-ray rocking curve in the c-axis direction of the group III nitride semiconductor containing Al in the first semiconductor layer is perpendicular to the c axis of the group III nitride semiconductor.
  • the X-ray rocking curve half-width of the X direction can be 1.2 times or less.
  • the half width of the X-ray rocking curve in the c-axis direction of the group III nitride semiconductor containing Al in the channel layer is perpendicular to the c axis of the group III nitride semiconductor.
  • the X-ray rocking curve can have a half-width of 1.2 times or less.
  • the main surface can be an m-plane or a-plane of AlN crystal.
  • the main surface can be the m-plane or a-plane of AlN crystal. Since the AlN substrate has these nonpolar surfaces as main surfaces, the piezoelectric field generated in the channel layer and the first semiconductor layer can be effectively reduced.
  • the thickness of the first semiconductor layer can be 50 nm or less.
  • the thickness of the channel layer can be 50 nm or less.
  • the first semiconductor layer can be made of AlGaN.
  • the channel layer can be made of AlGaN.
  • the second semiconductor layer can be made of AlN.
  • the first barrier layer can be made of AlN.
  • the group III nitride semiconductor laminated wafer can further include a third semiconductor layer.
  • the third semiconductor layer is provided on the main surface at a position where the first semiconductor layer is sandwiched between the second semiconductor layer and a group III nitride semiconductor having a larger band gap than the first semiconductor layer. And a heterojunction with the first semiconductor layer.
  • the group III nitride semiconductor device may further include a second barrier layer.
  • the second barrier layer is provided on the main surface at a position sandwiching the channel layer with the first barrier layer, and is made of a group III nitride semiconductor having a band gap larger than that of the channel layer, and is heterojunction with the channel layer. Is made. Thereby, a so-called double hetero structure transistor can be suitably realized.
  • the third semiconductor layer can be made of AlN.
  • the second barrier layer can be made of AlN.
  • a normally-off group III nitride semiconductor device having a high breakdown electric field strength and few crystal defects is provided.
  • a group III nitride semiconductor laminated wafer used for manufacturing the group III nitride semiconductor device is provided.
  • FIG. 1 is a drawing showing the structure of a group III nitride semiconductor laminated wafer according to the first embodiment.
  • FIG. 2 is a drawing showing the structure of a group III nitride semiconductor laminated wafer according to the second embodiment.
  • FIG. 3 is a drawing showing the structure of a group III nitride semiconductor laminated wafer according to the third embodiment.
  • FIG. 4 is a drawing showing the structure of a group III nitride semiconductor laminated wafer C as a comparative example.
  • FIG. 5 is a chart showing the evaluation results in Example 1.
  • FIG. 6 is a diagram illustrating the arrangement of the source electrode S, the gate electrode G, and the drain electrode D in the second embodiment.
  • FIG. 7 is a chart showing the evaluation results in Example 2.
  • FIG. 8 is a chart showing the results in Example 3.
  • FIG. 9 is a chart showing the results in Example 4.
  • FIG. 10 is a drawing showing a structure of a group III nitride semiconductor device according to the fourth embodiment.
  • FIG. 11 is a drawing showing a structure of a group III nitride semiconductor device according to the fifth embodiment.
  • FIG. 1 is a drawing showing a structure of a group III nitride semiconductor laminated wafer according to a first embodiment of the present invention.
  • the group III nitride semiconductor laminated wafer 10 of this embodiment includes an AlN substrate 27.
  • the AlN substrate 27 has a main surface 27a along the c-axis of the AlN crystal.
  • FIG. 1 illustrates the c-axis direction and the m-axis direction of the AlN substrate 27, respectively.
  • the main surface 27a of the AlN substrate 27 is composed of an m-plane of AlN crystal.
  • the group III nitride semiconductor laminated wafer 10 includes a first Al X1 In Y1 Ga 1-X1-Y1 N (0 ⁇ X1 ⁇ 1, as a first semiconductor layer made of a group III nitride semiconductor containing Al. 0 ⁇ Y1 ⁇ 1, 0 ⁇ X1 + Y1 ⁇ 1) layer 13 and a second Al X2 In Y2Ga1 -X2-Y2N (0 ⁇ X2 ⁇ 1) as a second semiconductor layer made of a group III nitride semiconductor , 0 ⁇ Y2 ⁇ 1, 0 ⁇ X2 + Y2 ⁇ 1) layer 15.
  • the second Al X2 In Y2 Ga 1-X2-Y2 N layer 15 is provided on the main surface 27a of the AlN substrate 27, and the first Al X1 In Y1 Ga 1-X1-Y1 N layer 13 is the second layer.
  • the Al X2 In Y2 Ga 1-X2-Y2 N layer 15 is provided.
  • the second Al X2 In Y2 Ga 1-X2-Y2 N layer 15 has a larger band gap than the first Al X1 In Y1 Ga 1-X1-Y1 N layer 13, and the first Al X1 In Y1 Ga 1- A heterojunction is formed with the X1-Y1 N layer 13.
  • the first Al X1 In Y1 Ga 1-X1-Y1 N layer 13 functions as a channel layer, for example, and the second Al X2 In Y2 Ga 1-X2
  • the -Y2 N layer 15 functions as a barrier layer, for example.
  • the second Al X2 In Y2 Ga 1-X2 -Y2 N layer 15 includes an undoped layer 15a of the first Al X1 In Y1 Ga 1-X1 -Y1 N layer 13 close, and a doped layer 15b.
  • Si is doped in the doped layer 15b.
  • the first Al X1 In Y1 Ga 1-X1-Y1 N layer 13 and the second Al X2 In Y2 Ga 1-X2-Y2 N layer 15 are grown by, for example, metal organic chemical vapor deposition (MOVPE).
  • MOVPE metal organic chemical vapor deposition
  • the thickness of the first Al X1 In Y1 Ga 1-X1-Y1 N layer 13 is, for example, 30 nm, the Al atom composition ratio X1 is 0.8, and the In atom composition ratio Y1 is 0. It is.
  • the thickness of the second Al X2 In Y2 Ga 1-X2-Y2 N layer 15 is, for example, 23 nm (of which the undoped layer 15a is 3 nm and the doped layer 15b is 20 nm), and the dopant concentration of the doped layer 15b is 1 ⁇ 10 19 cm ⁇ 3 .
  • the second Al X2 In Y2 Ga 1-X2-Y2 N layer 15 is provided on the epitaxial layer 17 as a buffer layer.
  • the epitaxial layer 17 is made of an undoped group III nitride semiconductor, for example, undoped AlN.
  • the epitaxial layer 17 is provided on the main surface 27 a of the AlN substrate 27.
  • a suitable thickness of the epitaxial layer 17 is, for example, 2 ⁇ m.
  • the epitaxial layer 17 is grown by, for example, a metal organic chemical vapor deposition method.
  • the manufacturing method of the group III nitride semiconductor laminated wafer 10 of this embodiment is as follows. First, an AlN substrate 27 having a main surface (preferably m-plane or a-plane) 27a along the c-axis is set in a MOVPE furnace, and in-furnace heat treatment is performed at 1150 ° C. in an NH 3 atmosphere. Next, using the MOVPE method, the epitaxial layer 17, the doped layer 15b and the undoped layer 15a of the second Al X2 In Y2 Ga 1-X2-Y2 N layer 15, and the first Al X1 In Y1 Ga 1-X1 -Y1 N layer 13 is grown sequentially.
  • the AlN substrate 27 used at this time preferably has extremely excellent crystallinity such that the dislocation density of the main surface 27a is less than 1 ⁇ 10 6 cm ⁇ 2 .
  • an AlN substrate 27 having a higher breakdown electric field strength than a GaN substrate is used as the substrate.
  • the main surface 27a of the AlN substrate 27 is composed of an m-plane of AlN crystal, and a first Al X1 In Y1 Ga 1-X1-Y1 N layer 13 is formed on the main surface 27a.
  • the generation of a two-dimensional electron gas due to the piezoelectric field can be suppressed. Therefore, a normally-off type semiconductor device can be suitably realized.
  • the AlN substrate 27 which is a group III nitride
  • a first Al X1 In Y1 Ga 1-X1-Y1 N layer 13 and a second Al X2 In Y2 Ga 1-X2 made of a group III nitride semiconductor are used. Since the -Y2 N layer 15 is formed, the generation of crystal defects in these semiconductor layers can be suitably suppressed.
  • the main surface 27a of the AlN substrate 27 is an m-plane
  • the main surface 27a only needs to be along the c-axis of the AlN crystal, and may be another nonpolar surface such as an a-plane. Even if it exists, the said effect of this embodiment can be acquired.
  • FIG. 2 is a drawing showing a structure of a group III nitride semiconductor laminated wafer according to a second embodiment of the present invention.
  • the group III nitride semiconductor laminated wafer 11 of the present embodiment includes a first Al X1 In Y1 Ga 1-X1-Y1 N layer 13, a second Al X2 In Y2 Ga 1-X2-Y2 N layer 15, an epitaxial layer. 17 and an AlN substrate 27. These configurations are the same as those in the first embodiment described above.
  • the group III nitride semiconductor laminated wafer 11 further includes a third Al X3 In Y3 Ga 1-X3-Y3 N (0 ⁇ X3 ⁇ 1, 0 ⁇ Y3 ⁇ 1, 0 ⁇ X3 + Y3 ⁇ 1) layer 19. .
  • the third Al X3 In Y3 Ga 1-X3-Y3 N layer 19 is located between the second Al X2 In Y2 Ga 1-X2-Y2 N layer 15 and the first Al X1 In Y1 Ga 1-X1- It is provided at a position sandwiching the Y1 N layer 13, and in this embodiment, it is provided on the first Al X1 In Y1 Ga 1-X1-Y1 N layer 13.
  • the third Al X3 In Y3 Ga 1-X3-Y3 N layer 19 has a larger band gap than the first Al X1 In Y1 Ga 1-X1-Y1 N layer 13, and the first Al X1 In Y1 Ga 1- A heterojunction is formed with the X1-Y1 N layer 13.
  • the first Al X1 In Y1 Ga 1-X1-Y1 N layer 13 functions as a channel layer, for example, and the second Al X2 In Y2 Ga 1-X2
  • the -Y2 N layer 15 functions as a first barrier layer, for example, and the third Al X3 In Y3 Ga 1 -X3 -Y3 N layer 19 functions as a second barrier layer, for example.
  • the third Al X3 In Y3 Ga 1-X3-Y3 N layer 19 includes an undoped layer 19a near the first Al X1 In Y1 Ga 1-X1-Y1 N layer 13, and the first Al X1 In Y1 Ga 1 -X1-Y1 includes an undoped layer 19b away from the N layer 13 and a doped layer 19c provided between the undoped layers 19a and 19b.
  • Si is doped in the doped layer 19c.
  • the first Al X1 In Y1 Ga 1-X1-Y1 N layer 13 can be made of AlGaN
  • the second Al X2 In Y2 Ga 1-X2-Y2 N layer 15 is made of AlN. be able to.
  • the third Al X3 In Y3 Ga 1-X3-Y3 N layer 19 can be made of AlN.
  • the third Al X3 In Y3 Ga 1-X1-Y3 N layer 19 is grown by, for example, a metal organic chemical vapor deposition method.
  • the thickness of the third Al X3 In Y3 Ga 1-X3-Y3 N layer 19 is, for example, 26 nm, and in one example, the undoped layers 15a and 15b are each 3 nm and the doped layer 19c is 20 nm. .
  • the dopant concentration of the doped layer 19c is, for example, 1 ⁇ 10 19 cm ⁇ 3 .
  • the manufacturing method of the group III nitride semiconductor laminated wafer 11 of this embodiment is the same as that of 1st Embodiment except for the following point. That is, after the first Al X1 In Y1 Ga 1-X1-Y1 N layer 13 is grown, the undoped layer 19a and the doped layer 19c of the third Al X3 In Y3 Ga 1-X3-Y3 N layer 19 are subsequently continued.
  • the undoped layer 19b is grown by the MOVPE method.
  • the AlN substrate 27 is preferably excellent in crystallinity such that the dislocation density of the main surface 27a is less than 1 ⁇ 10 6 cm ⁇ 2 .
  • the group III nitride semiconductor laminated wafer 11 of this embodiment includes an AlN substrate 27, a first Al X1 In Y1 Ga 1-X1-Y1 N layer 13 and a second Al X2 In Y2 Ga similar to those in the first embodiment. Since the 1-X2-Y2 N layer 15 is provided, a normally-off type semiconductor device having a high breakdown electric field strength and few crystal defects can be manufactured.
  • the group III nitride semiconductor laminated wafer 11 of the present embodiment includes a third Al X3 In Y3 Ga 1-X3-Y3 N layer 19.
  • the third Al X3 In Y3 Ga 1-X3-Y3 N layer 19 is placed between the second Al X2 In Y2 Ga 1-X2-Y2 N layer 15 and the first Al X1 In Y1 Ga 1-X1.
  • the band gap is larger than that of the first Al X1 In Y1 Ga 1-X1-Y1 N layer 13 and the first Al X1 In Y1 Ga 1-X1-Y1 N layer 13 And form a heterojunction.
  • a so-called double heterostructure transistor can be preferably manufactured.
  • FIG. 3 is a drawing showing a structure of a group III nitride semiconductor laminated wafer according to a third embodiment of the present invention.
  • the group III nitride semiconductor laminated wafer 12 of the present embodiment has a first Al X1 In Y1 Ga 1-X1-Y1 N (0 ⁇ X1 ⁇ 1) as a first semiconductor layer made of a group III nitride semiconductor containing Al.
  • the first Al X1 In Y1 Ga 1-X1-Y1 N layer 21 is provided directly on the main surface 27a of the AlN substrate 27, and the second Al X2 In Y2 Ga 1-X2-Y2 N layer 23 is The first Al X1 In Y1 Ga 1-X1-Y1 N layer 21 is provided.
  • the second Al X2 In Y2 Ga 1-X2-Y2 N layer 23 has a larger band gap than the first Al X1 In Y1 Ga 1-X1-Y1 N layer 21, and the first Al X1 In Y1 Ga 1- A heterojunction is formed with the X1-Y1 N layer 21.
  • the first Al X1 In Y1 Ga 1-X1-Y1 N layer 21 functions as a channel layer, for example, and the second Al X2 In Y2 Ga 1-X2
  • the -Y2 N layer 23 functions as a barrier layer, for example.
  • the second Al X2 In Y2 Ga 1-X2-Y2 N layer 23 includes an undoped layer 23a near the first Al X1 In Y1 Ga 1-X1-Y1 N layer 21, and the first Al X1 In Y1 Ga 1 -X1-Y1 includes an undoped layer 23b separated from the N layer 21 and a doped layer 23c provided between the undoped layers 23a and 23b.
  • Si is doped in the doped layer 23c.
  • the first Al X1 In Y1 Ga 1-X1-Y1 N layer 21 and the second Al X2 In Y2 Ga 1-X2-Y2 N layer 23 are grown by, for example, metal organic chemical vapor deposition (MOVPE).
  • MOVPE metal organic chemical vapor deposition
  • the thickness of the first Al X1 In Y1 Ga 1-X1-Y1 N layer 21 is, for example, 2 ⁇ m, the Al atom composition ratio X1 is 0.8, and the In atom composition ratio Y1 is 0. It is.
  • the thickness of the second Al X2 In Y2 Ga 1-X2-Y2 N layer 23 is, for example, 36 nm.
  • the undoped layers 23 a and 23 b are 3 nm and the doped layer 23 c is 30 nm, respectively.
  • the dopant concentration of the doped layer 23c is, for example, 1 ⁇ 10 19 cm ⁇ 3 .
  • the manufacturing method of the group III nitride semiconductor laminated wafer 12 of this embodiment is as follows. First, the AlN substrate 27 is heat-treated in the furnace at 1150 ° C. in an NH 3 atmosphere. Next, using the MOVPE method, the first Al X1 In Y1 Ga 1-X1-Y1 N layer 21 and the second Al X2 In Y2 Ga 1-X2-Y2 N layer 23 undoped layer 23a, doped layer 23c and the undoped layer 23b are sequentially grown. Also in this embodiment, the AlN substrate 27 is preferably excellent in crystallinity such that the dislocation density of the main surface 27a is less than 1 ⁇ 10 6 cm ⁇ 2 .
  • Example 1 Here, the group III nitride semiconductor laminated wafer 10 (see FIG. 1) of the first embodiment and the group III nitride semiconductor laminated wafer 12 (see FIG. 3) of the third embodiment are produced, and the crystallinity is evaluated. The result of having performed will be described.
  • AlN substrates having a main surface of m-plane and a dislocation density of the main surface of less than 1 ⁇ 10 6 cm ⁇ 2 were prepared.
  • One AlN substrate includes an undoped AlN layer having a thickness of 2 ⁇ m corresponding to the epitaxial layer 17, a Si-doped AlN layer having a thickness of 20 nm corresponding to the doped layer 15 b and a dopant concentration of 1 ⁇ 10 19 cm ⁇ 3 , an undoped layer.
  • An undoped AlN layer having a thickness of 3 nm corresponding to 15a and an undoped Al 0.8 Ga 0.2 N layer having a thickness of 30 nm corresponding to the first Al X1 In Y1 Ga 1-X1-Y1 N layer 13 are grown in this order. It was. Hereinafter, this is referred to as a laminated wafer A.
  • the other AlN substrate corresponds to an undoped Al 0.8 Ga 0.2 N layer having a thickness of 2 ⁇ m corresponding to the first Al X1 In Y1 Ga 1-X1-Y1 N layer 21, and an undoped layer 23a.
  • An undoped AlN layer having a thickness of 3 nm, an undoped AlN layer having a thickness of 30 nm corresponding to the doped layer 23c, and an undoped AlN layer having a thickness of 3 nm corresponding to the undoped layer 23b were grown in this order.
  • this is referred to as a laminated wafer B.
  • a group III nitride semiconductor laminated wafer C shown in FIG. 4 was produced.
  • a group III nitride semiconductor laminated wafer C shown in FIG. 4 includes an AlN substrate 102 having a c-plane of AlN crystal as a main surface 102a, and an undoped Al 0.8 Ga having a thickness of 2 ⁇ m is formed on the main surface 102a.
  • a 0.2 N layer 104, an undoped AlN layer 106 having a thickness of 3 nm, a Si-doped AlN layer 108 having a thickness of 30 nm and a dopant concentration of 1 ⁇ 10 19 cm ⁇ 3 , and an undoped AlN layer 110 having a thickness of 3 nm are stacked.
  • the AlN substrate 102 is extremely excellent in crystallinity with a dislocation density on the main surface of less than 1 ⁇ 10 6 cm ⁇ 2 .
  • FIG. 5 is a chart showing the evaluation results in this example.
  • FIG. 5 shows the observation results of stacking faults and dislocations using a transmission electron microscope (TEM) for each of the above-described stacked wafers A to C.
  • FIG. 5 also shows tilts in the a-axis direction and the c-axis direction on the surface of the channel layer (that is, the undoped Al 0.8 Ga 0.2 N layer) and the surface of the AlN substrate for each of the laminated wafers A to C.
  • the X-ray rocking curve (XRC) half-width value corresponding to the fluctuation is shown.
  • the laminated wafer C the value of the XRC half width corresponding to the tilt in the m-axis direction is shown.
  • the stacking fault density is 1 ⁇ 10 6 cm ⁇ 1 or more and the dislocation density is 1 ⁇ 10 10 cm ⁇ . 1 or more.
  • Stacking faults and dislocations have occurred.
  • the undoped Al 0.8 Ga 0.2 N layer is stacked thick (2 ⁇ m) on the AlN substrate, so that the crystal fluctuation in the c-axis direction is larger than that in the direction perpendicular to the c-axis direction. This is probably because the stacking faults extend mainly in the direction orthogonal to the c-axis direction.
  • the XRC half-value width of the channel layer (undoped Al 0.8 Ga 0.2 N layer) is larger than the XRC half-value width of the AlN substrate, and the c-axis direction is larger than the XRC half-value width of the channel layer in the a-axis direction.
  • the XRC full width at half maximum is significantly large, and anisotropy occurs in the tilt of the crystal, in other words, fluctuation.
  • the lamination defects and dislocations could not be confirmed from the TEM observation. From this TEM observation, the stacking fault density is less than 2 ⁇ 10 3 cm ⁇ 1 and the dislocation density is less than 1 ⁇ 10 8 cm ⁇ 1 . No stacking faults or dislocations occurred, and the XRC half-value width of the channel layer (undoped Al 0.8 Ga 0.2 N layer) was almost the same value as the AlN substrate. Anisotropy is not observed. This is probably because the laminated wafer A has a channel layer (undoped Al 0.8 Ga 0.2 N layer) formed thinner (30 nm) than the laminated wafer B.
  • the channel layer is formed thin.
  • the channel layer is formed thin.
  • the lower limit of the thickness of the channel layer is, for example, 2 nm.
  • dislocations having a dislocation density of 1 ⁇ 10 9 cm ⁇ 1 occurred in the channel layer (undoped Al 0.8 Ga 0.2 N layer), but no stacking fault could be confirmed from cross-sectional TEM observation. That is, the stacking fault density was less than 2 ⁇ 10 3 cm ⁇ 1 . Further, the XRC half-width of the channel layer is the same in the a-axis direction and the m-axis direction, and anisotropy of crystal tilt, in other words, fluctuation, was not recognized.
  • the group III nitride semiconductor laminated wafer 10 of the first embodiment (the laminated wafer A of this example) has a so-called reverse HEMT structure.
  • the group III nitride semiconductor laminated wafer 11 of the second embodiment has a so-called double hetero structure HEMT structure.
  • the laminated wafer A having an inverse HEMT structure has an advantage that an ohmic junction is easily obtained.
  • the channel layer is confined by the upper and lower barrier layers, so that the carrier confinement effect is strong. Further, by utilizing the carrier confinement effect, the conductivity of the channel layer can be improved, in other words, the sheet resistance can be reduced. In addition, since the portion in contact with the electrode is made of a material having a larger band gap, the breakdown voltage of the device can be improved.
  • Example 2 Next, a description will be given of the results of fabricating an HFET structure using the laminated wafers A to C of Example 1 and examining the forward current characteristics and leakage current characteristics thereof.
  • the source electrode S, the gate electrode G, and the drain electrode D were produced on the laminated wafers A to C. Further, such electrodes S, G and D are formed so that the current direction Ai is along the a-axis direction in a certain region on the laminated wafers A to C. In other regions on the laminated wafers A to C, the current direction Ai was formed along the c-axis direction (m-axis direction in the case of the laminated wafer C).
  • the lengths L of the electrodes S, G, and D are all 1000 ⁇ m, and the source electrode S, the gate electrode G, the spacing W SG and 4 [mu] m, the distance W GD between the gate electrode G and the drain electrode D was 10 [mu] m. Further, the semiconductor layer around the region including these electrodes S, G, and D was removed in a mesa shape by reactive ion etching (RIE), and element isolation was performed.
  • RIE reactive ion etching
  • FIG. 7 is a chart showing the evaluation results in this example.
  • FIG. 7 shows drain currents when +1 V is applied between the source electrode S and the gate electrode G and +5 V is applied between the source electrode S and the drain electrode D for each of the laminated wafers A to C described above. A value obtained by measuring the (forward current) density is shown.
  • FIG. 7 shows a case where ⁇ 2 V is applied between the source electrode S and the gate electrode G and ⁇ 100 V is applied between the source electrode S and the drain electrode D for each of the laminated wafers A to C. The measured value of the leakage current density between the source and drain is shown.
  • the current density is smaller than when the current direction Ai is along the a-axis direction. This is considered that when the current direction Ai is along the c-axis direction in the laminated wafer B, the current flows in a direction perpendicular to the stacking fault, so that scattering due to the stacking fault has an influence. That is, in such a case, it means that the on-resistance of the element is increased.
  • the laminated wafer A has the same forward current density regardless of which crystal axis the current direction Ai is along. Therefore, the on-resistance of the element depends on the current direction. Can be kept low. Further, in the laminated wafer A, the leakage current density is approximately the same regardless of which crystal axis the current direction Ai is along, so that the breakdown voltage of the element can be kept high regardless of the current direction.
  • Such characteristics of the laminated wafer A are such that the channel layer of the laminated wafer A has fewer stacking faults and dislocations than the laminated wafer B, and the crystal tilt (fluctuation) anisotropy is sufficiently small. Is considered to be due to the fact that it is good.
  • the channel layer is formed relatively thin (for example, 50 nm or less) as in the laminated wafer A, and the anisotropy of stacking faults and dislocations, and the tilt of the crystal of the channel layer, in other words, fluctuations, is observed. It has been shown that by reducing each of the above, the on-resistance and withstand voltage anisotropy of a semiconductor device manufactured from the laminated wafer can be effectively suppressed.
  • Non-Patent Document 3 the half width of the X-ray rocking curve is significantly different between the c-axis direction and the direction perpendicular to the c-axis. As shown in FIG. 5, even in the laminated wafer A of Example 1, the half width of the X-ray rocking curve is not exactly the same in the c-axis direction and the a-axis direction. This is because the influence of the state of the wafer, for example, shape, warpage, or cracks is included.
  • Example 3 From the first and second embodiments, when a nonpolar AlN substrate such as an m-plane is used, the AlGaN channel layer is grown relatively thin like the laminated wafer A, thereby causing stacking faults and dislocations, and the channel. It was possible to reduce the anisotropy of the crystal tilt (fluctuation) of each layer, to suppress the on-resistance / breakdown-voltage anisotropy of the semiconductor device fabricated from the laminated wafer, and to improve the device characteristics. .
  • the thickness of the AlGaN channel layer of the laminated wafer A is set to 30 nm, but an example relating to the range of the thickness of the AlGaN channel layer will be described.
  • laminated wafers A 40 , A 50 , A 60 , A 80 , and AlGaN channel layer thicknesses of 40 nm, 50 nm, 60 nm, 80 nm, and 2000 nm, respectively, and A 2000 was produced.
  • the configuration of these laminated wafers other than the AlGaN channel layer was exactly the same as that of the laminated wafer A of Example 1.
  • FIG. 8 is a chart showing the results. According to the results shown in FIG. 8, it can be seen that the thickness of the AlGaN channel layer is preferably 50 nm or less.
  • FIG. 8 of Example 3 showing the thickness, crystal defects, and anisotropy of the AlGaN channel layer shows that if the thickness of the AlGaN channel layer is greater than 50 nm, crystal defects occur and anisotropy occurs. ing.
  • laminated wafers D to G having the same epitaxial structure as the laminated wafer A of Example 1 were produced. That is, for the 430 ⁇ m thick AlN substrate, the pocket depth of the susceptor on which the substrate is placed is 430 ⁇ m in the first embodiment, but in this embodiment, susceptors with pocket depths of 450 ⁇ m, 500 ⁇ m, 600 ⁇ m, and 800 ⁇ m are used.
  • An experiment was conducted to investigate the effects of disturbing the gas flow. At that time, the gas flow rate and the growth time were adjusted so that the composition, thickness, and the like of the AlGaN channel layer were the same as those of the laminated wafer A of Example 1.
  • FIG. 9 is a chart showing the results in this example. As shown in FIG. 9, even if the epitaxial structure is the same, there are cases where the anisotropy of the XRC half-value width is increased or not depending on the state of optimization of epitaxial growth. When the ratio of the XRC half width of the AlGaN channel layer (hwc / hwa) is larger than 1.2, dislocations and stacking faults occur, and device characteristics such as an increase in leakage current and an increase in on-resistance as shown in FIG. Decrease.
  • FIG. 10 is a drawing showing a structure of a group III nitride semiconductor device according to the fourth embodiment of the present invention.
  • the group III nitride semiconductor device 30 of this embodiment includes a semiconductor stacked portion 30a.
  • This semiconductor laminated portion 30a is obtained by cutting a group III nitride semiconductor laminated wafer 10 (see FIG. 1) according to the first embodiment into a chip shape, and the first Al X1 In Y1 Ga 1 serving as a channel layer.
  • the semiconductor stacked unit 30 a includes an AlN substrate 57. This AlN substrate 57 has the same configuration as the AlN substrate 27 of the first embodiment.
  • the group III nitride semiconductor device 30 further includes electrodes 39 and 41 provided side by side on the first Al X1 In Y1 Ga 1-X1-Y1 N layer 33.
  • the group III nitride semiconductor device 30 further includes an electrode 43 provided between the electrode 39 and the electrode 41 on the first Al X1 In Y1 Ga 1-X1-Y1 N layer 33.
  • the electrode 39 is one of a source electrode and a drain electrode
  • the electrode 41 is the other of the source electrode and the drain electrode
  • the electrode 43 is a gate electrode.
  • the electrodes 39 and 41 are anode electrodes
  • the electrode 43 is a cathode electrode.
  • a reverse bias is applied to the electrode 43 during a certain period during the operation of the group III nitride semiconductor device 30.
  • a forward bias is applied to the electrode 43 in other periods during the operation of the group III nitride semiconductor device 30.
  • the electrodes 39 and 41 provide carriers that flow to the group III nitride semiconductor device 30. Therefore, the electrodes 39 and 41 preferably form an ohmic junction with the first Al X1 In Y1 Ga 1-X1-Y1 N layer 33.
  • the electrode 43 preferably forms a Schottky junction with the first Al X1 In Y1 Ga 1-X1-Y1 N layer 33.
  • the first Al X1 In Y1 Ga 1-X1-Y1 N layer 33 and the second Al X2 In Y2 Ga 1-X2-Y2 N layer 35 have a heterojunction.
  • a two-dimensional electron gas layer 45 is generated inside one Al X1 In Y1 Ga 1-X1-Y1 N layer 33.
  • the group III nitride semiconductor device 30 of the present embodiment includes a semiconductor stacked unit 30a having the same configuration as that of the group III nitride semiconductor stacked wafer 10 of the first embodiment. Therefore, according to the group III nitride semiconductor device 30, it is possible to provide a normally-off type semiconductor device having a high breakdown electric field strength and few crystal defects.
  • the first Al X1 In Y1 Ga 1-X1-Y1 N layer 33 that is a channel layer is also thin, for example, 50 nm or less in this embodiment. A layer is preferred. As a result, the anisotropy of fluctuation in the crystal direction of the first Al X1 In Y1 Ga 1-X1-Y1 N layer 33 can be suppressed, and the device characteristics, specifically, the breakdown voltage and the on-resistance can be kept good. it can.
  • FIG. 11 is a drawing showing a structure of a group III nitride semiconductor device according to the fifth embodiment of the present invention.
  • the group III nitride semiconductor device 31 of this embodiment includes a semiconductor stacked portion 31a.
  • This semiconductor laminated portion 31a is obtained by cutting out a group III nitride semiconductor laminated wafer 11 (see FIG. 2) according to the second embodiment into a chip shape, and is a first Al X1 In Y1 Ga 1 as a channel layer.
  • the semiconductor stacked unit 31a includes a third Al X3 In Y3Ga1 -X3-Y3 N layer 47 (undoped layers 47a and 47b, and a doped layer 47c).
  • the third Al X3 In Y3 Ga 1-X3-Y3 N layer 47 is the same as the third Al X3 In Y3 Ga 1-X3-Y3 N layer 19 (undoped layers 19a and 19b and doped layers) of the second embodiment. 19c).
  • the semiconductor stacked unit 31 a includes an AlN substrate 57. This AlN substrate 57 has the same configuration as the AlN substrate 27 of the first embodiment.
  • the group III nitride semiconductor device 31 further includes electrodes 49 and 51 provided side by side on the undoped layer 47 b of the third Al X3 In Y3 Ga 1-X3-Y3 N layer 47.
  • the group III nitride semiconductor device 31 further includes an electrode 53 provided between the electrode 49 and the electrode 51 on the undoped layer 47b.
  • the electrode 49 is one of a source electrode and a drain electrode
  • the electrode 51 is the other of the source electrode and the drain electrode
  • the electrode 53 is a gate electrode.
  • the electrodes 49 and 51 are anode electrodes
  • the electrode 53 is a cathode electrode.
  • a reverse bias is applied to the electrode 53 during a certain period during the operation of the group III nitride semiconductor device 31.
  • a forward bias is applied to the electrode 53 in other periods during the operation of the group III nitride semiconductor device 31.
  • the electrodes 49 and 51 provide carriers that flow to the group III nitride semiconductor device 31. Therefore, it is preferable that the electrodes 49 and 51 form an ohmic junction with the undoped layer 47 b of the third Al X3 In Y3 Ga 1-X3-Y3 N layer 47.
  • the electrode 53 preferably forms a Schottky junction with the undoped layer 47b.
  • the first Al X1 In Y1 Ga 1-X1-Y1 N layer 33 and the second Al X2 In Y2 Ga 1-X2-Y2 N layer 35 have a heterojunction.
  • a two-dimensional electron gas layer 45 is generated inside one Al X1 In Y1 Ga 1-X1-Y1 N layer 33.
  • the first Al X1 In Y1 Ga 1-X1-Y1 N layer 33 and the third Al X3 In Y3 Ga 1-X3-Y3 N layer 47 are heterojunction to form the first Al X1 In Y1 Ga 1
  • a two-dimensional electron gas layer 55 is generated inside the -X1-Y1 N layer 33.
  • the group III nitride semiconductor device 31 of this embodiment includes a semiconductor stacked portion 31a having the same configuration as the group III nitride semiconductor stacked wafer 11 of the second embodiment. Therefore, according to the group III nitride semiconductor device 31, it is possible to provide a normally-off type semiconductor device having a high breakdown electric field strength and few crystal defects.
  • the first Al X1 In Y1 Ga 1-X1-Y1 N layer 33 that is a channel layer is also thin, for example, 50 nm or less in this embodiment. A layer is preferred. As a result, the anisotropy of fluctuation in the crystal direction of the first Al X1 In Y1 Ga 1-X1-Y1 N layer 33 can be suppressed, and the device characteristics, specifically, the breakdown voltage and the on-resistance can be kept good. it can.
  • the group III nitride semiconductor laminated wafer and group III nitride semiconductor device according to the present invention are not limited to the above-described embodiments, and various other modifications are possible.
  • AlGaN is exemplified as the material of the channel layer (or the first semiconductor layer) in each of the above-described embodiments
  • the channel layer in the present invention can be used as long as it is a group III nitride semiconductor containing Al, such as InAlGaN, AlN, InAlN, or the like.
  • the first semiconductor layer can be suitably configured.
  • AlN is exemplified as the material of the barrier layer (or the second semiconductor layer).
  • a group III nitride having a band gap larger than that of the channel layer (first semiconductor layer) such as InAlGaN, AlGaN, or InAlN. If it is a physical semiconductor, the barrier layer (2nd semiconductor layer) in this invention can be comprised suitably.

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

　破壊電界強度が大きく、結晶欠陥が少ないノーマリーオフ型のIII族窒化物半導体デバイス、及び該III族窒化物半導体デバイスの作製に用いられるIII族窒化物半導体積層ウェハを提供する。III族窒化物半導体積層ウェハ１０は、ＡｌＮからなり該ＡｌＮ結晶のｃ軸に沿った主面２７ａを有する基板２７と、Ａｌを含むIII族窒化物系半導体からなり主面２７ａ上に設けられた第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３と、主面２７ａ上に設けられ、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３よりバンドギャップが大きいIII族窒化物系半導体からなり、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３とヘテロ接合を成す第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層１５とを備える。

Description

III族窒化物半導体積層ウェハ及びIII族窒化物半導体デバイス
　本発明は、III族窒化物半導体積層ウェハ及びIII族窒化物半導体デバイスに関するものである。
　非特許文献１には、ヘテロ接合トランジスタ（ＨＦＥＴ：Heterojunction Field-Effect Transistor）が記載されている。このＨＦＥＴは、ｍ面ＧａＮ基板上に形成されている。このＨＦＥＴでは、ｍ面ＧａＮ基板上にアンドープＧａＮ層（１μｍ）、ＦｅドープＧａＮ層（１．５μｍ）、チャネル層としてのアンドープＧａＮ層（３００ｎｍ）、並びに、バリア層としてのＡｌＧａＮ層（アンドープＡｌＧａＮ層（２ｎｍ）、ＳｉドープＡｌＧａＮ層（１５ｎｍ）及びアンドープＡｌＧａＮ層（６ｎｍ））が順に積層されており、エンハンスメント型（ノーマリーオフ型）のＨＦＥＴを実現している。
　非特許文献２には、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が記載されている。このＨＥＭＴでは、サファイア基板上にＡｌＮバッファ層、ＡｌＧａＮチャネル層、及びＡｌＧａＮバリア層が順に積層されている。
　非特許文献３には、ＳｉＣ基板上にＧａＮ結晶を成長させる方法として、ＳｉＣ基板上にＡｌＮを成長させたのちＧａＮ結晶を成長させる方法と、ＳｉＣ基板上にＡｌＮおよびＡｌＧａＮを成長させたのちＧａＮを成長させる方法とが記載されている。
Tetsuya Fujiwara et al., "Enhancement-Mode m-plane AlGaN/GaN Heterojunction Field-Effect Transistors", Applied Physics Express, Vol.2, 011001 (2009) Takuma Nanjo et al., "Remarkable breakdown voltage enhancement in AlGaN channel high electron mobility transistors", Applied Physics Letters, Vol. 92, 263502 (2008) Y. S. Cho et al., "Reduction of stacking fault density in m-plane GaN grown on SiC", Applied Physics Letters, Vol. 93, 111904 (2008)
　現在、窒化ガリウム系半導体を材料に用いたＨＥＭＴ等の電子デバイスは、その高い破壊電界強度と二次元電子ガスチャネルの高い移動度により有望視されている。このような電子デバイスの作製においては、非特許文献１のように、III族窒化物系半導体からなるチャネル層及びバリア層を、ＧａＮ基板上に成長させることが一般的に行われている。
　一方、例えばＡｌＮといったＡｌを含むIII族窒化物系半導体は、ＧａＮと比較してバンドギャップが大きく、破壊電界強度が高い。したがって、Ａｌを含むIII族窒化物系半導体からなる基板を用いることにより、更に高耐圧・高出力の電子デバイスを作製することが可能となる。
　非特許文献２では、ＡｌＮバッファ層、ＡｌＧａＮチャネル層及びＡｌＧａＮバリア層をｃ軸方向に成長させている。この場合、動作が停止した状態であってもピエゾ電界によってＡｌＧａＮチャネル層に高濃度の二次元電子ガスが生じる。したがって、ノーマリーオフ型の半導体デバイスを実現することが困難となる。
　また、非特許文献２及び非特許文献３では、Ａｌを含むIII族窒化物系半導体層を、III族窒化物とは異なる基板、例えばＳｉＣ基板上に成長させている。この場合、この半導体層の結晶欠陥の発生を抑制することが難しくなる。
　本発明は、上記問題点に鑑みてなされたものであり、破壊電界強度が大きく、結晶欠陥が少ないノーマリーオフ型のIII族窒化物半導体デバイスを提供することを目的とする。また、このIII族窒化物半導体デバイスの作製に用いられるIII族窒化物半導体積層ウェハを提供することを目的とする。
　本発明の一側面に係るIII族窒化物半導体積層ウェハは、（ａ）ＡｌＮからなり該ＡｌＮ結晶のｃ軸に沿った主面を有する基板と、（ｂ）Ａｌを含むIII族窒化物系半導体からなり主面上に設けられた第１の半導体層と、（ｃ）主面上に設けられ、第１の半導体層よりバンドギャップが大きいIII族窒化物系半導体からなり、第１の半導体層とヘテロ接合を成す第２の半導体層とを備える。
　本発明の一側面に係るIII族窒化物半導体デバイスは、（ａ）ＡｌＮからなり該ＡｌＮ結晶のｃ軸に沿った主面を有する基板と、（ｂ）Ａｌを含むIII族窒化物系半導体からなり主面上に設けられたチャネル層と、（ｃ）主面上に設けられ、第１の半導体層よりバンドギャップが大きいIII族窒化物系半導体からなり、チャネル層とヘテロ接合を成す第１のバリア層とを備える。
　これらのIII族窒化物半導体積層ウェハ及びIII族窒化物半導体デバイスにおいては、基板として、ＧａＮ基板より破壊電界強度が大きいＡｌＮ基板が用いられている。このＡｌＮ基板はｃ軸に沿った主面を有している。この主面は無極性面であり、例えばｍ面やａ面などである。この主面上に、Ａｌを含むIII族窒化物系半導体からなる、チャネル層及び第１の半導体層が形成されている。このようにチャネル層及び第１の半導体層を無極性面上に形成することで、ピエゾ電界が低減されるので、チャネル層及び第１の半導体層においてピエゾ電界に起因する二次元電子ガスの発生を抑制できる。したがって、ノーマリーオフ型の半導体デバイスを好適に実現できる。また、III族窒化物であるＡｌＮ基板上に、III族窒化物系半導体からなる第１の半導体層及び第２の半導体層が形成されているので、これらの半導体層の結晶欠陥の発生を好適に抑制できる。或いは、III族窒化物であるＡｌＮ基板上に、III族窒化物系半導体からなるチャネル層及びバリア層が形成されているので、これらの半導体層の結晶欠陥の発生を好適に抑制できる。このように、これらのIII族窒化物半導体積層ウェハ及びIII族窒化物半導体デバイスによれば、破壊電界強度が大きく、結晶欠陥が少ないノーマリーオフ型の半導体デバイス、及びこの半導体デバイスの作製に用いられる積層ウェハを提供できる。
　このIII族窒化物半導体積層ウェハでは、第１の半導体層におけるＡｌを含むIII族窒化物系半導体のｃ軸方向のＸ線ロッキングカーブ半値幅は、当該III族窒化物系半導体のｃ軸に垂直な方向のＸ線ロッキングカーブ半値幅の１．２倍以下であることができる。また、このIII族窒化物半導体デバイスでは、チャネル層におけるＡｌを含むIII族窒化物系半導体のｃ軸方向のＸ線ロッキングカーブ半値幅は、当該III族窒化物系半導体のｃ軸に垂直な方向のＸ線ロッキングカーブ半値幅の１．２倍以下であることができる。
　このIII族窒化物半導体積層ウェハでは、主面はＡｌＮ結晶のｍ面またはａ面であることができる。また、このIII族窒化物半導体デバイスでは、主面はＡｌＮ結晶のｍ面またはａ面であることができる。ＡｌＮ基板がこれらの無極性面を主面とすることで、チャネル層及び第１の半導体層に生じるピエゾ電界を効果的に低減できる。
　このIII族窒化物半導体積層ウェハでは、第１の半導体層の厚さは５０ｎｍ以下であることができる。また、このIII族窒化物半導体デバイスでは、チャネル層の厚さは５０ｎｍ以下であることができる。本発明者は研究の末、Ａｌを含むチャネル層及び第１の半導体層が厚過ぎると、結晶方向の揺らぎに異方性が生じ、デバイス特性に影響することを見出した。すなわち、チャネル層及び第１の半導体層が厚くなるに従い、ｃ軸方向の結晶の揺らぎがｃ軸方向と直交する方向と比較して大きくなり、主にｃ軸方向と直交する方向に積層欠陥が延びる。その結果、積層欠陥の延在方向と直交する方向には電流が流れにくくなって素子抵抗が上昇してしまう。また、層欠陥の延在方向と平行な方向には積層欠陥を通ってリーク電流が流れ、耐圧特性が低下してしまう。更に、例えばトランジスタを作製したときのリーク電流や順方向電流、オン抵抗といったデバイス特性が、ｃ軸方向とｃ軸に直交する方向とで異なるという問題も生じる。これに対し、チャネル層及び第１の半導体層の厚さを５０ｎｍ以下とすることで、このような結晶方向の揺らぎの異方性を抑制し、デバイス特性を良好に保つことができる。
　このIII族窒化物半導体積層ウェハでは、第１の半導体層はＡｌＧａＮからなることができる。また、このIII族窒化物半導体デバイスでは、チャネル層はＡｌＧａＮからなることができる。
　このIII族窒化物半導体積層ウェハでは、第２の半導体層はＡｌＮからなることができる。また、このIII族窒化物半導体デバイスでは、第１のバリア層はＡｌＮからなることができる。
　このIII族窒化物半導体積層ウェハは、第３の半導体層を更に備えることができる。第３の半導体層は、主面上において第２の半導体層との間に第１の半導体層を挟む位置に設けられ、第１の半導体層よりバンドギャップが大きいIII族窒化物系半導体からなり、第１の半導体層とヘテロ接合を成す。また、このIII族窒化物半導体デバイスは、第２のバリア層を更に備えることができる。第２のバリア層は、主面上において第１のバリア層との間にチャネル層を挟む位置に設けられ、チャネル層よりバンドギャップが大きいIII族窒化物系半導体からなり、チャネル層とヘテロ接合を成す。これにより、いわゆるダブルへテロ構造のトランジスタを好適に実現できる。
　このIII族窒化物半導体積層ウェハでは、第３の半導体層がＡｌＮからなることができる。また、このIII族窒化物半導体デバイスでは、第２のバリア層がＡｌＮからなることができる。
　本発明の各側面に係る上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
　本発明の一側面によれば、破壊電界強度が大きく、結晶欠陥が少ないノーマリーオフ型のIII族窒化物半導体デバイスが提供される。また、このIII族窒化物半導体デバイスの作製に用いられるIII族窒化物半導体積層ウェハが提供される。
図１は、第１実施形態に係るIII族窒化物半導体積層ウェハの構造を示す図面である。 図２は、第２実施形態に係るIII族窒化物半導体積層ウェハの構造を示す図面である。 図３は、第３実施形態に係るIII族窒化物半導体積層ウェハの構造を示す図面である。 図４は、比較例としてのIII族窒化物半導体積層ウェハＣの構造を示す図面である。 図５は、実施例１での評価結果を示す図表である。 図６は、実施例２における、ソース電極Ｓ、ゲート電極Ｇ、およびドレイン電極Ｄの配置を示す図面である。 図７は、実施例２での評価結果を示す図表である。 図８は、実施例３での結果を示す図表である。 図９は、実施例４での結果を示す図表である。 図１０は、第４実施形態に係るIII族窒化物半導体デバイスの構造を示す図面である。 図１１は、第５実施形態に係るIII族窒化物半導体デバイスの構造を示す図面である。
　以下、添付図面を参照しながら本発明によるIII族窒化物半導体積層ウェハ及びIII族窒化物半導体デバイスの実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
　（第１の実施の形態）
図１は、本発明の第１実施形態に係るIII族窒化物半導体積層ウェハの構造を示す図面である。本実施形態のIII族窒化物半導体積層ウェハ１０は、ＡｌＮ基板２７を備える。ＡｌＮ基板２７は、該ＡｌＮ結晶のｃ軸に沿った主面２７ａを有する。なお、図１には、ＡｌＮ基板２７のｃ軸方向およびｍ軸方向をそれぞれ図示している。本実施形態では、ＡｌＮ基板２７の主面２７ａはＡｌＮ結晶のｍ面によって構成されている。
　また、III族窒化物半導体積層ウェハ１０は、Ａｌを含むIII族窒化物半導体からなる第１の半導体層としての第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ（０＜Ｘ１≦１、０≦Ｙ１＜１、０＜Ｘ１＋Ｙ１≦１）層１３と、III族窒化物半導体からなる第２の半導体層としての第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ（０≦Ｘ２≦１、０≦Ｙ２≦１、０＜Ｘ２＋Ｙ２≦１）層１５とを備える。第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層１５はＡｌＮ基板２７の主面２７ａ上に設けられており、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３は第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層１５上に設けられている。第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層１５は、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３よりバンドギャップが大きく、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３とヘテロ接合を成す。III族窒化物半導体積層ウェハ１０から作製される半導体デバイスにおいて、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３は例えばチャネル層として働き、第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層１５は例えばバリア層として働く。第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層１５は、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３寄りのアンドープ層１５ａと、ドープ層１５ｂとを含んでいる。ドープ層１５ｂには、例えばＳｉがドープされている。
　第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３は、ＡｌＧａＮからなる（すなわちＹ１＝０、０＜Ｘ１＜１）ことができる。また、第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層１５は、ＡｌＮからなる（すなわちＸ２＝１，Ｙ２＝０）ことができる。第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３及び第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層１５は、例えば有機金属気相成長（ＭＯＶＰＥ）法で成長される。
　好適な実施例では、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３の厚さは例えば３０ｎｍであり、Ａｌ原子組成比Ｘ１は０．８であり、Ｉｎ原子組成比Ｙ１は０である。また、第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層１５の厚さは例えば２３ｎｍ（うちアンドープ層１５ａが３ｎｍ、ドープ層１５ｂが２０ｎｍ）であり、ドープ層１５ｂのドーパント濃度は１×１０１９ｃｍ－３である。
　第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層１５は、バッファ層としてのエピタキシャル層１７上に設けられている。エピタキシャル層１７は、アンドープのIII族窒化物系半導体からなり、例えばアンドープＡｌＮからなる。エピタキシャル層１７は、ＡｌＮ基板２７の主面２７ａ上に設けられている。エピタキシャル層１７の好適な厚さは、例えば２μｍである。エピタキシャル層１７は、例えば有機金属気相成長法で成長される。
　本実施形態のIII族窒化物半導体積層ウェハ１０の作製方法は以下のとおりである。まず、ｃ軸に沿った主面（好ましくはｍ面もしくはａ面）２７ａを有するＡｌＮ基板２７をＭＯＶＰＥ炉内にセットし、ＮＨ３雰囲気にて１１５０℃の炉内熱処理を行う。次に、ＭＯＶＰＥ法を用いて、エピタキシャル層１７、第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層１５のドープ層１５ｂ及びアンドープ層１５ａ、並びに第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３を順次成長させる。なお、このとき用いられるＡｌＮ基板２７は、主面２７ａの転位密度が１×１０６ｃｍ－２未満といった、結晶性が極めて優れたものであることが好ましい。
　本実施形態のIII族窒化物半導体積層ウェハ１０においては、基板として、ＧａＮ基板より破壊電界強度が大きいＡｌＮ基板２７が用いられている。また、このＡｌＮ基板２７の主面２７ａはＡｌＮ結晶のｍ面によって構成され、この主面２７ａ上に、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３が形成されている。このように第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３を無極性面上に形成することで、ピエゾ電界を低減し、チャネル層としての第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３においてピエゾ電界に起因する二次元電子ガスの発生を抑制できる。したがって、ノーマリーオフ型の半導体デバイスを好適に実現できる。また、III族窒化物であるＡｌＮ基板２７上に、III族窒化物系半導体からなる第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３および第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層１５が形成されているので、これらの半導体層の結晶欠陥の発生を好適に抑制できる。
　なお、本実施形態ではＡｌＮ基板２７の主面２７ａがｍ面からなる場合を例示したが、主面２７ａはＡｌＮ結晶のｃ軸に沿っていれば良く、例えばａ面といった他の無極性面であっても本実施形態の上記効果を得ることができる。
　（第２の実施の形態）
図２は、本発明の第２実施形態に係るIII族窒化物半導体積層ウェハの構造を示す図面である。本実施形態のIII族窒化物半導体積層ウェハ１１は、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３、第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層１５、エピタキシャル層１７及びＡｌＮ基板２７を備える。これらの構成は上述した第１実施形態と同様である。
　また、III族窒化物半導体積層ウェハ１１は、第３のＡｌＸ３ＩｎＹ３Ｇａ１－Ｘ３－Ｙ３Ｎ（０≦Ｘ３≦１、０≦Ｙ３≦１、０＜Ｘ３＋Ｙ３≦１）層１９を更に備える。第３のＡｌＸ３ＩｎＹ３Ｇａ１－Ｘ３－Ｙ３Ｎ層１９は、第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層１５との間に第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３を挟む位置に設けられており、本実施形態では第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３上に設けられている。第３のＡｌＸ３ＩｎＹ３Ｇａ１－Ｘ３－Ｙ３Ｎ層１９は、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３よりバンドギャップが大きく、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３とヘテロ接合を成す。III族窒化物半導体積層ウェハ１１から作製される半導体デバイスにおいて、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３は例えばチャネル層として働き、第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層１５は例えば第１のバリア層として働き、第３のＡｌＸ３ＩｎＹ３Ｇａ１－Ｘ３－Ｙ３Ｎ層１９は例えば第２のバリア層として働く。第３のＡｌＸ３ＩｎＹ３Ｇａ１－Ｘ３－Ｙ３Ｎ層１９は、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３寄りのアンドープ層１９ａと、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３から離れたアンドープ層１９ｂと、これらのアンドープ層１９ａ及び１９ｂの間に設けられたドープ層１９ｃとを含む。ドープ層１９ｃには、例えばＳｉがドープされている。
　本実施形態においても、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３はＡｌＧａＮからなることができ、第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層１５はＡｌＮからなることができる。また、第３のＡｌＸ３ＩｎＹ３Ｇａ１－Ｘ３－Ｙ３Ｎ層１９は、ＡｌＮからなることができる。第３のＡｌＸ３ＩｎＹ３Ｇａ１－Ｘ１－Ｙ３Ｎ層１９は、例えば有機金属気相成長法で成長される。
　好適な実施例では、第３のＡｌＸ３ＩｎＹ３Ｇａ１－Ｘ３－Ｙ３Ｎ層１９の厚さは例えば２６ｎｍであり、一例では、アンドープ層１５ａ及び１５ｂがそれぞれ３ｎｍ、ドープ層１９ｃが２０ｎｍである。また、ドープ層１９ｃのドーパント濃度は例えば１×１０１９ｃｍ－３である。
　本実施形態のIII族窒化物半導体積層ウェハ１１の作製方法は、次の点を除いて第１実施形態と同様である。すなわち、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３を成長させた後、続けて第３のＡｌＸ３ＩｎＹ３Ｇａ１－Ｘ３－Ｙ３Ｎ層１９のアンドープ層１９ａ、ドープ層１９ｃ、及びアンドープ層１９ｂをＭＯＶＰＥ法により成長させる。なお、本実施形態においても、ＡｌＮ基板２７は、主面２７ａの転位密度が１×１０６ｃｍ－２未満といった、結晶性が極めて優れたものであることが好ましい。
　本実施形態のIII族窒化物半導体積層ウェハ１１は、第１実施形態と同様のＡｌＮ基板２７、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３及び第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層１５を備えているので、破壊電界強度が大きく、結晶欠陥が少ないノーマリーオフ型の半導体デバイスを作製できる。
　また、本実施形態のIII族窒化物半導体積層ウェハ１１は、第３のＡｌＸ３ＩｎＹ３Ｇａ１－Ｘ３－Ｙ３Ｎ層１９を備える。この第３のＡｌＸ３ＩｎＹ３Ｇａ１－Ｘ３－Ｙ３Ｎ層１９は、第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層１５との間に第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３を挟む位置に設けられ、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３よりバンドギャップが大きく、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３とヘテロ接合を成す。このような第３のＡｌＸ３ＩｎＹ３Ｇａ１－Ｘ３－Ｙ３Ｎ層１９を備えることにより、いわゆるダブルへテロ構造のトランジスタを好適に作製できる。
　（第３の実施の形態）
図３は、本発明の第３実施形態に係るIII族窒化物半導体積層ウェハの構造を示す図面である。本実施形態のIII族窒化物半導体積層ウェハ１２は、Ａｌを含むIII族窒化物半導体からなる第１の半導体層としての第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ（０＜Ｘ１≦１、０≦Ｙ１＜１、０＜Ｘ１＋Ｙ１≦１）層２１と、III族窒化物半導体からなる第２の半導体層としての第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ（０≦Ｘ２≦１、０≦Ｙ２≦１、０＜Ｘ２＋Ｙ２≦１）層２３と、ＡｌＮ基板２７とを備える。なお、ＡｌＮ基板２７の構成は上述した第１実施形態と同様である。
　第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層２１はＡｌＮ基板２７の主面２７ａ上に直に設けられており、第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層２３は第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層２１上に設けられている。第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層２３は、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層２１よりバンドギャップが大きく、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層２１とヘテロ接合を成す。III族窒化物半導体積層ウェハ１２から作製される半導体デバイスにおいて、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層２１は例えばチャネル層として働き、第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層２３は例えばバリア層として働く。第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層２３は、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層２１寄りのアンドープ層２３ａと、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層２１から離れたアンドープ層２３ｂと、これらのアンドープ層２３ａ及び２３ｂの間に設けられたドープ層２３ｃとを含む。ドープ層２３ｃには、例えばＳｉがドープされている。
　第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層２１は、ＡｌＧａＮからなる（すなわちＹ１＝０、０＜Ｘ１＜１）ことができる。また、第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層２３は、ＡｌＮからなる（すなわちＸ２＝１，Ｙ２＝０）ことができる。第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層２１及び第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層２３は、例えば有機金属気相成長（ＭＯＶＰＥ）法で成長される。
　好適な実施例では、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層２１の厚さは例えば２μｍであり、Ａｌ原子組成比Ｘ１は０．８であり、Ｉｎ原子組成比Ｙ１は０である。また、第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層２３の厚さは例えば３６ｎｍであり、一例ではアンドープ層２３ａ及び２３ｂがそれぞれ３ｎｍ、ドープ層２３ｃが３０ｎｍである。ドープ層２３ｃのドーパント濃度は例えば１×１０１９ｃｍ－３である。
　本実施形態のIII族窒化物半導体積層ウェハ１２の作製方法は以下のとおりである。まず、ＡｌＮ基板２７をＮＨ３雰囲気にて１１５０℃の炉内熱処理を行う。次に、ＭＯＶＰＥ法を用いて、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層２１、並びに第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層２３のアンドープ層２３ａ、ドープ層２３ｃ及びアンドープ層２３ｂを順次成長させる。なお、本実施形態においても、ＡｌＮ基板２７は、主面２７ａの転位密度が１×１０６ｃｍ－２未満といった、結晶性が極めて優れたものであることが好ましい。
　（実施例１）
ここで、上記第１実施形態のIII族窒化物半導体積層ウェハ１０（図１参照）、および第３実施形態のIII族窒化物半導体積層ウェハ１２（図３参照）を作製し、結晶性の評価を行った結果について説明する。
　本実施例では、まず、主面がｍ面であり主面の転位密度が１×１０６ｃｍ－２未満のＡｌＮ基板を２枚用意した。そして、一方のＡｌＮ基板には、エピタキシャル層１７に相当する厚さ２μｍのアンドープＡｌＮ層、ドープ層１５ｂに相当する厚さ２０ｎｍでドーパント濃度１×１０１９ｃｍ－３のＳｉドープＡｌＮ層、アンドープ層１５ａに相当する厚さ３ｎｍのアンドープＡｌＮ層、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３に相当する厚さ３０ｎｍのアンドープＡｌ０．８Ｇａ０．２Ｎ層を順に成長させた。以下、これを積層ウェハＡとする。また、他方のＡｌＮ基板には、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層２１に相当する厚さ２μｍのアンドープＡｌ０．８Ｇａ０．２Ｎ層、アンドープ層２３ａに相当する厚さ３ｎｍのアンドープＡｌＮ層、ドープ層２３ｃに相当する厚さ３０ｎｍのアンドープＡｌＮ層、アンドープ層２３ｂに相当する厚さ３ｎｍのアンドープＡｌＮ層を順に成長させた。以下、これを積層ウェハＢとする。
　また、比較例として、図４に示すIII族窒化物半導体積層ウェハＣを作製した。図４に示すIII族窒化物半導体積層ウェハＣは、ＡｌＮ結晶のｃ面を主面１０２ａとするＡｌＮ基板１０２を備えており、該主面１０２ａ上に、厚さ２μｍのアンドープＡｌ０．８Ｇａ０．２Ｎ層１０４、厚さ３ｎｍのアンドープＡｌＮ層１０６、厚さ３０ｎｍでドーパント濃度１×１０１９ｃｍ－３のＳｉドープＡｌＮ層１０８、及び厚さ３ｎｍのアンドープＡｌＮ層１１０が積層されて成るものである。なお、ＡｌＮ基板１０２は、積層ウェハＡ，Ｂと同様、主面の転位密度が１×１０６ｃｍ－２未満の結晶性が極めて優れたものである。
　図５は、本実施例での評価結果を示す図表である。図５には、上述した各積層ウェハＡ～Ｃについて、透過型電子顕微鏡（ＴＥＭ：Transmission Electron Microscope）による積層欠陥および転位の観察結果が示されている。また、図５には、各積層ウェハＡ～Ｃについて、チャネル層（すなわちアンドープＡｌ０．８Ｇａ０．２Ｎ層）の表面、およびＡｌＮ基板の表面における、ａ軸方向およびｃ軸方向のチルト、言い換えれば揺らぎ、に応じたＸ線ロッキングカーブ（ＸＲＣ）半値幅の値が示されている。但し、積層ウェハＣでは、ｍ軸方向のチルトに応じたＸＲＣ半値幅の値が示されている。
　図５に示されるように、積層ウェハＢでは、積層欠陥や転位が多数発生しており、ＴＥＭ観察から、積層欠陥密度が１×１０６ｃｍ－１以上、転位密度が１×１０１０ｃｍ－１以上となっている。積層欠陥や転位が発生している。特に積層欠陥については、アンドープＡｌ０．８Ｇａ０．２Ｎ層をＡｌＮ基板上に厚く（２μｍ）積むことによって、ｃ軸方向の結晶の揺らぎがｃ軸方向と直交する方向と比較して大きくなり、主にｃ軸方向と直交する方向に積層欠陥が延びたためと考えられる。また、ＡｌＮ基板のＸＲＣ半値幅と比較してチャネル層（アンドープＡｌ０．８Ｇａ０．２Ｎ層）のＸＲＣ半値幅が大きくなると共に、チャネル層のａ軸方向のＸＲＣ半値幅よりｃ軸方向のＸＲＣ半値幅が顕著に大きくなっており、結晶のチルト、言い換えれば揺らぎ、に異方性が生じている。
　一方、積層ウェハＡでは、積層欠陥や転位はＴＥＭ観察から確認できなかった。このＴＥＭ観察から積層欠陥密度が２×１０３ｃｍ－１未満、転位密度が１×１０８ｃｍ－１未満である。積層欠陥や転位は全く発生しておらず、チャネル層（アンドープＡｌ０．８Ｇａ０．２Ｎ層）のＸＲＣ半値幅も、ＡｌＮ基板とほぼ同等の値でありａ軸方向およびｃ軸方向で異方性は認められない。これは、積層ウェハＡにおいてはチャネル層（アンドープＡｌ０．８Ｇａ０．２Ｎ層）を積層ウェハＢに比して薄く（３０ｎｍ）形成しているためと考えられる。このように、チャネル層の結晶性をより良好にする為には、チャネル層は薄く形成されることが好ましく、例えば５０ｎｍ以下といった厚さで形成されることにより、チャネル層の積層欠陥や転位を効果的に低減し、且つ結晶のチルト、言い換えれば揺らぎ、の異方性を抑制できる。なお、チャネル層（アンドープＡｌ０．８Ｇａ０．２Ｎ層）の厚さの下限は、例えば２ｎｍである。
　積層ウェハＣでは、チャネル層（アンドープＡｌ０．８Ｇａ０．２Ｎ層）に転位密度が１×１０９ｃｍ－１の転位が発生したものの、積層欠陥は断面ＴＥＭ観察から確認できなかった。つまり、積層欠陥密度は２×１０３ｃｍ－１未満であった。また、チャネル層のＸＲＣ半値幅はａ軸方向およびｍ軸方向で同等であり、結晶のチルト、言い換えれば揺らぎ、の異方性は認められなかった。
　なお、第１実施形態のIII族窒化物半導体積層ウェハ１０（本実施例の積層ウェハＡ）は、いわゆる逆ＨＥＭＴ構造である。また、第２実施形態のIII族窒化物半導体積層ウェハ１１は、いわゆるダブルへテロ構造のＨＥＭＴ構造である。通常のＨＥＭＴ構造である本実施例の積層ウェハＣと比較して、逆ＨＥＭＴ構造である積層ウェハＡは、オーミック接合がとりやすい等の優位性を有する。
　また、ダブルへテロ構造のＨＥＭＴのための積層ウェハＢでは、チャネル層が、上下のバリア層によって閉じ込められるため、キャリアの閉じ込め効果が強いという特徴がある。また、そのキャリア閉じ込め効果を利用することで、チャネル層の伝導性の向上、言い換えればシート抵抗の低減を図ることができる。また、電極と接する部分がよりバンドギャップが大きい材料であるため、デバイスの耐圧の向上を図ることができる。
　（実施例２）
次に、実施例１の積層ウェハＡ～Ｃを用いて、ＨＦＥＴ構造を作製し、その順方向電流特性およびリーク電流特性を調べた結果について説明する。本実施例では、図６に示すように、ソース電極Ｓ、ゲート電極Ｇ、およびドレイン電極Ｄを積層ウェハＡ～Ｃ上に作製した。また、このような電極Ｓ，ＧおよびＤを、積層ウェハＡ～Ｃ上の或る領域において電流方向Ａｉがａ軸方向に沿うように形成した。また、積層ウェハＡ～Ｃ上の他の領域においては、電流方向Ａｉがｃ軸方向（積層ウェハＣの場合はｍ軸方向）に沿うように、それぞれ形成した。
　なお、本実施例では、各電極Ｓ，ＧおよびＤの長手方向（電極Ｓ，ＧおよびＤが並んだ方向と直交する方向）の長さＬを全て１０００μｍとし、ソース電極Ｓとゲート電極Ｇとの間隔ＷＳＧを４μｍとし、ゲート電極Ｇとドレイン電極Ｄとの間隔ＷＧＤを１０μｍとした。また、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により、これらの電極Ｓ，ＧおよびＤを含む領域の周囲の半導体層をメサ状に除去し、素子間分離を行った。
　図７は、本実施例での評価結果を示す図表である。図７には、上述した各積層ウェハＡ～Ｃについて、ソース電極Ｓとゲート電極Ｇとの間に＋１Ｖを印加し、ソース電極Ｓとドレイン電極Ｄとの間に＋５Ｖを印加した場合のドレイン電流（順方向電流）密度を測定した値が示されている。また、図７には、各積層ウェハＡ～Ｃについて、ソース電極Ｓとゲート電極Ｇとの間に－２Ｖを印加し、ソース電極Ｓとドレイン電極Ｄとの間に－１００Ｖを印加した場合のソース・ドレイン間のリーク電流密度を測定した値が示されている。
　まず順方向電流について考察すると、図７に示されるように、積層ウェハＢにおいて電流方向Ａｉがｃ軸方向に沿う場合、ａ軸方向に沿う場合に比して電流密度が小さくなっている。これは、積層ウェハＢにおいて電流方向Ａｉがｃ軸方向に沿う場合、積層欠陥に対し垂直な方向に電流が流れることとなるので、積層欠陥による散乱が影響しているものと考えられる。すなわち、このような場合には、素子のオン抵抗が大きくなってしまうことを意味する。
　また、リーク電流について考察すると、図７に示されるように、積層ウェハＢにおいて電流方向Ａｉがａ軸方向に沿う場合、ｃ軸方向に沿う場合に比して電流密度が大きくなっている。これは、積層ウェハＢにおいて電流方向Ａｉがａ軸方向に沿う場合、積層欠陥に対し平行な方向に電流が流れることとなるので、積層欠陥を介するリーク電流が多く生じているものと考えられる。すなわち、このような場合には、素子の耐圧が低くなってしまうことを意味する。
　積層ウェハＢに関する上記結果に対し、積層ウェハＡでは、電流方向Ａｉがどの結晶軸に沿っているかにかかわらず順方向電流密度が同程度となっているので、素子のオン抵抗を電流方向によらず低く抑えることができる。また、積層ウェハＡでは、電流方向Ａｉがどの結晶軸に沿っているかにかかわらずリーク電流密度が同程度となっているので、素子の耐圧を電流方向によらず高く保つことができる。積層ウェハＡにおけるこのような特性は、積層ウェハＡのチャネル層が、積層ウェハＢに比して積層欠陥や転位が少なく、且つ、結晶のチルト（揺らぎ）の異方性が十分に少なく結晶性が良好であることに起因すると考えられる。
　なお、積層ウェハＣでは、チャネル層に転位が存在するものの、順方向電流密度およびリーク電流密度の異方性は認められなかった。
　本実施例の結果より、積層ウェハＡのようにチャネル層を比較的薄く（例えば５０ｎｍ以下）形成し、積層欠陥や転位の発生、およびチャネル層の結晶のチルト、言い換えれば揺らぎ、の異方性をそれぞれ低減することによって、当該積層ウェハから作製される半導体デバイスのオン抵抗および耐圧の異方性を効果的に抑制しうることが示された。
　なお、前述した非特許文献３では、Ｘ線ロッキングカーブの半値幅が、ｃ軸方向とｃ軸に垂直な方向とで顕著に異なっている。図５に示したように、実施例１の積層ウェハＡにおいてもｃ軸方向とａ軸方向とでＸ線ロッキングカーブ半値幅が全く等しいというわけではないが、これは測定上の誤差や、積層ウェハの状態、例えば形状、反り、又はクラック、による影響が含まれているためである。実施例の積層ウェハＡでは、ｃ軸に垂直な方向（例えばａ軸）のＸＲＣ半値幅１３９ａｒｃｓｅｃ（すなわちｃ軸に垂直な方向へのチルト角に相当）と、ｃ軸方向のＸＲＣ半値幅１６８ａｒｃｓｅｃ（ｃ軸方向へのチルト角に相当）との比が１６８／１３９＝１．２となっており、ｃ軸方向へのチルト角がｃ軸に垂直な方向へのチルト角の１．２倍以下であれば、実施例２で示したとおり良好な結晶性を有するといえる。
　（実施例３）
上記実施例１，２より、ｍ面のような非極性のＡｌＮ基板を用いたとき、積層ウェハＡのようにＡｌＧａＮチャネル層を比較的薄く成長することによって、積層欠陥や転位の発生、およびチャネル層の結晶のチルト（揺らぎ）の異方性をそれぞれ低減し、当該積層ウェハから作製される半導体デバイスのオン抵抗・耐圧の異方性を抑制すると同時に、デバイス特性の向上を図ることができた。
　ここで、上記実施例１では積層ウェハＡのＡｌＧａＮチャネル層の厚さを３０ｎｍとしたが、ＡｌＧａＮチャネル層の厚さの範囲に関する実施例について説明する。
　本実施例では、実施例１で作製したウェハＡに加え、ＡｌＧａＮチャネル層の厚さをそれぞれ４０ｎｍ，５０ｎｍ，６０ｎｍ，８０ｎｍ，２０００ｎｍとした積層ウェハＡ４０，Ａ５０，Ａ６０，Ａ８０，及びＡ２０００を作製した。なお、これらの積層ウェハのＡｌＧａＮチャネル層以外の構成については、実施例１の積層ウェハＡと全く同じとした。
　上記実施例１，２において、結晶のチルト、言い換えれば揺らぎ、の異方性やデバイス特性の異方性の原因が、ＡｌＧａＮチャネル層での転位や積層欠陥といった結晶欠陥にあることが明らかとなったので、本実施例の積層ウェハＡ４０，Ａ５０，Ａ６０，Ａ８０，及びＡ２０００についてＴＥＭ評価を実施し、結晶欠陥とＡｌＧａＮチャネル層の厚さとの関係について調べた。図８は、その結果を示す図表である。図８に示す結果によれば、ＡｌＧａＮチャネル層の厚さは５０ｎｍ以下が好ましいことがわかる。
　（実施例４）
ＡｌＧａＮチャネル層の厚みと結晶欠陥及び異方性を示した実施例３の図８では、ＡｌＧａＮチャネル層の厚みが５０ｎｍより厚ければ、結晶欠陥が発生し、異方性が生じることが示されている。
　さらに実験を継続し、エピタキシャル成長の最適化、具体的にはジグ（サセプタ）の最適化、に関して検討した。その結果、ＡｌＧａＮチャネル層の厚さが実施例１と同じ３０ｎｍであったとしても、エピタキシャル成長として最適な状態でない場合には、ＡｌＧａＮチャネル層に結晶欠陥が発生することがわかった。そして、これにより、結晶のチルト、言い換えれば揺らぎ、の異方性が生じること、及び、ＡｌＧａＮチャネル層の異方性が小さい場合（上記ｈｗｃ／ｈｗａが１．２以下）には、良好な特性が得られることがわかった。以下、その実施例について説明する。
　本実施例では、実施例１の積層ウェハＡと同様のエピタキシャル構造を有する積層ウェハＤ～Ｇを作製した。すなわち、厚さ４３０μｍのＡｌＮ基板に対し、実施例１では基板を載置するサセプタのポケット深さを４３０μｍとしたが、本実施例ではポケット深さ４５０μｍ、５００μｍ、６００μｍ、および８００μｍのサセプタを用い、敢えてガスの流れを乱れさせ、その影響を調べる実験を行った。その際、ＡｌＧａＮチャネル層の組成や厚さ等が、実施例１の積層ウェハＡと同じになるようにガス流量や成長時間の調整を行った。
　図９は、本実施例における結果を示す図表である。図９に示すように、エピタキシャル構造が同じであっても、エピタキシャル成長の最適化の状態により、ＸＲＣ半値幅の異方性が大きくなる場合と、そうでない場合とがある。ＡｌＧａＮチャネル層のＸＲＣ半値幅の比（ｈｗｃ／ｈｗａ）が１．２より大きい場合には、転位や積層欠陥が生じ、図９に示すようなリーク電流の増大や、オン抵抗の増大といったデバイス特性の低下が生じる。
　（第４の実施の形態）
図１０は、本発明の第４実施形態に係るIII族窒化物半導体デバイスの構造を示す図面である。本実施形態のIII族窒化物半導体デバイス３０は、半導体積層部３０ａを備える。この半導体積層部３０ａは、第１実施形態に係るIII族窒化物半導体積層ウェハ１０（図１参照）をチップ状に切り出したものであって、チャネル層としての第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層３３、バリア層としての第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層３５（アンドープ層３５ａ及びドープ層３５ｂ）、並びにエピタキシャル層３７を備える。これらの層３３，３５および３７は、第１実施形態の第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３、第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層１５及びエピタキシャル層１７と同様の構成を有するため、詳細な説明を省略する。また、半導体積層部３０ａは、ＡｌＮ基板５７を備える。このＡｌＮ基板５７は、第１実施形態のＡｌＮ基板２７と同様の構成を有する。
　また、III族窒化物半導体デバイス３０は、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層３３上に並んで設けられた電極３９及び４１を更に備える。また、III族窒化物半導体デバイス３０は、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層３３上において電極３９と電極４１との間に設けられた電極４３を更に備える。
　III族窒化物半導体デバイス３０がヘテロ接合トランジスタであるとき、電極３９はソース電極及びドレイン電極の一方であり、電極４１はソース電極及びドレイン電極の他方であり、電極４３はゲート電極である。或いは、III族窒化物半導体デバイス３０がショットキバリアダイオードであるとき、電極３９及び４１はアノード電極であり、電極４３はカソード電極である。
　III族窒化物半導体デバイス３０の動作中のある期間には、電極４３に逆バイアスが印加される。一方、III族窒化物半導体デバイス３０の動作中の他の期間では、電極４３に順バイアスが印加される。この動作期間において、電極３９及び４１は、III族窒化物半導体デバイス３０に流れるキャリアを提供する。このために、電極３９及び４１は第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層３３にオーミック接合を成すことが好ましい。また、電極４３は第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層３３にショットキ接合を成すことが好ましい。このIII族窒化物半導体デバイス３０では、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層３３と第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層３５とのヘテロ接合により、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層３３の内部に二次元電子ガス層４５が生成される。
　本実施形態のIII族窒化物半導体デバイス３０は、第１実施形態のIII族窒化物半導体積層ウェハ１０と同様の構成を有する半導体積層部３０ａを備える。したがって、このIII族窒化物半導体デバイス３０によれば、破壊電界強度が大きく、結晶欠陥が少ないノーマリーオフ型の半導体デバイスを提供できる。
　また、上述した実施例１，２において述べたように、本実施形態においても、チャネル層である第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層３３は、例えば厚さ５０ｎｍ以下といった薄い層であることが好ましい。これにより、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層３３の結晶方向の揺らぎの異方性を抑制し、デバイス特性、具体的には耐圧およびオン抵抗、を良好に保つことができる。
　（第５の実施の形態）
図１１は、本発明の第５実施形態に係るIII族窒化物半導体デバイスの構造を示す図面である。本実施形態のIII族窒化物半導体デバイス３１は、半導体積層部３１ａを備える。この半導体積層部３１ａは、第２実施形態に係るIII族窒化物半導体積層ウェハ１１（図２参照）をチップ状に切り出したものであって、チャネル層としての第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層３３、バリア層としての第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層３５（アンドープ層３５ａ及びドープ層３５ｂ）、並びにエピタキシャル層３７を備える。これらの層３３，３５および３７は第１実施形態の第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層１３、第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層１５及びエピタキシャル層１７と同様の構成を有するため、詳細な説明を省略する。また、半導体積層部３１ａは、第３のＡｌＸ３ＩｎＹ３Ｇａ１－Ｘ３－Ｙ３Ｎ層４７（アンドープ層４７ａ及び４７ｂ、並びにドープ層４７ｃ）を備える。この第３のＡｌＸ３ＩｎＹ３Ｇａ１－Ｘ３－Ｙ３Ｎ層４７は、第２実施形態の第３のＡｌＸ３ＩｎＹ３Ｇａ１－Ｘ３－Ｙ３Ｎ層１９（アンドープ層１９ａ及び１９ｂ、並びにドープ層１９ｃ）と同様の構成を有する。また、半導体積層部３１ａは、ＡｌＮ基板５７を備える。このＡｌＮ基板５７は、第１実施形態のＡｌＮ基板２７と同様の構成を有する。
　また、III族窒化物半導体デバイス３１は、第３のＡｌＸ３ＩｎＹ３Ｇａ１－Ｘ３－Ｙ３Ｎ層４７のアンドープ層４７ｂ上に並んで設けられた電極４９及び５１を更に備える。また、III族窒化物半導体デバイス３１は、アンドープ層４７ｂ上において電極４９と電極５１との間に設けられた電極５３を更に備える。
　III族窒化物半導体デバイス３１がヘテロ接合トランジスタであるとき、電極４９はソース電極及びドレイン電極の一方であり、電極５１はソース電極及びドレイン電極の他方であり、電極５３はゲート電極である。或いは、III族窒化物半導体デバイス３１がショットキバリアダイオードであるとき、電極４９及び５１はアノード電極であり、電極５３はカソード電極である。
　III族窒化物半導体デバイス３１の動作中のある期間には、電極５３に逆バイアスが印加される。一方、III族窒化物半導体デバイス３１の動作中の他の期間では、電極５３に順バイアスが印加される。この動作期間において、電極４９及び５１は、III族窒化物半導体デバイス３１に流れるキャリアを提供する。このために、電極４９及び５１は第３のＡｌＸ３ＩｎＹ３Ｇａ１－Ｘ３－Ｙ３Ｎ層４７のアンドープ層４７ｂにオーミック接合を成すことが好ましい。また、電極５３はアンドープ層４７ｂにショットキ接合を成すことが好ましい。このIII族窒化物半導体デバイス３１では、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層３３と第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層３５とのヘテロ接合により、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層３３の内部に二次元電子ガス層４５が生成される。また、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層３３と第３のＡｌＸ３ＩｎＹ３Ｇａ１－Ｘ３－Ｙ３Ｎ層４７とのヘテロ接合により、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層３３の内部に二次元電子ガス層５５が生成される。
　本実施形態のIII族窒化物半導体デバイス３１は、第２実施形態のIII族窒化物半導体積層ウェハ１１と同様の構成を有する半導体積層部３１ａを備える。したがって、このIII族窒化物半導体デバイス３１によれば、破壊電界強度が大きく、結晶欠陥が少ないノーマリーオフ型の半導体デバイスを提供できる。
　また、上述した実施例１，２において述べたように、本実施形態においても、チャネル層である第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層３３は、例えば厚さ５０ｎｍ以下といった薄い層であることが好ましい。これにより、第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層３３の結晶方向の揺らぎの異方性を抑制し、デバイス特性、具体的には耐圧およびオン抵抗、を良好に保つことができる。
　本発明によるIII族窒化物半導体積層ウェハ及びIII族窒化物半導体デバイスは、上記した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記各実施形態ではチャネル層（又は第１の半導体層）の材料としてＡｌＧａＮを例示したが、ＩｎＡｌＧａＮやＡｌＮ、ＩｎＡｌＮ等、Ａｌを含むIII族窒化物半導体であれば本発明におけるチャネル層（第１の半導体層）を好適に構成できる。また、上記各実施形態ではバリア層（又は第２の半導体層）の材料としてＡｌＮを例示したが、ＩｎＡｌＧａＮやＡｌＧａＮ、ＩｎＡｌＮ等、チャネル層（第１の半導体層）よりバンドギャップが大きいIII族窒化物半導体であれば、本発明におけるバリア層（第２の半導体層）を好適に構成できる。
　好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
　破壊電界強度が大きく、結晶欠陥が少ないノーマリーオフ型のIII族窒化物半導体デバイス、及びこのIII族窒化物半導体デバイスの作製に用いられるIII族窒化物半導体積層ウェハである。
　１０～１２…III族窒化物半導体積層ウェハ、１３，３３…第１のＡｌＸ１ＩｎＹ１Ｇａ１－Ｘ１－Ｙ１Ｎ層、１５，３５…第２のＡｌＸ２ＩｎＹ２Ｇａ１－Ｘ２－Ｙ２Ｎ層、１５ａ，３５ａ…アンドープ層、１５ｂ，３５ｂ…ドープ層、１７，３７…エピタキシャル層、１９，４７…第３のＡｌＸ３ＩｎＹ３Ｇａ１－Ｘ３－Ｙ３Ｎ層、１９ａ，１９ｂ，４７ａ，４７ｂ…アンドープ層、１９ｃ，４７ｃ…ドープ層、２７，５７…ＡｌＮ基板、２７ａ，５７ａ…主面、３０，３１…III族窒化物半導体デバイス、３０ａ，３１ａ…半導体積層部、３９，４１，４３…電極、４５，５５…二次元電子ガス層。

Claims (16)

  1. 　ＡｌＮからなり該ＡｌＮ結晶のｃ軸に沿った主面を有する基板と、
    　Ａｌを含むIII族窒化物系半導体からなり前記主面上に設けられた第１の半導体層と、
    　前記主面上に設けられ、前記第１の半導体層よりバンドギャップが大きいIII族窒化物系半導体からなり、前記第１の半導体層とヘテロ接合を成す第２の半導体層と
    　を備える、III族窒化物半導体積層ウェハ。
  2. 　前記第１の半導体層における前記Ａｌを含むIII族窒化物系半導体のｃ軸方向のＸ線ロッキングカーブ半値幅が、当該III族窒化物系半導体のｃ軸に垂直な方向のＸ線ロッキングカーブ半値幅の１．２倍以下である、請求項１に記載のIII族窒化物半導体積層ウェハ。
  3. 　前記主面が前記ＡｌＮ結晶のｍ面またはａ面である、請求項１または２に記載のIII族窒化物半導体積層ウェハ。
  4. 　前記第１の半導体層の厚さが５０ｎｍ以下である、請求項１～３のいずれか一項に記載のIII族窒化物半導体積層ウェハ。
  5. 　前記第１の半導体層がＡｌＧａＮからなる、請求項１～４のいずれか一項に記載のIII族窒化物半導体積層ウェハ。
  6. 　前記第２の半導体層がＡｌＮからなる、請求項１～５のいずれか一項に記載のIII族窒化物半導体積層ウェハ。
  7. 　前記主面上において前記第２の半導体層との間に前記第１の半導体層を挟む位置に設けられ、前記第１の半導体層よりバンドギャップが大きいIII族窒化物系半導体からなり、前記第１の半導体層とヘテロ接合を成す第３の半導体層を更に備える、請求項１～６のいずれか一項に記載のIII族窒化物半導体積層ウェハ。
  8. 　前記第３の半導体層がＡｌＮからなる、請求項７に記載のIII族窒化物半導体積層ウェハ。
  9. 　ＡｌＮからなり該ＡｌＮ結晶のｃ軸に沿った主面を有する基板と、
    　Ａｌを含むIII族窒化物系半導体からなり前記主面上に設けられたチャネル層と、
    　前記主面上に設けられ、前記第１の半導体層よりバンドギャップが大きいIII族窒化物系半導体からなり、前記チャネル層とヘテロ接合を成す第１のバリア層と
    　を備える、III族窒化物半導体デバイス。
  10. 　前記チャネル層における前記Ａｌを含むIII族窒化物系半導体のｃ軸方向のＸ線ロッキングカーブ半値幅が、当該III族窒化物系半導体のｃ軸に垂直な方向のＸ線ロッキングカーブ半値幅の１．２倍以下である、請求項９に記載のIII族窒化物半導体デバイス。
  11. 　前記主面が前記ＡｌＮ結晶のｍ面またはａ面である、請求項９または１０に記載のIII族窒化物半導体デバイス。
  12. 　前記チャネル層の厚さが５０ｎｍ以下である、請求項９～１１のいずれか一項に記載のIII族窒化物半導体デバイス。
  13. 　前記チャネル層がＡｌＧａＮからなる、請求項９～１２のいずれか一項に記載のIII族窒化物半導体デバイス。
  14. 　前記第１のバリア層がＡｌＮからなる、請求項９～１３のいずれか一項に記載のIII族窒化物半導体デバイス。
  15. 　前記主面上において前記第１のバリア層との間に前記チャネル層を挟む位置に設けられ、前記チャネル層よりバンドギャップが大きいIII族窒化物系半導体からなり、前記チャネル層とヘテロ接合を成す第２のバリア層を更に備える、請求項９～１４のいずれか一項に記載のIII族窒化物半導体デバイス。
  16. 　前記第２のバリア層がＡｌＮからなる、請求項１５に記載のIII族窒化物半導体デバイス。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5665171B2 (ja) * 2010-05-14 2015-02-04 住友電気工業株式会社 Ｉｉｉ族窒化物半導体電子デバイス、ｉｉｉ族窒化物半導体電子デバイスを作製する方法
KR102225693B1 (ko) * 2013-03-14 2021-03-12 헥사테크, 인크. 단결정 알루미늄 질화물 기판을 포함하는 전력 반도체 장치들
JP6226627B2 (ja) * 2013-08-09 2017-11-08 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体エピタキシャル基板およびその製造方法
JP5818853B2 (ja) * 2013-10-15 2015-11-18 株式会社トクヤマ ｎ型窒化アルミニウム単結晶基板を用いた縦型窒化物半導体デバイス
KR102098937B1 (ko) * 2014-01-27 2020-04-08 엘지이노텍 주식회사 발광소자
CN104157680B (zh) * 2014-08-04 2017-05-10 安徽三安光电有限公司 一种半导体模板的制作方式及led或fet组件
JP6746887B2 (ja) * 2015-09-16 2020-08-26 住友電気工業株式会社 高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法
WO2019066914A1 (en) * 2017-09-29 2019-04-04 Intel Corporation III-N TRANSISTORS WITH TUNNEL POLARIZATION JUNCTION
US11355652B2 (en) 2017-09-29 2022-06-07 Intel Corporation Group III-nitride polarization junction diodes
WO2019066921A1 (en) 2017-09-29 2019-04-04 Intel Corporation GROUP III NITRIDE ELECTROLUMINESCENT DEVICES COMPRISING POLARIZATION JUNCTION
WO2019066916A1 (en) 2017-09-29 2019-04-04 Intel Corporation GROUP III COMPLEMENTARY TYPE NITRIDE TRANSISTORS WITH COMPLEMENTARY POLARIZATION JUNCTIONS
JP7158272B2 (ja) * 2018-12-25 2022-10-21 エア・ウォーター株式会社 化合物半導体基板
US11251264B2 (en) * 2019-10-08 2022-02-15 Vanguard International Semiconductor Corporation Semiconductor device and manufacturing method of the same
CN114649403A (zh) * 2022-01-28 2022-06-21 杭州电子科技大学富阳电子信息研究院有限公司 一种改善大信号跨导的高线性度GaN HEMT射频功率器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278570A (ja) * 2005-03-28 2006-10-12 Nippon Telegr & Teleph Corp <Ntt> ショットキーダイオード、電界効果トランジスタおよびその製造方法
JP2008311533A (ja) * 2007-06-15 2008-12-25 Rohm Co Ltd 高電子移動度トランジスタ
JP2009044006A (ja) * 2007-08-09 2009-02-26 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法
JP2009147264A (ja) * 2007-12-18 2009-07-02 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体ヘテロ構造電界効果トランジスタ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7030428B2 (en) * 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
US8545629B2 (en) * 2001-12-24 2013-10-01 Crystal Is, Inc. Method and apparatus for producing large, single-crystals of aluminum nitride
EP1787330A4 (en) * 2004-05-10 2011-04-13 Univ California PREPARATION OF NON-POLLUTED INDIUM GALLIUM NITRIDE THIN FILMS, HETEROSTRUCTURES AND EQUIPMENT BY METAL-ORGANIC CHEMICAL VAPORIZATION

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278570A (ja) * 2005-03-28 2006-10-12 Nippon Telegr & Teleph Corp <Ntt> ショットキーダイオード、電界効果トランジスタおよびその製造方法
JP2008311533A (ja) * 2007-06-15 2008-12-25 Rohm Co Ltd 高電子移動度トランジスタ
JP2009044006A (ja) * 2007-08-09 2009-02-26 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法
JP2009147264A (ja) * 2007-12-18 2009-07-02 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体ヘテロ構造電界効果トランジスタ

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
L.J. SCHOWALTER ET AL.: "Epitaxial growth of AlN and Al0.5Ga0.5N layers on aluminum nitride substrates", JOURNAL OF CRYSTAL GROWTH, vol. 211, 2000, pages 78 - 81 *

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