JP2009044006A - 窒化物半導体素子および窒化物半導体素子の製造方法 - Google Patents

窒化物半導体素子および窒化物半導体素子の製造方法 Download PDF

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Abstract

【課題】ノーマリオフタイプの窒化物半導体素子およびその製造方法を提供すること。
【解決手段】このＣＡＶＥＴは、ｎ＋型ＧａＮ基板１と、この基板の主面１ａに形成された開口部３を有する絶縁膜２と、窒化物半導体積層構造部４とを備えている。窒化物半導体積層構造部４は、その平行面７、＋ｃ軸側傾斜面８および−ｃ軸側傾斜面９に平行な面を積層界面１５として順に積層されたｎ−型ＧａＮ層５およびｎ−型ＧａＮ層５と格子定数の異なるｎ＋型ＡｌＧａＮ層６を備えている。ゲート電極１０は、−ｃ軸側傾斜面９に対向して形成され、ソース電極１１は、ｎ＋型ＡｌＧａＮ層６と電気的に接続されている。ドレイン電極は、ｎ＋型ＧａＮ基板１と電気的に接続されている。
【選択図】図１

Description

この発明は、III族窒化物半導体を用いた窒化物半導体素子およびその製造方法に関する。
ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）のように半導体へテロ接合で形成される２次元電子ガスをチャネルとして用いた縦型構造のトランジスタとして、従来、いわゆるＣＡＶＥＴ（Current Aperture Vertical Electron Transistor）が知られている。
図３は、従来のＣＡＶＥＴの構造を説明するための図解的な断面図である。
このＣＡＶＥＴは、たとえば、ＧａＮ（窒化ガリウム）基板１０１と、このＧａＮ基板１０１の成長主面１０１ａに積層された、ｎ型不純物濃度の低い高抵抗層（図３では、ｎ−型ＧａＮ（窒化ガリウム）層１０２）と、このｎ−型ＧａＮ層１０２に積層された、ｎ−型ＧａＮ層１０２とは格子定数の異なる層（たとえば、図３では、ＡｌＧａＮ（窒化アルミニウムガリウム層１０３）と、を備えている。すなわち、ｎ−型ＧａＮ層１０２およびＡｌＧａＮ層１０３が、成長主面１０１ａに平行な面を積層界面として、ＧａＮ基板１０１上に順にエピタキシャル成長させられている。
ｎ−型ＧａＮ層１０２の層厚方向途中部には、ＡｌＧａＮ層１０３に対向する位置に開口１０５が形成されたｐ型ＧａＮ層１０４が形成されている。ｎ−型ＧａＮ層１０２においてｐ型ＧａＮ層１０４の上方に位置する部分とＡｌＧａＮ層１０３との積層界面近傍では、これらのヘテロ接合によって、ｎ−型ＧａＮ層１０２内に成長主面１０１ａに平行な２次元電子ガス１０６が生じている。ＡｌＧａＮ層１０３上には、ＡｌＧａＮ層１０３とショットキー接合を形成するように、ゲート電極１０７が形成されており、また、ＡｌＧａＮ層１０３またはｎ−型ＧａＮ層１０２との間でオーミック接触が得られるように、２つのソース電極１０８がゲート電極１０７を挟んで対向するように形成されている。また、ＧａＮ基板１０１における成長主面１０１ａと反対側の裏面には、ＧａＮ基板１０１との間でオーミック接触が得られるように、ドレイン電極１０９が形成されている。ドレイン電極１０９は、ＧａＮ基板１０１を介してｎ−型ＧａＮ層１０２に電気的に接続されることになる。こうして、ソース電極１０８およびドレイン電極１０９がＧａＮ基板１０１を挟んで対向する、縦型構造のＣＡＶＥＴが構成されている。
このような縦型構造のＣＡＶＥＴでは、ソース−ドレイン間にドレイン側が正となるバイアス電圧が印加されると、ソース−ドレイン間に電位差が生じて、ドレイン電極１０９からソース電極１０８へと電流が流れる。より具体的には、ソース−ドレイン間にバイアス電圧が印加されると、その電位差によって２次元電子ガス１０６が移動し、ｐ型ＧａＮ層１０４の開口１０５に電子が達する。そして、開口１０５に達した電子は、ドレイン電極１０９の電位によって、開口１０５を介してｎ−型ＧａＮ層１０２内を流れてＧａＮ基板１０１に流れ込む。ＧａＮ基板１０１に流れ込んだ電子は、ＧａＮ基板１０１内部を通ってドレイン電極１０９に到達する。こうして、ドレイン電極１０９からソース電極１０８へと電流が流れ、ソース−ドレイン間が導通する。
Ｊｐｎ．Ｊ．Ａｐｐｌ．ｐｈｙｓ．４６（２００７）ｐ．Ｌ５０３
ところが、上記ＣＡＶＥＴは、縦型構造を実現できるものの、ゲート閾値電圧Ｖｔｈ＝−１６Ｖであり、いわゆる、ノーマリオン特性を有する。そのため、ＣＡＶＥＴをオフ状態にするには、ゲート電極１０７に負電圧を印加することにより、２次元電子ガス１０６をピンチオフするという操作が必要となる。
そこで、非極性面（ａ面およびｍ面）を成長主面とするＧａＮ基板１０１を用いることが検討される。非極性面を成長主面とするＧａＮ基板１０１を用いた場合、ｎ−型ＧａＮ層１０２内に生じた、非極性面に平行な２次元電子ガス１０６を利用することになる。ところが、非極性面では、大きな分極が生じないので、２次元電子ガス１０６は、その電子密度が低い。そのため、ゲート閾値電圧Ｖｔｈの値が正となる、いわゆる、ノーマリオフ特性に近づくものの、ＣＡＶＥＴのチャネル移動度が低下するという別の不具合を生じてしまう。
そこで、この発明の目的は、ノーマリオフタイプの窒化物半導体素子およびその製造方法を提供することにある。
上記目的を達成するための請求項１記載の発明は、非極性面または半極性面を主面とする導電性III族窒化物半導体からなる半導体基層と、前記半導体基層の主面に形成され、この主面の一部を露出させる開口部を有する絶縁層と、前記開口部から前記絶縁層上に至る領域に形成され、前記半導体基層の主面に平行な平行面、前記半導体基層の主面に対して傾斜した＋ｃ軸側の第１傾斜面および−ｃ軸側の第２傾斜面を有しており、少なくとも格子定数の異なる２種のIII族窒化物半導体層を備える、窒化物半導体積層構造部と、前記第２傾斜面に対向して形成されたゲート電極と、前記III族窒化物半導体層に電気的に接続されるように配置されたソース電極と、前記半導体基層における主面と反対側の裏面上に形成されたドレイン電極と、を含む、窒化物半導体素子である。
この構成によれば、半導体基層の主面（非極性面または半極性面）に、この主面の一部を露出させる開口部を有する絶縁層が形成されている。絶縁層の開口部から絶縁層上に至る領域には、平行面、第１傾斜面および第２傾斜面を有する、III族窒化物半導体からなる窒化物半導体積層構造部が形成されている。窒化物半導体積層構造部は、少なくとも格子定数の異なる２種のIII族窒化物半導体層を備えている。また、窒化物半導体積層構造部の第２傾斜面には、ゲート電極が対向している。格子定数の異なる２種のIII族窒化物半導体層は、ソース電極と電気的に接続されている。また、半導体基層には、その主面と反対側の裏面上にドレイン電極が形成されており、半導体基層と電気的に接続されている。そして、格子定数の異なる２種のIII族窒化物半導体層の一方の層における、これらの層の積層界面（半導体層積層界面）近傍には、これらのヘテロ接合によって、２次元電子ガスが生じている。窒化物半導体素子では、この２次元電子ガスが電流チャネルとして用いられる。こうして、ソース電極およびドレイン電極が、半導体基層を挟んで対向する縦型構造の窒化物半導体素子（ＣＡＶＥＴ：Current Aperture Vertical Electron Transistor）が構成されている。
なお、半導体基層および窒化物半導体積層構造部を構成するIII族窒化物半導体は、一般には、それぞれＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。このように表わされるIII族窒化物半導体のうち、半導体基層に用いられる導電性のIII族窒化物半導体としては、たとえば、ＧａＮ（窒化ガリウム）、ＩｎＮ（窒化インジウム）などを適用できる。また、格子定数の異なる２種のIII族窒化物半導体層の組み合わせとしては、たとえば、ＧａＮ層／ＡｌＧａＮ層が挙げられる。なお、格子定数が異なる組み合わせであれば、たとえば、ＡｌＧａＮ層／ＡｌＧａＮ層であってもよい。また、格子定数の異なる２種のIII族窒化物半導体層は、不純物濃度を変える変調ドープによって形成される、同じ組成の半導体層が組み合わされた構成でもよい。また、ソース電極が形成されるIII族窒化物半導体層が窒化物半導体積層構造部の最表層である場合には、当該III族窒化物半導体においてソース電極が形成される面は、窒化物半導体積層構造部の平行面である。さらに、格子定数の異なる２種のIII族窒化物半導体層の一方がＧａＮ層である場合、ＧａＮ層としては、たとえば、不純物を含まないｉ型ＧａＮ層、Ｆｅ（鉄）などを含む高抵抗層、不純物を含んでいても不純物の濃度が低い高抵抗のｎ−型ＧａＮ層などを適用できる。
この窒化物半導体素子においては、窒化物半導体積層構造部の第２傾斜面にゲート電極が対向しているので、このゲート電極から窒化物半導体積層構造部内に空乏層を広げることができる。そのため、２次元電子ガスが生じている層およびこの層より窒化物半導体積層構造部の表層側の層における、第２傾斜面側の層厚を適切な値に定めることにより、窒化物半導体積層構造部内に広がる空乏層によって、半導体層積層界面近傍に生じた２次元電子ガスを消滅させる（ピンチオフする）ことができる。
また、半導体基層の主面が、非極性面または半極性面であるため、半導体基層内に存在するｃ軸方向の貫通転位（たとえば、らせん転位）は、半導体基層の主面に対して平行もしくは傾斜して延びている。それゆえ、たとえば、窒化物半導体積層構造部が、半導体基層の主面からIII族窒化物半導体をエピタキシャル成長させて形成される場合でも、その成長に際して、半導体基層から窒化物半導体積層構造部へと貫通転位が受け継がれることを抑制することができる。そのため、半導体基層内の貫通転位がリーク電流の発生源になることを低減できるので、窒化物半導体素子のデバイス特性を向上させることができる。
さらに、ゲート電極に対向する第２傾斜面が、半導体基層の主面に対して傾斜した−ｃ軸側の面である。ところで、III族窒化物半導体の＋ｃ軸方向への成長速度と−ｃ軸方向への成長速度とを比較すると、＋ｃ軸方向への成長速度の方が速い。そのため、半導体基層の主面に、この主面の一部を露出させる開口部を有するマスクを形成し、このマスクの開口部からIII族窒化物半導体層を成長させて窒化物半導体積層構造部を形成することにより、第２傾斜面に平行な半導体層積層界面を、第１傾斜面に平行な半導体層積層界面よりマスクの開口部に近くに位置させることができる。この場合、このIII族窒化物半導体の成長に用いたマスクを、請求項１に記載の絶縁層として利用することができる。
次に、この窒化物半導体素子の動作について説明する。この窒化物半導体素子を動作させるには、まず、ソース−ドレイン間にドレイン側が正となるバイアス電圧が印加される。この窒化物半導体素子では、上述したように、ゲート電極から広がる空乏層により、第２傾斜面側の２次元電子ガス（チャネル部分）がピンチオフされている。また、第２傾斜面に平行な半導体層積層界面が、第１傾斜面に平行な半導体層積層界面に比べて絶縁層の開口部の近くに位置している場合であって、格子定数の異なる２種のIII族窒化物半導体層の一方がｉ型や高抵抗のｎ−型のＧａＮ層であれば、第１傾斜面側の２次元電子ガス中の電子が、そのＧａＮ層中を移動して半導体基層へと流れ込むことがない。それゆえ、第２傾斜面側の２次元電子ガスがピンチオフされている状態においては、ソース−ドレイン間は遮断状態である。この状態から、ゲート電極に対して、ソース電極を基準電位として正となる所定の電圧値（ゲート閾値電圧）以上のバイアス電圧が印加されると、２次元電子ガスのピンチオフが解除される。ピンチオフが解除されると、２次元電子ガスが移動し、絶縁層における開口部の第２傾斜面側縁部近傍に電子が達する。そして、開口部の第２傾斜面側縁部近傍に達した電子は、ドレイン電極の電位によって、開口部におけるIII族窒化物半導体層内を流れて、半導体基層へと流れ込む。そして、半導体基層内部を通ってドレイン電極に到達し、ソース−ドレイン間が導通することになる。このようにして、ゲート電極に対してバイアス電圧を印加したときにソース−ドレイン間が導通し、ゲート電極に対してバイアス電圧を与えないときにはソース−ドレイン間が遮断状態となる、ノーマリオフ動作が達成される。なお、第２傾斜面が半導体基層の主面（非極性面または半極性面）に対して傾斜しているので、第２傾斜面に平行な面には分極が生じている。そのため、２次元電子ガスにおける第２傾斜面に沿う部分の電子密度の低下を抑制することができる。その結果、窒化物半導体素子のチャネル移動度の低下を抑制することができる。
また、前記半導体基層は、請求項２に記載されているように、ｍ面を主面とするｍ面ＧａＮ基板またはａ面を主面とするａ面ＧａＮ基板を含んでいてもよい。ｍ面ＧａＮ基板またはａ面ＧａＮ基板においては、基板内のｃ軸方向の貫通転位（たとえば、らせん転位）が主面（ｍ面およびａ面）に対して平行に延びている。それゆえ、たとえば、窒化物半導体積層構造部がエピタキシャル成長で形成される場合であっても、半導体基層がｍ面ＧａＮ基板またはａ面ＧａＮ基板であれば、これらＧａＮ基板から窒化物半導体積層構造部へと貫通転位が受け継がれることを一層抑制することができる。
また、前記第２傾斜面は、請求項３に記載されているように、−ｃ面であることが好ましい。第２傾斜面が−ｃ面（極性面）であれば、２次元電子ガスにおける第２傾斜面に沿う部分の電子密度をより大きくすることができるので、チャネル移動度に優れる窒化物半導体素子を実現することができる。
また、請求項４記載の発明は、前記窒化物半導体積層構造部の表面に接して形成された、ＳｉＮからなるパッシベーション膜をさらに含む、請求項１〜３のいずれか一項に記載の窒化物半導体素子である。
この構成によれば、ＳｉＮからなるパッシベーション膜を、窒化物半導体積層構造部の表面に接して形成することにより、窒化物半導体積層構造部の表面電荷を抑制することができる。その結果、窒化物半導体積層構造部表面のトラップ準位を低減することができるので、電流コラプスを抑制することができる。
また、請求項５記載の発明は、前記第２傾斜面と前記ゲート電極との間に、ＳｉＮが介在されている、請求項１〜４のいずれか一項に記載の窒化物半導体素子である。
この構成によれば、第２傾斜面とゲート電極との間にＳｉＮが介在されているので、窒化物半導体素子の構成は、いわゆる、ＭＩＳ（Metal Insulator Semiconductor）型である。窒化物半導体素子がＭＩＳ型である構成では、窒化物半導体積層構造部におけるＳｉＮとの界面付近の表面電荷（界面電荷）を抑制することができるので、電流コラプスを抑制することができるとともに、リーク電流の発生を抑制することもできる。
さらに、請求項６記載の発明は、非極性面または半極性面を主面とする導電性III族窒化物半導体からなる半導体基層の主面に、この主面の一部を露出させる開口部を有する絶縁層を形成する絶縁層形成工程と、前記絶縁層をマスクとして用いて、前記開口部から、少なくとも格子定数の異なる２種のIII族窒化物半導体層を前記半導体基層の主面側から順に成長させ、前記絶縁層上の領域において前記半導体基層の主面に平行な平行面、前記半導体基層の主面に対して傾斜した＋ｃ軸側の第１傾斜面および−ｃ軸側の第２傾斜面を有するメサ構造が形成された状態で成長を止める成長工程と、前記第２傾斜面に対向するようにゲート電極を形成するゲート電極形成工程と、前記III族窒化物半導体層に電気的に接続されるようにソース電極を形成するソース電極形成工程と、前記半導体基層における主面と反対側の裏面上にドレイン電極を形成するドレイン電極形成工程と、を含む、窒化物半導体素子の製造方法である。
前述したように、III族窒化物半導体の＋ｃ軸方向への成長速度と−ｃ軸方向への成長速度とを比較すると、＋ｃ軸方向への成長速度の方が速い。そのため、この方法のように、絶縁層上の領域において平行面、＋ｃ軸側の第１傾斜面および−ｃ軸側の第２傾斜面を有するメサ構造が形成されたときにIII族窒化物半導体層の成長を止めれば、第２傾斜面に平行な格子定数の異なる２種のIII族窒化物半導体層の積層界面（半導体層積層界面）が、第１傾斜面に平行な半導体層積層界面より絶縁層の開口部に近くに位置する構成の窒化物半導体積層構造が得られる。すなわち、請求項５記載の方法により、III族窒化物半導体の＋ｃ軸方向への成長速度と−ｃ軸方向への成長速度との差を利用して、上述した窒化物半導体素子を作製することができる。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係るＣＡＶＥＴの構造を説明するための図解的な断面図である。
このＣＡＶＥＴ（Current Aperture Vertical Electron Transistor）は、半導体へテロ接合で形成される２次元電子ガスを電流チャネルとして用いるＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）の一種であり、たとえば、衛星放送の受信用アンテナ、カーナビゲーションシステムなどに搭載される低雑音増幅素子として使用される。
図１において、ＣＡＶＥＴは、ｎ＋型ＧａＮ基板１（半導体基層）と、このｎ＋型ＧａＮ基板１の主面１ａに形成され、この主面１ａの一部を露出させる開口部３を有する絶縁膜２（絶縁層）と、この絶縁膜２の開口部３から、絶縁膜２の上に至る領域に形成された窒化物半導体積層構造部４と、を備えている。
ｎ＋型ＧａＮ基板１の主面は、非極性面または半極性面であり、より具体的には、ｍ面（１０-１０）またはａ面（１１-２０）の非極性面や、（１０-１３）、（１０-１１）、（１１-２２）などの半極性面である。これら面方位は、主面１ａから結晶成長させられるIII族窒化物半導体の種類に応じて選択される。なお、この実施形態におけるｎ＋型ＧａＮ基板１の主面は、ｍ面である。また、ｎ＋型ＧａＮ基板１の導電型は、ｎ型不純物濃度の高いｎ＋型であり、その濃度は、たとえば、１×１０１８ｃｍ−３〜５×１０１８ｃｍ−３である。
絶縁膜２は、ａ軸方向に延びる複数本（図１では２本）のストライプ形状に形成されており、各ストライプ部分で挟まれる部分が、ｎ＋型ＧａＮ基板１の主面１ａを露出させる開口部３である。この絶縁膜２としては、酸化物、窒化物または酸化窒化物を適用することができ、たとえば、ＳｉＯ２（酸化シリコン）、Ｇａ２Ｏ３（酸化ガリウム）、ＭｇＯ（酸化マグネシウム）、Ｓｃ２Ｏ３（酸化スカンジウム）、ＳｉＮ（窒化シリコン）、ＳｉＯＮ（シリコン酸窒化物）などを適用することができる。これらの材料のうち、この実施形態では、ＳｉＯ２が用いられている。絶縁膜２として、酸化物、窒化物または酸化窒化物を用いれば、ｎ＋型ＧａＮ基板１の主面１ａからIII族窒化物半導体を成長させたときに、III族窒化物半導体にクラック（亀裂）が入ることを抑制するなど、応力の制御ができる。また、リソグラフィー技術やエッチング技術によって、比較的に簡単に絶縁膜２を形成することができる。絶縁膜２の膜厚は、たとえば、５０ｎｍ〜５００ｎｍである。この膜厚は、開口部３の開口面積や後述するｎ−型ＧａＮ層５の層厚によって、最適な値に変更されることが好ましい。また、開口部３の開口幅（ｃ軸方向の幅）は、たとえば１μｍ〜１０μｍである。
窒化物半導体積層構造部４は、絶縁膜２の開口部３から絶縁膜２上に至る領域において、ｎ＋型ＧａＮ基板１の主面１ａに平行な上壁と、主面１ａに対して傾斜した＋ｃ軸側および−ｃ軸側の側壁と、を有しており、断面視メサ形状で形成されている。一方、平面視においては、絶縁膜２と同様に、ａ軸方向に延びるストライプ形状に形成されている。そして、窒化物半導体積層構造部４の、上壁の表面は、主面１ａに平行な平行面７を形成し、＋ｃ軸側の側壁の表面は、＋ｃ軸側傾斜面８（第１傾斜面）を形成し、−ｃ軸側の側壁の表面は、−ｃ軸側傾斜面９（第２傾斜面）を形成している。主面１ａ（ｍ面）に対して傾斜した＋ｃ軸側傾斜面８および−ｃ軸側傾斜面９は、たとえば、（１０-１３）、（１０-１１）、（１１-２２）などの半極性面である。
窒化物半導体積層構造部４の構造を具体的に説明すると、窒化物半導体積層構造部４は、ｎ−型ＧａＮ層５と、ｎ−型ＧａＮ層５と格子定数の異なるｎ＋型ＡｌＧａＮ層６とを備えている。
ｎ−型ＧａＮ層５およびｎ＋型ＡｌＧａＮ層６は、窒化物半導体積層構造部４の平行面７（ｍ面）、＋ｃ軸側傾斜面８および−ｃ軸側傾斜面９に平行な面を積層界面１５として、この順に積層されている。すなわち、下側の層であるｎ−型ＧａＮ層５は、窒化物半導体積層構造部４の上壁に平行な上壁、＋ｃ軸側および−ｃ軸側の側壁に平行な側壁を有する、断面メサ形状で形成されている。一方、上側の層であるｎ＋型ＡｌＧａＮ層６は、ｎ−型ＧａＮ層５の上壁に接する上壁、およびｎ−型ＧａＮ層５の側壁に接する側壁を有している。さらに、ｎ＋型ＡｌＧａＮ層６は、この積層構造の最表層を成すので、その上壁の表面（上面）および側壁の表面（側面）が、窒化物半導体積層構造部４の平行面７（ｍ面）、＋ｃ軸側傾斜面８および−ｃ軸側傾斜面９を形成している。
また、ｎ−型ＧａＮ層５の層厚は、たとえば、１μｍ〜２μｍである。一方、ｎ＋型ＡｌＧａＮ層６の、上壁の層厚（ｍ軸方向の層厚）は、たとえば、１０ｎｍ〜３０ｎｍであり、＋ｃ軸側の側壁の層厚は、たとえば、１０ｎｍ〜３０ｎｍであり、−ｃ軸側の側壁の層厚は、たとえば、１０ｎｍ〜３０ｎｍである。
窒化物半導体積層構造部４において、ｎ−型ＧａＮ層５とｎ＋型ＡｌＧａＮ層６との積層界面１５（ＧａＮ／ＡｌＧａＮ界面）は、その−ｃ軸側における部分が、＋ｃ軸側における部分より開口部３に近くに位置している。より具体的には、＋ｃ軸側の積層界面１５におけるｍ軸方向下端と絶縁膜２における開口部３の＋ｃ軸側の端との距離Ｌ１と、−ｃ軸側の積層界面１５におけるｍ軸方向下端と絶縁膜２における開口部３の−ｃ軸側の端との距離Ｌ２とを比較すると、距離Ｌ２の方が短い。これら距離Ｌ１およびＬ２は、たとえば、距離Ｌ１が１μｍ〜１００μｍであり、距離Ｌ２が０．１μｍ〜１０μｍである。なお、これら距離Ｌ１およびＬ２は、窒化物半導体積層構造部４を構成するIII族窒化物半導体の種類によって適宜選択される。
ｎ−型ＧａＮ層５内には、積層界面１５（ＧａＮ／ＡｌＧａＮ界面）近傍において、２次元電子ガス１４（Two Dimensional Electron Gas：２ＤＥＧ）が生じている。この２次元電子ガス１４は、ｎ−型ＧａＮ層５とｎ＋型ＡｌＧａＮ層６とのヘテロ接合によって生じており、窒化物半導体積層構造部４においてｎ−型ＧａＮ層５における積層界面１５の近傍部分のほぼ全域に存在している。ＣＡＶＥＴでは、この２次元電子ガス１４が電流チャネルとして用いられる。なお、２次元電子ガス１４の濃度は、たとえば、ｎ＋型ＡｌＧａＮ層６におけるＡｌの組成が２０％の場合は、ｃ面に平行な部分が１０１３ｃｍ−２程度である。
ｎ＋型ＡｌＧａＮ層６の上壁（上面）には、ソース電極１１が接触形成されている。
ソース電極１１は、ｎ＋型ＡｌＧａＮ層６との間でオーミック接触が得られるように形成されており、ｎ＋型ＡｌＧａＮ層６およびｎ−型ＧａＮ層５を介して２次元電子ガス１４に電気的に接続されることになる。ソース電極１１は、たとえば、Ｔｉ／Ａｌ（下層／上層）からなる積層構造で構成することができる。ソース電極１１は、これらの下層がＮｉである構成であれば、たとえば、熱アロイ（アニール処理）などの処理により、ｎ＋型ＡｌＧａＮ層６と良好にオーミック接触することができる。
また、−ｃ軸側傾斜面９、ｎ＋型ＡｌＧａＮ層６の上壁における絶縁膜２の開口部３と対向する部分、および絶縁膜２における−ｃ軸側傾斜面９の縁部には、これらに対向するようにゲート電極１０が形成されている。ゲート電極１０としては、たとえば、Ｐｔ（白金）、Ａｌ（アルミニウム）、Ｎｉ／Ａｕ（ニッケル／金の合金）、Ｎｉ／Ｔｉ／Ａｕ（ニッケル／チタン／金の合金）、Ｐｄ／Ａｕ（パラジウム／金の合金）、Ｐｄ／Ｔｉ／Ａｕ（パラジウム／チタン／金の合金）、Ｐｄ／Ｐｔ／Ａｕ（パラジウム／白金／金の合金）、ポリシリコンなどの導電性材料を適用することができる。
ｎ＋型ＧａＮ基板１における主面１ａと反対側の裏面上には、この裏面全域を覆うように、ドレイン電極１２が接触形成されている。ドレイン電極１２は、ｎ＋型ＧａＮ基板１と電気的に接続されることになる。ドレイン電極１２は、たとえば、Ｔｉ／Ａｌ（ｎ＋型ＧａＮ基板１に近い側の層／ｎ＋型ＧａＮ基板１に遠い側の層）からなる積層構造で構成することができる。
そして、窒化物半導体積層構造部４の表面および絶縁膜２の表面には、これら表面全域を覆うように、ＳｉＮからなるパッシベーション膜１３が形成されている。
次に、このＣＡＶＥＴの動作について説明する。このＣＡＶＥＴを動作させるには、まず、ソース−ドレイン間にドレイン側が正となるバイアス電圧が印加される。このＣＡＶＥＴでは、ｎ＋型ＡｌＧａＮ層６の−ｃ軸側の側壁の層厚が、たとえば、１０ｎｍ〜３０ｎｍであるため、ゲート電極１０から広がる空乏層が、図１に破線斜線Ｂで示される領域まで広がっている。そのため、−ｃ軸側傾斜面９側の２次元電子ガス１４がピンチオフされている。また、距離Ｌ１が距離Ｌ２に比べて長く、さらに、ｎ−型ＧａＮ層５が高抵抗の層であるため、＋ｃ軸側傾斜面８側の２次元電子ガス１４中の電子が、ｎ−型ＧａＮ層５中を移動してｎ＋型ＧａＮ基板１へと流れ込むことがない。そのため、ソース−ドレイン間が遮断状態となっている。この状態から、ゲート電極１０に対して、ソース電極１１を基準電位として正となる所定の電圧値（ゲート閾値電圧）以上のバイアス電圧が印加されると、２次元電子ガス１４のピンチオフが解除され、図１に実線矢印Ｄで示される方向に電流が流れる。より具体的には、２次元電子ガス１４のピンチオフが解除されると、２次元電子ガス１４が移動し、絶縁膜２における開口部３の−ｃ軸側傾斜面９側縁部近傍に電子が達する。そして、絶縁膜２における開口部３の−ｃ軸側傾斜面９側縁部近傍に達した電子は、ドレイン電極１２の電位によって、開口部３におけるｎ−型ＧａＮ５層内を流れてｎ＋型ＧａＮ基板１へと流れ込む。そして、ｎ＋型ＧａＮ基板１を通ってドレイン電極１２に到達し、ソース−ドレイン間が導通することになる。このようにして、ゲート電極１０に対してバイアス電圧を印加したときにソース−ドレイン間が導通し、ゲート電極１０に対してバイアス電圧を与えないときにはソース−ドレイン間が遮断状態となる、ノーマリオフ動作が達成される。
図２Ａ〜図２Ｅは、図１のＣＡＶＥＴの製造方法を工程順に示す図解的な断面図である。
このＣＡＶＥＴの製造に際しては、まず、ｎ＋型ＧａＮ基板１の主面１ａ全面に、ＳｉＯ２からなる絶縁膜が、たとえば、ＰＥＣＶＤ法（Plasma Enhanced Chemical Vapor Deposition：プラズマ化学気相成長法）で成膜される。次いでこの絶縁膜上に、公知のフォトリソグラフィ技術により、開口部３に対応する開口を有するフォトレジストが形成される。そして、フォトレジストをマスクとして絶縁膜がドライエッチングされることにより、図２Ａに示すように、絶縁膜に開口部３が形成され、ａ軸方向に延びるストライプ形状の絶縁膜２が形成される（絶縁層形成工程）。
次いで、開口部３から露出しているｎ＋型ＧａＮ基板１の主面１ａから、いわゆるＥＬＯ（Epitaxial Lateral Overgrowth）技術によって、III族窒化物半導体が、エピタキシャル成長させられる（成長工程）。III族窒化物半導体の成長させる方法としては、たとえば、たとえば、ＭＯＣＶＤ成長（Metal Organic Chemical Vapor Deposition：有機金属化学気相成長）、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシャル成長）、ＶＰＥ（Vapor Phase Epitaxy：気相エピタキシャル成長）、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシャル成長）などの成長方法が適用できる。
III族窒化物半導体のエピタキシャル成長について、より具体的に説明すると、まず、ｎ＋型ＧａＮ基板１の主面１ａから、ｎ−型ＧａＮが成長させられる。ｎ−型ＧａＮは、まず、絶縁膜２の開口部３内の領域においてｍ軸方向に成長しやすい条件（たとえば、成長温度：１０００℃〜１１００℃、成長圧力：３０Ｔｏｒｒ〜３００Ｔｏｒｒ）で成長させられ、その後、開口部３から絶縁膜２上に至る領域において、ｃ軸方向に成長しやすい条件（たとえば、成長温度：９５０℃〜１０５０℃、成長圧力：３００Ｔｏｒｒ〜７６０Ｔｏｒｒ）でｍ軸方向およびｃ軸方向に成長させられる。ｃ軸方向においては、ａ軸方向に延びる開口部３を隔てて、＋ｃ軸方向および−ｃ軸方向に成長させられる。そして、ｎ−型ＧａＮの成長は、成長するｎ−型ＧａＮが、絶縁膜２上の領域においてｎ＋型ＧａＮ基板１の主面１ａに平行な上壁、主面１ａに対して傾斜した＋ｃ軸側および−ｃ軸側の側壁を有する、断面視メサ形状になるまで続けられる。こうして、図２Ｂに示すように、開口部３から絶縁膜２上の領域に至るｎ−型ＧａＮ層５が形成される。その後は、このｎ−型ＧａＮ層５の表面から、ｎ＋型ＡｌＧａＮが成長させられる。ｎ＋型ＡｌＧａＮは、ｎ−型ＧａＮと同様に、ｍ軸方向およびｃ軸方向に成長させられ、その成長は、成長するｎ＋型ＡｌＧａＮが、絶縁膜２上の領域においてｎ＋型ＧａＮ基板１の主面１ａに平行な上壁、主面１ａに対して傾斜した＋ｃ軸側および−ｃ軸側の側壁を有する、断面視メサ形状の状態で止められる。こうして、ｎ−型ＧａＮ層５の上に、ｎ＋型ＡｌＧａＮ層６が形成されることにより、ｎ＋型ＧａＮ基板１の主面１ａに平行な平行面７、＋ｃ軸側傾斜面８および−ｃ軸側傾斜面９を有する窒化物半導体積層構造部４が形成される。なお、ｎ−型ＧａＮおよびｎ＋型ＡｌＧａＮを成長させるときのｎ型不純物としては、たとえばＳｉを用いればよい。
III族窒化物半導体のエピタキシャル成長に関して、＋ｃ軸方向への成長速度と−ｃ軸方向への成長速度とを比較すると、＋ｃ軸方向への成長速度の方が速い。そのため、絶縁膜２上の領域においては、ｎ−型ＧａＮおよびｎ＋型ＡｌＧａＮは、−ｃ軸方向に比べて＋ｃ軸方向に、開口部３からより離れた位置まで成長する。それゆえ、エピタキシャル成長により形成された窒化物半導体積層構造部４において、ｎ−型ＧａＮ層５とｎ＋型ＡｌＧａＮ層６との積層界面１５（ＧａＮ／ＡｌＧａＮ界面）の−ｃ軸側における部分を、＋ｃ軸側における部分より開口部３に近くに位置させることができる。
続いて、図２Ｃに示すように、ｎ＋型ＡｌＧａＮ層６の上壁（上面）にソース電極１１が形成される（ソース電極形成工程）。ソース電極１１の形成には、まず、公知のフォトリソグラフィ技術により、ソース電極１１を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成される。そして、このフォトレジスト上から、ソース電極１１の材料として用いられるメタル（たとえば、ＴｉおよびＡｌ）が、スパッタ法により、Ｔｉ／Ａｌの順にスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ソース電極１１以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、ｎ＋型ＡｌＧａＮ層６の上壁（上面）にソース電極１１が接触形成される。ソース電極１１が形成された後には、熱アロイ（アニール処理）が行なわれることにより、ソース電極１１とｎ＋型ＡｌＧａＮ層６との接触が、オーミック接触となる。
続いて、公知のフォトリソグラフィ技術により、ゲート電極１０を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成される。そして、このフォトレジスト上から、ゲート電極１０の材料として用いられるメタル（たとえば、前述した導電性材料）が、スパッタ法によりスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ゲート電極１０以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、図２Ｃに示すように、−ｃ軸側傾斜面９、ｎ＋型ＡｌＧａＮ層６の上壁における絶縁膜２の開口部３と対向する部分、および絶縁膜２における−ｃ軸側傾斜面９の縁部に対向するゲート電極１０が形成される（ゲート電極形成工程）。
その後は、ｎ＋型ＧａＮ基板１上の構造物の表面全域を覆うように、ＳｉＮからなる絶縁膜が形成される。絶縁膜は、たとえば、ＥＣＲスパッタ（Electron Cyclotron Resonance：電子サイクロトロン共鳴スパッタ）により形成される。そして、この絶縁膜に、ソース電極１１およびゲート電極１０をそれぞれ露出させるコンタクトホールが形成される。これらコンタクトホールは、たとえば、上述したエッチングガスを用いたドライエッチングにより形成される。コンタクトホールが形成されることにより、ＳｉＮからなる絶縁膜は、図２Ｄに示すように、窒化物半導体積層構造部４の表面および絶縁膜２の表面全域を覆うパッシベーション膜１３となる。
次いで、図２Ｄに示すように、ｎ＋型ＧａＮ基板１における主面１ａと反対側の裏面全域に、ドレイン電極１２が接触形成される。ドレイン電極１２が形成された後には、熱アロイ（アニール処理）が行なわれることにより、ドレイン電極１２とｎ＋型ＧａＮ基板１との接触が、オーミック接触となる。こうして図１に示す構造のＣＡＶＥＴを得ることができる。なお、２次元電子ガス１４は、ｎ−型ＧａＮ層５とｎ＋型ＡｌＧａＮ層６とのヘテロ接合によって生じるものであるので、図２Ａ〜図２Ｄに示す製造工程においては、その説明を省略している。
以上のように、この実施形態によれば、ノーマリオフ動作が可能なＣＡＶＥＴを実現することができる。また、ｎ＋型ＧａＮ基板１の主面１ａが、ｍ面（非極性面）であるため、ｎ＋型ＧａＮ基板１内に存在するｃ軸方向の貫通転位（たとえば、らせん転位）は、主面１ａに対して平行に延びている。それゆえ、ｎ−型ＧａＮが、絶縁膜２の開口部３内の領域においてｍ軸方向に成長させられる際、ｎ＋型ＧａＮ基板１からｎ−型ＧａＮへと貫通転位が受け継がれることを抑制することができる。そのため、ｎ＋型ＧａＮ基板１内の貫通転位が窒化物半導体積層構造部４へと流れるリーク電流の発生源になることを低減できるので、ＣＡＶＥＴのデバイス特性を向上させることができる。とくに、この実施形態のように、ｎ＋型基板１の主面１ａがｍ面である構成では、窒化物半導体積層構造部４へと貫通転位が受け継がれることを一層抑制することができる。
また、−ｃ軸側傾斜面９がｎ＋型ＧａＮ基板１の主面１ａ（ｍ面）に対して傾斜している（１０-１３）、（１０-１１）、（１１-２２）などの半極性面である。そのため、−ｃ軸側傾斜面９に平行な面には、分極が生じている。それゆえ、このＣＡＶＥＴにおいて電流の流れるチャネルとなる、２次元電子ガス１４における−ｃ軸側傾斜面９に沿う部分の電子密度の低下を抑制することができる。その結果、ＣＡＶＥＴのチャネル移動度の低下を抑制することができる。
さらに、このＣＡＶＥＴでは、窒化物半導体積層構造部４および絶縁膜２の表面全域を覆うように、ＳｉＮからなるパッシベーション膜１３が形成されている。このように、パッシベーション膜１３を、窒化物半導体積層構造部４の表面に接して形成することにより、窒化物半導体積層構造部４における表面電荷を抑制することができる。その結果、窒化物半導体積層構造部４の表面のトラップ準位を低減することができるので、電流コラプスを抑制することができる。
以上、この発明の一実施形態について説明したが、この発明はさらに他の実施形態で実施することもできる。
たとえば、前述の実施形態では、２次元電子ガス１４が形成される層には、ｎ型不純物濃度の低いｎ−型ＧａＮ層５が適用されたが、このｎ−型ＧａＮ層５に代えて、不純物を含まないｉ型ＧａＮ層が適用されてもよい。
また、前述の実施形態では、窒化物半導体積層構造部４は、ｎ−型ＧａＮ層５およびｎ＋型ＡｌＧａＮ層６からなるIII族窒化物半導体積層構造であるとして説明したが、窒化物半導体積層構造部４は、少なくとも格子定数の異なる２種のIII族窒化物半導体層を有し、２次元電子ガス１４が生じる半導体層積層界面を有する構成であれば、ＧａＮ／ＡｌＧａＮ積層界面を有する構成でなくてもよい。また、他のIII族窒化物半導体層がさらに積層される積層構造で構成されてもよい。
また、前述の実施形態では、ソース電極１１は、ｎ＋型ＡｌＧａＮ層６の上壁（上面）に接触形成されるとしたが、ソース電極１１と２次元電子ガス１４とが電気的に接続される構成であれば、他の構成を適用することもできる。たとえば、ｎ−型ＧａＮ層５およびｎ＋型ＡｌＧａＮ層６以外のIII族窒化物半導体層が窒化物半導体積層構造部４に形成される場合においては、これらIII族窒化物半導体層におけるｎ＋型ＧａＮ基板１の主面１ａに平行な上壁（上面）のいずれかに形成される構成でもよい。
また、前述の実施形態では、ゲート電極１０は、ｎ＋型ＡｌＧａＮ層６の−ｃ軸側傾斜面９、ｎ＋型ＡｌＧａＮ層６の上壁における絶縁膜２の開口部３と対向する部分、および絶縁膜２における−ｃ軸側傾斜面９の縁部に接するように形成されている構成であったが、ＳｉＮなどからなるゲート絶縁膜を介して形成される構成でもよい。これにより、ＣＡＶＥＴの構成が、いわゆる、ＭＩＳ（Metal Insulator Semiconductor）型となる。ＣＡＶＥＴがＭＩＳ型である構成では、窒化物半導体積層構造部４におけるＳｉＮとの界面付近の表面電荷（界面電荷）を抑制することができるので、電流コラプスを抑制することができるとともに、リーク電流の発生を抑制することもできる。
また、前述の実施形態では、ＣＡＶＥＴの基板として、ｎ＋型ＧａＮ基板１が適用されたが、この基板は、導電性III族窒化物半導体からなる基板であればよく、たとえば、ＩｎＮ（窒化インジウム）基板などを適用することもできる。
また、前述の実施形態では、−ｃ軸側傾斜面９は、たとえば、（１０-１３）、（１０-１１）、（１１-２２）などの半極性面であるとして説明したが、たとえば、半極性面を主面とするｎ＋型ＧａＮ基板を適用し、この主面からIII族窒化物半導体を成長させることにより、−ｃ軸側傾斜面９を−ｃ面とすることもできる。−ｃ軸側傾斜面９が−ｃ面であれば、２次元電子ガス１４における−ｃ軸側傾斜面９に沿う部分の電子密度をより大きくすることができるので、チャネル移動度に優れるＣＡＶＥＴを実現することができる。
さらに、前述の実施形態では、ｎ型ＡｌＧａＮ層４におけるＡｌの組成について、とくに詳説しなかったが、ｎ型ＡｌＧａＮ層４は、その内部においてＡｌの組成が一様であってもよいし、Ａｌの組成の異なる部分が分布していてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この発明の一実施形態に係るＣＡＶＥＴの構造を説明するための図解的な断面図である。 図１のＣＡＶＥＴの製造方法を工程順に示す図解的な断面図である。 図２Ａの次の工程を示す図解的な断面図である。 図２Ｂの次の工程を示す図解的な断面図である。 図２Ｃの次の工程を示す図解的な断面図である。 従来のＣＡＶＥＴの構造を説明するための図解的な断面図である。
符号の説明
１ ｎ＋型ＧａＮ基板
１ａ 主面
２ 絶縁膜
３ 開口部
４ 窒化物半導体積層構造部
５ ｎ−型ＧａＮ層
６ ｎ＋型ＡｌＧａＮ層
７ 平行面
８ ＋ｃ軸側傾斜面
９ −ｃ軸側傾斜面
１０ ゲート電極
１１ ソース電極
１２ ドレイン電極
１３ パッシベーション膜
１４ ２次元電子ガス
１５ 積層界面
Ｂ 空乏層
Ｌ１ 距離
Ｌ２ 距離

Claims (6)

  1. 非極性面または半極性面を主面とする導電性III族窒化物半導体からなる半導体基層と、
    前記半導体基層の主面に形成され、この主面の一部を露出させる開口部を有する絶縁層と、
    前記開口部から前記絶縁層上に至る領域に形成され、前記半導体基層の主面に平行な平行面、前記半導体基層の主面に対して傾斜した＋ｃ軸側の第１傾斜面および−ｃ軸側の第２傾斜面を有しており、少なくとも格子定数の異なる２種のIII族窒化物半導体層を備える、窒化物半導体積層構造部と、
    前記第２傾斜面に対向して形成されたゲート電極と、
    前記III族窒化物半導体層に電気的に接続されるように配置されたソース電極と、
    前記半導体基層における主面と反対側の裏面上に形成されたドレイン電極と、を含む、窒化物半導体素子。
  2. 前記半導体基層が、ｍ面を主面とするｍ面ＧａＮ基板またはａ面を主面とするａ面ＧａＮ基板を含む、請求項１に記載の窒化物半導体素子。
  3. 前記第２傾斜面が−ｃ面である、請求項１に記載の窒化物半導体素子。
  4. 前記窒化物半導体積層構造部の表面に接して形成された、ＳｉＮからなるパッシベーション膜をさらに含む、請求項１〜３のいずれか一項に記載の窒化物半導体素子。
  5. 前記第２傾斜面と前記ゲート電極との間に、ＳｉＮが介在されている、請求項１〜４のいずれか一項に記載の窒化物半導体素子。
  6. 非極性面または半極性面を主面とする導電性III族窒化物半導体からなる半導体基層の主面に、この主面の一部を露出させる開口部を有する絶縁層を形成する絶縁層形成工程と、
    前記絶縁層をマスクとして用いて、前記開口部から、少なくとも格子定数の異なる２種のIII族窒化物半導体層を前記半導体基層の主面側から順に成長させ、前記絶縁層上の領域において前記半導体基層の主面に平行な平行面、前記半導体基層の主面に対して傾斜した＋ｃ軸側の第１傾斜面および−ｃ軸側の第２傾斜面を有するメサ構造が形成された状態で成長を止める成長工程と、
    前記第２傾斜面に対向するようにゲート電極を形成するゲート電極形成工程と、
    前記III族窒化物半導体層に電気的に接続されるようにソース電極を形成するソース電極形成工程と、
    前記半導体基層における主面と反対側の裏面上にドレイン電極を形成するドレイン電極形成工程と、を含む、窒化物半導体素子の製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011024754A1 (ja) * 2009-08-28 2011-03-03 住友電気工業株式会社 Iii族窒化物半導体積層ウェハ及びiii族窒化物半導体デバイス
JP2011077400A (ja) * 2009-09-30 2011-04-14 Sumitomo Electric Ind Ltd ヘテロ接合トランジスタ、及びヘテロ接合トランジスタを作製する方法
JP2011222765A (ja) * 2010-04-09 2011-11-04 Sumitomo Electric Ind Ltd 窒化物電子デバイス、窒化物電子デバイスを作製する方法
JP2013511833A (ja) * 2009-11-19 2013-04-04 フリースケール セミコンダクター インコーポレイテッド 縦型パワートランジスタ装置、半導体チップ、および縦型パワートランジスタ装置の製造方法
JP2015138860A (ja) * 2014-01-22 2015-07-30 日本電信電話株式会社 半導体装置およびその製造方法
JP2015198196A (ja) * 2014-04-02 2015-11-09 ローム株式会社 半導体装置および半導体装置の製造方法
US10283633B2 (en) 2017-09-19 2019-05-07 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078604A (ja) * 2006-08-24 2008-04-03 Rohm Co Ltd Ｍｉｓ型電界効果トランジスタおよびその製造方法
JP2008205414A (ja) * 2007-01-26 2008-09-04 Rohm Co Ltd 窒化物半導体素子、窒化物半導体パッケージおよび窒化物半導体素子の製造方法
US20100279493A1 (en) * 2009-04-30 2010-11-04 Kishore Kamath Doping of semiconductor layer for improved efficiency of semiconductor structures
US20100314695A1 (en) * 2009-06-10 2010-12-16 International Rectifier Corporation Self-aligned vertical group III-V transistor and method for fabricated same
EP2549528B1 (en) * 2010-03-19 2018-12-19 Fujitsu Limited Compound semiconductor device and method for fabricating the same
US8969912B2 (en) 2011-08-04 2015-03-03 Avogy, Inc. Method and system for a GaN vertical JFET utilizing a regrown channel
US9184305B2 (en) 2011-08-04 2015-11-10 Avogy, Inc. Method and system for a GAN vertical JFET utilizing a regrown gate
US9006800B2 (en) 2011-12-14 2015-04-14 Avogy, Inc. Ingan ohmic source contacts for vertical power devices
JP6069688B2 (ja) * 2012-06-18 2017-02-01 富士通株式会社 化合物半導体装置及びその製造方法
US8785975B2 (en) 2012-06-21 2014-07-22 Avogy, Inc. GAN vertical superjunction device structures and fabrication methods
DE102012217073A1 (de) * 2012-09-21 2014-03-27 Robert Bosch Gmbh Vertikales mikroelektronisches Bauelement und entsprechendes Herstellungsverfahren
TWI496285B (zh) * 2012-12-07 2015-08-11 Richtek Technology Corp 高電子遷移率電晶體及其製造方法
CN103035707B (zh) * 2013-01-04 2017-05-10 电子科技大学 一种超结垂直氮化镓基异质结场效应晶体管
US9129889B2 (en) * 2013-03-15 2015-09-08 Semiconductor Components Industries, Llc High electron mobility semiconductor device and method therefor
CN105393359B (zh) 2013-07-15 2018-12-14 Hrl实验室有限责任公司 Hemt器件和方法
KR101758082B1 (ko) * 2013-12-30 2017-07-17 한국전자통신연구원 질화물 반도체 소자의 제조 방법
US9601610B1 (en) 2015-06-18 2017-03-21 Hrl Laboratories, Llc Vertical super junction III/nitride HEMT with vertically formed two dimensional electron gas
ITUB20155862A1 (it) 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
US10418475B2 (en) * 2016-11-28 2019-09-17 Arizona Board Of Regents On Behalf Of Arizona State University Diamond based current aperture vertical transistor and methods of making and using the same
CN107154435B (zh) * 2017-03-29 2019-10-08 西安电子科技大学 阶梯电流阻挡层垂直型功率器件
CN111354777A (zh) * 2018-12-24 2020-06-30 东南大学 一种低导通电阻的异质结半导体器件
TWI768222B (zh) * 2019-07-17 2022-06-21 世界先進積體電路股份有限公司 半導體裝置及其製造方法
CN112310189A (zh) * 2019-07-26 2021-02-02 世界先进积体电路股份有限公司 半导体装置及其制造方法
US11251264B2 (en) 2019-10-08 2022-02-15 Vanguard International Semiconductor Corporation Semiconductor device and manufacturing method of the same
US11695199B2 (en) * 2020-08-25 2023-07-04 Xintec Inc. Antenna device and manufacturing method thereof
US20230078017A1 (en) * 2021-09-16 2023-03-16 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess
CN114520262A (zh) * 2022-02-17 2022-05-20 电子科技大学 一种增强型MIS-GaN器件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4509031B2 (ja) * 2003-09-05 2010-07-21 サンケン電気株式会社 窒化物半導体装置
US7084441B2 (en) * 2004-05-20 2006-08-01 Cree, Inc. Semiconductor devices having a hybrid channel layer, current aperture transistors and methods of fabricating same
JP4974454B2 (ja) * 2004-11-15 2012-07-11 株式会社豊田中央研究所 半導体装置
JP5051980B2 (ja) * 2005-03-31 2012-10-17 住友電工デバイス・イノベーション株式会社 半導体装置
JP5604102B2 (ja) * 2006-06-21 2014-10-08 独立行政法人科学技術振興機構 安熱法による成長で作製された、窒素面またはＭ面ＧａＮ基板を用いた光電子デバイスと電子デバイス
US7589360B2 (en) * 2006-11-08 2009-09-15 General Electric Company Group III nitride semiconductor devices and methods of making
JP2008130655A (ja) * 2006-11-17 2008-06-05 Toshiba Corp 半導体素子
WO2008090788A1 (ja) * 2007-01-26 2008-07-31 Rohm Co., Ltd. 窒化物半導体素子、窒化物半導体パッケージおよび窒化物半導体素子の製造方法
JP2008205414A (ja) * 2007-01-26 2008-09-04 Rohm Co Ltd 窒化物半導体素子、窒化物半導体パッケージおよび窒化物半導体素子の製造方法
JP2008210936A (ja) * 2007-02-26 2008-09-11 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011024754A1 (ja) * 2009-08-28 2011-03-03 住友電気工業株式会社 Iii族窒化物半導体積層ウェハ及びiii族窒化物半導体デバイス
JP2011049488A (ja) * 2009-08-28 2011-03-10 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体積層ウェハ及びｉｉｉ族窒化物半導体デバイス
JP2011077400A (ja) * 2009-09-30 2011-04-14 Sumitomo Electric Ind Ltd ヘテロ接合トランジスタ、及びヘテロ接合トランジスタを作製する方法
JP2013511833A (ja) * 2009-11-19 2013-04-04 フリースケール セミコンダクター インコーポレイテッド 縦型パワートランジスタ装置、半導体チップ、および縦型パワートランジスタ装置の製造方法
JP2011222765A (ja) * 2010-04-09 2011-11-04 Sumitomo Electric Ind Ltd 窒化物電子デバイス、窒化物電子デバイスを作製する方法
JP2015138860A (ja) * 2014-01-22 2015-07-30 日本電信電話株式会社 半導体装置およびその製造方法
JP2015198196A (ja) * 2014-04-02 2015-11-09 ローム株式会社 半導体装置および半導体装置の製造方法
US10283633B2 (en) 2017-09-19 2019-05-07 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US10475915B2 (en) 2017-09-19 2019-11-12 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same

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