WO2011004595A1 - プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置 - Google Patents

プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置 Download PDF

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pulse
electrode
scan electrode
electrode group
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庄司秀彦
折口貴彦
富岡直之
澤田剛輝
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パナソニック株式会社
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    • G09G2310/0213—Addressing of scan or signal lines controlling the sequence of the scanning lines with respect to the patterns to be displayed, e.g. to save power

Definitions

  • the present invention relates to a method for driving a plasma display panel used for a wall-mounted television or a large monitor, and a plasma display device using the same.
  • a plasma display panel (hereinafter abbreviated as “panel”) includes a front substrate on which a plurality of display electrode pairs composed of scan electrodes and sustain electrodes long in the row direction are formed, and a back substrate on which a plurality of data electrodes long in the column direction are formed. Are arranged opposite to each other, and discharge cells are formed at respective positions where the display electrode pair and the data electrode intersect.
  • a subfield method that is, a method of performing gradation display by combining subfields to emit light after dividing one field period into a plurality of subfields.
  • Each subfield has an initialization period, an address period, and a sustain period.
  • an initialization discharge is generated, and wall charges necessary for the subsequent address operation are formed on each electrode.
  • address discharge is selectively generated in the discharge cells to be displayed to form wall charges.
  • a sustain pulse is alternately applied to the display electrode pair composed of the scan electrode and the sustain electrode, and a sustain discharge is generated in the discharge cell in which the address discharge is generated, and the phosphor layer of the corresponding discharge cell is caused to emit light. The image is displayed.
  • the plasma display device includes a scan electrode drive circuit, a sustain electrode drive circuit, and a data electrode drive circuit, and applies a drive voltage waveform to each electrode to display an image. It is.
  • the data electrode drive circuit is a drive circuit that generates an address discharge in each discharge cell by applying an address pulse corresponding to an image signal to each data electrode, but when the power consumption of the data electrode drive circuit exceeds an allowable value, It may malfunction and impair the image display quality.
  • a circuit element having a large allowable loss may be used, but this has been one of the major causes of cost increase.
  • the order of the scan pulses applied to the scan electrodes also needs to be changed in synchronization.
  • scan pulses are sequentially applied to n scan electrodes from the first scan electrode to the nth scan electrode, or odd-numbered scan electrodes.
  • a practical method is to switch whether the scan pulses are sequentially applied to the even-numbered scan electrodes after sequentially applying the scan pulses to the scan electrodes based on the image signal to be displayed.
  • the present invention provides a panel driving method capable of performing stable address discharge and switching scan pulses for reducing the power of a data electrode driving circuit, even for a high-definition, large-screen panel.
  • a plasma display apparatus is provided.
  • a panel having a plurality of discharge cells each having a display electrode pair composed of a scan electrode and a sustain electrode and a data electrode is divided into one field by a plurality of subfields having an address period and a sustain period.
  • a panel driving method configured and driven, wherein an image display area of the panel is divided into a plurality of partial display areas each including a predetermined number of consecutively arranged scanning electrodes, and further the scanning electrodes included in the partial display area Are divided into two scan electrode groups, a scan electrode group consisting of odd-numbered scan electrodes and a scan electrode group consisting of even-numbered scan electrodes, and after sequentially applying a scan pulse to one scan electrode group, the other scan electrode group A scan pulse is sequentially applied, and the pulse width of the scan pulse applied from the first scan electrode to the predetermined scan electrode belonging to one scan electrode group is set to one scan electrode.
  • a panel driving method capable of performing stable address discharge and switching scan pulses for reducing the power of the data electrode driving circuit even in a high-definition, large-screen panel. Can be provided.
  • the panel driving method of the present invention detects the ratio of the number of discharge cells to be lit for each partial display area as a partial lighting ratio, and applies a scan pulse first from the partial display area having a high partial lighting ratio. May be.
  • the plasma display device of the present invention has one field in a panel including a plurality of discharge cells each having a display electrode pair consisting of a scan electrode and a sustain electrode and a data electrode, and a plurality of subfields having an address period and a sustain period.
  • a driving circuit for driving the panel.
  • the driving circuit includes a plurality of scanning ICs for applying a scanning pulse to a predetermined number of scanning electrodes arranged continuously.
  • the scan electrodes driven by the scan IC are divided into two scan electrode groups, a scan electrode group consisting of odd-numbered scan electrodes and a scan electrode group consisting of even-numbered scan electrodes.
  • the scan IC applies a scan pulse to one scan electrode group.
  • a plasma display device capable of performing stable address discharge and switching scan pulses to reduce the power of the data electrode driving circuit even for a high-definition, large-screen panel. can do.
  • FIG. 1 is an exploded perspective view of a panel used in the embodiment of the present invention.
  • FIG. 2 is an electrode array diagram of the panel.
  • FIG. 3 is a diagram showing drive voltage waveforms applied to the respective electrodes of the panel.
  • FIG. 4 is a diagram showing the presence or absence of a write pulse in a certain subfield.
  • FIG. 5 is a diagram for estimating the power consumption of the data electrode drive circuit when the sequential write operation is performed.
  • FIG. 6 is a diagram for estimating the power consumption of the data electrode driving circuit when displaying the same checkerboard pattern as FIG.
  • FIG. 7 is a characteristic diagram showing the relationship between the address order of each partial display area and the amplitude of the scan pulse necessary for generating a stable address discharge.
  • FIG. 1 is an exploded perspective view of a panel used in the embodiment of the present invention.
  • FIG. 2 is an electrode array diagram of the panel.
  • FIG. 3 is a diagram showing drive voltage waveforms applied to the respective electrodes of the panel.
  • FIG. 8 is a diagram showing the relationship between the partial lighting rate and the amplitude of the scan pulse necessary for generating a stable address discharge.
  • FIG. 9 is a schematic diagram showing a partial display area of the panel according to the embodiment of the present invention.
  • FIG. 10 is a detailed timing chart showing an example of the write operation of the plasma display device in accordance with the exemplary embodiment of the present invention.
  • FIG. 11 is a circuit block diagram of the plasma display device.
  • FIG. 12 is a circuit diagram showing a configuration of a scan electrode driving circuit of the plasma display device.
  • FIG. 13 is a circuit block diagram showing details of the scanning IC of the plasma display device.
  • FIG. 14 is a diagram illustrating operations of the output control unit and the switching element of the scan IC of the plasma display device.
  • FIG. 15 is a diagram showing the connection of the scan IC of the plasma display device.
  • FIG. 16 is a timing chart for explaining the operation of the scan IC selection unit of the scan IC of the plasma display device.
  • FIG. 1 is an exploded perspective view of a panel 10 used in the embodiment of the present invention.
  • a plurality of display electrode pairs 14 made up of scanning electrodes 12 and sustaining electrodes 13 are formed.
  • a dielectric layer 15 is formed so as to cover the scan electrode 12 and the sustain electrode 13, and a protective layer 16 is formed on the dielectric layer 15.
  • a plurality of data electrodes 22 are formed on the back substrate 21, a dielectric layer 23 is formed so as to cover the data electrodes 22, and a grid-like partition wall 24 is formed thereon.
  • a phosphor layer 25 that emits red, green, and blue light is provided on the side surface of the partition wall 24 and on the dielectric layer 23.
  • the front substrate 11 and the rear substrate 21 are arranged to face each other so that the display electrode pair 14 and the data electrode 22 cross each other with a minute discharge space interposed therebetween, and the outer peripheral portion is sealed with a sealing material such as glass frit. ing.
  • a sealing material such as glass frit.
  • a mixed gas of neon and xenon is enclosed as a discharge gas.
  • the discharge space is partitioned into a plurality of sections by barrier ribs 24, and discharge cells are formed at portions where display electrode pairs 14 and data electrodes 22 intersect. These discharge cells discharge and emit light to display an image.
  • the structure of the panel 10 is not limited to the above-described structure, and may be, for example, provided with a stripe-shaped partition wall.
  • FIG. 2 is an electrode array diagram of panel 10 used in the embodiment of the present invention.
  • the panel 10 includes n scan electrodes SC1 to SCn (scan electrodes 12 in FIG. 1) and n sustain electrodes SU1 to SUn (sustain electrodes 13 in FIG. 1) that are long in the row direction.
  • M data electrodes D1 to Dm data electrodes 22 in FIG. 1) that are long in the column direction are arranged.
  • M ⁇ n are formed.
  • the panel 10 performs gradation display by dividing the one-field period into a plurality of subfields and controlling light emission / non-light emission of each discharge cell for each subfield.
  • Each subfield has an initialization period, an address period, and a sustain period.
  • FIG. 3 is a diagram showing drive voltage waveforms applied to each electrode of the panel 10 used in the embodiment of the present invention, and FIG. 3 shows drive voltage waveforms for two subfields.
  • voltage Ve2 is applied to sustain electrode SU1 through sustain electrode SUn, and voltage Vc is applied to scan electrode SC1 through scan electrode SCn.
  • a scan pulse of the negative voltage Va is applied to the scan electrode SCi that performs the address operation first, and the positive voltage Vd is applied to the data electrode Dk corresponding to the discharge cell that should emit light in the row that performs the address operation first. Apply the write pulse.
  • an address discharge is generated in the discharge cells to which the scan pulse and the address pulse are simultaneously applied, and an address operation for accumulating wall charges in the scan electrode SCi and the sustain electrode SUi is performed.
  • a scan pulse is applied to the scan electrode SCj that performs the second address operation, and an address pulse is applied to the data electrode Dk corresponding to the discharge cell that should emit light in the second row that performs the address operation.
  • an address discharge occurs in the discharge cell to which the scan pulse and the address pulse are simultaneously applied, and an address operation is performed.
  • the above address operation is performed in the discharge cells of all rows, and an address discharge is selectively generated in the discharge cells to emit light to form wall charges.
  • voltage 0 (V) is applied to sustain electrode SU1 through sustain electrode SUn, and a sustain pulse of voltage Vsus is applied to scan electrode SC1 through scan electrode SCn. Then, a sustain discharge occurs in the discharge cell in which the address discharge has occurred and emits light.
  • voltage 0 (V) is applied to scan electrode SC1 through scan electrode SCn, and a sustain pulse of voltage Vsus is applied to sustain electrode SU1 through sustain electrode SUn. Then, in the discharge cell in which the sustain discharge has occurred, the sustain discharge occurs again to emit light.
  • the same number of sustain pulses corresponding to the luminance weight are alternately applied to scan electrode SC1 through scan electrode SCn and sustain electrode SU1 through sustain electrode SUn. Thereafter, a ramp voltage that increases toward voltage Vr is applied to scan electrode SC1 through scan electrode SCn to perform so-called wall charge erasing, and the sustain period ends.
  • the discharge cell is caused to emit light by repeating the same operation as that of the subfield described above, and an image is displayed.
  • Voltage Va ⁇ 180 (V)
  • voltage Vsus 190 (V)
  • voltage Vr 190 (V)
  • voltage Ve1 125 (V)
  • voltage Ve2 125 (V)
  • these voltage values are merely an example, and it is desirable to set them to optimal values as appropriate in accordance with the characteristics of the panel 10 and the specifications of the plasma display device.
  • “0” indicates that there is no write pulse
  • “1” indicates that there is a write pulse.
  • Such a checkered writing pattern is not a special pattern, but is generated by performing image signal processing such as dither processing even for a natural image or the like. In such a checkered write pattern, the power consumption of the data electrode driving circuit greatly depends on the application order of the scan pulses.
  • FIG. 5 shows an address operation in which scan pulses are applied in the order of scan electrode SCi-2, scan electrode SCi-1, scan electrode SCi, scan electrode SCi + 1, scan electrode SCi + 2,. It is a figure for estimating the power consumption of the data electrode drive circuit at the time of performing.
  • FIG. 5 shows a scan pulse applied to scan electrode SCi-2 to scan electrode SCi + 2, an address pulse applied to data electrode Dj-2 to data electrode Dj + 2, and a current flowing to data electrode Dj due to charge / discharge of interelectrode capacitance. Waveform IDj is shown.
  • a scan pulse is applied to scan electrode SCi-2 and an address pulse is applied to data electrode Dj-2, data electrode Dj, and data electrode Dj + 2 to generate an address discharge.
  • no address pulse is applied to the data electrode Dj ⁇ 1 and the data electrode Dj + 1, and no address discharge is generated.
  • a scan pulse is applied to scan electrode SCi-1, and an address pulse is applied to data electrode Dj-1 and data electrode Dj + 1 to generate an address discharge.
  • An address pulse is not applied to the data electrode Dj-2, the data electrode Dj, and the data electrode Dj + 2, and no address discharge is generated.
  • the write pulse shown in FIG. 5 is applied.
  • FIG. 6 is a diagram for estimating the power consumption of the data electrode driving circuit when displaying the same checkerboard pattern as in FIG. 5, but scan electrode SCi-2, scan electrode SCi, scan electrode SCi + 2,. Drive voltage waveform in the address period and electrode at that time when the address operation (hereinafter abbreviated as “interlace address operation”) in which scan pulses are applied in the order of electrode SCn ⁇ 1, scan electrode SC + 1,.
  • the electric current waveform of charging / discharging of interspace is shown.
  • a scan pulse is applied to the scan electrode SCi-2 and an address pulse is applied to the data electrode Dj-2, the data electrode Dj, and the data electrode Dj + 2 to generate an address discharge.
  • no address pulse is applied to the data electrode Dj ⁇ 1 and the data electrode Dj + 1, and no address discharge is generated.
  • a scan pulse is applied to the scan electrode SCi and an address pulse is continuously applied to the data electrode Dj-2, the data electrode Dj, and the data electrode Dj + 2 to generate an address discharge.
  • the power consumption of the data electrode driving circuit varies greatly depending on the order in which the scan pulses are applied to scan electrode SC1 through scan electrode SCn.
  • the power consumption when the sequential write operation is performed and the power consumption when the interlaced write operation are performed are estimated, and the write operation with the smaller power is performed to reduce the image display quality.
  • the power consumption of the data electrode driving circuit can be suppressed without any problem.
  • the inventors divided the image display area of the panel into 12 partial display areas each including 64 scanning electrodes arranged in succession, and performed the following measurements.
  • FIG. 7 is a characteristic diagram showing the relationship between the address order of each partial display area and the amplitude of the scan pulse necessary to generate a stable address discharge
  • the horizontal axis represents the order of address operations in the partial display area.
  • the vertical axis represents the amplitude of the scan pulse necessary to generate a stable address discharge.
  • the amplitude of the scan pulse necessary for generating a stable address discharge changes in accordance with the address order of the partial display areas.
  • the amplitude of the scan pulse necessary for generating a stable address discharge is increased in the partial display area having a later address order.
  • the amplitude of the scan pulse necessary to generate a stable address discharge is about 80 (V).
  • the amplitude of the scanning pulse is about 150 (V), which is about 70 (V).
  • the wall charge formed during the initialization period gradually decreases with time.
  • the address pulse voltage is also applied to the discharge cells to which no scan pulse is applied. Since the wall charge is reduced by such a voltage change, it is considered that the wall charge is further reduced in the discharge cell in which writing is performed at the end of the writing period.
  • FIG. 8 is a diagram showing the relationship between the lighting rate of the partial display area (hereinafter abbreviated as “partial lighting rate”) and the amplitude of the scan pulse necessary for generating a stable address discharge.
  • the partial lighting rate is represented, and the vertical axis represents the amplitude of the scan pulse necessary for generating a stable address discharge. This measurement is to measure how the amplitude of the scan pulse necessary for generating a stable address discharge changes in one partial display region while changing the ratio of the lighted cells.
  • the amplitude of the scan pulse necessary to generate a stable address discharge changes according to the partial lighting rate.
  • the amplitude of the scan pulse increases as the partial lighting rate increases. For example, when the partial lighting rate is 10%, the necessary scan pulse amplitude is about 118 (V). However, when the partial lighting rate is 100%, the necessary scan pulse amplitude is about 149 (V), which is about 31 (V). ) Also increases.
  • the amplitude of the scan pulse necessary for generating a stable address discharge becomes larger as the order of performing the address operation becomes slower, and becomes larger as the partial lighting rate becomes higher. Therefore, when the scanning order of the partial display area is slow and the partial lighting rate of the partial display area is high, the necessary amplitude of the scanning pulse is further increased. In other words, these experimental results show that stable address discharge can be performed while suppressing the amplitude of the scan pulse if the address operation is performed first from the partial display region having a high partial lighting rate.
  • a plurality of image display areas of panel 10 including a predetermined number of scan electrodes arranged continuously.
  • the partial display areas are divided into the partial display areas, the partial lighting rates of the partial display areas are detected, and the scanning pulse is applied first from the partial display areas having a high partial lighting ratio.
  • FIG. 9 is a schematic diagram showing a partial display area of panel 10 according to the embodiment of the present invention.
  • the image display area of the panel 10 is divided into 12 partial display areas Ar1 to Ar12 including a predetermined number of 64 scanning electrodes arranged continuously. That is, the partial display area Ar1 is an area including the scan electrodes SC1 to SC64, the partial display area Ar2 is an area including the scan electrodes SC65 to SC128,..., And the partial display area Ar12 is the scan electrode SC705. A region including scan electrode SC768.
  • FIG. 10 is a detailed timing chart showing an example of the writing operation of the plasma display device in accordance with the exemplary embodiment of the present invention.
  • FIG. 10 shows an example in which the partial lighting rate of the partial display region Ar2 is the highest, the partial lighting rate of the partial display region Ar3 is the next highest, and the partial lighting rate of the partial display region Ar1 is the next highest.
  • dither processing is performed from the partial display area Ar1 to the partial display area Ar3, and an example in which an interlaced writing operation is performed in these partial display areas is shown.
  • scan electrode SC65 to scan electrode SC128 included in partial display area Ar2 are divided into two scan electrode groups, a scan electrode group (2od) consisting of odd-numbered scan electrodes and a scan electrode group (2ev) consisting of even-numbered scan electrodes. Divide. Then, a scan pulse is applied to scan electrode SC65 which is the first scan electrode of scan electrode group (2od). The pulse width of the scanning pulse at this time is time T1. Next, a scan pulse is applied to the second scan electrode SC67 of the scan electrode group (2od). The pulse width of the scanning pulse at this time is also time T1. Next, a scan pulse is applied to the third scan electrode SC69 of the scan electrode group (2od).
  • the pulse width of the scanning pulse at this time is a time T2 shorter than the time T1.
  • scan pulses are sequentially applied to scan electrode SC71, scan electrode SC73, scan electrode SC75,..., SC127 of the scan electrode group (2od).
  • the pulse width of the scanning pulse at this time is also time T2.
  • a scan pulse having a pulse width of time T1 is applied to scan electrode SC66, which is the first scan electrode of scan electrode group (2ev) composed of even-numbered scan electrodes in partial display area Ar2.
  • a scan pulse having a pulse width of time T1 is applied to the second scan electrode SC68 of the scan electrode group (2ev).
  • a scan pulse whose pulse width is a time T2 shorter than the time T1 is applied to the third scan electrode SC70 of the scan electrode group (2ev).
  • a scan pulse having a pulse width of time T2 is sequentially applied to scan electrode SC72, scan electrode SC74, scan electrode SC76,..., Scan electrode SC128 of scan electrode group (2ev).
  • scan electrode groups SC129 to SC192 included in partial display area Ar3 are divided into two scan electrode groups: scan electrode group (3od) composed of odd-numbered scan electrodes and scan electrode group (3ev) composed of even-numbered scan electrodes.
  • a scan pulse with a pulse width of time T1 is applied to scan electrode SC129, which is the first scan electrode of scan electrode group (3od), and then a scan pulse with a pulse width of time T1 is applied to scan electrode SC131.
  • a scan pulse having a pulse width T2 shorter than the time T1 is applied to the third scan electrode SC133 of the scan electrode group (3od).
  • a scan pulse having a pulse width of time T2 is sequentially applied to scan electrode SC135, scan electrode SC137,..., Scan electrode SC191 of scan electrode group (3od).
  • a scan pulse having a pulse width of time T1 is applied to scan electrode SC130 which is the first scan electrode of scan electrode group (3ev) composed of even-numbered scan electrodes in partial display region Ar3, and scan electrode group (3ev)
  • a scan pulse having a pulse width of time T1 is applied to the second scan electrode SC132.
  • a scan pulse having a pulse width T2 shorter than time T1 is sequentially applied to scan electrode SC134, scan electrode SC136, scan electrode SC138,..., Scan electrode SC192 of scan electrode group (3ev).
  • a scan pulse having a pulse width of time T1 is applied to the first and second scan electrodes SC1 and SC3 of the scan electrode group (1od), and scanning thereafter is performed.
  • a scan pulse having a pulse width T2 shorter than the time T1 is sequentially applied to electrode SC5, scan electrode SC7,..., Scan electrode SC63.
  • a scan pulse having a pulse width of time T1 is applied to the first and second scan electrodes SC2 and SC4 of the scan electrode group (1ev), and the subsequent scan electrodes SC6, SC8,.
  • a scan pulse having a pulse width T2 shorter than the time T1 is sequentially applied to the scan electrode SC64.
  • the ratio of the number of discharge cells to be lit is detected as the partial lighting rate for each partial display region, and the scan pulse is applied in order from the partial display region having the higher partial lighting rate. is doing.
  • the scan electrodes included in the partial display area are divided into two scan electrode groups, ie, a scan electrode group consisting of odd-numbered scan electrodes and a scan electrode group consisting of even-numbered scan electrodes, and a scan pulse is applied to one scan electrode group. After sequentially applying, a scan pulse is sequentially applied to the other scan electrode group.
  • the time T1 of the pulse width of the scan pulse applied from the first to a predetermined number (second in this embodiment) of the scan electrodes belonging to one scan electrode group is the other of the scan electrodes belonging to one scan electrode group.
  • the pulse width of the scan pulse applied to the scan electrode is set longer than the time T2.
  • the time T1 of the pulse width of the scan pulse applied from the first to a predetermined number (second in the present embodiment) of the scan electrodes belonging to the other scan electrode group is different from that of the other scan electrode group.
  • the pulse width of the scan pulse applied to the scan electrodes is set to be longer than the time T2.
  • the pulse width time T1 is 1.3 ⁇ s
  • the pulse width time T2 is 1.0 ⁇ s.
  • the current consumption can be suppressed by performing the interlaced address operation. This is because the charging / discharging current of the data electrode can be reduced by performing the addressing operation by collectively combining the discharge cells to which the address pulse is applied and the discharge cells to which the address pulse is not applied.
  • the odd-numbered scan electrode is switched to the even-numbered scan electrode and when the even-numbered scan electrode is switched to the odd-numbered scan electrode, a large charge / discharge current instantaneously flows to the data electrode. It will be.
  • the pulse width of the scan pulse applied from the first to a predetermined number of scan electrodes belonging to one scan electrode group is the scan pulse applied to the other scan electrodes belonging to one scan electrode group. It is set longer than the pulse width.
  • the pulse width of the scan pulse applied from the first to a predetermined number of scan electrodes belonging to the other scan electrode group is larger than the pulse width of the scan pulse applied to other scan electrodes belonging to the other scan electrode group. It is set long. For this reason, since the address discharge can be generated even if the discharge delay time of the address discharge is increased to some extent, deterioration of the image display quality can be prevented.
  • the time T1 of the pulse width of the scan pulse applied from the first scan electrode to the predetermined scan electrode belonging to a scan electrode group is 1.3 ⁇ s, and the pulse of the scan pulse applied to the other scan electrode.
  • the width time T2 is set to 1.0 ⁇ s and the predetermined number is second, it is desirable to set these values optimally according to the specifications of the panel and the plasma display device. For example, when the capacity of the power source that generates the voltage Vd is small, it is desirable to set a larger value such as setting the predetermined number to the fifth.
  • FIG. 11 is a circuit block diagram of plasma display device 30 in accordance with the exemplary embodiment of the present invention.
  • the plasma display device 30 includes a panel 10 and a drive circuit.
  • the drive circuit includes an image signal processing circuit 31, a data electrode drive circuit 32, a scan electrode drive circuit 33, a sustain electrode drive circuit 34, a control signal generation circuit 35, and each circuit.
  • a power supply circuit (not shown) for supplying power necessary for the block is provided.
  • the image signal processing circuit 31 converts the image signal into an image signal having the number of pixels and the number of gradations that can be displayed on the panel 10, and the light emission / non-light emission in each of the subfields is set to “1” of each bit of the digital signal
  • the image data is converted to image data corresponding to “0”.
  • the data electrode drive circuit 32 converts the image data into address pulses corresponding to the data electrodes D1 to Dm and applies them to the data electrodes D1 to Dm.
  • the control signal generation circuit 35 generates various control signals for controlling the operation of each circuit block based on the horizontal synchronization signal and the vertical synchronization signal, and supplies them to the respective circuit blocks. For each subfield, the ratio of the number of discharge cells to be lit is detected as the partial lighting ratio for each partial display area, and the order of the partial display areas to which the scan pulse is applied is determined. Further, the power consumption when the sequential write operation is performed and the power consumption when the interlace write operation is performed are estimated to determine whether the sequential write operation or the interlace write operation is performed. In addition, the pulse width of the scanning pulse is determined.
  • Scan electrode drive circuit 33 creates a drive voltage waveform based on the control signal and applies it to each of scan electrode SC1 through scan electrode SCn.
  • a scan pulse having a pulse width according to the control signal is generated, and the scan pulse is applied to scan electrode SC1 through scan electrode SCn in the order according to the control signal.
  • Sustain electrode drive circuit 34 creates a drive voltage waveform based on the control signal and applies it to each of sustain electrode SU1 through sustain electrode SUn.
  • FIG. 12 is a circuit diagram showing a configuration of scan electrode drive circuit 33 of plasma display device 30 in accordance with the exemplary embodiment of the present invention.
  • the scan electrode drive circuit 33 includes an initialization voltage generator 41, a sustain pulse generator 42 on the scan electrode side, and a scan pulse generator 43.
  • the output of the scan pulse generator 43 is the scan electrode of the panel 10.
  • Each of SC1 to scan electrode SCn is connected.
  • the scan pulse generator 43 includes a switch S44 for connecting the reference potential A of the scan pulse generator 43 to the negative voltage Va, a power supply E43 for superimposing the voltage Vscn on the reference potential A, and n scan electrodes.
  • Each of SC1 to scan electrode SCn includes switching elements QH1 to QHn for outputting a voltage on the high voltage side of power supply E43, and switching elements QL1 to QLn for outputting a voltage on the low voltage side of power supply E43. ing.
  • Switching element QH1 to switching element QHn and switching element QL1 to switching element QLn are integrated for each of a plurality of outputs and integrated in a plurality of ICs. These ICs are scan ICs, and the scan electrode drive circuit 33 has a plurality of scan ICs that generate scan pulses to be applied to the scan electrodes SC1 to SCn.
  • the initialization voltage generator 41 raises or lowers the reference potential A of the scan pulse generator 43 in a ramp shape during the initialization period, and generates a drive voltage waveform during the initialization period.
  • the switching elements QH1 to QHn of the scan pulse generator 43 are turned off and the switching elements QL1 to QLn are turned on, so that the scanning electrodes SC1 to SCL are passed through the switching elements QL1 to QLn.
  • An initialization waveform voltage is applied to SCn.
  • the switching elements QH1 to QHn are turned on and the switching elements QL1 to QLn are turned off to supply power to the scan electrodes SC1 to SCn via the power supply E43 and the switching elements QH1 to QHn.
  • the initialization waveform voltage superimposed with the voltage Vscn of E43 is applied.
  • the sustain pulse generator 42 generates a sustain pulse by setting the reference potential A input to the scan pulse generator 43 to the voltage Vsus or the ground potential. At this time, the switching elements QH1 to QHn of the scan pulse generator 43 are turned off and the switching elements QL1 to QLn are turned on, so that the scanning electrodes SC1 to SCL are passed through the switching elements QL1 to QLn. A sustain pulse is applied to SCn.
  • FIG. 13 is a circuit block diagram showing details of the scan IC of the plasma display device 30 in the embodiment of the present invention.
  • the first scan IC that drives scan electrode SC1 through scan electrode SC64 that is, IC (1), as described above, switching element QH1 through switching element QH64 and switching element QL1 through switching element QL64 for outputting the scan pulse voltage. It has.
  • a switching element control unit 51 for controlling the switching elements QH1 to QH64, the switching elements QL1 to QL64, and a scan IC selection unit 52 for determining the order of write operations of the scan ICs are provided. ing.
  • the switching element control unit 51 includes output control units RG1 to RG64 and a shift register SR.
  • the shift register SR is a shift register having a data input terminal, a clock input terminal, a control signal input terminal, and 64 output terminals. Output to each of the output control units RG64.
  • the control signal c0 is a control signal for selecting either a sequential write operation or an interlace write operation. When the control signal c0 is at a low level (hereinafter abbreviated as “L”), a single pulse signal sg having a pulse width including one rising edge of the clock ck is sequentially shifted every time the clock ck is input.
  • the control signal c0 is at a high level (hereinafter abbreviated as “H”)
  • the single pulse signal sg having a pulse width including one rising edge of the clock ck is sequentially shifted every time the clock ck is input.
  • the output control unit RG1 receives the two control signals c1 and c2 and the output signal o1 of the shift register SR, and controls the switching element QH1 and the switching element QL1.
  • the output control unit RG2 receives the two control signals c1, the control signal c2, and the output signal o2 of the shift register SR, and controls the switching element QH2 and the switching element QL2. The same applies to the output control units RG3 to RG64.
  • FIG. 14 is a diagram illustrating operations of output control unit RG1 to output control unit RG64, switching element QH1 to switching element QH64, and switching element QL1 to switching element QL64 of the scan IC of plasma display apparatus 30 in the embodiment of the present invention.
  • the switching elements QH1 to QH64 and the switching elements QL1 to QL64 are controlled as follows in accordance with the two control signals c1 and c2.
  • both the control signal c1 and the control signal c2 are “L”
  • both the switching element QHi and the switching element QLi are turned off, and the output is in a high impedance state.
  • the switching element QHi and the switching element QLi are controlled according to the output of the corresponding shift register SR.
  • the switching element QHi is turned on, the switching element QLi is turned off, and if the output oi of the shift register SR is “L”, the switching element QHi is turned on. Off, switching element QLi is turned on.
  • the control signal c1 is “H” and the control signal c2 is “L”
  • the switching element QHi is turned off and the switching element QLi is turned on regardless of the output of the corresponding shift register SR.
  • the control signals c1 and c2 are both “H”
  • the switching element QHi is turned on and the switching element QLi is turned off regardless of the output of the corresponding shift register SR.
  • the scan IC selection unit 52 includes two flip-flops FF1 and FF2 and a NAND gate G1.
  • the flip-flop FF1 is a normal flip-flop having a data input terminal, a clock input terminal, and an output terminal, and a selection scanning signal input to the data input terminal at the falling timing of the selection signal sel input to the clock input terminal. si is taken in and output to the NAND gate G1.
  • the NAND gate G1 outputs a signal sg obtained by inverting the logical sum of the output signal ss of the flip-flop FF1 and the selection signal sel to the data input terminal of the shift register SR.
  • the flip-flop FF2 is a flip-flop having the same configuration as the flip-flop FF1, and the selection scanning signal si is input to the data input terminal and the clock ck is input to the clock input terminal. Then, a delayed signal so is generated by delaying the selected scanning signal si by one clock.
  • IC (2) to IC (12) have the same configuration.
  • FIG. 15 is a diagram showing connections of the scan ICs (1) to IC (12) of the plasma display device 30 in the embodiment of the present invention.
  • a control signal c0, a control signal c1, a control signal c2, a selection signal sel, and a clock ck are commonly input to each of the 12 scan ICs (IC (1) to IC (12)) (control signal c0, control Signal c1 and control signal c2 are not shown).
  • the selection scanning signal si is input only to the first scanning IC, that is, IC (1).
  • the delay signal so (1) delayed by one clock cycle by IC (1) is input as the second scanning IC, that is, the write selection scanning signal si (2) of IC (2).
  • the delay signal so (2) of IC (2) is input as the selection scanning signal si (3) of IC (3), and so on, and ...
  • the selected scanning signal si (12) of 12) is input.
  • 12 scan ICs are connected in cascade so that the selected scan signal si is sequentially transmitted from IC (1) to IC (12) while being delayed by one clock cycle.
  • a scan pulse can be generated by randomly selecting one of the ICs.
  • FIG. 16 is a timing chart for explaining the operation of the scan IC selection unit 52 of the scan IC of the plasma display device 30 in the embodiment of the present invention.
  • the second scan IC that is, IC (2)
  • the timing chart in the case of selecting is shown.
  • a selection scanning signal si having a pulse width of one clock cycle is input from the control signal generation circuit 35 as a data input signal si (1) of the IC (1). Then, the signal is delayed by one clock cycle by the flip-flop FF2 (1) inside the IC (1), and the signal is input as the data input signal si (2) of the IC (2). Similarly, the signals are delayed by one clock cycle and input as the third and subsequent scan ICs, that is, the data input signals si (3) to si (12) of IC (3) to IC (12).
  • the selection of the scan IC is determined by the falling timing of the selection signal sel output from the control signal generation circuit 35. That is, the pulse-shaped selection signal sel is input to each scan IC at the timing when the selection scan signal is input to the scan IC to be selected. Then, at the falling timing of the selection signal sel, the selection scanning signal si (1) to the selection scanning signal si of the respective scanning ICs are supplied to the flip-flops FF1 (1) to FF1 (12) of the IC (1) to IC (12). (12) is latched.
  • the pulse-shaped selection signal sel is input to each scan IC at the timing when the selection scan signal is input to the scan IC to be selected. Then, at the falling timing of the selection signal sel, the selection scanning signal si (1) to the selection scanning signal si of the respective scanning ICs are supplied to the flip-flops FF1 (1) to FF1 (12) of the IC (1) to IC (12). (12) is latched.
  • the rising edge of the clock ck is increased by 1.
  • a pulse-shaped selection signal sel including two is input to each scan IC.
  • the output sg (2) of the NAND gate G1 (2) of the IC (2) becomes the “L” level only during a period including one rising edge of the clock ck.
  • the outputs sg (2) to sg (12) of the NAND gates G1 (2) to G1 (12) of the other scan ICs are held at the “H” level.
  • the output signals ss (1) to ss (12) of the flip-flops FF1 (1) to FF1 (12) of the IC (1) to IC (12) are all “L” at the falling timing of the selection signal sel. Level.
  • the single pulse signal sg (2) that is at the “L” level only during a period including one rising edge of the clock ck is input only to the shift register SR (2) of the second scan IC.
  • the shift register SR (2) sequentially shifts the single pulse signal sg (2). If the control signal c0 is set to “H” at this time, the scan pulse is applied in the order of scan electrode SC65, scan electrode SC67,..., Scan electrode SC127, scan electrode SC66, scan electrode SC68,. To do.
  • the clock cycle corresponding to the scan pulse applied to scan electrode SC65, scan electrode SC67, scan electrode SC66, and scan electrode SC68 is set to time T1, and the clock cycle corresponding to the other scan pulses is set to time T2.
  • a scanning pulse having a pulse width of 2 mm can be obtained.
  • the drive circuit described above is merely an example, and the configuration of the drive circuit is not limited to the above.
  • the present invention is capable of performing stable address discharge and switching of scan pulses for reducing the power of the data electrode driving circuit, even in a high-definition, large-screen panel. It is useful as a method and a plasma display device.

Landscapes

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Abstract

画像表示領域を複数の部分表示領域に分け、部分表示領域に含まれる走査電極を奇数番目の走査電極からなる走査電極群および偶数番目の走査電極からなる走査電極群の２つの走査電極群に分け、一方の走査電極群に走査パルスを順次印加した後に他方の走査電極群に走査パルスを順次印加するとともに、一方の走査電極群に属する走査電極の１番目から所定番目までに印加する走査パルスのパルス幅を一方の走査電極群に属する他の走査電極に印加する走査パルスのパルス幅よりも長く、かつ他方の走査電極群に属する走査電極の１番目から所定番目までに印加する走査パルスのパルス幅を他方の走査電極群に属する他の走査電極に印加する走査パルスのパルス幅よりも長く設定する。

Description

プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
　本発明は、壁掛けテレビや大型モニターに用いられるプラズマディスプレイパネルの駆動方法およびそれを用いたプラズマディスプレイ装置に関する。
　プラズマディスプレイパネル（以下、「パネル」と略記する）は、行方向に長い走査電極および維持電極からなる表示電極対を複数形成した前面基板と、列方向に長いデータ電極を複数形成した背面基板とを対向配置し、表示電極対とデータ電極とが交差する位置のそれぞれに放電セルが形成されている。
　パネルを駆動する方法としてはサブフィールド法、すなわち、１フィールド期間を複数のサブフィールドに分割した上で、発光させるサブフィールドの組み合わせによって階調表示を行う方法が一般的である。
　各サブフィールドは、初期化期間、書込み期間および維持期間を有し、初期化期間では初期化放電を発生し、続く書込み動作に必要な壁電荷を各電極上に形成する。書込み期間では、表示を行うべき放電セルにおいて選択的に書込み放電を発生し壁電荷を形成する。そして維持期間では、走査電極と維持電極とからなる表示電極対に交互に維持パルスを印加し、書込み放電を起こした放電セルで維持放電を発生させ、対応する放電セルの蛍光体層を発光させることにより画像表示を行う。
　そしてプラズマディスプレイ装置は、パネルをこのように駆動するために、走査電極駆動回路、維持電極駆動回路、データ電極駆動回路を備え、それぞれの電極に駆動電圧波形を印加して、画像を表示する装置である。
　近年はパネルの高精細度化、大画面化が進み、それに伴ってプラズマディスプレイ装置の消費電力が増加する傾向にある。特にデータ電極駆動回路は、画像信号に対応した書込みパルスをデータ電極それぞれに印加して各放電セルで書込み放電を発生させる駆動回路であるが、データ電極駆動回路の消費電力が許容値を超えると誤動作し画像表示品質を損なうことがあった。これを防止するためには許容損失の大きい回路素子を使用すればよいが、これがコストアップの大きな要因のひとつになっていた。
　そこで、画像表示品質を低下させることなくデータ電極駆動回路の消費電力を抑制する方法として、データ電極に印加する書込みパルスの順序を変更してデータ電極の充放電電流を減らし、データ電極駆動回路の消費電力を制限する方法（例えば、特許文献１参照）が提案されている。
　ここで、データ電極に印加する書込みパルスの順序を変更するためには、走査電極に印加する走査パルスの順序も同期して変更する必要がある。特許文献１に記載の駆動方法を実現するために、例えば、ｎ本の走査電極に対して、１番目の走査電極からｎ番目の走査電極まで順番に走査パルスを印加するか、または奇数番目の走査電極に走査パルスを順次印加した後に偶数番目の走査電極に走査パルスを順次印加するかを、表示すべき画像信号に基づき切り換えるという方法が実用的である。
　一方、高精細度、大画面パネルでは、走査電極の数が多くなるため書込み期間に費やす時間が長くなってしまう。しかし、初期化放電から書込み放電までの時間が長くなると書込み動作に必要な壁電荷が減少して書込み放電が不安定になるといった課題があった。
特開平１１－２８２３９８号公報
　本発明は、高精細度、大画面パネルであっても、安定した書込み放電を行うとともに、データ電極駆動回路の電力を削減するための走査パルスの切換を行うことが可能なパネルの駆動方法およびプラズマディスプレイ装置を提供する。
　本発明のパネルの駆動方法は、走査電極および維持電極からなる表示電極対とデータ電極とを有する放電セルを複数備えたパネルを、書込み期間と維持期間とを有する複数のサブフィールドで１フィールドを構成して駆動するパネルの駆動方法であって、パネルの画像表示領域を、連続して配置された走査電極を所定本数ずつ含む複数の部分表示領域に分け、さらに部分表示領域に含まれる走査電極を奇数番目の走査電極からなる走査電極群および偶数番目の走査電極からなる走査電極群の２つの走査電極群に分け、一方の走査電極群に走査パルスを順次印加した後に他方の走査電極群に走査パルスを順次印加するとともに、一方の走査電極群に属する走査電極の１番目から所定番目までに印加する走査パルスのパルス幅を一方の走査電極群に属する他の走査電極に印加する走査パルスのパルス幅よりも長く設定し、他方の走査電極群に属する走査電極の１番目から所定番目までに印加する走査パルスのパルス幅を他方の走査電極群に属する他の走査電極に印加する走査パルスのパルス幅よりも長く設定することを特徴とする。この方法により、高精細度、大画面パネルであっても、安定した書込み放電を行うとともに、データ電極駆動回路の電力を削減するための走査パルスの切換を行うことが可能なパネルの駆動方法を提供することができる。
　また本発明のパネルの駆動方法は、部分表示領域のそれぞれに対して、点灯させるべき放電セル数の割合を部分点灯率として検出し、部分点灯率の高い部分表示領域から先に走査パルスを印加してもよい。
　また本発明のプラズマディスプレイ装置は、走査電極および維持電極からなる表示電極対とデータ電極とを有する放電セルを複数備えたパネルと、書込み期間と維持期間とを有する複数のサブフィールドで１フィールドを構成してパネルを駆動する駆動回路とを備えたプラズマディスプレイ装置であって、駆動回路は、連続して配置された所定本数の走査電極に走査パルスを印加する走査ＩＣを複数個備え、１つの走査ＩＣが駆動する走査電極を奇数番目の走査電極からなる走査電極群および偶数番目の走査電極からなる走査電極群の２つの走査電極群に分け、走査ＩＣは、一方の走査電極群に走査パルスを順次印加した後に他方の走査電極群に走査パルスを順次印加するとともに、一方の走査電極群に属する走査電極の１番目から所定番目までに印加する走査パルスのパルス幅が、一方の走査電極群に属する他の走査電極に印加する走査パルスのパルス幅よりも長く設定されており、他方の走査電極群に属する走査電極の１番目から所定番目までに印加する走査パルスのパルス幅が、他方の走査電極群に属する他の走査電極に印加する走査パルスのパルス幅よりも長く設定されていることを特徴とする。この構成により、高精細度、大画面パネルであっても、安定した書込み放電を行うとともに、データ電極駆動回路の電力を削減するための走査パルスの切換を行うことが可能なプラズマディスプレイ装置を提供することができる。
図１は、本発明の実施の形態に用いるパネルの分解斜視図である。 図２は、同パネルの電極配列図である。 図３は、同パネルの各電極に印加する駆動電圧波形を示す図である。 図４は、あるサブフィールドにおける書込みパルスの有無を示す図である。 図５は、順次書込み動作を行った場合のデータ電極駆動回路の消費電力を見積もるための図である。 図６は、図５と同じ市松パターンを表示する場合のデータ電極駆動回路の消費電力を見積もるための図である。 図７は、各部分表示領域の書込み順序と安定した書込み放電を発生させるために必要な走査パルスの振幅との関係を示す特性図である。 図８は、部分点灯率と安定した書込み放電を発生させるために必要な走査パルスの振幅との関係を示す図である。 図９は、本発明の実施の形態におけるパネルの部分表示領域を示す模式図である。 図１０は、本発明の実施の形態におけるプラズマディスプレイ装置の書込み動作の一例を示す詳細なタイミングチャートである。 図１１は、同プラズマディスプレイ装置の回路ブロック図である。 図１２は、同プラズマディスプレイ装置の走査電極駆動回路の構成を示す回路図である。 図１３は、同プラズマディスプレイ装置の走査ＩＣの詳細を示す回路ブロック図である。 図１４は、同プラズマディスプレイ装置の走査ＩＣの出力制御部およびスイッチング素子の動作を示す図である。 図１５は、同プラズマディスプレイ装置の走査ＩＣの接続を示す図である。 図１６は、同プラズマディスプレイ装置の走査ＩＣの走査ＩＣ選択部の動作を説明するためのタイミングチャートである。
　以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用いて説明する。
　（実施の形態）
　図１は、本発明の実施の形態に用いるパネル１０の分解斜視図である。ガラス製の前面基板１１上には、走査電極１２と維持電極１３とからなる表示電極対１４が複数形成されている。そして走査電極１２と維持電極１３とを覆うように誘電体層１５が形成され、誘電体層１５上に保護層１６が形成されている。背面基板２１上にはデータ電極２２が複数形成され、データ電極２２を覆うように誘電体層２３が形成され、その上に井桁状の隔壁２４が形成されている。そして、隔壁２４の側面および誘電体層２３上には赤色、緑色および青色の各色に発光する蛍光体層２５が設けられている。
　これら前面基板１１と背面基板２１とは、微小な放電空間を挟んで表示電極対１４とデータ電極２２とが交差するように対向配置され、外周部をガラスフリット等の封着材によって封着されている。そして放電空間には、例えばネオンとキセノンの混合ガスが放電ガスとして封入されている。放電空間は隔壁２４によって複数の区画に仕切られており、表示電極対１４とデータ電極２２とが交差する部分に放電セルが形成されている。そしてこれらの放電セルが放電、発光することにより画像が表示される。
　なお、パネル１０の構造は上述したものに限られるわけではなく、例えばストライプ状の隔壁を備えたものであってもよい。
　図２は、本発明の実施の形態に用いるパネル１０の電極配列図である。パネル１０には、行方向に長いｎ本の走査電極ＳＣ１～走査電極ＳＣｎ（図１の走査電極１２）およびｎ本の維持電極ＳＵ１～維持電極ＳＵｎ（図１の維持電極１３）が配列され、列方向に長いｍ本のデータ電極Ｄ１～データ電極Ｄｍ（図１のデータ電極２２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１～ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１～ｍ）とが交差した部分に放電セルが形成され、放電セルは放電空間内にｍ×ｎ個形成されている。そしてこれらの放電セルは画像を表示する際の画素に対応する。本実施の形態においては、走査電極および維持電極がそれぞれ７６８本、すなわちｎ＝７６８であるものとして以下に説明するが、本発明はこの値に限定されるものではない。
　次に、本実施の形態におけるプラズマディスプレイ装置のパネル１０の駆動方法について説明する。パネル１０はサブフィールド法、すなわち１フィールド期間を複数のサブフィールドに分割し、サブフィールド毎に各放電セルの発光・非発光を制御することによって階調表示を行う。それぞれのサブフィールドは初期化期間、書込み期間および維持期間を有する。
　図３は、本発明の実施の形態に用いるパネル１０の各電極に印加する駆動電圧波形を示す図であり、図３には２つのサブフィールドに対する駆動電圧波形を示している。
　サブフィールドの初期化期間では、維持電極ＳＵ１～維持電極ＳＵｎに電圧０（Ｖ）を印加し、走査電極ＳＣ１～走査電極ＳＣｎに電圧Ｖｉ１から電圧Ｖｉ２に向かって緩やかに上昇するランプ電圧を印加する。その後、維持電極ＳＵ１～維持電極ＳＵｎに電圧Ｖｅ１を印加するとともに、走査電極ＳＣ１～走査電極ＳＣｎに電圧Ｖｉ３から電圧Ｖｉ４に向かって緩やかに下降するランプ電圧を印加する。すると各放電セルで微弱な初期化放電が発生し、続く書込み動作に必要な壁電荷を各電極上に形成する。なお、初期化期間の動作としては、図３の２つ目のサブフィールドの初期化期間に示したように、走査電極ＳＣ１～走査電極ＳＣｎに対して緩やかに下降するランプ電圧を印加するだけでもよい。
　続く書込み期間の動作は本発明の主眼であるが、詳細は後述することとして、ここでは書込み動作の概要について説明する。
　書込み期間では、維持電極ＳＵ１～維持電極ＳＵｎに電圧Ｖｅ２を印加し、走査電極ＳＣ１～走査電極ＳＣｎに電圧Ｖｃを印加する。次に、最初に書込み動作を行う走査電極ＳＣｉに負の電圧Ｖａの走査パルスを印加するとともに、最初に書込み動作を行う行の発光すべき放電セルに対応するデータ電極Ｄｋに正の電圧Ｖｄの書込みパルスを印加する。すると走査パルスと書込みパルスとが同時に印加された放電セルでは書込み放電が発生し、走査電極ＳＣｉおよび維持電極ＳＵｉに壁電荷を蓄積する書込み動作が行われる。
　次に、２番目に書込み動作を行う走査電極ＳＣｊに走査パルスを印加するとともに、２番目に書込み動作を行う行の発光すべき放電セルに対応するデータ電極Ｄｋに書込みパルスを印加する。すると走査パルスと書込みパルスとが同時に印加された放電セルでは書込み放電が発生し、書込み動作が行われる。以上の書込み動作をすべての行の放電セルで行い、発光すべき放電セルに対して選択的に書込み放電を発生させ壁電荷を形成する。
　続く維持期間では、維持電極ＳＵ１～維持電極ＳＵｎに電圧０（Ｖ）を印加し、走査電極ＳＣ１～走査電極ＳＣｎに電圧Ｖｓｕｓの維持パルスを印加する。すると、書込み放電を起こした放電セルでは維持放電が起こり発光する。次に、走査電極ＳＣ１～走査電極ＳＣｎに電圧０（Ｖ）を印加するとともに、維持電極ＳＵ１～維持電極ＳＵｎに電圧Ｖｓｕｓの維持パルスを印加する。すると維持放電を起こした放電セルでは再び維持放電が起こり発光する。
　以下同様に、輝度重みに応じた数の維持パルスを走査電極ＳＣ１～走査電極ＳＣｎおよび維持電極ＳＵ１～維持電極ＳＵｎに交互に印加する。その後、走査電極ＳＣ１～走査電極ＳＣｎに電圧Ｖｒに向かって上昇するランプ電圧を印加していわゆる壁電荷消去を行い、維持期間を終了する。
　続くサブフィールドにおいても、上述したサブフィールドの動作と同様の動作を繰り返すことにより放電セルを発光させ、画像を表示している。
　なお、本実施の形態において各電極に印加する電圧値は、例えば、電圧Ｖｉ１＝１４５（Ｖ）、電圧Ｖｉ２＝３５０（Ｖ）、電圧Ｖｉ３＝１９０（Ｖ）、電圧Ｖｉ４＝－１６０（Ｖ）、電圧Ｖａ＝－１８０（Ｖ）、電圧Ｖｓｕｓ＝１９０（Ｖ）、電圧Ｖｒ＝１９０（Ｖ）、電圧Ｖｅ１＝１２５（Ｖ）、電圧Ｖｅ２＝１２５（Ｖ）、電圧Ｖｄ＝６０（Ｖ）である。また電圧Ｖｃは負の電圧Ｖａ＝－１８０（Ｖ）に正の電圧Ｖｓｃｎ＝１４５（Ｖ）を重畳して作られる。したがって電圧Ｖｃ＝－３５（Ｖ）である。ただしこれらの電圧値は、単に一例を挙げたに過ぎず、パネル１０の特性やプラズマディスプレイ装置の仕様等に合わせて、適宜最適な値に設定することが望ましい。
　次に、書込み期間の動作の詳細について説明する。まず、画像表示品質を低下させることなくデータ電極駆動回路の消費電力を抑制する方法について説明する。
　図４は、あるサブフィールドにおける書込みパルスの有無を示す図であり、５×５＝２５の放電セルに対応する画素について図示している。ここで「０」は書込みパルスが無いことを示し、「１」は書込みパルスが有ることを示している。このような市松状の書込みパターンは特殊なパターンではなく、自然画等であってもディザ処理等の画像信号処理を行うことで発生する。そしてこのような市松状の書込みパターンでは、データ電極駆動回路の消費電力は走査パルスの印加順序に大きく依存する。
　図５は、走査電極ＳＣｉ－２、走査電極ＳＣｉ－１、走査電極ＳＣｉ、走査電極ＳＣｉ＋１、走査電極ＳＣｉ＋２、・・・の順に走査パルスを印加する書込み動作（以下、「順次書込み動作」と略記する）を行った場合のデータ電極駆動回路の消費電力を見積もるための図である。図５には、走査電極ＳＣｉ－２～走査電極ＳＣｉ＋２に印加する走査パルスと、データ電極Ｄｊ－２～データ電極Ｄｊ＋２に印加する書込みパルスと、電極間容量の充放電によりデータ電極Ｄｊに流れる電流波形ＩＤｊとを示している。
　時刻ｔ１から時刻ｔ２までの期間では、走査電極ＳＣｉ－２に走査パルスを印加するとともにデータ電極Ｄｊ－２、データ電極Ｄｊ、データ電極Ｄｊ＋２に書込みパルスを印加して書込み放電を発生させる。このときデータ電極Ｄｊ－１、データ電極Ｄｊ＋１には書込みパルスを印加せず書込み放電を発生させない。
　時刻ｔ２から時刻ｔ３までの期間では、走査電極ＳＣｉ－１に走査パルスを印加するとともにデータ電極Ｄｊ－１、データ電極Ｄｊ＋１に書込みパルスを印加して書込み放電を発生させる。データ電極Ｄｊ－２、データ電極Ｄｊ、データ電極Ｄｊ＋２には書込みパルスを印加せず書込み放電を発生させない。以下同様にして、図５に示した書込みパルスを印加する。
　このときデータ電極Ｄｊに流れる電流ＩＤｊに注目すると、走査電極ＳＣ１～走査電極ＳＣｎおよび維持電極ＳＵ１～維持電極ＳＵｎとデータ電極Ｄｊとの間の電極間容量を充放電する電流が流れる。そのために市松パターンを表示する場合のデータ電極駆動回路の消費電力は非常に大きな値となる。
　図６は、図５と同じ市松パターンを表示する場合のデータ電極駆動回路の消費電力を見積もるための図であるが、走査電極ＳＣｉ－２、走査電極ＳＣｉ、走査電極ＳＣｉ＋２、・・・、走査電極ＳＣｎ－１、走査電極ＳＣ＋１、・・・の順に走査パルスを印加する書込み動作（以下、「飛越書込み動作」と略記する）を行った場合の、書込み期間における駆動電圧波形とそのときの電極間容量の充放電の電流波形を示している。
　時刻ｔ１１から時刻ｔ１２までの期間では、走査電極ＳＣｉ－２に走査パルスを印加するとともにデータ電極Ｄｊ－２、データ電極Ｄｊ、データ電極Ｄｊ＋２に書込みパルスを印加して書込み放電を発生させる。このときデータ電極Ｄｊ－１、データ電極Ｄｊ＋１には書込みパルスを印加せず書込み放電を発生させない。
　時刻ｔ１２から時刻ｔ１３までの期間では、走査電極ＳＣｉに走査パルスを印加するとともにデータ電極Ｄｊ－２、データ電極Ｄｊ、データ電極Ｄｊ＋２に継続して書込みパルスを印加して書込み放電を発生させる。以下同様にして、データ電極Ｄｊ－２、データ電極Ｄｊ、データ電極Ｄｊ＋２に継続して書込みパルスを印加し、データ電極Ｄｊ－１、データ電極Ｄｊ＋１には継続して書込みパルスを印加しない。そのためデータ電極Ｄｊには充放電電流が流れずＩＤｊ＝０となるため、消費電力は小さくなる。
　このように、同じパターンを表示する場合であっても、走査電極ＳＣ１～走査電極ＳＣｎに走査パルスを印加する順序に依存してデータ電極駆動回路の消費電力は大きく変化することがわかる。
　したがって、各サブフィールド毎に、順次書込み動作を行った場合の消費電力および飛越書込み動作を行った場合の消費電力を見積もり、電力の小さいほうの書込み動作を行うことにより、画像表示品質を低下させることなくデータ電極駆動回路の消費電力を抑制することができる。
　次に、書込み動作に必要な壁電荷の減少を抑え、安定した書込み放電を行う方法について説明する。発明者らは、パネルの画像表示領域を、連続して配置された走査電極を６４本ずつ含む１２個の部分表示領域に分け、以下の測定を行った。
　図７は、各部分表示領域の書込み順序と安定した書込み放電を発生させるために必要な走査パルスの振幅との関係を示す特性図であり、横軸は部分表示領域の書込み動作の順序を表し、縦軸は安定した書込み放電を発生させるために必要な走査パルスの振幅を表す。このように部分表示領域の書込み順序に応じて安定した書込み放電を発生させるために必要な走査パルスの振幅も変化する。そして、書込み順序が遅い部分表示領域ほど安定した書込み放電を発生させるために必要な走査パルスの振幅は大きくなる。例えば、最初に書込みを行う部分表示領域では、安定した書込み放電を発生させるために必要な走査パルスの振幅は約８０（Ｖ）であるが、１２番目に書込みを行う部分表示領域では、必要な走査パルスの振幅は約１５０（Ｖ）となり、約７０（Ｖ）も大きくなる。
　これは、初期化期間に形成された壁電荷が、時間の経過とともに徐々に減少するためと考えられる。また、書込みパルス電圧は、書込み期間中に表示画像に応じて各データ電極に印加されるため、走査パルスが印加されていない放電セルにも書込みパルス電圧は印加される。このような電圧変化によっても壁電荷は減少するため、書込み期間の終盤に書込みが行われる放電セルでは、さらに壁電荷が減少すると考えられる。
　図８は、部分表示領域の点灯率（以下、「部分点灯率」と略記する）と安定した書込み放電を発生させるために必要な走査パルスの振幅との関係を示す図であり、横軸は部分点灯率を表し、縦軸は安定した書込み放電を発生させるために必要な走査パルスの振幅を表す。この測定は、１つの部分表示領域において、点灯セルの割合を変えながら、安定した書込み放電を発生させるために必要な走査パルスの振幅がどのように変化するかを測定したものである。
　このように、安定した書込み放電を発生させるために必要な走査パルスの振幅は部分点灯率に応じて変化する。そして、部分点灯率が高くなるほど走査パルスの振幅も大きくなる。例えば、部分点灯率１０％では、必要な走査パルスの振幅は約１１８（Ｖ）であるが、部分点灯率１００％では、必要な走査パルスの振幅は約１４９（Ｖ）となり、約３１（Ｖ）も大きくなる。
　これは、部分点灯率が上がると放電電流が増加し、走査パルスに対する電圧降下が大きくなるためと考えられる。そしてこの傾向はパネルの大画面化によりさらに大きくなる。
　このように、安定した書込み放電を発生させるために必要な走査パルスの振幅は、書込み動作を行う順序が遅くなるほど大きくなり、また部分点灯率が高くなるほど大きくなる。そのため部分表示領域の走査順序が遅く、かつその部分表示領域の部分点灯率が高い場合には、必要な走査パルスの振幅はさらに大きくなる。言い換えればこれらの実験結果は、部分点灯率の高い部分表示領域から先に書込み動作を行えば、走査パルスの振幅を抑制しつつ安定した書込み放電を行うことができることを示している。
　本実施の形態においては、データ電極駆動回路の消費電力の抑制と安定した書込み放電とを両立するために、パネル１０の画像表示領域を、連続して配置された走査電極を所定本数ずつ含む複数の部分表示領域に分け、部分表示領域のそれぞれの部分点灯率を検出し、部分点灯率の高い部分表示領域から先に走査パルスを印加している。また順次書込み動作を行った場合の消費電力および飛越書込み動作を行った場合の消費電力を見積もり、部分表示領域のそれぞれに対して、消費電力が小さくなるように順次書込み動作および飛越書込み動作のいずれかを選択している。
　次に、本実施の形態における書込み動作の詳細について、例を挙げて説明する。
　図９は、本発明の実施の形態におけるパネル１０の部分表示領域を示す模式図である。本実施の形態においては、パネル１０の画像表示領域を、連続して配置された走査電極を所定本数である６４本ずつ含む１２の部分表示領域Ａｒ１～部分表示領域Ａｒ１２に分けている。すなわち、部分表示領域Ａｒ１は走査電極ＳＣ１～走査電極ＳＣ６４を含む領域であり、部分表示領域Ａｒ２は走査電極ＳＣ６５～走査電極ＳＣ１２８を含む領域であり、・・・、部分表示領域Ａｒ１２は走査電極ＳＣ７０５～走査電極ＳＣ７６８を含む領域である。
　図１０は、本発明の実施の形態におけるプラズマディスプレイ装置の書込み動作の一例を示す詳細なタイミングチャートである。図１０には、部分表示領域Ａｒ２の部分点灯率が最も高く、次に部分表示領域Ａｒ３の部分点灯率が高く、その次に部分表示領域Ａｒ１の部分点灯率が高いとした例を示している。また部分表示領域Ａｒ１から部分表示領域Ａｒ３にかけてディザ処理が行われており、これらの部分表示領域では飛越書込み動作を行う例を示している。
　まず部分表示領域Ａｒ２に含まれる走査電極ＳＣ６５～走査電極ＳＣ１２８を奇数番目の走査電極からなる走査電極群（２ｏｄ）および偶数番目の走査電極からなる走査電極群（２ｅｖ）の２つの走査電極群に分ける。そして走査電極群（２ｏｄ）の最初の走査電極である走査電極ＳＣ６５に走査パルスを印加する。このときの走査パルスのパルス幅は時間Ｔ１である。次に走査電極群（２ｏｄ）の２番目の走査電極ＳＣ６７に走査パルスを印加する。このときの走査パルスのパルス幅も時間Ｔ１である。次に走査電極群（２ｏｄ）の３番目の走査電極ＳＣ６９に走査パルスを印加する。ただしこのときの走査パルスのパルス幅は時間Ｔ１よりも短い時間Ｔ２である。以下、走査電極群（２ｏｄ）の走査電極ＳＣ７１、走査電極ＳＣ７３、走査電極ＳＣ７５、・・・、ＳＣ１２７に走査パルスを順次印加する。そしてこのときの走査パルスのパルス幅も時間Ｔ２である。
　次に、部分表示領域Ａｒ２の偶数番目の走査電極からなる走査電極群（２ｅｖ）の最初の走査電極である走査電極ＳＣ６６にパルス幅が時間Ｔ１である走査パルスを印加する。次に走査電極群（２ｅｖ）の２番目の走査電極ＳＣ６８にパルス幅が時間Ｔ１である走査パルスを印加する。次に走査電極群（２ｅｖ）の３番目の走査電極ＳＣ７０にパルス幅が時間Ｔ１よりも短い時間Ｔ２である走査パルスを印加する。以下、走査電極群（２ｅｖ）の走査電極ＳＣ７２、走査電極ＳＣ７４、走査電極ＳＣ７６、・・・、走査電極ＳＣ１２８にパルス幅が時間Ｔ２である走査パルスを順次印加する。
　次に部分表示領域Ａｒ３に含まれる走査電極ＳＣ１２９～走査電極ＳＣ１９２を奇数番目の走査電極からなる走査電極群（３ｏｄ）および偶数番目の走査電極からなる走査電極群（３ｅｖ）の２つの走査電極群に分ける。そして走査電極群（３ｏｄ）の最初の走査電極である走査電極ＳＣ１２９にパルス幅が時間Ｔ１の走査パルスを印加し、次に走査電極ＳＣ１３１にパルス幅が時間Ｔ１の走査パルスを印加する。次に走査電極群（３ｏｄ）の３番目の走査電極ＳＣ１３３にパルス幅が時間Ｔ１よりも短い時間Ｔ２の走査パルスを印加する。以下、走査電極群（３ｏｄ）の走査電極ＳＣ１３５、走査電極ＳＣ１３７、・・・、走査電極ＳＣ１９１にパルス幅が時間Ｔ２の走査パルスを順次印加する。
　次に、部分表示領域Ａｒ３の偶数番目の走査電極からなる走査電極群（３ｅｖ）の最初の走査電極である走査電極ＳＣ１３０にパルス幅が時間Ｔ１の走査パルスを印加し、走査電極群（３ｅｖ）の２番目の走査電極ＳＣ１３２にパルス幅が時間Ｔ１の走査パルスを印加する。次に走査電極群（３ｅｖ）の走査電極ＳＣ１３４、走査電極ＳＣ１３６、走査電極ＳＣ１３８、・・・、走査電極ＳＣ１９２にパルス幅が時間Ｔ１よりも短い時間Ｔ２の走査パルスを順次印加する。
　次の部分表示領域Ａｒ１についても同様に、走査電極群（１ｏｄ）の最初および最初から２番目までの走査電極ＳＣ１、走査電極ＳＣ３にパルス幅が時間Ｔ１の走査パルスを印加し、それ以降の走査電極ＳＣ５、走査電極ＳＣ７、・・・、走査電極ＳＣ６３にパルス幅が時間Ｔ１よりも短い時間Ｔ２の走査パルスを順次印加する。次に走査電極群（１ｅｖ）の最初および最初から２番目までの走査電極ＳＣ２、走査電極ＳＣ４にパルス幅が時間Ｔ１の走査パルスを印加し、それ以降の走査電極ＳＣ６、走査電極ＳＣ８、・・・、走査電極ＳＣ６４にパルス幅が時間Ｔ１よりも短い時間Ｔ２の走査パルスを順次印加する。
　このように、本実施の形態においては、部分表示領域のそれぞれに対して、点灯させるべき放電セル数の割合を部分点灯率として検出し、部分点灯率の高い部分表示領域から順に走査パルスを印加している。
　さらに、部分表示領域に含まれる走査電極を奇数番目の走査電極からなる走査電極群および偶数番目の走査電極からなる走査電極群の２つの走査電極群に分け、一方の走査電極群に走査パルスを順次印加した後に他方の走査電極群に走査パルスを順次印加する。そして、一方の走査電極群に属する走査電極の１番目から所定番目（本実施の形態においては２番目）までに印加する走査パルスのパルス幅の時間Ｔ１は、一方の走査電極群に属する他の走査電極に印加する走査パルスのパルス幅の時間Ｔ２よりも長く設定されている。同様に、他方の走査電極群に属する走査電極の１番目から所定番目（本実施の形態においては２番目）までに印加する走査パルスのパルス幅の時間Ｔ１は、他方の走査電極群に属する他の走査電極に印加する走査パルスのパルス幅の時間Ｔ２よりも長く設定されている。ここで本実施の形態においては、パルス幅の時間Ｔ１は１．３μｓであり、パルス幅の時間Ｔ２は１．０μｓである。このように走査パルスのパルス幅を制御する理由は以下のとおりである。
　図４に示したように、書込みパルスを印加する放電セルと印加しない放電セルとが交互に並んだ場合、飛越書込み動作を行うことで消費電流を抑制することができた。これは、書込みパルスを印加する放電セルおよび書込みパルスを印加しない放電セルをそれぞれ時間的にまとめて書込み動作を行うことにより、データ電極の充放電電流を減少させることができたからである。しかしながら奇数番目の走査電極から偶数番目の走査電極に切り換わったとき、および偶数番目の走査電極から奇数番目の走査電極に切り換わったときに、データ電極には瞬間的に大きな充放電電流が流れることになる。
　このときの大きな充放電電流により書込みパルスの電圧Ｖｄが低下すると、書込み放電の放電遅れ時間が長くなるおそれがあった。放電遅れ時間が走査パルスのパルス幅よりも長くなると、書込み放電が発生せず、発光すべき放電セルが発光しないので画像表示品質が低下する。
　しかしながら本実施の形態においては、一方の走査電極群に属する走査電極の１番目から所定番目までに印加する走査パルスのパルス幅は、一方の走査電極群に属する他の走査電極に印加する走査パルスのパルス幅よりも長く設定されている。同様に、他方の走査電極群に属する走査電極の１番目から所定番目までに印加する走査パルスのパルス幅は、他方の走査電極群に属する他の走査電極に印加する走査パルスのパルス幅よりも長く設定されている。そのために、ある程度書込み放電の放電遅れ時間が長くなっても書込み放電を発生させることができるので、画像表示品質の低下を防ぐことができる。
　なお本実施の形態においては、ある走査電極群に属する走査電極の１番目から所定番目までに印加する走査パルスのパルス幅の時間Ｔ１を１．３μｓ、他の走査電極に印加する走査パルスのパルス幅の時間Ｔ２を１．０μｓと設定し、所定番目を２番目として説明したが、これらの値はパネル、プラズマディスプレイ装置の仕様等により最適に設定することが望ましい。例えば電圧Ｖｄを発生する電源の容量が小さい場合には、所定番目を５番目に設定する等、大きめに設定することが望ましい。
　次に、本実施の形態におけるプラズマディスプレイ装置の駆動回路について説明する。
　図１１は、本発明の実施の形態におけるプラズマディスプレイ装置３０の回路ブロック図である。プラズマディスプレイ装置３０は、パネル１０および駆動回路を備え、駆動回路は、画像信号処理回路３１、データ電極駆動回路３２、走査電極駆動回路３３、維持電極駆動回路３４、制御信号発生回路３５、各回路ブロックに必要な電源を供給する電源回路（図示せず）を備えている。
　画像信号処理回路３１は、画像信号をパネル１０で表示できる画素数および階調数の画像信号に変換し、さらにサブフィールドのそれぞれにおける発光・非発光をデジタル信号のそれぞれのビットの「１」、「０」に対応させた画像データに変換する。データ電極駆動回路３２は、画像データを各データ電極Ｄ１～データ電極Ｄｍに対応する書込みパルスに変換し、各データ電極Ｄ１～データ電極Ｄｍに印加する。
　制御信号発生回路３５は水平同期信号、垂直同期信号をもとにして、各回路ブロックの動作を制御する各種の制御信号を発生し、それぞれの回路ブロックへ供給する。またサブフィールド毎に、部分表示領域のそれぞれに対して、点灯させるべき放電セル数の割合を部分点灯率として検出し、走査パルスを印加する部分表示領域の順序を決定する。さらに順次書込み動作を行った場合の消費電力および飛越書込み動作を行った場合の消費電力を見積もり、順次書込み動作を行うか飛越書込み動作を行うかを決定する。加えて走査パルスのパルス幅を決定する。
　走査電極駆動回路３３は、制御信号に基づき駆動電圧波形を作成し、走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに印加する。特に、制御信号に従ったパルス幅の走査パルスを発生し、制御信号に従った順序で走査電極ＳＣ１～走査電極ＳＣｎに走査パルスを印加する。維持電極駆動回路３４は制御信号に基づき駆動電圧波形を作成し、維持電極ＳＵ１～維持電極ＳＵｎのそれぞれに印加する。
　図１２は、本発明の実施の形態におけるプラズマディスプレイ装置３０の走査電極駆動回路３３の構成を示す回路図である。走査電極駆動回路３３は、初期化電圧発生部４１と、走査電極側の維持パルス発生部４２と、走査パルス発生部４３とを備え、走査パルス発生部４３のそれぞれの出力はパネル１０の走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに接続されている。
　走査パルス発生部４３は、走査パルス発生部４３の基準電位Ａを負の電圧Ｖａに接続するためのスイッチＳ４４と、基準電位Ａに電圧Ｖｓｃｎを重畳するための電源Ｅ４３と、ｎ本の走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに電源Ｅ４３の高圧側の電圧を出力するためのスイッチング素子ＱＨ１～スイッチング素子ＱＨｎ、および電源Ｅ４３の低圧側の電圧を出力するためのスイッチング素子ＱＬ１～スイッチング素子ＱＬｎを備えている。そしてスイッチング素子ＱＨ１～スイッチング素子ＱＨｎ、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎは複数の出力毎にまとめられ複数のＩＣに集積化されている。これらのＩＣが走査ＩＣであり、走査電極駆動回路３３は走査電極ＳＣ１～走査電極ＳＣｎに印加する走査パルスを発生する複数の走査ＩＣを有する。
　本実施の形態においては、６４出力分のスイッチング素子が１つのモノシリックＩＣとして集積されているものとして説明する。そして１２個の走査ＩＣ、（以下、「ＩＣ（１）、ＩＣ（２）、・・・、ＩＣ（１２）」と表記する）を用いて走査パルス発生部４３を構成し、ｎ＝７６８本の走査電極ＳＣ１～走査電極ＳＣｎを駆動している。そして、ＩＣ（１）は部分表示領域Ａｒ１に属する走査電極ＳＣ１～走査電極ＳＣ６４を駆動し、ＩＣ（２）は部分表示領域Ａｒ２に属する走査電極ＳＣ６５～走査電極ＳＣ１２８を駆動し、以下同様に、ＩＣ（１２）は部分表示領域Ａｒ１２に属する走査電極ＳＣ７０５～走査電極ＳＣ７６８を駆動する。このように多数のスイッチング素子ＱＨ１～スイッチング素子ＱＨｎ、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎをＩＣ化することにより回路をコンパクトにまとめることができて実装面積も小さくなり、コストも下げることができる。
　初期化電圧発生部４１は、初期化期間において走査パルス発生部４３の基準電位Ａをランプ状に上昇または降下させ、初期化期間における駆動電圧波形を発生させる。このとき走査パルス発生部４３のスイッチング素子ＱＨ１～スイッチング素子ＱＨｎをオフ、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎをオンにすることにより、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎを経由して各走査電極ＳＣ１～走査電極ＳＣｎに初期化波形電圧が印加される。または、スイッチング素子ＱＨ１～スイッチング素子ＱＨｎをオン、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎをオフにすることにより、電源Ｅ４３、スイッチング素子ＱＨ１～スイッチング素子ＱＨｎを経由して各走査電極ＳＣ１～走査電極ＳＣｎに電源Ｅ４３の電圧Ｖｓｃｎを重畳された初期化波形電圧が印加される。
　維持パルス発生部４２は、走査パルス発生部４３の入力の基準電位Ａを電圧Ｖｓｕｓまたは接地電位にすることで維持パルスを発生させる。このとき走査パルス発生部４３のスイッチング素子ＱＨ１～スイッチング素子ＱＨｎをオフ、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎをオンにすることにより、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎを経由して各走査電極ＳＣ１～走査電極ＳＣｎに維持パルスが印加される。
　図１３は、本発明の実施の形態におけるプラズマディスプレイ装置３０の走査ＩＣの詳細を示す回路ブロック図である。走査電極ＳＣ１～走査電極ＳＣ６４を駆動する１番目の走査ＩＣ、すなわちＩＣ（１）は、上述したように走査パルス電圧を出力するためのスイッチング素子ＱＨ１～スイッチング素子ＱＨ６４、スイッチング素子ＱＬ１～スイッチング素子ＱＬ６４を備えている。加えてこれらのスイッチング素子ＱＨ１～スイッチング素子ＱＨ６４、スイッチング素子ＱＬ１～スイッチング素子ＱＬ６４を制御するためのスイッチング素子制御部５１と、走査ＩＣの書込み動作の順序を決めるための走査ＩＣ選択部５２とを備えている。
　スイッチング素子制御部５１は、出力制御部ＲＧ１～出力制御部ＲＧ６４とシフトレジスタＳＲとを有する。シフトレジスタＳＲは、データ入力端子とクロック入力端子と制御信号入力端子と６４個の出力端子をもつシフトレジスタであり、走査パルスのもととなる６４個の信号ｏ１～信号ｏ６４を出力制御部ＲＧ１～出力制御部ＲＧ６４のそれぞれに出力する。制御信号ｃ０は順次書込み動作および飛越書込み動作のいずれかを選択する制御信号である。制御信号ｃ０がローレベル（以下、「Ｌ」と略記）の場合には、クロックｃｋの立上りを１つ含むパルス幅をもつ単一パルス信号ｓｇを、クロックｃｋを入力する毎に順次シフトして出力制御部ＲＧ１～出力制御部ＲＧ６４のそれぞれに、出力制御部ＲＧ１、出力制御部ＲＧ２、出力制御部ＲＧ３、・・・、出力制御部ＲＧ６４の順序で出力する。また制御信号ｃ０がハイレベル（以下、「Ｈ」と略記）の場合には、クロックｃｋの立上りを１つ含むパルス幅をもつ単一パルス信号ｓｇを、クロックｃｋを入力する毎に順次シフトして出力制御部ＲＧ１～出力制御部ＲＧ６４のそれぞれに、出力制御部ＲＧ１、出力制御部ＲＧ３、出力制御部ＲＧ５、・・・、出力制御部ＲＧ６３、出力制御部ＲＧ２、出力制御部ＲＧ４、出力制御部ＲＧ６、・・・、出力制御部ＲＧ６４の順序で出力する。
　出力制御部ＲＧ１は、２つの制御信号ｃ１、ｃ２とシフトレジスタＳＲの出力信号ｏ１とを入力し、スイッチング素子ＱＨ１、スイッチング素子ＱＬ１を制御する。出力制御部ＲＧ２は、２つの制御信号ｃ１、制御信号ｃ２とシフトレジスタＳＲの出力信号ｏ２とを入力し、スイッチング素子ＱＨ２、スイッチング素子ＱＬ２を制御する。出力制御部ＲＧ３～出力制御部ＲＧ６４についても同様である。
　図１４は、本発明の実施の形態におけるプラズマディスプレイ装置３０の走査ＩＣの出力制御部ＲＧ１～出力制御部ＲＧ６４およびスイッチング素子ＱＨ１～スイッチング素子ＱＨ６４、スイッチング素子ＱＬ１～スイッチング素子ＱＬ６４の動作を示す図であり、２つの制御信号ｃ１、制御信号ｃ２に応じてスイッチング素子ＱＨ１～スイッチング素子ＱＨ６４、スイッチング素子ＱＬ１～スイッチング素子ＱＬ６４を以下のように制御する。制御信号ｃ１、制御信号ｃ２がともに「Ｌ」の場合には、スイッチング素子ＱＨｉ、スイッチング素子ＱＬｉをともにオフにして、出力をハイインピーダンス状態とする。制御信号ｃ１が「Ｌ」、制御信号ｃ２が「Ｈ」の場合には、対応するシフトレジスタＳＲの出力に従ってスイッチング素子ＱＨｉ、スイッチング素子ＱＬｉを制御する。本実施の形態においては、シフトレジスタＳＲの出力ｏｉが「Ｈ」であればスイッチング素子ＱＨｉをオン、スイッチング素子ＱＬｉをオフに、シフトレジスタＳＲの出力ｏｉが「Ｌ」であればスイッチング素子ＱＨｉをオフ、スイッチング素子ＱＬｉをオンにする。制御信号ｃ１が「Ｈ」、制御信号ｃ２が「Ｌ」の場合には、対応するシフトレジスタＳＲの出力にかかわらずスイッチング素子ＱＨｉをオフ、スイッチング素子ＱＬｉをオンにする。また、制御信号ｃ１、ｃ２がともに「Ｈ」の場合には、対応するシフトレジスタＳＲの出力にかかわらずスイッチング素子ＱＨｉをオン、スイッチング素子ＱＬｉをオフにする。
　走査ＩＣ選択部５２は、２つのフリップフロップＦＦ１、ＦＦ２と、ＮＡＮＤゲートＧ１とを有する。フリップフロップＦＦ１は、データ入力端子とクロック入力端子と出力端子とをもつ通常のフリップフロップであり、クロック入力端子に入力される選択信号ｓｅｌの立下りタイミングでデータ入力端子に入力される選択走査信号ｓｉを取り込み、ＮＡＮＤゲートＧ１に出力する。ＮＡＮＤゲートＧ１は、フリップフロップＦＦ１の出力信号ｓｓと選択信号ｓｅｌとの論理和を反転した信号ｓｇをシフトレジスタＳＲのデータ入力端子に出力する。
　フリップフロップＦＦ２は、フリップフロップＦＦ１と同じ構成のフリップフロップであり、データ入力端子には選択走査信号ｓｉが入力され、クロック入力端子にはクロックｃｋが入力される。そして選択走査信号ｓｉを１クロック分遅延した遅延信号ｓｏを出力する。
　ＩＣ（２）～ＩＣ（１２）についても同様の構成である。
　図１５は、本発明の実施の形態におけるプラズマディスプレイ装置３０の走査ＩＣ（１）～ＩＣ（１２）の接続を示す図である。１２個の走査ＩＣ（ＩＣ（１）～ＩＣ（１２））のそれぞれに、制御信号ｃ０、制御信号ｃ１、制御信号ｃ２、選択信号ｓｅｌ、クロックｃｋが共通に入力される（制御信号ｃ０、制御信号ｃ１、制御信号ｃ２は図示せず）。しかし選択走査信号ｓｉに関しては、１番目の走査ＩＣ、すなわちＩＣ（１）にのみ入力される。そしてＩＣ（１）で１クロック周期分遅延された遅延信号ｓｏ（１）が２番目の走査ＩＣ、すなわちＩＣ（２）の書込み選択走査信号ｓｉ（２）として入力される。以下同様に、ＩＣ（２）の遅延信号ｓｏ（２）をＩＣ（３）の選択走査信号ｓｉ（３）として入力し、・・・、ＩＣ（１１）の遅延信号ｓｏ（１１）をＩＣ（１２）の選択走査信号ｓｉ（１２）として、それぞれ入力する。このように選択走査信号ｓｉが１クロック周期分ずつ遅延しながらＩＣ（１）からＩＣ（１２）まで順次伝送されるように、１２個の走査ＩＣがカスケードに接続されている。
　このように、制御信号ｃ０、制御信号ｃ１、制御信号ｃ２、選択信号ｓｅｌ、クロックｃｋに関しては並列に、選択走査信号ｓｉに関してはカスケードになるように走査ＩＣを接続することにより、１２個の走査ＩＣの中から１つをランダムに選択して走査パルスを発生させることができる。
　図１６は、本発明の実施の形態におけるプラズマディスプレイ装置３０の走査ＩＣの走査ＩＣ選択部５２の動作を説明するためのタイミングチャートであり、一例として、２番目の走査ＩＣ、すなわちＩＣ（２）を選択する場合のタイミングチャートを示している。
　まず、制御信号発生回路３５から、１クロック周期のパルス幅をもつ選択走査信号ｓｉがＩＣ（１）のデータ入力信号ｓｉ（１）として入力される。するとＩＣ（１）内部のフリップフロップＦＦ２（１）により１クロック周期分遅延され、その信号がＩＣ（２）のデータ入力信号ｓｉ（２）として入力される。以下同様に、１クロック周期分ずつ遅延されて３番目以降の走査ＩＣ、すなわちＩＣ（３）～ＩＣ（１２）のデータ入力信号ｓｉ（３）～データ入力信号ｓｉ（１２）として入力される。
　走査ＩＣの選択は、制御信号発生回路３５から出力される選択信号ｓｅｌの立下りタイミングにより決定する。すなわち選択したい走査ＩＣに選択走査信号が入力されたタイミングでパルス状の選択信号ｓｅｌを各走査ＩＣに入力する。すると選択信号ｓｅｌの立下りタイミングでＩＣ（１）～ＩＣ（１２）のフリップフロップＦＦ１（１）～フリップフロップＦＦ１（１２）にそれぞれの走査ＩＣの選択走査信号ｓｉ（１）～選択走査信号ｓｉ（１２）がラッチされる。図９においては、２番目の走査ＩＣに書込み開始信号ｓｉ（２）が入力されているタイミングで選択信号ｓｅｌが入力されるので、フリップフロップＦＦ１（２）の出力信号ｓｓ（２）のみが「Ｈ」レベル、それ以外の出力信号ｓｓ（１）、出力信号ｓｓ（３）～出力信号ｓｓ（１２）は「Ｌ」レベルとなる。
　そして、１２番目の走査ＩＣに選択走査信号ｓｉ（１２）が入力され、フリップフロップＦＦ２（１２）により１クロック周期分遅延された信号ｓｏ（１２）が出力された後に、クロックｃｋの立上りを１つ含むパルス状の選択信号ｓｅｌを各走査ＩＣに入力する。するとＩＣ（２）のＮＡＮＤゲートＧ１（２）の出力ｓｇ（２）は、クロックｃｋの立上りを１つ含む期間だけ「Ｌ」レベルとなる。そしてそれ以外の走査ＩＣのＮＡＮＤゲートＧ１（２）～ＮＡＮＤゲートＧ１（１２）の出力ｓｇ（２）～出力ｓｇ（１２）は「Ｈ」レベルのまま保持される。そして選択信号ｓｅｌの立下りタイミングでＩＣ（１）～ＩＣ（１２）のフリップフロップＦＦ１（１）～フリップフロップＦＦ１（１２）の出力信号ｓｓ（１）～出力信号ｓｓ（１２）はすべて「Ｌ」レベルとなる。
　このようにして、２番目の走査ＩＣのシフトレジスタＳＲ（２）にのみクロックｃｋの立上りを１つ含む期間だけ「Ｌ」レベルとなる単一パルス信号ｓｇ（２）が入力される。そしてその後、クロックｃｋを入力する毎に、シフトレジスタＳＲ（２）が単一パルス信号ｓｇ（２）を順次シフトする。このとき制御信号ｃ０を「Ｈ」としておくと、走査電極ＳＣ６５、走査電極ＳＣ６７、・・・、走査電極ＳＣ１２７、走査電極ＳＣ６６、走査電極ＳＣ６８、・・・、走査電極ＳＣ１２８の順に走査パルスを印加する。そして走査電極ＳＣ６５、走査電極ＳＣ６７、走査電極ＳＣ６６、走査電極ＳＣ６８に印加する走査パルスに対応するクロック周期を時間Ｔ１とし、それ以外の走査パルスに対応するクロック周期を時間Ｔ２とすることで、所望のパルス幅の走査パルスを得ることができる。
　なお、上述した駆動回路は一例を示したものであり、駆動回路の構成は上記に限定されるものではない。
　また、本実施の形態において示した具体的な数値等は単に一例を示したに過ぎず、パネルの特性やプラズマディスプレイ装置の仕様等に合わせて最適に設定することが望ましい。
　本発明は、高精細度、大画面パネルであっても、安定した書込み放電を行うとともに、データ電極駆動回路の電力を削減するための走査パルスの切換を行うことが可能であり、パネルの駆動方法およびプラズマディスプレイ装置として有用である。
　１０　　パネル
　１２　　走査電極
　１３　　維持電極
　２２　　データ電極
　３０　　プラズマディスプレイ装置
　３１　　画像信号処理回路
　３２　　データ電極駆動回路
　３３　　走査電極駆動回路
　３４　　維持電極駆動回路
　３５　　制御信号発生回路
　４１　　初期化電圧発生部
　４２　　維持パルス発生部
　４３　　走査パルス発生部
　５１　　スイッチング素子制御部
　５２　　走査ＩＣ選択部

Claims (3)

  1. 走査電極および維持電極からなる表示電極対とデータ電極とを有する放電セルを複数備えたプラズマディスプレイパネルを、書込み期間と維持期間とを有する複数のサブフィールドで１フィールドを構成して駆動するプラズマディスプレイパネルの駆動方法であって、
    前記プラズマディスプレイパネルの画像表示領域を、連続して配置された走査電極を所定本数ずつ含む複数の部分表示領域に分け、
    さらに前記部分表示領域に含まれる走査電極を奇数番目の走査電極からなる走査電極群および偶数番目の走査電極からなる走査電極群の２つの走査電極群に分け、
    一方の走査電極群に走査パルスを順次印加した後に他方の走査電極群に走査パルスを順次印加するとともに、
    前記一方の走査電極群に属する走査電極の１番目から所定番目までに印加する走査パルスのパルス幅を、前記一方の走査電極群に属する他の走査電極に印加する走査パルスのパルス幅よりも長く設定し、
    前記他方の走査電極群に属する走査電極の１番目から所定番目までに印加する走査パルスのパルス幅を、前記他方の走査電極群に属する他の走査電極に印加する走査パルスのパルス幅よりも長く設定することを特徴とするプラズマディスプレイパネルの駆動方法。
  2. 前記部分表示領域のそれぞれに対して、点灯させるべき放電セル数の割合を部分点灯率として検出し、前記部分点灯率の高い部分表示領域から先に走査パルスを印加することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
  3. 走査電極および維持電極からなる表示電極対とデータ電極とを有する放電セルを複数備えたプラズマディスプレイパネルと、
    書込み期間と維持期間とを有する複数のサブフィールドで１フィールドを構成して、前記プラズマディスプレイパネルを駆動する駆動回路とを備えたプラズマディスプレイ装置であって、
    前記駆動回路は、連続して配置された所定本数の走査電極に走査パルスを印加する走査ＩＣを複数個備え、
    １つの前記走査ＩＣが駆動する走査電極を奇数番目の走査電極からなる走査電極群および偶数番目の走査電極からなる走査電極群の２つの走査電極群に分け、
    前記走査ＩＣは、一方の走査電極群に走査パルスを順次印加した後に他方の走査電極群に走査パルスを順次印加するとともに、
    前記一方の走査電極群に属する走査電極の１番目から所定番目までに印加する走査パルスのパルス幅が、前記一方の走査電極群に属する他の走査電極に印加する走査パルスのパルス幅よりも長く設定されており、前記他方の走査電極群に属する走査電極の１番目から所定番目までに印加する走査パルスのパルス幅が、前記他方の走査電極群に属する他の走査電極に印加する走査パルスのパルス幅よりも長く設定されていることを特徴とするプラズマディスプレイ装置。
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