WO2011002022A1 - プリント配線板、及び、プリント配線板の製造方法 - Google Patents

プリント配線板、及び、プリント配線板の製造方法 Download PDF

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printed wiring
conductor
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河野秀一
角田晃一
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イビデン株式会社
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Definitions

  • the present invention relates to a printed wiring board and a method for manufacturing a printed wiring board.
  • a multilayer printed wiring board in which conductor circuits and interlayer resin insulating layers are alternately laminated on a resin substrate called a core has been proposed.
  • the conductor circuits through the interlayer resin insulating layer of the multilayer printed wiring board are connected by via conductors.
  • Patent Document 1 discloses a build-up wiring board in which a titanium nitride (TiN) thin film is formed on an insulator, and electrodes or wirings are formed on the titanium nitride thin film as a base.
  • TiN titanium nitride
  • FIG. 1 is a cross-sectional view schematically showing a build-up wiring board on which an electrode or wiring is formed with a titanium nitride thin film as a base.
  • wirings 514 are formed on the base substrate 511 and the buildup resin layer 512, and the wirings 514 are connected by vias 517.
  • the wiring 514 and the via 517 include a titanium nitride thin film 523 and a copper film 522 formed on the titanium nitride thin film 523.
  • a titanium nitride thin film is provided to improve adhesion to an insulator and prevent the copper film from diffusing into the substrate, and functions as a seed layer.
  • the wiring 514 and the via 517 are composed of the titanium nitride thin film 523 and the copper film 522 as in the build-up wiring board shown in FIG. 1, an electrical signal is transmitted between the lower wiring 514 and the upper wiring 514.
  • the titanium nitride thin film 523 is always present in the path through which. Therefore, the electrical resistance between the lower layer wiring 514 and the upper layer wiring 514 may increase.
  • a printed wiring board having a lower electrical resistance is required.
  • the present inventors have intensively studied, provided a seed layer on the inner wall surface of the opening, which is a part where the via conductor is formed, and further provided a plating film in the opening, and at least the plating film and the underlying conductor circuit are at least A printed wiring board having a configuration in which a part of the printed wiring board is in direct contact was produced. And it discovered that it could be set as the printed wiring board with low electrical resistance by setting it as the said structure, and completed the printed wiring board and its manufacturing method of this invention.
  • the printed wiring board according to claim 1 is: A first insulating layer; A first conductor circuit formed on the first insulating layer; A second insulating layer formed on the first insulating layer and the first conductor circuit and having an opening reaching the first conductor circuit; A second conductor circuit formed on the second insulating layer; A printed wiring board formed in the opening and comprising a via conductor connecting the first conductor circuit and the second conductor circuit;
  • the via conductor is A seed layer that is formed on at least the inner wall surface of the opening and includes at least one of a nitride or carbide of Ti, Zr, Hf, V, Nb, Ta, or Si; A plating film formed in the opening, and The plating film and the first conductor circuit are in direct contact with each other at least partially.
  • the plating film forming the via conductor and the first conductor circuit are in direct contact with each other at least partially. Since there is no metal as a seed layer between the two, the electrical resistance between the via conductor and the first conductor circuit is small, and the electrical characteristics are excellent. Further, a seed layer made of at least one of Ti, Zr, Hf, V, Nb, Ta, or Si nitride or carbide is formed on the inner wall surface of the opening. The compound serving as the seed layer has a so-called barrier property that prevents metal ions such as copper ions from diffusing into the second insulating layer. In the printed wiring board of the present invention, since the seed layer is provided at a position where the insulating layer and the via conductor are in contact with each other, diffusion of metal ions constituting the plating film is prevented.
  • the plating film is made of copper.
  • the plating film is made of copper, a printed wiring board having particularly excellent electrical characteristics can be obtained because of its low resistance value.
  • the seed layer is provided on the inner wall surface of the opening, copper ions are prevented from diffusing into the second insulating layer.
  • the plating film is filled in the opening.
  • the structure in which the plating film is filled in the opening has a so-called filled via structure.
  • the filled via structure is provided, the connection reliability between the first conductor circuit and the second conductor circuit through the filled via is improved.
  • a so-called stacked via structure in which a filled via is provided immediately above the filled via can be formed, a signal transmission path can be shortened.
  • the first conductor circuit has a first surface portion that is in direct contact with the plating film and a second surface portion that is in direct contact with the seed layer.
  • the seed layer covers a portion where the opening rises from the surface of the first conductor circuit (hereinafter also referred to as an edge portion).
  • the seed layer is in close contact with the insulating layer by the seed layer being sandwiched between the plating film forming the via conductor and the first conductor circuit. As a result, it is possible to prevent cracks from developing in the insulating layer starting from the vicinity of the edge portion.
  • the seed layer is formed by sputtering.
  • the seed layer is formed by sputtering, a thin film can be formed without roughening the insulating layer, so that variations in the thickness of the thin film can be reduced.
  • the TiN layer has a barrier function that prevents diffusion of metal ions. Further, when the Cu layer is present on the surface of the seed layer, it is suitable for forming an electrolytic copper plating film in the opening. Moreover, the adhesiveness between a TiN layer and a Cu layer can be improved by providing a Ti layer between a TiN layer and a Cu layer.
  • the second insulating layer includes an inorganic filler having an average particle size of 1.0 ⁇ m or less.
  • the coefficient of thermal expansion can be lowered, so that the insulating layer does not easily expand or contract due to thermal stress.
  • the average particle size of the inorganic filler is 1.0 ⁇ m or less, the inorganic filler is exposed even if the inorganic filler is exposed from the inner wall surface of the opening after the via conductor opening is formed and the desmear treatment is performed. The portion hardly becomes an obstacle when forming the seed layer. Therefore, it is possible to form the seed layer uniformly on the inner wall surface of the opening.
  • the seed layer has a thickness of 100 to 200 nm.
  • the thickness of the seed layer is 100 to 200 nm, the effect of suppressing the diffusion of copper ions can be further exerted, and the quick etching time can be shortened.
  • a metal layer containing Sn is further formed on a portion of the surface of the first conductor circuit in contact with the second insulating layer, and a cup is formed on the metal layer.
  • a film made of a ring agent is further formed.
  • a metal layer containing Sn is formed on the surface of the first conductor circuit, and a film made of a coupling agent is formed on the metal layer, thereby improving the adhesion between the first conductor circuit and the second insulating layer. be able to.
  • the printed wiring board according to claim 10 further comprising a resin layer formed on the second insulating layer and the second conductor circuit, and the resin layer among the surfaces of the second conductor circuit.
  • a metal layer containing Sn is further formed at a location in contact with, and a film made of a coupling agent is further formed on the metal layer.
  • the method for manufacturing a printed wiring board Forming a first insulating layer; Forming a first conductor circuit on the first insulating layer; Forming a second insulating layer on the first insulating layer and the first conductor circuit; Forming an opening reaching the first conductor circuit in the second insulating layer; A seed layer containing at least one of Ti, Zr, Hf, V, Nb, Ta, or Si nitride or carbide on the inner wall surface of the opening and the surface of the first conductor circuit exposed from the opening Forming a step; Removing at least part of the seed layer formed on the surface of the first conductor circuit to expose the surface of the first conductor circuit; Plating the upper surface of the seed layer and the exposed surface of the first conductor circuit, and forming a plating film directly in contact with the first conductor circuit at least partially in the opening. It is characterized by having.
  • the printed wiring board manufacturing method according to the eleventh aspect, at least a part of the seed layer formed on the surface of the first conductor circuit is removed to expose the surface of the first conductor circuit. Then, the exposed surface of the first conductor circuit is plated to form a plating film that is in direct contact with at least part of the first conductor circuit.
  • a resist mask is formed so that at least a part of the seed layer is exposed, and the exposed seed layer is removed.
  • the exposed seed layer can be removed by a technique such as etching.
  • the seed layer is formed by sputtering.
  • a thin film can be formed without roughening the insulating layer, so that variations in the thickness of the thin film can be reduced.
  • the TiN layer, the Ti layer formed on the TiN layer, and the Ti layer are formed on the inner wall surface of the opening.
  • a seed layer composed of a Cu layer is formed.
  • a TiN layer having a barrier function is provided at a portion in contact with the second insulating layer, and a Cu layer suitable for forming a plating film on the seed layer is provided on the surface of the seed layer.
  • the adhesiveness between a TiN layer and a Cu layer can be improved by providing a Ti layer between a TiN layer and a Cu layer.
  • FIG. 1 is a cross-sectional view schematically showing a build-up wiring board on which an electrode or wiring is formed with a titanium nitride thin film as a base.
  • 2A is a cross-sectional view schematically showing the printed wiring board according to the first embodiment
  • FIG. 2B is a partially enlarged cross-sectional view showing a region a of the printed wiring board shown in FIG. 2A
  • FIG. 2C is a partially enlarged cross-sectional view showing a region b of the printed wiring board shown in FIG. 2A.
  • 3A, FIG. 3B, FIG. 3C, FIG. 3D, FIG. 3E, FIG. 3F and FIG. 3G are cross-sectional views schematically showing a part of the printed wiring board manufacturing method according to the first embodiment.
  • FIG. 4 is a cross-sectional view schematically showing a part of the method for manufacturing the printed wiring board according to the first embodiment.
  • 5A, FIG. 5B, FIG. 5C, FIG. 5D, FIG. 5E, FIG. 5F and FIG. 5G are partially enlarged sectional views schematically showing a part of the method for manufacturing a printed wiring board according to the first embodiment.
  • 6A and 6B are cross-sectional views schematically showing a part of the method for manufacturing the printed wiring board according to the first embodiment.
  • 7A, 7B, and 7C are cross-sectional views schematically showing a part of the method for manufacturing the printed wiring board according to the first embodiment.
  • 8A and 8B are cross-sectional views schematically showing a method for estimating the resistance value of the via conductor.
  • FIG. 9 is a cross-sectional view schematically showing a printed wiring board according to the second embodiment.
  • FIG. 10 is a cross-sectional view schematically showing an example of another embodiment of the printed wiring board of the present
  • FIG. 2A is a cross-sectional view schematically showing the printed wiring board according to the first embodiment
  • FIG. 2B is a partially enlarged cross-sectional view showing a region a of the printed wiring board shown in FIG. 2A
  • FIG. 2C is a partially enlarged cross-sectional view showing a region b of the printed wiring board shown in FIG. 2A.
  • the printed wiring board 10 shown in FIG. 2A is formed on the insulating substrate 11, and the interlayer resin insulating layers (111, 211) and the conductor circuits (14, 114, 214) are alternately formed on the insulating substrate 11. And a built-up layer.
  • Conductor circuit 14 and interlayer resin insulation layer 111 are formed on both surfaces of insulating substrate 11.
  • the conductor circuits 14 formed on both surfaces of the insulating substrate 11 are electrically connected by through-hole conductors 19 formed inside the insulating substrate 11.
  • Conductor circuit 14 and conductor circuit 114 are electrically connected via via conductor 17 formed inside interlayer resin insulation layer 111.
  • Conductor circuit 114 and conductor circuit 214 are electrically connected via via conductor 117 formed in interlayer resin insulation layer 211.
  • the through hole conductor 19 is filled with a resin filler 20.
  • a conductor circuit 14 covering the resin filler 20 is formed.
  • a solder resist layer 311 is formed on the outermost layer of the buildup layer.
  • Solder bumps 327 are formed on the outermost conductor circuit 214 via solder pads 326.
  • the interlayer resin insulation layer 111 and the interlayer resin insulation layer 211 contain an inorganic filler 300 having an average particle size of 1.0 ⁇ m or less.
  • an aluminum compound, a calcium compound, a potassium compound, a magnesium compound, a silicon compound etc. are mentioned. These compounds may be used alone or in combination of two or more. In particular, it is desirable to use silica as the inorganic filler.
  • the insulating substrate 11, the interlayer resin insulating layer 111, and the interlayer resin insulating layer 211 are insulating layers and function as a first insulating layer or a second insulating layer.
  • the insulating layer located on the inner side (side closer to the insulating substrate 11) or the insulating substrate 11 itself is defined as the first insulating layer
  • the insulating layer located on the outer side (side closer to the surface of the printed wiring board 10) is defined as the second insulating layer.
  • the insulating substrate 11 is the first insulating layer
  • the interlayer resin insulating layer 111 is the second insulating layer.
  • the interlayer resin insulation layer 111 is a first insulation layer
  • the interlayer resin insulation layer 211 is a second insulation layer.
  • the conductor circuit 14, the conductor circuit 114, and the conductor circuit 214 function as a first conductor circuit or a second conductor circuit.
  • the conductor circuit located on the inner side is defined as the first conductor circuit
  • the outer side is defined as the surface of the printed wiring board 10.
  • the conductor circuit located on the side close to (2) is defined as the second conductor circuit. That is, paying attention to the relationship between the conductor circuit 14 and the conductor circuit 114, the conductor circuit 14 is the first conductor circuit, and the conductor circuit 114 is the second conductor circuit.
  • the conductor circuit 114 is the first conductor circuit
  • the conductor circuit 214 is the second conductor circuit.
  • FIG. 2B shows a state in the vicinity of the via conductor 17 that connects the conductor circuit 14 (first conductor circuit) and the conductor circuit 114 (second conductor circuit).
  • the conductor circuit 14 on the insulating substrate 11 is made of a conductor such as a copper foil, an electroless copper plating film, and an electrolytic copper plating film. In FIG. 2B, these conductors are shown as a single-layer conductor circuit 14 without distinction.
  • the conductor circuit 14 is connected to the conductor circuit 114 via the via conductor 17.
  • the via conductor 17 fills the seed layer 32 formed in a portion in contact with the inner wall surface of the opening 16 formed in the interlayer resin insulating layer 111 (second insulating layer) and the other portion of the opening 16.
  • the electrolytic copper plating film 33 is formed.
  • the via conductor 17 has a so-called filled via structure.
  • the conductor circuit 114 (second conductor circuit) includes a seed layer 122 formed on the interlayer resin insulating layer 111 and an electrolytic copper plating film 123 on the seed layer 122.
  • the conductor circuit 114 (second conductor circuit) is connected to the conductor circuit 14 (first conductor circuit) via the via conductor 17.
  • the surface (exposed surface exposed by the opening 16) 14a of the conductor circuit 14 includes a first surface portion 14b that is in direct contact with the electrolytic copper plating film 33 that forms the via conductor, and a seed layer 32 that forms the via conductor. And a second surface portion 14c that is in direct contact with each other. That is, the plating film (electrolytic copper plating film 33) constituting the via conductor 17 and the conductor circuit 14 are directly connected by the first surface portion 14b.
  • a part of the electrolytic copper plating film 33 is in direct contact with the surface of the conductor circuit 14 without passing through the seed layer 32 constituting a part of the via conductor 17. That is, the electrolytic copper plating film that forms the via conductor 17 and the electrolytic copper plating film that forms the conductor circuit 14 are connected. Therefore, the electrical resistance between the conductor circuit 14 and the via conductor 17 is small, and the printed wiring board 10 of this embodiment is excellent in electrical characteristics.
  • the electrolytic copper plating film 33 constituting the via conductor 17 is directly formed on the exposed surface 14a of the conductor circuit 14, peeling between the conductor circuit 14 and the via conductor 17 is unlikely to occur. Therefore, the connection reliability between the conductor circuit and the via conductor is improved. Moreover, since the conductor circuit 14 and the via conductor 17 are connected by the electrolytic copper plating films, the connection strength between them is also excellent.
  • the seed layer 32 is formed on a portion in contact with the inner wall surface of the opening 16 formed in the interlayer resin insulating layer 111 (second insulating layer).
  • the seed layer 32 includes a TiN layer formed on the inner wall surface of the opening 16, a Ti layer formed on the TiN layer, and a Cu layer formed on the Ti layer.
  • the TiN layer forming the seed layer 32 prevents the copper ions contained in the electrolytic copper plating film 33 from diffusing into the interlayer resin insulating layer 111.
  • a preferable thickness of the seed layer is 100 to 200 nm in total of the thickness of each layer constituting the seed layer.
  • the thickness of the TiN layer is about 60 nm
  • the thickness of the Ti layer is about 20 nm
  • the thickness of the Cu layer is about 100 nm.
  • the seed layer 32 is also in contact with the second surface portion 14 c that is a part of the surface 14 a of the conductor circuit 14.
  • the seed layer 32 covers a portion 16 a (edge portion) where the opening 16 rises from the surface 14 a of the conductor circuit 14.
  • An electrolytic copper plating film 33 is filled on the seed layer 32. In this way, the seed layer 32 is sandwiched between the conductor circuit 14 and the electrolytic copper plating film 33, whereby the seed layer 32 adheres to the interlayer resin insulating layer 111. As a result, it is possible to prevent cracks from occurring in the interlayer resin insulating layer 111 starting from the edge portion 16a.
  • FIG. 2C shows a state in the vicinity of the via conductor 117 that connects the conductor circuit 114 (first conductor circuit) and the conductor circuit 214 (second conductor circuit).
  • the conductor circuit 114 on the interlayer resin insulation layer 111 includes a seed layer 122 and an electrolytic copper plating film 123 on the seed layer 122.
  • the conductor circuit 114 is connected to the conductor circuit 214 via the via conductor 117.
  • the via conductor 117 is filled in the seed layer 132 formed in the portion in contact with the inner wall surface of the opening 116 formed in the interlayer resin insulating layer 211 (second insulating layer) and the other portion of the opening 116.
  • the electrolytic copper plating film 133 is formed.
  • the via conductor 117 has a so-called filled via structure. 2C, when focusing on the part shown in FIG. 2B, the conductor circuit 114 functions as the first conductor circuit, and the interlayer resin insulating layer 111 functions as the first insulating layer, unlike when focusing on the part shown in FIG. 2B. To do.
  • the conductor circuit 214 (second conductor circuit) includes a seed layer 222 formed on the interlayer resin insulating layer 211 and an electrolytic copper plating film 223 on the seed layer 222.
  • the conductor circuit 214 (second conductor circuit) is connected to the conductor circuit 114 (first conductor circuit) via the via conductor 117.
  • the positional relationship among the first conductor circuit, the via conductor, and the second conductor circuit is the same as that shown in FIG. 2B, and the via conductor 117 is formed on the exposed surface 114a of the conductor circuit 114.
  • a part of the electrolytic plating film 133 to be in contact is in direct contact. That is, the electrolytic copper plating film that forms the via conductor 117 and the electrolytic copper plating film that forms the conductor circuit 114 are connected. Therefore, the electrical resistance between the conductor circuit 114 and the via conductor 117 is small, and the printed wiring board 10 of this embodiment is excellent in electrical characteristics.
  • the inner wall surface of the opening 116 is covered with a seed layer 132.
  • the TiN layer forming the seed layer 132 prevents the copper ions contained in the electrolytic copper plating film 133 from diffusing into the interlayer resin insulating layer 211.
  • 3A, 3B, 3C, 3D, 3E, 3F, 3G, and 4 are cross-sectional views schematically illustrating a part of the method of manufacturing the printed wiring board according to the first embodiment.
  • the insulating substrate is not particularly limited.
  • a substrate having glass fibers as a core material glass epoxy substrate or the like
  • a bismaleimide-triazine (BT) resin substrate a copper clad laminate, an RCC substrate, or a resin substrate, nitride
  • BT bismaleimide-triazine
  • a copper clad laminate copper clad laminate
  • RCC substrate copper clad laminate
  • RCC substrate resin substrate
  • nitride resin substrate
  • nitride examples thereof include a ceramic substrate such as an aluminum substrate, a silicon substrate, and the like.
  • FIG. 3A shows a substrate in which a copper foil 18 is laminated on an insulating substrate 11.
  • the conductor circuit is formed by, for example, performing an electroless copper plating process on the surface of the insulating substrate, subsequently forming a solid conductor layer made of copper by performing an electrolytic copper plating process, and then performing an etching process. Can be formed.
  • an electrolytic copper plating film By forming such an electrolytic copper plating film, the upper surface of the conductor circuit formed on the insulating substrate is constituted by the electrolytic copper plating film. Therefore, when the via conductor is formed through the electrolytic copper plating process in the subsequent step, the conductor circuit and the via conductor are connected to each other by the electrolytic copper plating film, and the electrical characteristics between the two are excellent. . Further, a through-hole conductor for connecting conductor circuits sandwiching the insulating substrate may be formed.
  • FIG. 3B, FIG. 3C, FIG. 3D, FIG. 3E, and FIG. 3F schematically show an example of a process of forming a through-hole conductor and a conductor circuit.
  • a through hole 29 is formed in the substrate using a drill or the like.
  • an electroless copper plating treatment and an electrolytic copper plating treatment are performed on the copper foil 18 and the inner wall surface of the through-hole 29, and the electroless copper plating film and the electroless copper plating film are formed.
  • a conductor layer including a through-hole conductor 19 made of an electrolytic copper plating film is formed.
  • FIG. 3C A conductor layer including a through-hole conductor 19 made of an electrolytic copper plating film is formed.
  • a resin filler 20 is filled into the through-hole conductor 19.
  • electroless copper plating and electrolytic copper plating are performed on the substrate surface and the surface of the resin filler 20 to form the conductor layer 21.
  • an etching process is performed to form a conductor circuit 14 at a predetermined portion.
  • the conductor circuit 14 composed of a copper foil, an electroless copper plating film, and an electrolytic copper plating film is collectively shown as one layer.
  • the surface of the conductor circuit may be roughened by etching or the like, if necessary.
  • an interlayer resin insulation layer 111 is formed on the insulating substrate 11 on which the conductor circuit 14 is formed.
  • the interlayer resin insulation layer is formed using a thermosetting resin, a photosensitive resin, a resin in which a photosensitive group is added to a part of the thermosetting resin, or a resin composite including these and a thermoplastic resin. do it. Specifically, first, an uncured resin is applied by a roll coater, a curtain coater, or the like, or a resin film is formed by thermocompression bonding. Thereafter, if necessary, curing treatment is performed, and the opening is formed by laser processing or exposure development processing, thereby forming an interlayer resin insulating layer having the opening.
  • the interlayer resin insulating layer made of the thermoplastic resin may be formed by thermocompression bonding a resin molded body formed into a film shape. Moreover, it is desirable that the material of these interlayer resin insulation layers contains an inorganic filler having an average particle size of 1.0 ⁇ m or less. Further, as shown in FIG. 4, an opening 16 reaching the surface 14 a of the conductor circuit 14 is formed in the interlayer resin insulating layer 111.
  • a seed layer is formed on the surface of the interlayer resin insulation layer (including the wall surface of the opening) by sputtering, a part of the seed layer is removed, and electrolytic copper plating is further performed to form a via conductor. Form. This process will be described in detail with reference to an enlarged sectional view.
  • FIG. 5A, FIG. 5B, FIG. 5C, FIG. 5D, FIG. 5E, FIG. 5F and FIG. 5G are partial enlarged cross-sectional views schematically showing a part of the method for manufacturing a printed wiring board according to the first embodiment.
  • a substrate is prepared in which an opening 16 is formed in the interlayer resin insulating layer 111 and the surface 14 a of the conductor circuit 14 is exposed from the opening 16.
  • a sputtering process is performed on the substrate in the order of the TiN layer, the Ti layer, and the Cu layer to form a seed layer 32 as shown in FIG. 5B.
  • the formation of the TiN layer by sputtering can be performed by using a sputtering apparatus using Ti as a target and setting the atmospheric gas to nitrogen.
  • the Ti layer can be formed by using a sputtering apparatus that similarly uses Ti as a target and using argon as the atmospheric gas.
  • the formation of the TiN layer and the formation of the Ti layer can be performed using the same target using one apparatus by switching the atmospheric gas.
  • the formation of the Cu layer by sputtering can be performed by changing the target to Cu and using the atmospheric gas as argon.
  • a seed layer composed of a TiN layer, a Ti layer, and a Cu layer is collectively shown as a single seed layer 32.
  • a resist mask 150 is formed in the other part so that only a part of the seed layer 32 located on the surface 14a of the conductor circuit 14 remains exposed.
  • the kind of resist mask is not specifically limited, A commercially available liquid resist is mentioned.
  • the exposed portion of the seed layer 32 is removed by etching, so that the surface 14a of the conductor circuit 14 is exposed.
  • the Cu layer is etched using an etching solution containing sulfuric acid and hydrogen peroxide solution, and then the Ti layer and TiN layer are formed using an etching solution containing potassium hydroxide and hydrogen peroxide solution.
  • RIE Reactive Ion Etching
  • the resist mask 150 is removed.
  • a plating resist 160 is formed at a predetermined position on the interlayer resin insulation layer 111 as shown in FIG. 5F.
  • the plating resist is formed in a portion where the conductor circuit and the via conductor are not formed.
  • the method for forming the plating resist is not particularly limited.
  • the plating resist can be formed by applying a photosensitive dry film and then performing an exposure development process.
  • electrolytic copper plating is performed on the portion of the seed layer 32 where the plating resist 160 is not formed and on the exposed surface 14 a of the conductor circuit 14.
  • the electrolytic copper plating film 33 is filled into the opening 16 by this electrolytic copper plating. Since the seed layer 32 does not exist on the exposed surface 14 a of the conductor circuit 14, the surface 14 a of the conductor circuit 14 and the electrolytic copper plating film 33 are directly connected without passing through the seed layer 32.
  • the electrolytic copper plating may be performed by a conventionally known method.
  • the thickness of the electrolytic copper plating film is desirably 5 to 20 ⁇ m.
  • the seed layer 32 and the exposed surface 14a of the conductor circuit 14 function as a seed layer in electrolytic copper plating.
  • the plating resist 160 on the interlayer resin insulation layer 111 is peeled off.
  • the plating resist may be peeled off using, for example, an alkaline aqueous solution containing amine.
  • the seed layer exposed by peeling the plating resist is removed using an etching solution.
  • Via conductors 17 are formed in the openings 16 by the above process. Then, a conductor circuit 114 integrated with the via conductor 17 is formed at the same time. The conductor circuit 114 (second conductor circuit) and the conductor circuit 14 (first conductor circuit) are connected via the via conductor 17.
  • FIG. 6A schematically shows a substrate after the steps (1) to (3) up to the step of forming the via conductor 17 and the conductor circuit 114 are performed.
  • a step of forming an interlayer resin insulation layer, a step of forming an opening in the interlayer resin insulation layer, and a step of forming a via conductor and a conductor circuit are performed on this substrate in the same manner as the above steps (2) and (3).
  • the upper interlayer resin insulation layer 211, the via conductor 117, and the conductor circuit 214 can be formed.
  • FIG. 7A, 7B, and 7C are cross-sectional views schematically showing a part of the method for manufacturing the printed wiring board according to the first embodiment.
  • a solder resist composition is applied to the interlayer resin insulating layer 211 including the uppermost conductive circuit 214 by a roll coater method or the like, and an opening process is performed by laser processing, exposure, development processing, or the like.
  • the solder resist layer 311 is formed by performing a curing process or the like.
  • FIG. 7B an opening 328 is formed in the solder resist layer 311.
  • FIG. 7C the solder pad 326 and the solder bump 327 are formed in the opening 328, thereby completing the production of the printed wiring board 10.
  • the plating film forming the via conductor and the first conductor circuit are in direct contact with each other at least partially. Since there is no dissimilar metal as a seed layer between the two, the electrical resistance between the via conductor and the first conductor circuit is small, and the electrical characteristics are excellent.
  • the seed layer containing TiN is provided on the inner wall surface of the opening of the second insulating layer, which is the location where the insulating layer and the via conductor are in contact with each other, The diffusion of the constituent copper ions is prevented.
  • the printed wiring board according to the present embodiment has a so-called filled via structure in which the plating film is filled in the opening, the connection reliability between the first conductor circuit and the second conductor circuit through the filled via is improved.
  • the seed layer covers the portion where the opening rises from the surface of the conductor circuit (edge portion).
  • the seed layer adheres to the insulating layer. As a result, cracks are prevented from occurring in the interlayer resin insulation layer starting from the edge portion.
  • the seed layer is formed on the TiN layer formed on the inner wall surface of the opening, the Ti layer formed on the TiN layer, and the Ti layer. Cu layer.
  • the TiN layer has a barrier function that prevents diffusion of metal ions. Further, when the Cu layer is present on the surface of the seed layer, it is suitable for forming an electrolytic copper plating film in the opening. Moreover, the adhesiveness between a TiN layer and a Cu layer can be improved by providing a Ti layer between a TiN layer and a Cu layer.
  • a printed wiring board having a structure in which the plating film and the first conductor circuit are in direct contact with each other at least partially can be manufactured.
  • the manufactured printed wiring board does not have the metal which is a seed layer between a plating film and a 1st conductor circuit, it becomes a printed wiring board with a low electrical resistance between a plating film and a 1st conductor circuit. .
  • the seed layer is formed by sputtering.
  • a thin film can be formed without roughening the insulating layer, so that variations in the thickness of the thin film can be reduced. And since a thin film can be etched without leaving an unnecessary thin film by etching, a short circuit is prevented.
  • the interlayer resin insulating layer contains an inorganic filler having an average particle size of 1.0 ⁇ m or less.
  • the inorganic filler is prevented from excessively protruding and remaining on the inner wall surface of the opening after the desmear treatment. If the inorganic filler protrudes excessively, it becomes difficult to form a film in a portion that is behind the protruding inorganic filler when the seed layer is formed in the opening by sputtering.
  • the seed layer can be formed by following the opening uniformly.
  • the seed layer When the seed layer is uniformly followed by the opening, it is possible to improve the fillability of the plating when forming the via conductor. Furthermore, since the seed layer is formed over the entire side surface of the via conductor, the diffusion of copper ions into the interlayer resin insulating layer can be effectively suppressed.
  • Example 1 Although an Example is hung up below and 1st embodiment is described in more detail, embodiment of this invention is not limited only to these Examples.
  • Example 1
  • resin filler 100 parts by weight of bisphenol F type epoxy monomer (manufactured by Yuka Shell Co., Ltd., molecular weight: 310, YL983U), the average particle diameter of 1.6 ⁇ m with the surface coated with a silane coupling agent, the diameter of the largest particle In a container, 170 parts by weight of SiO 2 spherical particles (manufactured by Adtech Co., CRS1101-CE) and 1.5 parts by weight of a leveling agent (Senopco Co., Perenol S4) having a viscosity of 23 ⁇ A resin filler of 45 to 49 Pa ⁇ s was prepared at 1 ° C. As a curing agent, 6.5 parts by weight of an imidazole curing agent (manufactured by Shikoku Kasei Co., Ltd., 2E4MZ-CN) was used.
  • an imidazole curing agent manufactured by Shikoku Kasei Co., Ltd., 2E4MZ-CN
  • an electroless copper plating treatment and an electrolytic copper plating treatment are performed on the copper foil and the inner wall surface of the through hole, and a through hole comprising an electroless copper plating film and an electrolytic copper plating film on the electroless copper plating film A conductor layer including a conductor was formed.
  • the substrate on which the through-hole conductor is formed is washed with water and dried, and then an aqueous solution containing NaOH (10 g / l), NaClO 2 (40 g / l), and Na 3 PO 4 (6 g / l) is blackened.
  • the surface of the through-hole conductor is roughened by performing a blackening treatment using an oxidizing bath (oxidizing bath) and a reducing treatment using an aqueous solution containing NaOH (10 g / l) and NaBH 4 (6 g / l). It was.
  • the resin filler described in A above was filled into the through-hole conductor by the following method. That is, first, a resin filler was pushed into the through-hole conductor using a squeegee, and then dried at 100 ° C. for 20 minutes. Subsequently, one side of the substrate was polished by belt sander polishing using # 600 belt polishing paper (manufactured by Sankyo Rikagaku Co., Ltd.) so that no resin filler remained on the electrolytic copper plating film, and then the belt sander Buffing was performed to remove scratches caused by polishing. Such a series of polishing was similarly performed on the other surface of the substrate. Subsequently, heat treatment was performed at 100 ° C. for 1 hour, 120 ° C. for 3 hours, 150 ° C. for 1 hour, and 180 ° C. for 7 hours to form a resin filler layer.
  • the substrate is washed with water, acid degreased, soft-etched, and then the entire surface of the conductor circuit is etched by spraying an etching solution onto both surfaces of the substrate to etch the surface of the conductor circuit. Roughened surface.
  • an etching solution an etching solution containing 10 parts by weight of imidazole copper (II) complex, 7 parts by weight of glycolic acid, and 5 parts by weight of potassium chloride (MEC Etch Bond, manufactured by MEC) was used.
  • an interlayer resin insulation layer forming film (ABF manufactured by Ajinomoto Co., Inc.) containing silica particles having an average particle diameter of 1.0 ⁇ m as an inorganic filler is formed on the insulating substrate and the conductor circuit.
  • a resin insulating layer was formed. That is, a resin film for an interlayer resin insulation layer was laminated on a substrate under conditions of a degree of vacuum of 65 Pa, a pressure of 0.4 MPa, a temperature of 80 ° C., and a time of 60 seconds, and then thermally cured at 170 ° C. for 30 minutes.
  • a step of forming a via conductor in the opening was performed.
  • Sputtering was performed using Ti as the target and nitrogen as the atmospheric gas, to form a TiN layer.
  • sputtering was further performed using an atmospheric gas as argon to form a Ti layer.
  • the target was changed to Cu, and a Cu layer was formed using the atmosphere gas as argon.
  • the resist mask was peeled off using a commercially available etching solution. Further, a commercially available photosensitive dry film was attached, exposed, and developed to provide a plating resist having a thickness of 25 ⁇ m at a position where no conductor circuit and via conductor were formed.
  • the substrate provided with the plating resist is washed and degreased with water at 50 ° C., washed with water at 25 ° C. and further washed with sulfuric acid, and then subjected to electrolytic plating under the following conditions to open the openings.
  • the portion was filled with a plating film and a conductor circuit was formed on the interlayer resin insulation layer.
  • Electrolytic copper plating solution Sulfuric acid 150g / L Copper sulfate 150g / L Chloride ion 8mg / L Additive 4ml / L (Okuno Pharmaceutical Co., Ltd., Top Lucina NSV-1) 0.5ml / L (Okuno Pharmaceutical Co., Ltd., Top Lucina NSV-2) 1ml / L (Okuno Pharmaceutical Co., Ltd., Top Lucina NSV-3) [Electrolytic plating conditions] Current density 1A / dm 2 Time 90 minutes Temperature 23 ° C A part of the plating film formed in the opening was in direct contact with the surface of the underlying conductor circuit.
  • the plating resist was peeled off. Further, the seed layer exposed by peeling the plating resist was removed using an etching solution containing sulfuric acid and hydrogen peroxide solution, and an etching solution containing potassium hydroxide and hydrogen peroxide solution. Via conductors and conductor circuits were formed by the above process.
  • solder resist composition is applied to the outermost interlayer resin insulation layer and the conductor circuit in a thickness of 30 ⁇ m, and dried under conditions of 70 ° C. for 20 minutes and 70 ° C. for 30 minutes. And a layer of a solder resist composition was formed.
  • a photomask having a thickness of 5 mm on which a pattern of openings for forming solder bumps is drawn is brought into close contact with the layer of the solder resist composition, exposed to 1000 mJ / cm 2 of ultraviolet light, and developed with a DMTG solution. Then, openings for forming solder bumps were formed. Furthermore, the solder resist composition layer is cured by heating at 80 ° C. for 1 hour, 100 ° C. for 1 hour, 120 ° C. for 1 hour, and 150 ° C. for 3 hours, respectively. A solder resist layer having a thickness of 20 ⁇ m was formed.
  • an electroless gold plating solution containing sodium hypophosphite (1.7 ⁇ 10 ⁇ 1 mol / l) at 80 ° C. for 7.5 minutes to form a thickness of 0 on the nickel plating layer.
  • a 0.03 ⁇ m gold plating layer was formed and used as a solder pad.
  • solder paste was printed on the solder bump forming opening formed in the solder resist layer and reflowed at 200 ° C. to form solder bumps, thereby completing a printed wiring board.
  • FIG. 8A and 8B are cross-sectional views schematically showing a method for estimating the resistance value of the via conductor.
  • FIG. 8A schematically shows an example of a via conductor in which the entire bottom portion of the via conductor is a seed layer
  • FIG. 8B schematically shows an example of a via conductor having no seed layer.
  • the via conductor 17a shown in FIG. 8A has a cylindrical shape with a diameter of 60 ⁇ m.
  • a seed layer 32 is provided on the entire bottom surface of the via conductor 17a.
  • the seed layer 32 includes a TiN layer 32a having a thickness of 60 nm, a Ti layer 32b having a thickness of 20 nm, and a Cu layer 32c having a thickness of 100 nm in order from the bottom. .
  • An electrolytic copper plating film 33 having a thickness of 10 ⁇ m is provided on the seed layer 32.
  • the via conductor 17b shown in FIG. 8B has the same shape as the via conductor 17a, and is entirely composed of the electrolytic copper plating film 33, and the thickness of the electrolytic copper plating film is 10.18 ⁇ m.
  • the resistance values in the vertical direction (from the top surface to the bottom surface of the cylinder) of the via conductors 17a and 17b were estimated by the following procedure.
  • the specific resistance of the electrolytic copper plating film 33 was 1.68 ⁇ / cm
  • the specific resistance of the Cu layer 32 was 10 ⁇ / cm
  • the specific resistance of the Ti layer 32 b was 150 ⁇ / cm
  • the specific resistance of the TiN layer 32 a was 300 ⁇ / cm.
  • These specific resistances were obtained by preparing a solid film of the same material as each layer and actually measuring the resistance value. Then, the resistance value of each layer of the via conductor 17a was calculated from the via diameter and the thickness of each layer. It was.
  • the resistance value of the entire via conductor 17a was 137 ⁇ .
  • the resistance value of the via conductor 17b was 61 ⁇ for the electrolytic copper plating film 33, which was the resistance value of the entire via conductor 17b. That is, in the via conductor 17a in which the seed layer 32 exists, the resistance value is about 2.3 times that of the via conductor 17b in which the seed layer 32 does not exist, and the resistance value is estimated to be very large. It was done.
  • the plating film forming the via conductor and the first conductor circuit are in direct contact with each other at least partially, the electrical resistance between the plating film and the first conductor circuit is small, It is estimated that the electrical characteristics are excellent.
  • FIG. 9 is a cross-sectional view schematically showing a printed wiring board according to the second embodiment.
  • a metal layer containing Sn is formed on the surface of the conductor circuit 14, and a film made of a silane coupling agent is further formed on the metal layer (hereinafter referred to as such).
  • the metal layer and the coating on the metal layer are also referred to as a conductor circuit coating layer.
  • a conductor circuit coating layer 15 is shown as a conductor circuit coating layer 15).
  • a conductor circuit covering layer 115 is also formed on the surface of the conductor circuit 114. Note that the conductor circuit coating layer is not formed on the surface of the conductor circuit 14 and the surface of the conductor circuit 114 where the via conductor 17 or the via conductor 117 is in contact.
  • FIG. 9 shows an embodiment in which a conductor circuit coating layer is formed on both the surface of the conductor circuit 14 and the surface of the conductor circuit 114, the conductor circuit coating layer is provided on the surface of all conductor circuits.
  • the conductor circuit coating layer may be provided only on either the surface of the conductor circuit 14 or the surface of the conductor circuit 114.
  • the printed wiring board of the second embodiment having the above-described configuration can be manufactured by the following method in the method for manufacturing a printed wiring board of the first embodiment. That is, a metal layer containing Sn is formed on the entire exposed surface (upper surface and side surface) of the conductor circuit on the substrate (see FIG. 3F) on which the conductor circuit is formed in the printed wiring board manufacturing method of the first embodiment.
  • Examples of the method for forming the metal layer containing Sn include a displacement tin plating method, an electroless tin plating method, an electrolytic tin plating method, and a molten tin dipping method.
  • a film made of a silane coupling agent is formed on the metal layer to form a conductor circuit coating layer.
  • the coating may be formed by spraying a solution containing a silane coupling agent on the surface of the conductor circuit and then performing a drying treatment.
  • an interlayer resin insulation layer is formed, and an opening is formed in the interlayer resin insulation layer. Then, the portion of the conductor circuit covering layer exposed from the opening is removed.
  • the method for removing the metal layer include a method using a permanganic acid aqueous solution. By using the permanganic acid aqueous solution, the metal layer containing Sn can be reliably removed.
  • the opening is formed in the interlayer resin insulation layer by laser processing, exposure development processing, etc. and / or when the metal layer is removed by a method using a permanganate aqueous solution, etc., the metal removed in this step The coating on the layer will also be removed.
  • the printed wiring board can be manufactured by performing the processes after (3) in the manufacturing method of the printed wiring board of the first embodiment.
  • a metal layer containing Sn is further formed on the surface of the conductor circuit in contact with the insulating layer, and the coating made of a coupling agent is formed on the metal layer. Is further formed. With such a configuration, the adhesion between the conductor circuit and the insulating layer thereon can be improved.
  • the via conductor may have a stacked via structure.
  • FIG. 10 is a cross-sectional view schematically showing an example of another embodiment of the printed wiring board of the present invention.
  • a printed wiring board 410 shown in FIG. 10 has a so-called stacked via structure in which a via conductor 117 is formed immediately above the via conductor 17.
  • a via hole of such a stacked via structure since the signal transmission time is shortened, it is easy to cope with the high speed of the printed wiring board, and the degree of freedom in designing the conductor circuit is improved. It is easy to cope with higher density of printed wiring boards.
  • the seed layer is composed of three layers, a TiN layer, a Ti layer, and a Cu layer.
  • the configuration of the seed layer is not limited to the above configuration, and metal ions such as copper ions are insulated. It is only necessary to have at least one layer having a so-called barrier property that prevents diffusion into the layer. Examples of the layer having a barrier property include nitrides or carbides of Ti, Zr, Hf, V, Nb, Ta, or Si.
  • TiC, TiN, ZrC, ZrN , HfC, HfN, VC, VN, NbC, NbN, TaC, Ta 4 N 5, Ta 5 N 6, TaN, Ta 2 N, SiC, Si 3 N 4 is Can be mentioned.
  • the seed layer may have only one kind of the layer having these barrier properties, or may have a plurality of kinds.
  • the seed layer may have a layer other than the layer having the barrier property.
  • thermosetting resin examples include an epoxy resin, a phenol resin, a polyimide resin, a polyester resin, a bismaleimide resin, a polyolefin resin, and a polyphenylene ether resin. , Polyphenylene resin, fluorine resin and the like.
  • photosensitive resin examples include acrylic resins. Further, the interlayer resin insulating layer may not contain an inorganic filler.
  • a laser used for the said laser process As a laser used for the said laser process, a carbon dioxide laser, an ultraviolet laser, an excimer laser etc. are mentioned, for example. In addition, after forming an opening part, you may perform a desmear process as needed.
  • the number of interlayer resin insulation layers and conductor circuits in the printed wiring board is not limited to the number of layers as shown in the first embodiment, and may be a multilayer. Moreover, a single-sided board may be used instead of a double-sided board. In the printed wiring board manufacturing method according to the first embodiment, the total number of interlayer resin insulating layers on both sides of the insulating substrate is the same, but the total number may be different on both sides of the insulating substrate.
  • Insulating substrate (first insulating layer) 111, 211 Interlayer resin insulation layer (first insulation layer or second insulation layer) 14, 114, 214 Conductor circuit (first conductor circuit or second conductor circuit) 14b First surface portion 14c Second surface portion 15, 115 Conductor circuit coating layers 16, 116 Opening portion 17, 117 Via conductor 32, 132 Seed layer 32a TiN layer 32b Ti layer 32c Cu layer 33, 133 Plating film (electrolytic copper plating) film) 150 Resist mask 300 Inorganic filler

Landscapes

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  • Production Of Multi-Layered Print Wiring Board (AREA)
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Abstract

本発明は、電気抵抗のより低いプリント配線板を提供することを目的とするものであり、本発明のプリント配線板は、第１絶縁層と、上記第１絶縁層上に形成されている第１導体回路と、上記第１絶縁層と上記第１導体回路との上に形成されていて、上記第１導体回路に到達する開口部を有する第２絶縁層と、上記第２絶縁層上に形成されている第２導体回路と、上記開口部内に形成されていて、上記第１導体回路と上記第２導体回路とを接続するビア導体とからなるプリント配線板であって、上記ビア導体は、少なくとも上記開口部の内壁面に形成されていて、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ又はＳｉの窒化物又は炭化物のうちの少なくとも１種を含むシード層と、上記開口部内に形成されためっき膜と、を有しており、上記めっき膜と上記第１導体回路とが少なくとも一部で直接接していることを特徴とする。

Description

プリント配線板、及び、プリント配線板の製造方法
本発明は、プリント配線板、及び、プリント配線板の製造方法に関する。
プリント配線板としては、コアと呼ばれる樹脂基板の上に、導体回路と層間樹脂絶縁層とが交互に積層された多層プリント配線板が提案されている。そして、多層プリント配線板の層間樹脂絶縁層を介した導体回路間は、ビア導体により接続されている。
特許文献１には、絶縁体上に窒化チタン（ＴｉＮ）薄膜が形成され、窒化チタン薄膜を下地として電極あるいは配線が形成されたビルドアップ配線基板が開示されている。
特開２００１－１６８５３５号公報
図１は、窒化チタン薄膜を下地として電極あるいは配線が形成されたビルドアップ配線基板を模式的に示す断面図である。
図１に示すビルドアップ配線基板５１０では、ベース基板５１１及びビルドアップ樹脂層５１２の上に配線５１４が形成されており、配線５１４間がビア５１７で接続されている。
配線５１４及びビア５１７は、窒化チタン薄膜５２３及び窒化チタン薄膜５２３の上に形成された銅膜５２２とからなる。
特許文献１においては窒化チタン薄膜は絶縁体との密着性を改善し、銅膜が基板へ拡散することを防止するために設けられており、シード層として機能する。
しかしながら、図１に示すビルドアップ配線基板のように、配線５１４及びビア５１７が、窒化チタン薄膜５２３及び銅膜５２２からなる構成であると、下層の配線５１４と上層の配線５１４の間を電気信号が通過する経路には必ず窒化チタン薄膜５２３が存在する。
そのため、下層の配線５１４と上層の配線５１４の間の電気抵抗が高くなってしまうことがある。
近年、配線の高密度化が進み、ビアの径が小さくなるにつれて、このような電気抵抗の増大が無視できなくなっており、電気抵抗のより低いプリント配線板が求められている。
本発明者らは鋭意検討を行い、ビア導体を形成する部位である開口部の内壁面にシード層を設け、さらに開口部内にめっき膜を設けるとともに、上記めっき膜と下層の導体回路とが少なくとも一部で直接接触する構成を有するプリント配線板を作製した。そして、上記構成とすることにより電気抵抗の低いプリント配線板とすることができることを見出し、本発明のプリント配線板及びその製造方法を完成した。
即ち、請求項１に記載のプリント配線板は、
第１絶縁層と、
上記第１絶縁層上に形成されている第１導体回路と、
上記第１絶縁層と上記第１導体回路との上に形成されていて、上記第１導体回路に到達する開口部を有する第２絶縁層と、
上記第２絶縁層上に形成されている第２導体回路と、
上記開口部内に形成されていて、上記第１導体回路と上記第２導体回路とを接続するビア導体とからなるプリント配線板であって、
上記ビア導体は、
少なくとも上記開口部の内壁面に形成されていて、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ又はＳｉの窒化物又は炭化物のうちの少なくとも１種を含むシード層と、
上記開口部内に形成されためっき膜と、を有しており、
上記めっき膜と上記第１導体回路とが少なくとも一部で直接接していることを特徴とする。
請求項１に記載のプリント配線板では、ビア導体を形成するめっき膜と第１導体回路とが少なくとも一部で直接接している。両者の間にはシード層である金属が存在しないため、ビア導体と第１導体回路の間の電気抵抗が小さく、電気特性に優れる。
また、開口部の内壁面にはＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ又はＳｉの窒化物又は炭化物のうちの少なくとも１種からなるシード層が形成されている。上記シード層となる化合物は、銅イオン等の金属イオンが第２絶縁層に拡散することを防止する、いわゆるバリア性を有する。本発明のプリント配線板においては、絶縁層とビア導体が接する箇所にシード層が設けられているため、めっき膜を構成する金属イオンの拡散が防止される。
請求項２に記載のプリント配線板では、上記めっき膜は銅からなる。
めっき膜が銅からなると、その抵抗値が低いために電気特性が特に優れたプリント配線板とすることができる。また、開口部の内壁面にシード層が設けられているため、銅イオンが第２絶縁層中に拡散することは防止される。
請求項３に記載のプリント配線板では、上記めっき膜は上記開口部に充填されている。
めっき膜が開口部に充填された構成は、いわゆるフィルドビア構造であり、フィルドビア構造を有するとフィルドビアを介した第１導体回路と第２導体回路の接続信頼性が向上する。
また、フィルドビアの直上にフィルドビアを設けた、いわゆるスタックビア構造とすることもできるため、信号の伝送経路を短くすることができる。
請求項４に記載のプリント配線板では、上記第１導体回路は、上記めっき膜と直接接する第１表面部と、上記シード層と直接接する第２表面部と、を有する。
このような構成であると、開口部が第１導体回路の表面から立ち上がる部分（以下、エッジ部ともいう）をシード層が覆った状態となる。そして、ビア導体を形成するめっき膜と第１導体回路とによりシード層が挟まれることにより、シード層が絶縁層に密着する。その結果、エッジ部近傍を起点として絶縁層にクラックが進展することを防止することができる。
請求項５に記載のプリント配線板では、上記シード層は、スパッタリングにより形成されている。
シード層がスパッタリングにより形成されていると、絶縁層を粗化することなく薄膜を形成することができるため、薄膜の厚みのばらつきを小さくすることができる。
請求項６に記載のプリント配線板では、上記シード層は、上記開口部の内壁面上に形成されているＴｉＮ層と、上記ＴｉＮ層上に形成されているＴｉ層と、上記Ｔｉ層上に形成されているＣｕ層とからなる。
ＴｉＮ層は金属イオンの拡散を防止するバリア機能を有する。また、Ｃｕ層がシード層の表面に存在していると開口部に電解銅めっき膜を形成することに適している。また、ＴｉＮ層とＣｕ層の間にＴｉ層を設けることによってＴｉＮ層とＣｕ層の間の密着性を高めることができる。
請求項７に記載のプリント配線板において、上記第２絶縁層は、平均粒径１．０μｍ以下の無機フィラーを含む。
第２絶縁層が無機フィラーを含むと、熱膨張率を低くすることができるため、熱ストレスによる絶縁層の膨脹、収縮が生じにくくなる。
また、無機フィラーの平均粒径が１．０μｍ以下であると、ビア導体用の開口を形成してデスミア処理をした後に無機フィラーが開口部の内壁面から露出したとしても、無機フィラーの露出した部分がシード層を形成する際の障害となることがほとんどない。そのため、開口部の内壁面に均一にシード層を形成することが可能となる。
請求項８に記載のプリント配線板において、上記シード層の厚さは、１００～２００ｎｍである。
シード層の厚さが１００～２００ｎｍであると、銅イオンの拡散を抑制する作用をより発揮することができ、且つクイックエッチング時間を短縮することが可能となる。
請求項９に記載のプリント配線板においては、上記第１導体回路の表面のうち上記第２絶縁層に接する箇所にはＳｎを含む金属層がさらに形成されており、上記金属層上にはカップリング剤からなる被膜がさらに形成されている。
第１導体回路の表面にＳｎを含む金属層を形成するとともに、この金属層上にカップリング剤からなる被膜を形成することによって、第１導体回路と第２絶縁層との密着性を向上させることができる。
請求項１０に記載のプリント配線板においては、上記第２絶縁層と上記第２導体回路の上に形成された樹脂層をさらに有しており、上記第２導体回路の表面のうち上記樹脂層に接する箇所にはＳｎを含む金属層がさらに形成され、上記金属層上にはカップリング剤からなる被膜がさらに形成されている。
このような構成であると、第２導体回路とその上の樹脂層との密着性を向上させることができる。
請求項１１に記載のプリント配線板の製造方法は、
第１絶縁層を形成する工程と、
上記第１絶縁層上に第１導体回路を形成する工程と、
上記第１絶縁層上及び上記第１導体回路上に第２絶縁層を形成する工程と、
上記第２絶縁層の内部に、上記第１導体回路に到達する開口部を形成する工程と、
上記開口部の内壁面及び上記開口部から露出した上記第１導体回路の表面に、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ又はＳｉの窒化物又は炭化物のうちの少なくとも１種を含むシード層を形成する工程と、
上記第１導体回路の表面に形成された上記シード層の少なくとも一部を除去し、上記第１導体回路の表面を露出させる工程と、
上記シード層の上及び露出させた上記第１導体回路の表面にめっきを行い、上記開口部内に、上記第１の導体回路と少なくとも一部で直接接しているめっき膜を形成する工程と、を有することを特徴とする。
請求項１１に記載のプリント配線板の製造方法では、第１導体回路の表面に形成されたシード層の少なくとも一部を除去し、第１導体回路の表面を露出させる。そして露出させた第１導体回路の表面にめっきを行って、第１導体回路と少なくとも一部で直接接しているめっき膜を形成する。
このようにすることによって、ビア導体を形成するめっき膜と第１導体回路が少なくとも一部で直接接した構造を有するプリント配線板を製造することができる。このため、ビア導体と第１導体回路の間において電気抵抗の低いプリント配線板を得ることが可能となる。
請求項１２に記載のプリント配線板の製造方法においては、上記シード層の少なくとも一部が露出するようにレジストマスクを形成し、露出させたシード層を除去する。
シード層の一部が露出するようにレジストマスクを形成することで、露出させたシード層をエッチング等の手法によって除去することができる。
請求項１３に記載のプリント配線板の製造方法においては、上記シード層をスパッタリングにより形成する。
シード層をスパッタリングにより形成する場合には、絶縁層を粗化することなく薄膜を形成することができるため、薄膜の厚みのばらつきを小さくすることができる。
請求項１４に記載のプリント配線板の製造方法においては、上記開口部の内壁面上に、ＴｉＮ層と、上記ＴｉＮ層上に形成されているＴｉ層と、上記Ｔｉ層上に形成されているＣｕ層とからなるシード層を形成する。
請求項１４に記載の方法によると、バリア機能を有するＴｉＮ層を第２絶縁層に接する部位に設け、かつ、シード層の上にめっき膜を形成することに適したＣｕ層をシード層の表面に設けることができる。そして、ＴｉＮ層とＣｕ層の間にＴｉ層を設けることによってＴｉＮ層とＣｕ層の間の密着性を高めることができる。
図１は、窒化チタン薄膜を下地として電極あるいは配線が形成されたビルドアップ配線基板を模式的に示す断面図である。 図２Ａは、第一実施形態に係るプリント配線板を模式的に示す断面図であり、図２Ｂは、図２Ａに示したプリント配線板の領域ａを示す部分拡大断面図である。図２Ｃは、図２Ａに示したプリント配線板の領域ｂを示す部分拡大断面図である。 図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、図３Ｅ、図３Ｆ及び図３Ｇは、第一実施形態に係るプリント配線板の製造方法の一部を模式的に示す断面図である。 図４は、第一実施形態に係るプリント配線板の製造方法の一部を模式的に示す断面図である。 図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、図５Ｅ、図５Ｆ及び図５Ｇは、第一実施形態に係るプリント配線板の製造方法の一部を模式的に示す部分拡大断面図である。 図６Ａ及び図６Ｂは、第一実施形態に係るプリント配線板の製造方法の一部を模式的に示す断面図である。 図７Ａ、図７Ｂ及び図７Ｃは、第一実施形態に係るプリント配線板の製造方法の一部を模式的に示す断面図である。 図８Ａ及び図８Ｂは、ビア導体の抵抗値を推定する方法を模式的に示した断面図である。 図９は、第二実施形態に係るプリント配線板を模式的に示す断面図である。 図１０は、本発明のプリント配線板の別の実施形態の一例を模式的に示す断面図である。
以下、本発明の実施形態を説明する。
（第一実施形態）
ここでは、第一実施形態に係るプリント配線板及びその製造方法を説明する。
図２Ａは、第一実施形態に係るプリント配線板を模式的に示す断面図であり、図２Ｂは、図２Ａに示したプリント配線板の領域ａを示す部分拡大断面図である。図２Ｃは、図２Ａに示したプリント配線板の領域ｂを示す部分拡大断面図である。
図２Ａに示すプリント配線板１０は、絶縁性基板１１と、絶縁性基板１１上に形成されていて層間樹脂絶縁層（１１１、２１１）と導体回路（１４、１１４、２１４）とが交互に形成されてなるビルドアップ層とを有している。
絶縁性基板１１の両面には、導体回路１４と層間樹脂絶縁層１１１とが形成されている。絶縁性基板１１の両面に形成された導体回路１４間は、絶縁性基板１１の内部に形成されたスルーホール導体１９により電気的に接続されている。
導体回路１４と導体回路１１４とは、層間樹脂絶縁層１１１の内部に形成されているビア導体１７を介して電気的に接続されている。導体回路１１４と導体回路２１４とは、層間樹脂絶縁層２１１の内部に形成されているビア導体１１７を介して電気的に接続されている。
また、スルーホール導体１９の内部には樹脂充填材２０が充填されている。そして、樹脂充填材２０を覆う導体回路１４が形成されている。
ビルドアップ層の最外層には、ソルダーレジスト層３１１が形成されている。
最外層の導体回路２１４上には、半田パッド３２６を介して半田バンプ３２７が形成されている。
また、層間樹脂絶縁層１１１及び層間樹脂絶縁層２１１には、平均粒径１．０μｍ以下の無機フィラー３００が含まれている。
上記無機フィラーとしては、特に限定されるものではないが、例えば、アルミニウム化合物、カルシウム化合物、カリウム化合物、マグネシウム化合物、ケイ素化合物等が挙げられる。これらの化合物は、単独で用いてもよく、２種以上を併用してもよい。
特に、無機フィラーとしてシリカを用いることが望ましい。
上記構成のプリント配線板１０において、絶縁性基板１１、層間樹脂絶縁層１１１及び層間樹脂絶縁層２１１は絶縁層であり、第１絶縁層又は第２絶縁層として機能する。
本明細書においては、上下に隣接する２つの絶縁層に着目して、内側（絶縁性基板１１に近い側）に位置する絶縁層、又は、絶縁性基板１１そのものを第１絶縁層と定め、外側（プリント配線板１０の表面に近い側）に位置する絶縁層を第２絶縁層と定める。
すなわち、絶縁性基板１１と層間樹脂絶縁層１１１の関係に着目すると、絶縁性基板１１が第１絶縁層であり、層間樹脂絶縁層１１１が第２絶縁層である。
一方、層間樹脂絶縁層１１１と層間樹脂絶縁層２１１の関係に着目すると、層間樹脂絶縁層１１１が第１絶縁層であり、層間樹脂絶縁層２１１が第２絶縁層である。
上記構成のプリント配線板１０において、導体回路１４、導体回路１１４及び導体回路２１４は第１導体回路又は第２導体回路として機能する。
本明細書においては、上下に隣接する２つの導体回路に着目して、内側（絶縁性基板１１に近い側）に位置する導体回路を第１導体回路と定め、外側（プリント配線板１０の表面に近い側）に位置する導体回路を第２導体回路と定める。
すなわち、導体回路１４と導体回路１１４の関係に着目すると、導体回路１４が第１導体回路であり、導体回路１１４が第２導体回路である。
一方、導体回路１１４と導体回路２１４の関係に着目すると、導体回路１１４が第１導体回路であり、導体回路２１４が第２導体回路である。
図２Ｂには、導体回路１４（第１導体回路）と導体回路１１４（第２導体回路）を接続するビア導体１７の近傍の様子を示している。
絶縁性基板１１（第１絶縁層）上の導体回路１４は、銅箔、無電解銅めっき膜及び電解銅めっき膜等の導体からなる。図２Ｂではこれらの導体を区別せずに１層の導体回路１４として示している。
導体回路１４はビア導体１７を介して導体回路１１４に接続されている。ここで、ビア導体１７は、層間樹脂絶縁層１１１（第２絶縁層）に形成された開口部１６の内壁面に接する部分に形成されたシード層３２と、開口部１６のその他の部分に充填された電解銅めっき膜３３からなる。ビア導体１７は、いわゆるフィルドビア構造である。
導体回路１１４（第２導体回路）は、層間樹脂絶縁層１１１上に形成されているシード層１２２とシード層１２２上の電解銅めっき膜１２３とからなる。導体回路１１４（第２導体回路）はビア導体１７を介して導体回路１４（第１導体回路）と接続されている。
導体回路１４の表面（開口部１６によって露出されている露出面）１４ａは、ビア導体を形成する電解銅めっき膜３３と直接接している第１表面部１４ｂと、ビア導体を形成するシード層３２と直接接している第２表面部１４ｃとを有する。
つまり、ビア導体１７を構成するめっき膜（電解銅めっき膜３３）と導体回路１４とは第１表面部１４ｂで直接接続されていることとなる。
このように、導体回路１４の表面には、ビア導体１７の一部を構成しているシード層３２を介することなく、電解銅めっき膜３３の一部が直接接している。すなわち、ビア導体１７を形成する電解銅めっき膜と導体回路１４を形成する電解銅めっき膜とが接続されている。そのため、導体回路１４とビア導体１７の間の電気抵抗が小さく、本実施形態のプリント配線板１０は電気特性に優れる。
また、導体回路１４の露出面１４ａ上にビア導体１７を構成する電解銅めっき膜３３が直接形成されるので、導体回路１４とビア導体１７との間での剥離が発生しにくい。そのため、導体回路とビア導体との接続信頼性が向上する。
また、導体回路１４とビア導体１７とが電解銅めっき膜同士で接続されているため、両者の接続強度も優れることとなる。
シード層３２は、層間樹脂絶縁層１１１（第２絶縁層）に形成された開口部１６の内壁面に接する部分に形成されている。本実施形態ではシード層３２は開口部１６の内壁面上に形成されているＴｉＮ層と、ＴｉＮ層上に形成されているＴｉ層と、Ｔｉ層上に形成されているＣｕ層とからなる。
このシード層３２を形成するＴｉＮ層により、電解銅めっき膜３３に含まれる銅イオンが層間樹脂絶縁層１１１内に拡散することが防止される。
シード層の好ましい厚さは、シード層を構成する各層の厚さの合計で１００～２００ｎｍである。例えば、ＴｉＮ層の厚さは約６０ｎｍ、Ｔｉ層の厚さは約２０ｎｍ、Ｃｕ層の厚さは約１００ｎｍである。
シード層３２は、導体回路１４の表面１４ａの一部である第２表面部１４ｃとも接している。そして、開口部１６が導体回路１４の表面１４ａから立ち上がる部分１６ａ（エッジ部）をシード層３２が覆っている。
そして、シード層３２の上には電解銅めっき膜３３が充填されている。
このようにシード層３２が導体回路１４と電解銅めっき膜３３とで挟まれることにより、シード層３２が層間樹脂絶縁層１１１に密着する。その結果、エッジ部１６ａを起点として層間樹脂絶縁層１１１内にクラックが生じることが防止される。
図２Ｃには、導体回路１１４（第１導体回路）と導体回路２１４（第２導体回路）を接続するビア導体１１７の近傍の様子を示している。
層間樹脂絶縁層１１１（第１絶縁層）上の導体回路１１４は、シード層１２２とシード層１２２上の電解銅めっき膜１２３とからなる。
導体回路１１４はビア導体１１７を介して導体回路２１４に接続されている。ここで、ビア導体１１７は、層間樹脂絶縁層２１１（第２絶縁層）に形成された開口部１１６の内壁面に接する部分に形成されたシード層１３２と、開口部１１６のその他の部分に充填された電解銅めっき膜１３３からなる。ビア導体１１７は、いわゆるフィルドビア構造である。
なお、図２Ｃに示す部位に着目する場合には、図２Ｂに示す部位に着目する場合と異なり、導体回路１１４は第１導体回路として機能し、層間樹脂絶縁層１１１は第１絶縁層として機能する。
導体回路２１４（第２導体回路）は、層間樹脂絶縁層２１１上に形成されているシード層２２２とシード層２２２上の電解銅めっき膜２２３とからなる。導体回路２１４（第２導体回路）はビア導体１１７を介して導体回路１１４（第１導体回路）と接続されている。
図２Ｃに示した部位において、第１導体回路、ビア導体及び第２導体回路の位置関係は、図２Ｂに示した部位と同様であり、導体回路１１４の露出面１１４ａ上にビア導体１１７を形成する電解めっき膜１３３の一部が直接接している。すなわち、ビア導体１１７を形成する電解銅めっき膜と導体回路１１４を形成する電解銅めっき膜とが接続されている。そのため、導体回路１１４とビア導体１１７の間の電気抵抗が小さく、本実施形態のプリント配線板１０は電気特性に優れる。
また、開口部１１６の内壁面はシード層１３２で覆われている。このシード層１３２を形成するＴｉＮ層により、電解銅めっき膜１３３に含まれる銅イオンが層間樹脂絶縁層２１１内に拡散することが防止される。
次に、第一実施形態に係るプリント配線板の製造方法を工程順に説明する。
図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、図３Ｅ、図３Ｆ、図３Ｇ及び図４は、第一実施形態に係るプリント配線板の製造方法の一部を模式的に示す断面図である。
（１）図３Ａに示すような絶縁性基板１１を出発材料とし、まず、該絶縁性基板上に導体回路を形成する。
上記絶縁性基板としては特に限定されず、例えば、心材としてガラス繊維を有する基板（ガラスエポキシ基板等）、ビスマレイミド－トリアジン（ＢＴ）樹脂基板、銅張積層板、ＲＣＣ基板等の樹脂基板、窒化アルミニウム基板等のセラミック基板、シリコン基板等が挙げられる。図３Ａには、絶縁性基板１１に銅箔１８がラミネートされた基板を示している。
上記導体回路は、例えば、上記絶縁性基板の表面に無電解銅めっき処理を施し、続いて電解銅めっき処理を施す等により銅からなるベタの導体層を形成した後、エッチング処理を施すことにより形成することができる。
このような電解銅めっき膜を形成することにより、上記絶縁性基板上に形成する導体回路の上面が電解銅めっき膜で構成されることとなる。そのため、後工程の電解銅めっき処理を経てビア導体を形成した際に、導体回路とビア導体とが電解銅めっき膜同士で接続されることとなり、両者の間の電気特性が優れたものとなる。
また、上記絶縁性基板を挟んだ導体回路間を接続するためのスルーホール導体を形成してもよい。
図３Ｂ、図３Ｃ、図３Ｄ、図３Ｅ及び図３Ｆには、スルーホール導体及び導体回路を形成する工程の一例を模式的に示している。
まず、図３Ｂに示すように、ドリル等を用いて基板に貫通孔２９を形成する。
続いて、図３Ｃに示すように、銅箔１８上と貫通孔２９の内壁表面とに無電解銅めっき処理と電解銅めっき処理とを施し、無電解銅めっき膜と無電解銅めっき膜上の電解銅めっき膜とからなるスルーホール導体１９を含む導体層を形成する。
続いて、図３Ｄに示すように、スルーホール導体１９の内部に樹脂充填材２０を充填する。
続いて、図３Ｅに示すように、基板表面及び樹脂充填材２０の表面に無電解銅めっき及び電解銅めっきを行い、導体層２１を形成する。
続いて、図３Ｆに示すように、エッチング処理を行い所定の部位に導体回路１４を形成する。
なお、図３Ｆ以降の図面では、銅箔、無電解銅めっき膜及び電解銅めっき膜からなる導体回路１４をまとめて１つの層で示している。
また、導体回路を形成した後には、必要に応じて、導体回路の表面をエッチング処理等により粗化面としてもよい。
（２）次に、図３Ｇに示すように、導体回路１４を形成した絶縁性基板１１上に、層間樹脂絶縁層１１１を形成する。
上記層間樹脂絶縁層は、熱硬化性樹脂、感光性樹脂、熱硬化性樹脂の一部に感光性基が付与された樹脂や、これらと熱可塑性樹脂とを含む樹脂複合体等を用いて形成すればよい。
具体的には、まず、未硬化の樹脂をロールコータ、カーテンコータ等により塗布したり、樹脂フィルムを熱圧着したりすることにより樹脂層を形成する。その後、必要に応じて、硬化処理を施すとともに、レーザ処理や露光現像処理により上記開口部を形成することにより、上記開口部を有する層間樹脂絶縁層を形成する。
また、上記熱可塑性樹脂からなる層間樹脂絶縁層は、フィルム状に成形した樹脂成形体を熱圧着することにより形成すればよい。
また、これらの層間樹脂絶縁層の材料に平均粒径１．０μｍ以下の無機フィラーが含まれていることが望ましい。
さらに、図４に示すように、この層間樹脂絶縁層１１１に、導体回路１４の表面１４ａに到達する開口部１６を形成する。
（３）次に、上記層間樹脂絶縁層の表面（上記開口部の壁面を含む）に、スパッタリングによりシード層を形成し、シード層の一部を除去し、さらに電解銅めっきを行ってビア導体を形成する。この工程について拡大断面図を用いて詳しく説明する。
以下、開口部１６の近傍、図４で領域ｃで示した部位にビア導体を形成する工程について説明する。
図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、図５Ｅ、図５Ｆ及び図５Ｇは、第一実施形態に係るプリント配線板の製造方法の一部を模式的に示す部分拡大断面図である。
初めに、図５Ａに示すように層間樹脂絶縁層１１１に開口部１６が形成され、導体回路１４の表面１４ａが開口部１６から露出している基板を準備する。そして、この基板に対してＴｉＮ層、Ｔｉ層、Ｃｕ層の順にスパッタリング処理を行い、図５Ｂに示すようにシード層３２を形成する。
スパッタリングによるＴｉＮ層の形成は、Ｔｉをターゲットとするスパッタリング装置を用い、雰囲気ガスを窒素とすることによって行うことができる。Ｔｉ層の形成は、同じくＴｉをターゲットとするスパッタリング装置を用い、雰囲気ガスをアルゴンとすることによって行うことができる。なお、ＴｉＮ層の形成とＴｉ層の形成は、雰囲気ガスを切り換えることによって一つの装置を用いて同一のターゲットを用いて行うことができる。
スパッタリングによるＣｕ層の形成は、ターゲットをＣｕに変更して、雰囲気ガスをアルゴンとすることによって行うことができる。
図５Ｂには、ＴｉＮ層、Ｔｉ層及びＣｕ層からなるシード層をまとめて一層のシード層３２として示している。
続いて、図５Ｃに示すように、導体回路１４の表面１４ａの上に位置するシード層３２の一部のみが露出したままとなるように、その他の部分にレジストマスク１５０を形成する。
レジストマスクの種類は特に限定されず、市販の液状レジストが挙げられる。
次に、図５Ｄに示すように、シード層３２の露出させた部分をエッチングによって除去し、導体回路１４の表面１４ａを露出させる。
エッチングの方法としては、硫酸及び過酸化水素水を含有するエッチング液を用いてＣｕ層をエッチングし、続いて水酸化カリウム及び過酸化水素水を含有するエッチング液を用いてＴｉ層及びＴｉＮ層をエッチングするウエットエッチング法が挙げられる。又は、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）によるドライエッチング法が挙げられる。
次に、図５Ｅに示すように、レジストマスク１５０を剥離する。
続いて、図５Ｆに示すように層間樹脂絶縁層１１１上の所定の位置にめっきレジスト１６０を形成する。
上記めっきレジストは、導体回路及びビア導体を形成しない部分に形成する。
上記めっきレジストを形成する方法は特に限定されず、例えば、感光性ドライフィルムを貼り付けた後、露光現像処理を施すことにより形成することができる。
次に、シード層３２上のめっきレジスト１６０を形成しなかった部位、及び、導体回路１４の露出させた表面１４ａ上に電解銅めっきを行う。この電解銅めっきにより、開口部１６に電解銅めっき膜３３を充填する。
導体回路１４の露出させた表面１４ａにはシード層３２が存在していないので、導体回路１４の表面１４ａと電解銅めっき膜３３がシード層３２を介することなく直接接続される。
ここで、上記電解銅めっきは、従来公知の方法により行えばよい。
また、上記電解銅めっき膜の厚さは５～２０μｍが望ましい。
なお、この工程では、シード層３２及び導体回路１４の露出面１４ａが、電解銅めっきにおけるシード層として機能することとなる。
次に、図５Ｇに示すように、層間樹脂絶縁層１１１上のめっきレジスト１６０を剥離する。
上記めっきレジストの剥離は、例えば、アミンを含有するアルカリ水溶液等を用いて行えばよい。
次に、上記めっきレジストを剥離することにより露出したシード層をエッチング液を用いて除去する。
上記工程によって、開口部１６内にビア導体１７が形成される。そして、ビア導体１７と一体化された導体回路１１４が同時に形成される。そして、導体回路１１４（第２導体回路）と導体回路１４（第１導体回路）がビア導体１７を介して接続される。
（４）さらに、必要に応じて、さらに層間樹脂絶縁層を形成する工程、層間樹脂絶縁層に開口部を形成する工程、ビア導体及び導体回路を形成する工程を行う。
図６Ａ及び図６Ｂは、第一実施形態に係るプリント配線板の製造方法の一部を模式的に示す断面図である。
図６Ａは、上記工程（１）～（３）によってビア導体１７及び導体回路１１４を形成する工程までを行った基板を模式的に示している。
この基板に対し、上記工程（２）、（３）と同様に層間樹脂絶縁層を形成する工程、層間樹脂絶縁層に開口部を形成する工程、ビア導体及び導体回路を形成する工程を行うことによって、図６Ｂに示すように上層の層間樹脂絶縁層２１１、ビア導体１１７及び導体回路２１４を形成することができる。
（５）最後に、ソルダーレジスト層と半田バンプとの形成を行い、プリント配線板を完成する。
図７Ａ、図７Ｂ及び図７Ｃは、第一実施形態に係るプリント配線板の製造方法の一部を模式的に示す断面図である。
まず、図７Ａに示すように、最上層の導体回路２１４を含む層間樹脂絶縁層２１１上に、ロールコータ法等によりソルダーレジスト組成物を塗布し、レーザ処理、露光、現像処理等による開口処理を行い、硬化処理等を行うことにより、ソルダーレジスト層３１１を形成する。
次に、図７Ｂに示すように、ソルダーレジスト層３１１に開口３２８を形成する。
続いて、図７Ｃに示すように開口３２８に半田パッド３２６及び半田バンプ３２７を形成することによりプリント配線板１０の製造を終了する。
以下、第一実施形態に係るプリント配線板及びプリント配線板の製造方法の作用効果について列挙する。
（１）本実施形態に係るプリント配線板では、ビア導体を形成するめっき膜と第１導体回路とが少なくとも一部で直接接している。両者の間にはシード層としての異種金属が存在しないため、ビア導体と第１導体回路の間の電気抵抗が小さく、電気特性に優れる。
（２）本実施形態に係るプリント配線板では、絶縁層とビア導体が接する箇所である第２絶縁層の開口部の内壁面に、ＴｉＮを含むシード層が設けられているため、めっき膜を構成する銅イオンの拡散が防止される。
（３）本実施形態に係るプリント配線板では、めっき膜が開口部に充填されたいわゆるフィルドビア構造を有するため、フィルドビアを介した第１導体回路と第２導体回路の接続信頼性が向上する。
（４）本実施形態に係るプリント配線板では、開口部が導体回路の表面から立ち上がる部分（エッジ部）をシード層が覆っている。
ビア導体を形成するめっき膜と第１導体回路とによりシード層が挟まれることにより、シード層が絶縁層に密着する。その結果、エッジ部を起点として層間樹脂絶縁層内にクラックが生じることが防止される。
（５）本実施形態に係るプリント配線板では、シード層は、開口部の内壁面上に形成されているＴｉＮ層と、ＴｉＮ層上に形成されているＴｉ層と、Ｔｉ層上に形成されているＣｕ層とからなる。
ＴｉＮ層は金属イオンの拡散を防止するバリア機能を有する。また、Ｃｕ層がシード層の表面に存在していると開口部に電解銅めっき膜を形成することに適している。また、ＴｉＮ層とＣｕ層の間にＴｉ層を設けることによってＴｉＮ層とＣｕ層の間の密着性を高めることができる。
（６）本実施形態に係るプリント配線板の製造方法では、第１導体回路の表面に形成されたシード層の少なくとも一部を除去し、第１導体回路の表面を露出させる。そして露出させた第１導体回路の表面に電解銅めっきを行って、第１導体回路と少なくとも一部で直接接しているめっき膜を形成する。
このようにすることによって、めっき膜と第１導体回路が少なくとも一部で直接接した構造を有するプリント配線板を製造することができる。そして、製造されたプリント配線板は、めっき膜と第１導体回路の間にシード層である金属を有さないため、めっき膜と第１導体回路の間の電気抵抗の低いプリント配線板となる。
（７）本実施形態に係るプリント配線板の製造方法では、シード層をスパッタリングにより形成する。
シード層をスパッタリングにより形成する場合には、絶縁層を粗化することなく薄膜を形成することができるため、薄膜の厚みのばらつきを小さくすることができる。そして、エッチングにより余計な薄膜が残ることなく薄膜をエッチングすることができるため、ショートが防止される。
（８）本実施形態のプリント配線板の製造方法では、層間樹脂絶縁層に平均粒径１．０μｍ以下の無機フィラーが含まれている。無機フィラーの平均粒径が１．０μｍ以下であると、デスミア処理をした後の開口部の内壁面に無機フィラーが過剰に飛び出して残ることが防止される。
無機フィラーが過剰に飛び出していると、スパッタリングによって開口部にシード層を形成する際に、飛び出した無機フィラーの陰になる部分に成膜することが困難になる。しかしながら、本実施形態では無機フィラーの過剰な飛び出しが防止されるため、シード層を開口部に均一に追従させて形成することができる。
そして、シード層が開口部に均一に追従されていると、ビア導体を形成する際のめっきの充填性を向上させることが可能となる。さらに、ビア導体の側面全体に亘ってシード層が形成されることで、層間樹脂絶縁層への銅イオンの拡散を効果的に抑制することができる。
以下に実施例を掲げて、第一実施形態について、さらに詳しく説明するが、本発明の実施形態はこれら実施例のみに限定されるものではない。
（実施例１）
Ａ．樹脂充填材の調製
ビスフェノールＦ型エポキシモノマー（油化シェル社製、分子量：３１０、ＹＬ９８３Ｕ）１００重量部、表面にシランカップリング剤がコーティングされた平均粒子径が１．６μｍで、最大粒子の直径が１５μｍ以下のＳｉＯ２球状粒子（アドテック社製、ＣＲＳ１１０１－ＣＥ）１７０重量部およびレベリング剤（サンノプコ社製　ペレノールＳ４）１．５重量部を容器にとり、攪拌混合することにより、その粘度が２３±１℃で４５～４９Ｐａ・ｓの樹脂充填材を調製した。なお、硬化剤として、イミダゾール硬化剤（四国化成社製、２Ｅ４ＭＺ－ＣＮ）６．５重量部を用いた。
Ｂ．プリント配線板の製造
（１）厚さ０．８ｍｍのガラスエポキシ樹脂からなる絶縁性基板の両面に１８μｍの銅箔がラミネートされている銅張積層板を出発材料とした。
次に、この銅張積層板をドリル削孔し、スルーホール導体用の貫通孔を形成した。
次に、銅箔上と貫通孔の内壁表面とに無電解銅めっき処理と電解銅めっき処理とを施し、無電解銅めっき膜と無電解銅めっき膜上の電解銅めっき膜とからなるスルーホール導体を含む導体層を形成した。
（２）次に、スルーホール導体を形成した基板を水洗いし、乾燥した後、ＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ２（４０ｇ／ｌ）、Ｎａ３ＰＯ４（６ｇ／ｌ）を含む水溶液を黒化浴（酸化浴）とする黒化処理、および、ＮａＯＨ（１０ｇ／ｌ）、ＮａＢＨ４（６ｇ／ｌ）を含む水溶液を還元浴とする還元処理を行い、スルーホール導体の表面を粗化面とした。
（３）次に、スルーホール導体の内部に、上記Ａに記載した樹脂充填材を下記の方法で充填した。
すなわち、まず、スキージを用いてスルーホール導体内に樹脂充填材を押し込んだ後、１００℃、２０分の条件で乾燥させた。続いて、基板の片面を、♯６００のベルト研磨紙（三共理化学社製）を用いたベルトサンダー研磨により、電解銅めっき膜上に樹脂充填材が残らないように研磨し、次いで、上記ベルトサンダー研磨による傷を取り除くためのバフ研磨を行った。このような一連の研磨を基板の他方の面についても同様に行った。
次いで、１００℃で１時間、１２０℃で３時間、１５０℃で１時間、１８０℃で７時間の加熱処理を行って樹脂充填材層を形成した。
（４）次に、電解銅めっき膜上及び樹脂充填材上に無電解銅めっき膜と電解銅めっき膜とからなる導体層を形成した。続いて、サブトラクティブ法で絶縁性基板上及び樹脂充填材上に導体回路を形成した。
（５）次に、上記基板を水洗、酸性脱脂した後、ソフトエッチングし、次いで、エッチング液を基板の両面にスプレーで吹き付けて、導体回路の表面をエッチングすることにより、導体回路の全表面を粗化面とした。エッチング液として、イミダゾール銅（ＩＩ）錯体１０重量部、グリコール酸７重量部、及び、塩化カリウム５重量部を含むエッチング液（メック社製、メックエッチボンド）を使用した。
（６）次に、絶縁性基板と導体回路との上に、無機フィラーとして平均粒径１．０μｍのシリカ粒子を含有する層間樹脂絶縁層形成用フィルム（味の素社製、ＡＢＦ）を用いて層間樹脂絶縁層を形成した。
すなわち、層間樹脂絶縁層用樹脂フィルムを基板上に、真空度６５Ｐａ、圧力０．４ＭＰａ、温度８０℃、時間６０秒の条件で積層し、その後、１７０℃で３０分間熱硬化させた。
（７）次に、層間樹脂絶縁層にＣＯ２ガスレーザにて、直径約６０μｍの開口部を形成した。この結果、開口部によって、導体回路の上面の一部（露出面）が露出された。
続いて、開口部にビア導体を形成する工程を行った。
（８）ターゲットをＴｉ、雰囲気ガスを窒素としてスパッタリングを行い、ＴｉＮ層を形成した。続いて、ターゲットはＴｉのままで、雰囲気ガスをアルゴンとしてさらにスパッタリングを行い、Ｔｉ層を形成した。続いて、ターゲットをＣｕに変更し、雰囲気ガスをアルゴンとしてＣｕ層を形成した。これにより膜厚がＴｉＮ＝６０ｎｍ、Ｔｉ＝２０ｎｍ、Ｃｕ＝１００ｎｍであるシード層を形成した。
（９）次に、液状レジストの塗布、露光、現像を行い、導体回路の表面に形成されたシード層が露出するように、その他の部分にレジストマスクを形成した。
そして、シード層の露出させた部分について、硫酸及び過酸化水素水を含むエッチング液を用いてＣｕ層をエッチングし、続いて水酸化カリウム及び過酸化水素水を含むエッチング液を用いてＴｉ層及びＴｉＮ層をエッチングすることによって除去し、導体回路の表面を露出させた。 
（１０）次に、レジストマスクを市販のエッチング液を用いて剥離した。
さらに、市販の感光性ドライフィルムを貼り付け、露光、現像することにより、導体回路及びビア導体を形成しない位置に厚さ２５μｍのめっきレジストを設けた。
（１１）次に、めっきレジストを設けた基板を５０℃の水で洗浄して脱脂し、２５℃の水で水洗後、さらに硫酸で洗浄してから、以下の条件で電解めっきを施し、開口部内にめっき膜を充填するとともに層間樹脂絶縁層上に導体回路を形成した。
〔電解銅めっき液〕
硫酸　　　　　　１５０ｇ／Ｌ
硫酸銅　　　　　１５０ｇ／Ｌ
塩素イオン　　　　８ｍｇ／Ｌ
添加剤　　　　　　４ｍｌ／Ｌ（奥野製薬工業社製、トップルチナＮＳＶ－１）
　　　　　　　０．５ｍｌ／Ｌ（奥野製薬工業社製、トップルチナＮＳＶ－２）
　　　　　　　　　１ｍｌ／Ｌ（奥野製薬工業社製、トップルチナＮＳＶ－３）
〔電解めっき条件〕
電流密度　　　　　１Ａ／ｄｍ２
時間　　　　　　　　９０分
温度　　　　　　　　２３℃
開口部内に形成しためっき膜の一部は、下層の導体回路の表面と直接接していた。
（１２）次に、めっきレジストを剥離除去した。さらに、めっきレジストの剥離により露出したシード層を硫酸及び過酸化水素水を含むエッチング液、並びに、水酸化カリウム及び過酸化水素水を含むエッチング液を用いて除去した。
上記工程によってビア導体及び導体回路を形成した。
（１３）さらに、上記（５）の工程で用いたエッチング液と同様のエッチング液を用いて、導体回路及びビア導体の表面を粗化面とした。次いで、上記（６）、（７）の工程と同様にして開口部を有する層間樹脂絶縁層を形成した。
（１４）次に、上記（８）～（１２）の工程で用いた方法と同様の方法を用いて、導体回路とビア導体とを形成した。
（１５）次に、最外層の層間樹脂絶縁層及び導体回路上に、市販のソルダーレジスト組成物を３０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行い、ソルダーレジスト組成物の層を形成した。
（１６）次に、半田バンプ形成用開口のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト組成物の層に密着させて１０００ｍＪ／ｃｍ２の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、半田バンプ形成用開口を形成した。
さらに、８０℃で１時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間の条件でそれぞれ加熱処理を行ってソルダーレジスト組成物の層を硬化させ、半田バンプ形成用開口を有するソルダーレジスト層（２０μｍ厚）を形成した。
（１７）次に、ソルダーレジスト層を形成した基板を、塩化ニッケル（２．３×１０－１ｍｏｌ／ｌ）、次亜リン酸ナトリウム（２．８×１０－１ｍｏｌ／ｌ）、クエン酸ナトリウム（１．６×１０－１ｍｏｌ／ｌ）を含むｐＨ＝４．５の無電解ニッケルめっき液に２０分間浸漬して、半田バンプ形成用開口に厚さ５μｍのニッケルめっき層を形成した。さらに、その基板をシアン化金カリウム（７．６×１０－３ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０－１ｍｏｌ／ｌ）、クエン酸ナトリウム（１．２×１０－１ｍｏｌ／ｌ）、次亜リン酸ナトリウム（１．７×１０－１ｍｏｌ／ｌ）を含む無電解金めっき液に８０℃の条件で７．５分間浸漬して、ニッケルめっき層上に、厚さ０．０３μｍの金めっき層を形成し、半田パッドとした。
（１８）次に、ソルダーレジスト層に形成した半田バンプ形成用開口に半田ペーストを印刷し、２００℃でリフローすることにより、半田バンプを形成し、プリント配線板を完成した。
（ビア導体の抵抗値の推定）
シード層の存在がビア導体の抵抗値に与える影響を、以下の方法で推定した。
図８Ａ及び図８Ｂは、ビア導体の抵抗値を推定する方法を模式的に示した断面図である。図８Ａはビア導体の底部全体がシード層となっているビア導体の例、図８Ｂはシード層を有さないビア導体の例を模式的に示している。
図８Ａで示すビア導体１７ａは、直径が６０μｍである円柱状である。ビア導体１７ａの底部にはシード層３２が全面に設けられており、シード層３２は下から順に厚さ６０ｎｍのＴｉＮ層３２ａ、厚さ２０ｎｍのＴｉ層３２ｂ、厚さ１００ｎｍのＣｕ層３２ｃからなる。シード層３２の上には厚さ１０μｍの電解銅めっき膜３３が設けられている。
一方、図８Ｂで示すビア導体１７ｂは、その形状がビア導体１７ａと同様であり、全体が電解銅めっき膜３３からなり、電解銅めっき膜の厚さが１０．１８μｍである。
ビア導体１７ａ及びビア導体１７ｂの縦方向（円柱の上面から底面方向）への抵抗値は、以下の手順で推定した。
電解銅めっき膜３３の比抵抗を１．６８Ω／ｃｍ、Ｃｕ層３２の比抵抗を１０Ω／ｃｍ、Ｔｉ層３２ｂの比抵抗を１５０Ω／ｃｍ、ＴｉＮ層３２ａの比抵抗を３００Ω／ｃｍとした。これらの比抵抗は各層と同じ材質のベタ膜を作製して、抵抗値を実測することによって求めた。
そして、ビアの径及び各層の厚みからビア導体１７ａの各層の抵抗値を計算したところ、電解銅めっき膜３３が５９μΩ、Ｃｕ層３２が４μΩ、Ｔｉ層３２ｂが１１μΩ、ＴｉＮ層３２ａが６４μΩであった。そしてビア導体１７ａ全体の抵抗値は１３７μΩであった。
一方、ビア導体１７ｂの抵抗値は、電解銅めっき膜３３が６１μΩであり、これがビア導体１７ｂ全体の抵抗値であった。
すなわち、シード層３２が存在するビア導体１７ａでは、シード層３２が存在しないビア導体１７ｂに対して抵抗値が約２．３倍となっており、抵抗値が非常に大きくなっていることが推定された。
そして、本発明のプリント配線板においては、ビア導体を形成するめっき膜と第１導体回路とが少なくとも一部で直接接しているため、めっき膜と第１導体回路の間の電気抵抗が小さく、電気特性に優れることが推定される。
（第二実施形態）
本実施形態のプリント配線板では、導体回路の表面のうち絶縁層に接する箇所にＳｎを含む金属層がさらに形成されており、上記金属層上にカップリング剤からなる被膜がさらに形成されている。
図９は、第二実施形態に係るプリント配線板を模式的に示す断面図である。
第二実施形態に係るプリント配線板２１０では、導体回路１４の表面にＳｎを含む金属層が形成され、さらに金属層上にはシランカップリング剤からなる被膜が形成されている（以下、このような金属層とこの金属層上の被膜とを併せて導体回路被覆層ともいい、図９では、導体回路被覆層１５と示す）。
また、導体回路１１４の表面にも導体回路被覆層１１５が形成されている。
なお、導体回路１４の表面及び導体回路１１４の表面のうちビア導体１７又はビア導体１１７と接する箇所には導体回路被覆層は形成されていない。
このように、導体回路の表面の所定の部分にＳｎを含む金属層が形成され、さらに、この金属層上にシランカップリング剤からなる被膜が形成されていると、導体回路と層間樹脂絶縁層とが、金属層及び被膜を介して、強固に密着されることとなる。
なお、図９には導体回路１４の表面及び導体回路１１４の表面の両方に導体回路被覆層が形成されている実施形態を示しているが、導体回路被覆層は全ての導体回路の表面に設けられている必要はなく、導体回路１４の表面又は導体回路１１４の表面のどちらか一方にのみ導体回路被覆層が設けられていてもよい。
上記構成を有する第二実施形態のプリント配線板は、第一実施形態のプリント配線板の製造方法において、以下のようにすることによって製造することができる。
すなわち、第一実施形態のプリント配線板の製造方法において導体回路を形成した基板（図３Ｆ参照）において、導体回路の露出している面全体（上面及び側面）にＳｎを含む金属層を形成する。Ｓｎを含む金属層を形成する方法としては、例えば、置換スズめっき法、無電解スズめっき法、電解スズめっき法、溶融スズ浸漬法等が挙げられる。
次に、上記金属層の上にシランカップリング剤からなる被膜を形成して導体回路被覆層を形成する。ここで、被膜の形成は、例えば、シランカップリング剤を含む溶液を導体回路表面にスプレー塗布し、その後、乾燥処理を行えばよい。
次に、第一実施形態の説明において説明したように層間樹脂絶縁層を形成し、層間樹脂絶縁層に開口部を形成する。
そして、開口部から露出した部分の導体回路被覆層を除去する。
金属層を除去する方法としては、過マンガン酸水溶液を用いる方法等が挙げられる。過マンガン酸水溶液を用いることにより、Ｓｎを含む金属層を確実に除去することができる。
また、レーザ処理や露光現像処理等により層間樹脂絶縁層に開口部を形成する際、及び／又は、過マンガン酸水溶液を用いる方法等により金属層を除去する際に、本工程で除去される金属層上の被膜も除去されることとなる。
以後は、第一実施形態のプリント配線板の製造方法における（３）以降の工程を行うことによって、プリント配線板を製造することができる。
以下、第二実施形態に係るプリント配線板及びプリント配線板の製造方法の作用効果について列挙する。
（９）本実施形態に係るプリント配線板では、導体回路の表面のうち絶縁層に接する箇所にはＳｎを含む金属層がさらに形成されており、上記金属層上にはカップリング剤からなる被膜がさらに形成されている。
このような構成であると、導体回路とその上の絶縁層の密着性を向上させることができる。
（その他の実施形態）
本発明のプリント配線板において、ビア導体はスタックビア構造となっていてもよい。
図１０は、本発明のプリント配線板の別の実施形態の一例を模式的に示す断面図である。
図１０に示すプリント配線板４１０では、ビア導体１７の直上にビア導体１１７が形成された、いわゆるスタックビア構造となっている。このようなスタックビア構造のバイアホールを有するプリント配線板では、信号伝送時間が短縮されるため、プリント配線板の高速化に対応し易く、また、導体回路の設計の自由度が向上するため、プリント配線板の高密度化に対応し易い。
上記各実施形態では、シード層がＴｉＮ層、Ｔｉ層、Ｃｕ層の３層からなる構成であるが、シード層の構成は上記構成に限定されるものではなく、銅イオン等の金属イオンが絶縁層に拡散することを防止する、いわゆるバリア性を有する層を少なくとも１層有していればよい。
バリア性を有する層としては、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ又はＳｉの窒化物又は炭化物が挙げられる。具体的には、ＴｉＣ、ＴｉＮ、ＺｒＣ、ＺｒＮ、ＨｆＣ、ＨｆＮ、ＶＣ、ＶＮ、ＮｂＣ、ＮｂＮ、ＴａＣ、Ｔａ４Ｎ５、Ｔａ５Ｎ６、ＴａＮ、Ｔａ２Ｎ、ＳｉＣ、Ｓｉ３Ｎ４が挙げられる。
シード層は、これらのバリア性を有する層を１種類のみ有していてもよく、複数種類を有していても良い。また、シード層は上記バリア性を有する層以外の層を有していてもよい。
上記層間樹脂絶縁層を熱硬化性樹脂を用いて形成する場合、上記熱硬化性樹脂としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリエステル樹脂、ビスマレイミド樹脂、ポリオレフィン系樹脂、ポリフェニレンエーテル樹脂、ポリフェニレン樹脂、フッ素樹脂等が挙げられる。
上記層間樹脂絶縁層を感光性樹脂を用いて形成する場合、上記感光性樹脂としては、例えば、アクリル樹脂等が挙げられる。
また、層間樹脂絶縁層には無機フィラーが含まれていなくてもよい。
また、上記層間樹脂絶縁層の開口部をレーザ処理により形成する場合、上記レーザ処理に使用するレーザとしては、例えば、炭酸ガスレーザ、紫外線レーザ、エキシマレーザ等が挙げられる。
なお、開口部を形成した後には、必要に応じて、デスミア処理を施してもよい。
プリント配線板における層間樹脂絶縁層及び導体回路の層数は、第一実施形態に示したような層数に限定されるものではなく、さらに多層であってもよい。
また、両面板ではなく片面板でもよい。
また、第一実施形態に係るプリント配線板の製造方法では、絶縁性基板の両側の層間樹脂絶縁層の総数は同数であるが、絶縁性基板の両側で総数が異なっていてもよい。
１０、２１０、４１０　プリント配線板
１１　絶縁性基板（第１絶縁層）
１１１、２１１　層間樹脂絶縁層（第１絶縁層又は第２絶縁層）
１４、１１４、２１４　導体回路（第１導体回路又は第２導体回路）
１４ｂ　第１表面部
１４ｃ　第２表面部
１５、１１５　導体回路被覆層
１６、１１６　開口部
１７、１１７　ビア導体
３２、１３２　シード層
３２ａ　ＴｉＮ層
３２ｂ　Ｔｉ層
３２ｃ　Ｃｕ層
３３、１３３　めっき膜（電解銅めっき膜）
１５０　レジストマスク
３００　無機フィラー

Claims (14)

  1. 第１絶縁層と、
    前記第１絶縁層上に形成されている第１導体回路と、
    前記第１絶縁層と前記第１導体回路との上に形成されていて、前記第１導体回路に到達する開口部を有する第２絶縁層と、
    前記第２絶縁層上に形成されている第２導体回路と、
    前記開口部内に形成されていて、前記第１導体回路と前記第２導体回路とを接続するビア導体とからなるプリント配線板であって、
    前記ビア導体は、
    少なくとも前記開口部の内壁面に形成されていて、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ又はＳｉの窒化物又は炭化物のうちの少なくとも１種を含むシード層と、
    前記開口部内に形成されためっき膜と、を有しており、
    前記めっき膜と前記第１導体回路とが少なくとも一部で直接接していることを特徴とするプリント配線板。
  2. 前記めっき膜は銅からなる請求項１に記載のプリント配線板。
  3. 前記めっき膜は前記開口部に充填されている請求項１又は２に記載のプリント配線板。
  4. 前記第１導体回路は、前記めっき膜と直接接する第１表面部と、前記シード層と直接接する第２表面部と、を有する請求項１～３のいずれかに記載のプリント配線板。
  5. 前記シード層は、スパッタリングにより形成されている請求項１～４のいずれかに記載のプリント配線板。
  6. 前記シード層は、前記開口部の内壁面上に形成されているＴｉＮ層と、前記ＴｉＮ層上に形成されているＴｉ層と、前記Ｔｉ層上に形成されているＣｕ層とからなる請求項１～５のいずれかに記載のプリント配線板。
  7. 前記第２絶縁層は、平均粒径１．０μｍ以下の無機フィラーを含む請求項１～６のいずれかに記載のプリント配線板。
  8. 前記シード層の厚さは、１００～２００ｎｍである請求項１～７のいずれかに記載のプリント配線板。
  9. 前記第１導体回路の表面のうち前記第２絶縁層に接する箇所にはＳｎを含む金属層がさらに形成されており、前記金属層上にはカップリング剤からなる被膜がさらに形成されている請求項１～８のいずれかに記載のプリント配線板。
  10. 前記第２絶縁層と前記第２導体回路の上に形成された樹脂層をさらに有しており、
    前記第２導体回路の表面のうち前記樹脂層に接する箇所にはＳｎを含む金属層がさらに形成され、前記金属層上にはカップリング剤からなる被膜がさらに形成されている請求項１～９のいずれかに記載のプリント配線板。
  11. 第１絶縁層を形成する工程と、
    前記第１絶縁層上に第１導体回路を形成する工程と、
    前記第１絶縁層上及び前記第１導体回路上に第２絶縁層を形成する工程と、
    前記第２絶縁層の内部に、前記第１導体回路に到達する開口部を形成する工程と、
    前記開口部の内壁面及び前記開口部から露出した前記第１導体回路の表面に、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ又はＳｉの窒化物又は炭化物のうちの少なくとも１種を含むシード層を形成する工程と、
    前記第１導体回路の表面に形成された前記シード層の少なくとも一部を除去し、前記第１導体回路の表面を露出させる工程と、
    前記シード層の上及び露出させた前記第１導体回路の表面にめっきを行い、前記開口部内に、前記第１の導体回路と少なくとも一部で直接接しているめっき膜を形成する工程と、を有することを特徴とするプリント配線板の製造方法。
  12. 前記シード層の少なくとも一部が露出するようにレジストマスクを形成し、露出させたシード層を除去する請求項１１に記載のプリント配線板の製造方法。
  13. 前記シード層をスパッタリングにより形成する請求項１１又は１２に記載のプリント配線板の製造方法。
  14. 前記開口部の内壁面上に、ＴｉＮ層と、前記ＴｉＮ層上に形成されているＴｉ層と、前記Ｔｉ層上に形成されているＣｕ層とからなるシード層を形成する、請求項１１～１３のいずれかに記載のプリント配線板の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015133523A (ja) * 2015-04-22 2015-07-23 Tdk株式会社 電子部品
JP2016063077A (ja) * 2014-09-18 2016-04-25 大日本印刷株式会社 導電材スルーホール基板及びその製造方法
KR20190012849A (ko) * 2017-07-28 2019-02-11 삼성전기주식회사 인쇄회로기판

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9706652B2 (en) * 2010-12-24 2017-07-11 Lg Innotek Co., Ltd. Printed circuit board and method for manufacturing same
JP2012190854A (ja) * 2011-03-08 2012-10-04 Toshiba Corp 半導体装置及びその配線の形成方法
EP2603064A1 (en) * 2011-12-08 2013-06-12 Atotech Deutschland GmbH Multilayer printed circuit board manufacture
JP2013191658A (ja) * 2012-03-13 2013-09-26 Micronics Japan Co Ltd 配線基板及びその製造方法
CN102931168A (zh) * 2012-11-14 2013-02-13 日月光半导体（上海）股份有限公司 封装基板及其制造方法
KR101397303B1 (ko) * 2012-12-31 2014-05-23 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조 방법
CN105899003B (zh) 2015-11-06 2019-11-26 武汉光谷创元电子有限公司 单层电路板、多层电路板以及它们的制造方法
KR102608521B1 (ko) * 2016-05-27 2023-12-04 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법
JP6747467B2 (ja) * 2018-04-06 2020-08-26 Tdk株式会社 多層配線構造体及びその製造方法
US11871525B2 (en) * 2019-03-15 2024-01-09 Kyocera Corporation Wiring board and manufacturing method for same
JP2022187865A (ja) * 2021-06-08 2022-12-20 新光電気工業株式会社 配線基板及びその製造方法
US11818849B1 (en) 2023-04-21 2023-11-14 Yield Engineering Systems, Inc. Increasing adhesion of metal-organic interfaces by silane vapor treatment
US11919036B1 (en) 2023-04-21 2024-03-05 Yield Engineering Systems, Inc. Method of improving the adhesion strength of metal-organic interfaces in electronic devices

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02123756A (ja) * 1988-11-02 1990-05-11 Toshiba Corp 窒化アルミニウム薄膜回路基板
JPH0997795A (ja) * 1995-09-29 1997-04-08 Sony Corp バンプ形成方法
JP2000013016A (ja) * 1998-06-17 2000-01-14 Nec Corp 配線基板及びその製造方法
JP2001144446A (ja) * 1999-04-06 2001-05-25 Ibiden Co Ltd 多層プリント配線板の製造方法および多層プリント配線板
JP2001196746A (ja) * 2000-01-11 2001-07-19 Toshiba Chem Corp プリント配線板およびプリント配線板の製造方法
JP2001308478A (ja) * 2000-04-14 2001-11-02 Three M Innovative Properties Co 両面配線基板及びその製造方法
JP2008135728A (ja) * 2006-10-24 2008-06-12 Mitsui Mining & Smelting Co Ltd 多層プリント配線板の製造方法及びその製造方法で得られた多層プリント配線板
JP2008205070A (ja) * 2007-02-19 2008-09-04 Matsushita Electric Ind Co Ltd プリント配線基板及びその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08107148A (ja) 1994-08-10 1996-04-23 Sanyo Electric Co Ltd 配線構造及び配線構造の形成方法
US5933753A (en) * 1996-12-16 1999-08-03 International Business Machines Corporation Open-bottomed via liner structure and method for fabricating same
JPH10200268A (ja) 1996-12-28 1998-07-31 Elna Co Ltd 多層プリント基板の製造方法
US6277249B1 (en) * 2000-01-21 2001-08-21 Applied Materials Inc. Integrated process for copper via filling using a magnetron and target producing highly energetic ions
US6891960B2 (en) * 2000-08-12 2005-05-10 Facet Technology System for road sign sheeting classification
JP2001168535A (ja) 2000-11-06 2001-06-22 Nec Corp ビルドアップ配線基板及びその製造方法
KR100385227B1 (ko) * 2001-02-12 2003-05-27 삼성전자주식회사 구리 다층 배선을 가지는 반도체 장치 및 그 형성방법
US6696360B2 (en) * 2001-03-15 2004-02-24 Micron Technology, Inc. Barrier-metal-free copper damascene technology using atomic hydrogen enhanced reflow
JP4206885B2 (ja) * 2003-09-26 2009-01-14 ソニー株式会社 半導体装置の製造方法
US7049208B2 (en) * 2004-10-11 2006-05-23 Intel Corporation Method of manufacturing of thin based substrate
US7538434B2 (en) * 2005-03-08 2009-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Copper interconnection with conductive polymer layer and method of forming the same
WO2007032213A1 (ja) * 2005-09-14 2007-03-22 Nec Corporation プリント配線基板および半導体パッケージ
US20080237860A1 (en) * 2007-03-27 2008-10-02 Tokyo Electron Limited Interconnect structures containing a ruthenium barrier film and method of forming
JP2009194321A (ja) * 2008-02-18 2009-08-27 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、半導体パッケージ

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02123756A (ja) * 1988-11-02 1990-05-11 Toshiba Corp 窒化アルミニウム薄膜回路基板
JPH0997795A (ja) * 1995-09-29 1997-04-08 Sony Corp バンプ形成方法
JP2000013016A (ja) * 1998-06-17 2000-01-14 Nec Corp 配線基板及びその製造方法
JP2001144446A (ja) * 1999-04-06 2001-05-25 Ibiden Co Ltd 多層プリント配線板の製造方法および多層プリント配線板
JP2001196746A (ja) * 2000-01-11 2001-07-19 Toshiba Chem Corp プリント配線板およびプリント配線板の製造方法
JP2001308478A (ja) * 2000-04-14 2001-11-02 Three M Innovative Properties Co 両面配線基板及びその製造方法
JP2008135728A (ja) * 2006-10-24 2008-06-12 Mitsui Mining & Smelting Co Ltd 多層プリント配線板の製造方法及びその製造方法で得られた多層プリント配線板
JP2008205070A (ja) * 2007-02-19 2008-09-04 Matsushita Electric Ind Co Ltd プリント配線基板及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016063077A (ja) * 2014-09-18 2016-04-25 大日本印刷株式会社 導電材スルーホール基板及びその製造方法
JP2015133523A (ja) * 2015-04-22 2015-07-23 Tdk株式会社 電子部品
KR20190012849A (ko) * 2017-07-28 2019-02-11 삼성전기주식회사 인쇄회로기판
JP2019029637A (ja) * 2017-07-28 2019-02-21 サムソン エレクトロ−メカニックス カンパニーリミテッド． プリント回路基板
JP7073602B2 (ja) 2017-07-28 2022-05-24 サムソン エレクトロ－メカニックス カンパニーリミテッド． プリント回路基板
KR102436225B1 (ko) * 2017-07-28 2022-08-25 삼성전기주식회사 인쇄회로기판

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