WO2010103592A1 - 半導体装置及びその製造方法 - Google Patents

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松本晋
▲高▼藤裕
福島康守
冨安一秀
多田憲史
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シャープ株式会社
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device used in a liquid crystal display device and the manufacturing method thereof.
  • An active matrix liquid crystal display device includes an active matrix substrate and a counter substrate which are arranged to face each other, and a liquid crystal layer provided between the two substrates.
  • This active matrix substrate has, for example, a TFT (Thin-Film-Transistor) as a switching element in each pixel in a display area for displaying an image, and a drive circuit and a control circuit in a non-display area outside the display area. Therefore, a semiconductor device is configured.
  • TFT Thin-Film-Transistor
  • Patent Document 1 discloses a step of forming at least a part of an element on a base layer, a step of forming a release layer, a step of forming a planarizing film, and a die by cutting the base layer at a cutting region. Forming the die, attaching the die to the substrate on the surface of the planarizing film, and separating and removing a part of the base layer along the release layer, and planarizing the die before the step of forming the die.
  • a semiconductor device comprising a step of forming a groove having an opening on the surface of the film and having a bottom surface on the opposite side of the planarizing film from the release layer so that the bottom surface of the groove includes at least a part of the dividing region.
  • a manufacturing method is disclosed.
  • Patent Document 2 discloses a method of transferring a layer from a first wafer to a second wafer, in which the first wafer has a thickness close to or larger than the thickness of the layer to be transferred.
  • a layer having a fragile region defining a layer of material selected from semiconductor materials having a thickness close to or greater than the thickness of the layer to be transferred contacts the second wafer.
  • a via hole is formed in a predetermined portion of an insulating sheet made of an insulating porous material containing a thermosetting resin, and the via hole is filled with a conductive composition containing metal powder.
  • FIG. 9 is a cross-sectional view showing a method for manufacturing a semiconductor device using the above-described conventional device transfer technology
  • FIG. 10 is a cross-sectional view of a precursor 126 of the semiconductor device in the method for manufacturing the semiconductor device.
  • a semiconductor device using the conventional device transfer technology is manufactured by performing the following steps.
  • a planarizing film 123 is formed so as to cover the transistor element T.
  • hydrogen ions H are implanted into the substrate on which the planarization film 123 has been formed from the planarization film 123 side, thereby forming a hydrogen implantation layer 119 at a predetermined depth in the silicon substrate 120, and the silicon die 125. Form.
  • the silicon die 125 is positioned on the surface of the glass substrate 110 by aligning and arranging the silicon die 125 in a predetermined region on the surface of the glass substrate 110 that is the transfer substrate. Are joined by van der Waals force to form the precursor 126.
  • the precursor 126 is annealed to separate the silicon die 125 bonded to the glass substrate 110 along the hydrogen injection layer 119.
  • the bonding speed at the interface between the glass substrate 110 and the silicon die 125 depends on the strength of bonding energy (Bonding Energy) at the interface between the glass substrate 110 and the silicon die 125. If there is a distribution of energy intensity, bonding proceeds so that a relatively strong region of bonding energy surrounds a relatively weak region.
  • Bonding Energy Bonding Energy
  • the circuit portion C including the transistor element T is deformed as shown in FIG. To do.
  • a method for solving this problem there is a method of bonding substrates (glass substrate 110 and silicon die 125) in a vacuum apparatus, or by applying high pressure and high temperature to the substrate (silicon die 125).
  • a method of joining the substrates so as to drive out B to the outside can be considered, in such a method, when the size of the apparatus is increased or when high pressure and high temperature are applied to the silicon die 125, silicon is used.
  • the circuit portion C formed on the die 125 may be seriously damaged.
  • the present invention has been made in view of such a point, and an object of the present invention is to easily suppress the entrapment of bubbles at the bonding interface and suppress the damage of the element pattern.
  • a recess is formed in at least one of a substrate to be bonded and a semiconductor element portion at a bonding interface.
  • a semiconductor device is a semiconductor device including a substrate to be bonded and a semiconductor element portion bonded to the substrate to be bonded and having an element pattern formed thereon.
  • a concave portion is formed in at least one of the substrate to be bonded and the semiconductor element portion at the bonding interface of the portion.
  • the concave portion is formed in at least one of the bonded substrate and the semiconductor element portion at the bonded interface between the bonded substrate and the semiconductor element portion constituting the semiconductor device, the concave portion is formed at the bonded interface.
  • the concave portion suppresses local deviation of bonding energy at the bonding interface.
  • the semiconductor element portion is bonded to the substrate to be bonded by bonding energy having a relatively constant strength in the plane. The air bubble is easily prevented from being caught.
  • the recess may be connected to the outside.
  • the recess may be composed of a plurality of grooves extending in parallel with each other.
  • the recesses are a plurality of grooves provided so as to extend in parallel to each other, bubbles that may be caught in the bonding interface are specifically exposed to the outside via the end portions of the grooves. Discharged.
  • the concave portion may not be connected to the outside.
  • the recess may be composed of a plurality of dot-like recesses that are separated from each other.
  • the concave portions are a plurality of point-shaped concave portions provided so as to be separated from each other, invasion of the chemical solution, dust, or the like in the subsequent process is specifically suppressed.
  • the recess may be configured to be an alignment mark for aligning the bonded substrate and the semiconductor element portion.
  • the concave portion serves as an alignment mark for positioning the substrate to be bonded and the semiconductor element portion. Therefore, without adding a manufacturing process, the sandwiching of bubbles at the bonding interface can be suppressed and the substrate to be bonded can be formed. It is possible to join the semiconductor element portions with high accuracy.
  • the bonded substrate may be made of glass, and the semiconductor element portion may be made of silicon.
  • the bonded substrate is made of glass and the semiconductor element portion is made of silicon, for example, a TFT, a drive circuit, a control circuit, and the like are formed on a glass active matrix substrate constituting the liquid crystal display device. Specifically, the semiconductor element portions constituting the are bonded.
  • the method for manufacturing a semiconductor device includes an element formation step of forming a planarization film so as to cover the element pattern after an element pattern is formed on the substrate layer, and a substrate on which the planarization film is formed.
  • the bonded substrate and the semiconductor element portion at the bonding interface between the bonded substrate and the semiconductor element portion. Since the concave portion forming step for forming the concave portion in at least one of them is provided, local unevenness of bonding energy at the bonding interface is suppressed by the concave portion formed at the bonding interface. Thus, in the recess forming step, the semiconductor element portion is bonded to the substrate to be bonded by bonding energy having a relatively constant strength in the plane only by forming the recess in at least one of the substrate to be bonded and the semiconductor element portion.
  • the entrapment of bubbles at the joining interface is easily suppressed. And since the entrapment of bubbles at the bonding interface is suppressed, deformation of the element pattern formed in the semiconductor element portion is suppressed, and damage to the element pattern is suppressed. Therefore, it is possible to easily suppress the entrapment of bubbles at the bonding interface and suppress damage to the element pattern.
  • the formation of bubbles at the bonding interface is suppressed only by forming the recess in at least one of the substrate to be bonded and the semiconductor element portion. It is no longer necessary to prepare the environment, and the joining apparatus can be simplified and the manufacturing process can be shortened.
  • separation ions may be implanted into the base layer, and the recess formation step may be performed after the separation layer formation step.
  • the recessed portion forming step is performed after the separating layer forming step, for example, when the surface of the planarizing film is etched in the recessed portion forming step, the separating layer is formed on the base layer in the separating layer forming step.
  • the recessed part is not formed in the surface of a base layer (planarization film
  • the separation layer for separating the base layer is reliably formed at a predetermined depth of the base layer.
  • the concave portion is formed in at least one of the substrate to be bonded and the semiconductor element portion at the bonding interface, it is possible to easily suppress the entrapment of bubbles at the bonding interface and suppress damage to the element pattern. Can do.
  • FIG. 1 is a cross-sectional view illustrating the method for manufacturing the semiconductor device 30a according to the first embodiment.
  • FIG. 2 is a perspective view of the precursor 26 for manufacturing the semiconductor device 30a.
  • FIG. 3 is a cross-sectional view of the precursor 26 taken along the line III-III in FIG.
  • FIG. 4 is a perspective view of a silicon die 25b used in the method for manufacturing a semiconductor device according to the second embodiment.
  • FIG. 5 is a perspective view of a silicon die 25c used in the method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 6 is a top view (a) and a side view (b) of the silicon die 25c.
  • FIG. 7 is a cross-sectional view illustrating a semiconductor device 30b according to the fourth embodiment.
  • FIG. 1 is a cross-sectional view illustrating the method for manufacturing the semiconductor device 30a according to the first embodiment.
  • FIG. 2 is a perspective view of the precursor 26 for manufacturing the semiconductor device 30a.
  • FIG. 8 is a cross-sectional view illustrating a semiconductor device 30c according to the fifth embodiment.
  • FIG. 9 is a cross-sectional view showing a method of manufacturing a semiconductor device using a conventional device transfer technique.
  • FIG. 10 is a cross-sectional view of a semiconductor device precursor 126 in a method of manufacturing a semiconductor device using a conventional device transfer technique.
  • Embodiment 1 of the Invention 1 to 3 show Embodiment 1 of a semiconductor device and a manufacturing method thereof according to the present invention.
  • FIG. 1 is a cross-sectional view showing a method for manufacturing the semiconductor device 30a of this embodiment.
  • 2 is a perspective view of the precursor 26 of the semiconductor device 30a
  • FIG. 3 is a cross-sectional view of the precursor 26 taken along line III-III in FIG.
  • the semiconductor device 30 includes a glass substrate 10a provided as a substrate to be bonded, and a semiconductor element portion 25aa bonded to the glass substrate 10a by using van der Waals force. Yes.
  • the semiconductor element portion 25aa includes a planarizing film 23 having a plurality of grooves 23a formed on the bottom surface so as to extend in parallel with each other, and a gate electrode provided on the planarizing film 23. 22, a gate insulating film 21 provided on the planarizing film 23 so as to cover the gate electrode 22, and a source region R and a drain region D so as to be separated from each other with the gate electrode 22 interposed therebetween on the gate insulating film 21. And a provided silicon substrate layer 20a.
  • the gate electrode 22 and the source region R and the drain region D provided on the gate electrode 22 via the gate insulating film 21 constitute a transistor element T (element pattern) as shown in FIG. is doing.
  • the ratio of the total area occupied by each groove 23a to the area of the bonding surface of the semiconductor element portion 25aa is up to about 70% (preferably up to 50%).
  • the width, depth, and pitch are set so that Here, this ratio is considered to depend on factors such as the type of pattern shape (such as a lattice shape or stripe shape) of the plurality of grooves 23a formed in the planarizing film 23, the planarity and material of the planarizing film, and the like. Therefore, the width, depth, and pitch required for each groove 23a of the planarizing film 23 depend on these factors.
  • the manufacturing method of the semiconductor device 30a includes an element forming step, a separation layer forming step, a recess forming step, a base layer arranging step, and a base layer separating step.
  • the gate insulating film 21 is formed by processing the silicon substrate 20 as a base layer in a high temperature atmosphere and growing a silicon oxide film on the surface thereof.
  • the polysilicon film is patterned by photolithography to form a gate.
  • the electrode 22 is formed.
  • phosphorus ions are implanted into the silicon substrate 20 using the gate electrode 22 and the like as a mask, thereby forming a source region S and a drain region D on the surface of the silicon substrate 20 to form a transistor element T.
  • a silicon oxide film for example, is formed on the entire substrate on which the transistor element T is formed by plasma CVD, and then the silicon oxide film is planarized by CMP (Chemical-Mechanical-Polishing) method.
  • CMP Chemical-Mechanical-Polishing
  • ⁇ Separation layer forming step> By implanting separation ions H such as hydrogen and helium into the silicon substrate 20 on which the transistor element T and the planarizing film 23 are formed in the element formation step, as shown in FIG. A separation layer 19 is formed at a predetermined depth inside the substrate 20.
  • ⁇ Recess formation process> After forming a resist pattern (not shown) on the surface of the planarization film 23 of the silicon substrate 20 on which the isolation layer 19 is formed in the isolation layer forming step, the planarization film 23 exposed from the resist pattern is dry-etched or By wet etching, as shown in FIG. 1B, a plurality of grooves 23a are formed as recesses, and a silicon die 25a is formed.
  • FIG. 1 (c) ⁇ Base layer arrangement process>
  • the silicon die 25a formed in the recess forming step is formed on the surface of the glass substrate 10 as shown in FIG. 1 (c), FIG. 2 and FIG. Are joined by van der Waals force to form the precursor 26.
  • the entrapment of bubbles is suppressed by the grooves 23a formed in the planarizing film 23 as shown in FIG. 2 is a perspective view of the precursor 26 shown in FIG. 1C viewed from the glass substrate 10a side so that the grooves 23a formed in the planarizing film 23 can be easily confirmed.
  • ⁇ Base layer separation process> The precursor 26 formed in the base layer arrangement step is annealed at a temperature of about 500 ° C., whereby the silicon substrate 20 is cleaved along the separation layer 19 into the silicon substrate layer 20a and the discarded substrate layer 20b. Separately, a semiconductor element portion 25aa is formed.
  • the semiconductor device 30a of this embodiment can be manufactured.
  • the semiconductor element portion 25aa (silicon die 25a) is formed on the glass substrate 10a only by forming a plurality of grooves 23a on the surface of the planarizing film 23 of the silicon die 25a to be the semiconductor element portion 25aa. Since bonding is performed by bonding energy having a relatively constant strength in the plane, it is possible to easily suppress the entrapment of bubbles at the bonding interface. In addition, since it is possible to suppress the entrapment of bubbles at the bonding interface, it is possible to suppress the deformation of the circuit portion C including the transistor element T and the like formed in the semiconductor element portion 25aa, and to suppress damage to the transistor element T. be able to.
  • the recess forming step it is possible to suppress the entrapment of bubbles at the bonding interface only by forming the plurality of grooves 23a in the silicon die 25a to be the semiconductor element portion 25aa. It is not necessary to prepare a device for holding 10a and the silicon die 25a in a vacuum atmosphere, or a device for applying high pressure and high temperature to the silicon die 25a, thereby simplifying the joining device and shortening the manufacturing process. Can do.
  • the silicon substrate is formed when the separating layer 19 is formed on the silicon substrate 20 in the separating layer forming step. No recess is formed on the surface of 20 (flattening film 23). Therefore, when the separation ions H are implanted into the silicon substrate 20 in the separation layer forming step, the implantation surface is flat, so that the implantation depth of the separation ions H in the silicon substrate 20 is constant, and the base body In the layer separation step, when the semiconductor element portion 25aa is formed, the separation layer 19 for separating the silicon substrate 20 can be reliably formed at a predetermined depth inside the silicon substrate 20.
  • the recesses of the planarization film 23 are the plurality of grooves 23a provided so as to be connected to the outside and extend in parallel with each other, and thus each groove 23a. Air bubbles that may be caught in the bonding interface can be discharged to the outside through the end portion of the. Furthermore, even when hydrogen gas or the like is diffused not only during the above-described bonding process but also in the subsequent annealing process or cleaving process, it is possible to suppress the generation of bubbles at the bonding interface.
  • the method of manufacturing the semiconductor device 30a in which one transistor element T is formed on the silicon substrate 20 to form the silicon die 25a has been exemplified.
  • the present invention provides an element such as a transistor element on the silicon substrate.
  • the method can be applied to a method of simultaneously forming a plurality of silicon dies by forming a large number of patterns and then dividing the silicon substrate into each element pattern.
  • FIG. 4 is a perspective view of a silicon die 25b used in the method for manufacturing a semiconductor device of this embodiment.
  • the same portions as those in FIGS. 1 to 3 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • a plurality of grooves 23a are formed on the surface of the planarizing film 23.
  • FIG. As shown, not only a plurality of grooves 23b but also alignment marks 23c are formed on the surface of the planarizing film 23.
  • channel 23a of the said Embodiment 1 was substantially U shape
  • channel 23b of this embodiment is substantially V shape.
  • the silicon die 25b changes the shape of the resist pattern used when etching the planarizing film 23 in the recess forming step of the manufacturing method of the first embodiment, and simultaneously forms the grooves 23b and the alignment marks 23c.
  • the alignment mark 23c is exemplified as a rectangular shape, but may be a circular shape or other polygonal shapes.
  • each groove 23b is formed in the planarization film 23 constituting the semiconductor element portion, as in the first embodiment. It is possible to easily suppress the entrapment of bubbles at the interface and suppress damage to the transistor element, and the alignment mark 23c is formed at the connection interface, so that the semiconductor element can be formed on the glass substrate without adding a manufacturing process.
  • the silicon die 25b to be a part can be bonded with high accuracy.
  • FIG. 5 is a perspective view of a silicon die 25c used in the method for manufacturing a semiconductor device of this embodiment
  • FIG. 6 is a top view (a) and a side view (b) of the silicon die 25c.
  • the recesses are connected to the outside.
  • the recesses are not connected to the outside.
  • the planarizing film 23 is provided with a plurality of point-like recesses 23d so as to be separated from each other.
  • the silicon die 25c is prepared by changing the shape of the resist pattern used when etching the planarizing film 23 and forming each dot-like recess 23d in the recess forming step of the manufacturing method of the first embodiment. be able to.
  • each point-like recess 23d is formed in the planarizing film 23 constituting the semiconductor element portion, as in the first and second embodiments. Therefore, it is possible to easily suppress the entrapment of bubbles at the bonding interface and suppress the damage to the transistor element, and the recesses of the planarization film 23 are provided so as to be separated from each other not connected to the outside. Since it is the point-like recessed part 23d, the penetration
  • FIG. 7 is a cross-sectional view showing the semiconductor device 30b of this embodiment.
  • the recesses for suppressing the deformation of the transistor elements are formed only on the surface of the planarizing film 23 that constitutes the silicon dies 25a, 25b, and 25c serving as the semiconductor element portions.
  • the concave portion is formed not only on the surface of the semiconductor element portion 25aa but also on the surface of the glass substrate 10b.
  • the semiconductor device 30b includes a glass substrate 10b provided as a substrate to be bonded, and a semiconductor element portion 25aa bonded to the glass substrate 10b using van der Waals force. Yes.
  • a plurality of grooves 10c are provided at the connection interface so as to extend in parallel with each other.
  • the glass substrate 10b is not only etched in the flattening film 23 in the recess forming step of the manufacturing method of the first embodiment, but a resist pattern is formed in a region that becomes a bonding interface of the glass substrate 10b, and is exposed from the resist pattern.
  • Each groove 10c can be formed and prepared by dry etching or wet etching of the upper portion of the substrate to be processed.
  • each groove 23a is formed in the planarizing film 23 constituting the semiconductor element portion 25aa, and each groove 10c is formed in the glass substrate 10b. It is possible to easily suppress the entrapment of bubbles at the interface and suppress damage to the transistor element.
  • FIG. 8 is a cross-sectional view showing the semiconductor device 30c of this embodiment.
  • the recess for suppressing the deformation of the transistor element is formed at least on the surface of the planarization film 23 constituting the semiconductor element portion.
  • the concave portion is formed only on the surface of the glass substrate 10b.
  • the semiconductor device 30c includes a glass substrate 10b provided as a substrate to be bonded, and a semiconductor element unit 25 bonded to the glass substrate 10b by using van der Waals force. Yes.
  • the semiconductor element portion 25 has substantially the same configuration as the semiconductor element portion 25aa described in the first embodiment except that no recess is formed on the surface of the planarizing film 23. Yes.
  • each groove 10c is formed in the glass substrate 10b, it is possible to easily suppress the entrapment of bubbles at the bonding interface and to suppress damage to the transistor element.
  • the method of implanting separation ions into the base layer and forming the separation layer inside the base layer has been exemplified.
  • relative structures such as a porous layer, an amorphous layer, and a columnar structure are formed inside the base layer. It is also possible to form a separation layer by forming a weak layer structure.
  • the glass substrate is exemplified as the bonded substrate, but a plastic substrate or a metal plate may be used as the bonded substrate.
  • the thin film silicon device may be formed in advance on the bonded substrate, or the thin film silicon device may be formed on the bonded substrate after the semiconductor element portion is bonded to the bonded substrate.
  • the circuit portion made up of transistor elements or the like is exemplified as the element pattern to be transferred, but only a thin film pattern constituting a part of the circuit portion may be used as the element pattern.
  • the present invention can be easily applied to a liquid crystal display device manufactured using a device transfer technique because it can easily suppress the pinching of bubbles at the bonding interface and suppress damage to the element pattern. It is.

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Abstract

　被接合基板（１０ａ）と、被接合基板（１０ａ）に接合され、素子パターン（Ｔ）が形成された半導体素子部（２５ａａ）とを備えた半導体装置であって、被接合基板（１０ａ）及び半導体素子部（２５ａａ）の接合界面において、被接合基板（１０ａ）及び半導体素子部（２５ａａ）の少なくとも一方には、凹部（２３ａ）が形成されている。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関し、特に、液晶表示装置などに用いられる半導体装置及びその製造方法に関するものである。
　アクティブマトリクス駆動方式の液晶表示装置は、互いに対向して配置されたアクティブマトリクス基板及び対向基板と、それらの両基板の間に設けられた液晶層とを備えている。このアクティブマトリクス基板は、例えば、画像を表示を行う表示領域の各画素にスイッチング素子としてＴＦＴ（Thin Film Transistor）、並びに表示領域の外側の非表示領域に駆動回路及びコントロール回路などを有しているので、半導体装置を構成している。
　近年、シリコン基板上に半導体素子を一旦形成した後に、その半導体素子を他の被転写基板に貼り付ける、というデバイストランスファー技術を用いて半導体装置を製造する方法が提案されている。
　例えば、特許文献１には、基体層に素子の少なくとも一部を形成する工程と、剥離層を形成する工程と、平坦化膜を形成する工程と、基体層を分断領域で分断してダイを形成する工程と、ダイを平坦化膜の表面において基板に貼り付ける工程と、基体層の一部を剥離層に沿って分離除去する工程とを備え、ダイを形成する工程の前に、平坦化膜の表面に開口すると共に剥離層よりも平坦化膜とは反対側に底面を有する凹溝を、凹溝の底面に分断領域の少なくとも一部が含まれるように形成する工程を備える半導体装置の製造方法が開示されている。
　また、特許文献２には、第１のウエハから第２のウエハへの層を転送する方法であって、第１のウエハがその表面に、転送すべき層の厚みに近いか、より大きい厚みを有する半導体材料から選ばれた材料の層を確定する脆弱領域を備え、転送すべき層の厚みに近いか、より大きい厚みを有する層が第２のウエハに接触するように２枚のウエハの表面を接触させる工程と、実質的に大気温度より高く２００°Ｃから４００°Ｃの範囲の第１の温度で約３０分より長い第１の時間、熱エネルギーを供給する工程と、さらなる熱エネルギーを供給して温度を第１の温度より高くして脆弱領域において第１のウエハから転送すべき層を剥がす工程とを備えた転送方法が開示されている。
　また、特許文献３には、熱硬化性樹脂を含有する絶縁性多孔質体からなる絶縁シートの所定箇所にビアホールを形成し、ビアホール内に金属粉末を含有する導電性組成物を充填してビアホール導体を形成し、転写シート表面に予め形成された金属箔からなる配線回路層をビアホール導体が形成された絶縁シート表面に転写した後、適宜多層化し、絶縁シート中の熱硬化性樹脂を硬化させる配線基板の製造方法が開示されている。
特開２００８－６６５６６号公報 特開２００６－７４０３４号公報 特開２００１－１５８７２号公報
　図９は、上述した従来のデバイストランスファー技術を用いた半導体装置の製造方法を示す断面図であり、図１０は、その半導体装置の製造方法における半導体装置の前駆体１２６の断面図である。
　ここで、従来のデバイストランスファー技術を用いた半導体装置は、以下の各工程を行うことにより、製造される。
　まず、図９（ａ）に示すように、シリコン基板１２０に、半導体素子として、例えば、トランジスタ素子Ｔを形成した後に、トランジスタ素子Ｔを覆うように平坦化膜１２３を形成する。
　続いて、平坦化膜１２３が形成された基板に平坦化膜１２３側から水素イオンＨを注入することにより、シリコン基板１２０の所定の深さに水素注入層１１９を形成して、シリコンダイ１２５を形成する。
　さらに、図９（ｂ）に示すように、被転写基板であるガラス基板１１０の表面の所定の領域に、シリコンダイ１２５を位置合わせして配置することにより、ガラス基板１１０の表面にシリコンダイ１２５をファンデルワールス力で接合して、前駆体１２６を形成する。
　最後に、前駆体１２６に対してアニール処理を行うことにより、ガラス基板１１０に接合されたシリコンダイ１２５を水素注入層１１９に沿って分離する。
　しかしながら、従来の製造方法では、図９（ｂ）及び図１０に示すように、ガラス基板１１０にシリコンダイ１２５が接合された前駆体１２６において、ガラス基板１１０とシリコンダイ１２５との間に気泡Ｂが挟み込まれるおそれがある。ここで、ガラス基板１１０とシリコンダイ１２５との界面における接合の速さは、ガラス基板１１０とシリコンダイ１２５との界面におけるボンディングエネルギー（Bonding Energy）の強さに依存するので、接合界面内でボンディングエネルギーの強さに分布があると、ボンディングエネルギーの相対的に強い領域がその相対的に弱い領域を囲むように、接合が進行することになる。そうなると、ガラス基板１１０及びシリコンダイ１２５は、気泡Ｂを挟み込んだ状態で接合されるので、トランジスタ素子Ｔなどからなる回路部Ｃが、図１０に示すように、変形してしまう、という問題が発生する。この問題を解決する方法としては、真空装置内で基板同士（ガラス基板１１０及びシリコンダイ１２５）を接合する方法、又は基板（シリコンダイ１２５）に対して高い圧力及び高い温度を加えることにより、気泡Ｂを外部に追い出すように基板同士を接合する方法などが考えられるものの、このような方法では、装置の規模が大きくなったり、シリコンダイ１２５に対して高い圧力及び高い温度を加える際に、シリコンダイ１２５に形成された回路部Ｃが深刻な損傷を受けたりするおそれがある。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、接合界面における気泡の挟み込みを容易に抑制して、素子パターンの損傷を抑制することにある。
　上記目的を達成するために、本発明は、接合界面において、被接合基板及び半導体素子部の少なくとも一方に凹部を形成するようにしたものである。
　具体的に本発明に係る半導体装置は、被接合基板と、上記被接合基板に接合され、素子パターンが形成された半導体素子部とを備えた半導体装置であって、上記被接合基板及び半導体素子部の接合界面において、上記被接合基板及び半導体素子部の少なくとも一方には、凹部が形成されていることを特徴とする。
　上記の構成によれば、半導体装置を構成する被接合基板及び半導体素子部の接合界面において、被接合基板及び半導体素子部の少なくとも一方に凹部が形成されているので、その接合界面に形成された凹部により、接合界面におけるボンディングエネルギーの局所的な偏りが抑制される。これにより、被接合基板及び半導体素子部の少なくとも一方に凹部を形成するだけで、半導体素子部が被接合基板に面内で比較的一定な強さを有するボンディングエネルギーによって接合されるので、接合界面における気泡の挟み込みが容易に抑制される。そして、接合界面における気泡の挟み込みが抑制されるので、半導体素子部に形成された素子パターンの変形が抑制されることになり、素子パターンの損傷が抑制される。したがって、接合界面における気泡の挟み込みを容易に抑制して、素子パターンの損傷を抑制することが可能になる。また、被接合基板及び半導体素子部の少なくとも一方に凹部を形成するだけで、接合界面における気泡の挟み込みが抑制されるので、接合を行うために、真空の環境又は高圧及び高温の環境を準備する必要がなくなり、接合装置の簡略化や製造プロセスの短縮が可能になる。
　上記凹部は、外部につながっていてもよい。
　上記の構成によれば、凹部が外部につながっているので、接合界面に挟み込むおそれのある気泡を外部に排出して、接合界面における気泡の挟み込みが具体的に抑制される。
　上記凹部は、互いに平行に延びる複数の溝条により構成されていてもよい。
　上記の構成によれば、凹部が互いに平行に延びるように設けられた複数の溝条であるので、各溝条の端部を介して、接合界面に挟み込むおそれのある気泡が具体的に外部に排出される。
　上記凹部は、外部につながっていなくてもよい。
　上記の構成によれば、凹部が外部につながっていないので、後工程における薬液やダストなどの接合界面への浸入が抑制される。
　上記凹部は、互いに離間する複数の点状凹部により構成されていてもよい。
　上記の構成によれば、凹部が互いに離間するように設けられた複数の点状凹部であるので、後工程における薬液やダストなどの接合界面への浸入が具体的に抑制される。
　上記凹部は、上記被接合基板及び半導体素子部を位置合わせするためのアライメントマークとなるように構成されていてもよい。
　上記の構成によれば、凹部が被接合基板及び半導体素子部の位置合わせ用のアライメントマークとなるので、製造工程を追加することなく、接合界面における気泡の挟み込みを抑制して、被接合基板に半導体素子部を精度よく接合することが可能である。
　上記被接合基板は、ガラス製であり、上記半導体素子部は、シリコン製であってもよい。
　上記の構成によれば、被接合基板がガラス製であり、半導体素子部がシリコン製であるので、例えば、液晶表示装置を構成するガラス製のアクティブマトリクス基板に、ＴＦＴ、駆動回路及びコントロール回路などを構成する半導体素子部が具体的に接合される。
　また、本発明に係る半導体装置の製造方法は、基体層に素子パターンを形成した後に、該素子パターンを覆うように平坦化膜を形成する素子形成工程と、上記平坦化膜が形成された基体層に分離層を形成する分離層形成工程と、被接合基板の所定位置に上記素子パターン及び分離層が形成された基体層を配置する基体層配置工程と、上記被接合基板に配置された基体層における該被接合基板と反対側を上記分離層に沿って分離して、半導体素子部を形成する基体層分離工程とを備える半導体装置の製造方法であって、上記平坦化膜及び上記被接合基板の少なくとも一方の表面をエッチングして、該表面に凹部を形成する凹部形成工程を備えることを特徴とする。
　上記の方法によれば、素子形成工程、分離層形成工程、基体層配置工程及び基体層分離工程を備えるデバイストランスファー技術において、被接合基板及び半導体素子部の接合界面における被接合基板及び半導体素子部の少なくとも一方に凹部を形成する凹部形成工程を備えるので、その接合界面に形成された凹部により、接合界面におけるボンディングエネルギーの局所的な偏りが抑制される。これにより、凹部形成工程において、被接合基板及び半導体素子部の少なくとも一方に凹部を形成するだけで、半導体素子部が被接合基板に面内で比較的一定な強さを有するボンディングエネルギーによって接合されるので、接合界面における気泡の挟み込みが容易に抑制される。そして、接合界面における気泡の挟み込みが抑制されるので、半導体素子部に形成された素子パターンの変形が抑制されることになり、素子パターンの損傷が抑制される。したがって、接合界面における気泡の挟み込みを容易に抑制して、素子パターンの損傷を抑制することが可能になる。また、凹部形成工程において、被接合基板及び半導体素子部の少なくとも一方に凹部を形成するだけで、接合界面における気泡の挟み込みが抑制されるので、接合を行うために、真空の環境又は高圧及び高温の環境を準備する必要がなくなり、接合装置の簡略化や製造プロセスの短縮が可能になる。
　上記分離層形成工程では、上記基体層に分離用イオンを注入し、上記分離層形成工程の後に上記凹部形成工程を行ってもよい。
　上記の方法によれば、分離層形成工程の後に、凹部形成工程を行うので、例えば、凹部形成工程で平坦化膜の表面をエッチングする場合には、分離層形成工程で基体層に分離層を形成する際に、基体層（平坦化膜）の表面に凹部が形成されていないことになる。そのため、分離層形成工程において、基体層に分離用イオンを注入する際には、被注入表面が平坦であるので、基体層における分離用イオンの注入深さが一定になり、基体層分離工程において、半導体素子部を形成する際に、基体層を分離するための分離層が基体層の所定の深さに確実に形成される。
　本発明によれば、接合界面において、被接合基板及び半導体素子部の少なくとも一方に凹部が形成されているので、接合界面における気泡の挟み込みを容易に抑制して、素子パターンの損傷を抑制することができる。
図１は、実施形態１に係る半導体装置３０ａの製造方法を示す断面図である。 図２は、半導体装置３０ａを製造するための前駆体２６の斜視図である。 図３は、図２中のIII－III線に沿った前駆体２６の断面図である。 図４は、実施形態２に係る半導体装置の製造方法に用いるシリコンダイ２５ｂの斜視図である。 図５は、実施形態３に係る半導体装置の製造方法に用いるシリコンダイ２５ｃの斜視図である。 図６は、シリコンダイ２５ｃの上面図（ａ）及び側面図（ｂ）である。 図７は、実施形態４に係る半導体装置３０ｂを示す断面図である。 図８は、実施形態５に係る半導体装置３０ｃを示す断面図である。 図９は、従来のデバイストランスファー技術を用いた半導体装置の製造方法を示す断面図である。 図１０は、従来のデバイストランスファー技術を用いた半導体装置の製造方法における半導体装置の前駆体１２６の断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図３は、本発明に係る半導体装置及びその製造方法の実施形態１を示している。具体的に、図１は、本実施形態の半導体装置３０ａの製造方法を示す断面図である。また、図２は、半導体装置３０ａの前駆体２６の斜視図であり、図３は、図２中のIII－III線に沿った前駆体２６の断面図である。
　半導体装置３０は、図１（ｄ）に示すように、被接合基板として設けられたガラス基板１０ａと、ガラス基板１０ａ上にファンデルワールス力を用いて接合された半導体素子部２５ａａとを備えている。
　半導体素子部２５ａａは、図１（ｄ）に示すように、底面に互いに平行に延びるように複数の溝条２３ａが形成された平坦化膜２３と、平坦化膜２３上に設けられたゲート電極２２と、ゲート電極２２を覆うように平坦化膜２３上に設けられたゲート絶縁膜２１と、ゲート絶縁膜２１上にゲート電極２２を挟んで互いに離間するようにソース領域Ｒ及びドレイン領域Ｄが設けられたシリコン基板層２０ａとを備えている。ここで、ゲート電極２２、並びにゲート電極２２にゲート絶縁膜２１を介して設けられたソース領域Ｒ及びドレイン領域Ｄは、図１（ｄ）に示すように、トランジスタ素子Ｔ（素子パターン）を構成している。
　平坦化膜２３に形成された各溝条２３ａは、半導体素子部２５ａａの接合面の面積に対して各溝条２３ａが占有する総面積の比率が、７０％程度まで（好ましくは５０％まで）になるように、その幅、深さ及びピッチが設定されている。ここで、この比率は、平坦化膜２３に形成された複数の溝条２３ａのパターン形状の種類（格子状やストライプ状など）、平坦化膜の平坦性及び材質などの要素に依存すると考えられるので、平坦化膜２３の各溝条２３ａに必要な幅、深さ及びピッチは、これらの要素に依存する。
　次に、上記構成の半導体装置３０ａを製造する方法について、一例を挙げて説明する。なお、本実施形態の半導体装置３０ａの製造方法は、素子形成工程、分離層形成工程、凹部形成工程、基体層配置工程及び基体層分離工程を備える。
　＜素子形成工程＞
　まず、基体層であるシリコン基板２０を高温雰囲気下で処理して、その表面にシリコン酸化膜を成長させることにより、ゲート絶縁膜２１を形成する。
　続いて、ゲート絶縁膜２１が形成された基板全体に、プラズマＣＶＤ（Chemical Vapor Deposition）法により、例えば、ポリシリコン膜を成膜した後に、そのポリシリコン膜をフォトリソグラフィにより、パターニングして、ゲート電極２２を形成する。
　その後、ゲート電極２２などをマスクとして、シリコン基板２０にリンイオンを注入することにより、シリコン基板２０の表面に、ソース領域Ｓ及びドレイン領域Ｄを形成して、トランジスタ素子Ｔを形成する。
　さらに、トランジスタ素子Ｔが形成された基板全体に、プラズマＣＶＤ法により、例えば、シリコン酸化膜を成膜した後に、そのシリコン酸化膜をＣＭＰ（Chemical Mechanical Polishing）法により平坦化して、トランジスタ素子Ｔを覆う平坦化膜２３を形成する。
　＜分離層形成工程＞
　上記素子形成工程でトランジスタ素子Ｔ及び平坦化膜２３が形成されたシリコン基板２０に対して、図１（ａ）に示すように、水素、ヘリウムなどの分離用イオンＨを注入することにより、シリコン基板２０の内部の所定の深さに分離層１９を形成する。
　＜凹部形成工程＞
　上記分離層形成工程で分離層１９が形成されたシリコン基板２０の平坦化膜２３の表面に、レジストパターン（不図示）を形成した後に、そのレジストパターンから露出する平坦化膜２３をドライエッチング又はウエットエッチングすることにより、図１（ｂ）に示すように、凹部として複数の溝条２３ａを形成して、シリコンダイ２５ａを形成する。
　＜基体層配置工程＞
　上記凹部形成工程で形成されたシリコンダイ２５ａをガラス基板１０ａ上の所定位置に配置させることにより、図１（ｃ）、図２及び図３に示すように、ガラス基板１０の表面にシリコンダイ２５ａをファンデルワールス力により接合して、前駆体２６を形成する。ここで、前駆体２６におけるガラス基板１０ａ及びシリコンダイ２５ａの接合界面では、図３に示すように、平坦化膜２３に形成された各溝条２３ａにより、気泡の挟み込みが抑制されている。なお、図２は、平坦化膜２３に形成された各溝条２３ａを確認し易いように、図１（ｃ）の前駆体２６をガラス基板１０ａ側からみた斜視図になっている。
　＜基体層分離工程＞
　上記基体層配置工程で形成された前駆体２６に対して、５００℃程度の温度でアニール処理を行うことにより、シリコン基板２０を分離層１９に沿ってシリコン基板層２０ａ及び捨て基板層２０ｂに劈開分離して、半導体素子部２５ａａを形成する。
　以上のようにして、本実施形態の半導体装置３０ａを製造することができる。
　以上説明したように、本実施形態の半導体装置３０ａ及びその製造方法によれば、素子形成工程、分離層形成工程、基体層配置工程及び基体層分離工程を備えるデバイストランスファー技術において、ガラス基板１０ａ及び半導体素子部２５ａａの接合界面における半導体素子部２５ａａに複数の溝条２３ａを形成する凹部形成工程を備えるので、その接合界面に形成された各溝条２３ａにより、接合界面におけるボンディングエネルギーの局所的な偏りを抑制することができる。これにより、凹部形成工程において、半導体素子部２５ａａとなるシリコンダイ２５ａの平坦化膜２３の表面に複数の溝条２３ａを形成するだけで、半導体素子部２５ａａ（シリコンダイ２５ａ）がガラス基板１０ａに面内で比較的一定な強さを有するボンディングエネルギーによって接合されるので、接合界面における気泡の挟み込みを容易に抑制することができる。そして、接合界面における気泡の挟み込みを抑制することができるので、半導体素子部２５ａａに形成されたトランジスタ素子Ｔなどからなる回路部Ｃの変形を抑制することができ、トランジスタ素子Ｔの損傷を抑制することができる。したがって、接合界面における気泡の挟み込みを容易に抑制して、トランジスタ素子Ｔの損傷を抑制することができる。また、凹部形成工程において、半導体素子部２５ａａとなるシリコンダイ２５ａに複数の溝条２３ａを形成するだけで、接合界面における気泡の挟み込みを抑制することができるので、接合を行うために、ガラス基板１０ａ及びシリコンダイ２５ａを真空雰囲気下に保持するための装置、又はシリコンダイ２５ａに高圧及び高温を付加するための装置を準備する必要がなくなり、接合装置の簡略化や製造プロセスの短縮を図ることができる。
　また、本実施形態の半導体装置３０ａの製造方法によれば、分離層形成工程の後に、凹部形成工程を行うので、分離層形成工程でシリコン基板２０に分離層１９を形成する際に、シリコン基板２０（平坦化膜２３）の表面に凹部が形成されていないことになる。そのため、分離層形成工程において、シリコン基板２０に分離用イオンＨを注入する際には、被注入表面が平坦であるので、シリコン基板２０における分離用イオンＨの注入深さが一定になり、基体層分離工程において、半導体素子部２５ａａを形成する際に、シリコン基板２０を分離するための分離層１９をシリコン基板２０内部の所定の深さに確実に形成することができる。
　また、本実施形態の半導体装置３０ａによれば、平坦化膜２３の凹部が、各々、外部につながって、互いに平行に延びるように設けられた複数の溝条２３ａであるので、各溝条２３ａの端部を介して、接合界面に挟み込むおそれのある気泡を外部に排出することができる。さらに、上述した接合プロセス中だけでなく、その後のアニール処理やクリービング（劈開）処理において水素ガスなどの拡散があったとしても、接合界面に気泡が発生することを抑制することができる。
　なお、本実施形態では、シリコン基板２０に１つのトランジスタ素子Ｔを形成して、シリコンダイ２５ａを形成する半導体装置３０ａの製造方法を例示したが、本発明は、シリコン基板にトランジスタ素子などの素子パターンを多数形成した後に、そのシリコン基板を各素子パターン毎に分断することにより、複数のシリコンダイを同時に形成する方法にも適用することができる。
　《発明の実施形態２》
　図４は、本実施形態の半導体装置の製造方法に用いるシリコンダイ２５ｂの斜視図である。なお、以下の各実施形態において、図１～図３と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記実施形態１の製造方法で用いたシリコンダイ２５ａでは、平坦化膜２３の表面に複数の溝条２３ａが形成されていたが、本実施形態の製造方法で用いるシリコンダイ２５ｂでは、図４に示すように、平坦化膜２３の表面に複数の溝条２３ｂだけでなくアライメントマーク２３ｃも形成されている。なお、上記実施形態１の各溝条２３ａの横断面形状は、略Ｕ字型になっていたが、本実施形態の各溝条２３ｂの横断面形状は、略Ｖ字型になっている。
　シリコンダイ２５ｂは、上記実施形態１の製造方法の凹部形成工程において、平坦化膜２３をエッチングする際に用いるレジストパターンの形状を変更して、各溝条２３ｂ及びアライメントマーク２３ｃを同時に形成することにより、準備することができる。ここで、本実施形態では、アライメントマーク２３ｃとして、矩形状のものを例示したが、円形状のものやその他の多角形状のものであってもよい。
　本実施形態のシリコンダイ２５ｂを用いた半導体装置の製造方法によれば、上記実施形態１と同様に、半導体素子部を構成する平坦化膜２３に各溝条２３ｂが形成されているので、接合界面における気泡の挟み込みを容易に抑制して、トランジスタ素子の損傷を抑制することができると共に、接続界面にアライメントマーク２３ｃが形成されているので、製造工程を追加することなく、ガラス基板に半導体素子部となるシリコンダイ２５ｂを精度よく接合することができる。
　《発明の実施形態３》
　図５は、本実施形態の半導体装置の製造方法に用いるシリコンダイ２５ｃの斜視図であり、図６は、シリコンダイ２５ｃの上面図（ａ）及び側面図（ｂ）である。
　上記実施形態１及び２の製造方法で用いたシリコンダイ２５ａ及び２５ｂでは、凹部が外部につながっていたが、本実施形態の製造方法で用いるシリコンダイ２５ｃでは、凹部が外部につながっていない。
　具体的に、シリコンダイ２５ｃでは、図５及び図６に示すように、平坦化膜２３に、互いに離間するように複数の点状凹部２３ｄが設けられている。
　シリコンダイ２５ｃは、上記実施形態１の製造方法の凹部形成工程において、平坦化膜２３をエッチングする際に用いるレジストパターンの形状を変更して、各点状凹部２３ｄを形成することにより、準備することができる。
　本実施形態のシリコンダイ２５ｃを用いた半導体装置の製造方法によれば、上記実施形態１及び２と同様に、半導体素子部を構成する平坦化膜２３に各点状凹部２３ｄが形成されているので、接合界面における気泡の挟み込みを容易に抑制して、トランジスタ素子の損傷を抑制することができると共に、平坦化膜２３の凹部が、各々、外部につながらない互いに離間するように設けられた複数の点状凹部２３ｄであるので、後工程における薬液やダストなどの接合界面への浸入を抑制することができる。
　《発明の実施形態４》
　図７は、本実施形態の半導体装置３０ｂを示す断面図である。
　上記実施形態１、２及び３の半導体装置では、トランジスタ素子の変形を抑制するための凹部が半導体素子部となるシリコンダイ２５ａ、２５ｂ及び２５ｃを構成する平坦化膜２３の表面だけに形成されていたが、本実施形態の半導体装置３０ｂでは、その凹部が半導体素子部２５ａａの表面だけでなく、ガラス基板１０ｂの表面にも形成されている。
　具体的に半導体装置３０ｂは、図７に示すように、被接合基板として設けられたガラス基板１０ｂと、ガラス基板１０ｂ上にファンデルワールス力を用いて接合された半導体素子部２５ａａとを備えている。
　ガラス基板１０ｂでは、その接続界面において、互いに平行に延びるように複数の溝条１０ｃが設けられている。
　ガラス基板１０ｂは、上記実施形態１の製造方法の凹部形成工程において、平坦化膜２３をエッチングするだけでなく、ガラス基板１０ｂの接合界面となる領域にレジストパターンを形成し、そのレジストパターンから露出する基板上部をドライエッチング又はウエットエッチングすることにより、各溝条１０ｃを形成して、準備することができる。
　本実施形態の半導体装置３０ｂによれば、半導体素子部２５ａａを構成する平坦化膜２３に各溝条２３ａが形成されていると共に、ガラス基板１０ｂに各溝条１０ｃが形成されているので、接合界面における気泡の挟み込みを容易に抑制して、トランジスタ素子の損傷を抑制することができる。
　《発明の実施形態５》
　図８は、本実施形態の半導体装置３０ｃを示す断面図である。
　上記実施形態１～４の半導体装置では、トランジスタ素子の変形を抑制するための凹部が少なくとも半導体素子部を構成する平坦化膜２３の表面に形成されていたが、本実施形態の半導体装置３０ｃでは、その凹部がガラス基板１０ｂの表面だけに形成されている。
　具体的に半導体装置３０ｃは、図８に示すように、被接合基板として設けられたガラス基板１０ｂと、ガラス基板１０ｂ上にファンデルワールス力を用いて接合された半導体素子部２５とを備えている。
　半導体素子部２５は、図８に示すように、その平坦化膜２３の表面に凹部が形成されてない点以外、上記実施形態１で説明した半導体素子部２５ａａと実質的に同じ構成になっている。
　本実施形態の半導体装置３０ｃによれば、ガラス基板１０ｂに各溝条１０ｃが形成されているので、接合界面における気泡の挟み込みを容易に抑制して、トランジスタ素子の損傷を抑制することができる。
　上記各実施形態では、基体層に分離用イオンを注入して、基体層の内部に分離層を形成する方法を例示したが、基体層の内部にポーラス層、アモルファス層及び柱状構造などの相対的に弱い層構造を形成して、分離層としてもよい。
　上記各実施形態では、被接合基板として、ガラス基板を例示したが、プラスチック基板や金属板などを被接合基板としてもよい。そして、被接合基板には、薄膜シリコンデバイスが予め形成されていてもよく、また、被接合基板に半導体素子部を接合した後に、その被接合基板に薄膜シリコンデバイスを形成してもよい。
　上記各実施形態では、転写される素子パターンとして、トランジスタ素子などからなる回路部を例示したが、回路部の一部を構成する薄膜パターンのみを素子パターンとしてもよい。
　以上説明したように、本発明は、接合界面における気泡の挟み込みを容易に抑制して、素子パターンの損傷を抑制することができるので、デバイストランスファー技術を用いて製造される液晶表示装置などについて有用である。
Ｈ　　　　分離用イオン
Ｃ　　　　回路部（素子パターン）
Ｔ　　　　トランジスタ素子（素子パターン）
１０ａ，１０ｂ　　　　　　ガラス基板（被接合基板）
１０ｃ，２３ａ，２３ｂ　　溝条（凹部）
１９　　　分離層
２０　　　シリコン基板（基体層）
２３　　　平坦化膜
２３ｃ　　アライメントマーク（凹部）
２３ｄ　　点状凹部
２５，２５ａａ　　　　　　半導体素子部
３０ａ～３０ｃ　　　　　　半導体装置

Claims (9)

  1. 　被接合基板と、
    　上記被接合基板に接合され、素子パターンが形成された半導体素子部とを備えた半導体装置であって、
    　上記被接合基板及び半導体素子部の接合界面において、上記被接合基板及び半導体素子部の少なくとも一方には、凹部が形成されていることを特徴とする半導体装置。
  2. 　請求項１に記載された半導体装置において、
    　上記凹部は、外部につながっていることを特徴とする半導体装置。
  3. 　請求項２に記載された半導体装置において、
    　上記凹部は、互いに平行に延びる複数の溝条により構成されていることを特徴とする半導体装置。
  4. 　請求項１に記載された半導体装置において、
    　上記凹部は、外部につながっていないことを特徴とする半導体装置。
  5. 　請求項４に記載された半導体装置において、
    　上記凹部は、互いに離間する複数の点状凹部により構成されていることを特徴とする半導体装置。
  6. 　請求項１乃至５の何れか１つに記載された半導体装置において、
    　上記凹部は、上記被接合基板及び半導体素子部を位置合わせするためのアライメントマークとなるように構成されていることを特徴とする半導体装置。
  7. 　請求項１乃至６の何れか１つに記載された半導体装置において、
    　上記被接合基板は、ガラス製であり、
    　上記半導体素子部は、シリコン製であることを特徴とする半導体装置。
  8. 　基体層に素子パターンを形成した後に、該素子パターンを覆うように平坦化膜を形成する素子形成工程と、
    　上記平坦化膜が形成された基体層に分離層を形成する分離層形成工程と、
    　被接合基板の所定位置に上記素子パターン及び分離層が形成された基体層を配置する基体層配置工程と、
    　上記被接合基板に配置された基体層における該被接合基板と反対側を上記分離層に沿って分離して、半導体素子部を形成する基体層分離工程とを備える半導体装置の製造方法であって、
    　上記平坦化膜及び上記被接合基板の少なくとも一方の表面をエッチングして、該表面に凹部を形成する凹部形成工程を備えることを特徴とする半導体装置の製造方法。
  9. 　請求項８に記載された半導体装置の製造方法において、
    　上記分離層形成工程では、上記基体層に分離用イオンを注入し、
    　上記分離層形成工程の後に上記凹部形成工程を行うことを特徴とする半導体装置の製造方法。
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