WO2010090133A1 - 固体撮像装置 - Google Patents

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WO2010090133A1
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chip lens
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pixel
center
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山口　琢己
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株式会社 Ｒｏｓｎｅｓ
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Definitions

  • the present invention relates to a solid-state imaging device, and more particularly to a solid-state imaging device in which a plurality of pixels share an amplifying transistor and a reset transistor.
  • CMOS Complementary Metal Oxide Semiconductor
  • the CCD photoelectrically converts the light incident on each unit pixel by a photodiode, and transfers the generated signal charge to the floating diffusion (FD) section provided in the output section via the vertical CCD transfer register and the horizontal CCD transfer register. To do. Thereafter, the CCD detects the potential fluctuation of the FD portion by a MOS transistor and amplifies it to output it as an imaging signal.
  • FD floating diffusion
  • the CMOS image sensor has an FD portion and various MOS transistors for transfer, amplification, etc. in each unit pixel, so that charge transfer is unnecessary. Therefore, the CMOS image sensor can operate at a lower voltage than the CCD solid-state imaging device and is suitable for power saving. In addition, a CMOS image sensor is suitable for downsizing an image sensor because a complicated signal processing function can be easily made into one chip.
  • FIG. 5 is an explanatory diagram showing an example of the configuration of an imaging unit of a conventional CMOS image sensor and an equivalent circuit for one unit pixel.
  • each unit pixel 100 includes a photoelectric conversion unit including a photodiode 102, and four MOS transistors 103 and 105 to 107 for converting a signal charge into a voltage signal and outputting the voltage signal. ing.
  • MOS transistors 103 and 105 to 107 for converting a signal charge into a voltage signal and outputting the voltage signal.
  • signal charges (electrons) accumulated in the photodiode 102 are floating diffusion (via the charge transfer gate 103 based on a read pulse applied from the read signal line 109 to the gate electrode of the charge transfer gate 103.
  • FD unit 104 is connected to the gate electrode of the amplifying transistor 105, and the potential change of the FD unit 104 due to signal charges (electrons) is impedance-converted by the amplifying transistor 105 and then output to the vertical signal line 15.
  • the vertical selection transistor 106 is turned on and off based on a vertical selection pulse applied from the vertical selection line 13 to the gate electrode, and functions to drive the amplification transistor 105 for a predetermined period.
  • the reset transistor 107 functions to reset the potential of the FD section 104 to the potential of the power supply line 108 based on a vertical reset pulse applied from the vertical reset line 14 to the gate electrode.
  • Each unit pixel 100 is scanned by the vertical shift register 11 and the horizontal shift register 12 once in one cycle as follows. That is, when a vertical selection pulse is output from the vertical shift register 11 to one vertical selection line 13 for a certain period during one cycle, each pixel is selected when a pixel in a row corresponding to the vertical selection line 13 is selected. Are output to the respective vertical signal lines 15. During this fixed period, horizontal selection pulses are sequentially output from the horizontal shift register 12 to the horizontal selection lines 17, and the output signals of the corresponding vertical signal lines 15 are sent to the horizontal signal via the horizontal selection transistor 16. The line 18 is sequentially taken out.
  • FIG. 6 is a cross-sectional view showing the structure of the imaging unit of a conventional CMOS image sensor.
  • FIG. 7 is an explanatory diagram conceptually showing the connection relationship between the FD portion 104 and the peripheral impurity layers that cannot be represented only by the sectional view of FIG.
  • a photodiode portion 102 made of an embedded photodiode is formed on the surface layer of the silicon substrate 101. Further, an n-type impurity layer constituting a MOS transistor such as the charge transfer gate 103 is formed around the periphery. As shown in FIG. 7, the n-type impurity layer that forms the embedded photodiode 102, the FD portion 104, and the reset transistor 107 is provided so as to be connected by a channel region below the gate electrode, so that an efficient signal can be obtained. The charge can be transferred and erased.
  • a multilayer wiring made of, for example, aluminum is formed on the silicon substrate 101 via an insulating layer 124 made of silicon oxide or the like.
  • the first-layer wiring 121 is a local wiring that connects pixel transistors and the like.
  • the second-layer wiring 122 and the third-layer wiring 123 are a control signal line such as the vertical selection line 13 that drives the transistor, or a vertical signal line 15 that transmits an electric signal amplified by the amplifying transistor 105.
  • This is a global wiring such as a signal line and a power supply line.
  • a passivation film 125 made of silicon nitride or the like, a planarizing film, or the like is formed on the upper part, and a pixel color filter 126 and an on-chip lens 127 are disposed thereon.
  • the on-chip lens 127 is used to collect incident light on the photodiode 102.
  • these on-chip lenses 127 are formed at regular intervals with a constant pitch.
  • each member is arranged at equal intervals at the same pitch so as to have the same translational symmetry.
  • incident light is incident on the photodiode 102 in each unit pixel 100 in the same manner, and a high-quality image with little variation for each unit pixel 100 can be obtained.
  • an amplification type solid-state imaging device such as a CMOS image sensor requires multilayer wiring of at least two layers, desirably three layers or more as described above, and is formed thick above the photodiode 102.
  • the height from the surface of the photodiode 102 to the uppermost third-layer wiring is 2 to 5 ⁇ m, which is about the same as the pixel size.
  • the position of the opening of the on-chip lens and the light-shielding film is corrected and called shading correction so that obliquely incident light is also collected by the photodiode. May be reduced.
  • an on-chip lens and a light shielding film opening are arranged in a direction in which light is incident as viewed from the photodiode.
  • the solid position is characterized in that the relative position of the signal line (wiring) with respect to each unit pixel is shifted in a direction approaching the center of the imaging region as it goes from the center to the periphery of the imaging region.
  • An image sensor has been proposed.
  • a unit region (unit pixel) in the present application refers to a region on a substrate in which a portion for realizing the function is arranged with one photodiode portion serving as a central functional portion.
  • the translational symmetry of the unit region array refers to the regularity of the array formed by a set of points occupying a certain position (for example, the center position) in the unit region of the same size.
  • Patent Documents 3 and 4 as breakthroughs for the next generation, the FD section, the amplifying transistor, and the vertical selection transistor that are provided in all the pixels other than the photodiode and the charge transfer gate that are essential for each pixel.
  • a CMOS image sensor that shares a reset transistor between a plurality of adjacent unit pixels has been proposed.
  • FIG. 8 is an explanatory diagram showing an example of a configuration and an equivalent circuit of a conventional imaging unit of a CMOS image sensor in which four pixels have a shared area.
  • a circuit in which the amplifying transistor 5, the vertical selection transistor 6, the reset transistor 7, and the power supply 8 are shared by four pixels is shown.
  • each of the four photodiodes has an amplifying transistor 5, a vertical selection transistor 6, a reset transistor 7, and a power supply 8.
  • the four photodiodes share the amplifying transistor 5, the vertical selection transistor 6, the reset transistor 7, and the power supply 8.
  • vignetting means a phenomenon in which an obstacle exists in the incident light path of light and is blocked by light
  • a unit-specific photodiode and a shared region shared by a plurality of unit pixels are mixed in the unit pixel. Since the relative position occupied by the shared region in the unit pixel is always different between adjacent unit pixels, the relative position occupied by the photodiode in the unit pixel is also different between adjacent unit pixels.
  • FIG. 9 is a layout diagram of an imaging unit of a conventional CMOS image sensor in which four pixels have a shared area.
  • This figure is a general plan view in the case where the common FD portion 4 is provided in the shared pixel 51 and the adjacent four pixels share the amplification transistor 5, the vertical selection transistor 6, and the reset transistor 7. .
  • the R, B, Gr, and Gb color filters on the photodiode 2 show an example of a Bayer array.
  • R is a photodiode 2 that outputs a red signal
  • B is a blue signal
  • Gr and Gb are green signals.
  • Gr represents a green pixel arranged beside the red R
  • Gb represents a green pixel arranged beside the blue B.
  • FIG. 10 is a cross-sectional view showing an example of the structure of an imaging unit of a CMOS image sensor in which the conventional four pixels have a shared area.
  • FIG. 10 is a cross-sectional view of a portion corresponding to the broken line AA ′ in FIG.
  • the floating diffusion (FD) portion 4 shared between the two photodiodes 2 of the left unit pixel 10 and the central unit pixel 20 and the charge transfer gate 3 corresponding to each of the two photodiodes 2 is provided with the left unit pixel 10 and the central unit.
  • the pixel 20 is arranged at the boundary position 28.
  • the n-type region of the photodiode 2 and the n-type region of the FD portion 4 are connected via the channel region of the charge transfer gate 3 so that efficient signal charge transfer can be performed. . Therefore, the photodiode 2 is provided in a deviated direction away from the center of the FD portion 4 and approaching the boundary position 29.
  • an insulating layer 24 made of silicon oxide or the like is formed on the silicon substrate 1, and multilayer wiring (first-layer wiring 21, 21 layers) is formed therethrough.
  • An eye wire 22 and a third layer wire 23) are formed.
  • the multilayer wiring is formed so as to be displaced from the center position of the unit pixel so as to avoid the upper portion of the photodiode 2 so that as much light as possible can be introduced into the photodiode 2.
  • the center-of-gravity position 64 of the photodiode is provided farther from the center of the FD portion 4 than the position 65 of the highest position of the on-chip lens and is deviated in a direction approaching the boundary position 29.
  • FIG. 11 is a diagram showing FIG. In FIG. 11, a first-layer on-chip lens 31 is provided with the name of a prism. The vertex of the first-layer on-chip lens 31 is arranged at a position different from the center of the pixel pitch 66.
  • the second-layer on-chip lens is the same microlens 27 as the conventional one, and the apex of the microlens 27 is arranged at the same position as the center of the pixel pitch 66.
  • the charge transfer gate 3 for reading the signal of the photodiode 2 to the floating diffusion 4 is arranged adjacent to the photodiode 2.
  • the apex of the first-layer on-chip lens 31 is arranged so as to be symmetrically opposed with respect to a boundary position 29 that is a direction perpendicular to the direction in which the photodiode 2 and the charge transfer gate 3 are arranged.
  • the structure of FIG. 11 has a structure in which light easily collects in the photodiode as compared with FIG. 10, but the boundary region 67 of the first-layer on-chip lens 31 is steep, and thus a phenomenon caused by light reflection and refraction. It is difficult to collect enough light.
  • FIG. 12 is a typical FIG.
  • the structure of Patent Document 6 is a microlens 27 using only the first-layer on-chip lens 31 of Patent Document 5. Similar to the first-layer on-chip lens 31 of Patent Document 5, the apex of the on-chip lens 27 having this structure is arranged at a position different from the center of the pixel pitch 66.
  • FIG. 12 shown in claim 2 of Patent Document 6 has the same contents as the structure of Patent Document 5, and the charge transfer gate 3 for reading the signal of the photodiode 2 to the floating diffusion 4 is provided. It arrange
  • the vertices of the on-chip lens 27 are arranged so as to be symmetrically opposed with respect to a boundary position 29 that is a direction perpendicular to the direction in which the photodiode 2 and the charge transfer gate 3 are arranged.
  • a boundary position 29 that is a direction perpendicular to the direction in which the photodiode 2 and the charge transfer gate 3 are arranged.
  • a steep region is present in the boundary region 67 of the on-chip lens. For this reason, it is difficult to collect light sufficiently due to the phenomenon of light reflection and refraction.
  • One of the methods is a method in which, when the sensitivity of the B and Gb rows is low with respect to the Gr and R rows, a coefficient in the B and Gb rows is applied to correct the sensitivity to the Gr and R rows. is there.
  • the photodiode portion is provided at a position deviated from the center position of the unit pixel. Therefore, if the optical axis is condensed by the on-chip lens arranged at the center position of the unit pixel, incident light is condensed. It cannot be effectively focused on the photodiode portion. As a result, the amount of light greatly varies from unit pixel to unit pixel.
  • the present invention has been made in consideration of the above circumstances, and its purpose is to perform correction without reducing resolution due to signal processing even when the photodiode portion is arranged out of the position of the translational symmetry array.
  • An object of the present invention is to provide a solid-state imaging device capable of imaging and an imaging device using the solid-state imaging device.
  • a plurality of photodiodes that convert light into signal charges and store them on a semiconductor substrate are arranged in a matrix (i, j), and photoelectric conversion is performed by the photodiodes and the photodiodes.
  • the distance X between the centroid position of the first photodiode (i, j) and the centroid position of the second photodiode (i, j + 1) is equal to the centroid position of the second photodiode (i, j + 1) and the third photodiode (
  • X> Y the distance Y from the center of gravity of i, j + 2) is larger than X (X> Y)
  • the distance K to the highest location of the on-chip lens on i, j + 1) is the highest location of the on-chip lens on the second photodiode (i, j + 1) and the third photodiode (i , J + 2) larger than the distance L from the position of the highest place of the on-chip lens on (K> L)
  • the first photodiode (i, j) and the centroid position of the second photodiode (i, j + 1) is equal to the centroid position of the second photodiode (i, j + 1) and
  • the distance V between the end of the on-chip lens on the second photodiode (i, j + 1) and the position of the highest location of the on-chip lens on the second photodiode (i, j + 1) between The end of the on-chip lens on the second photodiode (i, j + 1) between the second photodiode (i, j + 1) and the third photodiode (i, j + 2) and the second photodiode (i, j + 1) is longer than the distance W from the highest position of the on-chip lens (V> W), and the on-chip lens on the second photodiode (i, j + 1) and the third photodiode (i, j + 2) has a contact portion of height A at the boundary with the on-chip lens on the top, and the on-chip lens on the first photodiode (i, j) and the second photodiode (I, j + 1) has a contact portion of greater than zero height B at the boundary between the on
  • the center of gravity position of the photodiode and the position of the highest place of the on-chip lens are arranged close to each other, even if the pitch of the center of gravity position of the photodiode is different for each row, the different rows Therefore, even if the unit pixels are reduced in size, it is possible to achieve high image quality with little variation in sensitivity.
  • FIG. 3 is a layout diagram of an imaging unit in which an on-chip lens of a CMOS image sensor according to an embodiment is formed.
  • FIG. 6 is a layout diagram of an imaging unit that improves sensitivity variation of the CMOS image sensor according to the embodiment.
  • FIG. 3 is a layout diagram of sensitivity-improving on-chip lenses formed in an imaging unit that improves sensitivity variation of the CMOS image sensor according to the embodiment.
  • Explanatory drawing which shows an example of the structure of the imaging part of the conventional CMOS image sensor, and an equivalent circuit for one unit pixel. Sectional drawing which shows the structure of the unit pixel of the conventional CMOS image sensor.
  • Sectional drawing which shows the structure of the unit pixel of the conventional CMOS image sensor.
  • Explanatory drawing which shows an example of a structure and equivalent circuit of the imaging part of the CMOS image sensor in which the conventional 4 pixels have a shared area.
  • Arrangement diagram of imaging section of conventional CMOS image sensor in which 4 pixels have shared area Sectional drawing which shows an example of the structure of the imaging part of the CMOS image sensor in which the conventional 4 pixels have a shared area.
  • FIG. 7C of patent document 5 The figure which shows FIG. 7C of patent document 5.
  • FIG. FIG. 1 is representative of Patent Document 6.
  • FIG. 1 is a cross-sectional view of an imaging unit of a CMOS image sensor according to an embodiment.
  • the positions 65a, 65b, 65c of the highest place of the on-chip lens are configured to substantially coincide with the barycentric position 64 of the photodiode. Therefore, in the section 61 where the pitch of the photodiode is large, the distance between the position 65a of the highest on-chip lens of the left unit pixel 10 and the position 65b of the highest place of the on-chip lens of the central unit pixel 20 is large. It has become. On the other hand, in the section 62 where the pitch of the photodiodes is small, the distance between the highest position 65b of the on-chip lens of the central unit pixel 20 and the highest position 65c of the on-chip lens of the right unit pixel 30 is small. It has become.
  • the distance between the position 65a at the highest position of the on-chip lens and the end of the on-chip lens on the boundary position 28 side is long, and in the section 62 where the photodiode pitch is small, the on-chip lens.
  • the distance from the highest position 65b to the end of the on-chip lens on the boundary position 29 side is shortened.
  • the boundary region 67a of the on-chip lens between the left unit pixel 10 and the central unit pixel 20 is the photodiode 2a of the left unit pixel 10 and the photodiode of the central unit pixel 20. Since it is far from 2b, the boundary area 67a of the on-chip lens of the left unit pixel 10 and the central unit pixel 20 may be somewhat steep. However, when the on-chip lenses 27 are separated from each other in the boundary region 67a of the on-chip lens or in contact only on the bottom surface, reflection or refraction occurs in the boundary region 67a of the on-chip lens. For this reason, in the structure of FIG.
  • the height 68b of the contact portion of the boundary region 67b of the on-chip lens between the central unit pixel 20 and the right unit pixel 30 is greater than zero and the left unit pixel 10
  • the height of the contact portion of the boundary region 67a of the on-chip lens of the central unit pixel 20 is 68 or more.
  • the height 68b of the contact portion of the boundary region 67b of the on-chip lens between the central unit pixel 20 and the right unit pixel 30 in the section 62 where the photodiode pitch is small is the photodiode pitch.
  • the height is higher than the height 68a of the contact portion of the boundary region 67a of the on-chip lens between the left unit pixel 10 and the central unit pixel 20 in the section 61 having a large.
  • each on-chip lens 27 can be made substantially equal between the pixel 10 and the central unit pixel 20.
  • a color filter of the same color is formed with respect to the structure of the left unit pixel 10 and the structure of the central unit pixel 20
  • the sensitivity variation between the left unit pixel 10 and the central unit pixel 20 is changed. Can be reduced.
  • FIG. 2 is a layout diagram of an imaging unit in which an on-chip lens of the CMOS image sensor according to the embodiment is formed.
  • Gr and R color filters are arranged in the left row of unit pixels 10, and B and Gb color filters are arranged in the central unit pixel 20 row.
  • the sensitivity of the Gr of the left unit pixel 10 and the Gb of the central unit pixel 20 is substantially the same. It becomes possible to make it. As a result, when the unit pixel is reduced, it is possible to achieve high image quality with high sensitivity and less sensitivity variation than in the past.
  • the length 70 of the contact portion of the on-chip lens in the section 62 where the photodiode pitch is small is larger than the length 69 of the contact portion of the on-chip lens in the section 61 where the photodiode pitch is large. It has become. With this configuration, light in a region far from the center of gravity position 64 of the photodiode and having a short contact portion length 69 can sufficiently utilize the elliptical arc of the on-chip lens to position the center of gravity of the photodiode. 64 can collect light. Further, light in a region where the length 70 of the contact portion of the on-chip lens is close to the center of gravity position 64 of the photodiode can be collected by efficiently using the refraction of the contact portion.
  • the length 70 of the contact portion of the on-chip lens in the section 62 where the photodiode pitch is small is larger than the length 69 of the contact portion of the on-chip lens in the section 61 where the photodiode pitch is large.
  • the shape of the on-chip lens 27 in FIG. 2 is a shape close to the shape of a peanut in which two elliptical on-chip lenses 27 are superimposed, and the elliptical on-chip lens is made by overlapping two times. Therefore, this shape simplifies the manufacturing method and makes it easy to reduce variations in sensitivity.
  • FIG. 2 shows the case where the length 70 of the contact portion of one on-chip lens is larger than the length 69 of the contact portion of the other on-chip lens. There is a little invalid area around the on-chip lens 27. Therefore, in order to reduce the invalid area as much as possible, the length of the contact portions 69 and 70 is set to 50% or more of the unit pixel pitch length 71 parallel to the length direction of the contact portions. As a result, 90% or more of light can be efficiently collected in the photodiode 2.
  • the shape of the on-chip lens 27 is further extended vertically and horizontally from the peanut shape, and further overlapped with the on-chip lens 27 of the upper, lower, left and right pixels to increase the length of the contact portion.
  • Both the lengths 69 and 70 can be realized by 70% or more of the pitch length 71 of the unit pixel.
  • FIG. 3 is a layout diagram of an imaging unit for improving sensitivity variation of the CMOS image sensor according to the embodiment.
  • An arrangement diagram of the photodiode 2, the reset transistor 7, the vertical selection transistor 6, the charge transfer gate 3, and the floating diffusion (FD) 4 corresponding to the color filters arranged in the Bayer arrangement is shown.
  • the four photodiodes 2 are each composed of Gr, Gb, R, and B of the Bayer array. Between the Gr of the photodiode (i, j) and the B of the photodiode (i, j + 1), a charge transfer gate 3 for transferring the charges photoelectrically converted by the respective photodiodes is arranged, and the floating diffusion 4a is Are arranged symmetrically.
  • a charge transfer gate 3 for transferring charges photoelectrically converted by each photodiode is arranged, and a floating diffusion 4b are arranged symmetrically. Since the floating diffusions 4a and 4b are connected by metal wiring or the like, the floating diffusion is shared by the four unit pixels.
  • the distance between the Gr in the j row corresponding to green and the Gb in the j + 1 row and the distance between the Gb in the j + 1 row and the Gr in the j + 2 row are arranged to be equal to each other. Arranged at equal pitch.
  • photodiodes sharing the amplification transistor 5, the vertical selection transistor 6, and the reset transistor 7 are (i, j), (i, j + 1), (i + 1, j + 1), (i + 1, j + 2).
  • one row is shifted in the odd and even columns.
  • FIG. 4 is a layout diagram of the sensitivity improving on-chip lens formed in the imaging unit for improving the sensitivity variation of the CMOS image sensor according to the embodiment.
  • the position 65 of the highest place of the on-chip lens is configured to substantially coincide with the barycentric position 64 of the photodiode as in FIG.
  • the i-column Gr on-chip lens 27 a in the row of the unit pixel 10 is located below the position 65 of the highest position of the i-column Gr on-chip lens in the section 61 where the photodiode pitch is large. It has a structure with increased distance.
  • the (i + 1) -column Gb on-chip lens 27b in the row of the unit pixel 20 starts from the position 65d of the highest position of the (i + 1) -column Gb on-chip lens in the section 61 where the photodiode pitch is large. The lower distance is larger.
  • the i-row Gr on-chip lens 27a and the (i + 1) -row Gb on-chip lens 27b can be formed into a long oval on the lower side of substantially the same shape.
  • the vertical distance between the gravity center position 64a of the Gr photodiode in the row of the unit pixel 10 and the gravity center position 64d of the Gb photodiode in the row of the unit pixel 20 is the pitch of the photodiode. Is equal to the section 61 where the pixel pitch is large, and the vertical distance between the gravity center position 64d of the Gb photodiode in 20 rows of unit pixels and the gravity center position 64c of the Gr photodiode in 30 rows of unit pixels is equal to the section 62 where the pitch of the photodiodes is small.
  • the vertical distance between Gr of the unit pixel 10 and Gb of the unit pixel 20 and the vertical distance of Gb of the unit pixel 20 and Gr of the unit pixel 30 are different. Even if the sensitivity is improved by arranging the on-chip lens as shown in FIG. 2 with respect to the asymmetric pixel arrangement as shown in FIG. 9, the on-chip lens 27 is composed of the Gr on-chip lens 27 and the Gb on-chip lens. Since the shape of the lens 27 is vertically symmetrical, the shapes of the on-chip lenses 27 of Gr and Gb are different. Therefore, with the arrangement of the imaging unit as shown in FIG. 9, it is difficult to completely eliminate the sensitivity variation between Gr and Gb by using the on-chip lens 27 only with the method of FIG.
  • the vertical distance between the gravity center position 64a of the Gr photodiode of the unit pixel 10 and the gravity center position 64d of the Gb photodiode of the unit pixel 20, and the gravity center of the Gb photodiode of the unit pixel 20 It is possible to make the position 64d and the vertical distance of the gravity center position 64c of the Gr photodiode of the unit pixel 30 equal to each other, and the distance between the Gr of j row corresponding to green, the Gb of j + 1 row, and the Gb of j + 1 row And the Gr distance of j + 2 rows can be arranged to be equal.
  • each on-chip lens 27 can be made to substantially match between the unit pixel 10 and the unit pixel 20.
  • the on-chip lens 27 on the same color (i, j) Gr and (i + 1, j + 1) Gb or (i-1, j-1) Gb. Therefore, it is possible to minimize variations in sensitivity.
  • Gb of (i ⁇ 1, j ⁇ 1) is a diagonally upper left pixel of (i, j).
  • the shapes of the on-chip lenses 27 for all the colors can be made substantially the same, and the sensitivities can be made to substantially match with the same color.
  • the same color pixel can be formed into the same shape of the on-chip lens 27, so that there is almost no optical shift and almost equal amount of light is incident on each color.
  • the sensitivity variation of the same color can be almost eliminated. Therefore, even if the incident signal is imaged, a good image quality can be realized without generating a striped line due to the sensitivity variation of green.
  • the length 70 of the contact portion of the on-chip lens in the section 62 where the pitch of the photodiodes in each row is small is the length of the contact portion of the on-chip lens in the section 61 where the pitch of the photodiodes is large.
  • the configuration is larger than 69. With this configuration, light in a region far from the center of gravity position 64 of the photodiode and having a short contact portion length 69 can sufficiently utilize the elliptical arc of the on-chip lens to position the center of gravity of the photodiode. 64 can collect light. Further, light in a region where the length 70 of the contact portion of the on-chip lens is close to the center of gravity position 64 of the photodiode can be collected by efficiently using the refraction of the contact portion.
  • the length 70 of the contact portion of the on-chip lens in the section 62 where the photodiode pitch is small is larger than the length 69 of the contact portion of the on-chip lens in the section 61 where the photodiode pitch is large.
  • the height 68b of the contact portion of the boundary region 67b of the on-chip lens in the section 62 where the photodiode pitch is small in each row is as follows. It is configured to be higher than the height 68a of the contact portion of the boundary area 67a of the on-chip lens in the section 61 where the pitch is large.
  • the center of gravity position 64 of the photodiode in FIG. 1 to FIG. 4 and the position 65 of the highest location of the on-chip lens are examples that are substantially coincident. Can be suppressed to some extent. Since an imaging device that is generally used has a large wavelength range of visible light and near infrared light, an effective wavelength may be 1.0 ⁇ m or less. In the imaging device, if the half wavelength shifts by 0.5 ⁇ m or more, it becomes difficult to collect light. Therefore, the deviation between the photodiode center of gravity 64 and the highest position 65 of the on-chip lens is set to 0.5 ⁇ m or less. Therefore, it is necessary to sufficiently suppress sensitivity reduction and variation. Therefore, in the case of the structure of FIGS. 1 to 4, the same effect can be obtained when the center of gravity position 64 of the photodiode and the position 65 of the on-chip lens at the highest position are 0.5 ⁇ m.
  • FIGS. 1 to 4 show an example in which a section 62 where the photodiode pitch is small and a section 61 where the photodiode pitch is large are in the Y-axis direction of the coordinates, and the shape of the on-chip lens 27 is improved in the Y-axis direction.
  • the section 62 where the photodiode pitch is small and the section 61 where the photodiode pitch is large are arranged in the X-axis direction of the coordinates
  • the shape of the on-chip lens is shown in the X-axis direction in FIGS.
  • the solid-state imaging device, the manufacturing method thereof, and the imaging apparatus of the present invention are applied to a CMOS image sensor, an electronic camera, and the like. This can contribute to prevention of deterioration of characteristics.
  • the solid-state imaging device of the present invention is widely used in cameras or camera systems that place importance on high image quality, such as digital still cameras, portable cameras, medical cameras, in-vehicle cameras, video cameras, surveillance cameras, or security cameras. Can be done.

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Abstract

本発明の１つの固体撮像装置によれば、単位画素のフォトダイオードが同一のピッチで並んでいない場合であっても、フォトダイオードの重心位置６４とオンチップレンズの最も高い場所の位置を一致させることによって、各同一色のフォトダイオードの感度をほぼ等しくすることができる。したがって、この固体撮像装置によれば、固体撮像装置の解像度を落とすことなく、単位画素ごとに入射される光量のばらつきを考慮する必要がなくなる。

Description

固体撮像装置
　本発明は、固体撮像装置に係わり、特に複数の画素が増幅用トランジスタとリセットトランジスタを共有する固体撮像装置に関する。
　近年、ビデオカメラや電子カメラが広く普及している。これらのカメラには、ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）や、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサなどの固体撮像素子が用いられている。固体撮像素子の撮像部には、フォトダイオードからなる光電変換部が複数個２次元アレイ状に配置され、各フォトダイオードを中心的機能部として単位領域（単位画素）が形成されている。
　ＣＣＤは、各単位画素に入射した光をフォトダイオードによって光電変換し、生じた信号電荷を、垂直ＣＣＤ転送レジスタ及び水平ＣＣＤ転送レジスタを介して、出力部に設けたフローティングディフュージョン（ＦＤ）部に転送する。その後、ＣＣＤは、このＦＤ部の電位変動をＭＯＳトランジスタによって検出し、それを増幅することにより、撮像信号として出力する。
　一方、ＣＭＯＳイメージセンサは、各単位画素内にＦＤ部や転送、増幅などのための各種ＭＯＳトランジスタを有することから、電荷転送が不要である。従って、ＣＭＯＳイメージセンサは、ＣＣＤ型固体撮像素子よりも低電圧で動作可能であり、省電力化に適している。また、ＣＭＯＳイメージセンサは、複雑な信号処理機能を容易にワンチップ化できるため、撮像素子の小型化に適している。
　図５は、従来のＣＭＯＳイメージセンサの撮像部の構成と単位画素１個分の等価回路の一例を示す説明図である。図５に示すＣＭＯＳイメージセンサでは、各単位画素１００は、フォトダイオード１０２からなる光電変換部と、信号電荷を電圧信号に変換して出力するための４つのＭＯＳトランジスタ１０３及び１０５～１０７とを備えている。（例えば、特許文献１参照。）
　受光動作時には、フォトダイオード１０２に蓄積された信号電荷（電子）は、読み出し信号線１０９から電荷転送ゲート１０３のゲート電極に印加される読み出しパルスに基づいて、電荷転送ゲート１０３を介してフローティングディフュージョン（ＦＤ）部１０４に転送される。ＦＤ部１０４は、増幅用トランジスタ１０５のゲート電極に接続されており、信号電荷（電子）によるＦＤ部１０４の電位変化が、増幅用トランジスタ１０５によってインピーダンス変換された後、垂直信号線１５に出力される。垂直選択用トランジスタ１０６は、垂直選択線１３からゲート電極に印加される垂直選択パルスに基づいてＯＮ、ＯＦＦし、所定の期間だけ増幅用トランジスタ１０５を駆動する働きをする。リセットトランジスタ１０７は、垂直リセット線１４からゲート電極に印加される垂直リセットパルスに基づいて、ＦＤ部１０４の電位を電源線１０８の電位にリセットする働きをする。
　各単位画素１００は、垂直シフトレジスタ１１及び水平シフトレジスタ１２によって１サイクルの間に１度ずつ、次のように走査される。すなわち、１サイクルの間の一定期間、垂直シフトレジスタ１１から１つの垂直選択線１３に垂直選択パルスが出力されると、この垂直選択線１３に対応する行の画素が選択されると、各画素の出力信号がそれぞれの垂直信号線１５に出力される。そして、この一定期間の間に水平シフトレジスタ１２から各水平選択線１７に水平選択パルスが順次出力され、対応する各垂直信号線１５の出力信号が、水平選択用トランジスタ１６を介して、水平信号線１８に順次取り出される。１つの行の全画素の走査が終了すると、次の行の垂直選択線１３に垂直選択パルスが出力され、上記と同様にしてこの新しい行の各画素が走査される。以上の動作を繰り返して、１サイクルの間に全ての行の全画素が１度ずつ走査され、その出力信号が時系列的に水平信号線１８に取り出される。
　図６は、従来のＣＭＯＳイメージセンサの撮像部の構造を示す断面図である。図７は、図６の断面図だけでは表しきれないＦＤ部１０４と周辺の不純物層の接続関係を概念的に示す説明図である。
　図６に示すように、シリコン基板１０１表面層には埋め込みフォトダイオードからなるフォトダイオード部１０２が形成されている。また、その周囲には電荷転送ゲート１０３などのＭＯＳトランジスタを構成するｎ型不純物層が形成されている。図７に示すように、埋め込みフォトダイオード１０２、ＦＤ部１０４、及びリセットトランジスタ１０７を形成するｎ型不純物層は、ゲート電極下部のチャネル領域によって連結されるように設けられており、効率的な信号電荷の転送と消去ができるようになっている。
　ＭＯＳトランジスタからなる回路部に光が漏れ入ると、光電変換が起こり、その結果生じた電子によって発生した偽信号がノイズとなる。
　シリコン基板１０１の上部には、酸化シリコンなどからなる絶縁層１２４を介して、例えばアルミニウムなどからなる多層配線が形成されている。この多層配線において、例えば、１層目の配線１２１は画素トランジスタ間などを接続する局所的な配線である。また、２層目の配線１２２及び３層目の配線１２３は、上記トランジスタを駆動する垂直選択線１３などの制御信号線や、増幅用トランジスタ１０５によって増幅された電気信号を伝達する垂直信号線１５などの信号線や、電源線などの大域的な配線である。
　さらにその上部には、窒化シリコンなどからなるパッシベーション膜１２５や平坦化膜などが形成され、その上に画素色フィルタ１２６及びオンチップレンズ１２７が配置されている。オンチップレンズ１２７は、フォトダイオード１０２に入射光を集光するために用いられる。通常、これらのオンチップレンズ１２７は、一定のピッチで等間隔に形成される。
　上記のＣＭＯＳイメージセンサでは、単位画素１００における、フォトダイオード１０２、ＭＯＳトランジスタ１０３、１０５～１０７や画素内配線、及びオンチップレンズ１２７の相対的な位置関係は、各単位画素１００で共通である。すなわち、各部材は同じ並進対称性をもつように同じピッチで等間隔に配列されている。この結果、入射光は、各単位画素１００でフォトダイオード１０２に同じように入射することになり、単位画素１００ごとのばらつきの小さい良質な画像を得ることができる。
　ところで、ＣＭＯＳイメージセンサなどの増幅型固体撮像素子では、上記のように少なくとも２層、望ましくは３層以上の多層配線が必要であり、フォトダイオード１０２の上部に厚く形成される。例えば、フォトダイオード１０２の表面から最上部の３層目配線までの高さは２～５μｍになり、これは画素サイズと同程度である。このため、被写体をレンズにより結像して撮像する固体撮像装置においては、撮像領域の周辺部寄りの領域でシェーディングが大きいという問題、すなわち、斜めに入射する光が遮光膜や配線によって遮られ、フォトダイオードに集光される光量が減少し、画質劣化が顕著になるという問題がある。
　そこで、撮像領域の周辺部寄りの領域においては、斜めに入射する光もフォトダイオードに集光されるように、瞳補正と称してオンチップレンズや遮光膜の開口部の位置を補正し、シェーディングを軽減することがある。具体的には、フォトダイオードから見て光が入射して来る方向にオンチップレンズ及び遮光膜開口部を配置する。また、後述の特許文献２では、撮像領域の中心部から周辺部に行くに従って各単位画素に対する信号線（配線）の相対位置が撮像領域の中心に近づく方向にずれていることを特徴とする固体撮像素子が提案されている。
　なお、本出願でいう単位領域（単位画素）とは、１つのフォトダイオード部を中心的機能部として、その機能を実現するための部分が配置された基板上の領域を指すものとする。また、単位領域の配列の並進対称性とは、同じ大きさの単位領域中の一定位置（例えば中心の位置）を占める点の集合によって形成される配列の規則性を指すものとする。
　さて、近年、携帯電話などのモバイル機器へのカメラ機能搭載の目的から、固体撮像素子の小型化に対する要求が強まっている。この固体撮像素子の小型化と高画素数化による単位画素の縮小化にともない、単位画素あたりの受光領域が減少し、飽和信号量や感度などの固体撮像素子の特性が低下するという問題が生じている。
　従来、この特性低下を防止するために、単位画素内のトランジスタの面積を減少させることで、フォトダイオードの面積の減少を抑える方法などが用いられてきた。しかし、そのような方法によって固体撮像素子の特性を良好に保つことは困難であった。
特開２００６－３０３４６８号公報 特開２００３－２７３３４２号公報 特開２００５－１９８００１号公報 米国特許第６０４３４７８号明細書 特開２００５－２４４９４７号公報 特開２００７－２０８８１７号公報
　特許文献３及び４では、次世代へのブレークスルーとして、各画素に必須であるフォトダイオード及び電荷転送ゲート以外の、従来すべての画素に設けられていたＦＤ部、増幅用トランジスタ、垂直選択用トランジスタ、及びリセットトランジスタを複数の隣接単位画素間で共有するＣＭＯＳイメージセンサが提案されている。
　図８は、従来の４画素が共有領域を有するＣＭＯＳイメージセンサの撮像部の構成と等価回路の一例を示す説明図である。図８では４画素で増幅用トランジスタ５および垂直選択用トランジスタ６、リセットトランジスタ７、電源８を共有した回路となっている。
　図５に示す従来の単位画素１個分の等価回路では、４つのフォトダイオードが増幅用トランジスタ５および垂直選択用トランジスタ６、リセットトランジスタ７、電源８をそれぞれ有しているが、図８の従来の４画素が共有領域を有するＣＭＯＳイメージセンサでは、４つのフォトダイオードが、増幅用トランジスタ５および、垂直選択用トランジスタ６、リセットトランジスタ７、電源８を共有している。
　このＣＭＯＳイメージセンサでは、単位画素当りのトランジスタ数及び配線数を減らすことができ、その結果として、十分なフォトダイオードの面積が確保される。また、配線によるケラレ（以降、ケラレとは、光の入射光路内に障害物があって光を遮られる現象を意味する。）を減少させることができるので、単位画素の縮小化に有効な場合がある。
　しかしながらこの場合、単位画素内に、画素固有のフォトダイオードと複数の単位画素に共有される共有領域とが混在することになる。共有領域が単位画素内で占める相対位置は、隣接単位画素間では必ず異なるから、フォトダイオードが単位画素内で占める相対位置も、隣接単位画素間で異なることになる。
　すなわち、共有領域を有するＣＭＯＳイメージセンサでは、従来の通常のＣＭＯＳイメージセンサ（図６参照）と違って、フォトダイオードを単位画素と同じ完全な対称性をもつように同ピッチで配置することは難しい。以下、前述の問題点、及びそのような基板に従来と同様のオンチップレンズを形成した場合の問題点について図を用いて説明する。
　図９は、従来の４画素が共有領域を有するＣＭＯＳイメージセンサの撮像部の配置図である。本図は、共有画素５１に共通のＦＤ部４を設け、増幅用トランジスタ５、垂直選択用トランジスタ６、及びリセットトランジスタ７を、隣接する４画素が共有した場合の一般的な平面配置図である。フォトダイオード２上のＲ、Ｂ、Ｇｒ、Ｇｂの色フィルタは、ベイヤ配列の例を示している。ここで、Ｒは赤色、Ｂは青色、Ｇｒ及びＧｂは緑色の信号を出力するフォトダイオード２である。なお、Ｇｒは赤色Ｒの横に配置された緑色画素を示し、Ｇｂは青色Ｂの横に配置された緑色画素を示す。
　図１０は、従来の４画素が共有領域を有するＣＭＯＳイメージセンサの撮像部の構造の一例を示す断面図である。図１０は、図９の破線Ａ－Ａ′に相当する部分の断面図である。左側の単位画素１０と中央の単位画素２０の２つのフォトダイオード２とそれぞれに対応する電荷転送ゲート３の間に共有化されたフローティングディフュージョン（ＦＤ）部４が左側の単位画素１０と中央の単位画素２０とは境界位置２８に配置されている。
　上記の通り、フォトダイオード２のｎ型領域及びＦＤ部４のｎ型領域は、効率的な信号電荷の転送を行うことができるように、電荷転送ゲート３のチャネル領域を介して連結されている。従って、フォトダイオード２は、ＦＤ部４の中心から離れ、境界位置２９に近づく方向に偏位して設けられている。
　そのため、図１０の横方向において、ＦＤ部４を共有し合う左側の単位画素１０と中央の単位画素２０との間にはフォトダイオードのピッチが大きい区間６１があり、ＦＤ部４を共有しない中央の単位画素２０と右側の単位画素３０との間には、フォトダイオードのピッチが小さい区間６２が存在することとなる。
　また、高さ方向には、図１０に示すように、シリコン基板１の上部には酸化シリコンなどからなる絶縁層２４が形成され、これを介して、多層配線（１層目配線２１、２層目配線２２、３層目配線２３）が形成されている。多層配線は、フォトダイオード２にできるだけ多くの光を導入できるように、フォトダイオード２の上部を避けるように単位画素の中心位置から偏位して形成されている。
　さらにその上部には、窒化シリコンなどからなるパッシベーション膜２５や平坦化膜などが形成され、その上に画素色フィルタ２６及びオンチップレンズ２７が等間隔６３に配置されている。
　この構成では、フォトダイオードの重心位置６４は、オンチップレンズの最も高い場所の位置６５よりもＦＤ部４の中心から離れていて、境界位置２９に近づく方向に偏位して設けられている。
　以上の結果、光が斜めに画素に入射する場合には、左側の単位画素１０では、等間隔６３に配置されたオンチップレンズ２７によって集光された光の一部が、フォトダイオード２をはずれてフォトダイオード２以外に入射してしまう。その一部は、多層配線による反射される光もあるため、感度が低下するという問題が生じる。一方、中央の単位画素２０では、等間隔６３に配置されたオンチップレンズ２７によって集光された光は、フォトダイオード２に十分入射できている。このように、左側の単位画素１０と中央の単位画素２０とでは入射光量が異なるため、感度が同一にすることができず、撮像特性が劣化してしまう原因となる。
　このよう現象が起こると、図９に示すように、赤色の隣の緑（Ｇｒ）及び赤（Ｒ）の行のグループと、青（Ｂ）及び青色の隣の緑（Ｇｂ）の行のグループとで、入射光量が異なるため、入射信号を画像化した場合に感度の違いにより縞状の横線が発生し得る。特に、同一色のＧｒとＧｂの感度差が発生するとその現象が顕著となる。
　２００５年に出願された特許文献５では、オンチップレンズを２層にした構造を用いることで、構造上で、感度差を無くす工夫がされている。図１１は特許文献５の図７Ｃを示す図である。図１１では、プリズムという名前で１層目のオンチップレンズ３１を設けている。
　１層目のオンチップレンズ３１の頂点は、画素のピッチ６６の中心とは異なる位置に配置されている。一方、２層目のオンチップレンズは従来と同じマイクロレンズ２７で、マイクロレンズ２７の頂点は、画素のピッチ６６の中心と同じ位置に配置されている。
　この構造では、フォトダイオード２の信号をフローティングディフュージョン４に読みだすための電荷転送ゲート３がフォトダイオード２に隣接するように配置されている。１層目のオンチップレンズ３１の頂点は、フォトダイオード２と電荷転送ゲート３とが並ぶ方向に垂直な方向である境界位置２９を基準として線対称に対向するように配置されている。
図１１の構造では、図１０に比べて、光がフォトダイオードに集まり易い構造となっているが、１層目のオンチップレンズ３１の境界領域６７が急峻なため、光の反射や屈折による現象で光を十分に集めることが難しい。
　同様のオンチップレンズ２７による感度改善として、２００６年に出願された特許文献６の請求項１では、特許文献５とまったく同じ構造が提案されている。図１２は、特許文献６の代表的な図１である。特許文献６の構造は、特許文献５の１層目のオンチップレンズ３１だけを使ったマイクロレンズ２７である。この構造のオンチップレンズ２７の頂点は、特許文献５の１層目のオンチップレンズ３１と同様に、画素のピッチ６６の中心とは異なる位置に配置されている。
　また、特許文献６の請求項２に示されている図１２の構造は、特許文献５の構造と同じ内容であり、フォトダイオード２の信号をフローティングディフュージョン４に読みだすための電荷転送ゲート３がフォトダイオード２に隣接するように配置されている。このオンチップレンズ２７の頂点は、フォトダイオード２と電荷転送ゲート３とが並ぶ方向に垂直な方向である境界位置２９を基準として線対称にお対向するように配置されている。このような図１２の構造であっても、左側の単位画素１０と中央の単位画素２０との間にあるフォトダイオードのピッチが大きい区間６１では、オンチップレンズの境界領域６７に急峻な領域があるため、光の反射や屈折による現象で光を十分に集めることが難しい。
　上記の構造上の問題点で解決できない場合の対策として、一般的には信号処理による補正が行われる場合がある。その一つの方法は、Ｇｒ、Ｒ行に対して、Ｂ、Ｇｂ行の感度が低い場合は、Ｂ、Ｇｂ行にある係数をかけてＧｒ、Ｒ行の感度にそろえるように補正を行う方法である。
　ただし、同色であるＧｒ、Ｇｂに関しては、ＧｂがＧｒと少しでも差があると縞状の横線になってしまうため、Ｇｂに対するＧｒの補正は単純な係数をかけるだけでは十分に補正しきれない。従って、周辺のＧｒを参考にしながらＧｂを補正するような方法も採用されている。最も簡単な補正方法は、Ｇｒの入射光量に相当する信号量を決める際に、例えばその右下のＧｂとの平均値（Ｇｒ＋Ｇｂ）／２を算出し、Ｇｂの入射光量に相当する信号量を決めるのに、例えばその左下のＧｒとの平均を用いる。しかしながら、このような平均化を行うことは、解像度を落とすことになる。高画素数化による単位画素の縮小化（これは結果的に解像度の向上となる）を目的に複数画素の共有を行っても、平均化で解像度を落とすことは、その目的と相反することになる。
　以上に述べたように、ＣＭＯＳイメージセンサの隣接単位画素間で増幅用トランジスタ５および、垂直選択用トランジスタ６、リセットトランジスタ７、電源８を共有する画素共有技術では、単位画素当りのトランジスタ数を減らすことにより、フォトダイオードの受光面積を十分に確保することができる。しかし、この方法では、フォトダイオード部は単位画素の中心位置から偏位した位置に設けられるので、その光軸が単位画素の中心位置に配置されているオンチップレンズで集光すると、入射光を効果的にフォトダイオード部に集光することができない。その結果、各フォトダイオード部に単位画素ごとに光量が大きくばらつくことになる。
　本発明は、上記事情を考慮して成されたもので、その目的は、フォトダイオード部が並進対称性配列の位置から外れて配置されても、信号処理による解像度低下を伴う補正を行うことなく画像化できる固体撮像素子、及びその固体撮像素子を用いた撮像装置を提供することにある。
　本発明の固体撮像装置は、半導体基板上に、光を信号電荷に変換して蓄積するフォトダイオードが行列状（ｉ，ｊ）に複数配置され、前記フォトダイオード及び前記フォトダイオードで光電変換された前記信号電荷を増幅する増幅部を有する画素で構成された固体撮像装置において、
　第１フォトダイオード（ｉ，ｊ）の重心位置と第２フォトダイオード（ｉ，ｊ＋１）の重心位置との距離Ｘが、前記第２フォトダイオード（ｉ，ｊ＋１）の重心位置と第３フォトダイオード（ｉ，ｊ＋２）の重心位置との距離Ｙよりも大きい場合（Ｘ＞Ｙ）に、前記第１フォトダイオード（ｉ，ｊ）上のオンチップレンズの最も高い場所の位置と前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズの最も高い場所の位置との距離Ｋが、前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズの最も高い場所の位置と前記第３フォトダイオード（ｉ，ｊ＋２）上のオンチップレンズの最も高い場所の位置との距離Ｌよりも大きく（Ｋ＞Ｌ）、前記第１フォトダイオード（ｉ，ｊ）と前記第２フォトダイオード（ｉ，ｊ＋１）の間にある前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズ端部と前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズの最も高い場所の位置との距離Ｖが、前記第２フォトダイオード（ｉ，ｊ＋１）と前記第３フォトダイオード（ｉ，ｊ＋２）の間にある前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズ端部と前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズの最も高い場所の位置との距離Ｗよりも長く（Ｖ＞Ｗ）、前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズと前記第３フォトダイオード（ｉ，ｊ＋２）上のオンチップレンズとの境界部で高さＡの接触部を持ち、かつ、前記第１フォトダイオード（ｉ，ｊ）上のオンチップレンズと前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズとの境界部で零より大きい高さＢの接触部を持ち、前記高さＡが前記高さＢ以上であることを特徴とする。
　本発明によれば、フォトダイオードの重心位置とオンチップレンズの最も高い場所の位置が近づけて配置されているため、フォトダイオードの重心位置のピッチが行毎に異なる場合であっても、異なる行にある同一色の感度をほぼ同一にすることができ単位画素の縮小化を行った場合であっても感度ばらつきの少ない高画質を実現することができる。
実施例に係わるＣＭＯＳイメージセンサの撮像部の断面図。 実施例に係わるＣＭＯＳイメージセンサのオンチップレンズを形成した撮像部の配置図。 実施例に係わるＣＭＯＳイメージセンサの感度ばらつきを改善する撮像部の配置図。 実施例に係わるＣＭＯＳイメージセンサの感度ばらつきを改善する撮像部に形成した感度改善オンチップレンズの配置図。 従来のＣＭＯＳイメージセンサの撮像部の構成と単位画素１個分の等価回路の一例を示す説明図。 従来のＣＭＯＳイメージセンサの単位画素の構成を示す断面図。 従来のＣＭＯＳイメージセンサの単位画素の構造を示す断面図。 従来の４画素が共有領域を有するＣＭＯＳイメージセンサの撮像部の構成と等価回路の一例を示す説明図。 従来の４画素が共有領域を有するＣＭＯＳイメージセンサの撮像部の配置図 従来の４画素が共有領域を有するＣＭＯＳイメージセンサの撮像部の構造の一例を示す断面図。 特許文献５の図７Ｃを示す図。 特許文献６の代表的な図１。
１　　　シリコン基板
２　　　フォトダイオード
２ａ　　フォトダイオード
２ｂ　　フォトダイオード
２ｃ　　フォトダイオード
３　　　電荷転送ゲート
４　　　フローティングディフュージョン（ＦＤ）部
４ａ　　フローティングディフュージョン（ＦＤ）部
４ｂ　　フローティングディフュージョン（ＦＤ）部
５　　　増幅用トランジスタ
６　　　垂直選択用トランジスタ
７　　　リセットトランジスタ
８　　　電源
１０　　単位画素
１１　　垂直シフトレジスタ
１２　　水平シフトレジスタ
１３　　垂直選択線
１４　　垂直リセット線
１５　　垂直信号線
１６　　水平選択用トランジスタ
１７　　水平選択線
１８　　水平信号線
２０　　単位画素
２１　　１層目配線
２２　　２層目配線
２３　　３層目配線
２４　　絶縁層
２５　　パッシベーション膜
２６　　画素色フィルタ
２７　　オンチップレンズ
２７ａ　オンチップレンズ
２７ｂ　オンチップレンズ
２８　　境界位置
２９　　境界位置
３０　　単位画素
３１　　オンチップレンズ
５１　　共有画素
５６　　オンチップレンズの最も高い場所の位置
６１　　区間
６２　　区間
６３　　等間隔
６４　　フォトダイオードの重心位置
６４ａ　フォトダイオードの重心位置
６４ｂ　フォトダイオードの重心位置
６４ｃ　フォトダイオードの重心位置
６４ｄ　フォトダイオードの重心位置
６５　　オンチップレンズの最も高い場所の位置
６５ａ　オンチップレンズの最も高い場所の位置
６５ｂ　オンチップレンズの最も高い場所の位置
６５ｃ　オンチップレンズの最も高い場所の位置
６５ｄ　オンチップレンズの最も高い場所の位置
６６　　画素のピッチ
６７　　境界領域
６７ａ　境界領域
６７ｂ　境界領域
６８　　高さ
６８ａ　高さ
６８ｂ　高さ
６９　　接触部分の長さ
７０　　接触部分の長さ
１００　単位画素
１０１　シリコン基板
１０２　フォトダイオード
１０３　電荷転送ゲート
１０４　フローティングディフュージョン部
１０５　増幅用トランジスタ
１０６　垂直選択用トランジスタ
１０７　リセットトランジスタ
１０８　電源線
１０９　読み出し信号線
１２１　１層目の配線
１２２　２層目の配線
１２３　３層目の配線
１２４　絶縁層
１２５　パッシベーション膜
１２６　画素色フィルタ
１２７　オンチップレンズ
　以下、本発明の詳細を図示の実施形態によって説明する。
　図１は、実施例に係わるＣＭＯＳイメージセンサの撮像部の断面図である。
　図１に示すように、オンチップレンズの最も高い場所の位置６５ａ，６５ｂ，６５ｃは、フォトダイオードの重心位置６４とほぼ一致するように構成されている。したがって、フォトダイオードのピッチが大きい区間６１では、左側の単位画素１０のオンチップレンズの最も高い場所の位置６５ａと中央の単位画素２０のオンチップレンズの最も高い場所の位置６５ｂとの距離が大きくなっている。一方、フォトダイオードのピッチが小さい区間６２では、中央の単位画素２０のオンチップレンズの最も高い場所の位置６５ｂと右側の単位画素３０のオンチップレンズの最も高い場所の位置６５ｃとの距離が小さくなっている。さらに、フォトダイオードのピッチが大きい区間６１ではオンチップレンズの最も高い場所の位置６５ａと境界位置２８側のオンチップレンズの端までの距離が長く、フォトダイオードのピッチが小さい区間６２ではオンチップレンズの最も高い場所の位置６５ｂと境界位置２９側のオンチップレンズの端までの距離が短くなるように構成されている。
　従来の構造ではオンチップレンズの境界領域６７ａ，６７ｂで反射や屈折により光を十分に集められなかったが、図１の構造において、フォトダイオードのピッチが小さい区間６２では中央の単位画素２０と右側の単位画素３０のオンチップレンズの接触部分の高さ６８ｂを高くして接触部分を平坦に近づけることで、中央の単位画素２０と右側の単位画素３０のオンチップレンズの境界領域６７ｂの光をフォトダイオード２ｂまたは２ｃに十分に集めることが可能となった。
　一方、フォトダイオードのピッチが大きい区間６１では、左側の単位画素１０と中央の単位画素２０のオンチップレンズの境界領域６７ａが左側の単位画素１０のフォトダイオード２ａおよび中央の単位画素２０のフォトダイオード２ｂから遠いため、左側の単位画素１０と中央の単位画素２０のオンチップレンズの境界領域６７ａが多少急峻であっても良い。しかしならが、オンチップレンズの境界領域６７ａでオンチップレンズ２７同士が離れている場合や底面でのみ接触している場合には、オンチップレンズの境界領域６７ａで反射や屈折が発生する。このため、図１の構造において、中央の単位画素２０と右側の単位画素３０のオンチップレンズの境界領域６７ｂの接触部分の高さ６８ｂは、零よりも大きく、かつ、左側の単位画素１０と中央の単位画素２０のオンチップレンズの境界領域６７ａの接触部分の高さ６８以上となっている。
　したがって、図１の構造では、フォトダイオードのピッチが小さい区間６２にある中央の単位画素２０と右側の単位画素３０のオンチップレンズの境界領域６７ｂの接触部分の高さ６８ｂは、フォトダイオードのピッチが大きい区間６１の左側の単位画素１０と中央の単位画素２０のオンチップレンズの境界領域６７ａの接触部分の高さ６８ａよりも高い構成としている。
　このように、フォトダイオードのピッチが小さい区間６２のオンチップレンズの接触部分の高さ６８ｂをフォトダイオードのピッチが大きい区間６１のオンチップレンズの接触部分の高さ６８ａよりも高くすることで、フォトダイオード２に集める光の絶対値を大きくすることができるため、さらなる高感度を実現することができる。
　その結果、チップ周辺の画素に光が斜めに入射する場合であっても、オンチップレンズの境界領域６７ａ，６７ｂで発生する光の反射や屈折を極端に小さくすることができるため、左側の単位画素１０と中央の単位画素２０で、各オンチップレンズ２７によって集光された光の量をほぼ一致させることができる。その結果、左側の単位画素１０の構造と中央の単位画素２０の構造に対して、同一色のカラーフィルタが形成した場合には、左側の単位画素１０と中央の単位画素２０との感度ばらつきを少なくすることができる。
　図２は、実施例に係わるＣＭＯＳイメージセンサのオンチップレンズを形成した撮像部の配置図である。左側の単位画素１０の行には、Ｇｒ、Ｒの色フィルタが配置され、中央の単位画素２０の行には、Ｂ、Ｇｂの色フィルタが配置されている。図１からわかるように、各行の光の集光率はほぼ一致するため、図２の構成では、左側の単位画素１０の行のＧｒと中央の単位画素２０の行のＧｂの感度をほぼ一致させることが可能となる。これにより、単位画素の縮小化を行った場合に、従来に比べて、高感度かつ感度ばらつきの少ない高画質を実現することが可能となる。
　また、図２は、フォトダイオードのピッチが小さい区間６２のオンチップレンズの接触部分の長さ７０は、フォトダイオードのピッチが大きい区間６１のオンチップレンズの接触部分の長さ６９よりも大きい構成となっている。この構成にすることで、フォトダイオードの重心位置６４から遠い位置にあり接触部分の長さ６９が短い領域の光は、オンチップレンズの楕円形の弧を十分に利用してフォトダイオードの重心位置６４に光を集めることができる。また、フォトダイオードの重心位置６４に近い位置にありオンチップレンズの接触部分の長さ７０が長い領域の光は、接触部分の屈折を効率良く利用して光を集めることができる。
　このように、フォトダイオードのピッチが小さい区間６２のオンチップレンズの接触部分の長さ７０は、フォトダイオードのピッチが大きい区間６１のオンチップレンズの接触部分の長さ６９よりも大きい構成とすることで、フォトダイオードの重心位置６４に光を効率良く集めることができるので、集光できる光の絶対値を大きくすることができ高感度を実現することができる。
　図２のオンチップレンズ２７の形状は、楕円形のオンチップレンズ２７を２つ重ね合わせたピーナツの形に近い形状となっており、楕円形のオンチップレンズを２回重ね合わせる方式で作ることができるため、この形状にすることで製造方法も簡単となり感度のばらつきも小さくすることが容易となる。
　図２では、ある１つのオンチップレンズの接触部分の長さ７０が他のオンチップレンズの接触部分の長さ６９より大きい場合を示したが、図２をみると、オンチップレンズ２７が配置できていない無効領域がオンチップレンズ２７の周辺に少し存在する。したがって、できる限り無効領域を減らすためには、接触部分の長さ６９，７０を共に、接触部分の長さ方向に並行した単位画素のピッチの長さ７１の５０％以上にすることで、シミュレーションの結果では９０％以上の光をフォトダイオード２に効率良く集めることができる。
　図２の構造において光を１００％近く集めるためには、オンチップレンズ２７の形状をピーナツ形から更に上下左右に延ばして、上下左右の画素のオンチップレンズ２７とさらに重ね合わせて接触部分の長さ６９，７０を共に、単位画素のピッチの長さ７１の７０％以上とすることで実現することができる。
　図３は、実施例に係わるＣＭＯＳイメージセンサの感度ばらつきを改善する撮像部の配置図である。ベイヤ配列状に配置された色フィルタに対応するフォトダイオード２、リセットトランジスタ７、垂直選択用トランジスタ６、電荷転送ゲート３、及びフローティングディフュージョン（ＦＤ）４の配置図を示す。
　図３の破線５１で示している４つの単位画素では、４つのフォトダイオード２がそれぞれベイヤ配列のＧｒ、Ｇｂ、Ｒ、Ｂで構成される。フォトダイオード（ｉ，ｊ）のＧｒとフォトダイオード（ｉ、ｊ＋１）のＢの間には、それぞれのフォトダイオードで光電変換された電荷を転送する電荷転送ゲート３が配置され、フローティングディフュージョン４ａに対して対称に配置されている。
　また、フォトダイオード（ｉ＋１，ｊ＋１）のＧｂとフォトダイオード（ｉ＋１、ｊ＋２）のＲの間には、それぞれのフォトダイオードで光電変換された電荷を転送する電荷転送ゲート３が配置され、フローティングディフュージョン４ｂに対して対称に配置されている。それぞれのフローティングディフュージョン４ａ、４ｂは、メタル配線等で接続されているため、４つの単位画素でフローティングディフュージョンが共有化されている。
　この撮像部の構成では、緑色に対応するｊ行のＧｒとｊ＋１行のＧｂの距離とｊ＋１行のＧｂとｊ＋２行のＧｒの距離は等しくなるように配置され、また、赤色同士及び青色同士も等しいピッチで配置されている。
この構造では、増幅用トランジスタ５および垂直選択用トランジスタ６、リセットトランジスタ７を共有するフォトダイオードは、（ｉ、ｊ）、（ｉ、ｊ＋１）、（ｉ＋１、ｊ＋１）、（ｉ＋１、ｊ＋２）のように、奇数列と偶数列で１行ずれた配置になっている。
　図４は、実施例に係わるＣＭＯＳイメージセンサの感度ばらつきを改善する撮像部に形成した感度改善オンチップレンズの配置図である。
　オンチップレンズの最も高い場所の位置６５は、図２と同様に、フォトダイオードの重心位置６４とほぼ一致するように構成されている。
　図４では、単位画素１０の行のｉ列のＧｒのオンチップレンズ２７ａは、フォトダイオードのピッチが大きい区間６１において、ｉ列のＧｒのオンチップレンズの最も高い場所の位置６５から下側の距離が大きくなった構造となっている。同様に、単位画素２０の行の（ｉ＋１）列のＧｂのオンチップレンズ２７ｂは、フォトダイオードのピッチが大きい区間６１において、（ｉ＋１）列のＧｂのオンチップレンズの最も高い場所の位置６５ｄから下側の距離が大きくなった構造となっている。結果的に、ｉ列のＧｒのオンチップレンズ２７ａと（ｉ＋１）列のＧｂのオンチップレンズ２７ｂとは、ほぼ同一形状の下側に長い楕円形にすることができる。
　従来構造の撮像部を示す図９では、単位画素１０の行のＧｒのフォトダイオードの重心位置６４ａと単位画素２０の行のＧｂのフォトダイオードの重心位置６４ｄの垂直方向の距離はフォトダイオードのピッチが大きい区間６１と等しく、単位画素２０行のＧｂのフォトダイオードの重心位置６４ｄと単位画素３０行のＧｒのフォトダイオードの重心位置６４ｃの垂直方向の距離はフォトダイオードのピッチが小さい区間６２と等しい。
　そのため、図９では、単位画素１０の行のＧｒから単位画素２０の行のＧｂの垂直方向の距離と、単位画素２０の行のＧｂから単位画素３０の行Ｇｒの垂直方向の距離が異なる。図９のような非対称の画素配置に対して、図２のようにオンチップレンズを配置することで感度を改善するとしても、オンチップレンズ２７は、Ｇｒのオンチップレンズ２７とＧｂのオンチップレンズ２７の形状が上下に線対称の構造であるため、ＧｒとＧｂのオンチップレンズ２７の形状が異なる。よって図９のような撮像部の配置ではオンチップレンズ２７を図２の方法だけでは、完全にＧｒとＧｂの感度ばらつきを無くすことが難しい。
　一方、図３の配列では、単位画素１０のＧｒのフォトダイオードの重心位置６４ａと単位画素２０のＧｂのフォトダイオードの重心位置６４ｄの垂直方向の距離と、単位画素２０のＧｂのフォトダイオードの重心位置６４ｄと単位画素３０のＧｒのフォトダイオードの重心位置６４ｃの垂直方向の距離とを等しくすることが可能であり、緑色に対応するｊ行のＧｒとｊ＋１行のＧｂの距離とｊ＋１行のＧｂとｊ＋２行のＧｒの距離は等しくなるように配置できる。
　このように、チップ周辺の画素に光が斜めに入射する場合であっても、単位画素１０と単位画素２０とで、各オンチップレンズ２７によって集光された光の量をほぼ一致させることができ、さらに、図４の構成では、同一色である（ｉ，ｊ）のＧｒと、（ｉ＋１，ｊ＋１）のＧｂまたは（ｉ－１，ｊ－１）のＧｂの上にあるオンチップレンズ２７の形状とを、ほぼ同一にすることが可能であるため、感度ばらつきを最小限にすることが可能となる。（ｉ－１，ｊ－１）のＧｂは、図４には示していないが、（ｉ，ｊ）の斜め左上の画素である。また、赤色同士及び青色同士も等しいピッチで配置されているため、全ての色毎のオンチップレンズ２７の形状をほぼ同一にでき、同一色で感度をほぼ一致させることができる。
　上記の配置を用いることで、同一色の画素では同一のオンチップレンズ２７形状にすることができるため、光学的なずれがほとんどなくなり色毎に光がほぼ等しい量が入射する。その結果、同一色の感度ばらつきをほとんど無くすことができる。したがって、入射信号を画像化しても、緑色の感度ばらつきにより発生する縞状の線は発生することなく良好な画質を実現できる。
　この構造のオンチップレンズ２７では、各列のフォトダイオードのピッチが小さい区間６２のオンチップレンズの接触部分の長さ７０は、フォトダイオードのピッチが大きい区間６１のオンチップレンズの接触部分の長さ６９よりも大きい構成となっている。この構成にすることで、フォトダイオードの重心位置６４から遠い位置にあり接触部分の長さ６９が短い領域の光は、オンチップレンズの楕円形の弧を十分に利用してフォトダイオードの重心位置６４に光を集めることができる。また、フォトダイオードの重心位置６４に近い位置にありオンチップレンズの接触部分の長さ７０が長い領域の光は、接触部分の屈折を効率良く利用して光を集めることができる。
　このように、フォトダイオードのピッチが小さい区間６２のオンチップレンズの接触部分の長さ７０は、フォトダイオードのピッチが大きい区間６１のオンチップレンズの接触部分の長さ６９よりも大きい構成とすることで、フォトダイオードの重心位置６４に光を効率良く集めることができるため、光の絶対値をさらに大きくすることができ高感度を実現することができる。
　また、断面図は省略しているが、図１と同様に、各列で、フォトダイオードのピッチが小さい区間６２にあるオンチップレンズの境界領域６７ｂの接触部分の高さ６８ｂは、フォトダイオードのピッチが大きい区間６１のオンチップレンズの境界領域６７ａの接触部分の高さ６８ａよりも高い構成としている。このように、フォトダイオードのピッチが小さい区間６２のオンチップレンズの接触部分の高さ６８ｂをフォトダイオードのピッチが大きい区間６１のオンチップレンズの接触部分の高さ６８ａよりも高くすることで、フォトダイオード２に集める光の絶対値を大きくすることができるため、さらなる高感度を実現することができる。
　その結果、図４の構造の撮像装置に入射した光信号を画像化したとき、高感度、かつ、緑色の感度ばらつきによる縞状の線の少ない良好な画質を実現できる。
　図１～図４におけるフォトダイオードの重心位置６４とオンチップレンズの最も高い場所の位置６５は、ほぼ一致して配置した例であるが、フォトダイオードに入射する波長に近いズレなら感度低下やばらつきをある程度抑えることができる。一般的に使われる撮像装置は、可視光、近赤外光の波長範囲が多いため、有効な波長は１．０μｍ以下で良い。撮像装置では、半波長の０．５μｍ以上ずれてくると、光が集光できにくくなるため、フォトダイオードの重心位置６４とオンチップレンズの最も高い場所の位置６５のズレを０．５μｍ以下にして、感度低下やばらつきを十分抑える必要がある。したがって、図１～図４の構造の場合は、フォトダイオードの重心位置６４とオンチップレンズの最も高い場所の位置６５は０．５μｍの場合、同様の効果を得ることが可能となる。
　また、図１～図４では、フォトダイオードのピッチが小さい区間６２とフォトダイオードのピッチが大きい区間６１が座標のＹ軸方向にあり、オンチップレンズ２７の形状をＹ軸方向に改善した例であるが、フォトダイオードのピッチが小さい区間６２とフォトダイオードのピッチが大きい区間６１が座標のＸ軸方向に配列された場合であっても、オンチップレンズの形状をＸ軸方向に図１～図４と同様に改善することで、図１～図４と同様の効果を得ることができる。
　本発明の固体撮像素子及びその製造方法、並びに撮像装置は、ＣＭＯＳイメージセンサ並びに電子カメラなどに応用され、ＣＭＯＳイメージセンサの小型化、高画素数化、及び飽和信号量や感度の低下などの撮像特性の低下の防止に寄与することができる。また、本発明の固体撮像装置は、高画質を重視するカメラ又はカメラシステム、例えばデジタルスチルカメラ、携帯カメラ、医療用カメラ、車載カメラ、ビデオカメラ、監視カメラ、又はセキュリティーカメラなどのシステムに広く利用され得る。

Claims (6)

  1. 　半導体基板上に、光を信号電荷に変換して蓄積するフォトダイオードが行列状（ｉ，ｊ）に複数配置され、前記フォトダイオード及び前記フォトダイオードで光電変換された前記信号電荷を増幅する増幅部を有する画素で構成された固体撮像装置において、
    　第１フォトダイオード（ｉ，ｊ）の重心位置と第２フォトダイオード（ｉ，ｊ＋１）の重心位置との距離Ｘが、前記第２フォトダイオード（ｉ，ｊ＋１）の重心位置と第３フォトダイオード（ｉ，ｊ＋２）の重心位置との距離Ｙよりも大きい場合（Ｘ＞Ｙ）に、前記第１フォトダイオード（ｉ，ｊ）上のオンチップレンズの最も高い場所の位置と前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズの最も高い場所の位置との距離Ｋが、前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズの最も高い場所の位置と前記第３フォトダイオード（ｉ，ｊ＋２）上のオンチップレンズの最も高い場所の位置との距離Ｌよりも大きく（Ｋ＞Ｌ）、
    　前記第１フォトダイオード（ｉ，ｊ）と前記第２フォトダイオード（ｉ，ｊ＋１）の間にある前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズ端部と前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズの最も高い場所の位置との距離Ｖが、前記第２フォトダイオード（ｉ，ｊ＋１）と前記第３フォトダイオード（ｉ，ｊ＋２）の間にある前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズ端部と前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズの最も高い場所の位置との距離Ｗよりも長く（Ｖ＞Ｗ）、
    　前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズと前記第３フォトダイオード（ｉ，ｊ＋２）上のオンチップレンズとの境界部で高さＡの接触部を持ち、かつ、前記第１フォトダイオード（ｉ，ｊ）上のオンチップレンズと前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズとの境界部で零より大きい高さＢの接触部を持ち、前記高さＡが前記高さＢ以上であることを特徴とする
    　固体撮像装置。
  2. 　前記第１フォトダイオード（ｉ，ｊ）上のオンチップレンズと前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズとの接触部において画素の一辺の長さ方向に並行した接触部の距離Ｄが、前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズと前記第３フォトダイオード（ｉ，ｊ＋２）上のオンチップレンズとの接触部において前記画素の一辺の長さ方向に並行した接触部の距離Ｅと比較して短い（Ｅ＞Ｄ）ことを特徴とする
    　請求項１に記載の固体撮像装置。
  3. 　前記第１フォトダイオード（ｉ，ｊ）上のオンチップレンズと前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズとの接触部において画素の一辺の長さ方向に並行した距離Ｄが、前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズと前記第３フォトダイオード（ｉ，ｊ＋２）上のオンチップレンズとの接触部において前記画素の一辺の長さ方向に並行した距離Ｅと比較して短く、かつ、前記幅Ｄの長さが前記画素の一辺の長さの５０％以上で、かつ、前記幅Ｅの長さが前記画素の一辺の長さの５０％以上であることを特徴とする
    　請求項１に記載の固体撮像装置。
  4. 　前記第１フォトダイオード（ｉ，ｊ）と前記第２フォトダイオード（ｉ，ｊ＋１）と第４フォトダイオード（ｉ＋ｎ，ｊ＋ｎ）と第５フォトダイオード（ｉ＋ｎ，ｊ＋ｎ＋１）が、リセットトランジスタと増幅用トランジスタとを共有し、かつ、前記ｎが－１又は＋１であり、
    　前記第１フォトダイオード（ｉ，ｊ）と前記第２フォトダイオード（ｉ，ｊ＋１）の間に前記リセットトランジスタ又は前記増幅用トランジスタの一方が配置され、
    前記第１フォトダイオード（ｉ，ｊ）と前記第２フォトダイオード（ｉ，ｊ＋１）の間に配置されていない他方の前記リセットトランジスタ又は前記増幅用トランジスタが前記第４フォトダイオード（ｉ＋ｎ，ｊ＋ｎ）と前記第５フォトダイオード（ｉ＋ｎ，ｊ＋ｎ＋１）の間に配置され、
    　前記第４フォトダイオード（ｉ＋ｎ，ｊ＋ｎ）の重心位置と前記第５フォトダイオード（ｉ＋ｎ，ｊ＋ｎ＋１）の重心位置との距離Ｚは前記第２フォトダイオード（ｉ，ｊ＋１）の重心位置と前記第３フォトダイオード（ｉ，ｊ＋２）の重心位置との距離Ｙより大きく（Ｚ＞Ｙ）、
    　前記第４フォトダイオード（ｉ＋ｎ，ｊ＋ｎ）上のオンチップレンズの最も高い場所の位置と前記第５フォトダイオード（ｉ＋ｎ，ｊ＋ｎ＋１）上のオンチップレンズの最も高い場所の位置との距離Ｎが、前記第４フォトダイオード（ｉ＋ｎ，ｊ＋ｎ）上のオンチップレンズの最も高い場所の位置と前記第６フォトダイオード（ｉ＋ｎ，ｊ＋ｎ－１）上のオンチップレンズの最も高い場所の位置との距離Ｐよりも大きい（Ｎ＞Ｐ）ことを特徴とする
    　請求項１に記載の固体撮像装置。
  5. 　前記第１フォトダイオード（ｉ，ｊ）と前記第２フォトダイオード（ｉ，ｊ＋１）と第４フォトダイオード（ｉ＋ｎ，ｊ＋ｎ）と第５フォトダイオード（ｉ＋ｎ，ｊ＋ｎ＋１）が、リセットトランジスタと増幅用トランジスタとを共有し、かつ、前記ｎが－１又は＋１であり、
    　前記第１フォトダイオード（ｉ，ｊ）と前記第２フォトダイオード（ｉ，ｊ＋１）の間に前記リセットトランジスタ又は前記増幅用トランジスタの一方が配置され、
    前記第１フォトダイオード（ｉ，ｊ）と前記第２フォトダイオード（ｉ，ｊ＋１）の間に配置されていない他方の前記リセットトランジスタ又は前記増幅用トランジスタが前記第４フォトダイオード（ｉ＋ｎ，ｊ＋ｎ）と前記第５フォトダイオード（ｉ＋ｎ，ｊ＋ｎ＋１）の間に配置され、
    　前記第４フォトダイオード（ｉ＋ｎ，ｊ＋ｎ）の重心位置と前記第５フォトダイオード（ｉ＋ｎ，ｊ＋ｎ＋１）の重心位置との距離Ｚは前記第２フォトダイオード（ｉ，ｊ＋１）の重心位置と前記第３フォトダイオード（ｉ，ｊ＋２）の重心位置との距離Ｙより大きく（Ｚ＞Ｙ）、
    　前記第４フォトダイオード（ｉ＋ｎ，ｊ＋ｎ）上のオンチップレンズの最も高い場所の位置と前記第５フォトダイオード（ｉ＋ｎ，ｊ＋ｎ＋１）上のオンチップレンズの最も高い場所の位置との距離Ｎが、前記第４フォトダイオード（ｉ＋ｎ，ｊ＋ｎ）上のオンチップレンズの最も高い場所の位置と前記第６フォトダイオード（ｉ＋ｎ，ｊ＋ｎ－１）上のオンチップレンズの最も高い場所の位置との距離Ｐよりも大きく（Ｎ＞Ｐ）、
    　前記第４フォトダイオード（ｉ＋ｎ，ｊ＋ｎ）上のオンチップレンズと前記第５フォトダイオード（ｉ＋ｎ，ｊ＋ｎ＋１）上のオンチップレンズとの接触部において画素の一辺の長さ方向に並行した接触部の距離Ｆが、前記第４フォトダイオード（ｉ＋ｎ，ｊ＋ｎ）上のオンチップレンズと前記第６フォトダイオード（ｉ＋ｎ，ｊ＋ｎ－１）上のオンチップレンズとの接触部において前記画素の一辺の長さ方向に並行した接触部の距離Ｇに比較して短い（Ｇ＞Ｆ）ことを特徴とする
    　請求項１に記載の固体撮像装置。
  6. 　前記第１フォトダイオード（ｉ，ｊ）の重心位置と前記第１フォトダイオード（ｉ，ｊ）上のオンチップレンズの最も高い場所の位置の距離が０．５μｍ以内であり、かつ、前記第２フォトダイオード（ｉ，ｊ＋１）の重心位置と前記第２フォトダイオード（ｉ，ｊ＋１）上のオンチップレンズの最も高い場所の位置の距離が０．５μｍ以内であり、かつ、前記第３フォトダイオード（ｉ，ｊ）の重心位置と前記第３フォトダイオード（ｉ，ｊ）上のオンチップレンズの最も高い場所の位置の距離が０．５μｍ以内であることを特徴とする
    　請求項１に記載の固体撮像装置。
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