JP4840536B2 - 固体撮像素子及び撮像装置 - Google Patents

Description

本発明は、光電変換手段などを有する固体撮像素子、詳しくは光路変更手段を設けた固体撮像素子、及び撮像装置に関するものである。

近年、ビデオカメラや電子カメラが広く普及している。これらのカメラには、ＣＣＤ（Charge Coupled Device)固体撮像素子や、ＣＭＯＳ（Complementary Metal Oxide Semiconductor)イメージセンサなどの増幅型固体撮像素子が用いられている。固体撮像素子の撮像部には、フォトダイオードからなる光電変換部が複数個２次元アレイ状に配置され、各光電変換部を中心的機能部として単位領域（単位画素）が形成されている。

ＣＣＤ型固体撮像素子では、各単位画素に入射した光をフォトダイオードによって光電変換し、生じた信号電荷を垂直ＣＣＤ転送レジスタおよび水平ＣＣＤ転送レジスタを介して、出力部に設けたフローティングディフュージョン（ＦＤ）部に転送する。そして、このＦＤ部の電位変動をＭＯＳトランジスタによって検出、増幅することにより、撮像信号として出力する。

一方、ＣＭＯＳイメージセンサは、各単位画素内にＦＤ部や転送、増幅などのための各種ＭＯＳトランジスタを有し、ＣＣＤ型固体撮像素子よりも低電圧で動作可能であり、複雑な信号処理機能も容易にワンチップ化できるため、撮像素子の小型化や省電力化に適している。

図６は、従来のＣＭＯＳイメージセンサの撮像部の構成と単位画素１個分の等価回路との一例を示す説明図である。図６に示すＣＭＯＳイメージセンサでは、フォトダイオード１０２からなる光電変換部と、信号電荷を電圧信号に変換して出力するための４つのＭＯＳトランジスタ１０３および１０５〜１０７とが、各単位画素１００に設けられている。

受光動作時には、フォトダイオード１０２に蓄積された信号電荷（電子）は、読み出し信号線１０９から電荷転送ゲート１０３のゲート電極に印加される読み出しパルスに基づいて、電荷転送ゲート１０３を介してフローティングディフュージョン（ＦＤ）部１０４に転送される。ＦＤ部１０４は、増幅用トランジスタ１０５のゲート電極に接続されており、信号電荷（電子）によるＦＤ部１０４の電位変化が、増幅用トランジスタ１０５によって電圧信号にインピーダンス変換され、垂直信号線１５に出力される。垂直選択用トランジスタ１０６は、垂直選択線１３からゲート電極に印加される垂直選択パルスに基づいてＯＮ、ＯＦＦし、所定の期間だけ増幅用トランジスタ１０５を駆動する働きをする。リセットトランジスタ１０７は、垂直リセット線１４からゲート電極に印加される垂直リセットパルスに基づいて、ＦＤ部１０４の電位を電源線１０８の電位にリセットする働きをする。

各単位画素１００は、垂直走査回路１１および水平走査回路１２によって１サイクルの間に１度ずつ、下記のように走査される。すなわち、１サイクルの間の一定期間、垂直走査回路１１から１つの垂直選択線１３に垂直選択パルスが出力され、この垂直選択線１３に対応する行の画素が選択され、各画素の出力信号がそれぞれの垂直信号線１５に出力される。そして、この一定期間の間に水平走査回路１２から各水平選択線１７に水平選択パルスが順次出力され、対応する各垂直信号線１５の出力信号が、水平選択用トランジスタ１６を介して、水平信号線１８に順次取り出される。１つの行の全画素の走査が終了すると、次の行の垂直選択線１３に垂直選択パルスが出力され、上記と同様にしてこの新しい行の各画素が走査される。以上の動作を繰り返して、１サイクルの間に全ての行の全画素が１度ずつ走査され、その出力信号が時系列的に水平信号線１８に取り出される。

図７（ａ）は、従来のＣＭＯＳイメージセンサの撮像部の構造を示す断面図である。図７（ｂ）は、図７（ａ）の断面図だけでは表しきれないＦＤ部１０４と周辺の不純物層の接続関係を概念的に示す説明図である。

図７（ａ）に示すように、ｐ型シリコン基板１０１には埋め込みフォトダイオードからなる光電変換部１０２が形成されている。また、その周囲には電荷転送ゲート１０３などのＭＯＳトランジスタを構成するｎ型不純物層が形成されている。図７（ｂ）に示すように、埋め込みフォトダイオード１０２、ＦＤ部１０４およびリセットトランジスタ１０７を形成するｎ型不純物層はゲート電極下部のチャネル領域によって連結されるように設けられており、効率的な信号電荷の転送と消去ができるようになっている。

ＭＯＳトランジスタからなる回路部に光が漏れ入ると、光電変換が起こり、その結果生じた電子によって偽信号が発生し、ノイズとなる。従って、このアクティブ領域に光が入射しないように、図示省略した遮光膜を配置し、入射光から遮光するのが一般的である。

シリコン基板１０１の上部には酸化シリコンなどからなる絶縁層１２４を介して、例えばアルミニウムなどからなる多層配線が形成されている。この多層配線において、例えば、１層目の配線１２１は画素トランジスタ間などを接続する局所的な配線であり、２層目の配線１２２および３層目の配線１２３は、上記トランジスタを駆動する垂直選択線１３などの制御信号線や、増幅用トランジスタ１０５によって増幅された電気信号を伝達する垂直信号線１５などの信号線や、電源線などの大域的な配線である。

この多層配線は、単位画素内で入射光を遮る領域を形成している。従って、フォトダイオード１０２にできるだけ多くの光を導入するためには、フォトダイオード１０２の開口率を向上させる必要があり、フォトダイオード１０２の上方には、できるだけ配線を配置しないようにレイアウトする。

さらにその上部には、窒化シリコンなどからなるパッシベーション膜１２５や平坦化膜などが形成され、その上に画素カラーフィルタ１２６およびオンチップレンズ１２７が配置されている。オンチップレンズ１２７や層内レンズは、入射光が遮られる領域を避け、フォトダイオード１０２に入射光を集光するために用いられる。通常、これらのオンチップレンズ１２７や層内レンズは、一定のピッチで等間隔に形成される。

上記のＣＭＯＳイメージセンサでは、単位画素における、フォトダイオード１０２、画素トランジスタ１０３、１０５〜１０７や画素内配線、およびオンチップレンズ１２７や層内レンズの相対的な位置関係は、各単位画素で共通である。すなわち、各部材は同じ並進対称性をもつように同じピッチで等間隔に配列されている。この結果、入射光は、各単位画素でフォトダイオード１０２に同じように入射することになり、単位画素ごとのばらつきの小さい良質な画像を得ることができる。

ところで、ＣＭＯＳイメージセンサなどの増幅型固体撮像素子では、上記のように少なくとも２層、望ましくは３層以上の多層配線が必要であり、フォトダイオード１０２の上部に作られる構造が厚くなる。例えば、フォトダイオード１０２の表面から最上部の３層目配線までの高さは３〜５μｍになり、これは画素サイズと同程度である。このため、被写体をレンズにより結像して撮像する固体撮像装置においては、撮像領域の周辺部寄りの領域でシェーディングが大きいという問題、すなわち、斜めに入射する光が遮光膜や配線によって遮られ、フォトダイオードに集光される光量が減少し、画質劣化が顕著になるという問題がある。

そこで、撮像領域の周辺部寄りの領域においては、斜めに入射する光もフォトダイオードに集光されるように、瞳補正と称してオンチップレンズや遮光膜の開口部の位置を補正し、シェーディングを軽減することがある。具体的には、フォトダイオードから見て光が入射して来る方向にオンチップレンズおよび遮光膜開口部を配置する。また、後述の特許文献１では、撮像領域の中心部から周辺部に行くに従って各単位画素に対する信号線（配線）の相対位置が撮像領域の中心に近づく方向にずれていることを特徴とする固体撮像素子が提案されている。

本発明に関連して重要なことは、撮像領域の周辺部でこのような補正が行われる例も含めて、ＣＭＯＳイメージセンサなどの固体撮像素子では、通常、単位領域（単位画素）の中心位置に光電変換部（フォトダイオード）が配置され、オンチップレンズの各画素レンズは透過光が単位画素の中心位置に集光されるように設計されていることである。より一般的に言えば、光電変換部は常に単位領域の中の一定位置（上記の例では、中心位置）に配置され、単位領域の配列と同じ並進対称性をもつように各光電変換部は一定のピッチで等間隔に配列されており、かつ、その光電変換部に集光できるように、オンチップレンズを構成する各画素レンズも、光電変換部と同じ又はほぼ同じピッチで並進対称性をもつように配列されていることである。

なお、本明細書でいう単位領域（単位画素）とは、１つの光電変換部を中心的機能部として、その機能を実現するための部分が配置された基板上の領域を指すものとする。また、単位領域の配列の並進対称性とは、同じ大きさの単位領域中の一定位置（例えば中心の位置）を占める点の集合によって形成される配列の規則性を指すものとする。

さて、近年、携帯電話などのモバイル機器へのカメラ機能搭載の目的から、固体撮像素子の小型化に対する要求が強まっている。この固体撮像素子の小型化と高画素数化による単位画素の縮小化にともない、単位画素あたりの受光領域が減少し、飽和信号量や感度などの固体撮像素子の特性が低下するという問題が生じている。

従来、この特性低下を防止するために、単位画素内のトランジスタの面積を減少させることで、フォトダイオードの面積の減少を抑える方法などが用いられてきた。しかし、そのような方法で固体撮像素子の特性を保つのにも限界がある。

そこで、後述の特許文献２および３では、次世代へのブレークスルーとして、各画素に必須であるフォトダイオード１０２および電荷転送ゲート１０３以外の、従来すべての画素に設けられていたＦＤ部１０４、増幅用トランジスタ１０５、垂直選択用トランジスタ１０６、およびリセットトランジスタ１０７を複数の隣接単位画素間で共有するＣＭＯＳイメージセンサが提案されている。このＣＭＯＳイメージセンサでは、単位画素当りのトランジスタ数および配線数を減らすことができ、その結果として、十分なフォトダイオードの面積を確保し、また、配線によるケラレを減少させることができるので、単位画素の縮小化に有効に対応することができると期待されている。

特開２００３−２７３３４２( 第３−５頁、図１及び１０) 特開昭６３−１００８７９( 第４頁、図４) 特開２００４−１２８１９３( 第５−８頁、図２)

上記の例として、後に本発明の実施の形態１において図１〜３を用いて詳述するように、２個または４個の単位画素に共通のＦＤ部４を設け、増幅用トランジスタ５、垂直選択用トランジスタ６およびリセットトランジスタ７を隣接単位画素間で共有し、単位画素当りのトランジスタ数および配線数を減らすようにＣＭＯＳイメージセンサを構成することができる。

ただし、この場合、単位画素内に、画素固有のフォトダイオード２などと、複数の単位画素に共有される共有領域とが混在することになる。共有領域が単位画素内で占める相対位置は、隣接単位画素間では必ず異なるから、フォトダイオード２が単位画素内で占める相対位置も、自ずと隣接単位画素間で異なることになる。すなわち、共有領域を有するＣＭＯＳイメージセンサでは、従来の通常のＣＭＯＳイメージセンサ（図７参照。）と違って、フォトダイオード２を単位画素と同じ並進対称性をもつように同じピッチで配置することはできない。以下、これらのこと、およびこのような基板に従来と同様のオンチップレンズを形成した場合の問題点について図を用いて説明する。

図８は、上記のフォトダイオード２やトランジスタが形成されたシリコン基板１の上に、従来と同様のオンチップレンズ２７や層内レンズ１３１などが形成されたＣＭＯＳイメージセンサの撮像部の構造を示す断面図である。図８は、主として３個の単位画素を示しており、左側の単位画素１０と中央の単位画素２０とは境界位置３１において互いにＦＤ部４を共有しているが、右側の単位画素６０と中央の単位画素２０とはＦＤ部４を共有していない。

図７（ｂ）を用いて先述したように、フォトダイオード２のｎ型領域とＦＤ部４のｎ型領域とは、効率的な信号電荷の転送が行えるように、電荷転送ゲート３のチャネル領域を介して連結されるように設けられている。従って、光電変換部２は単位画素の中心位置よりも、ＦＤ部４の側（境界位置３１の側）に偏位して設けられている。そして、境界位置３１の反対側の境界位置３２の近傍には、（図示省略した）画素間で共有される増幅用トランジスタや垂直選択用トランジスタやリセッットトランジスタなどが形成されている。

この結果、図８の横方向において各単位画素のフォトダイオード２が形成する配列は、（ＦＤ部４を共有し合う単位画素間における）ピッチが小さい区間と、（ＦＤ部４を共有しない単位画素間における）ピッチが大きい区間とが交互に現れる配列になる。すなわち、図７（ａ）を用いて先述した、通常のＣＭＯＳイメージセンサにおける並進対称性をもった等間隔の配列から偏位している。

一方、図８に示すように、シリコン基板１の上部には酸化シリコンなどからなる絶縁層２４が形成され、これを介して、図示省略した多層配線が形成されている。多層配線は、フォトダイオード２にできるだけ多くの光を導入できるように、フォトダイオード２の上方を避けるようにレイアウトする。また、ＭＯＳトランジスタからなる回路部に光が入射しないように、図示省略した遮光膜が配置されている。

さらにその上部には、窒化シリコンなどからなるパッシベーション膜２５や平坦化膜などが形成され、その上に層内レンズ１３１や遮光膜３７が形成され、さらにその上に画素カラーフィルタ２６およびオンチップレンズ２７が配置されている。

被写体に最も近いレンズであるオンチップレンズ２７は、その光軸の位置が単位画素の中心位置に一致するように設けられている。また、シリコン基板１の光電変換部２以外の領域を入射光から遮光する遮光膜３７は、その開口部の中心が単位画素の中心位置に一致するように設けられている。このようにすると、各画素で被写体からの入射光を取り込む位置が一定のピッチで配置されることになり、画質が向上する。また、層内レンズ１３１の光軸の位置も単位画素の中心位置に一致するように設けられている。この結果、光軸に平行にオンチップレンズ２７に入射した光は、オンチップレンズ２７を透過した後、図１に点線で示したように各単位画素の中心位置のやや深い位置に焦点を結ぶように集光される。この光は、さらに層内レンズ１３１によって各単位画素の中心位置のより浅い位置に焦点を結ぶように集光される。

一方、前述したように、フォトダイオード２は、単位画素の中心位置よりも、ＦＤ部４の側（境界位置３１の側）に偏位して設けられ、多層配線もフォトダイオード２の上部を避けるように単位画素の中心位置から変位して形成されている。

以上の結果、オンチップレンズ２７および層内レンズ１３１によって集光された光の一部が、フォトダイオード２をはずれてトランジスタが形成されているシリコン基板１の共有領域の上部の（図示省略した）遮光膜に入射したり、多層配線によってケラレたりするという問題が生じる。この際、共有領域におけるトランジスタの配置や多層配線の配置は、隣接単位画素間で一様ではないないから、この問題はフォトダイオード２に入射する入射光量が減少する原因になるばかりでなく、入射光量が各単位画素間でばらつく原因にもなる。各単位画素間でフォトダイオード２に入射する入射光量がばらつく場合、各単位画素で感度が一定にならず、撮像特性として好ましくない。

図９は、上記の問題点の対策として、フォトダイオード２からはずれたり、多層配線によってケラレたりする光を予め除いてしまうように、遮光膜１４１をフォトダイオード２の配置に対応させて形成し、遮光膜１４１の開口部の面積を小さくしたＣＭＯＳイメージセンサの撮像部の構造を示す断面図である。

この方法では、入射光の一部が、シリコン基板１の共有領域の上部の遮光膜に入射したり、多層配線によってケラレたりするということが少なくなるので、各単位画素間での入射光量のばらつきが小さくなり、単位画素間の感度のばらつきが減少して、好ましい撮像特性が得られるかもしれないが、それは入射光の一部を捨てることによって実現しているのであって、ＣＭＯＳイメージセンサの感度が低下するという許容し難い問題点がある。

また、遮光膜１４１で反射された光が、多重反射して別の単位画素のフォトダイオードに入射すると、混色の原因となる。また、遮光膜１４１をフォトダイオード２の配置に対応させて形成したため、各単位画素で被写体からの入射光を取り込む開口部の位置が、一定のピッチで配置されておらず、被写体の位置情報に係わる画質が低下する。

以上に述べたように、ＣＭＯＳイメージセンサの隣接単位画素間で増幅用トランジスタ（ＡＭＰ）、垂直選択用トランジスタ（ＳＥＬ）およびリセットトランジスタ（ＲＳＴ）などを共有する画素共有技術では、単位画素当りのトランジスタ数を減らして、フォトダイオードの受光面積を十分に確保することができる。しかし、この方法では、光電変換部は単位画素の中心位置から偏位した位置に設けられるので、その光軸が単位画素の中心位置に配置されているオンチップレンズで集光すると、入射光を効果的に光電変換部に集光することができず、各光電変換部に集光される光量が減少したり、単位画素ごとに光量が大きくばらついたりすることになる。

本発明は、このような状況に鑑みてなされたものであって、その目的は、光電変換部が並進対称性配列の位置から位置ずれして配置されていても、入射光を光電変換部に効果的に集光することができる固体撮像素子、及びその固体撮像素子を用いた撮像装置を提供することにある。

即ち、本発明は、入射光を電気信号に変換する光電変換部を有する単位領域が複数個隣接して設けられている固体撮像素子であって、
前記複数個の単位領域間の境界位置の側へ、それぞれの光電変換部が各単位領域の中心位置から偏位して設けられ、
前記の偏位した光電変換部上に高屈折率材料層が配置され、前記偏位の方向とは逆方向の側の光電変換部上に前記高屈折率材料層と接して低屈折率材料層が配置され、
前記高屈折率材料層及び前記低屈折率材料層によって前記入射光が光路変更されて前記光電変換部に入射する、
固体撮像素子に係わるものである。

また、本発明は、前記固体撮像素子と、この固体撮像素子の出力信号を処理する信号処理部と、この信号処理部の出力信号を記録する記録部とを有する、撮像装置に係わるものでもある。

本発明の固体撮像素子によれば、前記の偏位した光電変換部上に高屈折率材料層が配置され、前記偏位の方向とは逆方向の側の光電変換部上に前記高屈折率材料層と接して低屈折率材料層が配置されている。

このため、前記光電変換部に近い位置にある前記高屈折率材料層に斜めに入射して来る光は、前記高屈折率材料層表面で入射角よりも屈折角が小さくなるように屈折するので、前記単位領域間の前記境界位置へ近づく方向に光路が変更され、直進すれば前記光電変換部を外れてしまう光の一部が前記光電変換部に入射するようになり、この結果、より多くの光が前記光電変換部に入射するようになる。

また、前記光電変換部から遠い位置にある前記低屈折率材料層に斜めに入射して来る光は、前記低屈折率材料層表面で入射角よりも屈折角が大きくなるように屈折するので、前記単位領域間の前記境界位置へ近づく方向に光路が変更され、直進すれば前記光電変換部を外れてしまう光の一部が前記光電変換部に入射するようになり、この結果、より多くの光が前記光電変換部に入射するようになる。

上記のように、前記光電変換部に近い位置に前記高屈折率材料層を配置し、前記光電変換部に遠い位置に前記低屈折率材料層を配置することによって、前記光電変換部に入射する光が増加するように光の進路を変更することができる。

以上のようにして、本発明の固体撮像素子によれば、前記光電変換部が、前記複数個の単位領域間の境界位置の側へ、各単位領域の中心位置から偏位して設けられていても、前記偏位によって前記光電変換部へ入射する光量が減少することが抑えられる。そして、前記単位領域間の境界位置に、隣接する光電変換部に共通のＦＤ部を配置できるため、素子の小型化、高密度化を実現することができる。
また、本発明の撮像装置によれば、前記固体撮像素子と、この固体撮像素子の出力信号を処理する信号処理部と、この信号処理部の出力信号を記録する記録部とを有しているので、前記固体撮像素子によって得られた撮像信号を、信号処理した上で記録することができる。

本発明の実施の形態１に基づくＣＭＯＳイメージセンサの撮像部の構造を示す要部断面図である。 同、ＣＭＯＳイメージセンサの撮像部の構造を示す要部平面図である。 同、ＣＭＯＳイメージセンサの撮像部の、トランジスタを共有する４個の単位画素の等価回路を示す説明図である。 本発明の実施の形態２に基づくＣＭＯＳイメージセンサの撮像部の構造を示す要部断面図である。 本発明の実施の形態３に基づく撮像装置の構成を示すブロック図である。 従来のＣＭＯＳイメージセンサの構成と単位画素１個分の等価回路の一例を示す説明図である。 同、ＣＭＯＳイメージセンサの撮像部の構造を示す断面図（ａ）と、図７（ａ）の断面図だけでは表しきれないＦＤ部の周辺の不純物層の接続関係を概念的に示す説明図（ｂ）とである 共有領域を有するシリコン基板上に、従来と同様のオンチップレンズおよび層内レンズが形成されたＣＭＯＳイメージセンサの撮像部の構造の一例を示す要部断面図である。 共有領域を有するシリコン基板上に、従来と同様のオンチップレンズおよび層内レンズが形成されたＣＭＯＳイメージセンサの撮像部の構造の別の例を示す要部断面図である。

本発明の固体撮像素子において、前記境界位置において、前記複数個の光電変換部に共通の出力取り出し領域が形成されているのがよい。この際、前記複数個の光電変換部のそれぞれと、前記共通の出力取り出し領域との間で、電荷転送ゲートが構成されているのがよい。このようにすることで前記共通の出力取り出し領域から後の出力用回路を前記複数個の光電変換部で共用することができ、出力に要する基板上の面積を縮小することができるので、前記固体撮像素子を小型化あるいは高画素数化したり、前記固体撮像素子の小型化あるいは高画素数化にともなう単位領域における受光面積の減少を防止したりすることができる。前記複数個の光電変換部の出力は、前記電荷転送ゲートによって選別して取り出すことができる。

また、前記複数個の単位領域において、前記偏位の大きさが互いに同じであるのがよい。この際、前記境界位置上に前記高屈折率材料層及び前記低屈折率材料層の各中心位置が存在しているのがよい。これは、前記境界位置に関して左右対称であるということである。前記境界位置の両側には同じ構成をもつ前記単位領域が配置されているので、これは当然のこととも言えるが、何らかの対称性があると、形成工程が簡易になるなどのメリットがある。

また、前記高屈折率材料層や前記低屈折率材料層の材料は、特に限定されるものではないが、前記高屈折率材料層は、できるだけ屈折率が大きい材料、例えば、窒化シリコン系材料（屈折率：約２．０）又は酸化チタン分散ポリイミド（屈折率：約１．８）からなり、また、前記低屈折率材料層は、できるだけ屈折率が小さい材料、例えば、フッ素系ポリマー（屈折率：１．３〜１．４）又は酸化シリコン系材料（屈折率：１．４〜１．５）からなるのがよい。このようにすると、本発明の前記高屈折率材料層及び前記低屈折率材料層の効果がよりよく発揮される。

また、前記高屈折率材料層及び前記低屈折率材料層が、前記光電変換部の出力信号を伝達する配線を埋め込んだ絶縁層と、オンチップレンズ部との間に設けられているのがよい。この際、また、前記高屈折率材料層及び前記低屈折率材料層が、前記絶縁層上のパッシベーション膜と、前記オンチップレンズ部下のフィルタ層との間に設けられているのがよい。このような配置で、本発明の前記高屈折率材料層及び前記低屈折率材料層の効果が最もよく発揮される。

また、前記高屈折率材料層がレンズ形状を有し、前記低屈折率材料層が前記高屈折率材料層の上部又は下部まで延在しているのがよい。このようにすると、前記の偏位した光電変換部上に、前記高屈折率材料層が配置され、前記偏位の方向とは逆方向の側の光電変換部上に前記高屈折率材料層と接して前記低屈折率材料層が配置されるとともに、前記高屈折率材料層がレンズ形状を有し、前記低屈折率材料層が前記高屈折率材料層の上部又は下部まで延在しているため、上述した前記高屈折率材料層および前記低屈折率材料層の効果に加え、レンズ効果によって入射光を偏位して存在する前記光電変換部へ向けて集光することができる。この際、前記低屈折率材料層が前記高屈折率材料層の上部まで延在する場合には、この２層で上に凸の凸レンズを構成し、前記低屈折率材料層が前記高屈折率材料層の下部まで延在する場合には、この２層で下に凸の凸レンズを構成する。

この場合、前記レンズ形状を有する前記高屈折率材料層が第１のレンズ部であり、前記第１のレンズ部の上方に設けられた第２のレンズ部を有し、前記第２のレンズ部は光軸が前記単位領域の前記中心位置に一致するように等間隔に設けられているのがよい。前記第２のレンズ部は被写体に最も近いレンズであるから、その光軸の位置は前記単位領域の前記中心位置に一致するように等間隔に設けられているのがよい。そして、前記光電変換部上に、前記光電変換部が形成されている半導体基体の前記光電変換部以外の領域を前記入射光から遮光する遮光部が、その開口部の中心が前記単位領域の前記中心位置に一致するように設けられているのがよい。以上のようにすると、各画素で被写体からの入射光を取り込む位置が、前記光電変換部を設ける位置とは関係なく、互いに一定のピッチで配置されることになり、画質が向上する。

更にこの場合、前記境界位置において、前記複数個の光電変換部に共通の出力取り出し領域が形成されているのがよい。この際、前記複数個の光電変換部のそれぞれと、前記共通の出力取り出し領域との間で、電荷転送ゲートが構成されているのがよい。このようにすることで前記共通の出力取り出し領域から後の出力用回路を前記複数個の光電変換部で共用することができ、出力に要する基板上の面積を縮小することができるので、前記固体撮像素子を小型化あるいは高画素数化したり、前記固体撮像素子の小型化あるいは高画素数化にともなう単位領域における受光面積の減少を防止したりすることができる。前記複数個の光電変換部の出力は、前記電荷転送ゲートによって選別して取り出すことができる。

次に、本発明の好ましい実施の形態を図面参照下に具体的かつ詳細に説明する。

実施の形態１
実施の形態１では、請求項１〜９に記載した固体撮像素子の例として、ＣＭＯＳイメージセンサについて説明する。このＣＭＯＳイメージセンサでは、前記複数個の光電変換部に共通の出力取り出し領域として、２個または４個の単位領域（以下、単位画素と言う。）に共通のＦＤ（フローティングディフュージョン）部を設け、増幅用トランジスタ、垂直選択用トランジスタおよびリセットトランジスタをこれらの単位画素間で共有することによって単位画素当りのトランジスタ数を減らして、フォトダイオードの受光面積を十分に確保するように構成されている。

この結果として、光電変換部を各単位画素の中心位置から偏位させて設けざるを得なくなる。これに対応するために、実施の形態１では、前記の偏位した光電変換部上に高屈折率材料層を配置し、かつ、前記偏位の方向とは逆方向の側の光電変換部上に低屈折率材料層を配置することによって、前記入射光の光路を変更し、前記入射光が前記の偏位した光電変換部に入射するようにする。

図１と図２は、実施の形態１に基づくＣＭＯＳイメージセンサの撮像部の構造を示す断面図（図１）と平面図（図２）とである。図１は、図２に１Ｆ−１Ｆ線で示した位置における断面図である。なお、図２では、トラジスタ５〜７を共有する４個の単位画素の光電変換部２を、同じ記号（２ａ、２ｂ、２ｃ、２ｄ、・・・２ｘ）を付して示している。また、単位画素の位置を示すために、左上に原点（０，０）をとり、縦方向の位置を示すｘ（行番号）と横方向の位置を示すｙ（列番号）との組（ｘ，ｙ）を用いるものとする。

図１は、主として３個の単位画素を示しており、左側の単位画素１０と中央の単位画素２０とは境界位置３１において互いにＦＤ部４を共有しているが、右側の単位画素６０と中央の単位画素２０とはＦＤ部４を共有していない。各単位画素１０、２０、６０では、シリコン基板１中に埋め込みフォトダイオードからなる光電変換部２（図２では、それぞれ、２ａ、２ａ、２ｃ）が形成されている。

図７（ｂ）を用いて既述したように、フォトダイオード２のｎ型領域とＦＤ部４のｎ型領域とは、効率的な信号電荷の転送が行えるように、電荷転送ゲート３のチャネル領域を介して連結されるように設けられている。従って、図８を用いて既述したように、光電変換部２は単位画素の中心位置よりも、ＦＤ部４の側（境界位置３１の側）に偏位して設けられている。そして、図２に示すように、単位画素の、ＦＤ部４とは反対側の領域（図１では、境界位置３２およびその近傍）には、画素間で共有される増幅用トランジスタ５や垂直選択用トランジスタ６やリセッットトランジスタ７などが形成されている。この結果、各光電変換部２が形成する配列は、図２の斜め下方向において、ピッチが小さい区間（ＦＤ部４を共有し合う単位画素間）とピッチが大きい区間（ＦＤ部４を共有しない単位画素間）とが交互に現れる配列になる。これは、図７（ａ）を用いて先述した、従来のＣＭＯＳイメージセンサにおける並進対称性をもった等間隔の配列から偏位している。

一方、図１に示すように、シリコン基板１の上部には酸化シリコンなどからなる絶縁層２４が形成され、これを介して、図示省略するが、例えばアルミニウムなどからなる多層配線が形成されている。この多層配線において、図７（ａ）を用いて既述したように、例えば、１層目の配線は画素トランジスタ間などの局所的な配線であり、２層目の配線および３層目の配線は垂直選択線１３や垂直信号線１５などの大域的な配線である。多層配線は、フォトダイオード２にできるだけ多くの光を導入できるように、フォトダイオード２の開口率を上げる必要があり、フォトダイオード２の上方をできるだけ避けるようにレイアウトする。また、ＭＯＳトランジスタによる回路部に光が入射しないように、図示省略した遮光膜が配置されている。

さらにその上部には、窒化シリコンなどからなるパッシベーション膜２５や平坦化膜などが形成され、その上に本実施の形態の特徴である高屈折率材料層３３および低屈折率材料層３４が形成され、さらにその上に画素カラーフィルタ２６およびオンチップレンズ２７が配置されている。

図１および図２に示すように、単位画素（ｉ，ｊ）１０の光電変換部２ａと、単位画素（ｉ＋１，ｊ＋１）２０の光電変換部２ａとは、ＦＤ部４を中心として中心対称に配置されている。これと同様に、図２のｉ番目の行の各光電変換部２ｂ、２ｃ、２ｄ、・・・は、それぞれ、（ｉ＋１）番目の行の、１つ右の列の光電変換２ｂ、２ｃ、２ｄ、・・・とＦＤ部４を中心として中心対称に配置されている。これに合わせて、高屈折率材料層３３および低屈折率材料層３４は、図２に点線で示すように、長さ方向が図２の横方向に一致する帯形形状に形成され、両者が幅方向に交互に並ぶように設けられるのがよい。この際、高屈折率材料層３３の中心線がＦＤ部４の真上にあり、帯形の高屈折率材料層３３の幅と、帯形の低屈折率材料層３４の幅とが等しくなっているのがよい。高屈折率材料層３３および低屈折率材料層３４の幅は、これ限られるものではないが、両者の効果のバランスを考慮すると、同程度の幅にするのがよい。また、高屈折率材料層３３および低屈折率材料層３４に加えて、中間の屈折率をもつ材料の層を設けてもよい。

高屈折率材料層３３や低屈折率材料層３４の材料は、特に限定されるものではないが、高屈折率材料層３３は、できるだけ屈折率が大きい材料、例えば、窒化シリコン系材料（屈折率：約２．０）又は酸化チタン分散ポリイミド（屈折率：約１．８）からなり、また、低屈折率材料層３４は、できるだけ屈折率が小さい材料、例えば、フッ素系ポリマー（屈折率：１．３〜１．４）又は酸化シリコン系材料（屈折率：１．４〜１．５）からなるのがよい。このようにすると、高屈折率材料層３３および低屈折率材料層３４の効果がよりよく発揮される。

図１に示すオンチップレンズ２７を構成する各画素レンズは、単位画素の配列と同じ並進対称性をもつように等間隔に配列されている。そのため、高屈折率材料層３３および低屈折率材料層３４が無い従来の場合には、入射光は、各画素レンズを透過した後、図１に点線で示したように各単位画素の中心位置に焦点を結ぶように集光される。一方、光電変換部２は、前述したように各単位画素の中心位置から境界位置３１の側に偏位して配置されているから、この状態では入射光を光電変換部２に効果的に集光することはできない。

それに対し、本実施の形態では高屈折率材料層３３および低屈折率材料層３４が設けられている。このため、光電変換部２に近い位置にある高屈折率材料層３３に、オンチップレンズ２７から斜めに入射して来る光は、高屈折率材料層３３の表面で入射角よりも屈折角が小さくなるように屈折するので、単位画素間の境界位置３１へ近づく方向に光路が変更され、直進すれば光電変換部２を外れてしまう光の一部が光電変換部２に入射するようになり、この結果、より多くの光が光電変換部２に入射するようになる。

また、光電変換部２から遠い位置にある低屈折率材料層３４に、オンチップレンズ２７から斜めに入射して来る光は、低屈折率材料層３４の表面で入射角よりも屈折角が大きくなるように屈折するので、単位画素間の境界位置３１へ近づく方向に光路が変更され、直進すれば光電変換部２を外れてしまう光の一部が光電変換部２に入射するようになり、この結果、より多くの光が光電変換部２に入射するようになる。

以上の結果、高屈折率材料層３３および低屈折率材料層３４が無い場合には図１に点線で示したように進む光の進路が、高屈折率材料層３３および低屈折率材料層３４が設けられている場合には図１に実線で示したように変更され、単位画素の中心位置から偏位して設けられている光電変換部２に入射光が効果的に集光される。

なお、図１は、複雑化を避け本質がわかりやすくなるように、高屈折率材料層３３および低屈折率材料層３４の屈折率が、それぞれ１．８および１．４であり、その前後の画素カラーフィルタ２６や絶縁層２４の屈折率はすべて１．６であると単純化して作図した。

図２の平面図に示すように、本実施の形態に基づくＣＭＯＳイメージセンサの撮像部では、４個の単位画素、例えば単位画素（ｉ，ｊ）１０、単位画素（ｉ＋１，ｊ＋１）２０、単位画素（ｉ＋２，ｊ）３０および単位画素（ｉ＋３，ｊ＋１）４０が、増幅用トランジスタ５や垂直選択用トランジスタ６やリセッットトランジスタ７などを共有している。この際、単位画素１０と２０、および、単位画素３０と４０とは、それぞれ、ＦＤ部４を共有し、２つのＦＤ部４はＦＤ部配線４ａで連結され、増幅用トランジスタ５のゲート電極に接続される。なお、図２では、ＦＤ部配線４ａはＦＤ部４やトランジスタ５〜７に重ねて描かれているが、実際には、層間絶縁膜を介して形成され、トランジスタ等と接続プラグによって接続されている。

図３は、本実施の形態に基づくＣＭＯＳイメージセンサの撮像部の、トランジスタを共有する４個の単位画素の等価回路を示す説明図である。このＣＭＯＳイメージセンサの撮像部の構成は、図５を用いて既述した、従来のＣＭＯＳイメージセンサの撮像部の構成と基本的には同様であるが、４個の単位画素１０〜４０に共通のＦＤ部４を設け、増幅用トランジスタ５，垂直選択用トランジスタ６およびリセットトランジスタ７をこれらの単位画素間で共有するように構成されている点が異なっている。各単位画素の光電変換部２ａは図１を用いて説明したように、電荷転送ゲート３を介してＦＤ部４に接続されている。

受光動作時には、各単位画素は、垂直走査回路および水平走査回路によって１サイクルの間に１度ずつ、下記のように走査される。すなわち、１サイクルの間の一定期間、垂直走査回路から１つの垂直選択線１３に垂直選択パルスが出力され、この垂直選択線１３に対応する４個で１組の単位画素１０〜４０が選択される。この際、各単位画素１０〜４０の光電変換部２に蓄積された信号電荷（電子）は、読み出し信号線９から電荷転送ゲート３のゲート電極に印加される読み出しパルスに基づいて、順次、電荷転送ゲート３を介してフローティングディフュージョン（ＦＤ）部４に転送され、信号電荷（電子）によるＦＤ部４の電位変化が、増幅用トランジスタ５によって電圧信号に変換され、垂直信号線１５に出力される。

そして、この一定期間の間に水平走査回路から各水平選択線１７に水平選択パルスが順次出力され、対応する各垂直信号線１５の出力信号が、水平選択用トランジスタ１６を介して、水平信号線１８に順次取り出される。１つの行の全画素の走査が終了すると、次の行の垂直選択線１３に垂直選択パルスが出力され、上記と同様にしてこの新しい行の各画素が走査される。以上の動作を繰り返して、１サイクルの間に全ての行の全画素が１度ずつ走査され、その出力信号が時系列的に水平信号線１８に取り出される。

垂直選択用トランジスタ６が、垂直選択線１３からゲート電極に印加される垂直選択パルスに基づいてＯＮ、ＯＦＦし、所定の期間だけ増幅用トランジスタ５を駆動する働きをし、リセットトランジスタ７が、垂直リセット線１４からゲート電極に印加される垂直リセットパルスに基づいて、ＦＤ部４の電位を電源線８の電位にリセットする働きをするのは従来と同じである。

以上に説明したように、本実施の形態に基づく固体撮像素子であるＣＭＯＳイメージセンサにおいては、共通の出力取り出し領域として、４個の単位画素に共通のＦＤ部４を画素間の境界位置に設け、増幅用トランジスタ５、垂直選択用トランジスタ６およびリセットトランジスタ７をこれらの単位画素間で共有するので、単位画素当りのトランジスタ数を減らすことができる。この結果、出力に要する基板上の面積を縮小することができるので、ＣＭＯＳイメージセンサを小型化あるいは高画素数化したり、ＣＭＯＳイメージセンサの小型化あるいは高画素数化にともなう単位画素における受光面積の減少を防止したりすることができる。

この際、単位画素の配列で規定される並進対称の位置から位置ずれして光電変換部２が配置されていても、光電変換部２とオンチップレンズ２７との間に高屈折率材料層３３および低屈折率材料層３４を設けることで、従来の各画素レンズが並進対称性をもって配列しているオンチップレンズを用いて、光電変換部に入射光を効果的に集光することができる。その結果、感度の低下や、画素間での感度のばらつきを抑えることができる。

実施の形態２
実施の形態２では、請求項１０〜１４に記載した固体撮像素子の例として、ＣＭＯＳイメージセンサについて説明する。

このＣＭＯＳイメージセンサでは、実施の形態１と同様、前記複数個の光電変換部に共通の出力取り出し領域として、２個または４個の単位領域（以下、単位画素と言う。）に共通のＦＤ部を設け、増幅用トランジスタ、垂直選択用トランジスタおよびリセットトランジスタをこれらの単位画素間で共有することによって単位画素当りのトランジスタ数を減らして、フォトダイオードの受光面積を十分に確保するように構成されている（図２参照。）。

この結果として、光電変換部を各単位画素の中心位置から偏位させて設けざるを得なくなる。これに対応するために、実施の形態２では、前記の偏位した光電変換部上に、入射光の光路に沿って１個又は複数個のレンズを設け、そのうち、少なくとも１個は、光軸の位置が単位画素の中心位置から前記偏位の方向と同じ方向に偏位するように設け、レンズ効果によって入射光の光路を変更し、入射光が前記の偏位した光電変換部に入射するようにする。この点を除けば他は実施の形態１と同様であるので、以下、相違点に重点を置いて説明する。

図４は、実施の形態２に基づくＣＭＯＳイメージセンサの撮像部の構造を示す断面図である。図１と同様、図４は図２に１Ｆ−１Ｆ線で示した位置における断面図である。図４は、主として３個の単位画素を示しており、左側の単位画素１０と中央の単位画素２０とは境界位置３１において互いにＦＤ部４を共有しているが、右側の単位画素６０と中央の単位画素２０とはＦＤ部４を共有していない。

実施の形態１で既述したように、光電変換部２は単位画素の中心位置よりも、ＦＤ部４の側（境界位置３１の側）に偏位して設けられており、従来のＣＭＯＳイメージセンサにおける並進対称性をもった等間隔の配列から偏位している。また、単位画素の、ＦＤ部４とは反対側の領域（境界位置３２およびその近傍）には、画素間で共有される増幅用トランジスタ５や垂直選択用トランジスタ６やリセッットトランジスタ７などが形成されている。

一方、シリコン基板１の上部には酸化シリコンなどからなる絶縁層２４が形成され、これを介して、図示省略した多層配線が形成されている。多層配線は、フォトダイオード２にできるだけ多くの光を導入できるように、フォトダイオード２の上方を避けるようにレイアウトする。また、ＭＯＳトランジスタからなる回路部に光が入射しないように、図示省略した遮光膜が配置されている。

さらにその上部には、窒化シリコンなどからなるパッシベーション膜２５や平坦化膜などが形成され、その上に本実施の形態の特徴である層内レンズ３５や遮光膜３７が形成され、さらにその上に画素カラーフィルタ２６およびオンチップレンズ２７が形成されている。なお、層内レンズ３５が前記高屈折率材料層に相当する。層内レンズ３５の間から上部に延設して形成される平坦化膜は、層内レンズ３５を形成する材料よりも屈折率の小さい材料からなる低屈折率材料層３６であり、前記低屈折率材料層に相当する。

前記被写体に最も近いレンズであるオンチップレンズ２７は、その光軸の位置が単位画素の中心位置に一致するように設けられている。また、前記半導体基体の前記光電変換部以外の領域を前記入射光から遮光する前記遮光部である遮光膜３７は、その開口部の中心が単位画素の中心位置に一致するように設けられている。このようにすると、各単位画素で被写体からの入射光を取り込む位置が、光電変換部２を設ける位置とは関係なく、一定のピッチで配置されることになり、画質が向上する。

これに対し、層内レンズ３５の光軸の位置は、単位画素の中心位置から光電変換部２の偏位の方向と同じ方向、すなわちＦＤ部４側（境界位置３１側）に偏位して設けられている。すなわち、光電変換部２の間隔が狭まっている箇所では、層内レンズ３５の間隔も狭め、逆に光電変換部２の間隔が広がっている箇所では、層内レンズ３５の間隔も広げるように配置されている。

既に図８を用いて説明したように、光軸に平行にオンチップレンズ２７に入射した光は、オンチップレンズ２７を透過した後、図４に点線で示すように各単位画素の中心位置のやや深い位置に焦点２８を結ぶように集光される。この光は、さらに層内レンズ３５によって、より浅い位置に焦点を結ぶように集光される。

この際、仮に層内レンズ３５の光軸の位置が単位画素の中心位置に一致するように設けられているとすると、図８に示したように、入射光は各単位画素の中心位置に焦点を結ぶように集光されてしまい、中心位置から偏位して設けられた光電変換部２に効果的に入射光を導くことはできない。

実際には、層内レンズ３５の光軸の位置は境界位置３１側に偏位して設けられているので、図４に示すように、入射光は層内レンズ３５によって境界位置３１へ近づく方向に光路が変更される。この結果、図４を図８と比べればわかるように、層内レンズ３５の光軸の位置が単位画素の中心位置にあれば光電変換部２を外れてしまう光が、光電変換部２に入射するようになり、入射光は効果的に光電変換部２に導かれるようになる。

また、オンチップレンズ２７および層内レンズ３５によって集光された光の一部が、シリコン基板１の共有領域の上部の（図示省略した）遮光膜に入射したり、多層配線によってケラレたりするということも少なくなるので、各単位画素間での入射光量のばらつきが小さくなり、各単位画素で感度がそろい、好ましい撮像特性が得られる。ケラレた光が隣接画素に漏れ入ると、混色が起こる懸念があるが、光のケラレが最小限に抑えられることで、混色も減少する。

絶縁層２４の上部には、トランジスタの動作を制御する制御信号線や、画素から画素信号を出力する出力信号線などの大域的な配線３８が形成されている。レンズのみではなく、これらの大域的な配線３８も、光電変換部２の位置に合わせて偏位させて配置することにより、偏させない場合よりも配線によるケラレを減少させることができるので、有効である。

本実施の形態では、オンチップレンズ２７と層内レンズ３５との２つのレンズを用いる例を示したが、これに限られるものでなく、必ずしも１画素あたり複数のレンズが必要というわけではなく、また、複数のレンズが存在する場合であっても、その数は２つに限定されず、３つ以上であってもよい。

本実施の形態は、光路変更手段として光軸が偏位して配置されたレンズを用いること以外は実施の形態１と同じであるから、共通点に関しては実施の形態１と同様の作用効果が得られることは言うまでもない。すなわち、図３を用いて既に説明したように、本実施の形態に基づくＣＭＯＳイメージセンサにおいては、共通の出力取り出し領域として、４個の単位画素に共通のＦＤ部４を画素間の境界位置に設け、増幅用トランジスタ５、垂直選択用トランジスタ６およびリセットトランジスタ７をこれらの単位画素間で共有するので、単位画素当りのトランジスタ数を減らすことができる。この結果、出力に要する基板上の面積を縮小することができるので、ＣＭＯＳイメージセンサを小型化あるいは高画素数化したり、ＣＭＯＳイメージセンサの小型化あるいは高画素数化にともなう単位画素における受光面積の減少を防止したりすることができる。

この際、単位画素の配列で規定される並進対称の位置から位置ずれして光電変換部２が配置されていても、光電変換部２の偏位方向と同じ方向に光軸を偏位させて層内レンズ３５を設けることで、従来と同様のオンチップレンズを用いて光電変換部２に入射光を効果的に集光することができる。その結果、感度の低下や、画素間での感度のばらつきを抑えることができる。

実施の形態３
図５は、本発明の実施の形態３に基づく撮像装置の構成を示すブロック図である。この撮像装置は、実施の形態１または２に記載したＣＭＯＳイメージセンサを撮像素子４１として備える他に、ＡＥ（自動露光）機構４５を備えた操作回路部４２、ＡＷＢ（自動ホワイトバランス）機構４６を備えた信号処理部４４、表示部４８、並びに記録部４９を備えているので、ＣＭＯＳイメージセンサ４１を適正に制御し、それによって得られた撮像信号に信号処理を加えた上で表示及び／又は記録を行うことができ、容易に高品質の撮像結果を得ることができる。

プロセス世代により、最小素子分離幅、最小トランジスタ幅が決まっている。画素微細化を、基本構造を変更せず、しかもプロセス世代を進めずに行うには、フォトダイオード面積の縮小で対応せざるを得ない。このため、単位画素に占めるフォトダイオード面積の割合は減少する傾向になるがこれにも限界がある。これに対し、基本構造を変更し、隣接単位画素間で増幅用トランジスタ（ＡＭＰ）、垂直選択用トランジスタ（ＳＥＬ）およびリセットトランジスタ（ＲＳＴ）を共有する画素共有技術では、単位画素当りのトランジスタ数を減らして、フォトダイオードの受光面積を十分に確保することができる。単位画素が微細で、画素共有技術を適用した場合に、フォトダイオードの間隔の等間隔性が悪化する場合でも、本発明によれば、フォトダイオードへの入射光の光路を変更することによって、画素共有技術の適用を可能にすることができる。

以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。

例えば、入射光の光路を変更する手段として、本発明の実施の形態１の方法と、実施の形態２の方法とを併用することができる。すなわち、前記の偏位した光電変換部上に高屈折率材料層を配置し、かつ、前記偏位の方向とは逆方向の側の光電変換部上に低屈折率材料層を配置することによって、第１の光路変更手段を形成し、その先の入射光の光路上に、その光軸の位置が単位画素の中心位置から前記偏位の方向と同じ方向に偏位するように凸レンズを設けることによって、第２の光路変更手段を形成するようにしてもよい。

本発明の固体撮像素子及びその製造方法、並びに撮像装置は、ＣＭＯＳイメージセンサ並びに電子カメラなどに応用され、ＣＭＯＳイメージセンサの小型化あるいは高画素数化や、飽和信号量や感度の低下などの撮像特性の低下の防止に寄与することができる。

１…シリコン基板、２…光電変換部（フォトダイオード）、３…電荷転送ゲート、４…フローティングディフュージョン（ＦＤ）部、４ａ…ＦＤ部配線、５…増幅用トランジスタ、６…垂直選択用トランジスタ、７…リセットトランジスタ、８…電源線、９…読み出し信号線、１０…単位画素、１１…垂直走査回路、１２…水平走査回路、１３…垂直選択線、１４…垂直リセット線、１５…垂直信号線、１６…水平選択用トランジスタ、１７…水平選択線、１８…水平信号線、２０…単位画素、２４…絶縁層（酸化シリコン）、２５…パッシベーション膜（窒化シリコンなど）、２６・画素カラーフィルタ層、２７…オンチップレンズ、２８…オンチップレンズによる焦点、３０…単位画素、３１…ＦＤ部を共有し合う単位画素間の境界位置、３２…ＦＤ部を共有しない単位画素間の境界位置、３３…高屈折率材料層、３４…低屈折率材料層、３５…層内レンズ（高屈折率材料層）、３６…低屈折率材料層、３７…遮光膜、３８…大域的な配線、４０…単位画素、４１…レンズ、４２…撮像素子、４３…操作回路部、４４…信号処理部、４５…ＡＥ（自動露光）機構、４６…ＡＷＢ（自動ホワイトバランス）機構、４７…タイミング発生器、４８…積分、４９…表示部、５０…記録部、６０…単位画素、１００…単位画素、１０１…シリコン基板、１０２…光電変換部（フォトダイオード）、１０３…電荷転送ゲート、１０４…フローティングディフュージョン（ＦＤ）部、１０５…増幅用トランジスタ、１０６…垂直選択選択用トランジスタ、１０７…リセットトランジスタ、１０８…電源線、１０９…読み出し信号線、１２１…１層目の配線、１２２…２層目の配線、１２３…３層目の配線、１２４…絶縁層（酸化シリコン）、１２５…パッシベーション膜（窒化シリコンなど）、１２６…画素カラーフィルタ層、１２７…オンチップレンズ、１３１…層内レンズ、１３２…低屈折率材料層、１３３…層内レンズを付加した場合の焦点、１４１…遮光膜

Claims (16)

1. 入射光を電気信号に変換する光電変換部を有する単位領域が複数個隣接して設けられており、
   前記複数個の単位領域間の境界位置の側へ、それぞれの光電変換部が各単位領域の中
   心位置から偏位して設けられ、
   前記の偏位した光電変換部上に高屈折率材料層が配置され、前記偏位の方向とは逆方
   向の側の光電変換部上に前記高屈折率材料層と接して低屈折率材料層が配置され、
   前記高屈折率材料層及び前記低屈折率材料層によって前記入射光が光路変更されて前
   記光電変換部に入射し、
   前記境界位置において、前記複数個の光電変換部に共通の出力取り出し領域が形成さ
   れ、
   この出力取り出し領域を構成するフローティングディフュージョン部上方に前記高屈
   折率材料層が配置され、それ以外の領域には前記低屈折率材料層が配置されている、
   固体撮像素子。
2. 前記フローティングディフュージョン部を覆うように前記高屈折率材料層が配置されている、請求項１に記載した固体撮像素子。
3. 前記複数個の光電変換部のそれぞれと、前記共通の出力取り出し領域との間で、電荷転送ゲートが構成されている、請求項１に記載した固体撮像素子。
4. 前記複数個の単位領域において、前記偏位の大きさが互いに同じである、請求項１に記載した固体撮像素子。
5. 前記境界位置上に前記高屈折率材料層及び前記低屈折率材料層の各中心位置が存在している、請求項４に記載した固体撮像素子。
6. 前記高屈折率材料層が、窒化シリコン系材料又は酸化チタン分散ポリイミドからなる、請求項１に記載した固体撮像素子。
7. 前記低屈折率材料層が、フッ素系ポリマー又は酸化シリコン系材料からなる、請求項１に記載した固体撮像素子。
8. 前記高屈折率材料層及び前記低屈折率材料層が、前記光電変換部の出力信号を伝達する配線を埋め込んだ絶縁層と、オンチップレンズ部との間に設けられている、請求項１に記載した固体撮像素子。
9. 前記高屈折率材料層及び前記低屈折率材料層が、前記絶縁層上のパッシベーション膜と、前記オンチップレンズ部下のフィルタ層との間に設けられている、請求項８に記載した固体撮像素子。
10. 前記高屈折率材料層がレンズ形状を有し、前記低屈折率材料層が前記高屈折率材料層の上部又は下部まで延在している、請求項１に記載した固体撮像素子。
11. 前記レンズ形状を有する前記高屈折率材料層が第１のレンズ部であり、前記第１のレンズ部の上方に設けられた第２のレンズ部を有し、前記第２のレンズ部は光軸が前記単位領域の前記中心位置に一致するように等間隔に設けられている、請求項１０に記載した固体撮像素子。
12. 前記光電変換部上に、前記光電変換部が形成されている半導体基体の前記光電変換部以外の領域を前記入射光から遮光する遮光部が、その開口部の中心が前記単位領域の前記中心位置に一致するように設けられている、請求項１１に記載した固体撮像素子。
13. ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）イメージセンサーとして構成され、複数の前記フローティングディフュージョン部間が配線によって接続されている、請求項１に記載した固体撮像素子。
14. 前記配線に沿って、前記高屈折率材料層と前記低屈折率材料層とが交互に配置されている、請求項１３に記載した固体撮像素子。
15. 前記ＣＭＯＳイメージセンサーにおいて、増幅用トランジスタ、垂直選択用トランジスタ及び／又はリセットトランジスタの上方に前記低屈折率材料層が配置されている、請求項１３に記載した固体撮像素子。
16. 請求項１〜１５のいずれか１項に記載した固体撮像素子と、この固体撮像素子の出力信号を処理する信号処理部と、この信号処理部の出力信号を記録する記録部とを有する、撮像装置。

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