WO2010069194A1 - 一种数据通信方法和一种以太网设备 - Google Patents

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WO2010069194A1
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phy
chip
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data
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于洋
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杭州华三通信技术有限公司
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    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
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    • H04L69/324—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the data link layer [OSI layer 2], e.g. HDLC

Definitions

  • the present invention relates to the field of Ethernet technologies, and more particularly to a data communication method and an Ethernet device. Background of the invention
  • the current broadband access-to-home technology mainly includes XDSL technology, Ethernet technology and FTTH technology, which use telephone lines, network cables and fiber-optic transmission media to the home.
  • Ethernet technology can also be accessed by telephone lines, which greatly reduces the barriers to Ethernet in practical applications.
  • XDSL devices there is a significant disadvantage in that the number of supported ports is small.
  • an Ethernet device or a single board of a rack device
  • XDSL devices can do 72 ports.
  • Ethernet devices such as Ethernet switches
  • a medium independent interface ( ⁇ , Medium Independent Interface) is used between the physical layer (PHY) chip and the medium access control layer (MAC) chip in the Ethernet device.
  • the Ethernet media interface includes: MII RMII SMII GMn, all These interfaces are all from the ⁇ .
  • ⁇ refers to the fact that the media is copper shaft, fiber, cable, etc., because the work related to these media processing is done by PHY or MAC chip.
  • ⁇ Supports 10 megabits and 100 megabits of operation, one ⁇
  • the interface consists of 14 signal lines. Its support is still relatively flexible, but one drawback is that there is too much signal line for a single interface.
  • the RMII is a cylindrical ⁇ interface that doubles the signal line in data transmission and reception, so it typically requires a 50 megabit bus clock.
  • RMII is generally used in multi-port switches. It does not arrange for each port to receive and send two clocks. Instead, all data ports share one clock for all ports. This saves a lot of port data lines. .
  • One port of the RMII requires seven signal lines, which is twice as small as ⁇ , so the switch can access ports with twice the data. Like ⁇ , RMII supports 10 Mbps and 100 Mbps bus interface speeds.
  • SMII has fewer signal lines than RMII, and S means serial. Because it uses only one signal line to transmit data, and one signal line transmits and receives data, so in order to meet the 100 M demand on the clock, its clock frequency is 4 ⁇ high, reaching 125M, why use 125M, because the data Some control information is transmitted inside the line.
  • SMII The port uses only 4 signal lines to transmit 100M signals, which is about twice as large as the RMII. SMII's support in the industry is very high. For the same reason, the data transmission and reception of all ports share the same external 125M clock.
  • the interface between the Ethernet PHY chip and the MAC layer chip is one-to-one, that is, each physical layer interface uses a separate port interface to perform one-to-one communication with the corresponding MAC layer port, between the ports. Independent of each other, do not share data lines.
  • FIG. 1 is a schematic diagram of connection between a PHY chip and a MAC chip in an Ethernet device in the prior art.
  • the number of ports supported by the MAC chip is relatively large, generally 24, and the number of ports supported by the PHY chip is relatively small, generally 8, so that one MAC chip can be connected.
  • the interface between the PHY chip, the PHY chip and the MAC chip is one-to-one.
  • the method shown in Figure 1 greatly simplifies the design and implementation of the Ethernet PHY chip. Therefore, since the port between the MAC and the PHY is one-to-one, and the input and output rates are the same, only a small amount of buffer storage is required in the PHY chip, and the number of ports supported by the PHY chip is small, and the required tube is required. The number of pins is small, so the design and cost of the PHY chip can be greatly reduced. However, the drawback of this method is that the MAC layer chip cannot support a large number of ports.
  • Ethernet is an important factor in enterprise network applications. It is generally 100 Mbps. In broadband access-to-home applications, speed is not a critical factor because the access bandwidth of each household is now 2 Mbps or 4 Mbps. It may develop to a level of 33 Mbps in the future. Interface density is a key factor in broadband applications.
  • the number of ports supported by the MAC layer chip is relatively large (for example, 24), while the number of ports supported by the PHY chip is relatively small (for example, 8), and each port requires a separate data interface, so the MAC layer
  • the present invention provides a data communication method that enables a single MAC chip in an Ethernet device to support a larger number of ports, thereby improving the competitiveness of Ethernet devices in broadband access applications.
  • the present invention also provides an Ethernet device in which a single MAC chip can support more ports and improve the competitiveness of the Ethernet device in broadband access applications.
  • the invention discloses a communication method, a medium access control layer MAC chip and one or more physical layer PHY chips adopt a multiple access bus interface, and the method comprises:
  • the bus interface of the one or more PHY chips is uniformly connected to the bus interface of the MAC chip through a multiple access bus, and communication between the MAC chip and the one or more PHY chips is implemented, where an address bus is utilized. Different addresses distinguish different PHY ports on different PHY chips.
  • the invention also discloses an Ethernet device, comprising: a MAC chip and one or more PHY chips connected to the MAC chip through a bus; wherein different PHYs on different PHY chips are distinguished by using different addresses on the address bus port.
  • the MAC chip of the present invention communicates with multiple PHY chips through a bus, wherein a technical solution for distinguishing different PHY ports on different PHY chips by using different addresses on the address bus makes the MAC chip at the pin
  • the number is fixed (that is, equal to the number of signal lines in the bus)
  • it can support more ports and connect with more PHY chips, thereby increasing the number of users that an Ethernet device can access, and improving the number of users.
  • FIG. 1 is a schematic diagram of connection between a PHY chip and a MAC chip in an Ethernet device in the prior art
  • FIG. 2 is a schematic diagram of communication between a PHY chip and a MAC chip in an Ethernet device according to an embodiment of the present invention
  • FIG. 3 is a block diagram showing the structure of an Ethernet device according to an embodiment of the present invention. Mode for carrying out the invention
  • the core idea of the invention is: to use the existing Ethernet PHY chip and MAC chip One-to-one interface design, changed to interface design of multiple access bus, more than one
  • the bus interface of the PHY chip is uniformly connected to the bus interface of the MAC chip through the multiple access bus, and the communication between the MAC chip and the one or more PHY chips is realized, thereby making the single of the Ethernet device (such as an Ethernet switch)
  • the MAC chip supports more ports.
  • FIG. 2 is a schematic diagram of communication between a PHY chip and a MAC chip in an Ethernet device according to an embodiment of the present invention.
  • the technical solution of the present invention includes the following key technologies: (1) A multiple access bus interface is used between the PHY chip and the MAC chip, and different address ports on the PHY chip are distinguished by using an address bus.
  • the multiple access bus may specifically be a Utopia level 2 bus or a POS-PHY bus.
  • the MAC chip is connected to a plurality of PHY chips via a Utopia level 2 bus.
  • the Utopia level 2 interface protocol specifies a set of chip-to-chip, packet-based channelized interface bus. It is a 16-bit data bus, 50MHz interface, and supports multiple links with accumulated bandwidth less than 800Mb/s. The interface supports 5 bits.
  • the address bus can support up to 32 port addresses, or it can be extended to support 144 port addresses by multiplexing the data bus to the address bus.
  • the data port of Utopia level 2 is divided into a data receiving port and a sending port. Both ports have 5-bit address lines (RxAddr and TxAddr) and 16-bit data lines (RxData and TxData).
  • the receiving port has a receive data enable signal (RxEnb), a receive cell start signal (RxSoc), and a receive clock signal (RxCLK).
  • the transmit port has a transmit data enable signal (TxEnb), a transmit cell start signal (TxSoc), and a transmit clock signal. (TxCLK), plus other control pins, a total of 72 pins.
  • the data line has 16 bits and the address line has 5 bits.
  • the bus is divided into two directions: receive and transmit. Therefore, in one embodiment of the present invention, the receive direction address bus and the data bus of each PHY chip are connected to the transmit direction address bus and the data bus of the MAC chip, and the transmit direction address bus and data of each PHY chip are the same.
  • the bus is connected to the receive direction address bus and data bus of the MAC chip.
  • the address bus determines which PHY port of the PHY chip is used to send and receive data. The operation of the PHY port of all PHY chips is performed by means of time-sharing data bus.
  • the MAC chip when the MAC chip sends data to the PHY chip: the MAC chip writes the address of the destination PHY port on the address bus, and writes the data to be sent to the destination PHY port on the data bus; each PHY chip determines the address bus. Whether the address is the address of its own PHY port, the data on the data bus is received from the PHY port corresponding to the address on the address bus, otherwise, the data is rejected.
  • each PHY port of each PHY chip occupies the bus in a time division manner, and when the bus is occupied, writes the address of the source port on the address bus (ie, the address of the PHY port that transmits data) ), write data to be sent to the MAC chip on the data bus.
  • Each PHY port occupies the bus in a time division manner. Specifically, each PHY port sends a request to the MAC chip when data is transmitted, and the MAC chip arbitrates which PHY port can occupy the bus, and returns to the corresponding PHY chip to allow a certain PHY port to be occupied. The allow message for the bus.
  • the address of the 8-port of chip 1 is 0 ⁇ 7
  • the address of the 8-port of chip 2 is 8 ⁇ 15
  • the address of the 8-port of chip 3 is 16 ⁇ 23
  • the address of the 8-port of chip 4 is 24 ⁇ . 31.
  • the bus interface module on the MAC chip writes 9 on the address bus (the first of the chip 1) The address of the two ports), and then write the data to be sent to the port of the address 9 on the data bus; the bus interface module of each PHY chip determines whether the address on the address bus is the address of its own PHY port, Only the bus interface module of the chip 2 determines that the address on the bus is the address of the second port of the PHY chip 2 to which it belongs, so that the second port of the chip 2 receives the data on the data bus, and the bus of the other PHY chip The interface module determines that the address on the bus is not the address of the port of the PHY chip to which it belongs, and rejects the data on the data bus.
  • the bus interface module of the PHY chip When the bus interface module of the PHY chip transmits data on the port on its own PHY chip, it sends a request carrying the port address to the bus interface module of the MAC chip.
  • the bus interface module of the MAC chip arbitrate according to a predetermined strategy (such as time division mode, etc.), determines which current PHY port can occupy the bus, and returns a representation carrying the PHY port address to the bus interface module of the corresponding PHY chip to occupy the bus. Allow messages.
  • the bus interface module of the PHY chip After receiving the permission message, causes the allowed PHY port to send data through the bus, specifically: writing the address of the PHY port of the transmitted data on the address bus, and writing the PHY port on the data bus The data to send.
  • the interface between the PHY chip and the MAC chip is a pair.
  • the rates are all at the same standard rate, so the data received by the PHY chip is quickly sent to the MAC chip.
  • the interface between the PHY chip and the MAC chip is not a one-to-one relationship, and there is competition and occupation of the bus. At this time, the data received by the PHY chip cannot be quickly transmitted to the MAC chip. Need to be temporarily stored. Therefore, in the embodiment of the present invention, a buffer storage module is added to the PHY chip for storing data that cannot be sent to the MAC chip in time due to rate matching and bus occupation.
  • the clock is provided by the PHY chip, and the ports may be different.
  • a unified clock must be used on the bus, and each port cannot use its own clock. Therefore, the clock on the bus in the present invention is uniformly provided by the MAC chip.
  • a clock matching module is added to the PHY chip to convert the physical layer clock of each port into a bus interface clock.
  • the bus interfaces of multiple PHY chips can be uniformly connected to the bus interface of one MAC chip, so that one MAC chip connects multiple physical layer chips through a multi-address bus, so that one Ethernet switch can support and XDSL.
  • the same number of physical ports and even a larger number of physical ports increase the core competitiveness of Ethernet switches in broadband access applications.
  • FIG. 3 is a block diagram showing the structure of an Ethernet device according to an embodiment of the present invention.
  • the device includes: a MAC chip and one or more PHY chips connected to the MAC chip through a multiple access bus; wherein different addresses on the address bus of the multiple access bus are used to distinguish different PHY chips Different PHY ports.
  • the multiple access bus connecting the MAC chip and the PHY chip may be a Utopia level 2 bus or a POS-PHY bus or the like.
  • the Utopia level 2 bus supports a 5-bit address bus and can address 32 ports.
  • one MAC chip can connect 4 PHY chips.
  • the Utopia level 2 bus can be extended to support 144 port addresses by multiplexing the data bus to the address bus.
  • one MAC chip can connect 18 8-port PHY chips. This greatly increases the number of ports that a single MAC chip can support.
  • both the MAC chip and the PHY chip are designed by using a multiple access bus interface.
  • the MAC chip includes: a first bus interface module, and each PHY chip includes: a second bus interface module, where:
  • the first bus interface module is configured to write an address of a destination PHY port on an address bus of the multiple access bus, and write data to be sent to a destination PHY port on a data bus of the multiple access bus;
  • the second bus interface module is configured to determine, when the MAC chip sends data, whether the address on the address bus is an address of a PHY port of the PHY chip to which the PHY chip belongs, so that the PHY port corresponding to the address on the address bus receives the data bus. The data on it.
  • the second bus interface module further causes each PHY port on the PHY chip to which it belongs to occupy the multi-access bus to transmit data to the MAC chip in a time division manner. Specifically, the second bus interface module sends a request to the MAC chip when the PHY port on the PHY chip of the PHY chip belongs to the MAC chip, and after obtaining the permission message of the MAC chip, the PHY port sends the data to the MAC through the bus. chip.
  • the permission message sent by the MAC chip is sent by the first bus interface module in the MAC chip.
  • the second bus interface module of the PHY chip sends a request carrying the port address to the first bus interface module of the MAC chip when data is transmitted on a port on the own PHY chip;
  • the bus interface module arbitrates according to a time division manner or other predetermined manner, and determines which PHY port currently occupies the multiple access bus.
  • the representation carrying the PH Y port address can occupy the permission message of the multiple access bus; after receiving the permission message, the second bus interface module of the PHY chip passes the allowed PHY port.
  • the data is transmitted by the multiple access bus, specifically: the address of the PHY port of the transmission data is written on the address bus of the multiple access bus, and the data to be transmitted by the P HY port is written on the data bus of the multiple access bus.
  • each PHY chip further includes: a buffer memory module for storing data that cannot be sent to the MAC chip in time due to rate matching and bus occupation.
  • a buffer memory module for storing data that cannot be sent to the MAC chip in time due to rate matching and bus occupation. This is because in the prior art, the interface of the PHY chip and the interface of the MAC chip are one-to-one, and the rates are all at the same standard rate, so the data received by the PHY chip is quickly sent to the MAC chip; In the present invention, the interface between the PHY chip and the MAC chip is not a one-to-one relationship, and there is competition and occupation of the bus. At this time, the data received by the PHY chip cannot be quickly transmitted to the MAC chip, and needs to be temporarily Store it.
  • the MAC chip is further configured to provide a unified bus interface clock; each PHY chip further includes: a clock matching module, configured to convert a physical layer clock of a PHY port of the PHY chip to which it belongs to a bus interface clock .
  • a clock matching module configured to convert a physical layer clock of a PHY port of the PHY chip to which it belongs to a bus interface clock .
  • the MAC chip of the present invention is implemented by using a bus and a plurality of PHY chips.
  • the technical solution of the PHY port enables the MAC chip to support more ports and connect with more PHY chips when the number of pins is fixed, thereby increasing the number of users that an Ethernet device can access and improving.

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Description

一种数据通信方法和一种以太网设备 技术领域
本发明涉及以太网技术领域， 尤指一种数据通信方法和一种以太网 设备。 发明背景
目前的宽带接入到户技术， 主要有 XDSL技术、 以太网技术和 FTTH技术， 分别使用电话线、 网线和光纤传输介质到户。 在新的长 距离以太网技术出现以后， 以太网技术也可以使用电话线接入到户， 这大大减少了以太网在实际应用中的障碍。但以太网设备和 XDSL设 备相比， 还有一个比较明显的劣势是支持的端口数目较少， 目前一台 以太网设备（或者是一个机架设备的单板）一般支持 24个端口， 或 者最多是 48口， 而 XDSL设备则可以做到 72个端口。
在实际应用当中， 高层楼宇很多， 比如一个 18层的楼宇大概有 128户， 而这种时候， 显然一台接入设备支持的端口数目越多越好。 因此， 以太网设备（如以太网交换机等）需要提供更多数目的物理端 口， 才可以进一步提高在宽带接入应用中的核心竟争力。
目前， 以太网设备中物理层 （PHY ) 芯片和媒体访问控制层 ( MAC )芯片之间采用的是媒体独立接口（ ΜΠ, Medium Independent Interface )„ 以太网媒体接口有： MII RMII SMII GMn, 所有的这些接 口都从 ΜΠ 而来。 ΜΠ 是指不用考虑媒体是铜轴、 光纤、 电缆等， 因为这些媒体处理的相关工作都由 PHY 或者 MAC 芯片完成。 ΜΠ 支 持 10 兆和 100 兆的操作， 一个 ΜΠ接口由 14 根信号线组成， 它的支持还是比较灵活的，但是有一个缺点是一个 ΜΠ接口用的信号 线太多。
RMII 是筒化的 ΜΠ 接口， 在数据的收发上它比 ΜΠ 接口少了 一倍的信号线， 所以它一般要求是 50 兆的总线时钟。 RMII —般用 在多端口的交换机， 它不是每个端口安排收、 发两个时钟， 而是所有 的数据端口共用一个时钟用于所有端口的收发，这里就节省了不少的 端口数据线数目。 RMII 的一个端口要求 7 根信号线， 比 ΜΠ 少了 一倍，所以交换机能够接入多一倍数据的端口。和 ΜΠ —样， RMII 支 持 10 兆和 100 兆的总线接口速度。
SMII有比 RMII 更少的信号线数目， S 表示串行的意思。 因为 它只用一根信号线传送发送数据， 一根信号线传输接收数据， 所以在 时钟上为了满足 100 M的需求， 它的时钟频率 4艮高， 达到了 125M, 为什么用 125M, 是因为数据线里面会传送一些控制信息。 SMII — 个端口仅用 4 根信号线完成 100M信号的传输，比起 RMII 差不多又 少了一倍的信号线。 SMII 在工业界的支持力度是很高的。 同理， 所 有端口的数据收发都公用同一个外部的 125M 时钟。
由上可见， 以太网的 PHY 芯片和 MAC 层芯片之间的接口都是 一对一的，即每个物理层接口使用独立的 ΜΠ接口与对应的 MAC 层 端口进行一对一通信， 端口之间互相独立， 不共享数据线。
图 1是现有技术中以太网设备中的 PHY芯片和 MAC芯片的连 接示意图。 如图 1所示， 在现有技术中， MAC芯片支持的端口数目 比较多， 一般为 24个， 而 PHY芯片支持的端口数目相对较少， 一般 为 8个， 因此， 一个 MAC芯片可以接多个 PHY芯片， PHY芯片和 MAC芯片之间的接口连接是一对一的。
图 1 所示的这种方法大大筒化了以太网 PHY 芯片的设计和成 本， 由于 MAC和 PHY之间的端口是一对一的， 并且输入和输出的 速率相同， 所以 PHY 芯片中只需要很少的緩沖存储， 并且 PHY 芯 片支持的端口数目不多， 所需要的管脚数目较少， 因此可以大大筒化 PHY芯片 的设计和成本。 但这种方法的缺陷是导致 MAC 层芯片无 法支持大的端口数目。
以太网在企业网应用中，速度是重要因素，一般都是 100Mbps 的 速度， 而在宽带接入到户的应用中， 速度不是关键因素， 因为每户的 接入带宽现在是 2Mbps或 4Mbps 的水平，将来可能会发展到 33Mbps 的水平。 在宽带应用中， 接口密度是一个比较关键的因素。
由于现有技术中， MAC 层芯片支持的端口数目比较多 （比如 24 个） ， 而 PHY 芯片支持的端口数目比较少 （比如 8个） ， 而每个端 口需要各自独立的数据接口，所以 MAC 层芯片需要支持的管脚数目 比较多， 难以支持到比较大的数目， 比如 64个， 或者是 72个， 在这 种情况下， 即使采用 SMII 接口， 也是需要 4*64=256个管脚。 需要 的管脚数目太多，这是以太网交换机的 MAC 芯片无法在最优性价比 下做到单芯片支持大端口数目的主要原因。 发明内容
本发明提供了一种数据通信方法，该方法使得以太网设备中的单 个 MAC芯片能够支持更多的端口数目， 提高了以太网设备在宽带接 入应用中的竟争力。
本发明还提供了一种以太网设备， 该以太网设备中的单个 MAC 芯片能够支持更多的端口数目，提高了该以太网设备在宽带接入应用 中的竟争力。
为达到上述目的， 本发明的技术方案具体是这样实现的： 本发明公开了一种据通信方法， 媒体访问控制层 MAC芯片和一 个以上的物理层 PHY芯片采用多址总线接口， 该方法包括：
将所述一个以上的 PHY芯片的总线接口通过多址总线统一挂接 到所述 MAC芯片的总线接口， 实现所述 MAC芯片与所述一个以上 的 PHY芯片间的通信， 其中， 利用地址总线上的不同地址区分不同 PHY芯片上的不同 PHY端口。
本发明还公开了一种以太网设备， 该设备包括： MAC芯片和通 过总线与所述 MAC芯片连接的一个以上的 PHY芯片； 其中， 利用 地址总线上的不同地址区分不同 PHY芯片上的不同 PHY端口。
由上述技术方案可见， 本发明这种 MAC 芯片通过总线与多个 PHY芯片进行通信，其中，利用地址总线上的不同地址区分不同 PHY 芯片上的不同 PHY端口的技术方案， 使得 MAC芯片在管脚数量一 定（即等于总线中信号线的个数）的情况下， 能够支持更多的端口数 目， 与更多的 PHY芯片连接， 从而增加了一个以太网设备所能接入 的用户数量， 提高了以太网设备在宽带接入应用中的竟争力。 附图简要说明
图 1是现有技术中以太网设备中的 PHY芯片和 MAC芯片的连接 示意图；
图 2是本发明实施例以太网设备中的 PHY芯片和 MAC芯片之间 的通信示意图；
图 3是本发明实施例一种以太网设备的组成结构框图。 实施本发明的方式
本发明的核心思想是： 将现有的以太网 PHY芯片和 MAC芯片之 间的一对一的接口设计， 改为多址总线的接口设计， 将一个以上的
PHY芯片的总线接口通过多址总线统一挂接到 MAC芯片的总线接 口， 实现所述 MAC芯片与所述一个以上的 PHY芯片间的通信， 进而 使得以太网设备（如以太网交换机等） 的单 MAC芯片支持更多的端 口数目。
为使本发明的目的、 技术方案及优点更加清楚明白， 以下对本发 明进一步详细说明。
图 2是本发明实施例以太网设备中的 PHY芯片和 MAC芯片之间 的通信示意图。参见图 2,本发明的技术方案包括以下几点关键技术： ( 1 ) PHY芯片和 MAC芯片之间采用多址总线接口， 并利用地 址总线区分 PHY芯片上的不同 PHY端口
这里多址总线具体可以为 Utopia level 2总线或 POS-PHY总线 等。
在本发明的一个实施例中 MAC芯片通过 Utopia level 2总线连接 多个 PHY芯片。
Utopia level 2 接口协议规范了一组芯片到芯片、 基于包的通道 化接口总线， 是一个 16位数据总线、 50MHz的接口、 支持累计带宽 小于 800Mb/s的多条链路； 该接口支持 5位地址总线， 可以支持 32 个端口地址，也可以通过将数据总线复用为地址总线的方式扩展到支 持 144个端口地址。
Utopia level 2的数据端口分为数据接收端口和发送端口。两个端 口各有 5位地址线 （ RxAddr和 TxAddr ) 和 16位数据线 （ RxData和 TxData ) 。 接收端口有接收数据允许信号 （ RxEnb ) 、 接收信元开始 信号 （RxSoc ) 和接收时钟信号 （RxCLK ) 。 发送端口有发送数据允 许信号 （TxEnb ) 、 发送信元开始信号 （TxSoc ) 和发送时钟信号 ( TxCLK ) , 再加上其它控制管脚， 总共是 72个管脚。
在 Utopia level 2 总线中， 数据线有 16位， 地址线有 5位， 总线 分为收和发两个方向。 因此在本发明的一个实施例中， 每个 PHY 芯 片的接收方向地址总线和数据总线都连接到 MAC 芯片的发送方向 地址总线和数据总线上， 同理每个 PHY 芯片的发送方向地址总线和 数据总线都连接到 MAC 芯片的接收方向地址总线和数据总线上。地 址总线会决定哪个 PHY 芯片的哪个 PHY端口进行收发数据的操作， 所有 PHY 芯片的 PHY端口的操作都是采用分时占用数据总线的方 式进行。
例如， 当 MAC芯片向 PHY芯片发送数据时： MAC芯片在地址 总线上写入目的 PHY端口的地址， 在数据总线上写入要发送给目的 PHY端口的数据； 每个 PHY芯片判断地址总线上的地址是否为自身 PHY端口的地址， 是则从地址总线上的地址所对应的 PHY端口接收 数据总线上的数据， 否则， 拒绝接收数据。
当 PHY芯片向 MAC芯片发送数据时：每个 PHY芯片的每个 PHY 端口以时分方式占用总线， 并在占用总线时， 在地址总线上写入源端 口的地址（即发送数据的 PHY端口的地址 ), 在数据总线上写入要发 送给 MAC芯片的数据。 各 PHY端口以时分方式占用总线具体可以 为： 各 PHY端口在有数据发送时向 MAC芯片发送请求， 由 MAC芯 片仲裁哪个 PHY端口可以占用总线，并向相应的 PHY芯片返回允许 某个 PHY端口占用总线的允许消息。
下面给出一个具体的例子： 设 MAC芯片和 PHY都采用总线接 口设计， MAC芯片和 PHY芯片都包括一个总线接口模块， 且通信所 采用的多址总线具有 16位的数据线和 5位的地址线。 由于 5位的地 址线可以寻址 32个地址， 以一个 PHY芯片有 8个端口为例， 则一个 MAC芯片可以同时连接 32/8 = 4个 PHY芯片， 分别编号 1、 2、 3和 4。 芯片 1的 8端口的地址依次为 0 ~ 7 , 芯片 2的 8端口的地址依次 为 8 ~ 15 , 芯片 3的 8端口的地址依次为 16 ~ 23 , 芯片 4的 8端口的 地址依次为 24 ~ 31。
这样， 当 MAC芯片要向 PHY端口发送数据时， 例如， 当 MAC 芯片需要向芯片 2的第二个端口发送数据时， MAC芯片上的总线接 口模块在地址总线上写入 9 (芯片 1的第二个端口的地址） ， 然后在 数据总线上写入要发送给该地址为 9的端口的数据； 每个 PHY芯片 的总线接口模块判断地址总线上的地址是否为自身 PHY 端口的地 址， 此时， 只有芯片 2的总线接口模块判断出总线上的地址是自身所 属 PHY芯片 2的第二个端口的地址， 使得该芯片 2的第二个端口接 收数据总线上的数据， 而其它 PHY芯片的总线接口模块均判断出总 线上的地址不是自身所属 PHY芯片的端口的地址， 拒绝接收数据总 线上的数据。
PHY芯片的总线接口模块在自身 PHY芯片上的端口有数据发送 时， 向 MAC芯片的总线接口模块发送携带有该端口地址的请求。 而 MAC 芯片的总线接口模块根据预定的策略（如时分方式等） 进行仲 裁， 决定当前哪个 PHY端口可以占用总线， 并向相应的 PHY芯片的 总线接口模块返回携带 PHY端口地址的表示可以占用总线的允许消 息。 PHY芯片的总线接口模块收到允许消息后， 使得被允许的 PHY 端口通过总线发送数据， 具体为： 在地址总线上写入该发送数据的 PHY端口的地址， 在数据总线上写入该 PHY端口要发送的数据。
( 2 )在 PHY芯片中增加緩沖存储模块， 用于存储由于速率匹配 和总线被占用而未能及时发送给 MAC芯片的数据
由于在现有技术中， PHY芯片的接口与 MAC芯片的接口是一对 一的， 且速率都为相同的标准速率， 因此 PHY芯片收到的数据很快 被发送到 MAC芯片。 而在本发明中， PHY芯片的和 MAC芯片之间 的接口并不是一对一的关系，存在总线的争抢和占用，这个时候 PHY 芯片接收到的数据就不能保证很快发送到 MAC芯片， 需要临时存储 下来。 因此， 本发明实施例中， 在 PHY芯片中增加緩沖存储模块， 用来存储由于速率匹配和总线被占用而未能及时发送给 MAC芯片的 数据。
( 3 ) 改变现有的 PHY芯片和 MAC芯片的时钟方法， 由 MAC 芯片统一提供总线接口时钟
在现有技术中， 以太网 MAC 层接口上， 时钟由 PHY 芯片提供， 并且各端口之间可以各不相同。 但在本发明的总线接口中， 总线上必 须使用统一的时钟， 而不能每个端口使用各自的时钟， 因此本发明中 总线上的时钟统一由 MAC 芯片提供。 而 PHY 芯片中增加一个时钟 匹配模块， 将各自端口的物理层时钟转换为总线接口时钟。
这样， 多个 PHY 芯片的总线接口可以统一挂接到一个 MAC 芯 片的总线接口上，使得一个 MAC 芯片通过多地址总线的方式连接多 个物理层芯片， 从而使得一台以太网交换机可以支持和 XDSL设备 同样数目的物理端口， 甚至更多数目的物理端口， 提高了以太网交换 机在宽带接入应用中的核心竟争力。
图 3 是本发明实施例一种以太网设备的组成结构框图。 如图 3 所示， 该设备包括： MAC 芯片和通过多址总线与所述 MAC 芯片连 接的一个以上的 PHY芯片； 其中， 利用所述多址总线的地址总线上 的不同地址区分不同 PHY芯片上的不同 PHY端口。
在图 3中， 所述连接 MAC芯片和 PHY芯片的多址总线可以为 Utopia level 2总线或 POS-PHY总线等。 例如， 当采用 Utopia level 2 总线时， Utopia level 2总线支持 5位的地址总线， 能够寻址 32个端 口， 如以每个 PHY芯片有 8个端口计算， 则一个 MAC芯片可以接 4 个 PHY芯片。 前面提到 Utopia level 2总线可以通过将数据总线复用 为地址总线的方式扩展到支持 144个端口地址， 则此时一个 MAC芯 片可以接 18个 8端口的 PHY芯片。 这大大提高了单 MAC芯片所能 支持的端口数目。
在图 3 中， MAC芯片和 PHY芯片都采用多址总线接口设计， MAC芯片包括： 第一总线接口模块， 每个 PHY芯片包括： 第二总线 接口模块， 其中：
所述第一总线接口模块，用于在所述多址总线的地址总线上写入 目的 PHY端口的地址， 在所述多址总线的数据总线上写入要发送给 目的 PHY端口的数据；
所述第二总线接口模块， 用于在 MAC芯片发送数据时判断地址 总线上的地址是否为自身所属 PHY芯片的 PHY端口的地址，是则使 得地址总线上的地址所对应的 PHY端口接收数据总线上的数据。
所述第二总线接口模块， 还使得自身所属 PHY芯片上的各 PHY 端口以时分方式占用所述多址总线向 MAC芯片发送数据。 具体可以 为： 第二总线接口模块在自身所属 PHY芯片上的 PHY端口有数据发 送时， 向 MAC芯片发送请求， 当得到 MAC芯片的允许消息后， 使 得所述 PHY端口将数据通过总线发送至 MAC芯片。所述 MAC芯片 发送的允许消息是 MAC芯片中的第一总线接口模块发送的。
例如， 在图 3中， PHY芯片的第二总线接口模块在自身 PHY芯 片上的某个端口有数据发送时， 向 MAC芯片的第一总线接口模块发 送携带有该端口地址的请求； 而第一总线接口模块根据时分方式或其 它预定的方式进行仲裁，决定当前哪个 PHY端口可以占用多址总线， 并向相应的 PHY芯片的第二总线接口模块返回携带 PH Y端口地址的 表示可以占用多址总线的允许消息； PHY 芯片的第二总线接口模块 收到允许消息后， 使得被允许的 PHY端口通过多址总线发送数据， 具体为： 在多址总线的地址总线上写入该发送数据的 PHY端口的地 址， 在多址总线的数据总线上写入该 P HY端口要发送的数据。
在图 3 中， 每个 PHY芯片进一步包括： 緩沖存储模块， 用于存 储由于速率匹配和总线被占用而未能及时发送给 MAC芯片的数据。 这是因为在现有技术中， PHY芯片的接口与 MAC芯片的接口是一对 一的， 且速率都为相同的标准速率， 因此 PHY芯片收到的数据很快 被发送到 MAC芯片； 而在本发明中， PHY芯片的和 MAC芯片之间 的接口并不是一对一的关系，存在总线的争抢和占用，这个时候 PHY 芯片接收到的数据就不能保证很快发送到 MAC芯片， 需要临时存储 下来。
在图 3中， 所述 MAC芯片， 还用于提供统一的总线接口时钟； 每个 PHY芯片进一步包括： 时钟匹配模块， 用于将自身所属 PHY芯 片的 PHY端口的物理层时钟转换为总线接口时钟。 这是因为在现有 技术中， 以太网 MAC 层接口上， 时钟由 PHY 芯片提供， 并且各端 口之间可以各不相同。 但在本发明的总线接口中， 总线上必须使用统 一的时钟， 而不能每个端口使用各自的时钟。 因此， 在本发明中， 总 线上的时钟统一由 MAC 芯片提供， 而 PHY 芯片中增加一个时钟匹 配模块， 将各自端口的物理层时钟转换为总线接口时钟。
需要说明的是， 为了筒单起见在图 3中只画出了一个 PHY芯片 的内部结构， 而其它 PHY芯片的内部结构并未画出。
综上所述， 本发明这种 MAC芯片通过总线与多个 PHY芯片进行 PHY端口的技术方案， 使得 MAC芯片在管脚数量一定的情况下， 能 够支持更多的端口数目， 与更多的 PHY芯片连接， 从而增加了一个以 太网设备所能接入的用户数量，提高了以太网设备在宽带接入应用中 的竟争力。
以上所述， 仅为本发明的较佳实施例而已， 并非用于限定本发明 的保护范围， 凡在本发明的精神和原则之内所做的任何修改、 等同替 换、 改进等， 均应包含在本发明的保护范围之内。

Claims

权利要求书
1、 一种数据通信方法， 其特征在于， 媒体访问控制层 MAC 芯 片和一个以上的物理层 PHY芯片采用多址总线接口， 该方法包括： 将所述一个以上的 PHY芯片的总线接口通过多址总线统一挂接 到所述 MAC芯片的总线接口， 实现所述 MAC芯片与所述一个以上 的 PHY芯片间的通信， 其中， 利用所述多址总线的地址总线上的不 同地址区分不同 PHY芯片上的不同 PHY端口。
2、 如权利要求 1所述的方法， 其特征在于， 所述 MAC芯片与 一个以上的 PHY芯片间的通信包括：
MAC 芯片在所述多址总线的地址总线上写入目的 PHY端口的 地址， 在所述多址总线的数据总线上写入要发送给目的 PHY端口的 数据；每个 PHY芯片判断地址总线上的地址是否为自身 PHY端口的 地址， 是则从地址总线上的地址所对应的 PHY端口接收数据总线上 的数据；
每个 PHY芯片的每个 PHY端口以时分方式占用所述多址总线向 MAC芯片发送数据。
3、 如权利要求 2所述的方法， 其特征在于， 该方法进一步包括： 在每个 PHY芯片中， 对由于速率匹配和总线被占用而未能及时 发送给 MAC芯片的数据进行緩存。
4、 如权利要求 1所述的方法， 其特征在于， 该方法进一步包括： 由 MAC芯片提供统一的总线接口时钟；
每个 PHY芯片还用于将自身 PHY端口的物理层时钟转换为总线 接口时钟。
5、 如权利要求 1、 2、 3或 4所述的方法， 其特征在于， 所述多 址总线为： Utopia level 2总线， 或 POS - PHY总线。
6、 一种以太网设备， 其特征在于， 该设备包括： MAC芯片和通 过多址总线与所述 MAC芯片连接的一个以上的 PHY芯片； 其中， 利用所述多址总线的地址总线上的不同地址区分不同 PHY芯片上的 不同 PHY端口。
7、 如权利要求 6所述的设备， 其特征在于， 所述 MAC芯片包 括： 第一总线接口模块， 所述每个 PHY芯片包括： 第二总线接口模 块；
所述第一总线接口模块，用于在所述多址总线的地址总线上写入 目的 PHY端口的地址， 在所述多址总线的数据总线上写入要发送给 目的 PHY端口的数据；
所述第二总线接口模块， 用于在 MAC芯片发送数据时判断地址 总线上的地址是否为自身所属 PHY芯片的 PHY端口的地址，是则使 得地址总线上的地址所对应的 PHY端口接收数据总线上的数据； 所述第二总线接口模块， 还使得自身所属 PHY芯片上的各 PHY 端口以时分方式占用所述多址总线向 MAC芯片发送数据。
8、 如权利要求 7所述的设备， 其特征在于， 所述每个 PHY芯片 进一步包括： 緩沖存储模块， 用于存储由于速率匹配和总线被占用而 未能及时发送给 MAC芯片的数据。
9、 如权利要求 6所述的设备， 其特征在于，
所述 MAC芯片， 还用于提供统一的总线接口时钟；
所述每个 PHY芯片进一步包括： 时钟匹配模块， 用于将自身所 属 PHY芯片的 PHY端口的物理层时钟转换为总线接口时钟。
10、 如权利要求 6、 7、 8或 9所述的设备， 其特征在于， 所述多 址总线为： Utopia level 2总线， 或 POS - PHY总线。
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