JPH0640643B2 - データパケットの待ち合わせ方法、通信ネットワークシステム及びパケット通信用アクセス装置 - Google Patents
データパケットの待ち合わせ方法、通信ネットワークシステム及びパケット通信用アクセス装置Info
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- JPH0640643B2 JPH0640643B2 JP50019286A JP50019286A JPH0640643B2 JP H0640643 B2 JPH0640643 B2 JP H0640643B2 JP 50019286 A JP50019286 A JP 50019286A JP 50019286 A JP50019286 A JP 50019286A JP H0640643 B2 JPH0640643 B2 JP H0640643B2
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- H04L12/40—Bus networks
- H04L12/407—Bus networks with decentralised control
- H04L12/417—Bus networks with decentralised control with deterministic access, e.g. token passing
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 本発明は、分配されたローカル・ネットワーク、集中化
されたスイッチ、又はネットワーク相互に接続された多
くのスイッチを備えるシステムに対する通信装置のアク
セスを制御するための待合せプロトコルに関する。
されたスイッチ、又はネットワーク相互に接続された多
くのスイッチを備えるシステムに対する通信装置のアク
セスを制御するための待合せプロトコルに関する。
近年、データ、音声、画像及びファクシミリなどのトラ
ヒックの広く混合されたものを取り扱うことができる通
信ネットワークを提供することに興味がそそがれてい
る。ある１つの提案が１対の１方向性リンク間に接続さ
れた多くのステーションの利用について提案されてお
り、その提案は、１９８２年９月のベルシステム・テク
ニカル・ジャーナルにおいて“ファーストネットの記述
−１方向性ローカルエリア通信ネットワーク”と題して
発表されている。
ヒックの広く混合されたものを取り扱うことができる通
信ネットワークを提供することに興味がそそがれてい
る。ある１つの提案が１対の１方向性リンク間に接続さ
れた多くのステーションの利用について提案されてお
り、その提案は、１９８２年９月のベルシステム・テク
ニカル・ジャーナルにおいて“ファーストネットの記述
−１方向性ローカルエリア通信ネットワーク”と題して
発表されている。
もう１つのシステムが、ＡＴ＆Ｔベル研究所テクニカル
・ジャーナル、Vol．６３，NO.８，１９８４年１０月に
おいて、Ｚ．Ｌ．バドリキス(Budrikis)とＡ．Ｎ．ネト
ラバリ(Netravali)よって著わされた“パケット／回路
スイッチ”と題する論文の中で記述されている。この論
文は、複数の１方向性バス間に接続されたアクセス装置
（ＡＵ）を有するローカルネットワークを提案してい
る。１個のアクセス装置（ＡＵ）は、単に複数の１方向
性バスに対して及びその１方向バスから通信を行うこと
ができる任意の装置として引用されている。この複数の
アクセス装置（ＡＵ）は、その論文の３．２節において
記述されているように、１つの長さを有する複数のパケ
ットにおいてデータ通信を取扱うために設けられてい
る。同じフォーマットが、伝送路における種々の遅延が
生じないことが望ましい電話通信のような同期通信とし
て称される回線切換されるパケットのために提案されて
いる。
・ジャーナル、Vol．６３，NO.８，１９８４年１０月に
おいて、Ｚ．Ｌ．バドリキス(Budrikis)とＡ．Ｎ．ネト
ラバリ(Netravali)よって著わされた“パケット／回路
スイッチ”と題する論文の中で記述されている。この論
文は、複数の１方向性バス間に接続されたアクセス装置
（ＡＵ）を有するローカルネットワークを提案してい
る。１個のアクセス装置（ＡＵ）は、単に複数の１方向
性バスに対して及びその１方向バスから通信を行うこと
ができる任意の装置として引用されている。この複数の
アクセス装置（ＡＵ）は、その論文の３．２節において
記述されているように、１つの長さを有する複数のパケ
ットにおいてデータ通信を取扱うために設けられてい
る。同じフォーマットが、伝送路における種々の遅延が
生じないことが望ましい電話通信のような同期通信とし
て称される回線切換されるパケットのために提案されて
いる。
一般的に言えば、本発明の目的は、バドリキスやネトラ
バリによって提案されたシステムてに類似したシステム
において用いることができる新しい待合せプロトコルを
提供することにある。下記の記述から明らかになるよう
に、この新しい待合せシステムは非常に価値ある利点を
有している。
バリによって提案されたシステムてに類似したシステム
において用いることができる新しい待合せプロトコルを
提供することにある。下記の記述から明らかになるよう
に、この新しい待合せシステムは非常に価値ある利点を
有している。
本発明によれば、反対方向の第１と第２の１方向性バス
と複数のバス間に接続される複数のアクセス装置とを備
えた通信ネットワーク上でデータを送信する方法が提供
され、上記方法はデータ・パケットにおいてアクセス装
置から送信されるべきデータを配置するステップと、上
記アクセス装置からのデータのパケット送信の指示を制
御するためにネットワークにおいて分配される待合せを
確立するステップとを含んでいる。
と複数のバス間に接続される複数のアクセス装置とを備
えた通信ネットワーク上でデータを送信する方法が提供
され、上記方法はデータ・パケットにおいてアクセス装
置から送信されるべきデータを配置するステップと、上
記アクセス装置からのデータのパケット送信の指示を制
御するためにネットワークにおいて分配される待合せを
確立するステップとを含んでいる。
好ましくは、この方法は目的地に従ってある１個のパケ
ットが１個のアクセス装置から複数のバスのうちどのバ
スを介して送信されるかを決定するステップと、上記１
個のアクセス装置が上記第１のバス上への送信するため
のデータ・パケットを有するとき第２のバス上に要求フ
ラグを送信するステップと、上記第２のバス上での上記
１個のアクセス装置によって上記第２のバス上の上記１
個のアクセス装置の上流の複数のアクセス装置からの要
求フラグが検出される毎に上記１個のアクセス装置にお
いて要求フラグカウンタを増加させるステップと、空の
データ・パケットが上記第１のバス上で上記１個のアク
セス装置によって検出される毎に上記カウンタを減少さ
せるステップと、上記カウンタの計数に応答して上記第
１のバス上の上記１個のアクセス装置から上記データ・
パケットを送信するステップとを含む。
ットが１個のアクセス装置から複数のバスのうちどのバ
スを介して送信されるかを決定するステップと、上記１
個のアクセス装置が上記第１のバス上への送信するため
のデータ・パケットを有するとき第２のバス上に要求フ
ラグを送信するステップと、上記第２のバス上での上記
１個のアクセス装置によって上記第２のバス上の上記１
個のアクセス装置の上流の複数のアクセス装置からの要
求フラグが検出される毎に上記１個のアクセス装置にお
いて要求フラグカウンタを増加させるステップと、空の
データ・パケットが上記第１のバス上で上記１個のアク
セス装置によって検出される毎に上記カウンタを減少さ
せるステップと、上記カウンタの計数に応答して上記第
１のバス上の上記１個のアクセス装置から上記データ・
パケットを送信するステップとを含む。
好ましくはさらに、各バス上において、別々の分配され
た待合せがデータ・パケットの送信のために確立され
る。
た待合せがデータ・パケットの送信のために確立され
る。
好ましくはさらに、各データ・パケットは、データ・パ
ケットの送信のために、Ｎ個の予め選択された優先レベ
ルを示す予め選択された優先フラグを含み、ここでこの
方法は各優先レベルのためのＮ個の別々の待合せを確立
するステップを含み、ここでＮは任意の正の整数であ
る。
ケットの送信のために、Ｎ個の予め選択された優先レベ
ルを示す予め選択された優先フラグを含み、ここでこの
方法は各優先レベルのためのＮ個の別々の待合せを確立
するステップを含み、ここでＮは任意の正の整数であ
る。
本発明はまた、反対方向の第１と第２の１方向性バス
と、上記バス間に接続される複数のアクセス装置と、上
記アクセス装置において少なくとも１個のカウンタ手段
を有する各上記アクセス装置とを備え、データ・パケッ
ト内の情報を送信するための通信ネットワークを提供
し、その配置は、各カウンタ手段の内容がバス上のデー
タ・パケットの送信を制御するためにある分配された待
合せとして用いられるようになされる。
と、上記バス間に接続される複数のアクセス装置と、上
記アクセス装置において少なくとも１個のカウンタ手段
を有する各上記アクセス装置とを備え、データ・パケッ
ト内の情報を送信するための通信ネットワークを提供
し、その配置は、各カウンタ手段の内容がバス上のデー
タ・パケットの送信を制御するためにある分配された待
合せとして用いられるようになされる。
好ましくは、各アクセス装置は目的地に従ってそのデー
タ・パケットが複数のバスのうちどの１つのバスを介し
て送信されるかを決定するための手段を含み、ここでア
クセス装置は、上記アクセス装置が上記第１のバス上に
送信するためのデータ・パケットを有するとき第２のバ
ス上で要求フラグを発生するための要求フラグ発生手段
を含み、上記カウンタ手段が、上記第２のバスの上流の
アクセス装置からの要求フラグが上記第２のバス上の上
記アクセス装置によって検出される毎に増加されるとと
もに、空のデータ・パケットが上記第１のバス上で上記
アクセス装置によって検出される毎に上記要求フラグカ
ウンタを減少させ、上記要求フラグカウンタの計数に応
答して上記アクセス装置から上記第１のバス上に上記デ
ータ・パケットを送信する。
タ・パケットが複数のバスのうちどの１つのバスを介し
て送信されるかを決定するための手段を含み、ここでア
クセス装置は、上記アクセス装置が上記第１のバス上に
送信するためのデータ・パケットを有するとき第２のバ
ス上で要求フラグを発生するための要求フラグ発生手段
を含み、上記カウンタ手段が、上記第２のバスの上流の
アクセス装置からの要求フラグが上記第２のバス上の上
記アクセス装置によって検出される毎に増加されるとと
もに、空のデータ・パケットが上記第１のバス上で上記
アクセス装置によって検出される毎に上記要求フラグカ
ウンタを減少させ、上記要求フラグカウンタの計数に応
答して上記アクセス装置から上記第１のバス上に上記デ
ータ・パケットを送信する。
好ましくは、ネットワークは複数のバスのうちの１つ又
は他のバスとそれぞれ関連する上記第１と第２のカウン
タ手段を含み、それぞれによって、別々の分配された待
合せが各バスに対して確立される。
は他のバスとそれぞれ関連する上記第１と第２のカウン
タ手段を含み、それぞれによって、別々の分配された待
合せが各バスに対して確立される。
本発明はまた、反対方向の第１と第２の１方向性バスを
含む通信システムにおけるデータ・パケットを送信する
ためのアクセス装置を提供し、上記アクセス装置が上記
アクセス装置において少なくとも１個の要求フラグカウ
ンタ手段を要求フラグ発生手段とを含み、使用時におい
てアクセス装置は次のようになる。すなわち、アクセス
装置が第１のバスに送信するためのデータ・パケットを
有しているとき上記発生手段が上記第２のバス上に要求
フラグを送信し、ここでアクセス装置が上記第２のバス
上の要求フラグを検出する毎にカウンタ手段が増加さ
れ、空のパケットが上記第１のバス上でアクセス装置に
よって検出される毎にカウンタ手段が減少され、上記ア
クセス装置は、上記カウンタ手段における計数値に応答
して上記データ・パケットを送信するために動作するデ
ータ・パケット送信手段を含む。
含む通信システムにおけるデータ・パケットを送信する
ためのアクセス装置を提供し、上記アクセス装置が上記
アクセス装置において少なくとも１個の要求フラグカウ
ンタ手段を要求フラグ発生手段とを含み、使用時におい
てアクセス装置は次のようになる。すなわち、アクセス
装置が第１のバスに送信するためのデータ・パケットを
有しているとき上記発生手段が上記第２のバス上に要求
フラグを送信し、ここでアクセス装置が上記第２のバス
上の要求フラグを検出する毎にカウンタ手段が増加さ
れ、空のパケットが上記第１のバス上でアクセス装置に
よって検出される毎にカウンタ手段が減少され、上記ア
クセス装置は、上記カウンタ手段における計数値に応答
して上記データ・パケットを送信するために動作するデ
ータ・パケット送信手段を含む。
本発明のもう１つの目的は、バドリキス及びネトラバリ
によって提案されたシステムに類似したシステムにおい
て、送信するためのデータ・パケット及び同期パケット
のための新しいタイミング構成を提供することにある。
その提案されたタイミング構成は、データ・パケットと
同期パケットの両方を取扱うことに関して、またかなり
異なったビット・レートにおけるパケットを取扱うため
のシステムに対してきわめて大きな柔軟性を加えてい
る。
によって提案されたシステムに類似したシステムにおい
て、送信するためのデータ・パケット及び同期パケット
のための新しいタイミング構成を提供することにある。
その提案されたタイミング構成は、データ・パケットと
同期パケットの両方を取扱うことに関して、またかなり
異なったビット・レートにおけるパケットを取扱うため
のシステムに対してきわめて大きな柔軟性を加えてい
る。
従って、本発明は反対方向の２個の１方向性のバスとバ
ス間に接続される複数のアクセス装置を有する通信ネッ
トワーク上の同期信号及びデータ信号を送信する方法を
提供し、上記方法は信号伝送フレーム中に複数の信号パ
ケットを有する信号伝送フレームを発生させるステップ
と、あるステーションから送信された信号が同期信号又
はデータ信号であるかを決定するステップと、信号の送
信のための全体のパケットを割り当てるステップと、そ
のパケットがそのように割り当てられるとき同期信号又
はデータ信号のみを送信するステップとを含む。
ス間に接続される複数のアクセス装置を有する通信ネッ
トワーク上の同期信号及びデータ信号を送信する方法を
提供し、上記方法は信号伝送フレーム中に複数の信号パ
ケットを有する信号伝送フレームを発生させるステップ
と、あるステーションから送信された信号が同期信号又
はデータ信号であるかを決定するステップと、信号の送
信のための全体のパケットを割り当てるステップと、そ
のパケットがそのように割り当てられるとき同期信号又
はデータ信号のみを送信するステップとを含む。
好ましくは、上記方法は、上記パケットが同期信号の送
信のために割り当てられているとき、各パケットに対し
て固定された長さの複数のスロットを発生するステップ
を含む。
信のために割り当てられているとき、各パケットに対し
て固定された長さの複数のスロットを発生するステップ
を含む。
好ましくはさらに、上記方法は、上記パケットがデータ
信号の送信のために割り当てられているとき、各パケッ
トに対して複数のデータ・フィールドを発生するステッ
プを含む。
信号の送信のために割り当てられているとき、各パケッ
トに対して複数のデータ・フィールドを発生するステッ
プを含む。
好ましくはさらに、同期パケットの中の第１のスロット
とデータパケットの中の第１のデータ・フィールドは、
同期パケットとデータパケットに対して同じフォーマッ
トを有するアクセス制御フィールドを備えている。
とデータパケットの中の第１のデータ・フィールドは、
同期パケットとデータパケットに対して同じフォーマッ
トを有するアクセス制御フィールドを備えている。
好ましくはさらに、上記方法は、各マルチフレーム内で
予め決められたスロットを選択することによって低速度
チャンネルの形成を行うことができるように、各マルチ
フレームに対して複数のフレームを発生することによっ
てマルチフレームを形成するステップを含む。
予め決められたスロットを選択することによって低速度
チャンネルの形成を行うことができるように、各マルチ
フレームに対して複数のフレームを発生することによっ
てマルチフレームを形成するステップを含む。
以下さらに、添付の図面を参照して本発明について説明
する。ここで、 第１図はスイッチ又はループ化された１方向性バスネッ
トワークの概略図、 第２図はシフトレジスタ・バスの概略図、 第３図はアクセス装置（ＡＵ）とのステーションの接続
を示すブロツク図であり、 第４図は分配されたネットワーク・アーキテクチャを示
し、 第５図はふさをなしたネットワークのトポロジーを示
し、 第６図ＡないしＤは本発明によるパケットのためのタイ
ミング構成を示し、 第７図はアクセス制御フィールド（ＡＣＦ）を示し、 第８図は本発明の分配された待合せプロトコルのデータ
パケットの送信のための状態変移図を示し、 第９図は分配された待合せプロトコルにおけるステップ
を概要的に図示しており、 第１０図は分配された待合せプロトコルの部分のための
フロー・チャート、 第１１図はＡＵの簡単化されたブロツク図、 第１２図は１方向性バス間に接続されたＡＵのより詳細
なブロツク図であり、 第１３図はＡＵのブロツク図のより詳細な部分を示し、 第１４図はバッファ制御回路の部分に対する回路図、 第１５図は記憶ロジックに対するタイミング図、 第１６図は送信ロジックに対するタイミング図、 第１７図は送信ロジック回路を示し、 第１８図は送信バッファから読み出すためのロジック回
路を示し、 第１９図は分配された待合せロジックを示し、 第２０図Ａ及びＢはＸ−Ｙ線において結合しており分配
された待合せロジックを実現するための回路を示し、 第２１図Ａ及びＢはＸ−Ｙ線において結合しており送信
バッファ及び関連する回路を実現するための回路を示
し、 第２２図はアクセス装置の受信側のための論理回路図を
示し、 第２３図はパケットを記憶するための計数ロジックのた
めの回路図を示し、 第２４図Ａ及びＢはＸ−Ｙ線において結合しておりアク
セス装置の受信側を実現する回路を示し、 第２５図は時分割多重スイッチの簡単化されたブロツク
図であり、 第２６図は中央コントローラの簡単化されたブロツク
図、 第２７図は第２６図の空のパケット発生器の回路図であ
る。
する。ここで、 第１図はスイッチ又はループ化された１方向性バスネッ
トワークの概略図、 第２図はシフトレジスタ・バスの概略図、 第３図はアクセス装置（ＡＵ）とのステーションの接続
を示すブロツク図であり、 第４図は分配されたネットワーク・アーキテクチャを示
し、 第５図はふさをなしたネットワークのトポロジーを示
し、 第６図ＡないしＤは本発明によるパケットのためのタイ
ミング構成を示し、 第７図はアクセス制御フィールド（ＡＣＦ）を示し、 第８図は本発明の分配された待合せプロトコルのデータ
パケットの送信のための状態変移図を示し、 第９図は分配された待合せプロトコルにおけるステップ
を概要的に図示しており、 第１０図は分配された待合せプロトコルの部分のための
フロー・チャート、 第１１図はＡＵの簡単化されたブロツク図、 第１２図は１方向性バス間に接続されたＡＵのより詳細
なブロツク図であり、 第１３図はＡＵのブロツク図のより詳細な部分を示し、 第１４図はバッファ制御回路の部分に対する回路図、 第１５図は記憶ロジックに対するタイミング図、 第１６図は送信ロジックに対するタイミング図、 第１７図は送信ロジック回路を示し、 第１８図は送信バッファから読み出すためのロジック回
路を示し、 第１９図は分配された待合せロジックを示し、 第２０図Ａ及びＢはＸ−Ｙ線において結合しており分配
された待合せロジックを実現するための回路を示し、 第２１図Ａ及びＢはＸ−Ｙ線において結合しており送信
バッファ及び関連する回路を実現するための回路を示
し、 第２２図はアクセス装置の受信側のための論理回路図を
示し、 第２３図はパケットを記憶するための計数ロジックのた
めの回路図を示し、 第２４図Ａ及びＢはＸ−Ｙ線において結合しておりアク
セス装置の受信側を実現する回路を示し、 第２５図は時分割多重スイッチの簡単化されたブロツク
図であり、 第２６図は中央コントローラの簡単化されたブロツク
図、 第２７図は第２６図の空のパケット発生器の回路図であ
る。
完全なＱＰＳＸスイッチング・アーキテクチャが第１図
に示されている。このＱＰＳＸという表現は本発明によ
る待合せパケット(queued packet)及び同期回線交換(sy
nchronous circuit exchange)を有するスイッチであ
り、従って、頭字語ＱＰＳＸを示している。このスイッ
チは、反対方向でデータが流れるバスＡとバスＢの２つ
の１方向性バスと、中央コントローラ２と、バスＡ及び
Ｂ間に接続される多くの数の分配されたアクセス装置
（ＡＵ）とを備えている。各バスは中央コントローラ２
から接続されるとともに終端されるが、通常の状態では
通過接続を持たない。各ＡＵ４は各バスから読み出すた
めの読み出しタップ６および８と、各バスへ書き込むた
めの１方向性書き込みカップラに接続されるライン１０
及び１２を有する。書き込みカップラは、各バスの伝搬
方向にだけ送信を行う。各ＡＵのための読み出し接続が
書き込み接続の前のバスに設けられ、従って各ＡＵによ
って読み出される情報がそれによって書き込まれる情報
によって影響を受けない。
に示されている。このＱＰＳＸという表現は本発明によ
る待合せパケット(queued packet)及び同期回線交換(sy
nchronous circuit exchange)を有するスイッチであ
り、従って、頭字語ＱＰＳＸを示している。このスイッ
チは、反対方向でデータが流れるバスＡとバスＢの２つ
の１方向性バスと、中央コントローラ２と、バスＡ及び
Ｂ間に接続される多くの数の分配されたアクセス装置
（ＡＵ）とを備えている。各バスは中央コントローラ２
から接続されるとともに終端されるが、通常の状態では
通過接続を持たない。各ＡＵ４は各バスから読み出すた
めの読み出しタップ６および８と、各バスへ書き込むた
めの１方向性書き込みカップラに接続されるライン１０
及び１２を有する。書き込みカップラは、各バスの伝搬
方向にだけ送信を行う。各ＡＵのための読み出し接続が
書き込み接続の前のバスに設けられ、従って各ＡＵによ
って読み出される情報がそれによって書き込まれる情報
によって影響を受けない。
複数のタップで接続されたバス上における情報の１方向
の流れをそれぞれ同期して動作させることができ、この
ことが音声のための回線スイッチングのために必要な基
礎を提供している。各ＡＵに対して２方向の通信設備が
バスの適当な選択によって利用可能である。いずれかの
バスを中央コントローラ２と通信するためのＡＵによっ
て用いてもよい。
の流れをそれぞれ同期して動作させることができ、この
ことが音声のための回線スイッチングのために必要な基
礎を提供している。各ＡＵに対して２方向の通信設備が
バスの適当な選択によって利用可能である。いずれかの
バスを中央コントローラ２と通信するためのＡＵによっ
て用いてもよい。
第６図ＡないしＤにおいて図示されているように、ビッ
トからフレームを介してマルチフレームへのすべて同期
化が中央コントローラ２によって行なわれる。中央コン
トローラは複数のバスに接続されたＡＵからの要求時に
同期チャンネルを割り当てる。これらの要求はパケット
によるスイッチングによって行なわれる。この同期回路
割り当て機能に加えて、中央コントローラはバスとＡＵ
のエラーの監視と制御機能を実行する。１方向性伝送
は、ステーション・インターフェース１６又は１７によ
ってＡＵに接続されたステーション１４においてその端
末機器（図示せず）に対して唯一の物理的アドレスを与
える。１個のデータ処理ステーションに対するインター
フェースがＩＰ１６と称され、一方電話のような同期接
続を要求するステーションに対するインターフェースが
ＩＦ１７と称される。
トからフレームを介してマルチフレームへのすべて同期
化が中央コントローラ２によって行なわれる。中央コン
トローラは複数のバスに接続されたＡＵからの要求時に
同期チャンネルを割り当てる。これらの要求はパケット
によるスイッチングによって行なわれる。この同期回路
割り当て機能に加えて、中央コントローラはバスとＡＵ
のエラーの監視と制御機能を実行する。１方向性伝送
は、ステーション・インターフェース１６又は１７によ
ってＡＵに接続されたステーション１４においてその端
末機器（図示せず）に対して唯一の物理的アドレスを与
える。１個のデータ処理ステーションに対するインター
フェースがＩＰ１６と称され、一方電話のような同期接
続を要求するステーションに対するインターフェースが
ＩＦ１７と称される。
データ送信に関して、ＡＵはバスに対するそれ自身のデ
ータパッケージのアクセスを制御する中央コントローラ
によって行なわれるタイミング制御が任意の他のＡＵに
よって行なわれてもよいので、ＱＰＳＸ内のパケットの
スイッチングの制御がすべて分配される。
ータパッケージのアクセスを制御する中央コントローラ
によって行なわれるタイミング制御が任意の他のＡＵに
よって行なわれてもよいので、ＱＰＳＸ内のパケットの
スイッチングの制御がすべて分配される。
第１図に示されたＱＰＳＸのスイッチは、光ファイバの
ような１方向性伝送ライン２６によって相互に接続され
たクラスタにおいて共にグループ化されたＡＵ４を有し
てもよい。また、ＡＵは個々に独立な状態であってもよ
いし、伝送ラインによって相互に接続されてもよい。
ような１方向性伝送ライン２６によって相互に接続され
たクラスタにおいて共にグループ化されたＡＵ４を有し
てもよい。また、ＡＵは個々に独立な状態であってもよ
いし、伝送ラインによって相互に接続されてもよい。
第２図はクラスタ化されたＡＵのためのバスＡ及びＢを
実現するための特に好都合な配置であり、この配置はバ
ドリキスとネトラバリによる前述の論文において記述さ
れた配置に類似している。従って、１方向性バスＡ及び
Ｂは各バスにおいて、ＡＵの数に等しい数のシフトレジ
スタと直列に接続されたシフトレジスタ１８を備えてい
る。この配置は各シフトレジストがライン２０及び２２
上で共通のクロック信号ＣＬＫを分配するという利点を
有している。ある特定のＡＵのための読み出しタップ６
及び８が前のステージのシフトレジスタの出力に接続さ
れる。書き込みは、シフトレジスタ間で直列に接続され
ＯＲゲート２４に入力される書き込みライン１０及び１
２を有するＯＲゲート２４の形でカップラとして用いる
ことによって実行される。ＡＵ並びにバスＡ及びＢの部
分はＶＬＳＩ技術を用いて集積化することができるの
で、第２図の配置が特に有用である。
実現するための特に好都合な配置であり、この配置はバ
ドリキスとネトラバリによる前述の論文において記述さ
れた配置に類似している。従って、１方向性バスＡ及び
Ｂは各バスにおいて、ＡＵの数に等しい数のシフトレジ
スタと直列に接続されたシフトレジスタ１８を備えてい
る。この配置は各シフトレジストがライン２０及び２２
上で共通のクロック信号ＣＬＫを分配するという利点を
有している。ある特定のＡＵのための読み出しタップ６
及び８が前のステージのシフトレジスタの出力に接続さ
れる。書き込みは、シフトレジスタ間で直列に接続され
ＯＲゲート２４に入力される書き込みライン１０及び１
２を有するＯＲゲート２４の形でカップラとして用いる
ことによって実行される。ＡＵ並びにバスＡ及びＢの部
分はＶＬＳＩ技術を用いて集積化することができるの
で、第２図の配置が特に有用である。
第４図は完全に分配されたネットワークを示しており、
このネットワークにおいてバスの部分はステーションの
位置に基礎をおいてＡＵとの接続でローカルエリアをカ
バーする物理的伝送ライン２６によって備えられる。伝
送ラインとの接続は能動的又は受動的のいずれであって
もよい。能動的な接続は、信号路において受信器、再生
器及び送信器を備える。一方、銅ケーブルに対する受動
的な接続がハイ・インピーダンスの読み出しタップと方
向性を有するカップラの書き込みタップとで実現され
る。光ファイバケーブルに対する読み出し及び書き込み
接続はそれ自体公知である方向性のカップラを介して行
なわれる。受動的な接続を有するネットワークの配置
は、存在しているある数のローカルエリア・ネットワー
ク、特にインプリシット・トークン・パッシング・プロ
トコルが(implicit token passing protocols)が用いら
れるローカルエリア・ネットワークにおいて用いられる
接続に類似してもよい。これらにおいて、一般的に同軸
ケーブルにおいて伝送が行なわれ、用いられる技術がＣ
ＡＴＶのための技術に類似している。
このネットワークにおいてバスの部分はステーションの
位置に基礎をおいてＡＵとの接続でローカルエリアをカ
バーする物理的伝送ライン２６によって備えられる。伝
送ラインとの接続は能動的又は受動的のいずれであって
もよい。能動的な接続は、信号路において受信器、再生
器及び送信器を備える。一方、銅ケーブルに対する受動
的な接続がハイ・インピーダンスの読み出しタップと方
向性を有するカップラの書き込みタップとで実現され
る。光ファイバケーブルに対する読み出し及び書き込み
接続はそれ自体公知である方向性のカップラを介して行
なわれる。受動的な接続を有するネットワークの配置
は、存在しているある数のローカルエリア・ネットワー
ク、特にインプリシット・トークン・パッシング・プロ
トコルが(implicit token passing protocols)が用いら
れるローカルエリア・ネットワークにおいて用いられる
接続に類似してもよい。これらにおいて、一般的に同軸
ケーブルにおいて伝送が行なわれ、用いられる技術がＣ
ＡＴＶのための技術に類似している。
第５図は、クラスタ又は分配された星形トポロジーを示
している。ここで、ＡＵ４は第４図の分配されたネット
ワークにおけるような対の伝送ライン２６によってリン
ク接続されたグループにおいて接続される。従って、バ
スＡ及びＢは伝送ライン２６が複数のＡＵのクラスタ間
で延びており、複数のＡＵの接続されたクラスタにおい
て第２図で示されているような形をとってもよい。伝送
ライン２６はＡＵのクラスタ間で伸びている。バスＡ及
びＢは第１図におけるように中央コントローラ２に対し
てループ化されている。
している。ここで、ＡＵ４は第４図の分配されたネット
ワークにおけるような対の伝送ライン２６によってリン
ク接続されたグループにおいて接続される。従って、バ
スＡ及びＢは伝送ライン２６が複数のＡＵのクラスタ間
で延びており、複数のＡＵの接続されたクラスタにおい
て第２図で示されているような形をとってもよい。伝送
ライン２６はＡＵのクラスタ間で伸びている。バスＡ及
びＢは第１図におけるように中央コントローラ２に対し
てループ化されている。
第５図のクラスタ化にされたネットワークのトポロジー
は、ローカルエリアをサービスするためにそれを理想的
にする多くの魅力的な特徴を有する。重要なことの１つ
はその効率性であり、クラスタのキャビネットの位置間
で固定的に設けられるトランク・ケーブルを安全に使用
することである。（図示されていない）キャビネットを
例えばビルディングの建物の各階に設けることができ、
従って、トランク・ケーブルは、け上げのシャフトと建
物間において用いられる。複数のＡＵは，ＩＰ又はＩＦ
のインターフェースに対して適当な容量の星形配線(sta
rwiring)のケーブルとともにキャビネット内に置かれ
る。トランク・ケーブルは好ましくは、小さな物理的な
大きさ、低いコスト、大きな容量という利点を有する光
ファイバであり、特に固定的な使用に向いている。
は、ローカルエリアをサービスするためにそれを理想的
にする多くの魅力的な特徴を有する。重要なことの１つ
はその効率性であり、クラスタのキャビネットの位置間
で固定的に設けられるトランク・ケーブルを安全に使用
することである。（図示されていない）キャビネットを
例えばビルディングの建物の各階に設けることができ、
従って、トランク・ケーブルは、け上げのシャフトと建
物間において用いられる。複数のＡＵは，ＩＰ又はＩＦ
のインターフェースに対して適当な容量の星形配線(sta
rwiring)のケーブルとともにキャビネット内に置かれ
る。トランク・ケーブルは好ましくは、小さな物理的な
大きさ、低いコスト、大きな容量という利点を有する光
ファイバであり、特に固定的な使用に向いている。
複数のＡＵがクラスタ内に置かれているため、クロック
・タイミング信号の検出及びケーブル伝送装置はまた、
分配されたタップ接続点を持たず非常に高速の動作を行
うことができるクラスタ化されたネットワークにおいて
伝送ライン２６を分けてもよい。集積化されたＡＵがい
わゆる１６．３８４Ｍbpsから５００Ｍbps及び５００Ｍ
bpsを超える種々の動作速度で用いることができるとい
うことが予測されている。大容量のネットワークに対す
る要求は、ユーザの数が多くなるにつれて接続されるＡ
Ｕの数が増加することによって、又は各ユーザに提供さ
れる設備がより高性能のなることによって増加する。一
般的に言えば、付加的な容量がビット・レートを増加さ
せることによって、又は平行するバスを設けることによ
って供給可能であるので、ＱＰＳＸスイッチングを用い
るネットワークの拡張は、非常に簡単である。さらに、
もし必要があれば、付加的なＡＵを容易に加えることが
できる。
・タイミング信号の検出及びケーブル伝送装置はまた、
分配されたタップ接続点を持たず非常に高速の動作を行
うことができるクラスタ化されたネットワークにおいて
伝送ライン２６を分けてもよい。集積化されたＡＵがい
わゆる１６．３８４Ｍbpsから５００Ｍbps及び５００Ｍ
bpsを超える種々の動作速度で用いることができるとい
うことが予測されている。大容量のネットワークに対す
る要求は、ユーザの数が多くなるにつれて接続されるＡ
Ｕの数が増加することによって、又は各ユーザに提供さ
れる設備がより高性能のなることによって増加する。一
般的に言えば、付加的な容量がビット・レートを増加さ
せることによって、又は平行するバスを設けることによ
って供給可能であるので、ＱＰＳＸスイッチングを用い
るネットワークの拡張は、非常に簡単である。さらに、
もし必要があれば、付加的なＡＵを容易に加えることが
できる。
第６図ＡないしＤは本発明によるＱＰＳＸスイッチング
において用いられるタイミング構成を示している。スイ
ッチングされる回線又は同期通信に対して、音声のた
め、並びに６４Ｋbpsのレート及びこれ以下のレートに
おける一般的な目的の同期チャンネルのために、６４Ｋ
bpsのディジタルチャンネルの基本レートを使用するこ
とが好ましい。非常に低いビット・レートのチャンネル
は、例えば秘密保持や火事警報の監視のような機能のた
めに用いることが可能であり、一方、高いビット・レー
トのチャンネルは高密度の音声、映像信号等のために用
いられる。一方、パケットでスイッチングされたデータ
通信のために、タイミング構成は固定長のパケットのた
めに提供され、その配置は回線使用のために現在も反転
されないすべてのパケットがデータのために利用可能で
あるように構成される。第４図又は第５図において示さ
れるネットワークの物理的レイヤにおけるすべての通信
が完全に同期し、すなわちバス上においてバス上に送信
されるビットが、ビット・レート及びフレーム形成に関
するすべてのステーションにおける同期に同期される。
各バス上の同期ビットの流れは、同期回路のために必要
なくり返し時間の構成を供給するフレーム３０及びより
大きなマルチフレーム３２にグループ分けされる。フレ
ーム同期は好ましくは、ＰＣＭ音声符号化で用いられる
８ＫHzの標本化レートに適当な１２５μｓである。
において用いられるタイミング構成を示している。スイ
ッチングされる回線又は同期通信に対して、音声のた
め、並びに６４Ｋbpsのレート及びこれ以下のレートに
おける一般的な目的の同期チャンネルのために、６４Ｋ
bpsのディジタルチャンネルの基本レートを使用するこ
とが好ましい。非常に低いビット・レートのチャンネル
は、例えば秘密保持や火事警報の監視のような機能のた
めに用いることが可能であり、一方、高いビット・レー
トのチャンネルは高密度の音声、映像信号等のために用
いられる。一方、パケットでスイッチングされたデータ
通信のために、タイミング構成は固定長のパケットのた
めに提供され、その配置は回線使用のために現在も反転
されないすべてのパケットがデータのために利用可能で
あるように構成される。第４図又は第５図において示さ
れるネットワークの物理的レイヤにおけるすべての通信
が完全に同期し、すなわちバス上においてバス上に送信
されるビットが、ビット・レート及びフレーム形成に関
するすべてのステーションにおける同期に同期される。
各バス上の同期ビットの流れは、同期回路のために必要
なくり返し時間の構成を供給するフレーム３０及びより
大きなマルチフレーム３２にグループ分けされる。フレ
ーム同期は好ましくは、ＰＣＭ音声符号化で用いられる
８ＫHzの標本化レートに適当な１２５μｓである。
１２５μｓのフレームの固定長パケット３４への分割は
同期トラヒック及びデータトラヒックの集積化を行うた
めに行なわれている。パケット３４は、データ通信のた
めに同期回路のための中央コントローラ２によって分配
されるか又はそのままの状態にすることができる。同期
パケット３６が第６図Ｃに概要的に示され、データパケ
ット３８が第６図Ｄに概要的に示されている。同期パケ
ット３６とデータパケット３８の両方はアクセス制御フ
ィールド（ＡＣＦ）４０を有し、アクセス制御フィール
ド（ＡＣＦ）４０はそれ自身にそれに続くパケットが同
期又はデータであるかを示すタイプ（ＴＹＰＥ）サブフ
ィールド４６を含んでいる。この配置は要求に基礎をお
かれるべき同期パケットの動的な配分を行うことがで
き、ネットワークの動作において大きな柔軟性をもたら
している。さらに、パケット間にギャップが設けられ
ず、各パケットの頭部の小さな制御は非常に効率的な容
量の利用を実現する。
同期トラヒック及びデータトラヒックの集積化を行うた
めに行なわれている。パケット３４は、データ通信のた
めに同期回路のための中央コントローラ２によって分配
されるか又はそのままの状態にすることができる。同期
パケット３６が第６図Ｃに概要的に示され、データパケ
ット３８が第６図Ｄに概要的に示されている。同期パケ
ット３６とデータパケット３８の両方はアクセス制御フ
ィールド（ＡＣＦ）４０を有し、アクセス制御フィール
ド（ＡＣＦ）４０はそれ自身にそれに続くパケットが同
期又はデータであるかを示すタイプ（ＴＹＰＥ）サブフ
ィールド４６を含んでいる。この配置は要求に基礎をお
かれるべき同期パケットの動的な配分を行うことがで
き、ネットワークの動作において大きな柔軟性をもたら
している。さらに、パケット間にギャップが設けられ
ず、各パケットの頭部の小さな制御は非常に効率的な容
量の利用を実現する。
同期パケット３６はさらに、中央コントローラ２によっ
てそれぞれ収容している１方向の音声回路で８ビットの
スロットに分割される。各音声回路に対する帰還方向は
他のバス上の同一の位置におけるスロットを占有する。
同期パケットのこのスロット分割はローカルエリアにお
いて、スイッチ・バス上の通常の伝送遅延を除いて音声
回路に関連する遅延が存在しない。６４Ｋbpsよりも高
いビット・レートを有する同期チャンネルは１フレーム
当たり１スロットよりも多いスロットを設けることによ
り得られる。マルチフレーム構成３２は、要求される最
小のレートに依存する１マルチフレーム当たりのフレー
ム数Ｎを有する低速度の同期チャンネルを提供するため
に用いられる。ここで、レートは６４／Ｎ Ｋbpsであ
る。
てそれぞれ収容している１方向の音声回路で８ビットの
スロットに分割される。各音声回路に対する帰還方向は
他のバス上の同一の位置におけるスロットを占有する。
同期パケットのこのスロット分割はローカルエリアにお
いて、スイッチ・バス上の通常の伝送遅延を除いて音声
回路に関連する遅延が存在しない。６４Ｋbpsよりも高
いビット・レートを有する同期チャンネルは１フレーム
当たり１スロットよりも多いスロットを設けることによ
り得られる。マルチフレーム構成３２は、要求される最
小のレートに依存する１マルチフレーム当たりのフレー
ム数Ｎを有する低速度の同期チャンネルを提供するため
に用いられる。ここで、レートは６４／Ｎ Ｋbpsであ
る。
ＡＣＦの好ましフォーマットは８ビットを有し、最初の
２ビットがフレーム同期を用うために用いられ、次の３
ビットが信号パケットの形を示すために用いられ、残り
の３ビットがパケットのスイッチングのための制御情報
を提供するために用いられる。回線スイッチングが中央
コントローラによって行なわれているために、同期パケ
ット３６におけるソース・アドレス・フィールドとデス
トネーション・アドレス・フィールドと関連する頭部の
フィールドが存在しない。加入者数及び収容される設備
に従って設計段階で選択される全体の速度を有する常に
６４Ｋbpsの２のべき乗(binary power multipli)である
速度でトランクが動作する。使用される基本レートは５
００Ｍbpsまでのレート及びそれを超える可能なレート
であって、好ましくは１６．３８４Ｍbpsである。
２ビットがフレーム同期を用うために用いられ、次の３
ビットが信号パケットの形を示すために用いられ、残り
の３ビットがパケットのスイッチングのための制御情報
を提供するために用いられる。回線スイッチングが中央
コントローラによって行なわれているために、同期パケ
ット３６におけるソース・アドレス・フィールドとデス
トネーション・アドレス・フィールドと関連する頭部の
フィールドが存在しない。加入者数及び収容される設備
に従って設計段階で選択される全体の速度を有する常に
６４Ｋbpsの２のべき乗(binary power multipli)である
速度でトランクが動作する。使用される基本レートは５
００Ｍbpsまでのレート及びそれを超える可能なレート
であって、好ましくは１６．３８４Ｍbpsである。
第６図において示されるデータパケット３８が最初の８
ビットにおいてＡＣＦを有する。典型的に１６ビットの
長さである隣接フィールドは、それぞれデストネーショ
ン・アドレスＤＡ及びソース・アドレスＳＡの情報を含
む。その構成全体は好ましくはＩＥＥＥ８０２標準委員
会の勧告に従っている。
ビットにおいてＡＣＦを有する。典型的に１６ビットの
長さである隣接フィールドは、それぞれデストネーショ
ン・アドレスＤＡ及びソース・アドレスＳＡの情報を含
む。その構成全体は好ましくはＩＥＥＥ８０２標準委員
会の勧告に従っている。
ＡＣＦの好ましい形が第７図で示され、これは上述のよ
うに同期パケット及びデータパケットの両方に共通であ
る。それは、フレーム同期（ＳＹＮＣ）サブフィールド
４２、ビジー（ＢＵＳＹ）サブフィールド４４、タイプ
（ＴＹＰＥ）サブフィールド４６及び要求（ＲＥＱＵＥ
ＳＴ）サブフィールド４８を含んでいる。フレーム同期
サブフィールド４２は中央コントローラ２によって決定
され、フレームの情報を信号化するために用いられる２
ビットを備えている。ある１つの可能な符号化は次の通
りである。
うに同期パケット及びデータパケットの両方に共通であ
る。それは、フレーム同期（ＳＹＮＣ）サブフィールド
４２、ビジー（ＢＵＳＹ）サブフィールド４４、タイプ
（ＴＹＰＥ）サブフィールド４６及び要求（ＲＥＱＵＥ
ＳＴ）サブフィールド４８を含んでいる。フレーム同期
サブフィールド４２は中央コントローラ２によって決定
され、フレームの情報を信号化するために用いられる２
ビットを備えている。ある１つの可能な符号化は次の通
りである。
１，０はフレーム３０における第１のパケットを示し、 １，１はマルチフレーム３２における第１のパケットを
示し、 ０，１はあるフレームにおける第１のパケット以外のパ
ケットを示す。
示し、 ０，１はあるフレームにおける第１のパケット以外のパ
ケットを示す。
ビジーサブフィールドは１ビットから構成され、そのパ
ケットが同期又はデータの使用のいずれかのために用い
られているときセットされる。タイプサブフィールド
は、信号化されるべき８つのパケットの形の状態を示す
３ビットの長さを有する。これらの符号ワードの１つ
は、１，０，０のような同期としてパケットを示すため
に中央コントローラによって用いられる。ＡＵがこの符
号ワードを検出するとき、次のフィールドをデストネー
ション・アドレスＤＡとして複号化する試みが行なわれ
ない。非同期パケットはタイプサブフィールドの中で初
期にはすべてゼロを有し、これによってパケットを用い
てＡＵが適当なパケットのタイプを信号化することがで
きる。パケットの形の例は、制御パケット、エラー・リ
カバリ・パケット及び通常データパケットである。要求
サブフィールド４８は２ビット長であり、以下において
後述されるような分配された待合せプロトコルによって
用いられる１ビットの２個の共通の要求フラグ（ＲＥ
Ｑ）を提供する。もちろん、各要求フラグはもし必要と
あれば１ビット以上を用いてもよい。
ケットが同期又はデータの使用のいずれかのために用い
られているときセットされる。タイプサブフィールド
は、信号化されるべき８つのパケットの形の状態を示す
３ビットの長さを有する。これらの符号ワードの１つ
は、１，０，０のような同期としてパケットを示すため
に中央コントローラによって用いられる。ＡＵがこの符
号ワードを検出するとき、次のフィールドをデストネー
ション・アドレスＤＡとして複号化する試みが行なわれ
ない。非同期パケットはタイプサブフィールドの中で初
期にはすべてゼロを有し、これによってパケットを用い
てＡＵが適当なパケットのタイプを信号化することがで
きる。パケットの形の例は、制御パケット、エラー・リ
カバリ・パケット及び通常データパケットである。要求
サブフィールド４８は２ビット長であり、以下において
後述されるような分配された待合せプロトコルによって
用いられる１ビットの２個の共通の要求フラグ（ＲＥ
Ｑ）を提供する。もちろん、各要求フラグはもし必要と
あれば１ビット以上を用いてもよい。
上述のタイミング構成は次のような多くの利点を有して
いる。すなわち、同期パケット及びデータパケットの取
り扱いにおいて非常に柔軟性があり、さらに同じ集積化
されたＡＵが同期パケット及びデータパケットの両方に
対してしかも高いビット・レート及び低いビット・レー
トにおいて伝送するために用いることができるので、そ
れ自身に対してハードウエアの必要条件において非常に
顕著な減少を与えている。
いる。すなわち、同期パケット及びデータパケットの取
り扱いにおいて非常に柔軟性があり、さらに同じ集積化
されたＡＵが同期パケット及びデータパケットの両方に
対してしかも高いビット・レート及び低いビット・レー
トにおいて伝送するために用いることができるので、そ
れ自身に対してハードウエアの必要条件において非常に
顕著な減少を与えている。
ＱＰＳＸスイッチングにおいて、中央コントローラ２の
制御のもとでの優先を同期の使用のためのパケット３６
の送信に対して与えてもよく、残りのパケットをデータ
伝送のために利用してもよい。パケットのアクセスプロ
トコルは、各ＡＵにおいて待合せするデータパケットの
伝送ネットワークに対するアクセスを制御する。ＡＵに
おける送信を待っているパケットの１つの分配された待
合せを形成することによつて、そのプロトコルが機能す
る。以下において説明するように、ある数の分配された
同時の待合せを行うことによって複数の優先度のレベル
を確立することも可能である。第７図は異なる優先度を
有するフラグＲＥＱ１及びＲＥＱ２を有する２個の優先
システムを示している。
制御のもとでの優先を同期の使用のためのパケット３６
の送信に対して与えてもよく、残りのパケットをデータ
伝送のために利用してもよい。パケットのアクセスプロ
トコルは、各ＡＵにおいて待合せするデータパケットの
伝送ネットワークに対するアクセスを制御する。ＡＵに
おける送信を待っているパケットの１つの分配された待
合せを形成することによつて、そのプロトコルが機能す
る。以下において説明するように、ある数の分配された
同時の待合せを行うことによって複数の優先度のレベル
を確立することも可能である。第７図は異なる優先度を
有するフラグＲＥＱ１及びＲＥＱ２を有する２個の優先
システムを示している。
分配された待合せプロトコルは、それが発生される時間
内に実質上同じ指示における各パケットに対してアクセ
スする。このことはネットワークの容量において無視で
きる費用で実行され、その結果ネットワークを利用する
すべてのレベルにおいて最小のアクセス遅延を生じさせ
る。特に、分配された待合せは利用度が低いネットワー
クにおいて他の制御されたアクセス機構(schemes)の長
いアクセスの遅延から影響を受けない。しかしながら、
アクセスが決定的であるとき、このことは、高いネット
ワークの負荷において衝突傾向(collision prone)にあ
るランダムアクセスの状態(schemes)が発生するという
問題に打ち勝つ。分配された待ち合せプロトコルの他の
特徴は、その効率がシステムのビット・レートに独立で
あって、その制御が分配され、各ステーションにおいて
必要とされるロジックが簡単であるということである。
内に実質上同じ指示における各パケットに対してアクセ
スする。このことはネットワークの容量において無視で
きる費用で実行され、その結果ネットワークを利用する
すべてのレベルにおいて最小のアクセス遅延を生じさせ
る。特に、分配された待合せは利用度が低いネットワー
クにおいて他の制御されたアクセス機構(schemes)の長
いアクセスの遅延から影響を受けない。しかしながら、
アクセスが決定的であるとき、このことは、高いネット
ワークの負荷において衝突傾向(collision prone)にあ
るランダムアクセスの状態(schemes)が発生するという
問題に打ち勝つ。分配された待ち合せプロトコルの他の
特徴は、その効率がシステムのビット・レートに独立で
あって、その制御が分配され、各ステーションにおいて
必要とされるロジックが簡単であるということである。
非同期のデータ伝送における第１のステップは、第６図
Ｄに示されているように、データをデータパケット３８
にパケット化することである。このことはタイプサブフ
ィールドのヘッダＤＡ及びＳＡをパケットに設けるとい
うＩＰにおけるソフトウエアを実行することによって行
なわれる。パケットが各ステーション１６において形成
されているとき、そのパケットは、デストネーションア
ドレスＤＡに依存して１方向の伝送のためのバスＡ又は
他の方向の伝送のためのバスＢに対する待合せにおい
て、ＡＵに送信することによって待合せされる。各バス
に対するアドレス・プロトコルは同一であって独立であ
るので、複数のバスのうちの１つ、バスＡに対するアク
セスを記述するためだけに必要である。
Ｄに示されているように、データをデータパケット３８
にパケット化することである。このことはタイプサブフ
ィールドのヘッダＤＡ及びＳＡをパケットに設けるとい
うＩＰにおけるソフトウエアを実行することによって行
なわれる。パケットが各ステーション１６において形成
されているとき、そのパケットは、デストネーションア
ドレスＤＡに依存して１方向の伝送のためのバスＡ又は
他の方向の伝送のためのバスＢに対する待合せにおい
て、ＡＵに送信することによって待合せされる。各バス
に対するアドレス・プロトコルは同一であって独立であ
るので、複数のバスのうちの１つ、バスＡに対するアク
セスを記述するためだけに必要である。
分配された待合せプロトコルは、バスＡ及びＢに対する
パケットの指示されたアクセスを管理するために、ＡＣ
Ｆ４０の２ビット、すなわち、各パケットの（１個の優
先システムに対して）ビジーサブフィールド４４及び要
求フレーム４８のＲＥＱビットを使用する。ＡＵは１個
のパケットが占有されていることを示すビジー（ＢＵＳ
Ｙ）ビットをバスＡ上に向かって帰還させることを準備
するとともに、下流のステーションがバスＡ上に送信す
るために待合せするパケットを有していることを示す要
求（ＲＥＱ）ビットをバスＢに沿って帰還させることを
準備する。
パケットの指示されたアクセスを管理するために、ＡＣ
Ｆ４０の２ビット、すなわち、各パケットの（１個の優
先システムに対して）ビジーサブフィールド４４及び要
求フレーム４８のＲＥＱビットを使用する。ＡＵは１個
のパケットが占有されていることを示すビジー（ＢＵＳ
Ｙ）ビットをバスＡ上に向かって帰還させることを準備
するとともに、下流のステーションがバスＡ上に送信す
るために待合せするパケットを有していることを示す要
求（ＲＥＱ）ビットをバスＢに沿って帰還させることを
準備する。
第８図はステーションＳｉからバスＡへのパケットのア
クセスを制御するＡＵのロジックの状態図を示してい
る。類似した状態遷移図がバスＢに対するアクセスのた
めに適用することができる。アイドル（ＩＤＬＥ）状態
５２において、ＡＵはバスＡ上に送信するために待合せ
するパケットを持たない。しかしながら、この状態にお
いて、ＡＵは分配された待合せのトラックを保持しなけ
ればならない。ＡＵは第９図において概要的に示される
要求ビットカウンタ５４の手段によってこれを行う。カ
ウンタ５４は、要求ビットがバスＢ上において読み出さ
れる毎に増加され、使用されていないパケットがバスＡ
上でステーションＳｉを通過する毎に減少される。
クセスを制御するＡＵのロジックの状態図を示してい
る。類似した状態遷移図がバスＢに対するアクセスのた
めに適用することができる。アイドル（ＩＤＬＥ）状態
５２において、ＡＵはバスＡ上に送信するために待合せ
するパケットを持たない。しかしながら、この状態にお
いて、ＡＵは分配された待合せのトラックを保持しなけ
ればならない。ＡＵは第９図において概要的に示される
要求ビットカウンタ５４の手段によってこれを行う。カ
ウンタ５４は、要求ビットがバスＢ上において読み出さ
れる毎に増加され、使用されていないパケットがバスＡ
上でステーションＳｉを通過する毎に減少される。
ＡＵによって監視される各要求ビットは、下流のステー
ションにおいてバスＡ上への送信のために待合せする１
個のパケットを表わしている。この状況において、要求
ビットをＡＵの待合せにおける第１のパケットのためだ
けに送ってもよいが、待合せするすべてのパケットに対
して送られないということが重要である。新しいパケッ
トがＡＵにおける第１の待合せ位置に移動する毎に新し
い要求ビットを送ってもよい。使用されていないパケッ
トがバスＡ上でステーションＳｉを通過する毎に要求ビ
ットカウンタ５４が減少される。なぜなら、そのような
パケットを、アクセスのために待合せする下流のステー
ションの１つによって用いるであろう。この方法におい
て、要求ビットカウンタは送信のため待合せするパケッ
トを有する次に続くステーションＳｉの数のトラックを
保持することができる。
ションにおいてバスＡ上への送信のために待合せする１
個のパケットを表わしている。この状況において、要求
ビットをＡＵの待合せにおける第１のパケットのためだ
けに送ってもよいが、待合せするすべてのパケットに対
して送られないということが重要である。新しいパケッ
トがＡＵにおける第１の待合せ位置に移動する毎に新し
い要求ビットを送ってもよい。使用されていないパケッ
トがバスＡ上でステーションＳｉを通過する毎に要求ビ
ットカウンタ５４が減少される。なぜなら、そのような
パケットを、アクセスのために待合せする下流のステー
ションの１つによって用いるであろう。この方法におい
て、要求ビットカウンタは送信のため待合せするパケッ
トを有する次に続くステーションＳｉの数のトラックを
保持することができる。
ある１個のパケットがバスＡ上に送信するために待合せ
するとすぐに、ステーションＳｉにおけるＡＵは、アイ
ドル状態５２から脱出するであろう。ＡＱはＡＵにおい
て送信するために待合せするパケットの数を示す。もし
要求ビットカウンタ５４における計数がその時ゼロに等
しくないならば、すなわち、もしＲＣがゼロに等しくな
いならば、（ここでＲＣは要求ビットカウンタの計数で
ある。）このときカウンタの電流値がカウントダウンカ
ウンタ５６に転送され、要求ビットカウンタ５４はゼロ
にリセットされる。いまＡＵは第８図に示されるカウン
トダウン(COUNT DOWN)状態５８にある。この状態にはい
るとき、ＡＵはバスＢ上を通過する次のパケットのＡＣ
Ｆ４０における要求ビットを送信する。このことが、付
加的なパケットが送信のために待合せするバスに沿って
ステーションＳｉの前にあるすべてのステーションに対
して示されるであろう。しかしながら、この要求ＲＥＱ
がバスＢに沿ってステーションＳｉの前にあるステーシ
ョンによってすでに送られている要求ビットを書き込む
という可能性がある。ステーションＳｉがその方向性の
書き込みカップラ１２の前に設けられるその読み出しタ
ップ８を有しているので、要求ビットがもうすでにそれ
自身のビットを書き込む前にセットされていることをス
テーションＳｉが検出している。そのとき、要求ビット
がコンテンションなしに１度書き込まれるまで、ＡＵは
続くＡＣＦにおいて書き込まれた要求ビットを送信する
試みを行う。このことはすべてのパケットの要求がバス
Ａ上でそれよりも前にある複数のステーションによって
計数されるということを確実にしている。
するとすぐに、ステーションＳｉにおけるＡＵは、アイ
ドル状態５２から脱出するであろう。ＡＱはＡＵにおい
て送信するために待合せするパケットの数を示す。もし
要求ビットカウンタ５４における計数がその時ゼロに等
しくないならば、すなわち、もしＲＣがゼロに等しくな
いならば、（ここでＲＣは要求ビットカウンタの計数で
ある。）このときカウンタの電流値がカウントダウンカ
ウンタ５６に転送され、要求ビットカウンタ５４はゼロ
にリセットされる。いまＡＵは第８図に示されるカウン
トダウン(COUNT DOWN)状態５８にある。この状態にはい
るとき、ＡＵはバスＢ上を通過する次のパケットのＡＣ
Ｆ４０における要求ビットを送信する。このことが、付
加的なパケットが送信のために待合せするバスに沿って
ステーションＳｉの前にあるすべてのステーションに対
して示されるであろう。しかしながら、この要求ＲＥＱ
がバスＢに沿ってステーションＳｉの前にあるステーシ
ョンによってすでに送られている要求ビットを書き込む
という可能性がある。ステーションＳｉがその方向性の
書き込みカップラ１２の前に設けられるその読み出しタ
ップ８を有しているので、要求ビットがもうすでにそれ
自身のビットを書き込む前にセットされていることをス
テーションＳｉが検出している。そのとき、要求ビット
がコンテンションなしに１度書き込まれるまで、ＡＵは
続くＡＣＦにおいて書き込まれた要求ビットを送信する
試みを行う。このことはすべてのパケットの要求がバス
Ａ上でそれよりも前にある複数のステーションによって
計数されるということを確実にしている。
同時にカウントダウン状態５８において、カウントダウ
ンカウンタ５６における計数値がバスＡ上のステーショ
ンＳｉを通過する各空のパケットに対して減少されるで
あろう。ステーションＳｉがカウントダウン状態になる
前に要求ビットを送信した下流のステーションによって
これらのパケットが用いられるであろう。カウントダウ
ンの存在が、すでに待合せしている下流のこれらのステ
ーションの前にステーションＳｉがバスＡをアクセスし
ないことを確実にしている。
ンカウンタ５６における計数値がバスＡ上のステーショ
ンＳｉを通過する各空のパケットに対して減少されるで
あろう。ステーションＳｉがカウントダウン状態になる
前に要求ビットを送信した下流のステーションによって
これらのパケットが用いられるであろう。カウントダウ
ンの存在が、すでに待合せしている下流のこれらのステ
ーションの前にステーションＳｉがバスＡをアクセスし
ないことを確実にしている。
カウントダウンの状態５８において、要求カウンタ５４
がバスＢ上で受信される要求ビットを計数することを続
けることがいまだ必要である。なぜなら、これらが新し
いパケットが待合せしていることを表わしているからで
ある。要求カウンタ５４はカウントダウン状態５８にお
いてただ単に減少される。なぜなら、ラインＡ上を通過
する空のパケットがカウントダウンカウンタ５６を減少
するために用いられる。
がバスＢ上で受信される要求ビットを計数することを続
けることがいまだ必要である。なぜなら、これらが新し
いパケットが待合せしていることを表わしているからで
ある。要求カウンタ５４はカウントダウン状態５８にお
いてただ単に減少される。なぜなら、ラインＡ上を通過
する空のパケットがカウントダウンカウンタ５６を減少
するために用いられる。
カウントダウンカウンタ５６の計数がゼロに等しいとき
（ＣＤ＝０、ここでＣＤはカウントダウンカウンタにお
ける計数である。）、ＡＵは待ち(WAIT)状態６０にな
る。そのときＡＵは第１０図で示されるようにそのデー
タパケットを送信するためにバスＡ上の次のフリーのパ
ケットを待つ。ある１個のパケットが利用できるように
なるとき、ＡＵはアクセス(ACCESS)状態６２になる。こ
のアクセス状態６２において、ＡＵはフリーになるであ
ろうバス上に、次のパケットにおけるバスＡのためのそ
の待合せにある第１のパケットを送信する。送信完了
時、ＡＵはバスＡに対して待合せする任意の残りのパケ
ットが存在しているかを見るためにチェックを行う。も
し存在していなければ、ＡＵはアイドル状態５２に戻
り、一方もしいくらか存在しているならば、もしＲＣが
ゼロに等しくないならば、ＡＵがカウントダウン状態５
８になり、もしＲＣがゼロに等しいならばＡＵがスタン
バイ状態６４になる。
（ＣＤ＝０、ここでＣＤはカウントダウンカウンタにお
ける計数である。）、ＡＵは待ち(WAIT)状態６０にな
る。そのときＡＵは第１０図で示されるようにそのデー
タパケットを送信するためにバスＡ上の次のフリーのパ
ケットを待つ。ある１個のパケットが利用できるように
なるとき、ＡＵはアクセス(ACCESS)状態６２になる。こ
のアクセス状態６２において、ＡＵはフリーになるであ
ろうバス上に、次のパケットにおけるバスＡのためのそ
の待合せにある第１のパケットを送信する。送信完了
時、ＡＵはバスＡに対して待合せする任意の残りのパケ
ットが存在しているかを見るためにチェックを行う。も
し存在していなければ、ＡＵはアイドル状態５２に戻
り、一方もしいくらか存在しているならば、もしＲＣが
ゼロに等しくないならば、ＡＵがカウントダウン状態５
８になり、もしＲＣがゼロに等しいならばＡＵがスタン
バイ状態６４になる。
第８図からわかるように、アイドル状態又はアクセス状
態からのみスタンバイ状態６４になる。すなわち、新し
いデータパケットがＡＵにおける第１の待合せ位置に移
動し、要求ビットの計数がゼロであるとき、スタンバイ
状態６４になる。このことは、送信のために待ち合わせ
するパケットを有するバスＡ上のステーションＳｉに続
くステーションがないということを暗に意味している。
従って、低いネットワーク利用のある周期の間だけこの
状態になる。スタンバイ状態が存在し、その結果ＡＵは
要求ビットを送る必要があるか否かを決定することがで
きる。この状態において、ＡＵはビジービットをライン
Ａ上に出会う第１のパケットのビジービットサブフィー
ルド４４に読み出すとともに同時に書き込むであろう。
もしビジービットがセットされていないならば、ＡＵは
直接アクセス状態６２になり要求ビットを送信すること
なしに次のパケットに送信する。これによって低いネッ
トワークの利用の複数の周期の間バスに対してより直接
にアクセスすることができる。一方もし第１のパケット
がビジーであればＡＵは前述と同じ方法でラインＢ上に
要求ビットを送信する試みを行う。ＡＵはまた次のフリ
ーのパケットが到着したとき、直接待ち(WAIT)状態にな
り、ネットワークにアクセスする。このシーケンスが概
要的に第１０図のフロー・チャートにおいて図示されて
いる。
態からのみスタンバイ状態６４になる。すなわち、新し
いデータパケットがＡＵにおける第１の待合せ位置に移
動し、要求ビットの計数がゼロであるとき、スタンバイ
状態６４になる。このことは、送信のために待ち合わせ
するパケットを有するバスＡ上のステーションＳｉに続
くステーションがないということを暗に意味している。
従って、低いネットワーク利用のある周期の間だけこの
状態になる。スタンバイ状態が存在し、その結果ＡＵは
要求ビットを送る必要があるか否かを決定することがで
きる。この状態において、ＡＵはビジービットをライン
Ａ上に出会う第１のパケットのビジービットサブフィー
ルド４４に読み出すとともに同時に書き込むであろう。
もしビジービットがセットされていないならば、ＡＵは
直接アクセス状態６２になり要求ビットを送信すること
なしに次のパケットに送信する。これによって低いネッ
トワークの利用の複数の周期の間バスに対してより直接
にアクセスすることができる。一方もし第１のパケット
がビジーであればＡＵは前述と同じ方法でラインＢ上に
要求ビットを送信する試みを行う。ＡＵはまた次のフリ
ーのパケットが到着したとき、直接待ち(WAIT)状態にな
り、ネットワークにアクセスする。このシーケンスが概
要的に第１０図のフロー・チャートにおいて図示されて
いる。
分配された待合せによってアクセスする時のスタンバイ
状態の利用はオプションである。もし利用されていない
ならば、スタンバイ状態に導く複数の入力状態がカウン
トダウン状態に転送される。すなわち、この場合、新し
いパケットがＡＵにおいて、第１の待合せの位置に移動
したときはいつでも、ＡＵはカウントダウン状態になる
であろう。
状態の利用はオプションである。もし利用されていない
ならば、スタンバイ状態に導く複数の入力状態がカウン
トダウン状態に転送される。すなわち、この場合、新し
いパケットがＡＵにおいて、第１の待合せの位置に移動
したときはいつでも、ＡＵはカウントダウン状態になる
であろう。
バスＡ上にある１個のパケットを送信することを待って
いるステーションのために、分配された待合せの動作
が、最初に待合せを行っているステーションであるアク
セスの優先権を有する上流のステーションから来るビジ
ー・パケットの到着によって影響を受けるとともに、ア
クセスの優先権を有する下流のステーションの数を示す
カウントダウンカウンタ５６における計数によって影響
を受ける。要求ビットは、ある特定のパケットが送信の
ためにＡＵで待合せし分配された待合せにおけるそのパ
ケットの位置を決定するような時間を示している。
いるステーションのために、分配された待合せの動作
が、最初に待合せを行っているステーションであるアク
セスの優先権を有する上流のステーションから来るビジ
ー・パケットの到着によって影響を受けるとともに、ア
クセスの優先権を有する下流のステーションの数を示す
カウントダウンカウンタ５６における計数によって影響
を受ける。要求ビットは、ある特定のパケットが送信の
ためにＡＵで待合せし分配された待合せにおけるそのパ
ケットの位置を決定するような時間を示している。
もしネットワーク上において要求ビットを転送するのに
遅延が存在しないならば、分配された待合せプロトコル
の動作が完全になる。存在するときは、この遅延の効果
だけが、上流のステーションの利益となるようにアクセ
スの指示において小さなバイアスを生じさせる。効率を
減少させることはない。
遅延が存在しないならば、分配された待合せプロトコル
の動作が完全になる。存在するときは、この遅延の効果
だけが、上流のステーションの利益となるようにアクセ
スの指示において小さなバイアスを生じさせる。効率を
減少させることはない。
上述したように、別々の分配された待合せがバスＢ上に
アクセスするために確立される。
アクセスするために確立される。
分配された待合せプロトコルの直線的な前向きの拡張
が、高い優先権を有する待合せしているパケットがより
低い優先権を有するパケットよりも前にアクセスするこ
とができるように、パケットに対して優先権を割り当て
ることができる。このことは単に各優先権のレベルに対
して個々の分配された待合せを操作させることによって
実行される。ある特定の優先権のレベルに対して待合せ
ているパケットがただ高い優先権の待合せがない状態で
あるときのみアクセスすることができるという同じ意味
においてそれぞれが結合されている。
が、高い優先権を有する待合せしているパケットがより
低い優先権を有するパケットよりも前にアクセスするこ
とができるように、パケットに対して優先権を割り当て
ることができる。このことは単に各優先権のレベルに対
して個々の分配された待合せを操作させることによって
実行される。ある特定の優先権のレベルに対して待合せ
ているパケットがただ高い優先権の待合せがない状態で
あるときのみアクセスすることができるという同じ意味
においてそれぞれが結合されている。
多重のレベルの優先権の構成とともに動作することが必
要な複数の実行上の変化が最小になる。Ｎレベルのシス
テムに対して、Ｎ個の個々の要求チャンネルはＡＣＦに
おいて提供されるにちがいないし、各ＡＵは個々のカウ
ントダウンカウンタ５６において動作しなければならな
い。第７図において図示された要求サブフィールド４８
の配置において、２つのレベルの優先システム（すなわ
ち、Ｎ＝２）に対して適当である、ＲＥＱ１及びＲＥＱ
２と示される２ビットの要求ビットがある。Ｉ−レベル
のパケットをラインＡに送信するＡＵのために次の手順
が用いられる。すなわち、パケットはＡＵにおいてＩ−
レベルのパケット・バッファの先頭に近づくとき、要求
がラインＢ上のＩ−レベルの要求チャンネル上に送信さ
れる。この要求は要求しているステーションの前にライ
ンＡ上にすべてのＡＵによって登録される。そのような
登録は優先権１及びそれ以下の優先権を有するすべての
要求カウンタ５４を増加させることを含んでいる。前述
のように、ＡＵの各要求カウンタがラインＡ上に通過す
る各空のパケットに対して減少される。Ｉ−レベルのバ
ッファの先頭部におけるパケットは、そのパケットがそ
のより高い優先権で緩衝されたパケットのすべてを送信
するまで、ＡＵをカウントダウン状態５８にさせない。
Ｉ−レベルのカウントダウン状態５８においてでさえ、
Ｉよりも高い優先権レベルにある任意の新しい要求がカ
ウントダウンカウンタ５６を増加させるであろう。従っ
て、任意のＡＵにおいて待合せしているより高い優先権
のパケットが存在している間は、レベルＩにあるパケッ
トはネットワークにアクセスすることができない。ＡＵ
がＩ−レベルのカウントダウン状態にある間、レベルＩ
にある要求はＩ−レベルの要求カウンタを増加させるで
あろう。より低いレベルの要求はより低いレベルの要求
カウンタのみに対して影響を与える。
要な複数の実行上の変化が最小になる。Ｎレベルのシス
テムに対して、Ｎ個の個々の要求チャンネルはＡＣＦに
おいて提供されるにちがいないし、各ＡＵは個々のカウ
ントダウンカウンタ５６において動作しなければならな
い。第７図において図示された要求サブフィールド４８
の配置において、２つのレベルの優先システム（すなわ
ち、Ｎ＝２）に対して適当である、ＲＥＱ１及びＲＥＱ
２と示される２ビットの要求ビットがある。Ｉ−レベル
のパケットをラインＡに送信するＡＵのために次の手順
が用いられる。すなわち、パケットはＡＵにおいてＩ−
レベルのパケット・バッファの先頭に近づくとき、要求
がラインＢ上のＩ−レベルの要求チャンネル上に送信さ
れる。この要求は要求しているステーションの前にライ
ンＡ上にすべてのＡＵによって登録される。そのような
登録は優先権１及びそれ以下の優先権を有するすべての
要求カウンタ５４を増加させることを含んでいる。前述
のように、ＡＵの各要求カウンタがラインＡ上に通過す
る各空のパケットに対して減少される。Ｉ−レベルのバ
ッファの先頭部におけるパケットは、そのパケットがそ
のより高い優先権で緩衝されたパケットのすべてを送信
するまで、ＡＵをカウントダウン状態５８にさせない。
Ｉ−レベルのカウントダウン状態５８においてでさえ、
Ｉよりも高い優先権レベルにある任意の新しい要求がカ
ウントダウンカウンタ５６を増加させるであろう。従っ
て、任意のＡＵにおいて待合せしているより高い優先権
のパケットが存在している間は、レベルＩにあるパケッ
トはネットワークにアクセスすることができない。ＡＵ
がＩ−レベルのカウントダウン状態にある間、レベルＩ
にある要求はＩ−レベルの要求カウンタを増加させるで
あろう。より低いレベルの要求はより低いレベルの要求
カウンタのみに対して影響を与える。
カウントダウンカウンタ５６を増加させる必要性を除い
て、より高い優先権の要求が受信されているとき、各分
配された待合せは通常通り機能する。ネットワークの利
用周期が高いとき、すべての優先権のパケットのアクセ
スがより高い優先権のパケットによってなされないギャ
ップを満たすより低い優先権のパケットで指示される。
ネットワークの利用が低い時、パケットは上述のように
即時に近いアクセスを行うであろう。
て、より高い優先権の要求が受信されているとき、各分
配された待合せは通常通り機能する。ネットワークの利
用周期が高いとき、すべての優先権のパケットのアクセ
スがより高い優先権のパケットによってなされないギャ
ップを満たすより低い優先権のパケットで指示される。
ネットワークの利用が低い時、パケットは上述のように
即時に近いアクセスを行うであろう。
あるネットワークが、まれに要求される高い優先権のア
クセスを有する２つのレベルの優先権の構成で動作して
いるところで、より高い優先権の分配された待合せを動
作させることが必要ではない。しかしながら、２個の要
求チャンネルが通常要求され、その提供がカウントダウ
ンカウンタ５６の計数を増加するために高い優先権の要
求に対していまだなされるのにちがいない。即時アクセ
スは低い優先権の待合せの長さに独立してある高い優先
権のパケットによって行なわれる。なぜなら、ある高い
優先権の要求が１個のフリーのパケット、すなわち低い
優先権のアクセスに対して阻止するためにサービスされ
ている。このプロセスは、待合せジャンプのように記述
することができ、例えば誤った状態を信号化するために
利用してもよい。待合せジャンプ技術はもちろん、複数
のレベルの優先権を有するシステムに対して拡張するこ
とができる。
クセスを有する２つのレベルの優先権の構成で動作して
いるところで、より高い優先権の分配された待合せを動
作させることが必要ではない。しかしながら、２個の要
求チャンネルが通常要求され、その提供がカウントダウ
ンカウンタ５６の計数を増加するために高い優先権の要
求に対していまだなされるのにちがいない。即時アクセ
スは低い優先権の待合せの長さに独立してある高い優先
権のパケットによって行なわれる。なぜなら、ある高い
優先権の要求が１個のフリーのパケット、すなわち低い
優先権のアクセスに対して阻止するためにサービスされ
ている。このプロセスは、待合せジャンプのように記述
することができ、例えば誤った状態を信号化するために
利用してもよい。待合せジャンプ技術はもちろん、複数
のレベルの優先権を有するシステムに対して拡張するこ
とができる。
分配された待ち合せプロトコルを実行するために必要な
ロジックはＡＵ内に存在する。ＡＵが適当なソフトウェ
ア・プログラムを有するロジックを実行するためにマイ
クロコンピュータを含むことを準備することができる。
しかしながら、このことは動作において比較的低速であ
り、従って、ＡＵが論理機能を実行するための特定のハ
ードウェアを含むことが好ましい。モチロンＡＵ又はＡ
Ｕのクラスタが１個のＶＬＳＩチップとして集積化され
ることが可能である。次の記述において、ＡＵの回路の
ためのアウトラインは準備化された集積回路（ＩＣ）を
用いることによって与えられる。
ロジックはＡＵ内に存在する。ＡＵが適当なソフトウェ
ア・プログラムを有するロジックを実行するためにマイ
クロコンピュータを含むことを準備することができる。
しかしながら、このことは動作において比較的低速であ
り、従って、ＡＵが論理機能を実行するための特定のハ
ードウェアを含むことが好ましい。モチロンＡＵ又はＡ
Ｕのクラスタが１個のＶＬＳＩチップとして集積化され
ることが可能である。次の記述において、ＡＵの回路の
ためのアウトラインは準備化された集積回路（ＩＣ）を
用いることによって与えられる。
第１１図は概要図の形でＡＵ４のアーキテクチャを示し
ている。ＡＵはバスＡ及びＢからの同期パケットのアク
セス及び受信を制御するパケット・スイッチ６６を備え
ている。ＡＵはまたはバスＡ及びＢから同期パケット３
６のアクセス及び受信を制御するＴＤＭスイッチ６８を
含む。図示された配置において、スイッチコントローラ
７０はスイッチ６６及び６８を制御するために示されて
いるが、オプションである。もし、それが供給されてい
るならが、両方のスイッチの動作を制御するか又は他の
スイッチを介してパケットを監視するために用いること
ができる。通常ＡＵはスイッチ６６及び６８の両方を有
しているが、それらが機能的に独立であるので、いくつ
かのＡＵが意図された使用に依存して複数のスイッチの
うちただ１つのスイッチ又はその他のスイッチを有して
もよい。しかしながら、スイッチ６８は回路の立上げ及
び立下げ中において信号作成のためのパケットスイッチ
のいくつかの機能を利用している。従って、各ＴＤＭス
イッチ６８は１個のパケットスイッチを必要とするが、
１個のパケットスイッチを、ただ複数のＴＤＭスイッチ
６８を有するクラスタにおいて大きな数のＡＵによって
分割することができる。同様に、もしスイッチコントロ
ーラ７０が設けられるならば、それを１つのクラスタ内
で大きな数のＡＵを接続する際に用いることができる。
ている。ＡＵはバスＡ及びＢからの同期パケットのアク
セス及び受信を制御するパケット・スイッチ６６を備え
ている。ＡＵはまたはバスＡ及びＢから同期パケット３
６のアクセス及び受信を制御するＴＤＭスイッチ６８を
含む。図示された配置において、スイッチコントローラ
７０はスイッチ６６及び６８を制御するために示されて
いるが、オプションである。もし、それが供給されてい
るならが、両方のスイッチの動作を制御するか又は他の
スイッチを介してパケットを監視するために用いること
ができる。通常ＡＵはスイッチ６６及び６８の両方を有
しているが、それらが機能的に独立であるので、いくつ
かのＡＵが意図された使用に依存して複数のスイッチの
うちただ１つのスイッチ又はその他のスイッチを有して
もよい。しかしながら、スイッチ６８は回路の立上げ及
び立下げ中において信号作成のためのパケットスイッチ
のいくつかの機能を利用している。従って、各ＴＤＭス
イッチ６８は１個のパケットスイッチを必要とするが、
１個のパケットスイッチを、ただ複数のＴＤＭスイッチ
６８を有するクラスタにおいて大きな数のＡＵによって
分割することができる。同様に、もしスイッチコントロ
ーラ７０が設けられるならば、それを１つのクラスタ内
で大きな数のＡＵを接続する際に用いることができる。
第１１図に示されるように、パケットスイッチ６６及び
ＴＤＭスイッチ６８のためのバス接続6,8,10及び１２が
分割されている。このことは、パケット及び同期通信が
上述のように重なっていないために可能である。ビシー
チャンネル及び要求チャンネルを除いて分配された待合
せプロトコルにおいて任意のコンテンションが存在しな
いが、このことは、第２図に示すように複数のバスに書
き込みを行うためのオア・ゲートを用いることによって
解決される。
ＴＤＭスイッチ６８のためのバス接続6,8,10及び１２が
分割されている。このことは、パケット及び同期通信が
上述のように重なっていないために可能である。ビシー
チャンネル及び要求チャンネルを除いて分配された待合
せプロトコルにおいて任意のコンテンションが存在しな
いが、このことは、第２図に示すように複数のバスに書
き込みを行うためのオア・ゲートを用いることによって
解決される。
第１２図はパケットスイッチ６６に対する概要のブロツ
ク図を示している。鎖線７２の左側の構成要素は本質的
には受信ロジックであり、鎖線７２の右側の構成要素は
本質的には送信ロジックである。ブロツク図はＡＵに接
続されるＩＰ１６への並びにＩＰ１６からの制御バス７
４及び７６を示している。制御バス７４及び７６よりも
上の回路はバスＡ上から読み出すとともにバスＡ上へ書
き込むことに関連している。一方、制御バス７４及び７
６よりも下の回路はバスＢに関係している。２つのバス
Ａ及びＢのための回路は同じであって、従ってバスＡに
関連する回路についてだけ詳細に後述する。
ク図を示している。鎖線７２の左側の構成要素は本質的
には受信ロジックであり、鎖線７２の右側の構成要素は
本質的には送信ロジックである。ブロツク図はＡＵに接
続されるＩＰ１６への並びにＩＰ１６からの制御バス７
４及び７６を示している。制御バス７４及び７６よりも
上の回路はバスＡ上から読み出すとともにバスＡ上へ書
き込むことに関連している。一方、制御バス７４及び７
６よりも下の回路はバスＢに関係している。２つのバス
Ａ及びＢのための回路は同じであって、従ってバスＡに
関連する回路についてだけ詳細に後述する。
ＡＵのバスＡの受信側は、バスＡに読み出しタップ６に
よって接続される直列−並列シフトレジスタ７８を含ん
でいる。バスＡ上を通過するすべてのデータは、８ビッ
トの並列データの流れを出力として発生するためにレジ
スタ７８にシフト入力され、この出力は小さなバッファ
８０の入力及び受信ロジック回路９０の入力に接続され
る。ＡＣＦ及びＤＡの復号化に接続されるこの並列デー
タの流れへの変換は、より低速の２ＭHz又はバイトのレ
ートで実行される。小さなバッファ８０は受信ロジック
回路９０において実行されるＡＣＦ及びＤＡの初期復号
化のための時間を供給している。もし受信ロジック回路
９０が、パケットがステーションのために用いられるデ
ータを含むように復号化するならば、小さなバッファ８
０の出力は、より大きな受信バッファ８２に対して入力
することが許可される。バッファ８２において記憶され
るパケット中のデータは、ライン７６上のＩＰからバッ
ファ制御回路８６への制御信号に従って、ライン８４上
のＩＰに送信される。バッファ制御回路８６は、ＩＰか
らのライン７６上の制御信号に従って、バッファ８２か
らライン８４にデータを送り出すことを可能にしてい
る。バッファ制御回路８６はまた、ＰＶ信号によって示
される有効なパケットが受信ロジック回路９０によって
検出される時、バッファ８２へのデータの読み出しを制
御する。バッファ制御回路の残りの機能は、バッファ８
２において記憶されるパケットの計数値を保持すること
である ＡＵの受信側はタップ６からの入力を有するとともに、
ライン２０を介してバスＡからのビット・レート・クロ
ックの入力を有するフレーム同期回路８８を含んでい
る。回路８８はバスＡ上の直列のビットの流れからバス
Ａ上のロジックのためにすべてのタイミング信号を発生
する。スタートの立上げ時に、フレーム同期回路８８
は、すべてのパケットのＡＣＦにおける最初のビットに
よって示されるフレーム同期パターンを見つけるための
サーチ・モードにはいる。４つの連続するフレームに対
して同期化が確立され、正確な同期パターンが読み出さ
れる。一度確立されれば、２つの連続フレームにわたっ
て同期パターンが不正確になるまで同期化が失われたと
認識されない。フレーム同期のためのこの技術は従来よ
く知られている。フレーム同期回路８８は１個のクラス
タにおけるＡＵの数によって分割されることが可能であ
る。
よって接続される直列−並列シフトレジスタ７８を含ん
でいる。バスＡ上を通過するすべてのデータは、８ビッ
トの並列データの流れを出力として発生するためにレジ
スタ７８にシフト入力され、この出力は小さなバッファ
８０の入力及び受信ロジック回路９０の入力に接続され
る。ＡＣＦ及びＤＡの復号化に接続されるこの並列デー
タの流れへの変換は、より低速の２ＭHz又はバイトのレ
ートで実行される。小さなバッファ８０は受信ロジック
回路９０において実行されるＡＣＦ及びＤＡの初期復号
化のための時間を供給している。もし受信ロジック回路
９０が、パケットがステーションのために用いられるデ
ータを含むように復号化するならば、小さなバッファ８
０の出力は、より大きな受信バッファ８２に対して入力
することが許可される。バッファ８２において記憶され
るパケット中のデータは、ライン７６上のＩＰからバッ
ファ制御回路８６への制御信号に従って、ライン８４上
のＩＰに送信される。バッファ制御回路８６は、ＩＰか
らのライン７６上の制御信号に従って、バッファ８２か
らライン８４にデータを送り出すことを可能にしてい
る。バッファ制御回路８６はまた、ＰＶ信号によって示
される有効なパケットが受信ロジック回路９０によって
検出される時、バッファ８２へのデータの読み出しを制
御する。バッファ制御回路の残りの機能は、バッファ８
２において記憶されるパケットの計数値を保持すること
である ＡＵの受信側はタップ６からの入力を有するとともに、
ライン２０を介してバスＡからのビット・レート・クロ
ックの入力を有するフレーム同期回路８８を含んでい
る。回路８８はバスＡ上の直列のビットの流れからバス
Ａ上のロジックのためにすべてのタイミング信号を発生
する。スタートの立上げ時に、フレーム同期回路８８
は、すべてのパケットのＡＣＦにおける最初のビットに
よって示されるフレーム同期パターンを見つけるための
サーチ・モードにはいる。４つの連続するフレームに対
して同期化が確立され、正確な同期パターンが読み出さ
れる。一度確立されれば、２つの連続フレームにわたっ
て同期パターンが不正確になるまで同期化が失われたと
認識されない。フレーム同期のためのこの技術は従来よ
く知られている。フレーム同期回路８８は１個のクラス
タにおけるＡＵの数によって分割されることが可能であ
る。
受信ロジック回路９０は、ＡＣＦ及びＤＡが小さなバッ
ファ８０に記憶されている時を示しているフレーム同期
回路８８からの２１個のタイミング信号に対する入力を
有する。受信ロジック９０はまた、小さなバッファ８０
からの入力を有し、従ってその第１の機能は各パケット
のＡＣＦフィールドとＤＡフィールドを翻訳することで
ある。１個のパケットの有効な出力ＰＶは、ステーショ
ンに対してアドレス割り当てされるビジーパケットのた
めにこの回路９０によってセットされるであろう。ＰＶ
の出力がセットされるとき、データパケットが、受信バ
ッファ８２において記憶されるために、バッファ８０を
通過する。受信ロッジック回路９０がＡＣＦを復号化す
るので、受信ロジック回路９０は、分配された待合せプ
ロトコルＲＥＱ及びＢＵＳＹのための計数ビットをここ
で別々の信号として抽出するであろう。要求ビットがラ
イン９２を通過してバスＢのための分配された待合せロ
ジックに入力される。ビジービットは、空のパケットの
通過を示すために、ライン９３を介してバスＡ上の分配
された待合せロジック回路１０６に入力される。受信バ
ッファ８２において記憶されたデータは適当な期間に定
められた読み出し中にＩＰ１６によって読み出される。
ＩＰの制御のもとでライン７６を介してバッファ制御回
路８６によって複数の周期が発生される。
ファ８０に記憶されている時を示しているフレーム同期
回路８８からの２１個のタイミング信号に対する入力を
有する。受信ロジック９０はまた、小さなバッファ８０
からの入力を有し、従ってその第１の機能は各パケット
のＡＣＦフィールドとＤＡフィールドを翻訳することで
ある。１個のパケットの有効な出力ＰＶは、ステーショ
ンに対してアドレス割り当てされるビジーパケットのた
めにこの回路９０によってセットされるであろう。ＰＶ
の出力がセットされるとき、データパケットが、受信バ
ッファ８２において記憶されるために、バッファ８０を
通過する。受信ロッジック回路９０がＡＣＦを復号化す
るので、受信ロジック回路９０は、分配された待合せプ
ロトコルＲＥＱ及びＢＵＳＹのための計数ビットをここ
で別々の信号として抽出するであろう。要求ビットがラ
イン９２を通過してバスＢのための分配された待合せロ
ジックに入力される。ビジービットは、空のパケットの
通過を示すために、ライン９３を介してバスＡ上の分配
された待合せロジック回路１０６に入力される。受信バ
ッファ８２において記憶されたデータは適当な期間に定
められた読み出し中にＩＰ１６によって読み出される。
ＩＰの制御のもとでライン７６を介してバッファ制御回
路８６によって複数の周期が発生される。
バスＢに対する受信ロジックの動作は本質的にはタップ
８を介して読み出されるデータと同じである。受信ロジ
ック回路９４によって検出される複数の要求信号が、バ
スＡに対する分配された待合せロジックへの連続する入
力のためにライン７６上に出力されるであろう。
８を介して読み出されるデータと同じである。受信ロジ
ック回路９４によって検出される複数の要求信号が、バ
スＡに対する分配された待合せロジックへの連続する入
力のためにライン７６上に出力されるであろう。
パケットスイッチ６６の送信側において、バスＡへのア
クセスのために待機して待合せしているＩＰからのデー
タパケットが、送信バッファ９８において記憶される。
データパケットはＩＰからライン１００を介してバッフ
ァ９８に転送される。ＩＰからの制御バス７４は、ある
１個のパケットがいつ転送され、どの送信バッファ（す
なわちバスＡ又はバスＢのため）に転送されるかを示す
ために、バッファ制御回路１０２への入力である制御信
号をそのバス上に有し、それは記憶される。そのパケッ
トを正確なバスに進めるために、ＩＰが各パケットのデ
ストネーション・アドレスＤＡを調べ、そのアドレスが
バスＡ又はバスＢに沿って到達されるか否かを決定す
る。このことは公知のソフトウェア技術によってＩＰに
おいて実行される。バッファ９８の出力がＰ／Ｓレジス
タ１９４への入力として接続される。データは、パケッ
トがバスＡ上に送信されることが許可される時にバッフ
ァ９８から転送されるであろう。この時は分配された待
合せロジック回路１０６とバッファ制御回路１０２によ
って決定される。レジスタ１０４は、バッファ９８の並
列出力をライン１０上の直列データに変換し、このライ
ン１０上の直列データはオア・ゲート２４を介してバス
Ａ上に接続される。オア・ゲート２４は、バスＡ上です
でにデータである遅延１８からの複数の入力と、ライン
１０上のＡＵからの直列パケットデータを有する。１つ
のビジー制御は、ＡＵが１個のパケットを書き込むとき
この制御ビットをセットするために用いられる制御ビッ
ト書き込み回路１１０によって発生し、要求ビット入力
はバスＢ上の制御ビット書き込み回路によって発生され
る。この要求ビット入力は、１個のパケットが送信のた
めの待合せ状態になるとき逆のバス上で１個の要求の書
き込みを表わす。
クセスのために待機して待合せしているＩＰからのデー
タパケットが、送信バッファ９８において記憶される。
データパケットはＩＰからライン１００を介してバッフ
ァ９８に転送される。ＩＰからの制御バス７４は、ある
１個のパケットがいつ転送され、どの送信バッファ（す
なわちバスＡ又はバスＢのため）に転送されるかを示す
ために、バッファ制御回路１０２への入力である制御信
号をそのバス上に有し、それは記憶される。そのパケッ
トを正確なバスに進めるために、ＩＰが各パケットのデ
ストネーション・アドレスＤＡを調べ、そのアドレスが
バスＡ又はバスＢに沿って到達されるか否かを決定す
る。このことは公知のソフトウェア技術によってＩＰに
おいて実行される。バッファ９８の出力がＰ／Ｓレジス
タ１９４への入力として接続される。データは、パケッ
トがバスＡ上に送信されることが許可される時にバッフ
ァ９８から転送されるであろう。この時は分配された待
合せロジック回路１０６とバッファ制御回路１０２によ
って決定される。レジスタ１０４は、バッファ９８の並
列出力をライン１０上の直列データに変換し、このライ
ン１０上の直列データはオア・ゲート２４を介してバス
Ａ上に接続される。オア・ゲート２４は、バスＡ上です
でにデータである遅延１８からの複数の入力と、ライン
１０上のＡＵからの直列パケットデータを有する。１つ
のビジー制御は、ＡＵが１個のパケットを書き込むとき
この制御ビットをセットするために用いられる制御ビッ
ト書き込み回路１１０によって発生し、要求ビット入力
はバスＢ上の制御ビット書き込み回路によって発生され
る。この要求ビット入力は、１個のパケットが送信のた
めの待合せ状態になるとき逆のバス上で１個の要求の書
き込みを表わす。
このバッファ制御回路１０２は３つの機能を実行する。
１つはライン１００上のＩＰからのデータのバッファ９
８における記憶を制御することである。ここで、バッフ
ァ制御回路は、ライン７４上のＩＰからの制御に従って
バッファ９８にデータを書き込むために信号を発生させ
る。バッファ制御１０２のもう１つの機能はレジスタ１
０４に転送しその結果として生じる伝送のためにバッフ
ァ９８からのデータを読み出すことである。この場合、
バッファ制御回路は、１個のパケットが送信されること
を許可された時間中において、バッファ９８からそのパ
ケットのすべてのバイトを読み出すために、３２個のパ
ルスを発生する。バッファ制御１０２のこの部分は、記
憶されたパケットを送信してもよいとき、分配された待
合せプロトコルに従って決定する分配された待合せロジ
ック回路１０６によって制御されるようになっている。
バッファ制御回路１０２の残りの機能は、ある１個の完
全なパケットがバッファ９８に記憶されるとき分配され
た待合せロジック回路１０６に対して示すパケットの待
合せＰ２１信号を発生することである。
１つはライン１００上のＩＰからのデータのバッファ９
８における記憶を制御することである。ここで、バッフ
ァ制御回路は、ライン７４上のＩＰからの制御に従って
バッファ９８にデータを書き込むために信号を発生させ
る。バッファ制御１０２のもう１つの機能はレジスタ１
０４に転送しその結果として生じる伝送のためにバッフ
ァ９８からのデータを読み出すことである。この場合、
バッファ制御回路は、１個のパケットが送信されること
を許可された時間中において、バッファ９８からそのパ
ケットのすべてのバイトを読み出すために、３２個のパ
ルスを発生する。バッファ制御１０２のこの部分は、記
憶されたパケットを送信してもよいとき、分配された待
合せプロトコルに従って決定する分配された待合せロジ
ック回路１０６によって制御されるようになっている。
バッファ制御回路１０２の残りの機能は、ある１個の完
全なパケットがバッファ９８に記憶されるとき分配され
た待合せロジック回路１０６に対して示すパケットの待
合せＰ２１信号を発生することである。
分配された待合せロジック回路１０６はＡＵ内において
分配された待合せプロトコルを実行する。その回路１０
６はフレーム同期回路８８からのクロック入力を有す
る。受信ロジック回路９０によってバスＡ上で読み出さ
れるビジー・ビット、並びに受信ロジック回路９４によ
ってバスＢ上で読み出される要求ビットはまた、分配さ
れたロジック１０６に入力される。バスＢ上の複数のＡ
ＣＦにおける各要求ビットはカウンタ５４における要求
の計数を増加させる。ビジーは、空のパケットがバスＡ
上を通過するとき、決定するために用いられる。各空の
パケットに対して、要求計数がアイドル状態において減
少され、カウントダウンカウンタ５６におけるカウント
ダウン計数がカウントダウン状態において減少される。
分配された待合せロジック回路１０６に対する残りの入
力は、ある１個のパケットがバッファ９８において記憶
される間セットされるＰＱ信号である。このＰＱ信号は
ロジック回路１０６をカウントダウン状態又はスタンバ
イ状態にさせアクセスを試みさせる。ロジック回路１０
６の出力は、アクセスされる時を決めるためのヒジービ
ットと共にバッファ制御回路１０２によって用いられる
待ち状態指示器である。ロジック回路１０６からのもう
１つの出力は、ビット書き込み回路１１０に接続され
る。ＡＵがＰＱ信号によって初期化されるカウントダウ
ン状態５８になるとき、制御ビット書き込み回路１１０
は、オア・ゲート２４を介してバスＢに入力される要求
信号を発生するであろう。この書き込み回路１１０は要
求がコンテンションなしに書き込まれることを確立して
いる。すなわち、もし、それがもうすでにセットされた
要求をさらに書き込むならば、その要求が次のＡＣＦに
おいて再度書き込まれる。ＡＵがパケットの送信を待っ
ている待ち状態であるとき、制御ビット書き込み回路１
１０はまた、オア・ゲート２４を介してバスＡにビジー
ビットを入力する。
分配された待合せプロトコルを実行する。その回路１０
６はフレーム同期回路８８からのクロック入力を有す
る。受信ロジック回路９０によってバスＡ上で読み出さ
れるビジー・ビット、並びに受信ロジック回路９４によ
ってバスＢ上で読み出される要求ビットはまた、分配さ
れたロジック１０６に入力される。バスＢ上の複数のＡ
ＣＦにおける各要求ビットはカウンタ５４における要求
の計数を増加させる。ビジーは、空のパケットがバスＡ
上を通過するとき、決定するために用いられる。各空の
パケットに対して、要求計数がアイドル状態において減
少され、カウントダウンカウンタ５６におけるカウント
ダウン計数がカウントダウン状態において減少される。
分配された待合せロジック回路１０６に対する残りの入
力は、ある１個のパケットがバッファ９８において記憶
される間セットされるＰＱ信号である。このＰＱ信号は
ロジック回路１０６をカウントダウン状態又はスタンバ
イ状態にさせアクセスを試みさせる。ロジック回路１０
６の出力は、アクセスされる時を決めるためのヒジービ
ットと共にバッファ制御回路１０２によって用いられる
待ち状態指示器である。ロジック回路１０６からのもう
１つの出力は、ビット書き込み回路１１０に接続され
る。ＡＵがＰＱ信号によって初期化されるカウントダウ
ン状態５８になるとき、制御ビット書き込み回路１１０
は、オア・ゲート２４を介してバスＢに入力される要求
信号を発生するであろう。この書き込み回路１１０は要
求がコンテンションなしに書き込まれることを確立して
いる。すなわち、もし、それがもうすでにセットされた
要求をさらに書き込むならば、その要求が次のＡＣＦに
おいて再度書き込まれる。ＡＵがパケットの送信を待っ
ている待ち状態であるとき、制御ビット書き込み回路１
１０はまた、オア・ゲート２４を介してバスＡにビジー
ビットを入力する。
バスＢのための送信ロジックは、バスＡのための送信ロ
ジックと同じであり、従ってその動作を記述する必要は
ない。
ジックと同じであり、従ってその動作を記述する必要は
ない。
第１３図は、第１２図において示されているバスＡのた
めの送信ロジックのより詳細な部分を示している。この
図から送信バッファ９８がシリアルなんばーＭＫ４５０
１Ｎ１２のＦＩＦＯを備えていることがわかるであろ
う。バッファ制御１０２はＦＩＦＯ管理回路１１２、記
憶ロジック回路１１４及び送信ロジック回路１１６を含
んでいる。いつある完全なパケットが送信のためにバッ
ファに記憶されたかを示すために、ＦＩＦＯ管理回路１
１２はその出力の１つにおいてＰＱ信号を発生する。回
路１１２はまた、バッファ９８への転送が開始されても
よいことを示すために、制御バス７４を介してＩＰに出
力される準備完了信号ＲＤＹを発生する。ある１個のパ
ケットの第１バイトがバッファに記憶されるとすぐにＥ
Ｆ信号がハイになるのでバッファ９８がそこにおいてバ
イトがないことを示すバッファ９８からのＥＦフラグか
らＰＱ信号を直接得ることができない。
めの送信ロジックのより詳細な部分を示している。この
図から送信バッファ９８がシリアルなんばーＭＫ４５０
１Ｎ１２のＦＩＦＯを備えていることがわかるであろ
う。バッファ制御１０２はＦＩＦＯ管理回路１１２、記
憶ロジック回路１１４及び送信ロジック回路１１６を含
んでいる。いつある完全なパケットが送信のためにバッ
ファに記憶されたかを示すために、ＦＩＦＯ管理回路１
１２はその出力の１つにおいてＰＱ信号を発生する。回
路１１２はまた、バッファ９８への転送が開始されても
よいことを示すために、制御バス７４を介してＩＰに出
力される準備完了信号ＲＤＹを発生する。ある１個のパ
ケットの第１バイトがバッファに記憶されるとすぐにＥ
Ｆ信号がハイになるのでバッファ９８がそこにおいてバ
イトがないことを示すバッファ９８からのＥＦフラグか
らＰＱ信号を直接得ることができない。
満杯のパケットがバッファ９８に記憶されるまで、その
送信機能を開始することができない。満杯のパケット４
がＦＩＦＯに記憶されるときを示すことは、ＦＩＦＯ管
理回路１１２の機能である。第１４図はＦＩＦＯ管理回
路１１２のための簡単な回路の実現を図示している。こ
の回路の本質的な部分はアップ／ダウンカウンタ１２２
である。このカウンタ１２２はＦＩＦＯにおける満杯の
パケットの正確な数を記録している。カウンタ出力にお
けるＯＰゲート１２６がパケット待合せＰＱ信号を発生
するために、そのカウンタ出力を用いていた。もし計数
がゼロであるならば、ＰＱ＝０であり、待合せしている
パケットがないことを示している。もし計数がゼロより
も大きい任意の値であるならばＰＱ出力は１になり、こ
れは少なくとも１個のパケットが待合せしていることを
示している。計数における値は２つの入力によって置換
される。１つは送信ロジック１１６によって発生される
パケットで送信されたＰＴＸ信号である。この信号はあ
る１個のパケットがバスＡ上に送られる毎にパルス出力
となる。ＰＴＸがパルス出力となるときは常に、カウン
タ１２２が減少される。他の信号は、１回のパケットの
転送の終わりを示すためにＩＰによって送られるパケッ
トエンドＰＥＮＤ信号である。この信号がセットされる
毎に、カウンタ１２２が減少される。
送信機能を開始することができない。満杯のパケット４
がＦＩＦＯに記憶されるときを示すことは、ＦＩＦＯ管
理回路１１２の機能である。第１４図はＦＩＦＯ管理回
路１１２のための簡単な回路の実現を図示している。こ
の回路の本質的な部分はアップ／ダウンカウンタ１２２
である。このカウンタ１２２はＦＩＦＯにおける満杯の
パケットの正確な数を記録している。カウンタ出力にお
けるＯＰゲート１２６がパケット待合せＰＱ信号を発生
するために、そのカウンタ出力を用いていた。もし計数
がゼロであるならば、ＰＱ＝０であり、待合せしている
パケットがないことを示している。もし計数がゼロより
も大きい任意の値であるならばＰＱ出力は１になり、こ
れは少なくとも１個のパケットが待合せしていることを
示している。計数における値は２つの入力によって置換
される。１つは送信ロジック１１６によって発生される
パケットで送信されたＰＴＸ信号である。この信号はあ
る１個のパケットがバスＡ上に送られる毎にパルス出力
となる。ＰＴＸがパルス出力となるときは常に、カウン
タ１２２が減少される。他の信号は、１回のパケットの
転送の終わりを示すためにＩＰによって送られるパケッ
トエンドＰＥＮＤ信号である。この信号がセットされる
毎に、カウンタ１２２が減少される。
カウンタ１２２は、８によって除算されたビットクロッ
クレートであるバイトレートでクロック同期する。従っ
て正確なカウンタの動作のために、２つの入力ＰＴＸ及
びＰＥＮＤがバイトクロックと同期するのにちがいな
い。すなわち、それはただ１個のクロック周期のために
高くなり、特にクロックのただ１つの立上りエッジにお
いて高くなるにちがいない。ＰＴＸはもうすでに同期し
ており、従ってＰＴＸをカウンタ１２２に直接入力して
もよい。ＩＰからのＰＥＮＤは一般にバイトレートクロ
ックと同期しないであろう。ＰＥＮＤ信号はＤタイプフ
リップフロップ１１８及び１２０の使用によって同期化
される。フリップフロップ１１８は永久的にハイである
Ｓ入力とＱ入力を有する。ＰＥＮＤはフリップフロップ
のクロック入力に入力する。ＰＥＮＤがセットされたと
き、フリップフロップのＱ出力はセットされる。フリッ
プフロップ１１８のＱ出力はフリップフロップ１２０の
Ｑ入力と接続される。フリップフロップ１２０は同期化
され、それがバイトレートにクロック同期し、従ってフ
リップフロップ１２０のＱ出力はある１個の同期化され
たＰＥＮＤパルスである。ＩＰからのＰＥＮＤが再び送
られるまで別の同期化されるＰＥＮＤパルスが発生され
ることを防止するためにフリップフロップ１１８のＱ出
力をクリアするために、フリップフロップ１２０のＱ出
力がフリップフロップ１１８の入力であるリセットＲに
帰還される。
クレートであるバイトレートでクロック同期する。従っ
て正確なカウンタの動作のために、２つの入力ＰＴＸ及
びＰＥＮＤがバイトクロックと同期するのにちがいな
い。すなわち、それはただ１個のクロック周期のために
高くなり、特にクロックのただ１つの立上りエッジにお
いて高くなるにちがいない。ＰＴＸはもうすでに同期し
ており、従ってＰＴＸをカウンタ１２２に直接入力して
もよい。ＩＰからのＰＥＮＤは一般にバイトレートクロ
ックと同期しないであろう。ＰＥＮＤ信号はＤタイプフ
リップフロップ１１８及び１２０の使用によって同期化
される。フリップフロップ１１８は永久的にハイである
Ｓ入力とＱ入力を有する。ＰＥＮＤはフリップフロップ
のクロック入力に入力する。ＰＥＮＤがセットされたと
き、フリップフロップのＱ出力はセットされる。フリッ
プフロップ１１８のＱ出力はフリップフロップ１２０の
Ｑ入力と接続される。フリップフロップ１２０は同期化
され、それがバイトレートにクロック同期し、従ってフ
リップフロップ１２０のＱ出力はある１個の同期化され
たＰＥＮＤパルスである。ＩＰからのＰＥＮＤが再び送
られるまで別の同期化されるＰＥＮＤパルスが発生され
ることを防止するためにフリップフロップ１１８のＱ出
力をクリアするために、フリップフロップ１２０のＱ出
力がフリップフロップ１１８の入力であるリセットＲに
帰還される。
同期化されたＰＥＮＤ及びＰＴＸは、カウンタ１２２に
計数させることを可能にするために排他的ＯＰゲート１
２４に入力される。カウンタ１２２のアップ／ダウン制
御入力がフリップフロップ１２０のＱ出力から入力され
計数の方向を制御する。
計数させることを可能にするために排他的ＯＰゲート１
２４に入力される。カウンタ１２２のアップ／ダウン制
御入力がフリップフロップ１２０のＱ出力から入力され
計数の方向を制御する。
準備完了信号ＲＤＹ、すなわちＦＩＦＯの準備完了は回
路１１２からもう１つの信号出力であり、これはＦＩＦ
Ｏがパケットを受信することができることを示してい
る。準備完了信号を、ＦＩＦＯの満杯フラグでありバッ
ファ９８の出力であるＦＦから直接得てもよい。
路１１２からもう１つの信号出力であり、これはＦＩＦ
Ｏがパケットを受信することができることを示してい
る。準備完了信号を、ＦＩＦＯの満杯フラグでありバッ
ファ９８の出力であるＦＦから直接得てもよい。
記憶ロジック１１４の原理的機能は、ＩＰからバッファ
９８へのデータの書き込みを正確に同期化させるため
に、バッファ９８にＷ信号を発生することである。記憶
ロジック１１４はクロック入力ストローブＳＴＲＯＢＥ
とＩＰからのイネーブル信号を有する。従って、記憶ロ
ジック回路１１４は、ＩＰからのストローブＳＴＲＯＢ
Ｅ信号及びＥＮ信号をゲートするためのアンド・げーと
（図示せず）を備えている。第１５図は、ＩＰからのス
トローブ信号の典型的な波形１２８を図示しており、波
形１３０はバッファ９８に有効なデータを読み出すこと
ができる窓を示している。
９８へのデータの書き込みを正確に同期化させるため
に、バッファ９８にＷ信号を発生することである。記憶
ロジック１１４はクロック入力ストローブＳＴＲＯＢＥ
とＩＰからのイネーブル信号を有する。従って、記憶ロ
ジック回路１１４は、ＩＰからのストローブＳＴＲＯＢ
Ｅ信号及びＥＮ信号をゲートするためのアンド・げーと
（図示せず）を備えている。第１５図は、ＩＰからのス
トローブ信号の典型的な波形１２８を図示しており、波
形１３０はバッファ９８に有効なデータを読み出すこと
ができる窓を示している。
送信ロジック１１６の第１の機能は適当なときバッファ
９８から並列−直列レジスタ１０４にデータを読み出す
ためにバッファ９８の読み出しＲ入力に印加される複数
の信号を発生することである。このことはロー信号がＲ
入力に印加されるとき実行される。
９８から並列−直列レジスタ１０４にデータを読み出す
ためにバッファ９８の読み出しＲ入力に印加される複数
の信号を発生することである。このことはロー信号がＲ
入力に印加されるとき実行される。
第１６図はバッファ９８のＲ入力に印加される典型的な
入力波形１３２を示している。入力波形１３２は２５０
nsecである低い周期である矩形波を備えている。バッフ
ァデータの特性のために、有効な出力データを読み出す
ことができる前に役１２０nsの遅延が生じる。従って、
クロックの立上りエッジの前に約１３０nsecの間有効な
データがセットアップされ、立上りエッジ後の約５nsec
の間保持される。
入力波形１３２を示している。入力波形１３２は２５０
nsecである低い周期である矩形波を備えている。バッフ
ァデータの特性のために、有効な出力データを読み出す
ことができる前に役１２０nsの遅延が生じる。従って、
クロックの立上りエッジの前に約１３０nsecの間有効な
データがセットアップされ、立上りエッジ後の約５nsec
の間保持される。
そのパケットを形成する際のＩＰはそのＡＣＦバイトを
３ビットずつ予めシフトする。ＡＤがバスへのアクセス
するためのその権利を決定することができる前に、ＡＣ
Ｆにおいて３ビットの回数だけがかかるので、このこと
が必要である。そのような予め行うシフトは、タイプ・
サブフィールドにおける複数ビットが正確な位置に書き
込まれることを確立している。
３ビットずつ予めシフトする。ＡＤがバスへのアクセス
するためのその権利を決定することができる前に、ＡＣ
Ｆにおいて３ビットの回数だけがかかるので、このこと
が必要である。そのような予め行うシフトは、タイプ・
サブフィールドにおける複数ビットが正確な位置に書き
込まれることを確立している。
送信ロジック１１６はまたレジスタ１０４に入力される
パケット空信号ＰＥを発生する。ＰＥ信号は通常ハイで
あって、待ち状態６０にあり、パケットの各連続するバ
イトの最後のビット位置がバッファ９８から読み出さ
れ、ある空のパケットが検出されるときのみＰＥ信号が
ローになる。第１７図はＰＥ信号を発生するための簡単
な回路を示している。この回路はＡＵがアクセスのため
に待機する待ち状態にあるときラインＡ上における空の
パケットを示すＭＴ信号を発生させるナンド・ゲート１
３６を備えている。従ってナンド・ゲート１３６への入
力は、ビジービットがバスＡ上を通過するときパルスが
出力されるビット２であり、これは読み出しタップ６を
介してラインＡからの反転入力及び待ち状態信号であ
る。ＭＴ信号はＳＲフリップフロップ１３８のＳ入力に
接続され、そのＲ入力は最後のバイトすなわち転送され
るべきパケットのバイト３１によってリセットされる。
フリップフロップ３８のＱ出力はアクセス状態６２を示
し、そのＱ出力はナンド・ゲート１４０の１つの入力に
接続される。ゲート１４０の他の入力はビット７であ
り、レジスタ１０４を確立するための各バイトの最後の
ビットが前のバイトの終わりにおいて次のバイトととも
にロードされる。ゲート１４０の出力はアンド・ゲート
１４２の入力に接続され、その他の入力はゲート１３６
からのＭＴ信号である。ゲート１４２の出力はＰＥ信号
である。パケット送信のスタート時にＭＴ信号が現れ、
ビット７の間に３１回及びパケットの最後までに各バイ
トの最後のビットが現れた後、ナンド・ゲート１４０の
出力が現れる。このことは最後を除いたパケットにおい
て、もし１個のパケットが送信されるならばすべてのバ
イトに対して適用する。
パケット空信号ＰＥを発生する。ＰＥ信号は通常ハイで
あって、待ち状態６０にあり、パケットの各連続するバ
イトの最後のビット位置がバッファ９８から読み出さ
れ、ある空のパケットが検出されるときのみＰＥ信号が
ローになる。第１７図はＰＥ信号を発生するための簡単
な回路を示している。この回路はＡＵがアクセスのため
に待機する待ち状態にあるときラインＡ上における空の
パケットを示すＭＴ信号を発生させるナンド・ゲート１
３６を備えている。従ってナンド・ゲート１３６への入
力は、ビジービットがバスＡ上を通過するときパルスが
出力されるビット２であり、これは読み出しタップ６を
介してラインＡからの反転入力及び待ち状態信号であ
る。ＭＴ信号はＳＲフリップフロップ１３８のＳ入力に
接続され、そのＲ入力は最後のバイトすなわち転送され
るべきパケットのバイト３１によってリセットされる。
フリップフロップ３８のＱ出力はアクセス状態６２を示
し、そのＱ出力はナンド・ゲート１４０の１つの入力に
接続される。ゲート１４０の他の入力はビット７であ
り、レジスタ１０４を確立するための各バイトの最後の
ビットが前のバイトの終わりにおいて次のバイトととも
にロードされる。ゲート１４０の出力はアンド・ゲート
１４２の入力に接続され、その他の入力はゲート１３６
からのＭＴ信号である。ゲート１４２の出力はＰＥ信号
である。パケット送信のスタート時にＭＴ信号が現れ、
ビット７の間に３１回及びパケットの最後までに各バイ
トの最後のビットが現れた後、ナンド・ゲート１４０の
出力が現れる。このことは最後を除いたパケットにおい
て、もし１個のパケットが送信されるならばすべてのバ
イトに対して適用する。
送信ロジック回路１１６はまたバッファ９８のＲ入力に
印加される読み出し信号Ｒ信号を発生する。待ち信号が
分配された待合せロジック１０６によって発生されると
すぐに、Ｒ信号がローになるであろう。空のパケットの
第１のバイトのスタート時にたとえ待ち信号がハイにな
ったとしても、これはデータがアクセスされることを確
立している。Ｒ信号は、バッファ９８からのデータをレ
ジスタ１０４に読み出すために一連のローレベルのパル
スを発生されるであろう。Ｒ信号における第１のローレ
ベルのパルスは、１個の空のパケットが見つけられるま
でローレベルに保持されている。そのとき、Ｒ信号は４
番目のビット周期の始まりにハイに戻るであろう。この
とき、第２番目のバイトを読み出すためにビット5,6,7
及び８にわたってＲ信号はローレベルになる。そのよう
な３１個のパルスがバイト１ないし３１（しかしバイト
３２ではない）の間に発生されるであろう。フリップフ
ロップ１３８のＱ出力上のＴＸ出力は、バイトの第２番
目の半分のビット値と関連して用いることができる。第
１８図は必要とされるＲパルスを発生するためのこの技
術を図示している。この回路はＴＸ信号、待ち信号及び
バスＡ上を通過する各バイトの時間のビット０に接続さ
れるその入力を有する３入力ナンド・ゲート１４４を含
んでいる。この回路はまた、２入力ナンド・ゲート１４
６を含み、その１つの入力はＴＸ信号と、各パケットの
ビット３がバスＡ上を通過する時間である。ゲート１４
４と１４６からの出力はフリップフロップ１４８のＳ入
力とＲ入力に接続される。さらに回路は２入力ナンド・
ゲート１５０を含み、この２入力ナンド・ゲート１５０
は、各バイトにおけるビット時間のビット4,5,6及び７
とともにＴＸ信号からの１入力を有する。フリップフロ
ップ１４８のＱ出力はアンド・ゲート１５２の１入力で
あり、その他の入力はゲート１５０の出力に接続され
る。ゲート１５２の出力は必要とされるＲ信号である。
フリップフロップ１４８を通過する信号の部分は第１番
目のバイトを送信するための第１のローレベルのパルス
を発生し、一方ゲート１５０の出力はパケットの残りの
バイトのために３１個の連続するパルスを発生する。
印加される読み出し信号Ｒ信号を発生する。待ち信号が
分配された待合せロジック１０６によって発生されると
すぐに、Ｒ信号がローになるであろう。空のパケットの
第１のバイトのスタート時にたとえ待ち信号がハイにな
ったとしても、これはデータがアクセスされることを確
立している。Ｒ信号は、バッファ９８からのデータをレ
ジスタ１０４に読み出すために一連のローレベルのパル
スを発生されるであろう。Ｒ信号における第１のローレ
ベルのパルスは、１個の空のパケットが見つけられるま
でローレベルに保持されている。そのとき、Ｒ信号は４
番目のビット周期の始まりにハイに戻るであろう。この
とき、第２番目のバイトを読み出すためにビット5,6,7
及び８にわたってＲ信号はローレベルになる。そのよう
な３１個のパルスがバイト１ないし３１（しかしバイト
３２ではない）の間に発生されるであろう。フリップフ
ロップ１３８のＱ出力上のＴＸ出力は、バイトの第２番
目の半分のビット値と関連して用いることができる。第
１８図は必要とされるＲパルスを発生するためのこの技
術を図示している。この回路はＴＸ信号、待ち信号及び
バスＡ上を通過する各バイトの時間のビット０に接続さ
れるその入力を有する３入力ナンド・ゲート１４４を含
んでいる。この回路はまた、２入力ナンド・ゲート１４
６を含み、その１つの入力はＴＸ信号と、各パケットの
ビット３がバスＡ上を通過する時間である。ゲート１４
４と１４６からの出力はフリップフロップ１４８のＳ入
力とＲ入力に接続される。さらに回路は２入力ナンド・
ゲート１５０を含み、この２入力ナンド・ゲート１５０
は、各バイトにおけるビット時間のビット4,5,6及び７
とともにＴＸ信号からの１入力を有する。フリップフロ
ップ１４８のＱ出力はアンド・ゲート１５２の１入力で
あり、その他の入力はゲート１５０の出力に接続され
る。ゲート１５２の出力は必要とされるＲ信号である。
フリップフロップ１４８を通過する信号の部分は第１番
目のバイトを送信するための第１のローレベルのパルス
を発生し、一方ゲート１５０の出力はパケットの残りの
バイトのために３１個の連続するパルスを発生する。
送信ロジック１１６はまた、パケット送信の同期化のた
めのＰＴＸ信号を発生する。ＰＴＸ信号は、バッファ９
８からレジスタ１０４に書き込まれるパケットの第２番
目のバイトの立上りエッジ時にセットされる同期信号で
ある。それは、ＴＸ信号及びバイト０に接続されるその
入力を有するアンド・ゲート（図示せず）の出力で簡単
に作成されることが可能である。
めのＰＴＸ信号を発生する。ＰＴＸ信号は、バッファ９
８からレジスタ１０４に書き込まれるパケットの第２番
目のバイトの立上りエッジ時にセットされる同期信号で
ある。それは、ＴＸ信号及びバイト０に接続されるその
入力を有するアンド・ゲート（図示せず）の出力で簡単
に作成されることが可能である。
第１９図は分配された待合せロジック回路１０６を設け
るための１つの回路を示している。前述のように回路１
０６は要求カウンタ５４とカウントダウンカウンタ５６
を含んでいる。一般的に言えば、バスＡ上に送信するた
めの要求ビットカウンタは、バスＢ上のアクセス装置に
よって受信される要求ビットの数のトラックを保持す
る。アクセス装置がアイドル状態５２にあるとき、要求
ビットカウンタは、バスＢ上に受信される各要求ビット
に対して、またバスＡ上を通過する各空のパケットに対
して計数を増加させる。カウンタ５４のための制御はイ
ネーブル入力ＣＥＴ及びＵ／Ｄ入力によって行なわれ
る。ＣＥＴがローであるときカウンタ５４は次のクロッ
クのエッジを計数することができる。もしＵ／Ｄがハイ
であるならばそれがカウントアップし、もしＵ／Ｄがロ
ーであるならばカウントダウンする。パラレル・イネー
ブル入力ＰＥはアクセス装置が送信のためのパケットを
有しているとき、すなわちＰＱ信号が最初にハイになる
とき、生じるカウントダウンカウンタ５６にその計数を
それが転送した後、その計数をクリアするために用いら
れる。
るための１つの回路を示している。前述のように回路１
０６は要求カウンタ５４とカウントダウンカウンタ５６
を含んでいる。一般的に言えば、バスＡ上に送信するた
めの要求ビットカウンタは、バスＢ上のアクセス装置に
よって受信される要求ビットの数のトラックを保持す
る。アクセス装置がアイドル状態５２にあるとき、要求
ビットカウンタは、バスＢ上に受信される各要求ビット
に対して、またバスＡ上を通過する各空のパケットに対
して計数を増加させる。カウンタ５４のための制御はイ
ネーブル入力ＣＥＴ及びＵ／Ｄ入力によって行なわれ
る。ＣＥＴがローであるときカウンタ５４は次のクロッ
クのエッジを計数することができる。もしＵ／Ｄがハイ
であるならばそれがカウントアップし、もしＵ／Ｄがロ
ーであるならばカウントダウンする。パラレル・イネー
ブル入力ＰＥはアクセス装置が送信のためのパケットを
有しているとき、すなわちＰＱ信号が最初にハイになる
とき、生じるカウントダウンカウンタ５６にその計数を
それが転送した後、その計数をクリアするために用いら
れる。
カウントダウンカウンタ５６は上述のようにカウンタ５
４からロードされる。空のパケットがバスＡ上を通過
し、ＡＵが送信のためのパケットを有するとき、このカ
ウンタはいつもカウントダウンしているが、そのＣＥＴ
入力上においてローレベルとなることによってのみ減少
される。ロジック回路９０から入力されるＭＴ信号はい
つ空のパケットが通過したかを示すために用いられる。
もちろん、続いてカウンタへのすべての入力信号が、カ
ウンタへのライン１５６上の２ＭHzクロック信号と同期
するであろう。２ＭHzクロックはバス上のクロック信号
を８によって除算することによって得られる。その回路
はＤタイプフリップフロップ１５８を含み、そのＤ入力
はナンド・ゲート１５７の配列に接続される。このフリ
ップフロップのＳ出力はアイドル状態５２、すなわちＳ
出力がローであってＡＵがアイドル状態にあることを示
している。すべての他の状態において出力はハイであ
る。
４からロードされる。空のパケットがバスＡ上を通過
し、ＡＵが送信のためのパケットを有するとき、このカ
ウンタはいつもカウントダウンしているが、そのＣＥＴ
入力上においてローレベルとなることによってのみ減少
される。ロジック回路９０から入力されるＭＴ信号はい
つ空のパケットが通過したかを示すために用いられる。
もちろん、続いてカウンタへのすべての入力信号が、カ
ウンタへのライン１５６上の２ＭHzクロック信号と同期
するであろう。２ＭHzクロックはバス上のクロック信号
を８によって除算することによって得られる。その回路
はＤタイプフリップフロップ１５８を含み、そのＤ入力
はナンド・ゲート１５７の配列に接続される。このフリ
ップフロップのＳ出力はアイドル状態５２、すなわちＳ
出力がローであってＡＵがアイドル状態にあることを示
している。すべての他の状態において出力はハイであ
る。
配列１５７は、カウンタの機能とフリップフロップ１５
８の状態を決めるためにそれへの種々の複数の入力を復
号化する。配列１５７への外部入力は、 (a)送信ロジック１１６からのＰＱ信号、及び (b)制御ビット読み出し回路１０８からの要求信号 である。配列１５７への他の入力は回路１０６において
内部的に発生され、次のようにセットされる。
８の状態を決めるためにそれへの種々の複数の入力を復
号化する。配列１５７への外部入力は、 (a)送信ロジック１１６からのＰＱ信号、及び (b)制御ビット読み出し回路１０８からの要求信号 である。配列１５７への他の入力は回路１０６において
内部的に発生され、次のようにセットされる。
要求カウンタ５４＝０のときＲＣＺ＝０、 カウントダウンカウンタ５６＝０のときＣＤＺ＝０、及
び 要求カウンタが最大であるとき、ＲＣＯＦ＝１となり、
要求カウンタ５４がオーバーフローにセットされる。
び 要求カウンタが最大であるとき、ＲＣＯＦ＝１となり、
要求カウンタ５４がオーバーフローにセットされる。
外部入力はまた、次の通りセットされる。
受信された各要求ビットに対するワード当たりの１バイ
トに対してＲＥＱ＝１、 バスＡ上を通過する各空のパケットに対してＭＴ＝１、 満杯のパケットが存在している間、ＰＱ＝１。
トに対してＲＥＱ＝１、 バスＡ上を通過する各空のパケットに対してＭＴ＝１、 満杯のパケットが存在している間、ＰＱ＝１。
出力は次のようにセットされる。
ＲＣＵ＝１、要求カウンタ５４を増加させる、 ＲＣＥ＝１、要求カウンタがイネーブル時、 ＤＥＤ＝１、カウントダウンカウンタ５６を減少させ
る、 ＰＬ＝１、カウントダウンカウンタ５６を並列にロード
する、 ＭＲ＝１、要求カウンタ５４を同期してマスターリセッ
トする、 並びに、 ＷＡＩＴ＝１、待ち状態の指示器。
る、 ＰＬ＝１、カウントダウンカウンタ５６を並列にロード
する、 ＭＲ＝１、要求カウンタ５４を同期してマスターリセッ
トする、 並びに、 ＷＡＩＴ＝１、待ち状態の指示器。
カウンタ５４及び５６からのいくつかの出力がゲートア
レイ１５７に帰還されることが述べられるであろう。特
に、ＲＣＺ信号は要求カウンタ５４がゼロに等しくなる
ことを示している。この入力は、空のパケットがバスＡ
上を通過するとき要求カウンタ５４の別の減少を防ぐた
めに用いられる。カウンタがその最大値に到達したオー
バーフローになる別の増加を防ぐとき、ＲＣＯＦ信号が
カウンタ５４のオーバーフローを示す。セットされるフ
リップフロップ１５８のＳ出力とともにＣＤＺ信号は待
ち状態を示している。このことはすべての要求信号がカ
ウント・アウトしていることを示しており、従ってもし
１個のパケットがアクセスのために待機しているなら
ば、それを次のフリーパケットに送信することができ
る。他の言葉で言えば、ＣＤＺ信号はアクセス状態６２
を示している。
レイ１５７に帰還されることが述べられるであろう。特
に、ＲＣＺ信号は要求カウンタ５４がゼロに等しくなる
ことを示している。この入力は、空のパケットがバスＡ
上を通過するとき要求カウンタ５４の別の減少を防ぐた
めに用いられる。カウンタがその最大値に到達したオー
バーフローになる別の増加を防ぐとき、ＲＣＯＦ信号が
カウンタ５４のオーバーフローを示す。セットされるフ
リップフロップ１５８のＳ出力とともにＣＤＺ信号は待
ち状態を示している。このことはすべての要求信号がカ
ウント・アウトしていることを示しており、従ってもし
１個のパケットがアクセスのために待機しているなら
ば、それを次のフリーパケットに送信することができ
る。他の言葉で言えば、ＣＤＺ信号はアクセス状態６２
を示している。
配列１５７の機能は、分配された待合せアルゴニズムを
備えるために、要求カウンタ５４、カウントダウンカウ
ンタ５６及びフリップフロップ１５８の動作を制御する
ことである。このアレイが発生する出力は、一般にロジ
ックの内部制御のためにすべて用いられ、待ち状態の指
示器であるただ１つの出力が外部的に用いられる。配列
のＲＣＵ出力は要求カウンタがカウントアップするか又
はカウントダウンするかを制御するために用いられ、要
求カウンタ５４のアップ／ダウン入力への入力である。
この入力は要求ビット入力から直接得られる。もし要求
ＲＥＱがセットされれば、ラインカウンタが増加し、も
しそうでなければカウンタが減少する。カウンタを供給
することの両方が要求カウンタイネーブル信号ＲＣＥに
よってイネーブルにされる。ある要求ＲＥＱが受信さ
れ、アイドル状態の間、空のパケットが受信された時、
要求カウンタはイネーブルにされるが、もし両方共生じ
るならばそうにはならない。もし両方が同時に生じるな
らば、計数は置換されない。カウンタ５４はまた、その
最大値又は最小値を超えて計数するためにイネーブルに
されないであろう。セット時のＤＣＤ信号がカウントダ
ウンカウンタ５６を１ずつ減少させる。カウントダウン
状態において、空のパケットが通過し計数がすでにゼロ
でないときのみ、この信号がセットされる。新しいパケ
ットがＡＵにおける第１の待合せ位置に動くときと同じ
ときに、もし要求カウンタＭＲがそれぞれ生じるなら
ば、パラレルロード・カウントダウンカウンタＰＬとマ
スタがリセットする。ＭＲはカウンタ５４からの要求Ｒ
ＥＱ計数をクリアし、ＰＬはその計数をカウントダウン
・カウント５６に対してロードする。ＡＵがアイドル状
態にありＰＱ信号がセットされているとき、これらの信
号が現れることが可能である。すなわち、アイドル状態
においてＰＱが現れているときに要求ＲＥＱがロードさ
れる。カウント５６の計数がゼロであるとき、待ち状態
の指示器はカウントダウン状態において現れる。
備えるために、要求カウンタ５４、カウントダウンカウ
ンタ５６及びフリップフロップ１５８の動作を制御する
ことである。このアレイが発生する出力は、一般にロジ
ックの内部制御のためにすべて用いられ、待ち状態の指
示器であるただ１つの出力が外部的に用いられる。配列
のＲＣＵ出力は要求カウンタがカウントアップするか又
はカウントダウンするかを制御するために用いられ、要
求カウンタ５４のアップ／ダウン入力への入力である。
この入力は要求ビット入力から直接得られる。もし要求
ＲＥＱがセットされれば、ラインカウンタが増加し、も
しそうでなければカウンタが減少する。カウンタを供給
することの両方が要求カウンタイネーブル信号ＲＣＥに
よってイネーブルにされる。ある要求ＲＥＱが受信さ
れ、アイドル状態の間、空のパケットが受信された時、
要求カウンタはイネーブルにされるが、もし両方共生じ
るならばそうにはならない。もし両方が同時に生じるな
らば、計数は置換されない。カウンタ５４はまた、その
最大値又は最小値を超えて計数するためにイネーブルに
されないであろう。セット時のＤＣＤ信号がカウントダ
ウンカウンタ５６を１ずつ減少させる。カウントダウン
状態において、空のパケットが通過し計数がすでにゼロ
でないときのみ、この信号がセットされる。新しいパケ
ットがＡＵにおける第１の待合せ位置に動くときと同じ
ときに、もし要求カウンタＭＲがそれぞれ生じるなら
ば、パラレルロード・カウントダウンカウンタＰＬとマ
スタがリセットする。ＭＲはカウンタ５４からの要求Ｒ
ＥＱ計数をクリアし、ＰＬはその計数をカウントダウン
・カウント５６に対してロードする。ＡＵがアイドル状
態にありＰＱ信号がセットされているとき、これらの信
号が現れることが可能である。すなわち、アイドル状態
においてＰＱが現れているときに要求ＲＥＱがロードさ
れる。カウント５６の計数がゼロであるとき、待ち状態
の指示器はカウントダウン状態において現れる。
第１９図はまた、ＡＵがバスＡ上に送信するために記憶
される１個のパケットを有しているとき、バスＢのため
の要求信号を発生するために制御ビット書き込み回路１
１０への入力を示している。
される１個のパケットを有しているとき、バスＢのため
の要求信号を発生するために制御ビット書き込み回路１
１０への入力を示している。
第２０図Ａ及びＢは標準化された集積回路を用いて分配
された待合せロジック１０６のための回路の実現を示し
ている。この回路を詳細に記述する必要はない。しかし
ながら、ＩＣ１６０及び１６２はカウント５４を実現す
るために用いられ、ＩＣ１６８はフリップフロップ１５
８である。ＩＣ１７０はバスＡからのＭＴ信号とバスＢ
からの要求ＲＥＱ信号のための入力ラッチとして用いら
える。残りのＩＣはゲートアレイ１５７を備えるために
用いられる。この回路の第２０図は複数の構成要素の正
しい初期化のためにリセットパルスを発生するためのト
リガー回路１７２を示している。
された待合せロジック１０６のための回路の実現を示し
ている。この回路を詳細に記述する必要はない。しかし
ながら、ＩＣ１６０及び１６２はカウント５４を実現す
るために用いられ、ＩＣ１６８はフリップフロップ１５
８である。ＩＣ１７０はバスＡからのＭＴ信号とバスＢ
からの要求ＲＥＱ信号のための入力ラッチとして用いら
える。残りのＩＣはゲートアレイ１５７を備えるために
用いられる。この回路の第２０図は複数の構成要素の正
しい初期化のためにリセットパルスを発生するためのト
リガー回路１７２を示している。
第２１図Ａ及びＢは、バスＡのためのＡＵの送信側の残
りを除いた標準ＩＣを用いた回路の実現を図示してい
る。この回路の実現を詳細に記述する必要なない。
りを除いた標準ＩＣを用いた回路の実現を図示してい
る。この回路の実現を詳細に記述する必要なない。
第２２図はバスＡからのデータを読み出すためのＡＵの
受信ロジックのより詳細な部分を図示している。前述の
ように受信ロジックはバスＢからのデータを受信するた
めに複製される。バッファ８０は、図示されるように直
列に接続される４個のラッチ１７４、１７６、１７８及
び１８０を備えている。バスＡ上における各パケットの
第１のバイトの間、パケット上の第１のバイトはレジス
タ７８にロードされる。第２のバイトの間、第１のバイ
トはラッチ１７４に転送され、受信ロジック回路９０は
タイプサブフィールド４６及びビジー・サブフィールド
４４の内容をチェックするためにラッチの内容を復号化
する。第３のバイトの間、第６図Ｄに示されるように、
２バイト長であるデストネーションアドレスＤＡを含む
パケットの第２のバイトがラッチ１７４にロードされ、
アドレスの高い（第１の）バイトが、パケットがそのＡ
Ｕに向かっているかを見るために、受信ロジック回路９
０によって比較される。第４のバイトの間、そのパケッ
トの第３のバイトがラッチ１７４にロードされ、ＤＡの
低い（第２の）バイトが比較される。一般的に言えば、
もしすべての条件が満足されれば、パケット有効ＰＶ信
号がロジック回路９０によって発生される。そのときＰ
Ｖ信号が、パケットの満杯の３２バイトを受信バッファ
８２にロードさせるために、バッファ制御回路８６に通
過する。バッファ８０は、受信ロジック９０及びバッフ
ァ制御８６を機能させるための時間を供給するために、
パケットの最初の３つのフィールドの一時的な記憶を提
供するということがわかるであろう。
受信ロジックのより詳細な部分を図示している。前述の
ように受信ロジックはバスＢからのデータを受信するた
めに複製される。バッファ８０は、図示されるように直
列に接続される４個のラッチ１７４、１７６、１７８及
び１８０を備えている。バスＡ上における各パケットの
第１のバイトの間、パケット上の第１のバイトはレジス
タ７８にロードされる。第２のバイトの間、第１のバイ
トはラッチ１７４に転送され、受信ロジック回路９０は
タイプサブフィールド４６及びビジー・サブフィールド
４４の内容をチェックするためにラッチの内容を復号化
する。第３のバイトの間、第６図Ｄに示されるように、
２バイト長であるデストネーションアドレスＤＡを含む
パケットの第２のバイトがラッチ１７４にロードされ、
アドレスの高い（第１の）バイトが、パケットがそのＡ
Ｕに向かっているかを見るために、受信ロジック回路９
０によって比較される。第４のバイトの間、そのパケッ
トの第３のバイトがラッチ１７４にロードされ、ＤＡの
低い（第２の）バイトが比較される。一般的に言えば、
もしすべての条件が満足されれば、パケット有効ＰＶ信
号がロジック回路９０によって発生される。そのときＰ
Ｖ信号が、パケットの満杯の３２バイトを受信バッファ
８２にロードさせるために、バッファ制御回路８６に通
過する。バッファ８０は、受信ロジック９０及びバッフ
ァ制御８６を機能させるための時間を供給するために、
パケットの最初の３つのフィールドの一時的な記憶を提
供するということがわかるであろう。
第２のバイトの間、パケットのデストネーション・アド
レスＤＡが第１のラッチ１７４において保持され、それ
がコンパレータ１８２のＡ入力に入力される。コンパレ
ータのＢ入力は、１対の３状態ラッチ１８４及び１８６
に接続され、１対の３状態ラッチ１８４及び１８６はＡ
Ｕに接続されるＩＰからそれに入力されるアドレス情報
を有する。もしアドレスが一致しているならば、コンパ
レータ１８２のＥ出力はハイになるであろう。コンパレ
ータ１８２の出力はＤタイプフリップフロップ１８８の
Ｄ入力に接続され、そのＱ出力はナンド・ゲート１９０
に接続される。ナンド・ゲート１９８への他の入力はコ
ンパレータ１８２及びラッチ１８６へのアドレスの入力
ラインから接続される。その形状は、もしコンパレータ
１８２によってアドレスの正しい一致が存在しているな
らば、第４のバイトの間のゲート１９８の出力において
アドレス有効信号が現れるようになっている。
レスＤＡが第１のラッチ１７４において保持され、それ
がコンパレータ１８２のＡ入力に入力される。コンパレ
ータのＢ入力は、１対の３状態ラッチ１８４及び１８６
に接続され、１対の３状態ラッチ１８４及び１８６はＡ
Ｕに接続されるＩＰからそれに入力されるアドレス情報
を有する。もしアドレスが一致しているならば、コンパ
レータ１８２のＥ出力はハイになるであろう。コンパレ
ータ１８２の出力はＤタイプフリップフロップ１８８の
Ｄ入力に接続され、そのＱ出力はナンド・ゲート１９０
に接続される。ナンド・ゲート１９８への他の入力はコ
ンパレータ１８２及びラッチ１８６へのアドレスの入力
ラインから接続される。その形状は、もしコンパレータ
１８２によってアドレスの正しい一致が存在しているな
らば、第４のバイトの間のゲート１９８の出力において
アドレス有効信号が現れるようになっている。
ロジック回路９０はビジー・サブフィールド４４及びタ
イプサブフィールド４６を有効的に復号化するＡＣＦ復
号化回路２００を含んでいる。回路２００は、同期パケ
ットの受信を除外するために検出されるタイプサブフィ
ールド４６において1,0,0に対して応答する３入力ナン
ド・ゲート２０２を備えている。ゲート２０２からの出
力は、読み出しタップ６上で受信されるビジー・データ
のパケットを示すビジー・データ・パケットＢＤＰ信号
を生成するためにビジー・ビットとともにゲートされ
る。復号化回路２００からのＢＤＰ信号は、記憶制御回
路８６に入力されるパケット有効ＰＶ信号を発生するた
めにゲート１９８の出力とともに、ゲートされる。記憶
制御回路は、ラッチ１８０から受信バッファ８２にデー
タの転送を正確に同期化するために設けられる。
イプサブフィールド４６を有効的に復号化するＡＣＦ復
号化回路２００を含んでいる。回路２００は、同期パケ
ットの受信を除外するために検出されるタイプサブフィ
ールド４６において1,0,0に対して応答する３入力ナン
ド・ゲート２０２を備えている。ゲート２０２からの出
力は、読み出しタップ６上で受信されるビジー・データ
のパケットを示すビジー・データ・パケットＢＤＰ信号
を生成するためにビジー・ビットとともにゲートされ
る。復号化回路２００からのＢＤＰ信号は、記憶制御回
路８６に入力されるパケット有効ＰＶ信号を発生するた
めにゲート１９８の出力とともに、ゲートされる。記憶
制御回路は、ラッチ１８０から受信バッファ８２にデー
タの転送を正確に同期化するために設けられる。
記憶制御回路は、もし新しいパケットが満杯であってた
とえ１６番目のパケットがその時読み出されているとき
であっても、バッファにおいて新しいパケットを記憶す
るための任意の試みを防ぐためにバッファ８２において
記憶されるパケットの数を計数するためのカウンタ回路
２０６を含んでいる。第２３図は受信されたパケットの
第４のバイトの間のＰＶパルスを計数するアップダウン
・カウンタ２０８を備えている適当なカウンタ回路を示
している。そのカウンタは、完全なパケットがバッファ
のＲ端子からＩＰへ読み出されるとき減少される。減少
信号はＲパルスを計数するカウンタから得てもよいし、
ＩＰからのその目的のために明示信号によって得てもよ
い。カウンタ２０８は、１対のフリップフロップ２１０
及び２１２を用いることによって正確に同期化されたＩ
ＰからのＰＥＮＤ信号を受信する。カウンタ２０８にお
ける任意の出力は、ある１個のパケットがバッファ８２
において記憶され、オア・ゲート２１４の出力によって
示されるであろう。アンド・ゲート２１６の出力はバッ
ファが満杯状態であることを示している。そこにある任
意の別のパケットをロードするための任意の試みを防ぐ
ためにＷ入力をバッファに対してディスエーブル状態に
するために、ゲート２１６からの出力を用いることが可
能である。
とえ１６番目のパケットがその時読み出されているとき
であっても、バッファにおいて新しいパケットを記憶す
るための任意の試みを防ぐためにバッファ８２において
記憶されるパケットの数を計数するためのカウンタ回路
２０６を含んでいる。第２３図は受信されたパケットの
第４のバイトの間のＰＶパルスを計数するアップダウン
・カウンタ２０８を備えている適当なカウンタ回路を示
している。そのカウンタは、完全なパケットがバッファ
のＲ端子からＩＰへ読み出されるとき減少される。減少
信号はＲパルスを計数するカウンタから得てもよいし、
ＩＰからのその目的のために明示信号によって得てもよ
い。カウンタ２０８は、１対のフリップフロップ２１０
及び２１２を用いることによって正確に同期化されたＩ
ＰからのＰＥＮＤ信号を受信する。カウンタ２０８にお
ける任意の出力は、ある１個のパケットがバッファ８２
において記憶され、オア・ゲート２１４の出力によって
示されるであろう。アンド・ゲート２１６の出力はバッ
ファが満杯状態であることを示している。そこにある任
意の別のパケットをロードするための任意の試みを防ぐ
ためにＷ入力をバッファに対してディスエーブル状態に
するために、ゲート２１６からの出力を用いることが可
能である。
バスＢと関連する送信ロジックによる使用のために、ラ
イン９２上に出力される要求ＲＥＱ信号がバスＡ上で受
信ロジック・ブロツク９０から得られる。特に、第２の
バイトの間、ＡＣＦは小さなバッファ８０のラッチ１７
４上にラッチされる。８ビットの７番目のビット位置は
要求ＲＥＱビットである。ライン９２に対する要求ＲＥ
Ｑビットは、第２のバイトの間のみここから直接捕捉さ
れ、従ってバスＢと関連する分配された待合せロジック
に転送される。
イン９２上に出力される要求ＲＥＱ信号がバスＡ上で受
信ロジック・ブロツク９０から得られる。特に、第２の
バイトの間、ＡＣＦは小さなバッファ８０のラッチ１７
４上にラッチされる。８ビットの７番目のビット位置は
要求ＲＥＱビットである。ライン９２に対する要求ＲＥ
Ｑビットは、第２のバイトの間のみここから直接捕捉さ
れ、従ってバスＢと関連する分配された待合せロジック
に転送される。
第２４図Ａ及びＢは標準化された集積回路を用いてバス
Ａと関連する受信ロジックのための回路の実現を示して
いる。これを詳細に記述する必要はない。回路はバスＢ
と関連する受信ロジックのために複製される。
Ａと関連する受信ロジックのための回路の実現を示して
いる。これを詳細に記述する必要はない。回路はバスＢ
と関連する受信ロジックのために複製される。
第２５図はＴＤＭスイッチ６８のための概要図を示して
いる。一般的に言えば、ＴＤＭスイッチはスロット・セ
レクタであり、ここでスロット・アドレスは、例えば通
常１６Ｍbpsであるある予め決められたレートで直列に
これらのスロットを読み出すであろうＴＤＭスイッチに
与えられる。ＴＤＭスイッチは任意のバッファ記憶を必
要としない。ＴＤＭスイッチの他の重要な機能は、もし
必要であれば直並列変換及び速度変換である。第２５図
において概要的に図示されている配置は、バスＡへのデ
ータの送信及びバスＡからの受信のために必要とされる
構成要素を示している。これらの構成要素を、パケット
スイッチ６６の場合のように、バスＢのために複製する
必要がある。
いる。一般的に言えば、ＴＤＭスイッチはスロット・セ
レクタであり、ここでスロット・アドレスは、例えば通
常１６Ｍbpsであるある予め決められたレートで直列に
これらのスロットを読み出すであろうＴＤＭスイッチに
与えられる。ＴＤＭスイッチは任意のバッファ記憶を必
要としない。ＴＤＭスイッチの他の重要な機能は、もし
必要であれば直並列変換及び速度変換である。第２５図
において概要的に図示されている配置は、バスＡへのデ
ータの送信及びバスＡからの受信のために必要とされる
構成要素を示している。これらの構成要素を、パケット
スイッチ６６の場合のように、バスＢのために複製する
必要がある。
この配置はバスＡからのクロックパルスを受信するフレ
ーム同期回路２１８を含んでいる。フレーム同期回路２
１８は、パケットスイッチ６６のフレーム同期回路８８
と同じであることが可能である。バスＡからのデータ
は、タップ６上において直列−並列レジスタ２２０に読
み出され、そのとき、フレーム同期回路２１８からの同
期信号を受信するスロット検出ロジック回路２２４の制
御のもとでＩＦ１７へのバス２２２に読み出される。送
信側はアナログであって、送信側はフレーム同期回路２
１８からのタイミング信号を受信するスロット検出ロジ
ック回路２２６を含んでいる。回路２２６は、ＩＦから
のバス２３０からのデータを受信する並列−直列レジス
タ２２８を制御する。レジスタ２２８からの出力は書き
込みカップラ１０によってバスＡに接続される。再び、
これらの構成要素は、バスＢへの通信及びバスＢからの
通信のために複製される。スロット検出回路２２４（及
び２２６）はただ単にタイムスロット位置割当て回路で
あり、モトローラを含むいくつかのメーカーによって供
給されるＴＳＡＣ回路として知られる標準ＩＣを備えて
もよい。商用的に利用可能なＴＳＡＣ回路はただ約２Ｍ
Hzにおいて動作し、もりより高い速度が要求されるなら
ば、同様の技術を使用するより速い回路が形成すること
ができる。さらにＴＳＡＣ回路は６４Ｋbpsの固定レー
トで動作し、従ってその回路は同様の回路であるが、動
作速度を選択可能な回路を利用することが好ましい。
ーム同期回路２１８を含んでいる。フレーム同期回路２
１８は、パケットスイッチ６６のフレーム同期回路８８
と同じであることが可能である。バスＡからのデータ
は、タップ６上において直列−並列レジスタ２２０に読
み出され、そのとき、フレーム同期回路２１８からの同
期信号を受信するスロット検出ロジック回路２２４の制
御のもとでＩＦ１７へのバス２２２に読み出される。送
信側はアナログであって、送信側はフレーム同期回路２
１８からのタイミング信号を受信するスロット検出ロジ
ック回路２２６を含んでいる。回路２２６は、ＩＦから
のバス２３０からのデータを受信する並列−直列レジス
タ２２８を制御する。レジスタ２２８からの出力は書き
込みカップラ１０によってバスＡに接続される。再び、
これらの構成要素は、バスＢへの通信及びバスＢからの
通信のために複製される。スロット検出回路２２４（及
び２２６）はただ単にタイムスロット位置割当て回路で
あり、モトローラを含むいくつかのメーカーによって供
給されるＴＳＡＣ回路として知られる標準ＩＣを備えて
もよい。商用的に利用可能なＴＳＡＣ回路はただ約２Ｍ
Hzにおいて動作し、もりより高い速度が要求されるなら
ば、同様の技術を使用するより速い回路が形成すること
ができる。さらにＴＳＡＣ回路は６４Ｋbpsの固定レー
トで動作し、従ってその回路は同様の回路であるが、動
作速度を選択可能な回路を利用することが好ましい。
第２６図はブロツク図の形で中央プロセッサ２の原理的
な機能を示している。この配列はバスＡ及びＢのための
マスター・ネットワーク・クロックを発生するタイミン
グ発生器２４０を含んでいる。もしＱＰＳＸネットワー
クが公衆電話システムに接続されるならば、そのクロッ
クは、電話ネットワークのＰＣＭシステムの適当な複数
のクロックと同期する。タイミング発生器２４０からの
クロックの送信は、適当なライン符号を用いることによ
って、もしくはネットワーク、トランク上の別々に多重
化されたチャンネルを介して、バスＡ及びＢ上に送信す
ることが可能である。この配置は、パケットの各ＡＣＦ
フィールドにおける適当な同期タイミング情報を伝送す
るパケットとともにバスＡ及びＢの両方に供給する空の
パケット発生器５０を含んでいる。そのようなパケット
は同期の使用のために予約されないし、信号化又は制御
のための中央コントローラ２によって用いられるところ
では、ＡＣＦのフレーム同期サブフィールド４２のビッ
トとは別のパケット内のすべてのビットがゼロにセット
される。第２６図に図示されている配置において、ネッ
トワーク・コントローラ２は空のパケット発生器のいず
れかの側においてアクセス装置２４２及び２４４を有す
るように示されている。これらのＡＵが、同期回路のセ
ット・アップ及びティア・ダウンに関係して信号化する
ためのコントローラによって必要とされる。この信号化
は適当な優先ビット、例えば、これらの複数のＡＵによ
ってライン上に出力されるパケットの要求サブフィール
ド４８にコントローラによって入力されるＲＥＱ１を有
する高い優先度のパケットを用いてネットワーク上で実
行される。従って、コントローラは分配された待合せ内
で動作する必要がない。なぜならバスＡ及びＢ上に出力
されたそのパケットのすべてが通常高い優先度の分類を
有するからである。
な機能を示している。この配列はバスＡ及びＢのための
マスター・ネットワーク・クロックを発生するタイミン
グ発生器２４０を含んでいる。もしＱＰＳＸネットワー
クが公衆電話システムに接続されるならば、そのクロッ
クは、電話ネットワークのＰＣＭシステムの適当な複数
のクロックと同期する。タイミング発生器２４０からの
クロックの送信は、適当なライン符号を用いることによ
って、もしくはネットワーク、トランク上の別々に多重
化されたチャンネルを介して、バスＡ及びＢ上に送信す
ることが可能である。この配置は、パケットの各ＡＣＦ
フィールドにおける適当な同期タイミング情報を伝送す
るパケットとともにバスＡ及びＢの両方に供給する空の
パケット発生器５０を含んでいる。そのようなパケット
は同期の使用のために予約されないし、信号化又は制御
のための中央コントローラ２によって用いられるところ
では、ＡＣＦのフレーム同期サブフィールド４２のビッ
トとは別のパケット内のすべてのビットがゼロにセット
される。第２６図に図示されている配置において、ネッ
トワーク・コントローラ２は空のパケット発生器のいず
れかの側においてアクセス装置２４２及び２４４を有す
るように示されている。これらのＡＵが、同期回路のセ
ット・アップ及びティア・ダウンに関係して信号化する
ためのコントローラによって必要とされる。この信号化
は適当な優先ビット、例えば、これらの複数のＡＵによ
ってライン上に出力されるパケットの要求サブフィール
ド４８にコントローラによって入力されるＲＥＱ１を有
する高い優先度のパケットを用いてネットワーク上で実
行される。従って、コントローラは分配された待合せ内
で動作する必要がない。なぜならバスＡ及びＢ上に出力
されたそのパケットのすべてが通常高い優先度の分類を
有するからである。
ネットワーク・コントローラ２は、ある中央プロセッサ
・メモリ２４６においてソフトウエアによって実行され
るオプショナルな特徴を提供してもよい。例えば、中央
プロセッサは、現在の状態、中断、占有されたスロット
及びアドレスを記録する登録とともに、ネットワークに
おける能動的な電話の呼のワーキング・テーブルを管理
するようにしてもよい。もう１つの可能性は特定の電話
をサービスするＡＵをリストにすることができ、ここで
ある１つのフラグが１つの電話が使用中であるかを表わ
すために用いることができ、もしそうであれば、そのワ
ーキング・テーブルにおいて、適切な登録に対して１個
のポインタを供給する。すべてのＡＵの同様なテーブル
を、電話をサービスするＡＵのテーブルに対するポイン
タとともに保持することができる。さらに、ある特定の
電話番号の軽便さを確立するために、電話番号の翻訳の
電話帳がまた保持される。
・メモリ２４６においてソフトウエアによって実行され
るオプショナルな特徴を提供してもよい。例えば、中央
プロセッサは、現在の状態、中断、占有されたスロット
及びアドレスを記録する登録とともに、ネットワークに
おける能動的な電話の呼のワーキング・テーブルを管理
するようにしてもよい。もう１つの可能性は特定の電話
をサービスするＡＵをリストにすることができ、ここで
ある１つのフラグが１つの電話が使用中であるかを表わ
すために用いることができ、もしそうであれば、そのワ
ーキング・テーブルにおいて、適切な登録に対して１個
のポインタを供給する。すべてのＡＵの同様なテーブル
を、電話をサービスするＡＵのテーブルに対するポイン
タとともに保持することができる。さらに、ある特定の
電話番号の軽便さを確立するために、電話番号の翻訳の
電話帳がまた保持される。
空のパケット発生器５０は、空のパケットＡＣＦにおけ
る正確に符号化されたサブフィールド、特にフレーム同
期サブフィールド４２のビットを有するバスＡ及びＢの
ための空のパケットを発生させるためのタイミング信号
を発生させる。発生器５０は監視されずに動作すること
ができるが、８ビットの並列接続は外部コンピユータを
パケットの割り当てを制御させることができる。
る正確に符号化されたサブフィールド、特にフレーム同
期サブフィールド４２のビットを有するバスＡ及びＢの
ための空のパケットを発生させるためのタイミング信号
を発生させる。発生器５０は監視されずに動作すること
ができるが、８ビットの並列接続は外部コンピユータを
パケットの割り当てを制御させることができる。
標準化されたＩＣを用いて発生器５０のための１つの回
路の実現が第２７図において図示されている。発生器５
０によって用いられるタイミングの基礎は３２．７６８
ＭHzの水晶発信器２４８であり、その出力はカウンタ２
５０、２５２、２５４及び２５６を備えるカウンタのチ
ェーンを駆動するインバータによって緩衝される。すべ
てのカウンタはモジュロ１０であるカウンタ２５６を除
いてモジュロ１６のカウンタである。この回路は、空の
ラベル付けされたパケットを発生するために必要とされ
るデータを保持するために用いられるデータＲＯＭ２６
４を含み、一方、第２のＲＯＭ２６４はＲＯＭ２６４の
ための制御として用いられる。ＲＯＭ２６４と２６６の
両方は、５００ns毎に現れる新しいアドレスとともに、
カウンタのチェーンからの出力によって直接にアドレス
割り当てされる。この回路はＲＯＭ２６４及び２６６か
らのデータを受信するラッチ２６８及び２７０を含んで
いる。第１のカウンタ２５０からのＴＣ出力は、各新し
いアドレスが発生される前に約３０nsの間出力され、そ
れらが変化を開始する前にＲＯＭの出力を有効的にラッ
チするために用いられる。
路の実現が第２７図において図示されている。発生器５
０によって用いられるタイミングの基礎は３２．７６８
ＭHzの水晶発信器２４８であり、その出力はカウンタ２
５０、２５２、２５４及び２５６を備えるカウンタのチ
ェーンを駆動するインバータによって緩衝される。すべ
てのカウンタはモジュロ１０であるカウンタ２５６を除
いてモジュロ１６のカウンタである。この回路は、空の
ラベル付けされたパケットを発生するために必要とされ
るデータを保持するために用いられるデータＲＯＭ２６
４を含み、一方、第２のＲＯＭ２６４はＲＯＭ２６４の
ための制御として用いられる。ＲＯＭ２６４と２６６の
両方は、５００ns毎に現れる新しいアドレスとともに、
カウンタのチェーンからの出力によって直接にアドレス
割り当てされる。この回路はＲＯＭ２６４及び２６６か
らのデータを受信するラッチ２６８及び２７０を含んで
いる。第１のカウンタ２５０からのＴＣ出力は、各新し
いアドレスが発生される前に約３０nsの間出力され、そ
れらが変化を開始する前にＲＯＭの出力を有効的にラッ
チするために用いられる。
カウンタ２５０及び２５２の直列接続によって計数され
る３２ビットは、各パケットにおけるビット番号を定義
している。カウンタ２５４は各フレームにおけるパケッ
トの数を定義しており、従ってフレーム信号ＢＯＦの始
めはその最終段において発生される。カウンタ２５６は
もし確立されているならば、あるマルチフレームにおけ
るフレームを計数するために用いられる。
る３２ビットは、各パケットにおけるビット番号を定義
している。カウンタ２５４は各フレームにおけるパケッ
トの数を定義しており、従ってフレーム信号ＢＯＦの始
めはその最終段において発生される。カウンタ２５６は
もし確立されているならば、あるマルチフレームにおけ
るフレームを計数するために用いられる。
その回路は、ラッチ２６８と２７０からデータバスＡ及
びＢへ出力されるフレーム同期サブフィールド４２を備
えるデータを入力するために用いられる並列−直列シフ
トレジスタ２７４を含んでいる。レジスタ２７４のＳ／
Ｐ入力はカウンタ２５０からの遅延され反転されたＴＣ
出力信号を順番に受信するＤタイプフリップフロップ３
７６によって発生される。
びＢへ出力されるフレーム同期サブフィールド４２を備
えるデータを入力するために用いられる並列−直列シフ
トレジスタ２７４を含んでいる。レジスタ２７４のＳ／
Ｐ入力はカウンタ２５０からの遅延され反転されたＴＣ
出力信号を順番に受信するＤタイプフリップフロップ３
７６によって発生される。
ただ２５６バイトのデータが完全な１つのフレームを発
生させるために必要であるので、データＲＯＭ２６４は
８つの可能なフレームを含むために設けてもよい。例え
ば、利用可能なフレームはデータとして用いられる各場
合における残りを有する１ないし７の同期パケットを含
んでいる。別のラッチ３７８は、種々のフレームを選択
するためにデータＲＯＭ２６４及び制御ＲＯＭ２６６か
ら３ビットの高いオーダーのアドレスビットと接続する
ために供給される。そのビットは、各フレームのスター
ト時に中央コントローラ２の制御を行うＣＰＵ２４６か
らラッチされる。１つの信号は、ＣＰＵが適当な時間に
出力を書き込み不正確なフレーム・フォーマットの選択
を避けることができるようにするために戻される。ＣＰ
Ｕへの割り込みがエラーを防止するために、この情報を
チェックし書き込みを行う間禁止されるべきである。あ
る簡単なリセット回路３８０が、電源立上げ中のカウン
タ及びシフトカウンタをリセットするために、又は制御
するＣＰＵを介してリセットするために供給される。
生させるために必要であるので、データＲＯＭ２６４は
８つの可能なフレームを含むために設けてもよい。例え
ば、利用可能なフレームはデータとして用いられる各場
合における残りを有する１ないし７の同期パケットを含
んでいる。別のラッチ３７８は、種々のフレームを選択
するためにデータＲＯＭ２６４及び制御ＲＯＭ２６６か
ら３ビットの高いオーダーのアドレスビットと接続する
ために供給される。そのビットは、各フレームのスター
ト時に中央コントローラ２の制御を行うＣＰＵ２４６か
らラッチされる。１つの信号は、ＣＰＵが適当な時間に
出力を書き込み不正確なフレーム・フォーマットの選択
を避けることができるようにするために戻される。ＣＰ
Ｕへの割り込みがエラーを防止するために、この情報を
チェックし書き込みを行う間禁止されるべきである。あ
る簡単なリセット回路３８０が、電源立上げ中のカウン
タ及びシフトカウンタをリセットするために、又は制御
するＣＰＵを介してリセットするために供給される。
本発明の意図及び範囲から出発することなく、多くの変
形が当業者に明らかになるであろう。例えば待合せプロ
トコルを備えることによって、同じ結果を与えるととも
に実行することができる。カウントダウン状態にはいる
時に要求フラグカウンタ５４をリセットする代わりに、
そこにおける計数が変化せずに保持することが可能であ
るが、その後アクセスのために待合せするパケットを有
するバス上に空のデータのパケットが通過する毎に、要
求フラグカウンタとカウントダウンカウンタ５６の両方
が減少される。
形が当業者に明らかになるであろう。例えば待合せプロ
トコルを備えることによって、同じ結果を与えるととも
に実行することができる。カウントダウン状態にはいる
時に要求フラグカウンタ５４をリセットする代わりに、
そこにおける計数が変化せずに保持することが可能であ
るが、その後アクセスのために待合せするパケットを有
するバス上に空のデータのパケットが通過する毎に、要
求フラグカウンタとカウントダウンカウンタ５６の両方
が減少される。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8732−5Ｋ Ｈ０４Ｌ 11/00 ３１０ Ｚ (71)出願人 999999999 ニユーマン、ロバート・メルビル オ−ストラリア国、6023、ウエスタン・オ −ストラリア、ダンクレイグ、ダバリア・ ロード52番 (72)発明者 ヒユーレツト、ジヨン・レスリー オ−ストラリア国、6008、ウエスタン・オ −ストラリア、ダグリツシユ、セルビー・ ストリート 75番 (72)発明者 ニユーマン、ロバート・メルビル オ−ストラリア国、6023、ウエスタン・オ −ストラリア、ダンクレイグ、ダバリア・ ロード52番
Claims (44)
- 【請求項１】互いに反対方向の第１と第２のバス（Ａ，
Ｂ）を有し、上記第１と第２のバス間に接続された複数
のアクセス装置（４）を備えたネットワークにおいて、
上記複数のアクセス装置（４）から送信するためのデー
タパケットを待ち合わせさせるデータパケットの待ち合
わせ方法であって、１個のアクセス装置が送信するため
のデータパケットを有しているときに、 （ａ）上記第１と第２のバス（Ａ，Ｂ）のうち上記デー
タパケットを送信すべき１個のバスを決定するステップ
と、 （ｂ）要求フラグ（ＲＥＱ）を上記決定されたバスとは
別の他のバスに送信するステップと、 （ｃ）上記決定された１個のバスを介して上記アクセス
装置で受信された空のデータパケット又は利用可能なデ
ータパケットの数と、上記他のバスを介して上記１個の
アクセス装置で受信された上記要求フラグ（ＲＥＱ）の
数とに基づいて、上記１個のアクセス装置から上記デー
タパケットを送信するための、上記決定された１個のバ
ス上で空のデータパケット又は利用可能なデータパケッ
トを選択するステップとを含むことを特徴とするデータ
パケットの待ち合わせ方法。 - 【請求項２】上記２個の数に関係する値（ＲＣ）を格納
するステップを含むことを特徴とする請求の範囲第１項
記載のデータパケットの待ち合わせ方法。 - 【請求項３】上記値（ＲＣ）は上記２個の数の間の差に
関係することを特徴とする請求の範囲第２項記載のデー
タパケットの待ち合わせ方法。 - 【請求項４】上記他のバスを介して上記１個のアクセス
装置で受信された要求フラグ（ＲＥＱ）に応答してイン
クリメントされかつ上記決定された１個のバスを介して
上記１個のアクセス装置で受信された空のデータパケッ
ト又は利用可能なデータパケットに応答してデクリメン
トされる値が、要求フラグカウンタ（５４）の計数値
（ＲＣ）として格納されることを特徴とする請求の範囲
第３項記載のデータパケットの待ち合わせ方法。 - 【請求項５】空のデータパケット又は利用可能なデータ
パケットを選択する上記ステップは、上記１個のアクセ
ス装置が、上記１個のアクセス装置に接続されたステー
ション装置から送信のためのデータパケットを受信した
とき、上記要求フラグカウンタの計数値（ＲＣ）の大き
さの判断を含むことを特徴とする請求の範囲第４項記載
のデータパケットの待ち合わせ方法。 - 【請求項６】空のデータパケット又は利用可能なデータ
パケットを選択する上記ステップは、上記１個のアクセ
ス装置が、上記１個のアクセス装置に接続されたステー
ション装置から送信のためのデータパケットを受信する
時刻と、上記データパケットを上記決定された１個のバ
スを介して送信する時刻との間で、上記１個のアクセス
装置がデータパケットを送信するために待ち合わせして
いるデータパケットの数に比例する上記要求フラグカウ
ンタの上記計数値（ＲＣ）の大きさに関係する遅延を生
じさせ、これによって上記１個のアクセス装置に接続さ
れたステーション装置から受信した送信のためのデータ
パケットを送信することができるように設定することを
含むことを特徴とする請求の範囲第５項記載のデータパ
ケットの待ち合わせ方法。 - 【請求項７】上記１個のアクセス装置は、上記１個のア
クセス装置に接続されたステーション装置から送信のた
めのデータパケットを受信したとき上記要求フラグカウ
ンタ（５４）の計数値（ＲＣ）がカウントダウンカウン
タ（５６）に転送され、上記アクセス装置が上記決定さ
れた１個のバスを介して空のデータパケット又は利用可
能なデータパケットを受信したとき上記カウントダウン
カウンタの計数値がデクリメントされ、上記カウントダ
ウンカウンタ（５６）の上記計数値が予め決められた値
に到達したとき、上記データパケットが上記決定された
１個のバスを介して送信されることを特徴とする請求の
範囲第６項記載のデータパケットの待ち合わせ方法。 - 【請求項８】上記要求フラグカウンタ（５４）の計数値
（ＲＣ）が上記カウントダウンカウンタ（５６）に転送
された後に、上記要求フラグカウンタ（５４）の計数値
（ＲＣ）が予め決められた値にリセットされることを特
徴とする請求の範囲第７項記載のデータパケットの待ち
合わせ方法。 - 【請求項９】上記両方の予め決められた値がゼロである
ことを特徴とする請求の範囲第８項記載のデータパケッ
トの待ち合わせ方法。 - 【請求項１０】上記要求フラグカウンタ（５４）のリセ
ットの後であってかつ上記１個のアクセス装置から上記
データパケットの送信の前に、上記他のバスを介して上
記アクセス装置で受信された要求フラグに応答して上記
要求フラグカウンタがインクリメントされかつ上記決定
された１個のバスを介して上記アクセス装置で受信され
た空のデータパケット又は利用可能なデータパケットに
応答してデクリメントされないことを特徴とする請求の
範囲第８項又は第９項記載のデータパケットの待ち合わ
せ方法。 - 【請求項１１】上記他のバスを介して上記アクセス装置
で受信された空のデータパケット又は利用可能なデータ
パケットの数と、上記決定された１個のバスを介して受
信された要求フラグの数とに関係する第２の値（ＲＣ）
を格納するステップを含み、これによってデータパケッ
トの送信のために上記第１のバス（Ａ）と上記第２のバ
ス（Ｂ）に対して別々に分配された待ち合わせが確立さ
れることを特徴とする請求の範囲第２項乃至第８項のう
ちの１に記載のデータパケットの待ち合わせ方法。 - 【請求項１２】上記複数のデータパケットはデストネー
ション・アドレス（ＤＡ）を含み、上記複数のバスのう
ち上記データパケットを送信すべき１個のバスを決定す
るステップにおいて、上記送信すべき１個のバスは上記
デストネーション・アドレスフィールド（ＤＡ）内のデ
ストネーションアドレスに基づいて決定されることを特
徴とする請求の範囲第１項乃至第１１項のうちの１に記
載のデータパケットの待ち合わせ方法。 - 【請求項１３】上記データパケットは少なくとも１個の
要求サブフィールド（４８）を有する複数のアクセス制
御フィールド（４０）を含み、上記要求フラグ（ＲＥ
Ｑ）は上記要求サブフィールドで送信されることを特徴
とする請求の範囲第１２項記載のデータパケットの待ち
合わせ方法。 - 【請求項１４】上記各アドレス制御フィールドにおい
て、データパケットの送信のための異なった優先度を示
す、上記２個の要求サブフィールド（ＲＥＱ１，ＲＥＱ
２）が提供されることを特徴とする請求の範囲第１３項
記載のデータパケットの待ち合わせ方法。 - 【請求項１５】上記各アクセス装置の上流の複数のアク
セス装置から上記第２のバス（Ｂ）を介して要求フラグ
（ＲＥＱ）を受信するのに応答して上記複数のアクセス
装置の各々の第１のカウンタ手段（５４）の計数値（Ｒ
Ｃ）をインクリメントするステップと、 上記各アクセス装置の上流の複数のアクセス装置から上
記第１のバス（Ａ）を介して複数の空のデータパケット
又は複数の利用可能なデータパケットを受信するのに応
答して上記複数のアクセス装置の各々の第１のカウンタ
手段（５４）の計数値（ＲＣ）をデクリメントするステ
ップと、 １個のアクセス装置が上記第１のバス（Ａ）を介して送
信するために待ち合わせられたパケットを有するとき、
上記１個のアクセス装置の上記第１のカウンタ手段（５
４）の計数値（ＲＣ）をその第２のカウンタ手段（５
６）に転送するステップと、 上記１個のアクセス装置の上流の複数のアクセス装置か
ら上記第１のバス（Ａ）を介して空のデータパケット又
は利用可能なデータパケットを受信するのに応答して上
記第２のカウンタ手段（５４）の計数値をデクリメント
するステップと、 上記第２のカウンタ手段（５６）の計数値に従って、上
記第１のバス（Ａ）を介して上記複数のアクセス装置か
ら複数のデータパケットを送信するステップとをさらに
含むことを特徴とする請求の範囲第１項記載のデータパ
ケットの待ち合わせ方法。 - 【請求項１６】空のデータパケット又は利用可能なデー
タパケットが複数のアクセス装置で受信されたとき上記
第２のカウンタ手段（５６）の計数値に従って上記第１
のバスを介して複数のデータパケットの送信が生じ、上
記複数のアクセス装置の上記第２のカウンタ手段の計数
値がゼロにデクリメントされることを特徴とする請求の
範囲第１５項記載のデータパケットの待ち合わせ方法。 - 【請求項１７】上記各アクセス装置の上記第１のカウン
タ手段（５４）の計数値（ＲＣ）が上記第２のカウンタ
手段に転送された後に、上記各アクセス装置の上記第１
のカウンタ手段（５４）はリセットされることを特徴と
する請求の範囲第１５項又は第１６項記載のデータパケ
ットの待ち合わせ方法。 - 【請求項１８】上記各アクセス装置の上記第１のカウン
タ手段の計数値（ＲＣ）が上記第２のカウンタ手段に転
送された後に、上記転送毎に、上記各アクセス装置の上
記第１のカウンタ手段（５４）の計数値はゼロにリセッ
トされることを特徴とする請求の範囲第１５項又は第１
６項記載のデータパケットの待ち合わせ方法。 - 【請求項１９】上記１個のアクセス装置の上記第１のカ
ウンタ手段（５４）の計数値（ＲＣ）をその第２のカウ
ンタ手段（５６）に転送した後に、上記各アクセス装置
の上記第１のカウンタ手段の計数値は予め選択された値
にリセットされることを特徴とする請求の範囲第１５項
又は第１６項記載のデータパケットの待ち合わせ方法。 - 【請求項２０】上記第１のカウンタ手段（５４）の計数
値（ＲＣ）が上記第２のカウンタ手段（５６）に転送さ
れた後であってかつ上記アクセス装置での待ち合わせさ
れたデータパケットが上記第１のバスを介して送信され
る前に、上記第１のバスを介して空のデータパケット又
は利用可能なデータパケットを受信するのに応答して、
上記第１のカウンタ手段（５４）の計数値がデクリメン
トされないことを特徴とする請求の範囲第１５項乃至第
１８項のうちの１に記載のデータパケットの待ち合わせ
方法。 - 【請求項２１】上記各アクセス装置の上流の複数のアク
セス装置から上記第２のバス（Ｂ）を介して要求フラグ
（ＲＥＱ）を受信するのに応答して上記複数のアクセス
装置（４）の第１の要求フラグカウンタ手段（５４）の
計数値（ＲＣ）をインクリメントするステップと、 上記各アクセス装置の上流の複数のアクセス装置から上
記第１のバス（Ａ）を介して空のデータパケット又は利
用可能なデータパケットを受信するのに応答して上記複
数のアクセス装置の第１の要求フラグカウンタ手段（５
４）の計数値（ＲＣ）をデクリメントするステップと、 上記各アクセス装置の上流の複数のアクセス装置から上
記第１のバス（Ａ）を介して要求フラグ（ＲＥＱ）を受
信するのに応答して上記複数のアクセス装置の第２の要
求フラグカウンタ手段（５４）の計数値（ＲＣ）をイン
クリメントするステップと、 上記各アクセス装置の上流の複数のアクセス装置から上
記第２のバス（Ｂ）を介して空のデータパケット又は利
用可能なデータパケットを受信するのに応答して上記複
数のアクセス装置の第２の要求フラグカウンタ手段（５
４）の計数値（ＲＣ）をデクリメントするステップと、 １個のアクセス装置が上記第１のバス（Ａ）を介して送
信するためのデータパケットを有するとき、上記１個の
アクセス装置の第１の要求フラグカウンタ手段（５４）
の計数値（ＲＣ）をその第１のカウントダウンカウンタ
手段に転送するステップと、 上記１個のアクセス装置の上流の複数のアクセス装置か
ら上記第１のバス（Ａ）を介して空のデータパケット又
は利用可能なデータパケットを受信するのに応答して上
記第１のカウントダウンカウンタ手段（５６）の計数値
をデクリメントするステップと、 １個のアクセス装置が上記第２のバス（Ｂ）を介して送
信するためのデータパケットを有するとき、上記１個の
アクセス装置の上記第２の要求フラグカウンタ手段（５
４）の計数値（ＲＣ）をその第２のカウントダウンカウ
ンタ手段に転送するステップと、 上記１個のアクセス装置の上流の複数のアクセス装置か
ら上記第２のバス（Ｂ）を介して空のデータパケット又
は利用可能なデータパケットを受信するのに応答して上
記第２のカウントダウンカウンタ手段（５６）の計数値
をデクリメントするステップと、 上記第１と第２のカウントダウンカウンタ手段（５６，
５６）の計数値に従ってそれぞれ、上記第１と第２のバ
ス（Ａ，Ｂ）を介して上記複数のアクセス装置から複数
のデータパケットを送信するステップとをさらに含むこ
とを特徴とする請求の範囲第１項記載のデータパケット
の待ち合わせ方法。 - 【請求項２２】上記第１のバス（Ａ）上の空のデータパ
ケット又は利用可能なデータパケットが複数のアクセス
装置で受信されたとき上記第１のカウントダウンカウン
タ手段（５６）の計数値に従って上記第１のバス（Ａ）
を介して複数のデータパケットの送信が生じ、上記複数
のアクセス装置の上記第１のカウントダウンカウンタ手
段（５６）の計数値がゼロにデクリメントされ、上記第
２のバス（Ｂ）上の空のデータパケット又は利用可能な
データパケットが複数のアクセス装置で受信されたとき
上記第２のカウントダウンカウンタ手段（５６）の計数
値に従って上記第２のバス（Ｂ）を介して複数のデータ
パケットの送信が生じ、上記複数のアクセス装置の上記
第２のカウントダウンカウンタ手段（５６）の計数値が
ゼロにデクリメントされることを特徴とする請求の範囲
第２１項記載のデータパケットの待ち合わせ方法。 - 【請求項２３】上記複数のアクセス装置の上記第１と第
２の要求フラグカウンタ手段（５４，５４）の計数値
（ＲＣ，ＲＣ）がそれぞれ上記第１と第２カウントダウ
ンカウンタ手段に転送された後に、上記複数のアクセス
装置の上記第１と第２の要求フラグカウンタ手段（５
４，５４）はリセットされることを特徴とする請求の範
囲第２１項又は第２２項記載のデータパケットの待ち合
わせ方法。 - 【請求項２４】上記複数のアクセス装置の上記第１と第
２の要求フラグカウンタ手段（５４，５４）の計数値
（ＲＣ，ＲＣ）がそれぞれ上記第１と第２のカウントダ
ウンカウンタ手段（５６，５６）に転送された後に、上
記転送毎に、上記複数のアクセス装置の上記第１と第２
の要求フラグカウンタ手段（５４，５４）の計数値はそ
れぞれゼロにリセットされることを特徴とする請求の範
囲第２１項又は第２２項記載のデータパケットの待ち合
わせ方法。 - 【請求項２５】上記複数のアクセス装置の上記第１と第
２の要求フラグカウンタ手段（５４，５４）の計数値の
上記転送の後に、上記複数のアクセス装置の上記第１と
第２の要求フラグカウンタ手段の計数値はそれぞれ予め
選択された値にリセットされることを特徴とする請求の
範囲第２１項又は第２２項記載のデータパケットの待ち
合わせ方法。 - 【請求項２６】上記各アクセス装置の上流の複数のアク
セス装置から上記第２のバス（Ｂ）を介して１個の要求
フラグ（ＲＥＱ）を受信するのに応答して各アクセス装
置（４）の第１の要求フラグカウンタ手段（５４）の計
数値（ＲＣ）をインクリメントするステップと、 上記各アクセス装置の上流の複数のアクセス装置から上
記第１のバス（Ａ）を介して空のデータパケット又は利
用可能なデータパケットを受信するのに応答して上記各
アクセス装置の第１の要求フラグカウンタ手段（５４）
の計数値（ＲＣ）をデクリメントするステップと、 上記各アクセス装置の上流の複数のアクセス装置から上
記第１のバス（Ａ）を介して１個の要求フラグ（ＲＥ
Ｑ）を受信するのに応答して各アクセス装置の第２の要
求フラグカウンタ手段（５４）の計数値（ＲＣ）をイン
クリメントするステップと、 上記各アクセス装置の上流の複数のアクセス装置から上
記第２のバス（Ｂ）を介して空のデータパケット又は利
用可能なデータパケットを受信するのに応答して上記各
アクセス装置の第２の要求フラグカウンタ手段（５４）
の計数値（ＲＣ）をデクリメントするステップと、 １個のアクセス装置が上記第１のバス（Ａ）を介して送
信するために待ち合わせられたデータパケットを有する
とき、上記１個のアクセス装置の上記第１の要求フラグ
カウンタ手段（５４）の計数値（ＲＣ）をそのアクセス
装置の第１のカウントダウンカウンタ手段（５６）に転
送するステップと、 上記１個のアクセス装置の上流の複数のアクセス装置か
ら上記第１のバス（Ａ）を介して空のデータパケット又
は利用可能なデータパケットを受信するのに応答して上
記第１のカウントダウンカウンタ手段（５４）の計数値
をデクリメントするステップと、 １個のアクセス装置が上記第２のバス（Ｂ）を介して送
信するために待ち合わせられたデータパケットを有する
とき、上記１個のアクセス装置の上記第２の要求フラグ
カウンタ手段（５４）の計数値（ＲＣ）をその第２のカ
ウントダウンカウンタ手段（５６）に転送するステップ
と、 上記１個のアクセス装置の上流の複数のアクセス装置か
ら上記第２のバス（Ｂ）を介して空のデータパケット又
は利用可能なデータパケットを受信するのに応答して上
記第２のカウントダウンカウンタ手段（５６）の計数値
をデクリメントするステップと、 上記第１と第２のカウントダウンカウンタ手段（５６，
５６）の計数値に従ってそれぞれ、上記第１と第２のの
バス（Ａ，Ｂ）を介して上記複数のアクセス装置から複
数のデータパケットを送信するように制御するステップ
とをさらに含むことを特徴とする請求の範囲第１項記載
のデータパケットの待ち合わせ方法。 - 【請求項２７】複数のデータパケット（３８）内の情報
の待ち合わせ送信のための通信ネットワークシステムで
あって、上記通信ネットワークシステムは、 互いに反対方向を有する１方向性の第１と第２のバス
（Ａ，Ｂ）と、 上記第１と第２のバス間に接続される複数のアクセス装
置（４）とを備え、上記複数のアクセス装置（４）は上
記第１と第２のバスを介して送信するためのデータパケ
ットを有するときに、上記第１と第２のバス上に要求フ
ラグ（ＲＥＱ）を生成し、 上記アクセス装置は、 （ａ）上記第１と第２のバスのうち上記データパケット
を送信すべきバスを決定するための手段（ＩＰ）と、 （ｂ）上記決定されたバスとは別の他のバス上に要求フ
ラグ（ＲＥＱ）を送信するための要求フラグ発生手段
（１１０）と、 （ｃ）上記決定された１個のバスを介して上記アクセス
装置で受信された空のデータパケット又は利用可能なデ
ータパケットの数（ＲＣ）と、上記他のバスを介して上
記アクセス装置で受信された要求フラグ（ＲＥＱ）の数
とに基づいて、上記アクセス装置から上記データパケッ
トを送信するために上記１個のバス上の空のデータパケ
ット又は利用可能なデータパケットを選択するための論
理手段（１０６）とを備えたことを特徴とする通信ネッ
トワークシステム。 - 【請求項２８】上記論理手段は、計数値が受信された要
求フラグ（ＲＥＱ）の受信に応答してインクリメントさ
れかつ空のデータパケット又は利用可能なデータパケッ
トに応答してデクリメントされるカウンタ手段（５４）
を備え、上記要求フラグ発生手段は上記カウンタ手段
（５４）の計数値（ＲＣ）に基づいて動作することを特
徴とする請求の範囲第２７項記載の通信ネットワークシ
ステム。 - 【請求項２９】上記論理手段は、 （ａ）受信された要求フラグ（ＲＥＱ）と空のデータパ
ケット又は利用可能なデータパケットに応答してこれら
をモニタして検出するモニタ手段（９４，１０８）と、 （ｂ）上記モニタ手段に接続され、少なくとも第１と第
２のカウンタ（５４，５６）を有し、上記受信された要
求フラグ（ＲＥＱ）と空のデータパケット又は利用可能
なデータパケットに応答して上記第１のカウンタの計数
値が所定値だけインクリメント又はデクリメントされる
カウンタ手段と、 （ｃ）上記アクセス装置は、上記第１のバス（Ａ）を介
して送信するためのデータパケットを有するとき、上記
第１のカウンタ（５４）の計数値を上記第２のカウンタ
（５６）に転送した後、上記第１のバス（Ａ）を介して
要求フラグ（ＲＥＱ）を受信したときに、上記第２のカ
ウンタ（５６）の計数値をデクリメントするための制御
手段（１０６）とを備え、 上記アクセス装置は、上記第２のカウンタ（５６）の計
数値に従って上記第１のバス（Ａ）を介してデータパケ
ットを送信するように動作可能であることを特徴とする
請求の範囲第２７項記載の通信ネットワークシステム。 - 【請求項３０】上記第１のカウンタ（５４）の計数値が
上記第２のカウンタ（５６）に転送された後に、上記論
理手段（１０６）は上記第１のカウンタ（５４）をリセ
ットすることを特徴とする請求の範囲第２９項記載の通
信ネットワークシステム。 - 【請求項３１】上記第１のカウンタ（５４）の計数値が
上記第２のカウンタ（５６）に転送される毎に、上記論
理手段（１０６）は上記第１のカウンタ（５４）の計数
値をゼロにリセットすることを特徴とする請求の範囲第
２９項記載の通信ネットワークシステム。 - 【請求項３２】上記第１のカウンタ（５４）の計数値が
上記第２のカウンタ（５６）に転送された後に、上記論
理手段（１０６）は上記第１のカウンタ（５４）の計数
値を予め選択された値にリセットすることを特徴とする
請求の範囲第２９項記載の通信ネットワークシステム。 - 【請求項３３】上記各アクセス装置は、 （ａ）受信された要求フラグ（ＲＥＱ）と空のデータパ
ケット又は利用可能なデータパケットに応答してこれら
をモニタして検出する第１のモニタ手段（９０，９４，
１０８，１０８）と、 （ｂ）上記第１のモニタ手段に接続された第１のカウン
トダウンカウンタ手段（５６）と第１の要求フラグカウ
ンタ手段（５４）とを備え、＿上記第１の要求フラグカ
ウンタ手段（５４）の計数値（ＲＣ）が上記１個のアク
セス装置の上流の複数のアクセス装置から上記第２のバ
ス（Ｂ）を介して要求フラグを受信したときにインクリ
メントされかつ上記１個のアクセス装置の上流の複数の
アクセス装置から上記第１のバス（Ａ）を介して空のデ
ータパケット又は利用可能なデータパケットを受信した
ときにデクリメントされ、 （ｃ）上記アクセス装置は上記第１のバス（Ａ）を介し
て送信するためのデータパケットを有するとき、上記第
２のバス（Ｂ）上に要求フラグ（ＲＥＱ）を発生する第
１の要求フラグ発生手段（１０６，１１０）と、 （ｄ）受信された要求フラグ（ＲＥＱ）と空のデータパ
ケット又は利用可能なデータパケットに応答してこれら
をモニタして検出する第２のモニタ手段（９０，９４，
１０８，１０８）と、 （ｅ）上記第２のモニタ手段に接続された第２のカウン
トダウンカウンタ手段（５６）と第２の要求フラグカウ
ンタ手段（５４）とを備え、上記第２の要求フラグカウ
ンタ手段（５４）の計数値（ＲＣ）が上記１個のアクセ
ス装置の上流の複数のアクセス装置から上記第１のバス
（Ａ）を介して要求フラグを受信したときにインクリメ
ントされかつ上記１個のアクセス装置の上流の複数のア
クセス装置から上記第２のバス（Ｂ）を介して空のデー
タパケット又は利用可能なデータパケットを受信したと
きにデクリメントされ、 （ｆ）上記１個のアクセス装置が上記第２のバス（Ｂ）
を介して送信するためのデータパケットを有するとき、
上記第１のバス（Ａ）上に要求フラグを発生するための
第２の要求フラグ発生手段（１０６，１１０）と、 （ｇ）上記１個のアクセス装置が上記第１と第２のバス
（Ａ，Ｂ）にそれぞれ送信するためのデータパケットを
有するとき、上記第１と第２の要求フラグカウンタ手段
（５４，５４）の計数値（ＲＣ，ＲＣ）をそれぞれ上記
第１と第２のカウントダウンカウンタ手段（５６，５
６）に転送した後、上記第１と第２のバスを介してそれ
ぞれ要求フラグ（ＲＥＱ）を受信したときに上記第１と
第２のカウントダウンカウンタ手段の計数値（ＲＣ，Ｒ
Ｃ）をデクリメントする制御手段（１０６，１０６）と
を備え、 上記１個のアクセス装置は、上記第１と第２のカウント
ダウンカウンタ手段（５６，５６）の計数値に従ってそ
れぞれ、上記第１と第２のバス（Ａ，Ｂ）を介してデー
タパケットを送信するように動作可能であることを特徴
とする請求の範囲第２７項記載の通信ネットワークシス
テム。 - 【請求項３４】上記第１と第２の要求フラグカウンタ手
段（５４，５４）の計数値（ＲＣ，ＲＣ）がそれぞれ上
記第１と第２のカウントダウンカウンタ手段（５６，５
６）に転送された後に、上記論理手段（１０６）は上記
第１と第２の要求フラグカウンタ手段（５４，５４）を
それぞれリセットすることを特徴とする請求の範囲第３
３項記載の通信ネットワークシステム。 - 【請求項３５】上記第１と第２の要求フラグカウンタ手
段（５４，５４）の計数値（ＲＣ，ＲＣ）がそれぞれ上
記第１と第２のカウントダウンカウンタ手段（５６，５
６）に転送される毎に、上記論理手段（１０６）は上記
第１と第２の要求フラグカウンタ手段（５４，５４）の
計数値をそれぞれゼロにリセットすることを特徴とする
請求の範囲第３３項記載の通信ネットワークシステム。 - 【請求項３６】上記第１と第２の要求フラグカウンタ手
段（５４，５４）の計数値（ＲＣ，ＲＣ）がそれぞれ上
記第１と第２のカウントダウンカウンタ手段（５６，５
６）に転送された後に、上記論理手段（１０６）は上記
第１と第２の要求フラグカウンタ手段（５４，５４）の
計数値をそれぞれ予め選択された値にリセットすること
を特徴とする請求の範囲第３３項記載の通信ネットワー
クシステム。 - 【請求項３７】互いに反対方向を有する１方向性の第１
と第２のバス（Ａ，Ｂ）を備える通信ネットワークシス
テムにおいて、パケット（３８）内の情報を送信するた
めのパケット通信用アクセス装置であって、上記パケッ
ト通信用アクセス装置は、 （ａ）上記パケット通信用アクセス装置が上記第１のバ
ス（Ａ）を介して送信するためのデータパケットを有す
るとき、上記第２のバス（Ｂ）を介して送信するための
要求フラグ（ＲＥＱ）を発生するとともに、上記パケッ
ト通信用アクセス装置が上記第２のバス（Ｂ）を介して
送信するためのデータパケットを有するとき、上記第１
のバス（Ａ）を介して送信するための要求フラグ（ＲＥ
Ｑ）を発生する要求フラグ発生手段（１０６，１１０）
と、 （ｂ）受信された要求フラグ（ＲＥＱ）と空のデータパ
ケット又は利用可能なデータパケットとに応答してこれ
らをモニタして検出するモニタ手段（９４，１０８）
と、 （ｃ）上記モニタ手段に接続され少なくとも第１と第２
のカウンタ（５４，５６）を有するカウンタ手段とを備
え、上記第１のカウンタ手段の計数値（ＲＣ）は受信さ
れた要求フラグ（ＲＥＱ）と空のデータパケット又は利
用可能なデータパケットとに応答して所定値だけインク
リメント又はデクリメントされ、 （ｄ）上記１個のパケット通信用アクセス装置が上記第
１のバス（Ａ）を介して送信するためのデータパケット
を有するとき上記第１のカウンタ（５４）の計数値（Ｒ
Ｃ）を上記第２のカウンタ（５６）に転送した後、上記
第１のバス（Ａ）を介して要求フラグ（ＲＥＱ）を受信
したときに上記第２のカウンタ（５６）の計数値をデク
リメントする論理手段（１０６）と、 （ｅ）上記第２のカウンタ（５６）に接続され、上記第
２のカウンタ（５６）の計数値に従ってデータパケット
を上記１個のパケット通信用アクセス装置から上記第１
のバス（Ａ）を介して送信することを制御するように動
作可能である制御手段（１０６，１１０）とを備えたこ
とを特徴とするパケット通信用アクセス装置（４）。 - 【請求項３８】上記論理手段（１０６）は上記第１のカ
ウンタ（５４）の計数値（ＲＣ）が上記第２のカウンタ
（５６）に転送された後、上記第１のカウンタ（５４）
をリセットすることを特徴とする請求の範囲第３７項記
載のパケット通信用アクセス装置。 - 【請求項３９】上記論理手段（１０６）は上記第１のカ
ウンタ（５４）の計数値（ＲＣ）が上記第２のカウンタ
（５６）に転送される毎に、上記第１のカウンタ（５
４）の計数値をゼロにリセットすることを特徴とする請
求の範囲第３７項記載のパケット通信用アクセス装置。 - 【請求項４０】上記論理手段（１０６）は上記第１のカ
ウンタ（５４）の計数値（ＲＣ）が上記第２のカウンタ
（５６）に転送された後、上記第１のカウンタ（５４）
の計数値を予め選択された値にリセットすることを特徴
とする請求の範囲第３７項記載のパケット通信用アクセ
ス装置。 - 【請求項４１】上記要求フラグ発生手段（１０６，１１
０）の第１と第２の要求フラグ発生手段と、上記モニタ
手段（９４，１０８）の第１と第２のモニタ手段と、上
記要求フラグカウンタ手段（５４，５４）の第１と第２
の要求フラグカウンタ手段と、上記カウントダウンカウ
ンタ手段（５６，５６）の第１と第２のカウントダウン
カウンタ手段とを備え、 上記第１のカウントダウンカウンタ手段（５６）と上記
第１の要求フラグカウンタ手段（５４）は上記第１のモ
ニタ手段（９４，１０８）に接続され、上記第１の要求
フラグカウンタ手段（５４）の計数値（ＲＣ）は、上記
第２のバス（Ｂ）を介して要求フラグ（ＲＥＱ）を受信
したときにインクリメントされかつ上記第１のバス
（Ａ）を介して空のデータパケット又は利用可能なデー
タパケットを受信したときにデクリメントされ、 上記１個のパケット通信用アクセス装置が上記第１のバ
ス（Ａ）を介して送信するためのデータパケットを有す
るとき、上記第１の要求フラグ発生手段（１０６，１１
０）は、上記第２のバス（Ｂ）を介して送信するための
要求フラグ（ＲＥＱ）を発生し、 上記第２のモニタ手段は受信された要求フラグ（ＲＥ
Ｑ）と空のデータパケット又は利用可能なデータパケッ
トに応答して動作し、 上記第２のカウントダウンカウンタ手段（５６）と上記
第２の要求フラグカウンタ手段（５４）は上記第２のモ
ニタ手段に接続され、上記第２の要求フラグカウンタ手
段（５４）の計数値（ＲＣ）は、上記第１のバス（Ａ）
を介して要求フラグ（ＲＥＱ）を受信したときにインク
リメントされかつ上記第２のバス（Ｂ）を介して空のデ
ータパケット又は利用可能なデータパケットとを受信し
たときにデクリメントされ、 上記１個のパケット通信用アクセス装置が上記第２のバ
ス（Ｂ）を介して送信するためのデータパケットを有す
るとき、上記第２の要求フラグ発生手段（１０６，１１
０）は上記第１のバス（Ａ）を介して送信するための要
求フラグ（ＲＥＱ）を発生し、 上記１個のパケット通信用アクセス装置が上記第１と第
２のバス（Ａ，Ｂ）を介して送信するためのデータパケ
ットを有するとき、上記論理手段（１０６）は、上記第
１と第２の要求フラグカウンタ手段（５４，５４）の計
数値（ＲＣ，ＲＣ）をそれぞれ上記第１と第２のカウン
トダウンカウンタ手段（５６，５６）に転送した後、上
記第１と第２のバス（Ａ，Ｂ）を介して要求フラグ（Ｒ
ＥＱ）を受信したときに、上記第１と第２のカウントダ
ウンカウンタ手段（５６，５６）の計数値をデクリメン
トし、 上記制御手段（１０６，１１０）は、上記第１と第２の
カウントダウンカウンタ手段（５６，５６）に接続さ
れ、上記第１と第２のカウントダウンカウンタ手段（５
６，５６）の計数値に従ってそれぞれ、データパケット
を上記パケット通信用アクセス装置から上記第１と第２
のバス（Ａ，Ｂ）を介して送信する制御を行うように動
作可能であることを特徴とする請求の範囲第３７項記載
のパケット通信用アクセス装置。 - 【請求項４２】上記第１と第２の要求フラグカウンタ手
段（５４，５４）の計数値がそれぞれ上記第１と第２の
カウントダウンカウンタ手段（５６，５６）に転送され
た後に、上記論理手段（１０６，１０６）は上記第１と
第２の要求フラグカウンタ手段（５４，５４）をそれぞ
れリセットすることを特徴とする請求の範囲第４１項記
載のパケット通信用アクセス装置。 - 【請求項４３】上記第１と第２の要求フラグカウンタ手
段（５４，５４）の計数値がそれぞれ上記第１と第２の
カウントダウンカウンタ手段（５６，５６）に転送され
る毎に、上記論理手段（１０６，１０６）は上記第１と
第２の要求フラグカウンタ手段（５４，５４）の計数値
をそれぞれゼロにリセットすることを特徴とする請求の
範囲第４１項記載のパケット通信用アクセス装置。 - 【請求項４４】上記第１と第２の要求フラグカウンタ手
段（５４，５４）の計数値がそれぞれ上記第１と第２の
カウントダウンカウンタ手段（５６，５６）に転送され
る毎に、上記論理手段（１０６，１０６）は上記第１と
第２の要求フラグカウンタ手段（５４，５４）の計数値
をそれぞれ予め選択された値にリセットすることを特徴
とする請求の範囲第４１項記載のパケット通信用アクセ
ス装置。
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