KR100612250B1 - Ｇｍｉｉ와 ｓｐｉ-3 인터페이스 변환 시스템 및 그 방법 - Google Patents

Ｇｍｉｉ와 ｓｐｉ-3 인터페이스 변환 시스템 및 그 방법 Download PDF

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Abstract

본 발명은 물리적 장치(Physical Device)와 링크 계층 장치(Link Layer Device) 간의 인터페이스를 정의한 SPI-3(System Interface Level 3)와, 기가비트 이더넷(Gigabit Ethernet)의 MAC 부분과 물리적 장치(PHY DEVICE)간의 인터페이스를 정의한 GMII(Gigabit Ethernet Media Independence Interface)간의 인터페이스 변환 시스템 및 그 방법에 관한 것으로, 본 발명에 따르면, 상기 GMII 인터페이스 장치로부터 전송되는 GMII 수신신호를 상기 SPI-3 기준클럭에 따라 동기화된 SPI-3 수신신호로 변환하고, 상기 SPI-3 인터페이스 장치로부터 전송되는 SPI-3 송신신호를 GMII 기준클럭에 따라 동기화된 GMII 송신신호로 변환하는 변환 회로부를 포함한다.
이더넷, MAC, GMII, SPI-3, 인터페이스

Description

ＧＭＩＩ와 ＳＰＩ-3 인터페이스 변환 시스템 및 그 방법{INTERFACE TRANSLATION SYSTEM AND METHOD BETWEEN GIGABIT MEDIA INDEPENDENT INTERFACE and SPI-3 INTERFACE}
도 1은 종래에 따른 GMII와 SPI-3 인터페이스 변환 시스템의 일예를 나타내는 도면.
도 2는 종래에 따른 GMII와 SPI-3 인터페이스 변환 시스템의 다른 예를 나타내는 도면.
도 3은 본 발명에 따른 GMII와 SPI-3 인터페이스 변환 시스템의 개략적인 구성을 나타내는 도면.
도 4는 도 3의 변환 회로부의 상세 구성을 나타내는 도면.
도 5는 도 3의 변환회로부에서 핀 할당의 일예를 나타내는 도면.
도 6은 도 4의 RX 제어부의 상세 구성을 나타내는 도면.
도 7은 도 4의 TX 제어부의 상세 구성을 나타내는 도면.
도 8은 본 발명에 따른 GMII에서 SPI-3 인터페이스로 변환하는 과정을 나타내는 흐름도.
도 9는 본 발명에 따른 도 8은 본 발명에 따른 SPI-3에서 GMII 인터페이스로 변환하는 과정을 나타내는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 네트워크 프로세서 200 : 상용 이더넷 스위치
300 : 변환회로부 310a ~ 310d, : 데이터 래치부
320 : SFD 검출부 330 : RX 제어부
340 : RX FIFO 저장부 350a,350b : 클럭 동기부
360 : TX 제어부 370 : TX FIFO 저장부
380 : SFD 생성부 400 : 프로세서
본 발명은 GMII와 SPI-3 인터페이스 변환 시스템 및 그 방법에 관한 것으로, 보다 상세하게는 물리적 장치(Physical Device)와 링크 계층 장치(Link Layer Device) 간의 인터페이스를 정의한 SPI-3(System Interface Level 3)와 기가비트 이더넷(Gigabit Ethernet)의 MAC 부분과 물리적 장치(PHY DEVICE)간의 인터페이스를 정의한 GMII(Gigabit Ethernet Media Independence Interface)간의 인터페이스 변환 시스템 및 그 방법에 관한 것이다.
통신 및 네트웍 시스템에서는 여러 다양한 통신 프로토콜과 많은 인터페이스 가 규정되어 있다. 이에 따라, 서로 다른 프로토콜 및 인터페이스간의 통신을 위해서는 각 계층별 인터페이스가 규정되어 있기 때문에 동일한 인터페이스를 맞추어 주어야 한다.
특히, SPI-3 인터페이스 방식은 링크 계층 장치(LINK LAYER DEVICE)와 물리적 장치(PHY DEVICE)간의 통신방식을 정의하며, GMII(Giagbit Media Independent Interface) 인터페이스 방식은 기가비트 이더넷(Giagbit Ethernet)에서 MAC 부분과 물리적 장치(PHY DEVICE)를 연결하는 인터페이스로 정의한다. 따라서, SPI-3 인터페이스 방식을 갖는 장치와 GMII 인터페이스 방식을 갖는 장치간에 통신을 하기 위해서는 상호간에 서로 다른 프로토콜 및 인터페이스를 맞추어 주어야만 한다.
도 1은 종래에 따른 GMII와 SPI-3 인터페이스 변환 시스템의 일예를 나타내는 도면이다.
도 1에 도시된 바와 같이, SPI-3 인터페이스를 갖는 네트워크 프로세서(Network Processor, 10)에 GMII 인터페이스를 갖는 상용 이더넷 스위치(Ethernet Switch, 20)를 연결하는 경우 상호간의 인터페이스와 프로토콜이 맞지 않아 직접적으로 연결을 할 수 없게 된다.
이에 따라, 상기 네트워크 프로세서(Network Processor, 10)와 이더넷 스위치(Ethernet Switch, 20)간에 프로토콜과 인터페이스를 변환시켜 주는 맥(MAC, 30)이 연결되어 회로가 구성되어지며, 상기 맥(MAC, 30)을 제어하기 위한 프로세서(Processor, 40)가 연결되어진다.
이러한 구성에 의해 상기 맥(MAC, 30)은 프로세서(Processor, 40)의 제어에 따라, 네트워크 프로세서(Network Processor, 10)와 이더넷 스위치(Ethernet Switch, 20)간의 프로토콜과 인터페이스를 변환시켜 상호간의 통신이 가능하게 해 준다.
그러나, 이러한 시스템의 구성에서는 맥(MAC, 30)을 제어하기 위한 프로세서(Processor, 40)의 연결이 필요할 뿐만 아니라, MAC 어드레스도 할당하여야 한다.
또한, 상기 프로세서(Processor, 40)는 맥(MAC, 30)을 초기화하거나 구동시키기 위한 드라이버(Driver)를 구비해야만 하므로 전체적으로 시스템의 구성이 복잡해지게 되는 문제점이 있었다.
도 2는 종래에 따른 GMII와 SPI-3 인터페이스 변환 시스템의 다른 예를 나타내는 도면이다.
도 2에 도시된 바와 같이, SPI-3 인터페이스를 갖는 네트워크 프로세서(Network Processor, 10)에 GMII 인터페이스를 갖는 상용 이더넷 스위치(Ethernet Switch, 20)를 연결하는 경우 상호간의 인터페이스와 프로토콜이 맞지 않아 직접적으로 연결을 할 수 없게 된다.
이에 따라, 상기 네트워크 프로세서(Network Processor, 10)와 이더넷 스위치(Ethernet Switch, 20)간에 프로토콜과 인터페이스를 변환시켜 주는 맥(MAC, 30)과 이더넷 포트(Ethernet Port)를 통해 연결되어지는 물리적 장치(40,50)가 연결되어 회로가 구성되어지며, 상기 맥(MAC, 30)을 제어하기 위한 제1 프로세서(60)와 상기 이더넷 스위치(Ethernet Switch, 20)를 제어하기 위한 제2 프로세서(70)가 연결되어진다.
이러한 구성에 의해 상기 맥(MAC, 30)은 제1 프로세서(Processor, 60)의 제어에 따라, 네트워크 프로세서(Network Processor, 10)와 이더넷 스위치(Ethernet Switch, 20)간의 프로토콜과 인터페이스를 변환시켜 상호간의 통신이 가능하게 해 준다.
그러나, 이러한 시스템의 구성 역시 맥(MAC, 30)을 제어하기 위한 제1 프로세서(Processor, 60)와, 이더넷 스위치(Ethernet Switch, 20)를 제어하기 위한 제2 프로세서(70)의 연결이 필요하고, MAC 어드레스도 할당하여야 한다.
또한, 도 1의 구성에서와 마찬가지로 상기 제1 프로세서(Processor, 60)는 맥(MAC, 30)을 초기화하거나 구동시키기 위한 드라이버(Driver)를 구비해야만 하므로 전체적으로 시스템의 구성이 복잡해지게 되고 대기시간(Latency time)이 길어지게 되는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, GMII 장치와 SPI-3 장치간에 변환회로를 연결하여 상호간의 프로토콜과 인터페이스를 직접 변환시킴으로써, MAC 어드레스 할당이나 초기화 작업 등으로 길어지는 대기시간(Latency time)을 최소화할 수 있도록 한 GMII와 SPI-3 인터페이스 변환 시스템 및 그 방법을 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 GMII와 SPI-3 인터페이스 변환 시스템의 일 측면에 따르면, 상기 GMII 인터페이스 장치로부터 전송되는 GMII 수신신호를 상기 SPI-3 기준클럭에 따라 동기화된 SPI-3 수신신호로 변환하고, 상기 SPI-3 인터페이스 장치로부터 전송되는 SPI-3 송신신호를 GMII 기준클럭에 따라 동기화된 GMII 송신신호로 변환하는 변환 회로부를 포함한다.
상기 변환 회로부는 상기 GMII 인터페이스 장치로부터 전송되는 GMII 수신신호의 SFD 패턴정보에 따라 상기 GMII 수신신호를 상기 SPI-3 기준클럭에 동기화된 SPI-3 수신신호로 변환하는 제1 변환 회로부와, 상기 SPI-3 인터페이스 장치로부터 전송되는 SPI-3 송신신호에 SFD 패턴정보를 부가하여 상기 GMII 기준클럭에 동기화된 GMII 송신신호로 변환하는 제2 변환 회로부를 포함한다.
상기 제1 변환 회로부는 상기 GMII 인터페이스 장치로부터 전송되는 GMII 수신신호에서 SFD 패턴정보를 검출하는 SFD 패턴 검출부와, 상기 GMII 수신신호를 SPI-3 수신신호로 변환시 GMII 기준클럭과 SPI3 기준클럭에 따른 클럭의 동기를 맞추어 주는 제1 클럭 동기부와, 상기 SFD 패턴 검출부로부터 전송되는 SFD 패턴정보와 기저장되어 있는 SFD 패턴정보가 일치하는 경우, 상기 제1 클럭 동기부의 SPI3 기준클럭에 따라 상기 GMII 수신신호를 SPI-3 수신신호로 변환하는 제1 제어부를 포함한다.
상기 GMII 인터페이스 장치로부터 전송되는 GMII 수신신호는 GMII RX_DV(Data Valid) 신호가 하이(High)로 액티브되는 동안만 GMII_RXC 클럭신호에 맞춰 전송되어진다.
상기 제1 제어부는 상기 SFD 검출부로부터 전송된 SFD 패턴정보와 기저장되어 있는 SFD 패턴정보를 비교하여 상호간의 정보가 일치하는 경우 매치신호를 발생시키는 비교기와, 상기 비교기로부터 매치신호가 전송되는 경우 상기 GMII 수신신호를 GMII 기준클럭에 따라 동기화하는 GMII 수신 제어부와, 상기 GMII 수신 제어부에 의해 동기화된 GMII 수신신호를 SPI3 기준클럭에 따라 SPI-3 수신신호로 변환하는 SPI-3 수신 제어부를 포함한다.
상기 제2 변환 회로부는 상기 SPI-3 송신신호를 GMII 송신신호로 변환시 GMII 기준클럭과 SPI3 기준클럭에 따른 클럭의 동기를 맞추어 주는 제2 클럭 동기부와, 상기 제2 클럭 동기부의 기준클럭신호에 따라 프리앰블(Preamble)과 SFD 패턴정보를 생성하는 SFD 패턴정보 생성부와, 상기 SFD 패턴정보 생성부로부터 생성된 프리앰블(Preamble)과 SFD 패턴정보 및 상기 SPI-3 송신신호를 상기 제2 클럭 동기부의 GMII 기준클럭에 따라 GMII 송신신호로 변환하는 제2 제어부를 포함한다.
상기 제2 제어부는 상기 SPI-3 송신신호를 SPI3 기준클럭에 따라 동기화하는 SPI-3 송신 제어부와, 상기 SPI-3 송신 제어부에 의해 동기화된 SPI-3 송신신호를 GMII 기준클럭에 따라 GMII 송신신호로 변환하는 GMII 송신 제어부를 포함한다.
한편, 상기한 목적을 달성하기 위한 본 발명에 따른 GMII와 SPI-3 인터페이스 변환 방법의 일 측면에 따르면, GMII 인터페이스 장치로부터 전송되는 GMII 수신신호의 SFD 패턴정보에 따라 상기 GMII 수신신호를 상기 SPI-3 기준클럭에 동기화된 SPI-3 수신신호로 변환하는 과정을 포함한다.
상기 GMII 수신신호를 상기 SPI-3 기준클럭에 동기화된 SPI-3 수신신호로 변 환하는 과정은, 상기 GMII 인터페이스 장치로부터 전송되는 GMII 수신신호에서 SFD 패턴정보를 검출하는 과정과, 상기 GMII 수신신호를 SPI-3 수신신호로 변환시 GMII 기준클럭과 SPI3 기준클럭에 따른 클럭의 동기를 맞추어 주는 과정과, 상기 SFD 패턴 검출부로부터 전송되는 SFD 패턴정보와 기저장되어 있는 SFD 패턴정보가 일치하는 경우, 상기 SPI3 기준클럭에 따라 상기 GMII 수신신호를 SPI-3 수신신호로 변환하는 과정을 포함한다.
상기 SPI3 기준클럭에 따라 상기 GMII 수신신호를 SPI-3 수신신호로 변환하는 과정은, 상기 SFD 패턴정보와 기저장되어 있는 SFD 패턴정보를 비교하여 상호간의 정보가 일치하는 경우 매치신호를 발생시키는 과정과, 상기 매치신호가 전송되는 경우 상기 GMII 수신신호를 GMII 기준클럭에 따라 동기화하는 과정과, 상기 GMII 수신신호를 SPI3 기준클럭에 따라 SPI-3 수신신호로 변환하는 과정을 포함한다.
한편, 상기한 목적을 달성하기 위한 본 발명에 따른 GMII와 SPI-3 인터페이스 변환 방법의 일 측면에 따르면, SPI-3 인터페이스 장치로부터 전송되는 SPI-3 송신신호에 SFD 패턴정보를 부가하여 GMII 기준클럭에 동기화된 GMII 송신신호로 변환하는 과정을 포함한다.
상기 SPI-3 송신신호에 SFD 패턴정보를 부가하여 GMII 기준클럭에 동기화된 GMII 송신신호로 변환하는 과정은, 상기 GMII 기준클럭과 SPI3 기준클럭에 따른 클럭의 동기를 맞추어 주는 과정과, 상기 GMII 기준클럭에 따라 프리앰블(Preamble)과 SFD 패턴정보를 생성하는 과정과, 상기 프리앰블(Preamble)과 SFD 패턴정보 및 상기 SPI-3 송신신호를 상기 GMII 기준클럭에 따라 GMII 송신신호로 변환하는 과정을 포함한다.
상기 프리앰블(Preamble)과 SFD 패턴정보 및 상기 SPI-3 송신신호를 상기 GMII 기준클럭에 따라 GMII 송신신호로 변환하는 과정은, 상기 SPI-3 송신신호를 SPI3 기준클럭에 따라 동기화하는 과정과, 상기 SPI3 기준클럭에 따라 동기화된 SPI-3 송신신호를 GMII 기준클럭에 따라 GMII 송신신호로 변환하는 과정을 포함한다.
이하, 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 참조번호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호들 및 부호들로 나타내고 있음에 유의해야 한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 3은 본 발명에 따른 GMII와 SPI-3 인터페이스 변환 시스템의 개략적인 구성을 나타내는 도면이다.
도 3에 도시된 바와 같이, SPI-3 인터페이스를 갖는 네트워크 프로세서(Network Processor, 100)와, GMII 인터페이스를 갖는 상용 이더넷 스위치(Ethernet Switch, 200)와, 상기 네트워크 프로세서(Network Processor, 100)와 상용 이더넷 스위치(Ethernet Switch, 200) 상호간 인터페이스와 프로토콜을 변환시 켜주는 변환회로부(300)와, 상기 네트워크 프로세서(Network Processor, 100)와 상용 이더넷 스위치(Ethernet Switch, 200)를 제어하기 위한 프로세서(400)로 구성되어진다.
변환회로(300)는 상기 상용 이더넷 스위치(Ethernet Switch, 200)로부터 전송되는 GMII RX 신호를 SPI-3 인터페이스와 프로토콜에 맞는 SPI-3 RX 신호로 변환하여 상기 네트워크 프로세서(Network Processor, 100)로 전송하고, 역으로 상기 네트워크 프로세서(Network Processor, 100)로부터 전송되는 SPI-3 TX 신호를 GMII 인터페이스와 프로토콜에 맞는 GMII TX 신호로 변환하여 상기 상용 이더넷 스위치(Ethernet Switch, 200)로 전송하게 된다.
도 4는 도 3의 변환회로부의 상세 구성을 나타내는 도면이고, 도 5는 도 3의 변환회로부에서 핀 할당의 일예를 나타내는 도면이다.
도시된 바와 같이, 본 발명의 변환회로(300)는 크게 GMII RX 인터페이스를 SPI-3 RX 인터페이스로 변환하는 변환부와, SPI-3 TX 인터페이스를 GMII TX 인터페이스로 변환하는 변환부로 구성되어진다.
먼저, GMII RX 인터페이스를 SPI-3 RX 인터페이스로 변환하는 변환부는 제1 데이터 래치부(310a)와, SFD(Starting Frame Delimiter) 검출부(320)와, RX 제어부(330)와, RX FIFO 저장부(340)와, 제2 데이터 래치부(310b)와, 제1 클럭 동기부(350a)로 구성되어진다.
제1 데이터 래치부(310a)는 상용 이더넷 스위치로부터 전송되는 GMII RX_DV(Data Valid) 신호가 하이(High)로 액티브되는 동안 GMII_ RXC 클럭신호에 맞 춰 GMII RXD(7:0) 데이터를 래치한다.
SFD(Starting Frame Delimiter) 검출부(320)는 상기 제1 데이터 래치부(310a)로부터 래치된 데이터를 전달받아 프리앰블(Preamble) 필드와 SFD 필드내의 정보를 검출하여 SFD 필드내의 비트열 정보를 상기 RX 제어부(330)로 전송한다.
RX 제어부(330)는 상기 SFD(Starting Frame Delimiter) 검출부(320)로부터 전송된 SFD 필드내의 비트열 정보와 기저장되어 있는 SFD 비트열 정보(10101011)를 비교하여 상호간의 비트열 정보가 일치하는 경우, 상기 프리앰블(Preamble) 필드와 SFD 필드를 제외한 실제 데이터만 상기 RX FIFO 저장부(340)에 저장될 수 있도록 제어하게 된다.
또한, RX 제어부(330)는 실제 데이터가 RX FIFO 저장부(340)에 저장되어진 후, 네트워크 프로세서로부터 전송되어지는 SPI-3의 FIFO 상태신호인 SPI-3_RXEN_B 신호의 상태를 체크하게 된다. 이때, SPI-3_RXEN_B 신호가 로우 액티브(low active) 상태이면 상기 제1 클럭 동기부(350a)로부터 제공되어지는 SPI3_REFCLK 기준클럭신호에 맞춰 SPI3_RXSOP(Start Of Packet) 신호와 SPI3_RXEOP(End Of Packet) 신호를 네트워크 프로세서로 전송하게 된다.
또한, 상기 RX FIFO 저장부(340)에 저장되어 있는 데이터 역시 상기 RX 제어부(330)의 제어에 따라 SPI3_RXSOP(Start Of Packet) 신호가 전송되어진 후 SPI3_REFCLK 기준클럭신호에 동기화된 SPI3_RXD(7:0) 데이터로 변환되어 상기 제2 데이터 래치부(310b)를 통해 네트워크 프로세서로 전송되어진다.
즉, 먼저 SPI3_REFCLK 기준클럭신호에 동기화된 SPI3_RXSOP(Start Of Packet) 신호가 전송된 후 SPI3_RXD(7:0) 데이터가 전송되어지고 이어서 SPI3_RXEOP(End Of Packet) 신호가 전송되어진다.
제2 데이터 래치부(310b)는 상기 RX 제어부(330)로부터 전송되어지는 SPI3_RXSOP(Start Of Packet) 신호와 SPI3_RXEOP(End Of Packet) 신호 및 상기 RX FIFO 저장부(340)로부터 전송되어지는 SPI3_RXD(7:0) 데이터를 래치한 후 상기 네트워크 프로세서로 전송하게 된다.
제1 클럭 동기부(350a)는 GMII RX 인터페이스를 SPI-3 RX 인터페이스로 변환시 GMII_REFCLK 과 SPI3_REFCLK 기준클럭을 제공하여 인터페이스에 따른 클럭의 동기를 맞추어 주는 역할을 수행하게 된다.
한편, SPI-3 TX 인터페이스를 GMII TX 인터페이스로 변환하는 변환부는 제3 데이터 래치부(310c)와, TX 제어부(360)와, TX FIFO 저장부(370)와, SFD(Starting Frame Delimiter) 생성부(380)와, 제4 데이터 래치부(310d)와, 제2 클럭 동기부(350b)로 구성되어진다.
제3 데이터 래치부(310c)는 SPI-3 인터페이스를 사용하는 네트워크 프로세서로부터 전송되어지는 SPI TXD(7:0) 데이터를 SPI3_TXC 클럭신호에 맞춰 래치한 다음 상기 TX FIFO 저장부(370)로 전송하게 된다.
TX 제어부(360)는 상기 제3 데이터 래치부(310c)를 통해 전송되어지는 SPI3_TXEN_B 신호가 로우(Low) 상태인 경우, 상기 네트워크 프로세서로부터 전송되는 SPI3_TXSOP 신호와 SPI3_TXEOP 신호를 전송받게 된다.
또한, 상기 네트워크 프로세서로부터 SPI3_TXSOP 신호가 전송되어지면 상기 TX 제어부(360)는 상기 제3 데이터 래치부(310c)에서 래치된 SPI TXD(7:0) 데이터를 TX FIFO 저장부(370)에 저장될 수 있도록 제어하게 된다.
또한, 상기 TX 제어부(360)는 상용 이더넷 스위치로 전송되어지는 GMII_TXEN 신호가 하이(High) 상태인 경우, 상기 제2 클럭 동기부(350b)로부터 제공되어지는 GMII_REFCLK 기준클럭신호에 맞춰 상기 SFD(Starting Frame Delimiter) 생성부(380)로 프리앰블과 SFD 패턴 생성 신호를 전송한 다.
또한, TX 제어부(360)는 상기 TX FIFO 저장부(370)에 저장되어 있는 SPI TXD(7:0) 데이터 역시 GMII_REFCLK 기준클럭신호에 동기화된 GMII_TXD(7:0) 데이터로 변환되어 상기 제4 데이터 래치부(310d)로 전송될 수 있도록 제어하게 된다.
SFD(Starting Frame Delimiter) 생성부(380)는 상기 TX 제어부(360)의 제어에 따라 프리앰블 패턴(10101010)과 SFD 패턴(10101011)을 생성하여 상기 제4 데이터 래치부(310d)로 전송하게 된다.
제4 데이터 래치부(310d)는 상기 SFD(Starting Frame Delimiter) 생성부(380)로부터 생성된 프리앰블(10101010)과 SFD 패턴(10101011) 정보 및 상기 TX FIFO 저장부(370)로부터 전송되어지는 GMII_TXD(7:0) 데이터를 래치하여 상용 이더넷 스위치로 GMII_TX 신호를 전송하게 된다. 이 때, 상기 프리앰블(10101010)과 SFD 패턴(10101011) 정보를 먼저 전송한 후 연이어 상기 GMII_TXD(7:0) 데이터를 전송하게 된다.
제2 클럭 동기부(350b)는 SPI-3 TX 인터페이스를 GMII TX 인터페이스로 변환시 GMII_REFCLK 과 SPI3_REFCLK 기준클럭을 제공하여 인터페이스에 따른 클럭의 동 기를 맞추어 주는 역할을 수행하게 된다.
도 6은 도 4의 RX 제어부의 상세 구성을 나타내는 도면이다.
도 6에 도시된 바와 같이, 본 발명에 따른 RX 제어부(330)는 GMII RX 제어부(331)와, 비교기(332)와, SPI-3 RX 제어부(333)로 구성되어진다.
GMII RX 제어부(331)는 상용 이더넷 스위치로부터 전송되는 GMII RX_DV(Data Valid) 신호가 하이(High) 상태로 액티브되는 동안 GMII_ RXC 클럭신호에 맞춰 GMII RXD(7:0) 데이터가 레지스터에 래치되도록 제어한다.
비교기(332)는 SFD(Starting Frame Delimiter) 검출부(320)로부터 검출된 SFD 필드의 비트열 정보를 전송받아 기저장되어 있는 SFD 패턴(10101011)과 비교한다. 비교 결과, 전송된 SFD 필드의 비트열 정보가 SFD 패턴(10101011) 정보와 일치(match)하게 되면 매치 신호(match signal)를 상기 GMII RX 제어부(331)로 전송하게 된다.
이에 따라, 상기 비교기(332)로부터 매치 신호(match signal)를 전송받은 GMII RX 제어부(331)는 프리앰블(Preamble) 필드와 SFD 필드를 제외한 실제 데이터만 RX FIFO 저장부(340)에 저장될 수 있도록 제어하게 된다.
SPI-3 RX 제어부(333)는 네트워크 프로세서로부터 전송되어지는 SPI-3의 FIFO 상태신호인 SPI-3_RXEN_B 신호의 상태를 체크하게 된다. 이때, SPI-3_RXEN_B 신호가 로우 액티브(low active) 상태이면 SPI3_REFCLK 기준클럭신호에 맞춰 SPI3_RXSOP(Start Of Packet) 신호와 SPI3_RXEOP(End Of Packet) 신호를 네트워크 프로세서로 전송하게 된다.
즉, SPI-3 RX 제어부(331)는 상기 SPI3_RXSOP(Start Of Packet) 신호가 전송한 후, 상기 RX FIFO 저장부(340)에 저장되어 있는 데이터가 SPI3_REFCLK 기준클럭신호에 동기화된 SPI3_RXD(7:0) 데이터로 변환되어 네트워크 프로세서로 전송될 수 있도록 제어하게 된다.
또한, SPI-3 RX 제어부(331)는 상기 RX FIFO 저장부(340)에 저장된 데이터가 모두 전송되어 비어 있는 상태(Empty state)가 되면, 상기 SPI3_RXEOP(End Of Packet) 신호를 네트워크 프로세서로 전송하게 된다.
도 7은 도 4의 TX 제어부의 상세 구성을 나타내는 도면이다.
도 7에 도시된 바와 같이, 본 발명에 따른 TX 제어부(360)는 SPI-3 TX 제어부(361)와, GMII TX 제어부(362)로 구성되어진다.
SPI-3 TX 제어부(361)는 SPI-3 인터페이스를 사용하는 네트워크 프로세서로부터 전송되어지는 SPI3_TXEN_B 신호가 로우(Low) 상태인 경우, 상기 네트워크 프로세서로부터 전송되는 SPI3_TXSOP 신호와 SPI3_TXEOP 신호를 전송받게 된다.
즉, SPI-3 TX 제어부(361)는 상기 SPI3_TXSOP 신호를 전송받은 후, 래치부에서 래치된 SPI TXD(7:0) 데이터를 TX FIFO 저장부(370)에 저장될 수 있도록 제어하게 된다.
GMII TX 제어부(362)는 상용 이더넷 스위치로 전송되어지는 GMII_TXEN 신호가 하이(High) 상태인 경우, GMII_REFCLK 기준클럭신호에 맞춰 SFD(Starting Frame Delimiter) 생성부(380)로 프리앰블과 SFD 패턴 생성 신호를 전송하게 된다.
이에 따라, SFD(Starting Frame Delimiter) 생성부(380)에서는 프리앰블 패 턴(10101010)과 SFD 패턴(10101011)을 생성하여 상기 상용 이더넷 스위치로 전송한 후 전송완료신호를 상기 GMII TX 제어부(362)로 전송하게 된다.
또한, GMII TX 제어부(362)는 상기 SFD(Starting Frame Delimiter) 생성부(380)로부터 상기 전송완료신호를 전송받게 되면 상기 TX FIFO 저장부(370)에 저장되어 있는 SPI TXD(7:0) 데이터가 GMII_REFCLK 기준클럭신호에 동기화된 GMII_TXD(7:0) 데이터로 변환되어 상기 상용 이더넷 스위치로 전송될 수 있도록 제어하게 된다.
또한, GMII TX 제어부(362)는 상기 TX FIFO 저장부(370)에 저장된 데이터가 모두 전송되어 비어 있는 상태(Empty state)가 되면, 전송되는 데이터가 유효하지 않음을 알리는 로우(Low) 상태의 GMII_TXEN 신호를 상기 상용 이더넷 스위치로 전송하게 된다.
도 8은 본 발명에 따른 GMII에서 SPI-3 인터페이스로 변환하는 과정을 나타내는 흐름도이다.
도 8에 도시된 바와 같이, GMII 인터페이스를 사용하는 상용 이더넷 스위치로부터 전송되는 GMII RX_DV(Data Valid) 신호가 하이(High)로 액티브되는 동안 GMII_RXC 클럭신호에 동기화된 GMII RXD(7:0) 데이터가 레지스터에 래치(S10)된 후 SFD(Starting Frame Delimiter) 검출부(320)로 전송되어진다.
이에 따라, 상기 SFD(Starting Frame Delimiter) 검출부(320)에서는 전송된 GMII RXD(7:0) 데이터에서 SFD 패턴 정보를 검출(S20)하여 RX 제어부(330)로 전송하게 된다.
이에 따라, RX 제어부(330)에서는 상기 SFD(Starting Frame Delimiter) 검출부(320)로부터 전송된 SFD 패턴 정보와 기저장되어 있는 SFD 패턴 정보(10101011)를 비교하여 상호간의 정보가 일치하는지 확인(S30)하게 된다.
확인 결과, 상호간의 정보가 일치하는 경우, 상기 RX 제어부(330)의 제어에 따라 상기 GMII RXD(7:0) 데이터에서 프리앰블(Preamble) 필드와 SFD 필드를 제외한 실제 데이터만 RX FIFO 저장부(340)에 저장(S40)되어진다.
그러나, 상호간의 정보가 일치하지 않는 경우, 상기 RX 제어부(330)는 에러신호를 발생(S50)시키게 되며, 이러한 경우 상기 GMII_RXC 클럭신호에 동기화된 GMII RXD(7:0) 데이터가 레지스터에 래치되는 과정(S10)이 다시 진행되게 된다.
이어서, 상기 RX 제어부(330)는 네트워크 프로세서로부터 전송되어지는 SPI-3의 FIFO 상태신호인 SPI-3_RXEN_B 신호가 로우 액티브(low active) 상태인 경우, 데이터의 전송 시작을 알리는 SPI3_RXSOP(Start Of Packet) 신호를 SPI3_REFCLK 기준클럭신호에 맞춰 네트워크 프로세서로 전송(S60)하게 된다.
이어서, 상기 RX 제어부(330)의 제어에 따라 상기 RX FIFO 저장부(340)에 저장되어 있는 데이터가 SPI3_REFCLK 기준클럭신호에 동기화된 SPI3_RXD(7:0) 데이터로 변환되어 상기 네트워크 프로세서로 전송(S70)되어진다.
이어서, 상기 RX 제어부(330)는 상기 RX FIFO 저장부(340)에 저장되어 있는 데이터가 모두 전송되어 비어있는 상태(Empty state)인지를 확인(S80)한다.
확인 결과, 상기 RX FIFO 저장부(340)가 비어있는 상태면 데이터의 전송 종료를 알리는 SPI3_RXEOP(End Of Packet) 신호를 네트워크 프로세서로 전송(S90)하 게 된다.
도 9는 본 발명에 따른 도 8은 본 발명에 따른 SPI-3에서 GMII 인터페이스로 변환하는 과정을 나타내는 흐름도이다.
도 9에 도시된 바와 같이, SPI-3 인터페이스를 사용하는 네트워크 프로세서로부터 전송되어지는 SPI3_TXEN_B 신호가 로우(Low) 상태인 경우, TX 제어부(360)는 상기 네트워크 프로세서로부터 데이터 전송의 시작을 알리는 SPI3_TXSOP 신호를 전송(S10)받게 된다.
이어서, 상기 TX 제어부(360)의 제어에 따라 상기 네트워크 프로세서로부터 전송되어지는 SPI_TXD(7:0) 데이터가 SPI3_TXC 클럭신호에 맞춰 레지스터에 래치된 후 TX FIFO 저장부(370)에 저장(S20)되어진다.
이어서, 상기 TX 제어부(360)는 상기 네트워크 프로세서로부터 데이터 전송의 종료를 알리는 SPI3_TXEOP 신호를 전송(S30)받게 된다.
이에 따라, 상기 TX 제어부(360)는 GMII 인터페이스를 사용하는 상용 이더넷 스위치로 전송되어지는 GMII_TXEN 신호가 하이(High) 상태인 경우, GMII_REFCLK 기준클럭신호에 동기화된 프리앰블과 SFD 패턴 생성 신호를 SFD(Starting Frame Delimiter) 생성부(380)로 전송(S40)하게 된다.
이에 따라, SFD(Starting Frame Delimiter) 생성부(380)에서는 프리앰블 패턴(10101010)과 SFD 패턴(10101011)을 생성(S50)하여 상기 상용 이더넷 스위치로 전송(S60)한 후 전송완료신호를 상기 TX 제어부(360)로 전송하게 된다.
이어서, 상기 SFD(Starting Frame Delimiter) 생성부(380)로부터 전송완료신 호를 전송받은 상기 TX 제어부(360)의 제어에 따라, 상기 TX FIFO 저장부(370)에 저장되어 있는 SPI TXD(7:0) 데이터가 GMII_REFCLK 기준클럭신호에 동기화된 GMII_TXD(7:0) 데이터로 변환되어 상기 상용 이더넷 스위치로 전송(S70)되어진다.
이어서, 상기 TX 제어부(360)는 상기 TX FIFO 저장부(370)에 저장되어 있는 데이터가 모두 전송되어 비어있는 상태(Empty state)인지를 확인(S80)한다.
확인 결과, 상기 TX FIFO 저장부(370)가 비어있는 상태면 전송되는 데이터가 유효하지 않음을 알리는 로우(Low) 상태의 GMII_TXEN 신호를 상기 상용 이더넷 스위치로 전송(S90)하게 된다.
이상에서는 본 발명에서 특정의 바람직한 실시예에 대하여 도시하고 또한 설명하였다. 그러나, 본 발명은 상술한 실시예에 한정되지 아니하며, 특허 청구의 범위에서 첨부하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능할 것이다.
본 발명에 따르면, GMII 장치와 SPI-3 장치간에 변환회로를 연결하여 상호간의 프로토콜과 인터페이스를 직접 변환시킴으로써, MAC 어드레스 할당이나 초기화 작업 등으로 길어지는 대기시간(Latency time)을 최소화하여보다 효율적으로 인터페이스 변환을 할 수 있게 되는 효과가 있다.

Claims (20)

  1. GMII와 SPI-3 인터페이스 변환 시스템에 있어서,
    상기 GMII 인터페이스 장치로부터 전송되는 GMII 수신신호를 상기 SPI-3 기준클럭에 따라 동기화된 SPI-3 수신신호로 변환하고, 상기 SPI-3 인터페이스 장치로부터 전송되는 SPI-3 송신신호를 GMII 기준클럭에 따라 동기화된 GMII 송신신호로 변환하는 변환 회로부를 포함하는 것을 특징으로 하는 GMII와 SPI-3 인터페이스 변환 시스템.
  2. 제 1항에 있어서,
    상기 변환 회로부는,
    상기 GMII 인터페이스 장치로부터 전송되는 GMII 수신신호의 SFD 패턴정보에 따라 상기 GMII 수신신호를 상기 SPI-3 기준클럭에 동기화된 SPI-3 수신신호로 변환하는 제1 변환 회로부와,
    상기 SPI-3 인터페이스 장치로부터 전송되는 SPI-3 송신신호에 SFD 패턴정보를 부가하여 상기 GMII 기준클럭에 동기화된 GMII 송신신호로 변환하는 제2 변환 회로부를 포함하는 것을 특징으로 하는 GMII와 SPI-3 인터페이스 변환 시스템.
  3. 제 2항에 있어서,
    상기 제1 변환 회로부는,
    상기 GMII 인터페이스 장치로부터 전송되는 GMII 수신신호에서 SFD 패턴정보를 검출하는 SFD 패턴 검출부와,
    상기 GMII 수신신호를 SPI-3 수신신호로 변환시 GMII 기준클럭과 SPI3 기준클럭에 따른 클럭의 동기를 맞추어 주는 제1 클럭 동기부와,
    상기 SFD 패턴 검출부로부터 전송되는 SFD 패턴정보와 기저장되어 있는 SFD 패턴정보가 일치하는 경우, 상기 제1 클럭 동기부의 SPI3 기준클럭에 따라 상기 GMII 수신신호를 SPI-3 수신신호로 변환하는 제1 제어부를 포함하는 것을 특징으로 하는 GMII와 SPI-3 인터페이스 변환 시스템.
  4. 제 3항에 있어서,
    상기 GMII 인터페이스 장치로부터 전송되는 GMII 수신신호는 GMII RX_DV(Data Valid) 신호가 하이(High)로 액티브되는 동안만 GMII_RXC 클럭신호에 맞춰 전송되는 것을 특징으로 하는 GMII와 SPI-3 인터페이스 변환 시스템.
  5. 제 3항에 있어서,
    상기 제1 제어부는,
    상기 SFD 검출부로부터 전송된 SFD 패턴정보와 기저장되어 있는 SFD 패턴정보를 비교하여 상호간의 정보가 일치하는 경우 매치신호를 발생시키는 비교기와,
    상기 비교기로부터 매치신호가 전송되는 경우 상기 GMII 수신신호를 GMII 기준클럭에 따라 동기화하는 GMII 수신 제어부와,
    상기 GMII 수신 제어부에 의해 동기화된 GMII 수신신호를 SPI3 기준클럭에 따라 SPI-3 수신신호로 변환하는 SPI-3 수신 제어부를 포함하는 것을 특징으로 하는 GMII와 SPI-3 인터페이스 변환 시스템.
  6. 제 2항에 있어서,
    상기 제2 변환 회로부는,
    상기 SPI-3 송신신호를 GMII 송신신호로 변환시 GMII 기준클럭과 SPI3 기준클럭에 따른 클럭의 동기를 맞추어 주는 제2 클럭 동기부와,
    상기 제2 클럭 동기부의 기준클럭신호에 따라 프리앰블(Preamble)과 SFD 패턴정보를 생성하는 SFD 패턴정보 생성부와,
    상기 SFD 패턴정보 생성부로부터 생성된 프리앰블(Preamble)과 SFD 패턴정보 및 상기 SPI-3 송신신호를 상기 제2 클럭 동기부의 GMII 기준클럭에 따라 GMII 송신신호로 변환하는 제2 제어부를 포함하는 것을 특징으로 하는 GMII와 SPI-3 인터페이스 변환 시스템.
  7. 제 6항에 있어서,
    상기 제2 제어부는,
    상기 SPI-3 송신신호를 SPI3 기준클럭에 따라 동기화하는 SPI-3 송신 제어부와,
    상기 SPI-3 송신 제어부에 의해 동기화된 SPI-3 송신신호를 GMII 기준클럭에 따라 GMII 송신신호로 변환하는 GMII 송신 제어부를 포함하는 것을 특징으로 하는 GMII와 SPI-3 인터페이스 변환 시스템.
  8. GMII와 SPI-3 인터페이스 변환 시스템에 있어서,
    GMII 인터페이스 장치로부터 전송되는 GMII 수신신호의 SFD 패턴정보에 따라 상기 GMII 수신신호를 SPI-3 기준클럭에 동기화된 SPI-3 수신신호로 변환하는 제1 변환 회로부와,
    SPI-3 인터페이스 장치로부터 전송되는 SPI-3 송신신호에 SFD 패턴정보를 부가하여 GMII 기준클럭에 동기화된 GMII 송신신호로 변환하는 제2 변환 회로부를 포함하는 것을 특징으로 하는 GMII와 SPI-3 인터페이스 변환 시스템.
  9. 제 8항에 있어서,
    상기 제1 변환 회로부는,
    상기 GMII 인터페이스 장치로부터 전송되는 GMII 수신신호에서 SFD 패턴정보를 검출하는 SFD 패턴 검출부와,
    상기 GMII 수신신호를 SPI-3 수신신호로 변환시 GMII 기준클럭과 SPI3 기준클럭에 따른 클럭의 동기를 맞추어 주는 제1 클럭 동기부와,
    상기 SFD 패턴 검출부로부터 전송되는 SFD 패턴정보와 기저장되어 있는 SFD 패턴정보가 일치하는 경우, 상기 제1 클럭 동기부의 SPI3 기준클럭에 따라 상기 GMII 수신신호를 SPI-3 수신신호로 변환하는 제1 제어부를 포함하는 것을 특징으로 하는 GMII와 SPI-3 인터페이스 변환 시스템.
  10. 제 9항에 있어서,
    상기 GMII 인터페이스 장치로부터 전송되는 GMII 수신신호는 GMII RX_DV(Data Valid) 신호가 하이(High)로 액티브되는 동안만 GMII_RXC 클럭신호에 맞춰 전송되는 것을 특징으로 하는 GMII와 SPI-3 인터페이스 변환 시스템.
  11. 제 9항에 있어서,
    상기 제1 제어부는,
    상기 SFD 검출부로부터 전송된 SFD 패턴정보와 기저장되어 있는 SFD 패턴정 보를 비교하여 상호간의 정보가 일치하는 경우 매치신호를 발생시키는 비교기와,
    상기 비교기로부터 매치신호가 전송되는 경우 상기 GMII 수신신호를 GMII 기준클럭에 따라 동기화하는 GMII 수신 제어부와,
    상기 GMII 수신 제어부에 의해 동기화된 GMII 수신신호를 SPI3 기준클럭에 따라 SPI-3 수신신호로 변환하는 SPI-3 수신 제어부를 포함하는 것을 특징으로 하는 GMII와 SPI-3 인터페이스 변환 시스템.
  12. 제 8항에 있어서,
    상기 제2 변환 회로부는,
    상기 SPI-3 송신신호를 GMII 송신신호로 변환시 GMII 기준클럭과 SPI3 기준클럭에 따른 클럭의 동기를 맞추어 주는 제2 클럭 동기부와,
    상기 제2 클럭 동기부의 기준클럭신호에 따라 프리앰블(Preamble)과 SFD 패턴정보를 생성하는 SFD 패턴정보 생성부와,
    상기 SFD 패턴정보 생성부로부터 생성된 프리앰블(Preamble)과 SFD 패턴정보 및 상기 SPI-3 송신신호를 상기 제2 클럭 동기부의 GMII 기준클럭에 따라 GMII 송신신호로 변환하는 제2 제어부를 포함하는 것을 특징으로 하는 GMII와 SPI-3 인터페이스 변환 시스템.
  13. 제 12항에 있어서,
    상기 제2 제어부는,
    상기 SPI-3 송신신호를 SPI3 기준클럭에 따라 동기화하는 SPI-3 송신 제어부와,
    상기 SPI-3 송신 제어부에 의해 동기화된 SPI-3 송신신호를 GMII 기준클럭에 따라 GMII 송신신호로 변환하는 GMII 송신 제어부를 포함하는 것을 특징으로 하는 GMII와 SPI-3 인터페이스 변환 시스템.
  14. GMII와 SPI-3 인터페이스 변환 방법에 있어서,
    GMII 인터페이스 장치로부터 전송되는 GMII 수신신호의 SFD 패턴정보에 따라 상기 GMII 수신신호를 상기 SPI-3 기준클럭에 동기화된 SPI-3 수신신호로 변환하는 과정을 포함하는 것을 특징으로 하는 GMII와 SPI-3 인터페이스 변환 방법.
  15. 제 14항에 있어서,
    상기 GMII 수신신호를 상기 SPI-3 기준클럭에 동기화된 SPI-3 수신신호로 변환하는 과정은,
    상기 GMII 인터페이스 장치로부터 전송되는 GMII 수신신호에서 SFD 패턴정보를 검출하는 과정과,
    상기 GMII 수신신호를 SPI-3 수신신호로 변환시 GMII 기준클럭과 SPI3 기준클럭에 따른 클럭의 동기를 맞추어 주는 과정과,
    상기 SFD 패턴 검출부로부터 전송되는 SFD 패턴정보와 기저장되어 있는 SFD 패턴정보가 일치하는 경우, 상기 SPI3 기준클럭에 따라 상기 GMII 수신신호를 SPI-3 수신신호로 변환하는 과정을 포함하는 것을 특징으로 하는 GMII와 SPI-3 인터페이스 변환 방법.
  16. 제 15항에 있어서,
    상기 GMII 인터페이스 장치로부터 전송되는 GMII 수신신호는 GMII RX_DV(Data Valid) 신호가 하이(High)로 액티브되는 동안만 GMII_RXC 클럭신호에 맞춰 전송되는 것을 특징으로 하는 GMII와 SPI-3 인터페이스 변환 방법.
  17. 제 15항에 있어서,
    상기 SPI3 기준클럭에 따라 상기 GMII 수신신호를 SPI-3 수신신호로 변환하는 과정은,
    상기 SFD 패턴정보와 기저장되어 있는 SFD 패턴정보를 비교하여 상호간의 정보가 일치하는 경우 매치신호를 발생시키는 과정과,
    상기 매치신호가 전송되는 경우 상기 GMII 수신신호를 GMII 기준클럭에 따라 동기화하는 과정과,
    상기 GMII 수신신호를 SPI3 기준클럭에 따라 SPI-3 수신신호로 변환하는 과정을 포함하는 것을 특징으로 하는 GMII와 SPI-3 인터페이스 변환 방법.
  18. GMII와 SPI-3 인터페이스 변환 방법에 있어서,
    SPI-3 인터페이스 장치로부터 전송되는 SPI-3 송신신호에 SFD 패턴정보를 부가하여 GMII 기준클럭에 동기화된 GMII 송신신호로 변환하는 과정을 포함하는 것을 특징으로 하는 GMII와 SPI-3 인터페이스 변환 방법.
  19. 제 18항에 있어서,
    상기 SPI-3 송신신호에 SFD 패턴정보를 부가하여 GMII 기준클럭에 동기화된 GMII 송신신호로 변환하는 과정은,
    상기 GMII 기준클럭과 SPI3 기준클럭에 따른 클럭의 동기를 맞추어 주는 과정과,
    상기 GMII 기준클럭에 따라 프리앰블(Preamble)과 SFD 패턴정보를 생성하는 과정과,
    상기 프리앰블(Preamble)과 SFD 패턴정보 및 상기 SPI-3 송신신호를 상기 GMII 기준클럭에 따라 GMII 송신신호로 변환하는 과정을 포함하는 것을 특징으로 하는 GMII와 SPI-3 인터페이스 변환 방법.
  20. 제 19항에 있어서,
    상기 프리앰블(Preamble)과 SFD 패턴정보 및 상기 SPI-3 송신신호를 상기 GMII 기준클럭에 따라 GMII 송신신호로 변환하는 과정은,
    상기 SPI-3 송신신호를 SPI3 기준클럭에 따라 동기화하는 과정과,
    상기 SPI3 기준클럭에 따라 동기화된 SPI-3 송신신호를 GMII 기준클럭에 따라 GMII 송신신호로 변환하는 과정을 포함하는 것을 특징으로 하는 GMII와 SPI-3 인터페이스 변환 방법.
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