WO2010050606A1 - 薄膜ｍｉｍキャパシタ及びその製造方法 - Google Patents

薄膜ｍｉｍキャパシタ及びその製造方法 Download PDF

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lower electrode
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森戸　健太郎
裕一 笹島
宜成 武
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    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/696—Electrodes comprising multiple layers, e.g. comprising a barrier layer and a metal layer

Definitions

  • the present invention relates to a thin film MIM (Metal-Insulator-Metal) capacitor and a manufacturing method thereof.
  • MIM Metal-Insulator-Metal
  • a thin film MIM capacitor 31 as shown in FIG. 18 has a lower electrode 33, a dielectric thin film 35, and an upper electrode 36 formed on an insulating substrate 32 by a thin film formation process such as sputtering, vapor deposition, CVD, or sol-gel. Is obtained. Since the structure of the obtained capacitor is metal (lower electrode) -insulator (dielectric thin film) -metal (upper electrode), it is called a thin film MIM capacitor.
  • the thin film MIM capacitor 31 can easily form a dielectric layer having a thickness of 1 ⁇ m or less, a high capacitance can be obtained.
  • the thin film MIM capacitor 31 is processed into a desired shape by a method such as dry etching using a photolithography technique. Since the upper electrode 36 and the lower electrode 33 are exposed on the side surface of the capacitor portion of the processed thin film MIM capacitor, the upper electrode 36 and the lower electrode 33 are easily short-circuited as they are. Therefore, the thin film MIM capacitor 31 is usually entirely covered with the insulator 39.
  • the insulator 39 is formed by a thin film formation process in the same manner as the thin film MIM capacitor 31.
  • the thin film MIM capacitor covered with the insulator 39 has its capacitance taken out by lead conductors 40 and 40 ′ that penetrate the insulator 39 and are connected to the upper electrode 36 and the lower electrode 33.
  • the lead conductors 40 and 40 ' are formed by a method such as electrolytic plating.
  • the hydrogen generated when the insulator 39 and the lead conductors 40 and 40 ′ are formed sometimes deteriorates the insulating characteristics and leakage current characteristics of the thin film MIM capacitor 31. Therefore, the thin film MIM capacitor 31 is covered with the insulating hydrogen barrier layer 38.
  • the insulating hydrogen barrier layer 38 is made of a thin film such as Al 2 O 3 , TiO 2 , Ta 2 O 5 , or SiN. JP 2006-190716 A
  • the insulating hydrogen barrier layer 38 is formed by a sputtering method or the like.
  • the thickness t2 of the insulating hydrogen barrier layer formed on the side surface of the capacitor portion of the thin film MIM capacitor tends to be thinner than the thickness t1 of the insulating hydrogen barrier layer formed in other portions. There is. Therefore, the hydrogen barrier performance is not sufficiently exhibited, and the effect of preventing the deterioration of the insulating characteristics and the leakage current characteristics may not be sufficiently obtained.
  • the present invention proposes a thin film MIM capacitor that solves the above-described problems and can sufficiently obtain an effect of preventing deterioration of insulation characteristics and leakage current characteristics, and a method of manufacturing the thin film MIM capacitor. Is.
  • the present invention proposes a thin film MIM capacitor in which the metal constituting the base metal thin film or the base metal oxide thin film is Al, Ti, or Ta as a second solution.
  • Al 2 O 3 , TiO 2 and Ta 2 O 5 have good hydrogen barrier performance.
  • the lower electrode may be formed of a base metal thin film.
  • the base metal oxide on the side surface of the thin film MIM capacitor contains the same metal as the metal constituting the lower electrode, adhesion between the base metal oxide on the side surface of the thin film MIM capacitor and the side surface of the thin film MIM capacitor is reduced. Become better.
  • a metal film, a base metal thin film, a dielectric thin film, and an upper film are formed on the substrate.
  • the base metal oxide covering the side surface of the thin film MIM capacitor can be formed simultaneously with the dry etching. Therefore, it is not necessary to newly provide a process for forming an insulator on the side surface of the thin film MIM capacitor, and the insulating characteristics and leakage current characteristics of the side surface of the thin film MIM capacitor can be improved by a simple method.
  • the present invention it is possible to obtain a thin film MIM capacitor that can sufficiently obtain an effect of preventing deterioration of insulation characteristics and leakage current characteristics.
  • FIG. 1 is a schematic cross-sectional view showing a first embodiment of a thin film MIM capacitor of the present invention. It is a schematic cross section which shows the manufacturing process of the thin film MIM capacitor of this invention. It is a schematic cross section which shows the manufacturing process of the thin film MIM capacitor of this invention. It is a schematic cross section which shows the manufacturing process of the thin film MIM capacitor of this invention. It is a schematic cross section which shows the manufacturing process of the thin film MIM capacitor of this invention. It is a schematic cross section which shows the manufacturing process of the thin film MIM capacitor of this invention. It is a schematic cross section which shows the manufacturing process of the thin film MIM capacitor of this invention. It is a schematic cross section which shows the manufacturing process of the thin film MIM capacitor of this invention. It is a schematic cross section which shows the manufacturing process of the thin film MIM capacitor of this invention. It is a schematic cross section which shows the manufacturing process of the thin film MIM capacitor of this invention. It is a schematic cross section which shows the manufacturing process of the thin film M
  • FIG. 1 is a schematic cross-sectional view showing a first embodiment of a thin film MIM capacitor of the present invention.
  • a lower electrode 3 a base metal thin film 4, a dielectric thin film 5 and an upper electrode 6 are sequentially laminated on a substrate 2.
  • the base metal thin film 4, the dielectric thin film 5 and the upper electrode 6 are formed in substantially the same area, and the lower electrode 3 has a shape different from that of other thin films in order to form a connection portion with the outside.
  • the side surfaces of the base metal thin film 4, the dielectric thin film 5 and the upper electrode 6 are covered with a base metal oxide 7.
  • the lower electrode 3, the base metal thin film 4, the dielectric thin film 5, the upper electrode 6 and the base metal oxide 7 are covered with an insulating hydrogen barrier layer 8 and further covered with an insulator 9.
  • the upper electrode 6 is connected to the outside by a lead conductor 10
  • the lower electrode 3 is connected to the outside by a lead conductor 10 '.
  • a SiO 2 layer 2 ′ is formed between the substrate 2 and the lower electrode 3 in order to ensure insulation.
  • an insulating substrate such as an alumina substrate is preferably used.
  • the SiO 2 layer 2 ′ is formed as described above, but this is not particularly necessary for an insulating substrate such as an alumina substrate.
  • the substrate 2 is represented by the size of one component.
  • the substrate 2 is actually prepared in the form of a collective substrate so that a plurality of discrete parts can be manufactured at a time and cut and divided later, or is prepared as a part of a multilayer substrate or a substrate of a semiconductor device.
  • conductive oxides such as RuO 2 and IrO 2 are preferably used.
  • the lower electrode 3 and the upper electrode 6 may use the same material or different materials.
  • the lower electrode 3 is etched separately from the upper electrode 6 in order to form a connection portion with the outside.
  • the metal thin film to be the lower electrode 3 can be used as an etching stop layer when the base metal thin film 4, the dielectric thin film 5 and the upper electrode 6 are etched together.
  • the base metal thin film 4 a base metal having an insulating property by oxidation can be used, but Al, Ti, and Ta are preferably used.
  • the base metal thin film 4 functions as a part of the lower electrode.
  • the base metal thin film 4 includes the same metal atoms as the base metal oxide 7 covering the side surfaces of the base metal thin film 4, the dielectric thin film 5, and the upper electrode 6.
  • the dielectric thin film 5 is abbreviated as barium titanate (BaTiO 3 : hereinafter abbreviated as BT), strontium titanate (SrTiO 3 : hereinafter abbreviated as ST), and barium strontium titanate (BaSrTiO 3 : hereinafter abbreviated as BST). ) Or the like. In particular, BST is preferably used. As the thickness of the dielectric thin film 5 is reduced, the capacitance of the thin film MIM capacitor 1 can be increased.
  • the dielectric thin film 5 is formed on the order of nm with a thickness of 1 ⁇ m or less.
  • the base metal oxide 7 covers the side surfaces of the base metal thin film 4, the dielectric thin film 5 and the upper electrode 6 as described above.
  • the base metal oxide 7 can ensure insulation of the thin film MIM capacitor 1.
  • the base metal oxide 7 contains the same metal atoms as the base metal thin film 4. Therefore, it adheres more firmly to the base metal thin film 4, and further adheres more firmly to the side surfaces of the dielectric thin film 5 and the upper electrode 6. Further, when the metal atoms constituting the base metal oxide 7 are Al, Ti, or Ta, the base metal oxide 7 functions as an insulating hydrogen barrier layer.
  • the insulating hydrogen barrier layer 8 is formed so that hydrogen generated in the subsequent process of forming the insulator 9 and the process of forming the lead conductor and hydrogen generated when the thin film MIM capacitor 1 is mounted on the electronic circuit or after mounting are formed on the lower electrode. 3. It has a role of preventing entry into the dielectric thin film 5 and the upper electrode 6.
  • the insulating hydrogen barrier layer 8 is formed of a material such as Al 2 O 3 , TiO 2 , Ta 2 O 5 , or SiN.
  • the insulating layer 9 is formed so as to cover the insulating hydrogen barrier layer 8 as necessary.
  • the material of the insulating layer 8 As the material of the insulating layer 8, Al 2 O 3 , SiO 2 or the like is preferably used.
  • the lead conductor 10 is connected to the upper electrode 6 through a via hole, and the lead conductor 10 'is connected to the lower electrode 3 through a via hole.
  • Cu having a relatively high conductivity is preferably used for the lead conductors 10 and 10 '.
  • manufacturing conditions etc. are not limited to the description content of the following description, A various change is possible within the scope of the present invention.
  • a substrate 2 is prepared.
  • the substrate 2 is a Si substrate.
  • an SiO 2 layer 2 ′ is formed.
  • the SiO 2 layer 2 ′ is formed in order to improve the insulating property since the insulating property of the Si substrate is relatively low.
  • a substrate 2 is prepared by preparing a Si substrate on which the SiO 2 layer 2 ′ is formed in advance or by oxidizing the surface of the Si substrate to form the SiO 2 layer 2 ′. Subsequently, as shown in FIG. 3, a metal thin film to be the lower electrode 3, a base metal thin film 4, a dielectric thin film 5 and a metal thin film to be the upper electrode 6 are sequentially formed on the entire surface of the substrate 2 on the SiO 2 layer 2 ′. .
  • a thin film forming process such as an existing sputtering method, vapor deposition method, CVD method or sol-gel method is used.
  • patterning is performed using a photoresist.
  • the photoresist either a positive type in which the exposed portion is dissolved and removed, or a negative type in which the exposed portion remains as a pattern may be used.
  • Photoresist is applied on the entire surface of the metal thin film to be the upper electrode 6, exposed and developed.
  • heat treatment is performed at 100 ° C. to form a patterned resist film RG1.
  • the substrate on which the resist film RG1 is formed is placed in a chamber of a dry etching apparatus.
  • the temperature in the chamber is set to 200 ° C. or higher so that the thin film particles removed by etching, that is, the etched product, do not reattach to the side surfaces of the thin film MIM capacitor.
  • the temperature in the chamber may be room temperature.
  • dry etching is performed to obtain a state as shown in FIG.
  • a reactive ion etching method Reactive-Ion-Etching: hereinafter abbreviated as RIE
  • RIE reactive ion etching method
  • the etched product 4 ′ adheres to the side surface formed by etching.
  • This etched product 4 ′ is obtained by reattaching the particles of the base metal thin film 4 removed by the etching.
  • the side surface is processed into an inclined surface so that the etched material does not adhere again.
  • the RIE method is performed using an ICP (Inductively-Coupled-Plazma) type apparatus. Subsequently, as shown in FIG. 6, the resist film RG ⁇ b> 1 is removed, and the etching product 4 ′ is oxidized to form a base metal oxide 7.
  • the etching process 4 ′ can be oxidized simultaneously.
  • the etching product 4 ′ is oxidized by annealing. The annealing is performed, for example, in the air or in an oxygen atmosphere at 600 ° C. for 30 minutes. Subsequently, as shown in FIG.
  • the base metal thin film 4, the dielectric thin film 5 upper electrode 6 and the base metal oxide 7 are covered with a resist film RG2, and the lower electrode 3 is patterned.
  • the patterning method is the same as that for the resist film RG1.
  • RIE is performed to remove the portion of the metal thin film that will be the lower electrode 3 that is not covered with the resist film RG2, as shown in FIG.
  • the resist film RG2 is removed and the lower electrode 3 is formed.
  • the method for removing the resist film RG2 is the same as that for the resist film RG1 described above. Note that the oxidation treatment of the etched product 4 ′ may be performed after the resist film RG2 is removed or simultaneously with the removal of the resist film RG2.
  • the resist film RG1 is removed with a chemical solution, and then the resist film RG2 is formed without performing the oxidation treatment of the etched product 4 ′, and the lower electrode 3 is patterned. Then, after the resist film RG2 is removed or simultaneously with the removal of the resist film RG2, the etching product 4 ′ is oxidized to form a base metal oxide 7. Subsequently, as shown in FIG. 10, an insulating hydrogen barrier layer 8 is formed.
  • the insulating hydrogen barrier layer 8 can be formed by an existing thin film formation process. Here, on the side surfaces of the base metal thin film 4, the dielectric thin film 5 and the upper electrode 6, the thickness of the insulating hydrogen barrier layer 8 is formed thinner than the thickness of the insulating hydrogen barrier layer 8 in other portions.
  • the base metal oxide 7 exists, it is possible to prevent a decrease in insulation.
  • the base metal oxide 7 is an oxide of Al, Ti, or Ta, it is possible to prevent a decrease in hydrogen barrier performance.
  • an insulator 9 is formed to cover the entire capacitor portion.
  • the insulator 9 can be formed by an existing thin film forming process.
  • a via hole VH reaching the upper electrode 6 and a via hole VH ′ reaching the lower electrode 3 are formed.
  • the via holes VH and VH ′ can be formed by dry etching.
  • a Cu film is formed by electroless Cu plating on the entire surface of the insulator 9 including the via holes VH and VH ′ to form a seed layer (not shown).
  • electrolytic Cu plating is performed to deposit Cu on the seed layer.
  • excess Cu other than Cu filled in the via holes VH and VH ′ is removed by chemical mechanical polishing (CMP) or the like to form lead conductors 10 and 10 ′.
  • CMP chemical mechanical polishing
  • the base metal oxide thin film 14 oxidizes the base metal thin film 4 of the thin film MIM capacitor 1 shown in FIG. 1 simultaneously with the oxidation treatment of the etched product 4 ′, or forms the base metal oxide thin film from the initial thin film formation. It is formed by the method. In the method of forming the base metal oxide thin film from the time of forming the thin film, no oxidation treatment is required when the base metal oxide 17 is formed.
  • the thin film MIM capacitor 21 shown in FIG. 14 is different from the thin film MIM capacitor 1 shown in FIG. 1 in that the lower electrode 24 is formed of a base metal thin film.
  • Such a thin film MIM capacitor 21 is obtained as follows. First, in the manufacturing process of the first embodiment, the process of forming the upper electrode from the lower electrode is changed as shown in FIG. That is, a base metal thin film that becomes the lower electrode 24, a dielectric thin film 25, and a metal thin film that becomes the upper electrode 26 are sequentially formed on the substrate 22 by an existing thin film process. Next, as shown in FIG. 16, a resist film RG21 is formed and patterned. The patterning method is the same as the process of the first embodiment described above. Subsequently, as shown in FIG. 17, a part of the metal thin film to be the upper electrode 26, the dielectric thin film 25, and the base metal thin film to be the lower electrode 24 is collectively etched by RIE.
  • an etching product 24 ′ generated by removing a part of the base metal thin film that becomes the lower electrode 24 is reattached to the side surfaces of the dielectric thin film 25 and the upper electrode 26.
  • the base metal oxide 27 is formed by oxidizing this etched product 24 '.

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Abstract

絶縁特性およびリーク電流特性の劣化を防止する効果が充分に得られる薄膜ＭＩＭキャパシタを提案するとともに、その薄膜ＭＩＭキャパシタを製造する方法を提案する。 薄膜ＭＩＭキャパシタ１は、基板２の上に下部電極３、卑金属薄膜４、誘電体薄膜５および上部電極６が順次積層されている。卑金属薄膜４、誘電体薄膜５および上部電極６は略同じ面積に形成されており、下部電極３は外部との接続部分を形成するために他の薄膜と異なる形状となっている。卑金属薄膜４、誘電体薄膜５および上部電極６の側面は卑金属薄膜４と同じ金属原子を含む卑金属酸化物７で覆われている。

Description

薄膜ＭＩＭキャパシタ及びその製造方法
　本発明は、薄膜ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタとその製造方法に関するものである。
　近年、電子機器の小型化が進んでおり、これに用いられるコンデンサ等の回路部品も小型化が進んできている。このような小型化の要求に対応可能な電子部品の一つとして、薄膜ＭＩＭキャパシタに代表される薄膜電子部品がある。図１８に示すような薄膜ＭＩＭキャパシタ３１は、絶縁性の基板３２の上に、スパッタリング法、蒸着法、ＣＶＤ法あるいはゾルゲル法等の薄膜形成プロセスによって下部電極３３、誘電体薄膜３５及び上部電極３６を形成することによって得られる。得られたキャパシタの構造が、金属（下部電極）−絶縁体（誘電体薄膜）−金属（上部電極）となるので、薄膜ＭＩＭキャパシタと呼ばれる。このような薄膜ＭＩＭキャパシタ３１は、厚さが１μｍ以下の誘電体層を形成することが容易なため、高い静電容量が得られるものである。
　薄膜ＭＩＭキャパシタ３１は、フォトリソグラフィ技術を用いて、ドライエッチング等の方法で所望の形状に加工される。加工された薄膜ＭＩＭキャパシタのキャパシタ部分の側面は、上部電極３６および下部電極３３がむき出しになっているため、このままでは上部電極３６と下部電極３３とが短絡しやすい状態にある。そのため、薄膜ＭＩＭキャパシタ３１は通常絶縁体３９によって全体が被覆される。この絶縁体３９は薄膜ＭＩＭキャパシタ３１と同様に薄膜形成プロセスによって形成される。絶縁体３９に被覆された薄膜ＭＩＭキャパシタは、該絶縁体３９を貫通して上部電極３６および下部電極３３と接続する引出導体４０および４０’によって静電容量が取り出される。この引出導体４０および４０’は電解メッキ等の方法で形成される。
　しかし、この絶縁体３９および引出導体４０、４０’を形成するときに発生する水素によって、薄膜ＭＩＭキャパシタ３１の絶縁特性およびリーク電流特性が劣化してしまうことがあった。そのため、薄膜ＭＩＭキャパシタ３１は絶縁性水素バリア層３８が被覆されている。この絶縁性水素バリア層３８は、Ａｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、ＳｉＮなどの薄膜で構成されている。
特開２００６−１９０７１６号公報
　絶縁性水素バリア層３８は、スパッタリング法等によって形成される。しかし、薄膜ＭＩＭキャパシタのキャパシタ部分の側面に形成される絶縁性水素バリア層の厚さｔ２は、その他の部分に形成される絶縁性水素バリア層の厚さｔ１と比較して薄くなってしまう傾向がある。そのため、水素バリア性能が充分に発揮されず、絶縁特性およびリーク電流特性の劣化を防止する効果が充分に得られないことがあった。
　本発明は、上記のような課題を解決して、絶縁特性およびリーク電流特性の劣化を防止する効果が充分に得られる薄膜ＭＩＭキャパシタを提案するとともに、その薄膜ＭＩＭキャパシタを製造する方法を提案するものである。
　本発明では第一の解決手段として、基板と、該基板上に形成された下部電極と、該下部電極上に形成された誘電体層薄膜と、該誘電体薄膜上に形成された上部電極と、を有する薄膜ＭＩＭキャパシタにおいて、前記下部電極と前記誘電体薄膜との間に、卑金属薄膜または卑金属酸化物薄膜が形成されており、前記誘電体薄膜および前記上部電極の側面が、前記卑金属薄膜または前記卑金属酸化物薄膜を構成する金属と同じ金属原子を含む絶縁性の酸化物で覆われている薄膜ＭＩＭキャパシタを提案する。
　上記第一の解決手段の薄膜ＭＩＭキャパシタは、側面が絶縁体である卑金属酸化物で覆われるため、その上に形成される絶縁性水素バリア層と合わせて充分な絶縁体の厚さを確保することができる。これにより絶縁特性およびリーク電流特性の劣化を防止する効果が充分に得られるようになる。
　また、薄膜ＭＩＭキャパシタの側面の卑金属酸化物は、薄膜ＭＩＭキャパシタを構成する卑金属薄膜または卑金属酸化物薄膜を構成する金属と同じ金属原子を含んでいる。そのため、薄膜ＭＩＭキャパシタの側面の卑金属酸化物と、薄膜ＭＩＭキャパシタの側面と、の密着が良好になる。
　また、本発明では第二の解決手段として上記第一の解決手段に加えて、前記卑金属薄膜または前記卑金属酸化物薄膜を構成する金属がＡｌ、ＴｉまたはＴａである薄膜ＭＩＭキャパシタを提案する。Ａｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５は良好な水素バリア性能を有している。上記第二の解決手段によれば、薄膜ＭＩＭキャパシタの側面の卑金属酸化物がＡｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５になるので、薄膜ＭＩＭキャパシタの側面における絶縁性水素バリア層の厚さが厚くなる。これにより絶縁特性およびリーク電流特性の劣化を防止する効果がさらに得られるようになる。
　なお、上記第一の解決手段において、前記下部電極を卑金属薄膜で形成しても良い。この場合、薄膜ＭＩＭキャパシタの側面の卑金属酸化物が下部電極を構成する金属と同じ金属を含むことになるので、薄膜ＭＩＭキャパシタの側面の卑金属酸化物と、薄膜ＭＩＭキャパシタの側面と、の密着がより良好になる。
　また、本発明では第三の解決手段として、上記第一の解決手段で提案された薄膜ＭＩＭキャパシタの製造方法において、基板上に、下部電極となる金属膜、卑金属薄膜、誘電体薄膜、および上部電極となる金属膜を順次形成するステップと、前記卑金属薄膜、前記誘電体薄膜、および前記上部電極となる金属膜をドライエッチングによって一括して加工するとともに、前記卑金属薄膜、前記誘電体薄膜および前記上部電極の側面に前記卑金属薄膜のエッチング物を再付着させるステップと、前記エッチング物のみ、または前記エッチング物と前記卑金属薄膜の両方、を酸化処理するステップと、を有する薄膜ＭＩＭキャパシタの製造方法を提案する。
　上記第三の解決手段によれば、薄膜ＭＩＭキャパシタの側面を覆う卑金属酸化物を、ドライエッチングと同時に形成することができる。このため、薄膜ＭＩＭキャパシタの側面に絶縁体を形成するためのプロセスを新たに設ける必要がなく、簡易な方法で薄膜ＭＩＭキャパシタの側面の絶縁特性およびリーク電流特性を向上させることができる。
　本発明によれば、絶縁特性およびリーク電流特性の劣化を防止する効果が充分に得られる薄膜ＭＩＭキャパシタを得ることができる。
本発明の薄膜ＭＩＭキャパシタの第一の実施形態を示す模式断面図である。 本発明の薄膜ＭＩＭキャパシタの製造プロセスを示す模式断面図である。 本発明の薄膜ＭＩＭキャパシタの製造プロセスを示す模式断面図である。 本発明の薄膜ＭＩＭキャパシタの製造プロセスを示す模式断面図である。 本発明の薄膜ＭＩＭキャパシタの製造プロセスを示す模式断面図である。 本発明の薄膜ＭＩＭキャパシタの製造プロセスを示す模式断面図である。 本発明の薄膜ＭＩＭキャパシタの製造プロセスを示す模式断面図である。 本発明の薄膜ＭＩＭキャパシタの製造プロセスを示す模式断面図である。 本発明の薄膜ＭＩＭキャパシタの製造プロセスを示す模式断面図である。 本発明の薄膜ＭＩＭキャパシタの製造プロセスを示す模式断面図である。 本発明の薄膜ＭＩＭキャパシタの製造プロセスを示す模式断面図である。 本発明の薄膜ＭＩＭキャパシタの製造プロセスを示す模式断面図である。 本発明の薄膜ＭＩＭキャパシタの第一の実施形態の変形例を示す模式断面図である。 本発明の薄膜ＭＩＭキャパシタの第二の実施形態を示す模式断面図である。 本発明の薄膜ＭＩＭキャパシタの第二の実施形態の製造プロセスを示す模式断面図である。 本発明の薄膜ＭＩＭキャパシタの第二の実施形態の製造プロセスを示す模式断面図である。 本発明の薄膜ＭＩＭキャパシタの第二の実施形態の製造プロセスを示す模式断面図である。 従来の薄膜ＭＩＭキャパシタを示す模式断面図である。
　本発明の薄膜ＭＩＭキャパシタに係る第一の実施形態について、図面に基づいて説明する。図１は本発明の薄膜ＭＩＭキャパシタの第一の実施形態を示す模式断面図である。
　薄膜ＭＩＭキャパシタ１は、基板２の上に下部電極３、卑金属薄膜４、誘電体薄膜５および上部電極６が順次積層されている。卑金属薄膜４、誘電体薄膜５および上部電極６は略同じ面積に形成されており、下部電極３は外部との接続部分を形成するために他の薄膜と異なる形状となっている。卑金属薄膜４、誘電体薄膜５および上部電極６の側面は卑金属酸化物７で覆われている。下部電極３、卑金属薄膜４、誘電体薄膜５、上部電極６および卑金属酸化物７は絶縁性水素バリア層８で被覆され、さらに絶縁体９で覆われている。上部電極６は引出導体１０によって外部と接続され、下部電極３は引出導体１０’によって外部と接続される。なお、基板２がＳｉ基板の場合、絶縁性を確保するため、基板２と下部電極３との間にＳｉＯ２層２’が形成される。
　基板２としては、前述のＳｉ基板のほか、アルミナ基板等の絶縁性基板が好適に用いられる。Ｓｉ基板の場合には前述のようにＳｉＯ２層２’を形成するが、アルミナ基板のような絶縁性基板ではその必要は特にない。なお、以下の説明では、薄膜ＭＩＭキャパシタ１を単品のディスクリート部品について説明するため、基板２は部品一個分の大きさで表されている。基板２は実際には、一度に複数のディスクリート部品を製造して後で切断分割できるように集合基板の形で用意されるか、多層基板や半導体装置の基板の一部として用意される。
　下部電極３および上部電極６は、Ｐｔ、Ｐｄ、Ａｕ等の貴金属の他、ＲｕＯ２やＩｒＯ２等の導電性酸化物が好適に用いられる。下部電極３と上部電極６は、同じ物質を用いても良いし、異なる物質を用いても良い。下部電極３は外部との接続部分を形成するために、上部電極６とは別々にエッチング加工される。このことを利用して、下部電極３となる金属薄膜を、卑金属薄膜４、誘電体薄膜５および上部電極６を一括してエッチング加工するときのエッチングストップ層とすることもできる。
　卑金属薄膜４は、酸化によって絶縁性を有する卑金属が使用可能であるが、Ａｌ、Ｔｉ、Ｔａが好適に用いられる。卑金属薄膜４はここでは下部電極の一部として機能する。卑金属薄膜４は、卑金属薄膜４、誘電体薄膜５および上部電極６の側面を覆う卑金属酸化物７と同じ金属原子を含んでいる。そのため、卑金属酸化物７との密着性が良い。よって卑金属薄膜４は卑金属酸化物７を卑金属薄膜４、誘電体薄膜５および上部電極６の側面により強固に密着させることができる。
　誘電体薄膜５は、チタン酸バリウム（ＢａＴｉＯ３：以下ＢＴと略する。）、チタン酸ストロンチウム（ＳｒＴｉＯ３：以下ＳＴと略する。）、チタン酸バリウムストロンチウム（ＢａＳｒＴｉＯ３：以下ＢＳＴと略する。）等の誘電体材料で構成されている。特にＢＳＴが好適に用いられる。誘電体薄膜５はその厚さが薄いほど薄膜ＭＩＭキャパシタ１の静電容量を大きくすることができる。誘電体薄膜５は、その厚みが１μｍ以下のｎｍオーダーで形成される。
　卑金属酸化物７は、前述のように卑金属薄膜４、誘電体薄膜５および上部電極６の側面を覆っている。この卑金属酸化物７によって薄膜ＭＩＭキャパシタ１の絶縁性を確保することができる。この卑金属酸化物７は、卑金属薄膜４と同じ金属原子を含んでいる。そのため、卑金属薄膜４とより強固に密着し、さらに誘電体薄膜５および上部電極６の側面により強固に密着する。また、卑金属酸化物７を構成する金属原子がＡｌ、Ｔｉ、Ｔａであれば、絶縁性水素バリア層としての働きを持つようになる。これによって、卑金属薄膜４、誘電体薄膜５および上部電極６の側面に形成される絶縁性水素バリア層の厚みを厚くすることができる。
　絶縁性水素バリア層８は、後工程の絶縁体９の形成工程や引出導体の形成工程にて発生する水素や、薄膜ＭＩＭキャパシタ１を電子回路に実装するときあるいは実装後に発生する水素が下部電極３、誘電体薄膜５及び上部電極６に侵入しないようにする役割を有している。絶縁性水素バリア層８は、Ａｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、ＳｉＮなどの材料で形成される。
　絶縁層９は必要に応じて絶縁性水素バリア層８を覆うように形成される。絶縁層８の材料としてはＡｌ２Ｏ３、ＳｉＯ２等が好適に用いられる。また、引出導体１０はビアホールを通して上部電極６と接続され、引出導体１０’はビアホールを通して下部電極３と接続される。引出導体１０および１０’は導電率の比較的高いＣｕが好適に用いられる。
　次に薄膜ＭＩＭキャパシタの製造プロセスについて説明する。なお、製造条件等は以下の説明の記載内容に限定されることはなく、本発明の範囲内で種々の変更が可能である。
　まず図２に示すように、基板２を用意する。ここで基板２はＳｉ基板とする。基板２上には、ＳｉＯ２層２’が形成されている。ＳｉＯ２層２’は、Ｓｉ基板の絶縁性が比較的低いため、絶縁性を良好にするために形成される。このような基板２は、ＳｉＯ２層２’が予め形成されたＳｉ基板を用意するか、または、Ｓｉ基板表面を酸化処理してＳｉＯ２層２’を形成することによって用意する。
　続いて図３に示すように、基板２のＳｉＯ２層２’上の全面に、下部電極３となる金属薄膜、卑金属薄膜４、誘電体薄膜５および上部電極６となる金属薄膜を順次形成する。形成方法としては、既存のスパッタリング法、蒸着法、ＣＶＤ法あるいはゾルゲル法等の薄膜形成プロセスが用いられる。
　続いて図４に示すように、フォトレジストを用いてパターニングを行う。フォトレジストとしては、露光した部分が溶解除去されるポジ型、または露光した部分がパターンとして残るネガ型、のどちらを用いても良い。フォトレジストを上部電極６となる金属薄膜上の全面に塗布し、露光して現像する。次いで１００℃で熱処理を行い、パターニングされたレジスト膜ＲＧ１を形成する。次にこのレジスト膜ＲＧ１を形成した基板をドライエッチング装置のチャンバーに入れる。通常は薄膜ＭＩＭキャパシタの側面にエッチングで除去された薄膜の粒子すなわちエッチング物が再付着しないようにチャンバー内の温度を２００℃以上に設定する。しかし本発明ではその必要がないので、チャンバー内の温度は常温で良い。
　続いてドライエッチングを行い、図５に示すような状態にする。ドライエッチングの方法としては、反応性イオンエッチング法（Ｒｅａｃｔｉｖｅ−Ｉｏｎ−Ｅｔｃｈｉｎｇ：以下ＲＩＥと略する。）が好適に用いられる。ＲＩＥによって上部電極６となる金属薄膜、誘電体薄膜５および卑金属薄膜４を一括してエッチングする。このとき、エッチングによって形成された側面にエッチング物４’が付着する。このエッチング物４’はエッチングによって除去された卑金属薄膜４の粒子が再付着したものである。通常の薄膜ＭＩＭキャパシタではエッチング物が再付着しないように側面を傾斜面に加工する。しかし本発明はこのようなエッチング物を敢えて再付着させることを特徴とするものであるため、側面を傾斜面に加工する必要はない。なお、ＲＩＥの方法としては、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ−Ｃｏｕｐｌｅｄ−Ｐｌａｚｍａ）型の装置を用いて行う。
　続いて図６に示すように、レジスト膜ＲＧ１を除去し、エッチング物４’を酸化処理して卑金属酸化物７を形成する。レジスト膜ＲＧ１は、薬液によって除去する方法の他、酸素プラズマに曝露してアッシング処理によって除去する方法がある。酸素プラズマによるアッシング処理では、エッチング物４’の酸化処理を同時に行うことができる。酸素プラズマによるアッシング処理は、バレル型のアッシング装置を使用し、例えば酸素＝１００ｓｃｃｍ、バイアスパワー２４０Ｗ、圧力１００Ｐａの条件で行う。レジスト膜ＲＧ１を薬液で除去した場合には、アニールによってエッチング物４’を酸化処理する。アニールは、例えば大気中や酸素雰囲気中で６００℃、３０分間の条件で行う。
　続いて図７に示すように、卑金属薄膜４、誘電体薄膜５上部電極６および卑金属酸化物７をレジスト膜ＲＧ２で覆い、下部電極３のパターニングを行う。パターニングの方法は前述のレジスト膜ＲＧ１の場合と同様である。続いてＲＩＥを行い、図８に示すように、下部電極３となる金属薄膜の、レジスト膜ＲＧ２に覆われていない部分を除去する。続いて図９に示すように、レジスト膜ＲＧ２を除去して下部電極３を形成する。レジスト膜ＲＧ２を除去する方法は、前述のレジスト膜ＲＧ１の場合と同様である。
　なお、エッチング物４’の酸化処理は、レジスト膜ＲＧ２を除去した後あるいはレジスト膜ＲＧ２の除去と同時に行っても良い。すなわち、レジスト膜ＲＧ１の除去は薬液で行い、その後エッチング物４’の酸化処理をせずにレジスト膜ＲＧ２を形成して下部電極３のパターニングを行う。そしてレジスト膜ＲＧ２を除去した後あるいはレジスト膜ＲＧ２の除去と同時にエッチング物４’の酸化処理を行い、卑金属酸化物７を形成する。
　続いて図１０に示すように、絶縁性水素バリア層８を形成する。絶縁性水素バリア層８は、既存の薄膜形成プロセスによって形成することができる。ここで、卑金属薄膜４、誘電体薄膜５および上部電極６の側面において、絶縁性水素バリア層８の厚さが、その他の部分の絶縁性水素バリア層８の厚さよりも薄く形成される。しかし、卑金属酸化物７が存在するので、絶縁性の低下を防止することができる。また、卑金属酸化物７がＡｌ、Ｔｉ、Ｔａの酸化物であれば水素バリア性能の低下も防止することができる。
　続いて図１１に示すように、絶縁体９を形成して、キャパシタ部分全体を被覆する。絶縁体９は、既存の薄膜形成プロセスによって形成することができる。続いて図１２に示すように、上部電極６に達するビアホールＶＨおよび下部電極３に達するビアホールＶＨ’を形成する。ビアホールＶＨおよびＶＨ’はドライエッチングによって形成することができる。続いてビアホールＶＨおよびＶＨ’を含む絶縁体９の表面全面に、無電解ＣｕメッキによってＣｕ膜を形成してシード層（図示せず）を形成する。次いで電解Ｃｕメッキを行い、シード層上にＣｕを析出させる。次いで化学機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）等によってビアホールＶＨおよびＶＨ’に充填されたＣｕ以外の余分なＣｕを除去し、引出導体１０および１０’を形成する。このようにして、図１に示す薄膜ＭＩＭキャパシタ１が得られる。
　なお、本発明の薄膜ＭＩＭキャパシタの第一の実施形態の変形例として、図１３に示す薄膜ＭＩＭキャパシタ１１がある。図１に示す薄膜ＭＩＭキャパシタ１と異なる点は、卑金属薄膜４の代わりに卑金属酸化物薄膜１４が形成されている点である。この卑金属酸化物薄膜１４は、図１に示す薄膜ＭＩＭキャパシタ１の卑金属薄膜４を、エッチング物４’の酸化処理の時に同時に酸化するか、あるいは最初の薄膜形成時から卑金属酸化物薄膜を形成するなどの方法で形成される。薄膜形成時から卑金属酸化物薄膜を形成する方法では、卑金属酸化物１７を形成するときに酸化処理が不要になる。
　次に、本発明の薄膜ＭＩＭキャパシタに係る第二の実施形態について説明する。図１４に示す薄膜ＭＩＭキャパシタ２１は、下部電極２４が卑金属薄膜で形成されている点が図１に示す薄膜ＭＩＭキャパシタ１と異なる。
　このような薄膜ＭＩＭキャパシタ２１は、次のようにして得られる。まず、第一の実施形態の製造プロセスのうち、下部電極から上部電極を形成するプロセスを、図１５に示すとおりに変更する。すなわち、基板２２上に、下部電極２４となる卑金属薄膜、誘電体薄膜２５および上部電極２６となる金属薄膜を既存の薄膜プロセスによって順次形成する。
　次いで図１６に示すように、レジスト膜ＲＧ２１を形成してパターニングを行う。パターニングの方法は前述の第一の実施形態のプロセスと同様である。続いて図１７に示すように、上部電極２６となる金属薄膜、誘電体薄膜２５および下部電極２４となる卑金属薄膜の一部をＲＩＥによって一括してエッチング加工する。このとき、下部電極２４となる卑金属薄膜の一部が除去されて生じたエッチング物２４’が誘電体薄膜２５および上部電極２６の側面に再付着する。このエッチング物２４’を酸化処理することにより、卑金属酸化物２７が形成される。
　以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の範囲内で種々の変更が可能である。
　１、１１、２１、３１　薄膜ＭＩＭキャパシタ
　２、１２、２２、３２　基板
　２ａ、１２ａ、２２ａ、３２ａ　ＳｉＯ２層
　３、１３、３３　下部電極
　４　卑金属薄膜
　４’　エッチング物
　５、１５、２５、３５　誘電体薄膜
　６、１６、２６、３６　上部電極
　７、１７、２７　卑金属酸化物
　８、１８、２８、３８　絶縁性水素バリア層
　９、１９、２９、３９　絶縁体
　１０、１０’、２０、２０’、３０、３０’、４０、４０’　引出導体
　１４　卑金属酸化物薄膜
　２４　下部電極（卑金属薄膜）

Claims (5)

  1. 基板と、該基板上に形成された下部電極と、該下部電極上に形成された誘電体層薄膜と、該誘電体薄膜上に形成された上部電極と、を有する薄膜ＭＩＭキャパシタにおいて、
    　前記下部電極と前記誘電体薄膜との間に、卑金属薄膜または絶縁性の卑金属酸化物薄膜が形成されており、前記誘電体薄膜および前記上部電極の側面が、前記卑金属薄膜または前記卑金属酸化物薄膜を構成する金属と同じ金属原子を含む絶縁性の酸化物で覆われていることを特徴とする薄膜ＭＩＭキャパシタ。
  2. 前記卑金属薄膜または前記卑金属酸化物薄膜を構成する金属がＡｌ、ＴｉまたはＴａであることを特徴とする請求項１に記載の薄膜ＭＩＭキャパシタ。
  3. 基板と、該基板上に形成された下部電極と、該下部電極上に形成された誘電体層薄膜と、該誘電体薄膜上に形成された上部電極と、を有する薄膜ＭＩＭキャパシタにおいて、前記下部電極は卑金属薄膜で形成されており、前記誘電体薄膜および前記上部電極の側面が、前記下部電極を構成する金属と同じ金属原子を含む絶縁性の酸化物で覆われていることを特徴とする薄膜ＭＩＭキャパシタ。
  4. 基板と、該基板上に形成された下部電極と、該下部電極上に形成された誘電体層薄膜と、該誘電体薄膜上に形成された上部電極と、を有する薄膜ＭＩＭキャパシタの製造方法において、
    基板上に、下部電極となる金属膜、卑金属薄膜、誘電体薄膜、および上部電極となる金属膜を順次形成するステップと、
    前記卑金属薄膜、前記誘電体薄膜、および前記上部電極となる金属膜をドライエッチングによって一括して加工するとともに、前記卑金属薄膜、前記誘電体薄膜および前記上部電極の側面に前記卑金属薄膜のエッチング物を再付着させるステップと、
    前記エッチング物のみ、または前記エッチング物と前記卑金属薄膜の両方、を酸化処理するステップと、
    を有することを特徴とする薄膜ＭＩＭキャパシタの製造方法。
  5. 基板と、該基板上に形成された下部電極と、該下部電極上に形成された誘電体層薄膜と、該誘電体薄膜上に形成された上部電極と、を有する薄膜ＭＩＭキャパシタの製造方法において、
    基板上に、下部電極となる卑金属薄膜、誘電体薄膜、および上部電極となる金属膜を順次形成するステップと、
    前記卑金属薄膜の一部、前記誘電体薄膜、および前記上部電極となる金属膜をドライエッチングによって一括して加工するとともに、前記誘電体薄膜および前記上部電極の側面に前記卑金属薄膜のエッチング物を再付着させるステップと、
    前記エッチング物のみを酸化処理するステップと、
    を有することを特徴とする薄膜ＭＩＭキャパシタの製造方法。
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