WO2010050293A1 - 逐次比較型ａｄ変換回路 - Google Patents

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文裕 井上
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Mitsumi Electric Co Ltd
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array

Definitions

  • the present invention relates to a technique for providing hysteresis characteristics to a comparator in a successive approximation AD converter circuit, and more particularly to a technique suitable for use in an AD converter circuit including a chopper comparator.
  • Portable electronic devices such as mobile phones, PDAs (Personal Digital Assistants), and digital cameras are equipped with a microprocessor to control the system inside the device, and the microprocessor monitors the temperature, battery voltage, etc. Control is in progress. Therefore, equipment is provided with sensors for detecting temperature, battery voltage, etc., and a microprocessor with an A / D conversion circuit for converting analog signals from these sensors into digital signals is used. There are many.
  • the A / D conversion circuit built in the microprocessor or the like has a small circuit scale.
  • an A / D conversion circuit for example, an A / D conversion circuit using a so-called chopper type comparator using a CMOS inverter as an amplifier as shown in FIG. 9 is known.
  • the chopper type comparator amplifies the potential difference between the input analog signal Vin and the comparison voltage Vref with a CMOS inverter. Therefore, when Vin becomes a level substantially equal to Vref, the output is switched between high and low by a slight fluctuation of the input potential. Causes unstable behavior. At the time of switching, there is a problem that a current change occurs in the CMOS inverter, which becomes power supply noise and fluctuates the reference voltage of the comparator, thereby reducing the conversion accuracy. In order to prevent an unstable operation in which the output switches between high and low, an A / D conversion circuit is proposed in which a chopper type comparator has hysteresis characteristics (Patent Document 1).
  • the invention of the prior application described in Patent Document 1 is effective in an A / D conversion circuit that does not have a very high resolution.
  • the invention of the prior application is turned on and off by a feedback signal from an output in parallel with an N-MOSFET (insulated gate field effect transistor: hereinafter referred to as a MOS transistor) of an inverter that constitutes a comparator.
  • N-MOSFET insulated gate field effect transistor
  • MOS transistor insulated gate field effect transistor
  • the LSB that is the minimum resolution is buried in the hysteresis, resulting in a large conversion error.
  • the present inventors have found that since three MOS transistors are vertically stacked between the power supply voltage terminal and the grounding point, there is a problem that it cannot be operated at a low power supply voltage such as 2V.
  • the present invention provides a comparison circuit that determines the magnitude of an input analog voltage and a comparison voltage, a register that sequentially captures and holds the determination result of the comparison circuit, and converts the value of the register into a voltage.
  • the comparator circuit is connected to one or more amplification stages and an input terminal of any one of the amplification stages.
  • the input analog voltage is captured in the first period, and a voltage corresponding to the potential difference between the input analog voltage and the comparison voltage is input in the second period.
  • the output of the comparison circuit changes, the hysteresis of 1LSB or less is applied by applying positive feedback to the input terminal of the corresponding amplification stage via the feedback capacitor. Those configured to impart.
  • the capacitance value of the feedback capacitor is determined so that the hysteresis has a size of 1/2 or less of 1LSB. More preferably, the capacitance value of the feedback capacitor is determined so that the hysteresis is 1/5 or less of 1LSB. More preferably, the capacitance value of the feedback capacitor is determined so that the hysteresis is 1/10 or less of 1LSB.
  • the comparison circuit has two or more cascaded amplification stages, and the amplification stage that applies positive feedback to the corresponding input terminal via the feedback capacitor is the final amplification stage.
  • the amplification stage that applies positive feedback to the corresponding input terminal via the feedback capacitor is the final amplification stage.
  • the comparison circuit includes a CMOS inverter as the amplification stage, a switching element provided between input / output terminals of each CMOS inverter, and a capacitor provided between the CMOS inverters. Then, the switch element is turned on in the first period, and a voltage corresponding to the logic threshold value of the CMOS inverter is applied to one terminal of the sampling capacitor, and the input analog voltage is taken in based on the voltage. In the second period, the sampling capacitor is charged with a charge corresponding to the potential difference between the input analog voltage and the comparison voltage, and the switch element is turned off so that the potential of the sampling capacitor is set by the CMOS inverter.
  • the pair is connected via the feedback capacitor.
  • the feedback capacitor To be configured to apply a positive feedback to the input terminal of the CMOS inverter. As a result, the number of constituent elements of the comparator can be reduced and the area occupied by the circuit can be reduced.
  • a logic gate is provided at the subsequent stage of the comparison circuit to receive the output of the final amplification stage of the comparison circuit and the clock signal giving the sampling timing, and the output of the logic gate or the inversion thereof.
  • the potential of one terminal of the feedback capacitor is changed by the signal so that positive feedback is applied to the input terminal of the corresponding CMOS inverter.
  • an AD conversion circuit including a chopper type comparator
  • the comparator by providing the comparator with a hysteresis characteristic of 1 LSB or less, there is an effect that an increase in conversion error due to the application of hysteresis can be suppressed.
  • FIG. 1 is a circuit configuration diagram showing an embodiment of a successive approximation AD converter circuit according to the present invention. It is a state explanatory view showing a node potential state inside the comparator of the AD conversion circuit of the embodiment. It is a circuit block diagram which shows the structural example of the comparator in the 1st modification of the AD converter circuit of embodiment. It is a circuit block diagram which shows the structural example of the comparator in the 2nd modification of the AD converter circuit of embodiment. It is a circuit block diagram which shows the structural example of the comparator in the 3rd modification of the AD converter circuit of embodiment. It is a circuit block diagram which shows the structural example of the comparator in the 4th modification of the AD converter circuit of embodiment.
  • FIG. 3 is a circuit configuration diagram showing a second embodiment of a successive approximation AD converter circuit according to the present invention.
  • FIG. 6 is a circuit configuration diagram showing a state of each changeover switch SW0 to SWn-1 in a comparison determination period (hold period) of the successive approximation type AD converter circuit of the second embodiment. It is a circuit block diagram which shows the structural example of the conventional AD converter circuit provided with the chopper type comparator.
  • FIG. 1 shows an embodiment of a successive approximation AD converter circuit according to the present invention.
  • the AD conversion circuit shown in FIG. 1 is a sample and hold circuit that alternately samples an analog input Vin input to an analog input terminal IN and a comparison voltage Vref applied to a reference voltage terminal to hold a differential voltage.
  • a chopper comparator CMP that amplifies the differential voltage sampled by the sample and hold circuit S & H
  • a logic circuit LG that receives the output of the chopper comparator CMP and the sampling clock ⁇ s and outputs a predetermined signal
  • the successive approximation register SAR for sequentially taking in the output of the logic circuit LG, and the sample-and-hold circuit as a comparison voltage Vref using a voltage obtained by DA-converting the output code of the SAR by switching an internal switch according to a signal output from the register SAR Local DA converter circuit DAC that outputs to S & H Is provided.
  • the sample and hold circuit S & H includes a pair of sampling switches SS1 and SS2 that are complementarily turned on and off by a sampling clock ⁇ s and a clock / ⁇ s having a phase opposite to the sampling clock ⁇ s, a connection node of the switches SS1 and SS2, and the chopper comparator It comprises a sampling capacitor Cs connected between the CMP input terminals.
  • the logic circuit LG includes an NOR gate G1 that receives the output of the chopper comparator CMP and the sampling clock ⁇ s and outputs a logical product of these signals, and an inverter G2 that inverts the output of the NOR gate G1. Become.
  • the chopper comparator CMP includes three CMOS inverters INV1, INV2, and INV3 connected in cascade through capacitors C1 and C2, and switches S1, S2, and S3 that short-circuit the input / output terminals for each inverter. It is set as the provided structure.
  • a feedback capacitor Cf is connected between the output terminal of the NOR gate G1 and the input terminal of the final stage inverter INV3.
  • the NOR gate G1 is provided because the output of the inverter INV3 becomes an intermediate potential between the high level and the low level when the switch S3 is turned on during the sampling, so that it becomes a circuit in the subsequent stage (such as a successive approximation register). This is to prevent transmission.
  • the switches S1, S2, and S3 are turned on during the sampling period, and the input and output of the inverters INV1, INV2, and INV3 are short-circuited.
  • the potential is equal to the threshold value VLT. Therefore, in the sample and hold circuit S & H, the switch SS1 on the input terminal side is turned on by the sampling clock ⁇ s.
  • the input analog voltage Vin is sampled in the sampling capacitor Cs with reference to VLT. That is, Cs is charged with a charge corresponding to the potential difference between VLT and Vin.
  • the capacitors C1 and C2 are charged with voltages (VLT2-VLT1) and (VLT3-VLT2) which are the differences between the logic threshold values of the inverters.
  • the reference side switch SS2 is turned on by the sampling clock / ⁇ s.
  • the switches S1, S2 and S3 are turned off by ⁇ s and the input / output of the inverters INV1, INV2 and INV3 are cut off, so that each inverter operates as an amplifier and outputs according to the input potential. Change.
  • the potential difference (Vref ⁇ Vin) is transmitted to the input terminal of the first-stage inverter INV1 through the sampling capacitor Cs, and the potential difference is gradually amplified by the inverters INV1, INV2, and INV3.
  • the result of comparing the input analog voltage Vin and the comparison voltage Vref appears at the output of the inverter INV3.
  • the logic threshold values of the inverters INV1, INV2, and INV3 are VLT1, VLT2, and VLT3
  • the gains (amplification factors) are A1, A2, and A3
  • the power supply voltage is Vdd
  • the potentials (1) to (8) are as shown in FIG. As shown in FIG. 2, when Vin is higher than Vref, the output of the inverter INV3 is low level (ground potential GND), and when Vin is lower than Vref, the output of the inverter INV3 is high level (power supply voltage Vdd). I understand.
  • the feedback capacitor Cf is connected between the output terminal of the NOR gate G1 and the input terminal of the inverter INV3 in the final stage, if the output potential of the NOR gate G1 increases, the capacitance Cf The electric charge is distributed to C2 according to the capacitance ratio, so that positive feedback is applied to the input terminal of the inverter INV3, and the input potential becomes higher by ⁇ V than that without the capacitor Cf.
  • a minute hysteresis of about 0.1 LSB can be added to the chopper type comparator CMP with a simple design change by adding only one capacitor.
  • the hysteresis of the chopper type comparator used in the AD converter circuit is smaller than the LSB and larger than the thermal noise, switching of the output of the comparator due to the thermal noise can be prevented and the conversion accuracy can be increased.
  • the ratio of C2 and Cf can be set based on the calculation result with the adjusted predetermined gain.
  • the capacitance may be added to either one of INV1 and INV2, or may be added to both, but adding to INV1 has a great effect on noise reduction in the comparator CMP.
  • the transfer conductance of the MOS transistor is gm
  • the threshold voltage is Vth
  • the output resistance is r0
  • the early voltage is VA
  • the gate-source voltage is Vgs
  • the drain-source voltage is Vds
  • the drain current is Ids
  • (VA + Vds) / (Vgs-Vth) .Ids 2 (VA + Vds) / (Vgs-Vth) (2) It is represented by In this equation, (Vgs ⁇ Vth) in the denominator is an effective voltage applied to the gate of the MOS transistor, and the effective voltage is larger as the power supply voltage Vdd is higher, and the effective voltage is smaller as Vdd is lower. Therefore, it can be seen from the above formula (2) that the gain increases as the power supply voltage Vdd increases and the effective voltage increases, and the gain decreases as the power supply voltage Vdd decreases and the effective voltage decreases.
  • the hysteresis increases as the voltage Vdd is higher and the inverter gain is larger from the equation (1), and the hysteresis is smaller as the voltage Vdd is lower and the inverter gain is smaller. Further, the gain of the inverter increases as the gain of the MOS transistor increases. Therefore, it can be said that the comparator of the above embodiment, in which the hysteresis becomes larger as the power supply voltage is higher in accordance with the fluctuation of the power supply voltage, is suitable for an AD conversion circuit used in a system having a large power supply voltage fluctuation.
  • FIG. 3 to 6 show modified examples of the comparator of the above embodiment.
  • FIG. 3 shows the position where the positive feedback is applied from the output side as the input node of the second-stage inverter INV2
  • FIG. 4 shows the position where the positive feedback is applied from the output side as the input node of the first-stage inverter INV1. It is a thing. Thus, even if the position where the positive feedback is applied is changed, substantially the same effect as the embodiment of FIG. 1 can be obtained.
  • the feedback capacitance Cf needs to be smaller in FIG. 3 than in FIG. 1 and smaller in FIG. 4 than in FIG. Further, in FIG. 3, feedback is applied by a signal (9) having a phase opposite to that of FIG. 1, and in FIG. 4, feedback is applied by a signal (8) having the same phase as that of FIG.
  • FIG. 5 shows a configuration in which positive feedback is applied to the input terminal of the second-stage inverter INV2 from the output side when the comparator CMP is configured by the two-stage inverters INV1 and INV2.
  • a positive feedback may be applied to the input terminal of the first-stage inverter INV1.
  • the capacitance value of Cf is made smaller than when positive feedback is applied to the third-stage inverter as shown in FIG. There is a need (for example 1/1000). In that case, it is expected that Cf cannot be composed of an element having the same structure as C2, but such a small Cf can be constructed by utilizing the capacitance between wirings.
  • FIG. 6 shows how feedback is applied when the comparator CMP is configured with three differential amplification stages.
  • (8) means feedback by a signal in phase with the output of the NOR gate G1 in FIG. 1
  • (9) means feedback by a signal in phase opposite to the output of the NOR gate G1 in FIG. Yes.
  • FIG. 6 shows a state in which positive feedback is applied to both differential signals, a configuration may be adopted in which positive feedback is applied to only one of the differential signals.
  • FIG. 7 shows a second embodiment of the successive approximation AD converter circuit according to the present invention.
  • a DA conversion circuit combining a charge distribution type and a resistance voltage division type is used as a local DA conversion circuit, and positive feedback is applied to the input terminal of the first-stage inverter INV1.
  • the local DA conversion circuit in the present embodiment corresponds to a circuit having both functions of the sample and hold circuit S & H and the local DA conversion circuit DAC in the embodiment of FIG.
  • the local DA converter circuit DAC in this embodiment includes a capacitor array including weighted capacitors C0, C1,... Cn-1 having a weight of 2n and a ladder resistor RLD including series resistors R1 to Rn. Have.
  • the resistors R1 to Rn are normally set to the same resistance value.
  • One terminals of the weight capacitors C0, C1,... Cn-1 are connected in common and connected to the input terminal of the first-stage inverter INV1 of the comparator CMP.
  • One of the reference voltages Vref_h, Vref_l or the input voltage Vin is applied to the other terminal of C1,... Cn-1 among the weight capacitors C0, C1,. Made possible.
  • either the selection voltage of the ladder resistor RLD or the input voltage Vin can be applied to the other terminal of the weight capacitor C0 by the changeover switch SW0.
  • the sum of the weight capacitors C0, C1,... Cn-1 corresponds to the sampling capacitor Cs in FIG.
  • a ground potential may be used as the reference voltage Vref_l.
  • a voltage range FSR Full Scale Range
  • the ladder resistor RLD is provided with switches S0, S1,... Sn for extracting the potential of each node of the ladder resistor.
  • the changeover switches SW0 to SWn-1 are controlled by the upper bits of the successive approximation register SAR, and the switches S0 to Sn are controlled by the lower bits of the register SAR. Specifically, when the potential of the ladder resistor RLD is used by the lower bit of the SAR, any one of the switches S0 to Sn-1 is turned on, and the changeover switches SW0 to SWn-1 are only SW0. SW1 to SWn-1 do not operate.
  • the switch S0 or Sn When using the weight capacitors C0, C1,... Cn-1, the switch S0 or Sn is turned on, the switches S1 to Sn or S0 to Sn-1 are turned off, and the reference voltage Vref_h or Vref_l is switched. It is transmitted to the capacitor C0 via the switch SW0.
  • SW1 to SWn-1 are connected to the Vin input terminal at the time of sampling, and are connected to the reference voltage Vref_h or Vref_l according to the upper bit of the register SAR at the time of comparison determination.
  • connection terminals of the changeover switches SW0 to SWn-1 are determined according to the value of the successive approximation register SAR and the sampling clock.
  • FIG. 7 shows the state of each switch during the sampling period.
  • the changeover switches SW0 to SWn-1 are all connected to the input voltage Vin at the other terminals of the corresponding weight capacitors C0, C1,. To charge the electric charge according to the potential of the input voltage.
  • FIG. 8 shows the states of the change-over switches SW0 to SWn-1 during the comparison determination period (hold period).
  • the change-over switches SW1 to SWn-1 in the comparison determination period are either Vref_h or Vref_l.
  • the changeover switch SW0 is a selection voltage of the ladder resistor RLD, and which node voltage is selected is determined by the switches S1 to Sn.
  • One of the reference voltages Vref_h and Vref_l is applied to the other terminals of the weight capacitors C0, C1,... Cn-1 during the comparison determination period, so that the applied voltage and the input voltage applied immediately before are applied. Charges corresponding to the potential difference from Vin remain and are distributed among C0, C1,... Cn-1, and the voltage generated at the common connection node is supplied to the input terminal of the inverter INV1 as a comparator.
  • the switch S1 is turned on during the sampling period and the input / output of the inverter INV1 is short-circuited, so that the input potential and the output potential become equal to the logical threshold value VLT of the inverter.
  • the input analog voltage Vin is sampled to the weighting capacitors C0, C1,. That is, a charge corresponding to the potential difference between VLT and Vin is charged.
  • the selector switches SW0 to SWn-1 are connected to the reference voltage Vref_h or Vref_l according to the value of the register SAR.
  • the potential corresponding to the potential difference between the input analog voltage sampled immediately before and the comparison voltage determined by the state of the changeover switches SW0 to SWn-1 is supplied to the input terminal of the inverter INV1.
  • the switch S1 since the switch S1 is turned off and the input terminal and the output terminal of the inverter INV are disconnected, the inverter works as an amplifier to amplify and output the input potential.
  • the reference voltage Vref_h is applied to one terminal of the ladder resistor RLD and the reference voltage Vref_l is applied to the other terminal of the ladder resistor RLD, and the potential difference is divided by the resistance ratio. These voltages are taken out by switches S0 to Sn controlled by the lower bits of the register SAR.
  • the DA converter for example, 10 bits, required capacity of 2 10 times the minimum capacitance C0 in the case of only the charge distribution type (about 1000 times)
  • either of the series resistors Rf1 and Rf2 in parallel with the resistor Rn and the potential of the connection node of Rf1 and Rf2 or the reference voltage Vref_l is selected.
  • a switch SWf that is applied to one terminal of the capacitor Cf is provided.
  • the switch SWf is controlled by the output of the NOR gate G1, and when it is high level, the potential of the connection node between Rf1 and Rf2 is applied to Cf, and when it is low level, the reference voltage Vref_l is applied to Cf.
  • the combined resistance value of the resistors Rn and Rf1 and Rf2 is set to be the same resistance value as the other resistors R0 to Rn-1, and the resistance ratio of the resistors Rf1 and Rf2 depends on the amount of hysteresis to be added. For example, the ratio is set to 9: 1.
  • the capacitance value of Cf is the same value as the smallest capacitance C0 among the weighting capacitances. This gives a hysteresis of 1/10 of 1LSB. Furthermore, by setting the capacitance value of Cf to a value smaller than the minimum weight capacitance C0, a smaller hysteresis can be given. In the embodiment of FIG.
  • resistors Rf1 and Rf2 for applying a potential applied to the feedback capacitor Cf are provided in parallel with the resistor Rn of the ladder resistor RLD. However, if the resistance value is set appropriately, the resistors Rf1 and Rf2 are provided. Can be provided in parallel with the resistors Rn-1 and Rn.
  • the present invention is not limited to the above embodiment.
  • a comparator in which three stages of CMOS inverters are cascade-connected is shown, but a comparator in which two inverters are cascade-connected or a single inverter may be used.
  • the feedback capacitor Cf is connected between the output terminal of the NOR gate G1 following the comparator CMP and the input terminal of one of the CMOS inverters.
  • a switch element may be connected in series with the input terminal of the CMOS inverter and a predetermined constant potential point, and this switch element may be turned on and off by the output of the NOR gate G1 to provide positive feedback. Good. It is also possible to use a NAND gate instead of the NOR gate.
  • CMOS inverter constituting a chopper type comparator.
  • P-MOS, N-MOS on / off control transistors
  • An inverter may be used to reduce the power consumption by controlling the operation timing.
  • the present invention can be used for a chopper type comparator and an AD conversion circuit having the same.

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Abstract

　課題は、チョッパ型コンパレータを備えたＡＤ変換回路において、僅かな素子を追加するだけでコンパレータにヒステリシス特性を持たせてノイズによる変換誤差を低減できるようにすることにある。 　チョッパ型コンパレータを備えた逐次比較型ＡＤ変換回路において、比較回路（ＣＭＰ）には１または２以上の増幅段と、前記増幅段のうちいずれかの増幅段の入力端子に接続されたフィードバック容量（Ｃｆ）とを設け、第１の期間に入力アナログ電圧を取り込み、第２の期間に、前記入力アナログ電圧と前記比較電圧との電位差に応じた電圧が入力されて、該入力電位を前記増幅段で増幅し、当該比較回路の出力が変化するとき、フィードバック容量を介して対応する増幅段の入力端子に正帰還をかけて１ＬＳＢ以下のヒステリシスを付与するように構成して、課題を解決した。

Description

逐次比較型ＡＤ変換回路
　本発明は、逐次比較型ＡＤ変換回路におけるコンパレータにヒステリシス特性を持たせる技術に関し、特にチョッパ型コンパレータを備えたＡＤ変換回路に利用して好適な技術に関する。
　携帯電話、ＰＤＡ（Personal Digital Assistants）、ディジタルカメラ等の携帯用電子機器には、機器内部のシステムを制御するためマイクロプロセッサが設けられており、マイクロプロセッサは温度や電池の電圧等を監視して制御を行っている。そのため、機器には温度や電池の電圧等を検出するセンサが設けられ、マイクロプロセッサには、これらのセンサからのアナログ信号をディジタル信号に変換するＡ／Ｄ変換回路を内蔵するものが用いられることが多い。
　また、マイクロプロセッサなどに内蔵されるＡ／Ｄ変換回路は、その回路規模が小さなものが望まれる。そのようなＡ／Ｄ変換回路として、例えば図９に示すようなＣＭＯＳインバータを増幅器として利用するいわゆるチョッパ型コンパレータを用いたＡ／Ｄ変換回路が知られている。
　従来より、入力信号にのったノイズによる誤動作を防止するため、コンパレータにヒステリシス特性を持たせたものがある。しかし、Ａ／Ｄ変換回路では、コンパレータにヒステリシス特性を持たせるとそれがＡＤ変換誤差になり、特に入力ビット数の大きいつまり高分解能のＡ／Ｄ変換回路では、最小分解能であるＬＳＢ（Least Significant Bit）がヒステリシスに埋もれてしまうため、ヒステリシス特性を持たせないのが一般的であった。
　一方、チョッパ型コンパレータは、入力アナログ信号Ｖｉｎと比較電圧Ｖrefとの電位差をＣＭＯＳインバータで増幅するため、ＶｉｎがＶrefとほぼ等しいレベルになると、入力電位の僅かな揺れで出力がハイ／ロウに切り換わる不安定な動作を起こす。そして、この切り換わりの際にＣＭＯＳインバータで電流変化が生じ、それが電源ノイズとなってコンパレータの基準電圧を揺らし変換精度を低下させるという問題点がある。そこで、出力がハイ／ロウに切り換わる不安定な動作を防止するため、チョッパ型コンパレータにヒステリシス特性を持たせるようにしたＡ／Ｄ変換回路が提案されている（特許文献１）。
特開平６－０６９７９９号公報
　上記特許文献１に記載されている先願発明は、分解能がそれほど高くないＡ／Ｄ変換回路では有効である。しかし、上記先願発明は、コンパレータを構成するインバータのＮ－ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ：以下、ＭＯＳトランジスタと称する）と並列に、出力からのフィードバック信号によってオン、オフされてインバータの論理しきい値をシフトさせることで、ヒステリシス特性を持たせるものである。本発明者らが検討したところ、かかる構成のコンパレータにあっては、３Ｖ～５Ｖの電源電圧の場合、数ｍＶのヒステリシスを持ってしまう。
　そのため、例えば１０ビットのＡ／Ｄ変換回路の場合には、最小分解能であるＬＳＢがヒステリシスに埋もれてしまい変換誤差が大きくなる。また、電源電圧端子と接地点との間に３個のＭＯＳトランジスタが縦積みにされるため、２Ｖのような低電源電圧で動作させることができないという課題があることを見出した。
　この発明の目的は、チョッパ型コンパレータを備えたＡＤ変換回路において、僅かな素子を追加するだけでコンパレータにヒステリシス特性を持たせてノイズによる変換誤差を低減できるようにすることにある。
　この発明の他の目的は、チョッパ型コンパレータを備えたＡＤ変換回路において、コンパレータに１ＬＳＢ以下のヒステリシス特性を持たせることで、ヒステリシス付与に伴う変換誤差の増加を抑制できるようにすることにある。
　上記目的を達成するため、この発明は、入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧とするローカルＤＡ変換回路と、を備えた逐次比較型ＡＤ変換回路において、前記比較回路は、１または２以上の増幅段と、前記増幅段のうちいずれかの増幅段の入力端子に接続されたフィードバック容量とを有し、第１の期間に入力アナログ電圧を取り込み、第２の期間に、前記入力アナログ電圧と前記比較電圧との電位差に応じた電圧が入力されて、該入力電圧を前記増幅段で増幅し、当該比較回路の出力が変化するとき、前記フィードバック容量を介して対応する増幅段の入力端子に正帰還をかけて１ＬＳＢ以下のヒステリシスを付与するように構成したものである。
　上記した構成によれば、フィードバック容量を介していずれかの増幅段の入力端子に正帰還をかける構成であるため、増幅段自身にヒステリシス特性を持たせる場合に比べて小さなヒステリシスを付与することができるとともに、追加する素子も少なくて済む。
　ここで、望ましくは、前記ヒステリシスは、１ＬＳＢの１／２以下の大きさとなるようにフィードバック容量の容量値を決定する。より望ましくは、前記ヒステリシスは、１ＬＳＢの１／５以下の大きさとなるようにフィードバック容量の容量値を決定する。さらに望ましくは、前記ヒステリシスは、１ＬＳＢの１／１０以下の大きさとなるようにフィードバック容量の容量値を決定する。これにより、変換誤差を増大させることなく、比較回路の出力の切り替わりによって生じるノイズを低減することができる。
　また、望ましくは、前記比較回路は縦続接続された２以上の増幅段を有し、前記フィードバック容量を介して対応する入力端子に正帰還をかける増幅段は最終段の増幅段であるようにする。最終段の増幅段に正帰還をかける構成とすることによって、入力に換算したときのヒステリシスを小さくし、容易に１ＬＳＢ以下のヒステリシスを付与することができる。
　さらに、望ましくは、前記比較回路は、ＣＭＯＳインバータを前記増幅段として有するとともに、各ＣＭＯＳインバータの入出力端子間にそれぞれ設けられたスイッチ素子と、前記ＣＭＯＳインバータ間に設けられた容量と、を有し、第１の期間に前記スイッチ素子がオン状態にされて、サンプリング容量の一方の端子に前記ＣＭＯＳインバータの論理しきい値に相当する電圧が印加されて該電圧を基準に入力アナログ電圧を取り込み、第２の期間に、前記サンプリング容量に前記入力アナログ電圧と前記比較電圧との電位差に応じた電荷がチャージされ、かつ前記スイッチ素子がオフ状態にされて前記サンプリング容量の電位を前記ＣＭＯＳインバータで増幅し、当該比較回路の出力が変化するとき、前記フィードバック容量を介して対応するＣＭＯＳインバータの入力端子に正帰還をかけるように構成する。これにより、コンパレータの構成素子数を減らして回路の占有面積を低減することができる。
　また、望ましくは、前記比較回路の後段には、該比較回路の最終増幅段の出力と前記サンプリングのタイミング与えるクロック信号とを入力とする論理ゲートが設けられ、該論理ゲートの出力もしくはそれを反転した信号によって前記フィードバック容量の一方の端子の電位が変化され、対応するＣＭＯＳインバータの入力端子に正帰還をかけるように構成する。これにより、サンプリング中に増幅段としてのインバータの中間の電位が後段の回路（逐次比較レジスタ等）に伝達されないようにすることができる。
　本発明によれば、チョッパ型コンパレータを備えたＡＤ変換回路において、僅かな素子を追加するだけでコンパレータにヒステリシス特性を持たせてノイズによる変換誤差を低減することができる。また、コンパレータに１ＬＳＢ以下のヒステリシス特性を持たせることで、ヒステリシス付与に伴う変換誤差の増加を抑制することができるという効果がある。
本発明に係る逐次比較型ＡＤ変換回路の一実施形態を示す回路構成図である。 実施形態のＡＤ変換回路のコンパレータ内部のノード電位状態を示す状態説明図である。 実施形態のＡＤ変換回路の第１の変形例におけるコンパレータの構成例を示す回路構成図である。 実施形態のＡＤ変換回路の第２の変形例におけるコンパレータの構成例を示す回路構成図である。 実施形態のＡＤ変換回路の第３の変形例におけるコンパレータの構成例を示す回路構成図である。 実施形態のＡＤ変換回路の第４の変形例におけるコンパレータの構成例を示す回路構成図である。 本発明に係る逐次比較型ＡＤ変換回路の第２の実施形態を示す回路構成図である。 第２の実施形態の逐次比較型ＡＤ変換回路の比較判定期間（ホールド期間）における各切替えスイッチＳＷ０～ＳＷn-1の状態を示す回路構成図である。 チョッパ型コンパレータを備えた従来のＡＤ変換回路の構成例を示す回路構成図である。
　以下、本発明の好適な実施の形態を図面に基づいて説明する。
　図１は、本発明に係る逐次比較型ＡＤ変換回路の一実施形態を示す。図１に示されているＡＤ変換回路は、アナログ入力端子ＩＮに入力されたアナログ入力Ｖinと基準電圧端子に印加された比較電圧Ｖrefとを交互にサンプリングして差電圧を保持するサンプル・ホールド回路Ｓ＆Ｈと、該サンプル・ホールド回路Ｓ＆Ｈによってサンプリングされた差電圧を増幅するチョッパ型コンパレータＣＭＰと、該チョッパ型コンパレータＣＭＰの出力とサンプリングクロックφｓとを入力とし所定の信号を出力する論理回路ＬＧと、該論理回路ＬＧの出力を順次取り込む逐次比較レジスタＳＡＲと、該レジスタＳＡＲから出力される信号によって内部のスイッチが切り替わることでＳＡＲの出力コードをＤＡ変換した電圧を比較電圧Ｖrefとして上記サンプル・ホールド回路Ｓ＆Ｈへ出力するローカルＤＡ変換回路ＤＡＣとを備える。
　サンプル・ホールド回路Ｓ＆Ｈは、サンプリングクロックφｓとその逆相のクロック／φｓによって相補的にオン、オフされる一対のサンプリング用スイッチＳＳ１，ＳＳ２と、該スイッチＳＳ１，ＳＳ２の接続ノードと上記チョッパ型コンパレータＣＭＰの入力端子との間に接続されたサンプリング容量Ｃｓとからなる。論理回路ＬＧは、チョッパ型コンパレータＣＭＰの出力とサンプリングクロックφｓとを入力としそれらの信号の論理積をとった信号を出力するＮＯＲゲートＧ１と、該ＮＯＲゲートＧ１の出力を反転するインバータＧ２とからなる。
　また、チョッパ型コンパレータＣＭＰは、３個のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３を、容量Ｃ１，Ｃ２を介して縦続接続するとともに、各インバータ毎に入出力端子間を短絡するスイッチＳ１，Ｓ２，Ｓ３を設けた構成とされている。そして、ＮＯＲゲートＧ１の出力端子と最終段のインバータＩＮＶ３の入力端子との間に、フィードバック用の容量Ｃｆが接続されている。ＮＯＲゲートＧ１を設けているのは、サンプリング中はスイッチＳ３がオンされることでインバータＩＮＶ３の出力がハイレベルとロウレベルの中間の電位になるので、それが後段の回路（逐次比較レジスタ等）に伝達されないようにするためである。
　この実施例のコンパレータＣＭＰにおいては、サンプリング期間にスイッチＳ１，Ｓ２，Ｓ３がオンされてインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の入出力が短絡されることで、各インバータの入力電位と出力電位はその論理しきい値ＶLTと等しい電位になる。そのため、サンプル・ホールド回路Ｓ＆Ｈでは、サンプリングクロックφｓによって入力端子側のスイッチＳＳ１がオン状態にされる。これによって、サンプリング容量Ｃｓには、ＶLTを基準として入力アナログ電圧Ｖｉｎがサンプリングされる。つまり、ＣｓにはＶLTとＶｉｎとの電位差に応じた電荷がチャージされる。また、容量Ｃ１，Ｃ２には、各インバータの論理しきい値の差分の電圧（ＶLT2－ＶLT1），（ＶLT3－ＶLT2）がチャージされる。
　比較判定時（ホールド期間）には、サンプル・ホールド回路Ｓ＆Ｈでは、サンプリングクロック／φｓによってリファレンス側のスイッチＳＳ２がオン状態にされる。これによって、サンプリング容量Ｃｓには、入力アナログ電圧Ｖｉｎと比較電圧Ｖrefとの電位差（Ｖref－Ｖｉｎ）に応じた電荷が残る。また、コンパレータＣＭＰにおいては、φｓによってスイッチＳ１，Ｓ２，Ｓ３がオフされてインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の入出力間が遮断されることで、各インバータは増幅器として動作し入力電位に応じて出力が変化する。
　そして、このとき初段のインバータＩＮＶ１の入力端子には、サンプリング容量Ｃｓを介して電位差（Ｖref－Ｖｉｎ）が伝達され、その電位差がインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３によって次第に増幅されて行く。その結果、インバータＩＮＶ３の出力には、入力アナログ電圧Ｖｉｎと比較電圧Ｖrefとを比較した結果が現われる。具体的には、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の論理しきい値をＶLT1，ＶLT2，ＶLT3、ゲイン（増幅率）をＡ１，Ａ２，Ａ３、電源電圧をＶｄｄとすると、図１の回路における各ノードの電位(1)～(8)は、図２に示すようになる。図２より、ＶｉｎがＶrefよりも高いときはインバータＩＮＶ３の出力はロウレベル（接地電位ＧＮＤ）に、またＶｉｎがＶrefよりも低いときはインバータＩＮＶ３の出力はハイレベル（電源電圧Ｖｄｄ）になることが分かる。
　この実施例においては、ＮＯＲゲートＧ１の出力端子と最終段のインバータＩＮＶ３の入力端子との間に、フィードバック用の容量Ｃｆが接続されているため、ＮＯＲゲートＧ１の出力電位が高くなると容量Ｃｆの電荷がＣ２との間で容量比に応じて分配されることでインバータＩＮＶ３の入力端子に正帰還がかかり、その入力電位が容量Ｃｆを設けないものよりもΔＶだけ高くなる。ここで、分配前の電荷と分配後の電荷が等しいことから、Ｑ＝Ｃｆ・Ｖｄｄ＝（Ｃ２＋Ｃｆ）・ΔＶが成り立つ。これより、ΔＶ＝Ｖｄｄ・Ｃｆ／（Ｃ２＋Ｃｆ）となるので、インバータＩＮＶ３の入力電位(6)は、ＶLT3＋Ａ１・Ａ２・（Ｖref－Ｖｉｎ）＋Ｖｄｄ・Ｃｆ／（Ｃ２＋Ｃｆ）となる（図２の点線内参照）。
　さらに、インバータＩＮＶ３の入力ノードにおける正帰還量ΔＶは、これを増幅段として働くインバータＩＮＶ１，ＩＮＶ２のゲインＡ１，Ａ２で割ることによって入力に換算することができる。これより、インバータＩＮＶ１の入力ノードでのヒステリシス量Ｖhysは、次式
　Ｖhys＝Ｖｄｄ・Ｃｆ／（Ｃ２＋Ｃｆ）・Ａ１・Ａ２　……（１）
で表わすことができる。
　従って、例えば１０ビットのＡＤ変換回路において、０．１ＬＳＢ程度のヒステリシス（＝Ｖｄｄ／１０・２10）を付加したい場合に、インバータＩＮＶ１，ＩＮＶ２のゲインを各々５０倍とすると、
　Ｖhys＝Ｖｄｄ・Ｃｆ／（Ｃ２＋Ｃｆ）・５０・５０＝Ｖｄｄ／１０・２10
より、Ｃｆ／（Ｃ２＋Ｃｆ）≒１／４となるので、Ｃ２：Ｃｆ≒３：１程度に設定すれば良いことが分かる。
　上記のように、本実施例を適用すると、容量を１つ追加するだけの簡単な設計変更で、チョッパ型コンパレータＣＭＰに０．１ＬＳＢ程度の微小なヒステリシスを付加することができる。ここで、ＡＤ変換回路に用いるチョッパ型コンパレータのヒステリシスは、ＬＳＢよりも小さく熱雑音よりも大きければ、熱雑音によるコンパレータの出力の切り替わりを防止して変換精度を高くすることができる。
　また、図１において、インバータＩＮＶ１とＩＮＶ２のそれぞれの入出力間に容量を付加して、インバータＩＮＶ１，ＩＮＶ２のゲインを調整する構成とすることもできる。この場合には、調整した所定のゲインによる計算結果をもとにＣ２とＣｆの比率の設定ができる。容量はＩＮＶ１，ＩＮＶ２のどちらか一方に付加してもよく、両方に付加しても良いが、ＩＮＶ１に付加した方がコンパレータＣＭＰでのノイズ低減に大きな効果がある。
　特許文献１に記載されているような構成では、１０ビットのＡＤ変換回路において１ＬＳＢ以下のヒステリシスの付加が困難であるため、熱雑音によるコンパレータの出力の切り替わりを防止するためヒステリシスを付加すると量子化誤差が増加してしまうが、本実施例を適用すると、量子化誤差を増加させることなく、熱雑音によるコンパレータの出力の切り替わりを防止して変換精度を高くすることができる。
　ただし、ヒステリシスも小さいとは言え、変換誤差となる。従って、電池で動作するシステムのように電源電圧の変動が大きなシステムに使用されるＡＤ変換回路にあっては、電源電圧Ｖｄｄが低いときはヒステリシスを小さくして誤差を小さくし、ノイズレベルが大きくなる電源電圧Ｖｄｄが高い状態ではヒステリシスを大きくしてノイズによる誤動作を防止するのが望ましい。そこで、かかる観点から上記実施例のコンパレータを検証してみる。
　ＭＯＳトランジスタの伝達コンダクタンスをｇm、しきい値電圧をＶth、出力抵抗をｒ0、アーリー電圧をＶA、ゲート・ソース間電圧をＶgs、ドレイン・ソース間電圧をＶds、ドレイン電流をＩdsとおくと、
　ｒ0＝（ＶA＋Ｖds）／Ｉds
　ｇm＝２Ｉds／（Ｖgs－Ｖth）
より、ＭＯＳトランジスタのゲインＧ（＝ｇm・ｒ0）は、
　Ｇ＝２Ｉds・（ＶA＋Ｖds）／（Ｖgs－Ｖth）・Ｉds
　　＝２（ＶA＋Ｖds）／（Ｖgs－Ｖth）　　……（２）
で表わされる。この式において、分母の（Ｖgs－Ｖth）はＭＯＳトランジスタのゲートにかかる実効電圧であり、この実効電圧は電源電圧Ｖｄｄが高いほど大きく、Ｖｄｄが低いほど実効電圧は小さくなる。従って、上記式（２）より、電源電圧Ｖｄｄが高くなって実効電圧が大きくなるほどゲインは大きくなり、電源電圧Ｖｄｄが低くなって実効電圧が小さくなるほどゲインは小さくなることが分かる。
　一方、前述した実施例のコンパレータにおいては、式（１）より、電圧Ｖｄｄが高くインバータのゲインが大きいほどヒステリシスは大きくなり、電圧Ｖｄｄが低くインバータのゲインが小さいほどヒステリシスは小さくなる。また、ＭＯＳトランジスタのゲインが大きいほどインバータのゲインは大きくなる。従って、電源電圧の変動に応じて電源電圧が高いほどヒステリシスが大きくなる前記実施例のコンパレータは、電源電圧の変動が大きなシステムに使用されるＡＤ変換回路に好適であると言える。
　図３～図６は、前記実施例のコンパレータの変形例を示す。このうち、図３は出力側から正帰還をかける位置を２段目のインバータＩＮＶ２の入力ノードにしたもの、図４は出力側から正帰還をかける位置を１段目のインバータＩＮＶ１の入力ノードにしたものである。このように正帰還をかける位置を変えても図１の実施例とほぼ同様な効果が得られる。
　ただし、入力に換算して同一のヒステリシスを持たせる場合、フィードバック容量Ｃｆは、図１よりも図３の方を小さくし、図３よりも図４の方をさらに小さくする必要がある。また、図３では図１とは逆相の信号(9)により帰還をかけ、図４では図１と同相の信号(8)により帰還をかけるようにする。
　図５は、コンパレータＣＭＰが２段のインバータＩＮＶ１，ＩＮＶ２により構成されている場合に、出力側から２段目のインバータＩＮＶ２の入力端子に正帰還をかけるように構成したものである。図５に破線で示すように、１段目のインバータＩＮＶ１の入力端子に正帰還をかけるように構成しても良い。なお、インバータが３段で１段目のインバータＩＮＶ１の入力端子に正帰還をかける場合には、図１のように３段目のインバータに正帰還をかける場合よりもＣｆの容量値を小さくする必要がある（例えば１／１０００）。その場合、ＣｆをＣ２と同一構造の素子で構成することができないことも予想されるが、配線間容量などを利用すればそのような小さなＣｆを構成することができる。
　図６は、コンパレータＣＭＰが３個の差動増幅段で構成されている場合の帰還のかけ方を示したものである。図６において、(8)は図１のＮＯＲゲートＧ１の出力と同相の信号により、また(9)は図１のＮＯＲゲートＧ１の出力と逆相の信号によりそれぞれ帰還をかけることを意味している。なお、図６では、差動信号の両方に正帰還をかける様子が示されているが、差動信号のいずれか一方にのみ正帰還をかけるように構成しても良い。
　図７は、本発明に係る逐次比較型ＡＤ変換回路の第２の実施形態を示す。この実施形態は、ローカルＤＡ変換回路として、電荷配分型と抵抗分圧型を組み合わせたＤＡ変換回路を使用するとともに、１段目のインバータＩＮＶ１の入力端子に正帰還をかけるようにしたもので、図４の変形例の一具体例であるといえる。また、本実施形態におけるローカルＤＡ変換回路は、図１の実施形態におけるサンプル・ホールド回路Ｓ＆ＨとローカルＤＡ変換回路ＤＡＣの機能を併せ持つ回路に相当する。
　この実施形態におけるローカルＤＡ変換回路ＤＡＣは、２のｎ乗の重みを有する重み容量Ｃ０，Ｃ１，……Ｃn-1を含む容量アレイと、直列形態の抵抗Ｒ１～Ｒｎからなるラダー抵抗ＲLDとを有する。抵抗Ｒ１～Ｒｎは、通常は同一抵抗値に設定される。重み容量Ｃ０，Ｃ１，……Ｃn-1の一方の端子は共通接続されて、コンパレータＣＭＰの１段目のインバータＩＮＶ１の入力端子に接続される。
　重み容量Ｃ０，Ｃ１，……Ｃn-1のうちＣ１，……Ｃn-1の他方の端子には切替えスイッチＳＷ１～ＳＷn-1によって、基準電圧Ｖref_h、Ｖref_lまたは入力電圧Ｖｉｎのいずれか１つが印加可能にされる。また、重み容量Ｃ０の他方の端子には切替えスイッチＳＷ０によって、ラダー抵抗ＲLDの選択電圧または入力電圧Ｖｉｎのいずれか１つが印加可能に構成されている。なお、重み容量Ｃ０，Ｃ１，……Ｃn-1を合わせたものが図４におけるサンプリング容量Ｃｓに相当する。基準電圧Ｖref_lには接地電位を用いてもよい。接地電位よりも高い電位をＶref_lとすることにより、ＡＤ変換可能な電圧範囲ＦＳＲ（Full Scale Range）を変更することができる。
　ラダー抵抗ＲLDには、該ラダー抵抗の各ノードの電位を取り出すスイッチＳ０，Ｓ１，……Ｓｎが設けられている。この実施例では、上記切替えスイッチＳＷ０～ＳＷn-1は逐次比較レジスタＳＡＲの上位側のビットによって制御され、上記スイッチＳ０～ＳｎはレジスタＳＡＲの下位側のビットによって制御される。具体的には、ＳＡＲの下位側のビットによってラダー抵抗ＲLDの電位を使用するときは、スイッチＳ０～Ｓn-1のうちいずれか一つがオン状態にされ、切替えスイッチＳＷ０～ＳＷn-1はＳＷ０のみ動作し、ＳＷ１～ＳＷn-1は動作しない。
　また、重み容量Ｃ０，Ｃ１，……Ｃn-1を使用するときは、スイッチＳ０またはＳｎがオン状態、Ｓ１～ＳｎまたはＳ０～Ｓn-1がオフ状態にされて、基準電圧Ｖref_hまたはＶref_lが切替えスイッチＳＷ０を介して容量Ｃ０に伝達される。ＳＷ１～ＳＷn-1は、サンプリング時にはＶｉｎの入力端子に接続され、比較判定時にはレジスタＳＡＲの上位側のビットに応じて基準電圧Ｖref_hまたはＶref_lに接続される。
　上記切替えスイッチＳＷ０～ＳＷn-1は、逐次比較レジスタＳＡＲの値とサンプリングクロックに応じて接続端子が決定される。図７に示されているのは、各スイッチのサンプリング期間における状態であり、切替えスイッチＳＷ０～ＳＷn-1はすべて対応する重み容量Ｃ０，Ｃ１，……Ｃn-1の他方の端子に入力電圧Ｖｉｎを印加し入力電圧の電位に応じた電荷をチャージする。
　図８には、比較判定期間（ホールド期間）における各切替えスイッチＳＷ０～ＳＷn-1の状態が示されている。図８に示されているように、比較判定期間における切替えスイッチＳＷ１～ＳＷn-1は、Ｖref_hまたはＶref_lのいずれか一方である。また、切替えスイッチＳＷ０はラダー抵抗ＲLDの選択電圧であり、どのノードの電圧が選択されるかはスイッチＳ１～Ｓｎによって決定される。比較判定期間にＶref_hとＶref_lのうちいずれかの基準電圧が、重み容量Ｃ０，Ｃ１，……Ｃn-1の他方の端子に印加されることで、印加された電圧と直前に印加された入力電圧Ｖｉｎとの電位差に応じた電荷が残り、それがＣ０，Ｃ１，……Ｃn-1間で分配され、共通接続ノードに生じた電圧がコンパレータとしてのインバータＩＮＶ１の入力端子に供給される。
　コンパレータにおいては、サンプリング期間にスイッチＳ１がオンされてインバータＩＮＶ１の入出力が短絡されることで、入力電位と出力電位はインバータの論理しきい値ＶLTと等しい電位になる。これによって、重み容量Ｃ０，Ｃ１，……Ｃn-1には、ＶLTを基準として入力アナログ電圧Ｖｉｎがサンプリングされる。つまり、ＶLTとＶｉｎとの電位差に応じた電荷がチャージされる。
　比較判定時には、前述したように、ローカルＤＡＣでは切替えスイッチＳＷ０～ＳＷn-1がレジスタＳＡＲの値に応じて基準電圧Ｖref_hまたはＶref_lに接続される。これにより、インバータＩＮＶ１の入力端子には直前にサンプリングした入力アナログ電圧と、切替えスイッチＳＷ０～ＳＷn-1の状態によって決まる比較電圧との電位差に応じた電位が供給される。そして、このときスイッチＳ１がオフされてインバータＩＮＶの入力端子と出力端子が切り離されるため、インバータが増幅器として働いて入力電位を増幅して出力する。
　抵抗分圧型ＤＡ変換部では、ラダー抵抗ＲLDの一方の端子には基準電圧Ｖref_hが、またラダー抵抗ＲLDの他方の端子には基準電圧Ｖref_lが印加され、それらの電位差を抵抗比で分圧したいずれかの電圧が、レジスタＳＡＲの下位側のビットによって制御されるスイッチＳ０～Ｓｎによって取り出される。
　上記のように、電荷配分型に抵抗分圧型を組み合わせることによって、例えば１０ビットのＤＡ変換回路では、電荷配分型のみの場合には最小容量Ｃ０の２10倍（約１０００倍）の容量が必要であったものが、Ｃ０の２5倍（３２倍）の容量と３２個の抵抗を設けるだけで済み、面積的に有利になるという利点がある。
　さらに、この実施例では、フィードバック容量Ｃｆの一方の端子に帰還をかけるために、抵抗Ｒｎと並列に直列抵抗Ｒf１，Ｒf2と、Ｒf１とＲf2の接続ノードの電位または基準電圧Ｖref_lのいずれかを選択して容量Ｃｆの一方の端子に印加するスイッチＳＷｆとが設けられている。スイッチＳＷｆはＮＯＲゲートＧ１の出力によって制御され、それがハイレベルの時はＲf１とＲf2の接続ノードの電位をＣｆに印加させ、ロウレベルの時は基準電圧Ｖref_lをＣｆに印加させる。
　上記抵抗ＲｎとＲf１，Ｒf2との合成抵抗値は他の抵抗Ｒ０～Ｒn-1と同一抵抗値になるように設定されるとともに、抵抗Ｒf１とＲf2の抵抗比は、付加したいヒステリシスの量に応じて例えば９：１のような比になるように設定されている。また、Ｃｆの容量値は、重み容量のうち最も小さな容量Ｃ０と同じ値とする。これによって、１ＬＳＢの１／１０のヒステリシスが与えられるようになる。さらに、Ｃｆの容量値を最小重み容量Ｃ０よりも小さな値とすることによって、より小さなヒステリシスを付与することができる。なお、図７の実施例では、フィードバック容量Ｃｆに印加する電位を与える抵抗Ｒf１とＲf2をラダー抵抗ＲLDの抵抗Ｒｎと並列に設けているが、抵抗値を適当に設定すれば、抵抗Ｒf１とＲf2を抵抗Ｒn-1およびＲｎと並列に設けることも可能である。
　以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば上記実施形態では、ＣＭＯＳインバータを３段縦続接続したコンパレータを示したが、２つのインバータを縦続接続したもの、あるいは１つのインバータからなるコンパレータであってもよい。
　また、上記実施形態では、コンパレータＣＭＰの後段のＮＯＲゲートＧ１の出力端子といずれかのＣＭＯＳインバータの入力端子との間にフィードバック容量Ｃｆを接続したものを示したが、フィードバック容量ＣｆをいずれかのＣＭＯＳインバータの入力端子と所定の定電位点の間にスイッチ素子と共に直列に接続しておき、このスイッチ素子をＮＯＲゲートＧ１の出力でオン、オフ動作させて正帰還をかけるように構成してもよい。ＮＯＲゲートの代わりにＮＡＮＤゲートを用いることも可能である。
　さらに、上記実施形態では、チョッパ型コンパレータを構成するＣＭＯＳインバータとして、Ｐ－ＭＯＳとＮ－ＭＯＳを直列に接続した通常のインバータを想定して説明したが、コンパレータを構成するＣＭＯＳインバータとして、入力電圧（ローカルＤＡＣからの電圧）が印加される増幅用のＰ－ＭＯＳ，Ｎ－ＭＯＳと直列に、オン、オフ制御用のトランジスタ（Ｐ－ＭＯＳ，Ｎ－ＭＯＳ）を接続したクロックド・インバータ形式のインバータを用いて、その動作タイミングを制御することで低消費電力化を図るように構成しても良い。
　本発明は、チョッパ型コンパレータおよびこれを備えたＡＤ変換回路に利用することができる。
　Ｓ／Ｈ　サンプル・ホールド回路
　ＣＭＰ　コンパレータ
　ＳＡＲ　逐次比較レジスタ
　ＤＡＣ　ローカルＤＡ変換回路
　ＬＧ　　論理回路
　Ｓ１，Ｓ２，Ｓ３　短絡用スイッチ
　Ｃ１，Ｃ２　容量
　Ｃｆ　フィードバック容量
　ＲLD　ラダー抵抗
　Ｃ０～Ｃn-1　重み容量
　ＳＷ０～ＳＷn-1　切替えスイッチ

Claims (5)

  1. 　入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧とするローカルＤＡ変換回路と、を備えた逐次比較型ＡＤ変換回路であって、
    　前記比較回路は、
    　１または２以上の増幅段と、前記増幅段のうちいずれかの増幅段の入力端子に接続されたフィードバック容量とを有し、
    　第１の期間に入力アナログ電圧を取り込み、
    　第２の期間に、前記入力アナログ電圧と前記比較電圧との電位差に応じた電圧が入力されて、該入力電圧を前記増幅段で増幅し、
    　当該比較回路の出力が変化するとき、前記フィードバック容量を介して対応する増幅段の入力端子に正帰還をかけて１ＬＳＢ以下のヒステリシスを付与するように構成したことを特徴とする逐次比較型ＡＤ変換回路。
  2. 　前記ヒステリシスが１ＬＳＢの１／２以下の大きさとなるようにフィードバック容量の容量値が決定されていることを特徴とする請求項１に記載の逐次比較型ＡＤ変換回路。
  3. 　前記比較回路は縦続接続された２以上の増幅段を有し、前記フィードバック容量を介して対応する入力端子に正帰還をかける増幅段は最終段の増幅段であることを特徴とする請求項１または２に記載の逐次比較型ＡＤ変換回路。
  4. 　前記比較回路は、
    　ＣＭＯＳインバータを前記増幅段として有するとともに、各ＣＭＯＳインバータの入出力端子間にそれぞれ設けられたスイッチ素子と、前記ＣＭＯＳインバータ間に設けられた容量と、を有し、
    　第１の期間に前記スイッチ素子がオン状態にされて、サンプリング容量の一方の端子に前記ＣＭＯＳインバータの論理しきい値に相当する電圧が印加されて該電圧を基準に入力アナログ電圧を取り込み、
    　第２の期間に、前記サンプリング容量に前記入力アナログ電圧と前記比較電圧との電位差に応じた電荷がチャージされ、かつ前記スイッチ素子がオフ状態にされて前記サンプリング容量の電位を前記ＣＭＯＳインバータで増幅し、
    　当該比較回路の出力が変化するとき、前記フィードバック容量を介して対応するＣＭＯＳインバータの入力端子に正帰還をかけるように構成されていることを特徴とする請求項１～３のいずれかに記載の逐次比較型ＡＤ変換回路。
  5. 　前記比較回路の後段には、該比較回路の最終増幅段の出力と前記サンプリングのタイミング与えるクロック信号とを入力とする論理ゲートが設けられ、該論理ゲートの出力もしくはそれを反転した信号によって前記フィードバック容量の一方の端子の電位が変化され、対応するＣＭＯＳインバータの入力端子に正帰還をかけるように構成されていることを特徴とする請求項４に記載の逐次比較型ＡＤ変換回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102904573A (zh) * 2011-07-29 2013-01-30 联发科技（新加坡）私人有限公司 模数转换器及模数转换方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8754798B2 (en) * 2011-12-21 2014-06-17 Realtek Semiconductor Corp. High-speed successive-approximation-register analog-to-digital converter and method thereof
CN104283562A (zh) * 2013-07-12 2015-01-14 上海明波通信技术股份有限公司 逐次逼近型模数转换装置
CN104348485B (zh) * 2013-08-06 2017-09-15 博通集成电路（上海）有限公司 模数转换器和将模拟信号转换为数字信号的方法
JP5811153B2 (ja) * 2013-09-20 2015-11-11 株式会社デンソー Ａ／ｄ変換装置
TWI521887B (zh) * 2013-12-06 2016-02-11 碩頡科技股份有限公司 連續近似式類比數位轉換器
US9679509B2 (en) * 2014-05-01 2017-06-13 Samsung Display Co., Ltd. Positive feedback enhanced switching equalizer with output pole tuning
JP6641859B2 (ja) * 2015-10-06 2020-02-05 セイコーエプソン株式会社 振動デバイス、発振器、電子機器、および移動体
JP6736871B2 (ja) * 2015-12-03 2020-08-05 セイコーエプソン株式会社 回路装置、発振器、電子機器及び移動体
CN106569162B (zh) * 2016-10-17 2019-04-02 深圳市鼎阳科技有限公司 一种逻辑分析仪探头的模拟带宽测量方法与装置
JP6899686B2 (ja) * 2017-03-31 2021-07-07 エイブリック株式会社 差動増幅装置
JP7200476B2 (ja) * 2017-12-28 2023-01-10 セイコーエプソン株式会社 回路装置、振動デバイス、電子機器及び移動体
CN108336996A (zh) * 2017-12-29 2018-07-27 成都华微电子科技有限公司 基于反相器设计的采样保持电路
CN108347249A (zh) * 2018-02-05 2018-07-31 华南理工大学 一种低功耗逐次逼近型模数转换电路及其控制方法
US10917105B1 (en) * 2018-08-29 2021-02-09 Shenzhen Goodix Techology Co., Ltd Successive approximation analog-to-digital converter with nonlinearity compensation
WO2020155063A1 (zh) 2019-01-31 2020-08-06 深圳市汇顶科技股份有限公司 电流抵消电路、心率检测装置和可穿戴设备
CN110928830A (zh) * 2019-12-04 2020-03-27 能科科技股份有限公司 一种数据的采集方法、装置、计算机设备和存储介质
CN111147076B (zh) * 2019-12-31 2021-10-29 清华大学 可抵消采样噪声的模数转换器
CN111786660B (zh) * 2020-07-16 2022-07-22 中国电子科技集团公司第二十四研究所 一种斩波稳零比较电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0537376A (ja) * 1991-08-02 1993-02-12 Nec Ic Microcomput Syst Ltd Ａｄ変換器
JP2005269611A (ja) * 2004-02-20 2005-09-29 Rohm Co Ltd 比較器、ａｄ変換回路、半導体装置、および撮像装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5617053A (en) * 1993-06-17 1997-04-01 Yozan, Inc. Computational circuit
CN1109404C (zh) * 1993-09-20 2003-05-21 株式会社鹰山 计算电路
JP3737346B2 (ja) * 2000-08-28 2006-01-18 シャープ株式会社 サンプルホールド増幅回路とそれを用いたパイプライン型ａｄ変換器およびパイプライン型ｄａ変換器
US6912139B2 (en) * 2002-11-14 2005-06-28 Fyre Storm, Inc. Multi-channel control methods for switched power converters
JP3902778B2 (ja) * 2004-01-07 2007-04-11 株式会社半導体理工学研究センター アナログディジタル変換回路
JP3839027B2 (ja) * 2004-04-09 2006-11-01 Ｎｅｃエレクトロニクス株式会社 Ａｄ変換器
JP3968529B2 (ja) * 2004-04-21 2007-08-29 ソニー株式会社 差動増幅器、２段増幅器、及びアナログ／ディジタル変換器
CN101128980B (zh) * 2005-02-24 2016-03-30 密克罗奇普技术公司 分辨率对采样与保持信道的数目可互换的模拟-数字转换器
US7504977B2 (en) * 2007-04-23 2009-03-17 Texas Instruments Incorporated Hybrid delta-sigma/SAR analog to digital converter and methods for using such

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0537376A (ja) * 1991-08-02 1993-02-12 Nec Ic Microcomput Syst Ltd Ａｄ変換器
JP2005269611A (ja) * 2004-02-20 2005-09-29 Rohm Co Ltd 比較器、ａｄ変換回路、半導体装置、および撮像装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102904573A (zh) * 2011-07-29 2013-01-30 联发科技（新加坡）私人有限公司 模数转换器及模数转换方法

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Publication number Publication date
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