WO2010035548A1 - 液晶表示装置、アクティブマトリクス基板、電子機器 - Google Patents

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由瑞 守屋
裕志 吉田
松田　登
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Definitions

  • the present invention relates to a liquid crystal display device having a memory function.
  • a video signal is supplied to a liquid crystal capacitor in a pixel formation unit for displaying pixels.
  • the writing cycle is lengthened.
  • a circuit having a memory function (hereinafter referred to as a pixel memory circuit) is provided in each pixel formation portion so that the voltage applied to the liquid crystal capacitance is maintained. Yes.
  • liquid crystal display device incorporating such a pixel memory circuit
  • Examples of the liquid crystal display device incorporating such a pixel memory circuit include the display device disclosed in Patent Document 1.
  • a light scattering type liquid crystal that does not require a polarizing plate in order to reduce the thickness of the display portion.
  • This light-scattering type liquid crystal not only makes the liquid crystal display device thinner, but also has advantages such as high light utilization efficiency and low viewing angle dependency because a polarizing plate is unnecessary.
  • JP 2007-286237 (published Nov. 1, 2007)
  • the light-scattering type liquid crystal usually scatters light by inducing an irregular state of liquid crystal molecules when no voltage is applied (white display), and transparent when the liquid crystal molecules are aligned in the electric field direction when a voltage is applied. (Mirror display by black display / reflection electrode or external reflection plate). For this reason, when used in a liquid crystal display device with a built-in pixel memory circuit, there is a problem that the contrast is lowered due to scattering without applying voltage to the liquid crystal in the gap between the upper, lower, left and right adjacent pixel electrodes, and the pixel memory circuit There is a problem in that the aperture ratio decreases due to the provision in the pixel.
  • a display device having a SHA (Super High Aperture) structure in which pixel electrodes and wirings such as signal wirings are partially overlapped.
  • SHA Super High Aperture
  • a plurality of gate bus lines GL501 (scanning signal lines) and source bus lines SL502 (data signal lines) are arranged so as to be orthogonal to each other, and switching elements (not shown) are arranged at respective intersections.
  • a display device in which a pixel memory circuit portion 503 is arranged and a pixel electrode (ITO etc.) 504 and a reflective electrode (AL / Mo etc.) 505 are provided corresponding to each of the pixel memory circuit portions 503 can be considered.
  • the display device having the above-described configuration has a structure in which the pixel electrode 504 is formed so as to cover a part of the data signal line 502, as shown in FIG. Further, the pixel electrode 504 has a structure formed so as to cover a part of the first voltage supply wiring VLA 506 connected to the pixel memory circuit portion 503.
  • the data signal line 502 that does not switch the signal in units of frames when not writing is arranged so that the effective voltage applied to the liquid crystal in the corresponding portion is slightly adjacent. This is because it fluctuates in the frame, and this influence causes the region 800 to be visually recognized as flicker because of its low frequency.
  • an object of the present invention is to provide a liquid crystal display device with high display quality free from flicker.
  • the liquid crystal display device has a first display state in which the arrangement of liquid crystal molecules becomes irregular between the active matrix substrate and the counter substrate when no voltage is applied;
  • a liquid crystal display device in which a light diffusing liquid crystal in a second display state in which the arrangement of liquid crystal molecules is in a regular state when applied, a plurality of video signals representing an image to be displayed are provided on the active matrix substrate Corresponding to the intersections of the plurality of data signal wirings, the plurality of scanning signal wirings intersecting with the plurality of data signal wirings, and the plurality of data signal wirings and the plurality of scanning signal wirings, respectively.
  • the first display state is realized based on pixel electrodes arranged in a matrix and video signals provided for each pixel electrode and transmitted by the data signal wiring.
  • the first display data for capturing is acquired via the first supply wiring
  • the second display data for realizing the second display state is captured via the second supply wiring, and the display stores each data.
  • a data storage circuit is formed, and the counter substrate is opposed to the pixel electrode of the active matrix substrate, and the counter electrode applies a counter voltage to the light diffusion liquid crystal in synchronization with a voltage applied to the pixel electrode.
  • the data signal wiring is on the active matrix substrate, and the scanning signal wiring and the scanning signal wiring out of the region obtained by projecting the gap between the adjacent pixel electrodes on the surface below the pixel electrode formation surface.
  • the scanning signal wiring and the scanning signal wiring out of the region obtained by projecting the gap between the adjacent pixel electrodes on the surface below the pixel electrode formation surface.
  • the liquid crystal drive is a low frequency drive on the order of several Hz, as described above, the fluctuation of the effective voltage applied to the liquid crystal in the gap provided between the pixel electrodes adjacent to each other in the extending direction of the scanning signal wiring is changed. Since it is small, the occurrence of flicker due to the fluctuation of the effective voltage can be suppressed, and as a result, the display quality can be improved.
  • the region where the data signal wiring is formed is the region on the active matrix substrate, and the region obtained by projecting the gap between adjacent pixel electrodes on the surface below the pixel electrode formation surface.
  • a region that does not overlap with a region orthogonal to the scanning signal wiring is preferable.
  • the first supply wiring or the second supply wiring it is preferable that a shared wiring electrically connected to either the first supply wiring or the second supply wiring is formed in a region where one of them is formed and orthogonal to the scanning signal wiring.
  • the data signal wiring and the shared wiring are formed in the same layer on the active matrix substrate.
  • the data signal wiring and the shared wiring can be formed at the same time, the time required for manufacturing the liquid crystal display device can be reduced as compared with the case where each wiring is formed separately.
  • the first supply wiring, the second supply wiring, and the shared wiring are formed in different layers with an insulating film interposed therebetween, and the shared wiring is connected to the first supply wiring or the second supply wiring. Are electrically connected through contact holes.
  • each wiring is formed in a different layer through an insulating film, and the shared wiring is electrically connected through a contact hole at the intersection with the first supply wiring or the second supply wiring.
  • the shared wiring, the first supply wiring, and the second supply wiring are only electrically connected at the minimum necessary position, leakage between the wirings in the same layer can be prevented.
  • the liquid crystal display device includes a first display state in which the arrangement of liquid crystal molecules is irregular when no voltage is applied between the active matrix substrate and the counter substrate, and a liquid crystal when a voltage is applied.
  • a plurality of video signals representing an image to be displayed are transmitted to the active matrix substrate, respectively.
  • a display data storage circuit that takes in the display data through the first supply wiring, and takes in the second display data for realizing the second display state through the second supply wiring, and stores the respective data.
  • the counter substrate is formed with a counter electrode facing the pixel electrode of the active matrix substrate and applying a counter voltage to the light diffusing liquid crystal in synchronization with a voltage applied to the pixel electrode.
  • the adjacent pixels from the region orthogonal to the scanning signal wiring Since the data signal wiring is formed in a region shifted to one side of the electrode, at least a part of the data signal wiring is covered with the pixel electrode. That is, at least a part of the data signal wiring is electrically shielded by the pixel electrode.
  • the liquid crystal drive is a low frequency drive on the order of several Hz, as described above, the fluctuation of the effective voltage applied to the liquid crystal in the gap provided between the pixel electrodes adjacent to each other in the extending direction of the scanning signal wiring is changed. Since it is small, the occurrence of flicker due to the fluctuation of the effective voltage can be suppressed, and as a result, the display quality can be improved.
  • FIG. 1 is a schematic plan view in the vicinity of a pixel electrode in a display unit of a liquid crystal display device.
  • FIG. 2 is AA arrow sectional drawing of FIG.
  • FIG. 2 is a cross-sectional view taken along line BB in FIG. 1.
  • It is a block diagram which shows the whole structure of the said liquid crystal display device.
  • FIG. 2 is an equivalent circuit diagram of a pixel memory circuit unit provided in the liquid crystal display device. It is a signal waveform diagram of a gate bus line and a memory drive selection line. It is a signal waveform diagram in the case where black display is performed for a pixel whose value of data in memory MD is “1”.
  • FIG. 10 showing another embodiment of the present invention, is a schematic plan view in the vicinity of a pixel electrode in a display unit of a liquid crystal display device. It is CC sectional view taken on the line of FIG. FIG. 32, showing still another embodiment of the present invention, is a schematic plan view in the vicinity of a pixel electrode in a display unit of a liquid crystal display device. It is a schematic plan view of the pixel electrode vicinity in the display part of the conventional liquid crystal display device.
  • FIG. 13 is a sectional view taken along line ZZ in FIG. 12.
  • FIG. 4 is a block diagram showing the overall configuration of the liquid crystal display device according to one embodiment of the present invention.
  • the liquid crystal display device includes a liquid crystal display panel 100 and a display control circuit 200 as shown in FIG.
  • the liquid crystal display panel 100 includes a source driver (video signal line driving circuit) 300, a gate driver (scanning signal line driving circuit) 400, a display unit 500, and a memory driving driver 600 as a supply voltage generation circuit. Yes.
  • the display control circuit 200 includes a memory drive control unit 20 as a duty ratio setting circuit.
  • the display unit 500 includes a source bus line (data signal wiring), a gate bus line (scanning signal wiring), a memory drive selection line (to be described later), a first voltage supply line, a second voltage supply line, and a first power supply. A line, and a second power line.
  • the source bus line is connected to the source driver 300, the gate bus line and the memory drive selection line are connected to the gate driver 400, and the first voltage supply line and the second voltage supply line are connected to the memory drive driver 600. Has been.
  • the display unit 500 includes a first display state in which the arrangement of liquid crystal molecules is irregular when no voltage is applied between the active matrix substrate and the counter substrate, and a state in which the arrangement of liquid crystal molecules is regular when a voltage is applied. It is a liquid crystal display panel which encloses the light diffusion type liquid crystal which becomes the 2nd display state which becomes.
  • the display unit 500 includes a plurality of pixel formation units provided in a matrix corresponding to the intersections of the gate bus lines and the source bus lines.
  • Each pixel forming portion includes a pixel electrode for applying a voltage according to an image to be displayed to a liquid crystal capacitor described later, a common electrode that is a common electrode provided in the plurality of pixel forming portions, and The liquid crystal layer is provided in common to a plurality of pixel formation portions and is sandwiched between the pixel electrode and the common electrode.
  • the display unit 500 is a pixel composed of three sub-pixels for R (Red: red), G (Green: green), and B (Blue: blue) (
  • a pixel memory circuit is provided as a memory circuit that can hold 1-bit data for each pixel).
  • the display unit 500 is provided with the pixel memory circuit for each pixel that has a pixel pitch that is three times the pixel pitch (sub-pixel pitch) of each color type color.
  • liquid crystal display device will be described as a normally white color type.
  • the driving method can be switched between “normal driving” and “memory driving”.
  • “normal driving” is a driving method generally performed in a liquid crystal display device, and writing to a liquid crystal capacitor (application of voltage) based on a video signal applied to each source bus line. It is a method to do.
  • “memory driving” is a method of performing writing to the liquid crystal capacitor based on data held in the pixel memory circuit.
  • first display mode the display state during memory driving is referred to as “second display mode”.
  • the display control circuit 200 receives image data DAT and a display mode instruction signal M sent from the outside, receives a digital video signal DV, a source start pulse signal SSP for controlling image display on the display unit 500, and a source clock signal.
  • SCK, latch strobe signal LS, gate start pulse signal GSP, gate clock signal GCK, first supply voltage control signal SAL, second supply voltage control signal SBL, and memory drive control signal SSEL are output.
  • the source driver 300 receives the digital video signal DV, the source start pulse signal SSP, the source clock signal SCK, and the latch strobe signal LS output from the display control circuit 200, and applies a driving video signal to each source bus line. To do.
  • the gate driver 400 Based on the gate start pulse signal GSP and the gate clock signal GCK output from the display control circuit 200, the gate driver 400 sequentially selects each gate bus line by one horizontal scanning period during normal driving. The application of the active scanning signal to each gate bus line is repeated with one vertical scanning period as a cycle.
  • the gate driver 400 selects the gate bus pulse line GSP and the gate clock signal output from the display control circuit 200 in order to sequentially select each gate bus line by one horizontal scanning period. Based on GCK, an active scanning signal is sequentially applied to each gate bus line, and the memory drive output from the display control circuit 200 is selected in order to sequentially select each memory drive selection line by one horizontal scanning period. An active signal is sequentially applied to each memory drive selection line based on the control signal SSEL and the gate clock signal GCK. When the memory is driven, the gate driver 400 stops the application of the active scanning signal to each gate bus line, and applies the active signal to all the memory driving selection lines SEL1 to SELm.
  • the memory driving driver 600 includes a first voltage supply line and a second voltage supply line based on the first supply voltage control signal SLA and the second supply voltage control signal SLB output from the display control circuit 200.
  • a voltage signal (VLA, VLB) is applied to.
  • the voltage signal VLA is a voltage signal having a phase opposite to that of the counter voltage applied to the counter electrode
  • the voltage signal VLB is a voltage signal having the same phase as the counter voltage applied to the counter electrode.
  • FIG. 1 shows a schematic plane in the vicinity of the pixel electrode in the display unit 500.
  • the counter electrode is omitted for convenience of explanation.
  • a plurality of display units 500 are arranged such that gate bus lines GL501 (scanning signal wirings) and source bus lines SL502 (data signal wirings) are orthogonal to each other, and switching elements (see FIG. And an active matrix substrate on which a pixel memory circuit portion 503 (display data storage circuit) is arranged.
  • a plurality of video signals representing images to be displayed are transmitted to the source bus lines SL502.
  • the display unit 500 also includes a counter substrate disposed to face the active matrix substrate.
  • a pixel electrode (ITO etc.) 504 and a reflective electrode (Al / M réelle etc.) 505 are provided corresponding to each of the pixel memory circuit portions 503.
  • the pixel memory circuit unit 503 includes a first voltage supply wiring VLA506 to which voltage signals (VLA, VLB) from the memory driving driver 600 are supplied, and A second voltage supply wiring VLB507 is connected.
  • the first voltage supply line VLA506 and the second voltage supply line VLB507 are provided in parallel to the gate bus line GL501, and the first voltage supply line VLA506 is provided between the pixel electrodes 504, and the second voltage supply line.
  • the VLB 507 is provided at a position covered with the pixel electrode 504.
  • the first voltage supply line VLA 506 corresponds to a first voltage supply line (first supply line) that supplies the voltage signal VLA (first display data) from the memory driving driver 600 to the pixel memory circuit unit 503.
  • the second voltage supply line VLB507 corresponds to a second voltage supply line (second supply line) for supplying the voltage signal VLB (second display data) from the memory driver 600 to the pixel memory circuit unit 503. To do.
  • the pixel memory circuit unit 503 is provided for each pixel electrode 504, and realizes the first display state in the display unit 500 based on the video signal transmitted by the source bus line SL502.
  • the voltage signal VLA which is the first display data, is taken in via the first voltage supply wiring VLA 506, which is the first supply wiring, and is the second display data for realizing the second display state in the display unit 500.
  • the voltage signal VLB is taken in via the second voltage supply line VLA507, which is the second supply line, and each data is stored.
  • the source bus line SL502 is formed in a region where a gap 800 provided between the pixel electrode 504 and the pixel electrode 504 is projected onto the active matrix substrate.
  • the source bus line SL502 is slightly shifted from a position corresponding to a gap provided between the pixel electrode 504 and the pixel electrode 504 as illustrated in FIG. It is formed at the position to be covered. That is, from the region on the active matrix substrate obtained by projecting the gap between the adjacent pixel electrodes 504 on the surface below the pixel electrode formation surface, from the region orthogonal to the gate bus line GL501, The source bus line SL502 is formed in a region shifted to one side of the adjacent pixel electrode 504.
  • a shared voltage supply wiring 508 (shared wiring) is formed between the pixel electrode 504 and the pixel electrode 504.
  • the shared voltage supply wiring 508 is electrically connected by a contact hole 509 at a position intersecting with the first voltage supply wiring VLA 506.
  • FIG. 2 shows a cross section taken along line AA in FIG.
  • the shared voltage supply wiring 508 is formed wider than the distance X between the ends 504a and 504a of the adjacent pixel electrodes 504 and 504, and is the same layer as the source bus line SL502 ( In the same layer).
  • the shared voltage supply wiring 508 may be a wiring of any material as long as it is a conductive material, and is particularly preferably a metal wiring.
  • a resin film (JAS) 510 for forming a SHA structure is formed between the shared voltage supply wiring 508 and the source bus line SL502 and the pixel electrode 504.
  • a liquid crystal layer 512 made of a light scattering type liquid crystal is formed between the counter electrode 511 to be applied to.
  • This light-scattering type liquid crystal displays a white display by diffusing light when the voltage is not applied and diffusing the light, and controlling the liquid crystal alignment when a voltage is applied.
  • FIG. 3 shows a cross section taken along line BB in FIG.
  • the shared voltage supply wiring 508 is electrically connected to a first voltage supply wiring VLA 506 provided below the data signal line 502 through a contact hole 509. Yes.
  • An interlayer insulating film (such as SiO 2) 513 is also formed below the shared voltage supply wiring 508.
  • the shared voltage supply wiring 508 is electrically connected to the first voltage supply wiring VLA 506, the same voltage signal VLA is applied to the periphery of the pixel electrode 504. That is, a voltage signal having a phase opposite to that of the counter voltage applied to the counter electrode 511 is supplied around the pixel electrode 504.
  • FIG. 5 is an equivalent circuit diagram showing a detailed configuration of the pixel memory circuit unit 503.
  • the pixel memory circuit unit 503 includes CMOS switches SWM1 and SWM2 composed of P-type TFTs and N-type TFTs, switches SWM4 and SWM6 realized by N-type TFTs, and switches SWM3 and SWM5 realized by P-type TFTs. And SWM7.
  • the source terminals of the switches SWM3 and SWM5 are connected to the first power supply line VLCH.
  • the source terminals of the switches SWM4 and SWM6 are connected to the second power supply line VLCL.
  • the gate terminal of the switch SWM7 is connected to the gate bus line GL501.
  • a circuit composed of the switches SWM3 and SWM4 and a circuit composed of the switches SWM5 and SWM6 function as an inverter circuit, and the switch SWM7 functions as a transfer gate.
  • the circuit including the switches SWM3, SWM4, SWM5, SWM6, and SWM7 functions as a data holding circuit 559 that holds 1-bit data.
  • the switch SWM1 has an input terminal connected to the first voltage supply wiring VLA506 and an output terminal connected to the source terminal of the switch SWR3 and the output terminal of the switch SWM2.
  • the switch SWM2 has an input terminal connected to the second voltage supply wiring VLB507 and an output terminal connected to the source terminal of the switch SWR3 and the output terminal of the switch SWM1.
  • the gate terminal of the N-type TFT of the switch SWM1 is connected to the drain terminal of the switch SWR4 and the data holding circuit 559.
  • the gate terminal of the P-type TFT of the switch SWM1 is connected to the gate terminal of the N-type TFT of the switch SWM2 and the data holding circuit 559.
  • the gate terminal of the N-type TFT of the switch SWM2 is connected to the gate terminal of the P-type TFT of the switch SWM1 and the data holding circuit 559.
  • the gate terminal of the P-type TFT of the switch SWM2 is connected to the data holding circuit 559.
  • FIG. 6 shows the first, second, third, and m-th gate bus lines GL1, GL2, GL3, and GLm, and the first, second, third, and m-th memory drives. It is a signal waveform diagram of selection lines SEL1, SEL2, SEL3, SELm.
  • switching between normal driving for the first display mode and memory driving for the second display mode is performed. This switching is performed based on a display mode instruction signal M sent to the display control circuit 200 from the outside.
  • a driving method during normal driving a driving method when switching from normal driving to memory driving, and a driving method during memory driving will be described in order.
  • normal driving is performed from time t0 to time t1.
  • active signals are sequentially given to the respective gate bus lines GL1 to GLm for a predetermined period.
  • no active signal is applied to the memory drive selection lines SEL1 to SELm.
  • the switch SWR1 when an active signal is applied to the gate bus line GL provided corresponding to the pixel unit, the switch SWR1 is turned on. Since no active signal is applied to the memory drive selection line SEL during normal driving, the switch SWR2 is turned on and the switches SWR3 and SWR4 are turned off. Thus, writing to the liquid crystal capacitor 551R is performed based on the video signals respectively applied to the source bus line SL502. In this manner, video signals are written into the liquid crystal capacitor 551R for all the pixel units within one frame period, and a desired image is displayed on the display unit 500.
  • the R pixel is illustrated. Therefore, in the above description, only the driving of the R pixel has been described. However, the G pixel and the B pixel are also driven in the same manner as the R pixel. It shall be.
  • an active signal is applied to the gate bus line GL provided corresponding to the pixel unit, and the memory drive selection provided corresponding to the pixel unit.
  • an active signal is applied to the line SEL, the switch SWR1 is turned on, the switch SWR2 is turned off, and the switch SWR3 is turned on. Further, the switch SWR4 is turned on. Accordingly, the video signal applied to the source bus line SL is given to the pixel memory circuit 503, and the video signal is stored in the data holding circuit 559 in the pixel memory circuit 503 as in-memory data MD.
  • the in-memory data MD is stored in the pixel memory circuit 503 for all the pixel units during the period from the time point t1 to the time point t2.
  • the video signal is binarized (when the logic level is divided into high level data and low level data)
  • the logic level is high
  • the in-memory data it is assumed that “1” is stored in the pixel memory circuit 503 as MD, and “0” is stored in the pixel memory circuit 503 as in-memory data MD if the logical level is low.
  • memory drive is performed from time t2 to time t3.
  • active signals are not applied to the gate bus lines GL1 to GLm.
  • the switch SWR1 is always in the OFF state during this period.
  • the value of the in-memory data MD is not affected by the video signal supplied by the source bus line SL during the memory driving period.
  • FIG. 7 is a signal waveform diagram in the case where black display is performed for the pixel unit whose value of the in-memory data MD is “1”.
  • the common electrode 552 is inverted and driven during both normal driving and memory driving. That is, the potential Vcont of the common electrode 552 is switched between a high potential and a low potential at a predetermined interval.
  • an active signal is not applied to the gate bus line GL when the memory is driven, so that the switch SWM7 is in an on state regardless of the value of the in-memory data MD. For this reason, the value of the in-memory data MD is held during the period in which the memory is driven.
  • first supply voltage the voltage (hereinafter referred to as “first supply voltage”) VLA applied from the first voltage supply wiring VLA 506 becomes the pixel electrode 555R of the sub-pixel (not shown, but the same applies to other G pixels and B pixels). Applied.
  • the first supply voltage is set.
  • the potential of VLA is set on the low potential side
  • the potential of the first supply voltage VLA is set on the high potential side. . Therefore, a high voltage is always applied to the liquid crystal capacitor 551R, and black display is performed for the pixel unit including the liquid crystal capacitor 551R.
  • FIG. 8 is a signal waveform diagram in the case where white display is performed for a pixel whose value of the in-memory data MD is “0”. Focusing on the on / off states of the switches SWM3 to SWM7 in the data holding circuit 559, when the in-memory data MD is “0”, the switch SWM3 is turned on and the switch SWM4 is turned off. Therefore, a high potential power supply voltage is applied from the first power supply line VLCH to the data holding circuit 559 via the switch SWM3. As a result, the switch SWM5 is turned off and the switch SWM6 is turned on. As a result, a low-potential power supply voltage is applied from the second power supply line VLCL to the data holding circuit 559 via the switch SWM6. Note that the switch SWM7 is in an ON state as in the case where the value of the in-memory data MD is “1”. For this reason, the value of the in-memory data MD is held during the period in which the memory is driven.
  • the P-type TFT of the switch SWM1 is turned off and the N-type TFT of the switch SWM2 is turned on.
  • the N-type TFT of the switch SWM1 is in an off state, and the switch SWM2 has a P value.
  • the type TFT is turned on. As a result, the switch SWM1 is turned off and the switch SWM2 is turned on.
  • a voltage signal (hereinafter referred to as “second supply voltage”) VLB supplied from the second voltage supply wiring VLB 507 is a pixel electrode 555R of the sub pixel (the same applies to other G pixels and B pixels not shown). To be applied.
  • the second supply voltage VLB when the potential Vcont of the common electrode 552 is set to the high potential side (period T21), the second supply voltage VLB The potential is set on the high potential side, and when the potential Vcont of the common electrode 552 is set on the low potential side (period T22), the potential of the second supply voltage VLB is set on the low potential side. Therefore, a low voltage is always applied to the liquid crystal capacitor 551R, and white display is performed for the pixel unit including the liquid crystal capacitor 551R.
  • the source bus line SL502 is electrically shielded by the pixel electrode 504, the source bus line SL502 having a counter voltage applied from the counter electrode of the counter substrate.
  • the influence on can be reduced.
  • the display quality can be improved.
  • a shared voltage supply wiring 508 is formed between the pixel electrode 504 and the pixel electrode 504 where the source bus line SL502 should be originally formed, and the shared voltage supply wiring 508 is connected to the first voltage. They are electrically connected by a contact hole 509 at a position intersecting with the supply wiring VLA 506.
  • the signal flowing through the shared voltage supply wiring 508 becomes the same signal as the first voltage supply wiring VLA 506, that is, a signal having a phase opposite to that of the counter signal applied from the counter electrode, and a gap formed between adjacent pixel electrodes 504. Is displayed in black. Accordingly, since the occurrence of flicker can be almost eliminated, the display quality when the liquid crystal display device is driven at a low frequency can be improved.
  • the first voltage signal VLA is applied around the pixel electrode 504.
  • the second voltage signal VLB is applied around the pixel electrode 504. The structure to perform is demonstrated.
  • FIG. 9 shows a schematic plane in the vicinity of the pixel electrode in the display unit 500.
  • the counter electrode is omitted for convenience of explanation.
  • the difference between the present embodiment and the first embodiment is that the shared voltage supply wiring 508 is connected to the second voltage supply wiring VLB 507 instead of the first voltage supply wiring VLA 506. Since the configuration other than this is the same as that of the first embodiment, detailed description of each member is omitted.
  • FIG. 10 shows a cross section taken along line CC of FIG.
  • the shared voltage supply wiring 508 is electrically connected to a second voltage supply wiring VLB 507 provided below the data signal line 502 through a contact hole 520. Yes.
  • An interlayer insulating film (such as SiO 2) 513 is also formed below the shared voltage supply wiring 508.
  • the shared voltage supply wiring 508 is electrically connected to the second voltage supply wiring VLB 507, the same voltage signal VLB is applied around the pixel electrode 504. That is, a voltage signal having the same phase as the counter voltage applied to the counter electrode 511 is supplied around the pixel electrode 504.
  • the source bus line SL502 is electrically shielded by the pixel electrode 504, the source bus line SL502 having a counter voltage applied from the counter electrode of the counter substrate.
  • the influence on can be reduced.
  • the display quality can be improved.
  • a shared voltage supply wiring 508 is formed between the pixel electrode 504 and the pixel electrode 504 where the source bus line SL502 should be originally formed, and the shared voltage supply wiring 508 is connected to the second voltage. They are electrically connected by a contact hole 520 at a position intersecting with the supply wiring VLA 507.
  • the signal flowing through the shared voltage supply wiring 508 becomes the same signal as that of the second voltage supply wiring VLA 507, that is, a signal having the same phase as the opposing signal applied from the opposing electrode, and a gap formed between adjacent pixel electrodes 504. Is displayed in white. Accordingly, since the occurrence of flicker can be almost eliminated, the display quality when the liquid crystal display device is driven at a low frequency can be improved.
  • the first voltage supply wiring VLA 506 and the second voltage supply wiring VLB 507 connected to the pixel memory circuit portion 503 are scanned signals.
  • the structure is arranged in parallel with the line 501. This is because when the pixel pitch in the right and left direction (perpendicular to the data signal line) in the display unit 500 is small as in the case of forming one pixel with three RGB sub-pixels as in the color type, the aperture ratio This is because the longitudinal direction of the pixel memory circuit portion 503 is arranged so as to be parallel to the data signal line 502 in order to secure a line / space in each wiring.
  • the scanning signal line 501 is arranged in the longitudinal direction of the pixel memory circuit portion 503. It is good also as a structure arrange
  • the first voltage supply wiring VLA 506 and the second voltage supply wiring VLB 507 connected to the pixel memory circuit portion 503 are arranged in parallel with the data signal line 502.
  • a liquid crystal display device that requires a display mode that uses the memory function is provided.
  • the present invention can also be applied to mobile terminals such as mobile phones and electronic devices.
  • memory drive control unit 100 liquid crystal display panel 200 display control circuit 300 source driver 400 gate driver 500 display unit 502 data signal line 503 pixel memory circuit unit 504 pixel electrode 504a end 505 reflection electrode 508 shared voltage supply wiring 509 contact hole 510 resin Film 511 Counter electrode 512 Liquid crystal layer 513 Interlayer insulating film 520 Contact hole 551 Liquid crystal capacitor 552 Common electrode 555R Pixel electrode 559 Data holding circuit 600 Memory drive driver

Abstract

　本発明の液晶表示装置は、アクティブマトリクス基板と対向基板との間に、電圧無印加時に液晶分子の配列が不規則な状態となる第１表示状態と、電圧印加時に液晶分子の配列が規則的な状態となる第２表示状態となる光拡散型液晶からなる液晶層（５１２）を有し、上記アクティブマトリクス基板上であって、上記画素電極（５０４）形成面よりも下層の面に隣接画素電極（５０４）間の間隙を投影して得られる領域のうち、上記ゲートバスラインＧＬ（５０１）と直交する領域から、当該隣接する画素電極（５０４）に覆われる領域にずらして、ソースバスラインＳＬ（５０２）が形成されている。

Description

液晶表示装置、アクティブマトリクス基板、電子機器
　本発明は、メモリ機能を有する液晶表示装置に関する。
　近年、携帯電話に代表される携帯端末においては、多機能化に伴う消費電力の増加が問題になっている。そこで、携帯端末において少しでも消費電力を低減させるために、特に電力消費の多い表示部を構成している液晶表示装置における省電力化が図られている。
　液晶表示装置において、消費電力を低減するために、例えば、携帯電話において時刻表示など画像変化の少ない画面の表示が行われる際に、画素を表示するための画素形成部内の液晶容量に映像信号を書き込む周期を長くすることが行われている。
　ところが、液晶容量への映像信号の書き込み周期を長くすると、液晶容量において長時間、印加された電圧が保持されなければならない。このため、上述のような液晶表示装置には、液晶容量に印加された電圧が保持されるように、各画素形成部にメモリ機能を有する回路（以下、画素メモリ回路と称する）が設けられている。
　このような画素メモリ回路を内蔵した液晶表示装置は、例えば、特許文献１に開示された表示装置を挙げることができる。
　ところで、液晶表示装置において、表示部分における薄型化を図るために、偏光板が不要な光散乱型液晶を使用することが考えられる。この光散乱型液晶は、液晶表示装置の薄型化を図るだけでなく、偏光板が不要なことから光の利用効率が高く、また、視野角依存性が低いといったメリットを有している。
　そこで、携帯電話等の携帯端末において、画素メモリ回路を内蔵した液晶表示装置の液晶として、上記のメリットを享受するために、光散乱型液晶を利用することが考えられている。
日本国公開特許公報「特開２００７－２８６２３７（２００７年１１月１日公開）」
　ところが、通常、上記光散乱型液晶は、電圧無印加時に液晶分子の配列が不規則な状態を誘起して光を散乱させ（白表示）、電圧印加時には電界方向に液晶分子が配列して透明となる（黒表示／反射電極或いは外付反射板等によるミラー表示）表示特性を有している。このため、画素メモリ回路を内蔵した液晶表示装置に用いた場合、上下左右の隣接画素電極間の間隙で液晶に電圧印加されずに散乱が生じてコントラスト低下するという問題、そして、画素メモリ回路を画素内に設けたことにより開口率が低下するという問題が生じる。
　そこで、これらの問題が生じないようにするために、画素電極と信号配線等の配線とを部分的に重複させたＳＨＡ（Ｓｕｐｅｒ　Ｈｉｇｈ　Ａｐｅｒｔｕｒｅ）構造を有する表示装置が提案されている。
　例えば、図１２に示すように、ゲートバスラインＧＬ５０１（走査信号線）とソースバスラインＳＬ５０２（データ信号線）とが直交するように複数配置され、それぞれの交点にスイッチング素子（図示せず）と画素メモリ回路部５０３とが配置され、該画素メモリ回路部５０３それぞれに対応して、画素電極（ＩＴＯ等）５０４及び反射電極（ＡＬ/Ｍｏ等）５０５が設けられた表示装置が考えられる。
　上記構成の表示装置では、図１３に示すように、画素電極５０４がデータ信号線５０２の一部を覆うように形成された構造となっている。また、画素電極５０４は、画素メモリ回路部５０３に接続されている第１電圧供給配線ＶＬＡ５０６の一部を覆うように形成された構造となっている。
　しかしながら、上記構造では、携帯電話において時刻表示を行うような低周波駆動（数Ｈｚオーダー）時にアクティブエリア全体で対向反転に同期するフリッカ症状が認識されるという新たな問題が生じる。特に、左右隣接画素間に配置されるデータ信号配線上（図１２に示す領域８００）で顕著なフリッカが認識される。
　これは、図１２に示すように、上下隣接画素電極５０４間では対向信号の反転周期に同期し、確実に液晶に黒もしくは白電圧が印加される画素メモリ回路５０３からの第１電圧供給配線ＶＬＡ５０６が配置されるのに対して、左右画素電極５０４間には非書込み時にはフレーム単位で信号を切替えないデータ信号線５０２が配置されることで、該当部の液晶にかかる実効電圧が僅かながらでも隣接フレームで変動し、この影響で、領域８００において、低周波であるが故にフリッカとして視認されるためである。
　従って、本願発明の目的は、フリッカの発生の無い表示品位の高い液晶表示装置を提供することにある。
　本発明に係る液晶表示装置は、上記課題を解決するために、アクティブマトリクス基板と対向基板との間に、電圧無印加時に液晶分子の配列が不規則な状態となる第１表示状態と、電圧印加時に液晶分子の配列が規則的な状態となる第２表示状態となる光拡散型液晶を封入してなる液晶表示装置において、上記アクティブマトリクス基板には、表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数のデータ信号配線と、上記複数のデータ信号配線と交差する複数の走査信号配線と、上記複数のデータ信号配線と上記複数の走査信号配線との交差点にそれぞれ対応してマトリクス状に配置された画素電極と、上記画素電極毎に設けられ、上記データ信号配線によって伝達される映像信号に基づいて、上記第１表示状態を実現するための第１表示データを、第１供給配線を介して取り込むと共に、上記第２表示状態を実現するための第２表示データを、第２供給配線を介して取り込み、それぞれのデータを記憶する表示データ記憶回路とが形成され、上記対向基板には、上記アクティブマトリクス基板の画素電極に対向し、当該画素電極に印加される電圧に同期して対向電圧を上記光拡散型液晶に印加する対向電極が形成され、上記アクティブマトリクス基板上であって、上記画素電極形成面よりも下層の面に隣接画素電極間の間隙を投影して得られる領域のうち、上記走査信号配線と直交する領域から、当該隣接する画素電極の一方側にずらした領域に、上記データ信号配線が形成されていることを特徴としている。
　上記の構成によれば、データ信号配線が、アクティブマトリクス基板上であって、画素電極形成面よりも下層の面に隣接画素電極間の間隙を投影して得られる領域のうち、走査信号配線と直交する領域から、当該隣接する画素電極の一方側にずらした領域に形成されていることで、上記データ信号配線の少なくとも一部は画素電極に覆われた状態となる。つまり、データ信号配線の少なくとも一部は、画素電極に電気的にシールドされた状態となる。
　これにより、上記間隙を通して対向電極から印加される対向電圧の上記データ信号配線への影響を低減することができるので、当該間隙における液晶にかかる実効電圧の変動を小さくすることができる。
　従って、液晶駆動が、数Ｈｚオーダーの低周波駆動であっても、上述のように、走査信号配線の延設方向に隣接する画素電極間に設けられた間隙における液晶にかかる実効電圧の変動が小さいので、上記実効電圧の変動に起因するフリッカの発生を抑制でき、この結果、表示品位を向上させることができる。
　また、上記間隙を通して対向電極から印加される対向電圧の上記データ信号配線への影響をさらに低減させるためには、以下の構成にするのが好ましい。
　すなわち、上記データ信号配線が形成される領域は、上記アクティブマトリクス基板上であって、上記画素電極形成面よりも下層の面に隣接画素電極間の間隙を投影して得られる領域のうち、上記走査信号配線と直交する領域と重ならない領域であることが好ましい。
　これにより、上記間隙を投影した領域にはデータ信号配線が存在しないので、当該間隙を通して対向電極から印加される対向電圧の上記データ信号配線への影響をさらに低減することができ、この結果、当該間隙における液晶にかかる実効電圧の変動をさらに小さくすることができる。
　さらに、上記アクティブマトリクス基板上であって、上記画素電極形成面よりも下層の面に隣接画素電極間の間隙を投影して得られる領域には、上記第１供給配線または上記第２供給配線の何れかが形成され、上記走査信号配線と直交する領域には、上記第１供給配線または第２供給配線の何れか一方に電気的に接続された共有配線が形成されていることが好ましい。
　これにより、上記共有配線を、第１供給配線または第２供給配線の何れかに供給される信号と同じ位相の信号が流れることになるので、対向基板の対向電極により印加される信号と同位相または逆位相の何れかになる。このため、隣接した画素電極間に形成される間隙において、散乱によるコントラスト低下の原因となる液晶へ電圧無印加領域を遮蔽し、更には対向基板の対向電極により印加される信号による影響を受け難い。よって、ブラックマトリックス等による対向基板側での遮蔽手段を使うことなく、この間隙におけるフリッカの発生をほぼ無くすことができる。
　また、上記データ信号配線と上記共有配線とは、上記アクティブマトリクス基板上の同層に形成されていることが好ましい。
　この場合、データ信号配線と共有配線とを同時に形成することが可能となるので、それぞれの配線を別々に形成した場合よりも液晶表示装置の製造にかかる時間を短縮できる。
　また、上記第１供給配線、上記第２供給配線、上記共有配線は、それぞれ絶縁膜を介して異なる層に形成されており、上記共有配線は、上記第１供給配線または上記第２供給配線との交点においてコンタクトホールを介して電気的に接続されている。
　この場合、それぞれの配線がそれぞれ絶縁膜を介して異なる層に形成され、共有配線は、上記第１供給配線または上記第２供給配線との交点においてコンタクトホールを介して電気的に接続されていることで、共有配線と第１供給配線と第２供給配線とは必要最小限の位置において電気的に接続されているだけなので、同層間における配線同士のリークを防止できる。
　本発明に係る液晶表示装置は、以上のように、アクティブマトリクス基板と対向基板との間に、電圧無印加時に液晶分子の配列が不規則な状態となる第１表示状態と、電圧印加時に液晶分子の配列が規則的な状態となる第２表示状態となる光拡散型液晶を封入してなる液晶表示装置において、上記アクティブマトリクス基板には、表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数のデータ信号配線と、上記複数のデータ信号配線と交差する複数の走査信号配線と、上記複数のデータ信号配線と上記複数の走査信号配線との交差点にそれぞれ対応してマトリクス状に配置された画素電極と、上記画素電極毎に設けられ、上記データ信号配線によって伝達される映像信号に基づいて、上記第１表示状態を実現するための第１表示データを、第１供給配線を介して取り込むと共に、上記第２表示状態を実現するための第２表示データを、第２供給配線を介して取り込み、それぞれのデータを記憶する表示データ記憶回路とが形成され、上記対向基板には、上記アクティブマトリクス基板の画素電極に対向し、当該画素電極に印加される電圧に同期して対向電圧を上記光拡散型液晶に印加する対向電極が形成され、上記アクティブマトリクス基板上であって、上記画素電極形成面よりも下層の面に隣接画素電極間の間隙を投影して得られる領域のうち、上記走査信号配線と直交する領域から、当該隣接する画素電極の一方側にずらした領域に、上記データ信号配線が形成されていることで、上記データ信号配線の少なくとも一部は画素電極に覆われた状態となる。つまり、データ信号配線の少なくとも一部は、画素電極に電気的にシールドされた状態となる。
　これにより、上記間隙を通して対向電極から印加される対向電圧の上記データ信号配線への影響を低減することができるので、当該間隙における液晶にかかる実効電圧の変動を小さくすることができる。
　従って、液晶駆動が、数Ｈｚオーダーの低周波駆動であっても、上述のように、走査信号配線の延設方向に隣接する画素電極間に設けられた間隙における液晶にかかる実効電圧の変動が小さいので、上記実効電圧の変動に起因するフリッカの発生を抑制でき、この結果、表示品位を向上させることができるという効果を奏する。
本発明の実施形態を示すものであり、液晶表示装置の表示部における画素電極近傍の概略平面図である。 図１のＡＡ線矢視断面図である。 図１のＢＢ線矢視断面図である。 上記液晶表示装置の全体構成を示すブロック図である。 上記液晶表示装置に備えられた画素メモリ回路部の等価回路図である。 ゲートバスラインおよびメモリ駆動選択ラインの信号波形図である。 メモリ内データＭＤの値が「１」である画素について黒表示を行う場合の信号波形図である。 メモリ内データＭＤの値が「０」である画素について白表示を行う場合の信号波形図である。 本発明の他の実施形態を示すものであり、液晶表示装置の表示部における画素電極近傍の概略平面図である。 図９のＣＣ線矢視断面図である。 本発明のさらに他の実施形態を示すものであり、液晶表示装置の表示部における画素電極近傍の概略平面図である。 従来の液晶表示装置の表示部における画素電極近傍の概略平面図である。 図１２のＺＺ線矢視断面図である。
　〔実施の形態１〕
　本発明の一実施の形態について説明すれば、以下の通りである。
　図４は、本発明の一実施形態に係る液晶表示装置の全体構成を示すブロック図である。
　上記液晶表示装置は、図４に示すように、液晶表示パネル１００と表示制御回路２００とを備えている。
　上記液晶表示パネル１００には、ソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００ と表示部５００と供給電圧生成回路としてのメモリ駆動用ドライバ６００とが含まれている。
　上記表示制御回路２００には、デューティ比設定回路としてのメモリ駆動制御部２０が含まれている。
　上記表示部５００には、ソースバスライン（データ信号配線）、ゲートバスライン（走査信号配線）、後述するメモリ駆動選択ライン、第１の電圧供給ライン、第２の電圧供給ライン、第１の電源ライン、および第２の電源ラインが含まれている。なお、ソースバスラインはソースドライバ３００に接続され、ゲートバスラインおよびメモリ駆動選択ラインはゲートドライバ４００に接続され、第１の電圧供給ラインおよび第２の電圧供給ラインはメモリ駆動用ドライバ６００に接続されている。
　上記表示部５００は、アクティブマトリクス基板と対向基板との間に、電圧無印加時に液晶分子の配列が不規則な状態となる第１表示状態と、電圧印加時に液晶分子の配列が規則的な状態となる第２表示状態となる光拡散型液晶を封入してなる液晶表示パネルである。
　また、上記表示部５００は、ゲートバスラインとソースバスラインとの交差点にそれぞれ対応してマトリクス状に設けられた複数個の画素形成部を含んでいる。各画素形成部は、表示すべき画像に応じた電圧を後述の液晶容量に印加するための画素電極と、上記複数の画素形成部に共通的に設けられた対向電極である共通電極と、上記複数の画素形成部に共通的に設けられ画素電極と共通電極との間に挟持された液晶層とからなる。
　また、上記表示部５００は、カラー表示を行うカラータイプの場合、Ｒ（Ｒｅｄ：赤色）用、Ｇ（Ｇｒｅｅｎ：緑色）用、およびＢ（Ｂｌｕｅ：青色）用の３つのサブ画素からなる画素（以下、「画素ユニット」と称する）毎に１ビットのデータの保持が可能な記憶回路としての画素メモリ回路が設けられている。
　さらに、上記表示部５００は、モノクローム表示を行う白黒タイプの場合、カラータイプの各色の画素ピッチ（サブ画素ピッチ）の３倍の画素ピッチとなる画素毎に上記画素メモリ回路が設けられている。
　なお、本実施形態に係る液晶表示装置は、ノーマリーホワイト型のカラータイプであるものとして説明する。
　本実施形態に係る液晶表示装置においては、駆動方法が「通常駆動」と「メモリ駆動」とで切り替えられる。ここで、「通常駆動」とは、液晶表示装置において一般的に行われている駆動方法であって、各ソースバスラインに印加される映像信号に基づいて液晶容量への書き込み（電圧の印加）を行う方法である。一方、「メモリ駆動」とは、画素メモリ回路に保持されたデータに基づいて液晶容量への書き込みを行う方法である。なお、以下において、通常駆動時の表示状態を「第１の表示モード」といい、メモリ駆動時の表示状態を「第２の表示モード」という。
　上記表示制御回路２００は、外部から送られる画像データＤＡＴと表示モード指示信号Ｍとを受け取り、デジタル映像信号ＤＶと、表示部５００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、第１の供給電圧制御信号ＳＡＬ、第２の供給電圧制御信号ＳＢＬ、およびメモリ駆動制御信号ＳＳＥＬとを出力する。
　上記ソースドライバ３００は、表示制御回路２００から出力されたデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインに駆動用の映像信号を印加する。
　上記ゲートドライバ４００は、通常駆動時には、各ゲートバスラインを１水平走査期間ずつ順次に選択するために、表示制御回路２００から出力されたゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとに基づいて、アクティブな走査信号の各ゲートバスラインへの印加を１垂直走査期間を周期として繰り返す。
　通常駆動からメモリ駆動に切り替わる際には、ゲートドライバ４００は、各ゲートバスラインを１水平走査期間ずつ順次に選択するために、表示制御回路２００から出力されたゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとに基づいて、アクティブな走査信号を各ゲートバスラインに順次に印加するとともに、各メモリ駆動選択ラインを１水平走査期間ずつ順次に選択するために、表示制御回路２００から出力されたメモリ駆動制御信号ＳＳＥＬとゲートクロック信号ＧＣＫとに基づいて、アクティブな信号を各メモリ駆動選択ラインに順次に印加する。メモリ駆動時には、ゲートドライバ４００は、各ゲートバスラインへのアクティブな走査信号の印加を停止し、全てのメモリ駆動選択ラインＳＥＬ１～ＳＥＬｍにアクティブな信号を印加する。
　上記メモリ駆動用ドライバ６００は、表示制御回路２００から出力された第１の供給電圧制御信号ＳＬＡおよび第２の供給電圧制御信号ＳＬＢに基づいて、第１の電圧供給ラインおよび第２の電圧供給ラインに電圧信号（ＶＬＡ，ＶＬＢ）を印加する。
　上記の電圧信号ＶＬＡは、対向電極に印加される対向電圧と逆位相の電圧信号であり、上記の電圧信号ＶＬＢは、対向電極に印加される対向電圧と同位相の電圧信号である。
　ここで、上記表示部５００の画素電極近傍の構造について図１～図３を参照しながら以下に説明する。
　図１は、表示部５００における画素電極近傍の概略平面を示している。なお、この図では、説明の便宜上、対向電極を省略している。
　上記表示部５００は、図１に示すように、ゲートバスラインＧＬ５０１（走査信号配線）とソースバスラインＳＬ５０２（データ信号配線）とが直交するように複数配置され、それぞれの交点にスイッチング素子（図示せず）と画素メモリ回路部５０３（表示データ記憶回路）とが配置されたアクティブマトリクス基板を備えている。上記各ソースバスラインＳＬ５０２には、表示すべき画像を表す複数の映像信号がそれぞれ伝達されるようになっている。なお、上記表示部５００は、図１において図示しないが、上記アクティブマトリクス基板に対向して配置される対向基板も備えている。
　上記画素メモリ回路部５０３それぞれに対応して、画素電極（ＩＴＯ等）５０４及び反射電極（Ａｌ／Ｍо等）５０５が設けられている。
　上記画素メモリ回路部５０３には、上記ゲートバスラインＧＬ５０１及びソースバスラインＳＬ５０２の他に、上述したメモリ駆動用ドライバ６００からの電圧信号（ＶＬＡ，ＶＬＢ）が供給される第１電圧供給配線ＶＬＡ５０６及び第２電圧供給配線ＶＬＢ５０７が接続されている。これら第１電圧供給配線ＶＬＡ５０６及び第２電圧供給配線ＶＬＢ５０７は、それぞれゲートバスラインＧＬ５０１に平行に設けられており、第１電圧供給配線ＶＬＡ５０６は、画素電極５０４間に設けられ、第２電圧供給配線ＶＬＢ５０７は、画素電極５０４に覆われる位置に設けられている。
　上記第１電圧供給配線ＶＬＡ５０６は、上記電圧信号ＶＬＡ（第１表示データ）を上記メモリ駆動用ドライバ６００から画素メモリ回路部５０３に供給する第１の電圧供給ライン（第１供給配線）に相当し、上記第２電圧供給配線ＶＬＢ５０７は、上記電圧信号ＶＬＢ（第２表示データ）を上記メモリ駆動用ドライバ６００から画素メモリ回路部５０３に供給する第２の電圧供給ライン（第２供給配線）に相当する。
　上記画素メモリ回路部５０３は、上述のように、上記画素電極５０４毎に設けられ、上記ソースバスラインＳＬ５０２によって伝達される映像信号に基づいて、上記表示部５００における第１表示状態を実現するための第１表示データである電圧信号ＶＬＡを、第１供給配線である第１電圧供給配線ＶＬＡ５０６を介して取り込むと共に、上記表示部５００における第２表示状態を実現するための第２表示データである電圧信号ＶＬＢを、第２供給配線である第２電圧供給配線ＶＬＡ５０７を介して取り込み、それぞれのデータを記憶するようになっている。
　通常、ソースバスラインＳＬ５０２は、図１２に示すように、画素電極５０４と画素電極５０４との間に設けられる間隙８００をアクティブマトリクス基板に投影した領域に形成されている。
　しかしながら、本実施の形態では、ソースバスラインＳＬ５０２は、図１に示すように、画素電極５０４と画素電極５０４との間に設けられる間隙に対応する位置から少しずらして、一方の画素電極５０４で覆われる位置に形成されている。すなわち、上記アクティブマトリクス基板上であって、上記画素電極形成面よりも下層の面に隣接画素電極５０４間の間隙を投影して得られる領域のうち、上記ゲートバスラインＧＬ５０１と直交する領域から、当該隣接する画素電極５０４の一方側にずらした領域に、上記ソースバスラインＳＬ５０２が形成されている。
　上記ソースバスラインＳＬ５０２の代わりに、画素電極５０４と画素電極５０４との間には、共有電圧供給配線５０８（共有配線）が形成されている。上記共有電圧供給配線５０８は、上記第１電圧供給配線ＶＬＡ５０６と交差する位置においてコンタクトホール５０９により電気的に接続されている。
　図２は、図１のＡＡ線矢視断面を示している。
　上記共有電圧供給配線５０８は、図２に示すように、隣接する画素電極５０４・５０４の端部５０４ａ・５０４ａ間の距離Ｘよりも幅広に形成され、且つ、上記ソースバスラインＳＬ５０２と同じ層（同層）に形成されている。なお、上記共有電圧供給配線５０８は、導電性を有する材料であればどのような材料の配線であってもよく、特に、メタル配線であることが好ましい。
　上記共有電圧供給配線５０８及びソースバスラインＳＬ５０２と上記画素電極５０４との間には、ＳＨＡ構造を形成するための樹脂膜（ＪＡＳ）５１０が形成されている。
　さらに、アクティブマトリクス基板側に設けられた上記画素電極５０４上の反射電極５０５と、対向基板側に設けられ、当該画素電極５０４に印加される電圧に同期して対向電圧を後述する光拡散型液晶に印加する対向電極５１１との間に、光散乱型液晶からなる液晶層５１２が形成されている。この光散乱型液晶は、電圧無印加状態で液晶の配向方向がバラバラになり光を拡散させて白表示を行い、電圧印加状態で液晶の配向を規制することで黒表示（反射電極或いは外付反射板等によるミラー表示）を行うようになっている。
　図３は、図１のＢＢ線矢視断面を示している。
　上記共有電圧供給配線５０８は、図３に示すように、当該データ信号線５０２よりも下層に設けられている第１電圧供給配線ＶＬＡ５０６に対して、コンタクトホール５０９を介して電気的に接続されている。なお、共有電圧供給配線５０８の下層にも層間絶縁膜（ＳｉО２等）５１３が形成されている。
　このように、上記共有電圧供給配線５０８は、上記第１電圧供給配線ＶＬＡ５０６と電気的に接続されるようになるので、画素電極５０４の周囲は、同じ電圧信号ＶＬＡが印加されることになる。つまり、画素電極５０４の周囲は、上記の対向電極５１１に印加される対向電圧と逆位相の電圧信号が供給された状態となる。
　ここで、上記画素メモリ回路部５０３の詳細な構成について説明する。
　図５は、画素メモリ回路部５０３の詳細な構成を示す等価回路図である。
　上記画素メモリ回路部５０３は、Ｐ型ＴＦＴとＮ型ＴＦＴとからなるＣＭＯＳスイッチＳＷＭ１およびＳＷＭ２と、Ｎ型ＴＦＴで実現されるスイッチＳＷＭ４およびＳＷＭ６と、Ｐ型ＴＦＴで実現されるスイッチＳＷＭ３、ＳＷＭ５、およびＳＷＭ７とを備えている。
　上記スイッチＳＷＭ３およびＳＷＭ５のソース端子は、第１の電源ラインＶＬＣＨと接続されている。一方、スイッチＳＷＭ４およびＳＷＭ６のソース端子は、第２の電源ラインＶＬＣＬと接続されている。スイッチＳＷＭ７のゲート端子は、ゲートバスラインＧＬ５０１と接続されている。スイッチＳＷＭ３とＳＷＭ４とからなる回路およびスイッチＳＷＭ５とＳＷＭ６とからなる回路はインバータ回路として機能し、スイッチＳＷＭ７はトランスファゲートとして機能している。以上のような構成により、スイッチＳＷＭ３、ＳＷＭ４、ＳＷＭ５、ＳＷＭ６、およびＳＷＭ７からなる回路は、１ビットのデータを保持するデータ保持回路５５９として機能している。
　上記スイッチＳＷＭ１については、入力端子は第１電圧供給配線ＶＬＡ５０６と接続され、出力端子はスイッチＳＷＲ３のソース端子とスイッチＳＷＭ２の出力端子とに接続されている。スイッチＳＷＭ２については、入力端子は第２電圧供給配線ＶＬＢ５０７と接続され、出力端子はスイッチＳＷＲ３のソース端子とスイッチＳＷＭ１の出力端子とに接続されている。
　上記スイッチＳＷＭ１のＮ型ＴＦＴのゲート端子は、スイッチＳＷＲ４のドレイン端子とデータ保持回路５５９とに接続されている。スイッチＳＷＭ１のＰ型ＴＦＴのゲート端子は、スイッチＳＷＭ２のＮ型ＴＦＴのゲート端子とデータ保持回路５５９とに接続されている。スイッチＳＷＭ２のＮ型ＴＦＴのゲート端子は、スイッチＳＷＭ１のＰ型ＴＦＴのゲート端子とデータ保持回路５５９とに接続されている。スイッチＳＷＭ２のＰ型ＴＦＴのゲート端子は、データ保持回路５５９に接続されている。
　次に、本実施形態における駆動方法について説明する。なお、本実施形態に係る液晶表示装置にはｍ本のゲートバスラインが設けられているものとして説明する。図６は、１行目、２行目、３行目、ｍ行目のゲートバスラインＧＬ１、ＧＬ２、ＧＬ３、ＧＬｍ、および１行目、２行目、３行目、ｍ行目のメモリ駆動選択ラインＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬｍの信号波形図である。本実施形態においては、上述のとおり、第１の表示モードのための通常駆動と第２の表示モードのためのメモリ駆動との切り替えが行われる。この切り替えは、外部から表示制御回路２００に送られる表示モード指示信号Ｍに基づいて行われる。以下、通常駆動時の駆動方法、通常駆動からメモリ駆動に切り替える際の駆動方法、およびメモリ駆動時の駆動方法について順に説明する。
　まず、通常駆動時の駆動方法について説明する。
　図６において、時点ｔ０から時点ｔ１までは通常駆動が行われている。通常駆動時には、図６（ａ）～（ｄ）に示すように、各ゲートバスラインＧＬ１～ＧＬｍに順次に所定の期間ずつアクティブな信号が与えられる。一方、通常駆動時には、メモリ駆動選択ラインＳＥＬ１～ＳＥＬｍにアクティブな信号が与えられることはない。
　ここで、或る画素ユニットに着目すると、当該画素ユニットに対応して設けられているゲートバスラインＧＬにアクティブな信号が印加されると、スイッチＳＷＲ１がオン状態になる。通常駆動時にはメモリ駆動選択ラインＳＥＬにアクティブな信号が与えられることはないので、スイッチＳＷＲ２はオン状態、スイッチＳＷＲ３およびＳＷＲ４はオフ状態になる。これにより、ソースバスラインＳＬ５０２にそれぞれ印加されている映像信号に基づいて、液晶容量５５１Ｒへの書き込みが行われる。このようにして、１フレーム期間内に全ての画素ユニットについて液晶容量５５１Ｒへの映像信号の書き込みが行われ、表示部５００に所望の画像が表示される。
　なお、図５では、ＲＧＢの画素のうち、Ｒ画素について図示されているので、上記の説明においては、Ｒ画素の駆動についてのみ説明したが、Ｇ画素、Ｂ画素についてもＲ画素と同様に駆動するものとする。
　次に、通常駆動からメモリ駆動に切り替わる際の駆動方法について説明する。
　図６において、時点ｔ１から時点ｔ２までの期間には、通常駆動からメモリ駆動に切り替えるための駆動が行われている。この期間には、図６の（ａ）～（ｄ）に示すように、各ゲートバスラインＧＬ１～ＧＬｍに順次に所定の期間ずつアクティブな信号が与えられるとともに、図６の（ｅ）～（ｈ）に示すように、各メモリ駆動選択ラインＳＥＬ１～ＳＥＬｍに順次に所定の期間ずつアクティブな信号が与えられる。
　ここで、或る画素ユニットに着目すると、当該画素ユニットに対応して設けられているゲートバスラインＧＬにアクティブな信号が印加され、かつ、当該画素ユニットに対応して設けられているメモリ駆動選択ラインＳＥＬにアクティブな信号が印加されると、スイッチＳＷＲ１はオン状態、スイッチＳＷＲ２はオフ状態、スイッチＳＷＲ３はオン状態になる。また、スイッチＳＷＲ４はオン状態になる。これにより、ソースバスラインＳＬに印加されている映像信号が画素メモリ回路５０３に与えられ、当該映像信号はメモリ内データＭＤとして画素メモリ回路５０３内のデータ保持回路５５９に格納される。
　このようにして、時点ｔ１から時点ｔ２までの期間に、全ての画素ユニットについて画素メモリ回路５０３にメモリ内データＭＤが格納される。なお、以下においては、映像信号を２値化した場合（論理レベルがハイレベルのデータと論理レベルがローレベルのデータとに分けた場合）に、その論理レベルがハイレベルであればメモリ内データＭＤとして「１」が画素メモリ回路５０３に格納され、当該論理レベルがローレベルであればメモリ内データＭＤとして「０」が画素メモリ回路５０３に格納されるものとして説明する。
　続いて、メモリ駆動時の駆動方法について説明する。
　図６において、時点ｔ２から時点ｔ３まではメモリ駆動が行われている。メモリ駆動時には、図６の（ａ）～（ｄ）に示すように、ゲートバスラインＧＬ１～ＧＬｍにアクティブな信号が与えられることはない。このため、この期間中には、スイッチＳＷＲ１は常にオフ状態となる。このように、スイッチＳＷＲ１はオフ状態になるので、メモリ駆動が行われている期間中にメモリ内データＭＤの値がソースバスラインＳＬによって供給される映像信号の影響を受けることはない。
　一方、この期間中、図６の（ｅ）～（ｈ）に示すように、全てのメモリ駆動選択ラインＳＥＬ１～ＳＥＬｍにアクティブな信号が与えられる。このため、メモリ駆動が行われている期間中には、スイッチＳＷＲ２、ＳＷＧ２、およびＳＷＢ２は常にオフ状態となり、スイッチＳＷＲ３、ＳＷＧ３、およびＳＷＢ３は常にオン状態となる。これにより、画素メモリ回路５０３内のスイッチＳＷＭ１の出力端子またはスイッチＳＷＭ２の出力端子から出力される電圧信号に基づいて、液晶容量５５１Ｒへの書き込みが行われる。このように、メモリ駆動時には、液晶容量５５１Ｒには共通の電圧信号に基づいて書き込みが行われる。このため、メモリ駆動時には、白黒表示が行われる。以下、メモリ駆動について、例を挙げて詳しく説明する。
　図７は、メモリ内データＭＤの値が「１」である画素ユニットについて黒表示を行う場合の信号波形図である。ところで、直流電圧の印加による液晶の劣化を防ぐため、共通電極５５２については、通常駆動時においてもメモリ駆動時においても、反転駆動が行われる。すなわち、共通電極５５２の電位Ｖｃｏｎｔは、所定の間隔で高電位と低電位とに切り替えられている。
　上記データ保持回路５５９内のスイッチＳＷＭ３～ＳＷＭ７のオン／オフ状態に着目すると、メモリ内データＭＤが「１」の時、スイッチＳＷＭ３はオフ状態となり、スイッチＳＷＭ４はオン状態となる。このため、スイッチＳＷＭ４を介して、第２の電源ラインＶＬＣＬからデータ保持回路５５９内に低電位の電源電圧が与えられる。これにより、スイッチＳＷＭ５はオン状態となり、スイッチＳＷＭ６はオフ状態となる。その結果、スイッチＳＷＭ５を介して、第１の電源ラインＶＬＣＨからデータ保持回路５５９内に高電位の電源電圧が与えられる。また、上述のようにメモリ駆動時にはゲートバスラインＧＬにアクティブな信号が与えられることはないので、スイッチＳＷＭ７については、メモリ内データＭＤの値にかかわらずオン状態となっている。このため、メモリ駆動が行われている期間中、メモリ内データＭＤの値は保持される。
　以上のように、スイッチＳＷＭ４を介してデータ保持回路５５９内に低電位の電源電圧が与えられるので、スイッチＳＷＭ１のＰ型ＴＦＴはオン状態となり、スイッチＳＷＭ２のＮ型ＴＦＴはオフ状態となる。一方、スイッチＳＷＭ５を介してデータ保持回路５５９内に高電位の電源電圧が与えられ、かつ、スイッチＳＷＭ７がオン状態となっているので、スイッチＳＷＭ１のＮ型ＴＦＴはオン状態となり、スイッチＳＷＭ２のＰ型ＴＦＴはオフ状態となる。これにより、スイッチＳＷＭ１はオン状態となり、スイッチＳＷＭ２はオフ状態となる。その結果、第１電圧供給配線ＶＬＡ５０６から与えられる電圧（以下、「第１の供給電圧」と称する）ＶＬＡがサブ画素の画素電極５５５Ｒ（図示しないが他のＧ画素、Ｂ画素についても同様）に印加される。
　なお、本実施形態においては、図７の（ｂ）および（ｃ）に示すように、共通電極５５２の電位Ｖｃｏｎｔが高電位側に設定されている時（期間Ｔ１１）には第１の供給電圧ＶＬＡの電位は低電位側に設定され、共通電極５５２の電位Ｖｃｏｎｔが低電位側に設定されている時（期間Ｔ１２）には第１の供給電圧ＶＬＡの電位は高電位側に設定されている。このため、液晶容量５５１Ｒには常に高い電圧が印加され、当該液晶容量５５１Ｒを含む画素ユニットについては黒表示が行われる。
　図８は、メモリ内データＭＤの値が「０」である画素について白表示を行う場合の信号波形図である。データ保持回路５５９内のスイッチＳＷＭ３～ＳＷＭ７のオン／オフ状態に着目すると、メモリ内データＭＤが「０」の時、スイッチＳＷＭ３はオン状態となり、スイッチＳＷＭ４はオフ状態となる。このため、スイッチＳＷＭ３を介して、第１の電源ラインＶＬＣＨからデータ保持回路５５９内に高電位の電源電圧が与えられる。これにより、スイッチＳＷＭ５はオフ状態となり、スイッチＳＷＭ６はオン状態となる。その結果、スイッチＳＷＭ６を介して、第２の電源ラインＶＬＣＬからデータ保持回路５５９内に低電位の電源電圧が与えられる。なお、スイッチＳＷＭ７については、メモリ内データＭＤの値が「１」の時と同様、オン状態となっている。このため、メモリ駆動が行われている期間中、メモリ内データＭＤの値は保持される。
　以上のように、スイッチＳＷＭ３を介してデータ保持回路５５９内に高電位の電源電圧が与えられるので、スイッチＳＷＭ１のＰ型ＴＦＴはオフ状態となり、スイッチＳＷＭ２のＮ型ＴＦＴはオン状態となる。一方、スイッチＳＷＭ６を介してデータ保持回路５５９内に低電位の電源電圧が与えられ、かつ、スイッチＳＷＭ７がオン状態となっているので、スイッチＳＷＭ１のＮ型ＴＦＴはオフ状態となり、スイッチＳＷＭ２のＰ型ＴＦＴはオン状態となる。これにより、スイッチＳＷＭ１はオフ状態となり、スイッチＳＷＭ２はオン状態となる。その結果、第２電圧供給配線ＶＬＢ５０７から与えられる電圧信号（以下、「第２の供給電圧」と称する）ＶＬＢがサブ画素の画素電極５５５Ｒ（図示しないが他のＧ画素、Ｂ画素についても同様）に印加される。
　本実施形態においては、図８の（ｂ）および（ｄ）に示すように、共通電極５５２の電位Ｖｃｏｎｔが高電位側に設定されている時（期間Ｔ２１）には第２の供給電圧ＶＬＢの電位は高電位側に設定され、共通電極５５２の電位Ｖｃｏｎｔが低電位側に設定されている時（期間Ｔ２２）には第２の供給電圧ＶＬＢの電位は低電位側に設定されている。このため、液晶容量５５１Ｒには常に低い電圧が印加され、当該液晶容量５５１Ｒを含む画素ユニットについては白表示が行われる。
　以上のように、上記構成の液晶表示装置によれば、ソースバスラインＳＬ５０２が画素電極５０４により電気的にシールドされているので、対向基板の対向電極から印加される対向電圧の当該ソースバスラインＳＬ５０２への影響を低減することができる。これにより、隣接画素電極５０４の間隙における液晶にかかる実効電圧の変動を小さくすることができる実効電圧の変動に起因するフリッカの発生を抑制でき、この結果、表示品位を向上させることができる。
　しかも、本来、ソースバスラインＳＬ５０２が形成されるべき、画素電極５０４と画素電極５０４との間には、共有電圧供給配線５０８が形成されており、上記共有電圧供給配線５０８は、上記第１電圧供給配線ＶＬＡ５０６と交差する位置においてコンタクトホール５０９により電気的に接続されている。
　これにより、共有電圧供給配線５０８に流れる信号は、第１電圧供給配線ＶＬＡ５０６と同じ信号、すなわち対向電極から印加される対向信号と逆位相の信号となり、隣接した画素電極５０４間に形成される間隙は黒表示となる。従って、フリッカの発生をほぼ無くすことができるので、液晶表示装置における低周波数駆動時の表示品位を向上させることができる。
　〔実施の形態２〕
　本発明の他の実施形態について説明すれば、以下の通りである。
　なお、前記実施形態１において画素電極５０４の周囲に第１電圧信号ＶＬＡを印加する構成としたが、本実施の形態に係る液晶表示装置では、画素電極５０４の周囲に第２電圧信号ＶＬＢを印加する構成について説明する。
　図９は、表示部５００における画素電極近傍の概略平面を示している。なお、この図では、説明の便宜上、対向電極を省略している。
　ここで、本実施形態において前記実施形態１と異なる点は、共有電圧供給配線５０８が第１電圧供給配線ＶＬＡ５０６ではなく、第２電圧供給配線ＶＬＢ５０７に接続されている点である。これ以外の構成については、前記実施形態１と同じであるので、各部材についての詳細な説明は省略する。
　図１０は、図９のＣＣ線矢視断面を示している。
　上記共有電圧供給配線５０８は、図１０に示すように、当該データ信号線５０２よりも下層に設けられている第２電圧供給配線ＶＬＢ５０７に対して、コンタクトホール５２０を介して電気的に接続されている。なお、共有電圧供給配線５０８の下層にも層間絶縁膜（ＳｉО２等）５１３が形成されている。
　このように、上記共有電圧供給配線５０８は、上記第２電圧供給配線ＶＬＢ５０７と電気的に接続されるようになるので、画素電極５０４の周囲は、同じ電圧信号ＶＬＢが印加されることになる。つまり、画素電極５０４の周囲は、上記の対向電極５１１に印加される対向電圧と同位相の電圧信号が供給された状態となる。
　以上のように、上記構成の液晶表示装置によれば、ソースバスラインＳＬ５０２が画素電極５０４により電気的にシールドされているので、対向基板の対向電極から印加される対向電圧の当該ソースバスラインＳＬ５０２への影響を低減することができる。これにより、隣接画素電極５０４の間隙における液晶にかかる実効電圧の変動を小さくすることができる実効電圧の変動に起因するフリッカの発生を抑制でき、この結果、表示品位を向上させることができる。
　しかも、本来、ソースバスラインＳＬ５０２が形成されるべき、画素電極５０４と画素電極５０４との間には、共有電圧供給配線５０８が形成されており、上記共有電圧供給配線５０８は、上記第２電圧供給配線ＶＬＡ５０７と交差する位置においてコンタクトホール５２０により電気的に接続されている。
　これにより、共有電圧供給配線５０８に流れる信号は、第２電圧供給配線ＶＬＡ５０７と同じ信号、すなわち対向電極から印加される対向信号と同位相の信号となり、隣接した画素電極５０４間に形成される間隙は白表示となる。従って、フリッカの発生をほぼ無くすことができるので、液晶表示装置における低周波数駆動時の表示品位を向上させることができる。
　以上の実施形態１，２においては、何れも、図１または図９に示すように、画素メモリ回路部５０３に接続されている、第１電圧供給配線ＶＬＡ５０６及び第２電圧供給配線ＶＬＢ５０７が走査信号線５０１と平行に配置された構造となっている。これは、カラータイプのようにＲＧＢの３つのサブ画素で一つの画素を形成する場合のように、表示部５００における左右(データ信号線と直行する)方向の画素ピッチが小さいときに、開口率及び各配線におけるライン／スペースを確保するために、画素メモリ回路部５０３の長手方向をデータ信号線５０２と平行となるように配置しているためである。
　従って、白黒タイプのように、左右(データ信号線と直行する)方向の画素ピッチがカラータイプの画素ピッチよりも大きい（３倍）には、画素メモリ回路部５０３の長手方向を走査信号線５０１と平行となるように配置した構造としてもよい。この場合、例えば図１１に示すように、画素メモリ回路部５０３に接続されている、第１電圧供給配線ＶＬＡ５０６及び第２電圧供給配線ＶＬＢ５０７がデータ信号線５０２と平行に配置された構造となる。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　液晶表示装置の表示モードの一つとして、メモリ機能を使用した表示モードを採用した場合に生じるフリッカの発生が抑制できるので、メモリ機能を使用するような表示モードが必要な液晶表示装置を備えた携帯電話機等の携帯端末、電子機器にも適用できる。
２０　メモリ駆動制御部
１００　液晶表示パネル
２００　表示制御回路
３００　ソースドライバ
４００　ゲートドライバ
５００　表示部
５０２　データ信号線
５０３　画素メモリ回路部
５０４　画素電極
５０４ａ　端部
５０５　反射電極
５０８　共有電圧供給配線
５０９　コンタクトホール
５１０　樹脂膜
５１１　対向電極
５１２　液晶層
５１３　層間絶縁膜
５２０　コンタクトホール
５５１　液晶容量
５５２　共通電極
５５５Ｒ　画素電極
５５９　データ保持回路
６００　メモリ駆動用ドライバ

Claims (9)

  1. 　アクティブマトリクス基板と対向基板との間に、電圧無印加時に液晶分子の配列が不規則な状態となる第１表示状態と、電圧印加時に液晶分子の配列が規則的な状態となる第２表示状態となる光拡散型液晶を封入してなる液晶表示装置において、
    　上記アクティブマトリクス基板には、
    　表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数のデータ信号配線と、
    　上記複数のデータ信号配線と交差する複数の走査信号配線と、
    　上記複数のデータ信号配線と上記複数の走査信号配線との交差点にそれぞれ対応してマトリクス状に配置された画素電極と、
    　上記画素電極毎に設けられ、上記データ信号配線によって伝達される映像信号に基づいて、上記第１表示状態を実現するための第１表示データを、第１供給配線を介して取り込むと共に、上記第２表示状態を実現するための第２表示データを、第２供給配線を介して取り込み、それぞれのデータを記憶する表示データ記憶回路とが形成され、
    　上記対向基板には、
    　上記アクティブマトリクス基板の画素電極に対向し、当該画素電極に印加される電圧に同期して対向電圧を上記光拡散型液晶に印加する対向電極が形成され、
    　上記アクティブマトリクス基板上であって、画素電極形成面よりも下層の面に隣接画素電極間の間隙を投影して得られる領域のうち、上記走査信号配線と直交する領域から、当該隣接する画素電極の一方側にずらした領域に、上記データ信号配線が形成されていることを特徴とする液晶表示装置。
  2. 　上記データ信号配線が形成される領域は、上記アクティブマトリクス基板上であって、上記画素電極形成面よりも下層の面に隣接画素電極間の間隙を投影して得られる領域のうち、上記走査信号配線と直交する領域と重ならない領域であることを特徴とする請求項１に記載の液晶表示装置。
  3. 　上記アクティブマトリクス基板上であって、上記画素電極形成面よりも下層の面に隣接画素電極間の間隙を投影して得られる領域には、上記第１供給配線または第２供給配線の何れか一方に電気的に接続された共有配線が形成されていることを特徴とする請求項２に記載の液晶表示装置。
  4. 　上記データ信号配線と上記共有配線とは、上記アクティブマトリクス基板上の同層に形成されていることを特徴とする請求項３に記載の液晶表示装置。
  5. 　上記第１供給配線、上記第２供給配線、上記共有配線は、それぞれ絶縁膜を介して異なる層に形成されており、
    　上記共有配線は、上記第１供給配線または上記第２供給配線との交点においてコンタクトホールを介して電気的に接続されていることを特徴とする請求項３または４に記載の液晶表示装置。
  6. 　電圧無印加時に液晶分子の配列が不規則な状態となる第１表示状態と、電圧印加時に液晶分子の配列が規則的な状態となる第２表示状態となる光拡散型液晶を封入してなる表示装置に備えられたアクティブマトリクス基板において、
    　表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数のデータ信号配線と、
    　上記複数のデータ信号配線と交差する複数の走査信号配線と、
    　上記複数のデータ信号配線と上記複数の走査信号配線との交差点にそれぞれ対応してマトリクス状に配置された画素電極と、
    　上記画素電極毎に設けられ、上記データ信号配線によって伝達される映像信号に基づいて、上記第１表示状態を実現するための第１表示データを、第１供給配線を介して取り込むと共に、上記第２表示状態を実現するための第２表示データを、第２供給配線を介して取り込み、それぞれのデータを記憶する表示データ記憶回路とが形成され、
    　上記データ信号配線が形成される領域は、上記アクティブマトリクス基板上であって、画素電極形成面よりも下層の面に隣接画素電極間の間隙を投影して得られる領域のうち、上記走査信号配線と直交する領域と重ならない領域であり、
    　上記走査信号配線と直交する領域には、上記表示データ記憶回路に接続された第１供給配線または第２供給配線の何れか一方に電気的に接続された共有配線が形成されていることを特徴とするアクティブマトリクス基板。
  7. 　上記データ信号配線と上記共有配線とは同層に形成されていることを特徴とする請求項６に記載のアクティブマトリクス基板。
  8. 　上記共有配線は、メタル配線からなることを特徴とする請求項６または７に記載のアクティブマトリクス基板。
  9. 　請求項１～５の何れか１項に記載の液晶表示装置を備えた電子機器。
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