WO2010013636A1 - 配線膜、薄膜トランジスタ、ターゲット、配線膜の形成方法 - Google Patents

配線膜、薄膜トランジスタ、ターゲット、配線膜の形成方法 Download PDF

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石橋　暁
忠 増田
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Definitions

  • the present invention relates to a metal wiring film for electronic parts and a transistor using the metal wiring film.
  • low resistance materials such as Al and Cu, Mo, Cr, and the like are used for metal wiring films for electronic components.
  • TFT Thin Film Transistor
  • the demand for lower resistance of wiring electrodes is increasing as the panel size increases, and the need to use Al or Cu as low resistance wiring is increasing.
  • Cu is a material having a lower resistance than Al.
  • Al has a problem of deterioration of contact resistance with the ITO transparent electrode, but Cu has a good contact resistance because it is difficult to oxidize.
  • Cu has problems such as poor adhesion to a base material such as glass or Si as compared with other wiring materials, and Cu diffuses into the Si layer when used as a source or drain electrode.
  • a barrier layer for improving adhesion and preventing diffusion is required at the interface between the Cu wiring and other layers.
  • the present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a barrier film having high diffusion preventing ability and high adhesion.
  • the present invention provides a wiring film that contacts at least one film formation target layer selected from the group consisting of a glass substrate, a silicon layer, and an oxide semiconductor layer,
  • the film includes a barrier film disposed in close contact with the surface of the film formation target layer, and a metal low resistance layer disposed in close contact with the surface of the barrier film.
  • the metal low resistance layer includes 50 atomic% of Cu.
  • the barrier film contains Ni of 50 atomic% or more and an additive element of 7 atomic% or more and 50 atomic% or less, and the additive elements include V, Al, Mo, Ti,
  • the wiring film is selected from an additive element group consisting of Zr, Cr, Si, W, Ta, In, Sn, Zn, Mn, and Cu.
  • the present invention includes a gate electrode, a semiconductor layer disposed on the gate electrode, a gate insulating film disposed between the gate electrode and the semiconductor layer, and a connection electrode electrically connected to the semiconductor layer
  • the connection electrode includes a barrier film disposed in close contact with the semiconductor layer, and a metal low resistance layer disposed in close contact with a surface of the barrier film opposite to the semiconductor layer.
  • the metal low-resistance layer contains 50 atomic% or more of Cu
  • the barrier film has 50 atomic% or more of Ni and 7 atomic% or more and 50 atomic% or less of an additive element, , V, Al, Mo, Ti, Zr, Cr, Si, W, Ta, In, Sn, Zn, Mn, and Cu. It is a thin film transistor.
  • the present invention is a thin film transistor having a gate electrode disposed on a glass substrate, a semiconductor layer disposed on the gate electrode, and a gate insulating film disposed between the semiconductor layer and the gate electrode.
  • the gate electrode includes a barrier film disposed in close contact with the surface of the glass substrate, and a metal low resistance layer disposed in close contact with the surface of the barrier film opposite to the glass substrate, and the metal low resistance layer Contains 50 atomic% or more of Cu, the barrier film has 50 atomic% or more of Ni and 7 atomic% or more and 50 atomic% or less of additive elements, and the additive elements include V, Al,
  • the thin film transistor is selected from an additive element group consisting of Mo, Ti, Zr, Cr, Si, W, Ta, In, Sn, Zn, Mn, and Cu.
  • the present invention is a target that contains 50 atomic% or more of Ni, V, Al, Mo, Ti, Zr, Cr, Si, W, Ta, In, Sn, It is a target to which any one or more kinds of additive elements selected from the additive element group consisting of Zn, Mn, and Cu are added.
  • the present invention relates to a wiring film forming method for forming a wiring film on a surface of at least one film formation target layer selected from the group consisting of a glass substrate, a silicon layer, and an oxide semiconductor layer, comprising 50 atoms.
  • % Of Ni and 7 atomic% or more and 50 atomic% or less of an additive element, and the additive elements are V, Al, Mo, Ti, Zr, Cr, Si, W, and the like.
  • the present invention is a method of forming a wiring film, wherein after the barrier film and the metal low resistance layer are formed, the barrier film and the metal low resistance layer are patterned with the same etchant. .
  • the wiring film of the present invention is a film that adheres to a semiconductor layer (silicon layer, oxide semiconductor layer), a transparent conductive film, or a glass substrate, specifically, a TFT source electrode, drain electrode, gate electrode, storage capacitor electrode, etc. It is particularly suitable for these electrodes. It can also be used for barrier films and electrodes (wiring films) of other electronic components such as semiconductor elements and wiring boards.
  • the silicon layer includes a silicon layer doped with impurities (ohmic contact layer) in addition to a silicon-based material such as polysilicon or amorphous silicon.
  • the barrier film contains 50 atomic% or more of Ni, the adhesion to the glass substrate, the silicon layer, and the oxide semiconductor layer is higher than that of the metal low resistance layer. Since the adhesion between the barrier film and the metal low resistance layer is also high, the wiring film is difficult to peel off from the film formation target. The electrical resistance of the wiring film is lowered by laminating the metal low resistance layer on the barrier film. Since the barrier film and the metal low resistance layer can be etched with the same etchant, it is not necessary to separate the etching process, and the manufacturing time and manufacturing cost of the wiring film and the thin film transistor can be shortened.
  • Sectional drawing explaining an example of the film-forming apparatus used for this invention Sectional drawing explaining the process of forming a laminated film Sectional drawing explaining the process of forming a laminated film Sectional drawing explaining the process of forming a laminated film Sectional drawing explaining the manufacturing process of the thin-film transistor of a 1st example Sectional drawing explaining the manufacturing process of the thin-film transistor of a 1st example Sectional drawing explaining the manufacturing process of the thin-film transistor of a 1st example Sectional drawing explaining the manufacturing process of the thin-film transistor of a 1st example Sectional drawing explaining an example of a liquid crystal display device Sectional drawing explaining the thin-film transistor of a 2nd example Sectional drawing explaining the thin-film transistor of a 3rd example
  • Reference numeral 100 in FIG. 1 shows an example of a film forming apparatus used in the present invention.
  • the film forming apparatus 100 includes a carry-in / out chamber 102, a first film forming chamber 103a, and a second film forming chamber 103b.
  • the carry-in / out chamber 102 and the first film forming chamber 103a and the first film forming chamber 103a and the second film forming chamber 103b are connected to each other through gate valves 109a and 109b, respectively.
  • the evacuation systems 113, 114a, 114b are connected to the carry-in / out chamber 102 and the first and second film forming chambers 103a, 103b, respectively, and the gate valves 109a, 109b are closed, and the first and second components are formed.
  • the inside of the film chambers 103a and 103b is evacuated.
  • the door between the loading / unloading chamber 102 and the atmosphere is opened, the film formation target 21 is loaded into the loading / unloading chamber 102, the door is closed, the inside of the loading / unloading chamber 102 is evacuated, the gate valve 109 a is opened, The film formation target 21 is moved into the first film formation chamber 103 a and is held by the substrate holder 108.
  • a nickel target 111 of the present invention and a copper target (here, pure copper target made of copper) 112 are disposed on the bottom wall side inside the first and second film forming chambers 103a and 103b, respectively.
  • the object 21 is held by the substrate holder 108 so as to face each of the targets 111 and 112.
  • Gas introduction systems 115a and 115b are connected to the first and second film formation chambers 103a and 103b, respectively, and a sputtering gas is introduced from the gas introduction system 115a while evacuating the inside of the first film formation chamber 103a. Then, a voltage is applied to the nickel target 111 from a power source (not shown) to perform sputtering.
  • a magnet 105 (permanent magnet or electromagnet) is disposed on the surface (back surface) opposite to the substrate holder 108 of the nickel target 111. Magnetic field lines passing through the surface of the nickel target 111 are formed by the magnet 105, the plasma density on the surface of the nickel target 111 is increased, and the sputtering speed is increased compared to the case without the magnet 105 (magnetron sputtering).
  • the nickel target 111 of the present invention has a Ni content of 50% or more, and V, Al, Mo, Ti, Zr, Cr, Si, W, Ta, In, and Sn. And an alloy target to which any one or more kinds of nonmagnetic materials selected from the group consisting of Zn, Mn, and Cu are added as additive elements.
  • the target is composed only of a magnetic material such as Ni, it is difficult to generate a magnetic field suitable for film formation by magnetron sputtering, but the nickel target 111 of the present invention is non-added by adding an additive element. Since it is magnetized, the sputtering speed is faster than when magnetron sputtering is performed and the magnet 105 is not disposed.
  • nickel particles and additive element particles are released as sputtered particles. That is, nickel atoms and additive elements are released from the nickel target 111.
  • any one or more of a glass layer (glass substrate and the like), a silicon layer, and an oxide semiconductor layer are exposed on the surface (film formation surface) 19 of the film formation target 21.
  • the film formation target 21 is held by the substrate holder 108 with the film formation surface 19 facing the nickel target 111, the sputtered particles emitted from the nickel target 111 are incident on the film formation surface 19, and the barrier film 25 is formed on the film formation surface 19. (FIG. 2A).
  • the atomic composition of the barrier film 25 is substantially equal to the atomic composition of the nickel target 111.
  • the barrier film 25 has a Ni content of 50 atomic% or more, and V, Al, Mo, Ti, Zr, Cr, Si, W, Ta, In, Sn, and V.
  • One or more types of nonmagnetic materials selected from the group consisting of Zn, Mn, and Cu are added as additive elements.
  • Sputtering may be performed by supplying a reaction gas (for example, an oxidizing gas such as O 2 ) from the reaction gas supply system to the first film formation chamber 103a, and in this case, the barrier film 25 includes nickel and an additive element. In addition, it contains constituent atoms of the reaction gas.
  • a reaction gas for example, an oxidizing gas such as O 2
  • the barrier film 25 includes nickel and an additive element. In addition, it contains constituent atoms of the reaction gas.
  • the substrate holder 108 holding the film formation target 21 is moved to the second film formation chamber 103b. While evacuating the second film formation chamber 103b, a sputtering gas is introduced from the gas introduction system 115b, and a copper target (here, a pure copper target) 112 containing 50 atomic% or more of Cu is sputtered.
  • a sputtering gas is introduced from the gas introduction system 115b, and a copper target (here, a pure copper target) 112 containing 50 atomic% or more of Cu is sputtered.
  • the barrier film 25 and the metal A laminated film 22a of the low resistance layer 26 is formed (FIG. 2B).
  • the metal low resistance layer 26 is formed by sputtering a copper target to which another additive metal such as nickel is added at 50 atomic% or less. May be. In any case, the metal low resistance layer 26 has a higher copper content than the barrier film 25, and the electric resistance of the metal low resistance layer 26 is lower than the electric resistance of the barrier film 25.
  • the pure copper target 112 may be sputtered while supplying a reactive gas such as an oxidizing gas to the second film forming chamber 103b.
  • the laminated film 22a may be composed of only the barrier film 25. However, when the barrier film 25 is a thin film and the thick metal low resistance layer 26 is laminated rather than the barrier film 25, the overall electric resistance is lowered.
  • the laminated film 22 b may be configured by the resistance layer 26 and the barrier films 25 and 28 formed on the surface of the metal low resistance layer 26.
  • the film formation target 21 on which the laminated films 22 a and 22 b are formed is unloaded from the film formation apparatus 100.
  • a resist patterned in a predetermined shape is disposed on the laminated films 22a and 22b, and the laminated films 22a and 22b are etched with an etchant.
  • Nickel can be etched with the same etchant as copper (for example, an etchant containing nitric acid), and the difference between the nickel etching rate and the copper etching rate is small. Therefore, the metal low resistance layer 26 and the barrier films 25 and 28 can be continuously etched with the same etchant. Therefore, the laminated films 22a and 22b are patterned into a predetermined shape in one etching process, and an electrode is formed.
  • the barrier film 25 is located on the contact surface of the electrode that contacts the film formation target 21.
  • the barrier film 25 contains 50 atomic% or more of nickel, and adheres to a glass layer (glass substrate), a silicon layer (silicon semiconductor layer, ohmic contact layer), and an oxide semiconductor layer (ZnO, In—Ga—Zn—O). Is expensive.
  • the electrode is the surface of the film formation target 21. Hard to peel off.
  • the barrier film 25 containing 50 atomic% or more of nickel has a function of preventing copper atoms from diffusing from the metal low-resistance layer 26 to the semiconductor layer, so that a silicon semiconductor layer, When a semiconductor layer such as an oxide semiconductor layer is exposed, copper is prevented from diffusing into the semiconductor layer.
  • Nickel and an additive metal V were blended to form a nickel target 111, and the nickel target 111 was examined for magnetism and non-magnetism. The results are shown in Table 1 below together with the amount of V.
  • the nickel target 111 is magnetron sputtered in the first film formation chamber 103a of FIG. 1 to form a barrier film 25 having a film thickness of 50 nm on the surface of the film formation target 21, and then a pure copper target 112 is sputtered to form a barrier.
  • a laminated film 22a in which a 300 nm-thick metal low resistance layer 26 was laminated on the surface of the film 25 was formed, and a test piece having a structure shown in FIG. 2B was obtained.
  • the barrier film 25 and the metal low resistance layer 26 were formed while introducing only the sputtering gas (Ar gas) into the first and second film formation chambers 103a and 103b and heating the film formation target 21 to 100 ° C. .
  • Ar gas sputtering gas
  • the laminated film 22a of each test piece was etched with an etching solution (mixed solution of sulfuric acid, nitric acid and acetic acid), and the etching characteristics were examined.
  • etching solution mixed solution of sulfuric acid, nitric acid and acetic acid
  • a case where the difference in etching rate between the barrier film 25 and the metal low resistance layer 26 is small and etching is possible with the same etching solution is “ ⁇ ”, and a case where the etching rate is large and etching is not possible with the same etching solution. It was described in Table 1 as “ ⁇ ”.
  • the nickel target 111 was produced by changing the kind of the additive element, the laminated film 22a was formed using the nickel target 111, and a test piece was produced.
  • the formation conditions of the laminated film 22a other than the type of additive element were the same as described above.
  • the above “etching characteristics” and the following “adhesion” and “barrier properties” were examined.
  • a laminated film 22a was formed on the surface of the glass substrate to obtain a test piece.
  • On the surface on which the laminated film 22a of the test piece is formed put a 1mm square mass in 10 rows x 10 columns, a total of 100 notches, with a sharp knife at the tip, and stick adhesive tape (Scotch tape of model number 610) After the application, the number of films remaining when the adhesive tape was peeled off was evaluated. 0/100 when completely peeled, 100/100 when none peeled, and 90/100 or more is practically sufficient.
  • a laminated film 22a was formed on the surface of an amorphous silicon silicon substrate to obtain a test piece. After the laminated film 22a was removed by etching, the surface of the silicon substrate was observed with an electron microscope, and the surface having a smooth surface was defined as diffusion “ ⁇ ”, and the surface having irregularities formed thereon was defined as diffusion “x”. These test results are shown in Table 2 below together with the type of additive element added to the nickel target 111 and its content.
  • the experiment was conducted by changing the addition amounts of V, Al, Mo, Ti, Zr, Cr, Si, W, Ta, In, Sn, Zn, Mn, and Cu. As a result, even if the type of the additive element is changed, the etching characteristics are good if the content of the additive element is 50 atomic% or more, and the nickel target 111 is magnetized if the content of the additive element is less than 7 atomic%. The remaining magnetron sputtering was not performed normally.
  • a laminated film 22a is formed on the surface of the film formation target 21 (here, a glass substrate).
  • a resist (not shown) having an opening of a predetermined shape is disposed on the surface of the laminated film 22a, the laminated film 22a is exposed in the opening, and an etching solution is brought into contact therewith.
  • the metal low resistance layer 26 and the barrier film 25 are continuously etched away with the same etching solution, and the laminated film 22a is patterned into a predetermined shape.
  • reference numerals 12 and 15 denote electrodes made of the patterned laminated film 22a
  • reference numeral 12 denotes a storage capacitor electrode
  • reference numeral 15 denotes a gate electrode. Since the barrier film 25 containing Ni at 50 atomic% or less is disposed on the surface of the gate electrode 15 and the storage capacitor electrode 12 that is in close contact with the glass substrate 21, the gate electrode 15 and the storage capacitor electrode 12 are formed of a glass substrate. Adhesion to 21 is high.
  • the metal resistance layer 26 has an electric resistance lower than that of the barrier film 25, and the electric resistance of the gate electrode 15 and the storage capacitor electrode 12 is lower than that of an electrode constituted only by the barrier film 25. Resistance is low.
  • a gate insulating film 14 made of a silicon nitride thin film (SiN x ), a silicon layer 16 made of amorphous silicon, and an ohmic contact layer 17 are laminated in the order described, and a laminated film 22a is formed on the surface of the ohmic contact layer 17 in the steps of FIGS. 2A and 2B (FIG. 3B).
  • a resist (not shown) having an opening of a predetermined shape is disposed on the surface of the laminated film 22a, the laminated film 22a is exposed in the opening, and an etching solution is brought into contact therewith, so that the metal low resistance layer 26 and the barrier film 25 are exposed. Are continuously etched with the same etching solution, and the laminated film 22a is patterned. After the resist is removed, the ohmic contact layer 17 and the silicon layer 16 are patterned to obtain the thin film transistor 20 (FIG. 3C).
  • the gate insulating film 14 remains without being etched, the silicon layer 16 remains immediately above and on both sides of the gate electrode 15, and the other portions are removed by etching.
  • the ohmic contact layer 17 and the laminated film 22a remain on both sides of the gate electrode 15 and are separated by an opening formed directly above the gate electrode 15, and the first and second ohmic contact layers 31 and 32 and the source and drain electrodes 33 and 34 are formed.
  • the reference numeral 30 in the figure indicates a semiconductor layer composed of the remaining silicon layer 16 and the first and second ohmic contact layers 31 and 32.
  • the source and drain electrodes 33 and 34 are in close contact with the first and second ohmic contact layers 31 and 32 and are electrically connected to the semiconductor layer 30.
  • the silicon layer 16 has the same conductivity type (here, n-type) as the first and second ohmic contact layers 31 and 32, but has a low impurity concentration.
  • n-type conductivity type
  • the gate electrode 15 When a voltage is applied to the gate electrode 15, a low resistance storage layer is formed in a portion of the silicon layer 16 in contact with the gate electrode 15 via the gate insulating film 14, and the first and second ohmic contacts are formed via the storage layer.
  • Contact layers 31 and 32 are electrically connected.
  • the silicon layer 16 may have a conductivity type opposite to that of the first and second ohmic contact layers 31 and 32.
  • the inversion of the same conductivity type as that of the first and second ohmic contact layers 31 and 32 is applied to a portion of the silicon layer 16 in contact with the gate electrode 15 via the gate insulating film 14.
  • a layer is formed, and the first and second ohmic contact layers 31 and 32 are electrically connected by the inversion layer.
  • a passivation film 24 made of a silicon nitride thin film is formed on the surface of the glass substrate 21 on which the thin film transistor 20 is formed, and the drain electrode 34 of the passivation film 24 is formed.
  • a pixel electrode 27 made of a patterned transparent conductive film is disposed on the passivation film 24 (FIG. 3D).
  • the pixel electrode 27 is electrically connected to the drain electrode 34.
  • a current flows from the source electrode 33 to the drain electrode 34, and a voltage is applied to the pixel electrode 27.
  • the source electrode 33 and the drain electrode 34 are in close contact with the semiconductor layer 30 (first and second ohmic contact layers 31 and 32), respectively, but since the barrier film 25 is disposed in the close contact portion, the source, Copper does not diffuse from the drain electrodes 33 and 34 into the semiconductor layer 30.
  • the liquid crystal display device 50 is formed by arranging the liquid crystal 41 on the pixel electrode 27 of FIG. 3D and arranging the panel 40 on which the counter electrode 45 is formed on the surface of the glass substrate 42 on the liquid crystal 41. .
  • the voltage applied to the pixel electrode 27 and the counter electrode 45 can be controlled, and the light transmittance of the liquid crystal 41 can be controlled.
  • Reference numeral 60 in FIG. 5 shows a thin film transistor according to a second example of the present invention.
  • a single silicon layer 16 constitutes a semiconductor layer.
  • the source and drain electrodes 33 and 34 are in direct contact with and electrically connected to the silicon layer 16.
  • Reference numeral 70 in FIG. 6 shows a thin film transistor of the third example of the present invention.
  • This thin film transistor 70 is a top gate type (stagger type) thin film transistor, and has a semiconductor layer 71 disposed on the glass substrate 21.
  • a gate electrode 75 is disposed on the semiconductor layer 71 via a gate oxide film 72.
  • An interlayer insulating film 81 is disposed on the gate electrode 75, and the source and drain electrodes 73 and 74 are disposed on the interlayer insulating film 81.
  • the source and drain electrodes 73 and 74 are in contact with and electrically connected to the semiconductor layer 71 through through holes formed in the interlayer insulating film 81.
  • the source and drain electrodes 73 and 74 are covered with an interlayer insulating film 82.
  • a pixel electrode 85 is disposed on the interlayer insulating film 82, and the pixel electrode 85 is connected to the drain electrode 74 through a through hole formed in the interlayer insulating film 82.
  • At least one of the electrodes 73 to 75 among the gate electrode 75, the source electrode 73, and the drain electrode 74 is formed of the wiring film of the present invention, and the barrier film 25 is formed in a portion in close contact with the semiconductor layer 71. If the electrode is disposed, the electrodes 73 to 75 are difficult to peel off from the semiconductor layer 71 and copper diffusion into the semiconductor layer 71 is prevented.
  • the type and manufacturing method of the silicon layer 16 and the first and second ohmic contact layers 31 and 32 are not particularly limited.
  • a silicon layer amorphous silicon layer, polysilicon layer
  • those used for the silicon layer of the TFT can be widely used.
  • the constituent material of the semiconductor layers 30 and 71 is not limited to silicon, and an oxide semiconductor such as ZnO or In—Ga—Zn—O may be used as the main component of the semiconductor layers 30 and 71.
  • the wiring film manufactured by the target 111 of the present invention is not limited to the TFT electrode, and can be used for wiring films of other electronic components such as semiconductor elements and wiring boards.
  • the sputtering gas used for sputtering the nickel target 111 and the copper target 112 is not limited to Ar, and Ne, Xe, or the like can also be used.
  • the thickness of the metal low resistance layer 26 is not particularly limited. Since the specific resistance of the entire electrode becomes too high, the thickness of the barrier films 25 and 28 is preferably 1/3 or less of the total thickness of the electrode. Further, considering the adhesion to the semiconductor layer and the glass substrate and the diffusion preventing property, the film thickness of the barrier films 25 and 28 is preferably 10 nm or more.
  • An etchant (including an etchant and an etching gas) can etch the barrier films 25 and 28 and the metal low-resistance layer 26 and does not dissolve the silicon layer, the glass substrate, and the oxide semiconductor layer (or has an etching rate). It is not particularly limited as long as it is slow. As such an etchant, an etching solution for copper etching can be widely used.

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Abstract

信頼性の高い薄膜トランジスタを提供する。薄膜トランジスタ２０のゲート電極１５、ソースドレイン電極３３、３４のうち、いずれか一つ以上の電極はバリア膜２５を有し、バリア膜２５がガラス基板２１又は半導体層３０に密着している。バリア膜２５はＮｉを５０原子％以上含有するので、ガラス基板２１や半導体層３０に対する密着性が高い。また、バリア膜２５表面にＣｕを主成分とする金属低抵抗層２６が形成された場合に、Ｃｕが半導体層３０に拡散しない。

Description

配線膜、薄膜トランジスタ、ターゲット、配線膜の形成方法
　本発明は、電子部品向け金属配線膜、その金属配線膜を用いたトランジスタに関するものである。
　従来、電子部品用の金属配線膜には、ＡｌやＣｕなどの低抵抗材料やＭｏ、Ｃｒ等が使用されている。たとえばＴＦＴ（Ｔｈｉｎ　ｆｉｌｍ　ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）液晶ディスプレイではパネルの大型化とともに、配線電極の低抵抗化の要求が大きくなってきており、低抵抗配線としてＡｌやＣｕを用いる必要性が高まっている。
　ＴＦＴで用いられているＡｌ配線では後工程でのヒロック発生や、Ａｌ配線をソース、ドレイン電極として用いた場合の下地Ｓｉ層への拡散の問題、ＩＴＯ（インジウム・錫酸化物）からなる透明電極とのコンタクト抵抗の劣化などの問題があり、それらを回避するため、ＭｏやＣｒ及びそれらを主成分とする合金膜を前後に積層するバリア層が必要となる。
　一方、Ｃｕ配線に関しては、ＣｕはＡｌより低抵抗な材料である。ＡｌはＩＴＯ透明電極とのコンタクト抵抗の劣化が問題とされるが、Ｃｕは酸化しにくいためコンタクト抵抗も良好である。
　従って、Ｃｕを低抵抗配線膜として用いる必要性が高まっている。しかし、Ｃｕは他の配線材料と比べて、ガラスやＳｉ等の下地材料との密着性が悪いという問題や、ソース、ドレイン電極として用いた場合、Ｓｉ層にＣｕが拡散するという問題があるため、Ｃｕ配線と他の層との界面に密着性の向上や拡散防止のためのバリア層が必要となる。
　また半導体で用いられているＣｕメッキの下地Ｃｕシード層に関しても、上記と同様に拡散の問題から、ＴｉＮやＴａＮ等の拡散防止のバリア膜が必要となっている。
特開２００２－３５３２２２号公報
　本発明は上記課題を解決するために成されたものであり、その目的は、拡散防止能と密着性が高いバリア膜を提供することである。
　上記課題を解決するために、本発明は、ガラス基板と、シリコン層と、酸化物半導体層とからなる群より選択される少なくとも一つの成膜対象層と接触する配線膜であって、前記配線膜は、前記成膜対象層の表面に密着配置されたバリア膜と、前記バリア膜の表面に密着配置された金属低抵抗層とを有し、前記金属低抵抗層は、Ｃｕを５０原子％以上含有し、前記バリア膜は、５０原子％以上のＮｉと、７原子％以上５０原子％以下の添加元素とを有し、前記添加元素は、Ｖと、Ａｌと、Ｍｏと、Ｔｉと、Ｚｒと、Ｃｒと、Ｓｉと、Ｗと、Ｔａと、Ｉｎと、Ｓｎと、Ｚｎと、Ｍｎと、Ｃｕとからなる添加元素群より選択される配線膜である。
　本発明は、ゲート電極と、前記ゲート電極上に配置された半導体層と、前記ゲート電極と前記半導体層の間に配置されたゲート絶縁膜と、前記半導体層に電気的に接続された接続電極とを有する薄膜トランジスタであって、前記接続電極は、前記半導体層に密着配置されたバリア膜と、前記バリア膜の前記半導体層とは反対側の面に密着配置された金属低抵抗層とを有し、前記金属低抵抗層はＣｕを５０原子％以上含有し、前記バリア膜は、５０原子％以上のＮｉと、７原子％以上５０原子％以下の添加元素とを有し、前記添加元素は、Ｖと、Ａｌと、Ｍｏと、Ｔｉと、Ｚｒと、Ｃｒと、Ｓｉと、Ｗと、Ｔａと、Ｉｎと、Ｓｎと、Ｚｎと、Ｍｎと、Ｃｕとからなる添加元素群より選択される薄膜トランジスタである。
　本発明は、ガラス基板上に配置されたゲート電極と、前記ゲート電極上に配置された半導体層と、前記半導体層と前記ゲート電極の間に配置されたゲート絶縁膜とを有する薄膜トランジスタであって、前記ゲート電極は、前記ガラス基板表面に密着配置されたバリア膜と、前記バリア膜の前記ガラス基板と反対側の面に密着配置された金属低抵抗層とを有し、前記金属低抵抗層はＣｕを５０原子％以上含有し、前記バリア膜は、５０原子％以上のＮｉと、７原子％以上５０原子％以下の添加元素とを有し、前記添加元素は、Ｖと、Ａｌと、Ｍｏと、Ｔｉと、Ｚｒと、Ｃｒと、Ｓｉと、Ｗと、Ｔａと、Ｉｎと、Ｓｎと、Ｚｎと、Ｍｎと、Ｃｕとからなる添加元素群より選択される薄膜トランジスタである。
　本発明はターゲットであって、Ｎｉを５０原子％以上含有し、Ｖと、Ａｌと、Ｍｏと、Ｔｉと、Ｚｒと、Ｃｒと、Ｓｉと、Ｗと、Ｔａと、Ｉｎと、Ｓｎと、Ｚｎと、Ｍｎと、Ｃｕとからなる添加元素群より選択されるいずれか１種類以上の添加元素が添加されたターゲットである。
　本発明は、ガラス基板と、シリコン層と、酸化物半導体層とからなる群より選択される少なくとも一つの成膜対象層の表面に配線膜を形成する配線膜の形成方法であって、５０原子％以上のＮｉと、７原子％以上５０原子％以下の添加元素とを有し、前記添加元素は、Ｖと、Ａｌと、Ｍｏと、Ｔｉと、Ｚｒと、Ｃｒと、Ｓｉと、Ｗと、Ｔａと、Ｉｎと、Ｓｎと、Ｚｎと、Ｍｎと、Ｃｕとからなる添加元素群より選択されるターゲットをスパッタリングして、バリア膜を前記成膜対象層に密着形成した後、Ｃｕを５０原子％以上含有する銅ターゲットをスパッタリングして、金属低抵抗層を前記バリア膜表面に密着形成する配線膜の形成方法である。
　本発明は配線膜の形成方法であって、前記バリア膜と前記金属低抵抗層とを形成した後、同じエッチャントで前記バリア膜と前記金属低抵抗層とをパターニングする配線膜の形成方法である。
　本発明の配線膜は、半導体層（シリコン層、酸化物半導体層）や透明導電膜やガラス基板に密着する膜、具体的には、ＴＦＴのソース電極、ドレイン電極、ゲート電極、蓄積容量電極等の電極に特に適している。また、半導体素子や配線板等の他の電子部品のバリア膜や電極（配線膜）に用いることもできる。
　なお、本発明では、シリコン層は、ポリシリコン、アモルファスシリコン等のシリコンを主成分とするものの他に、シリコン層に不純物がドーピングされたもの（オーミックコンタクト層）がある。
　バリア膜はＮｉを５０原子％以上含有するから、ガラス基板やシリコン層や酸化物半導体層に対する密着性が、金属低抵抗層よりも高い。バリア膜と金属低抵抗層同士の密着性も高いから、配線膜が成膜対象物から剥離し難い。バリア膜に金属低抵抗層が積層されることで、配線膜の電気抵抗が下がっている。バリア膜と金属低抵抗層を同じエッチャントでエッチング可能であるから、エッチング工程を分ける必要が無く、配線膜及び薄膜トランジスタの製造時間、製造コストが短縮できる。
本発明に用いる成膜装置の一例を説明する断面図 積層膜を形成する工程を説明する断面図 積層膜を形成する工程を説明する断面図 積層膜を形成する工程を説明する断面図 第一例の薄膜トランジスタの製造工程を説明する断面図 第一例の薄膜トランジスタの製造工程を説明する断面図 第一例の薄膜トランジスタの製造工程を説明する断面図 第一例の薄膜トランジスタの製造工程を説明する断面図 液晶表示装置の一例を説明する断面図 第二例の薄膜トランジスタを説明する断面図 第三例の薄膜トランジスタを説明する断面図
　１００……成膜装置　　１０３ａ……第一の成膜室（真空槽）　１１１……ニッケルターゲット　　１５、７５……ゲート電極　　２０、６０、７０……薄膜トランジスタ　　２１……成膜対象物（ガラス基板）　　２５、２８……バリア膜　　２６……金属低抵抗層　　３３……ソース電極　　３４……ドレイン電極
　図１の符号１００は、本発明に用いる成膜装置の一例を示している。
　成膜装置１００は、搬出入室１０２と、第一の成膜室１０３ａと、第二の成膜室１０３ｂとを有している。搬出入室１０２と第一の成膜室１０３ａの間と、第一の成膜室１０３ａと第二の成膜室１０３ｂの間は、ゲートバルブ１０９ａ、１０９ｂを介してそれぞれ接続されている。
　搬出入室１０２と、第一、第二の成膜室１０３ａ、１０３ｂには、真空排気系１１３、１１４ａ、１１４ｂがそれぞれ接続されており、ゲートバルブ１０９ａ、１０９ｂを閉じ、第一、第二の成膜室１０３ａ、１０３ｂの内部を真空排気しておく。
　次いで、搬出入室１０２と大気の間の扉を開け、搬出入室１０２の内部に成膜対象物２１を搬入し、扉を閉じ、搬出入室１０２の内部を真空排気した後、ゲートバルブ１０９ａを開け、成膜対象物２１を第一の成膜室１０３ａの内部に移動させ、基板ホルダ１０８に保持させる。
　第一、第二の成膜室１０３ａ、１０３ｂの内部の底壁側には、本発明のニッケルターゲット１１１と、銅ターゲット（ここでは銅からなる純銅ターゲット）１１２がそれぞれ配置されており、成膜対象物２１は、各ターゲット１１１、１１２と対面できるように、基板ホルダ１０８に保持される。
　第一、第二の成膜室１０３ａ、１０３ｂにはガス導入系１１５ａ、１１５ｂがそれぞれ接続されており、第一の成膜室１０３ａの内部を真空排気しながらガス導入系１１５ａからスパッタリングガスを導入し、不図示の電源からニッケルターゲット１１１に電圧を印加して、スパッタリングする。
　ニッケルターゲット１１１の基板ホルダ１０８と反対側の面（裏面）には、磁石１０５（永久磁石又は電磁石）が配置されている。磁石１０５によりニッケルターゲット１１１の表面を通る磁力線が形成され、ニッケルターゲット１１１表面のプラズマ密度が高くなり、磁石１０５が無い場合に比べてスパッタ速度が速くなる（マグネトロンスパッタ）。
　本発明のニッケルターゲット１１１は、Ｎｉの含有量が５０％以上であり、Ｖと、Ａｌと、Ｍｏと、Ｔｉと、Ｚｒと、Ｃｒと、Ｓｉと、Ｗと、Ｔａと、Ｉｎと、Ｓｎと、Ｚｎと、Ｍｎと、Ｃｕとからなる群より選択されるいずれか一種類以上の非磁性材料が添加元素として添加された合金ターゲットである。
　ターゲットがＮｉのような磁性材料だけで構成されると、マグネトロンスパッタ法で成膜に適した磁界を作るのが困難であるが、本発明のニッケルターゲット１１１は添加元素が添加されることで非磁性化されているので、マグネトロンスパッタされ、磁石１０５を配置しない場合に比べてスパッタ速度が速くなる。
　ニッケルターゲット１１１がスパッタリングされると、スパッタ粒子としてニッケル粒子と、添加元素粒子とが放出される。即ち、ニッケルターゲット１１１からはニッケル原子と添加元素とが放出される。
　成膜対象物２１の表面（成膜面）１９にはガラス層（ガラス基板等）と、シリコン層と、酸化物半導体層のうち、いずれか１種以上の層が露出している。
　成膜対象物２１は成膜面１９をニッケルターゲット１１１に向けて基板ホルダ１０８に保持され、ニッケルターゲット１１１から放出されたスパッタ粒子は成膜面１９に入射し、バリア膜２５が成膜面１９に密着形成される（図２（ａ））。
　第一の成膜室１０３ａの内部にスパッタガスだけを導入してスパッタリングする場合、バリア膜２５の原子組成はニッケルターゲット１１１の原子組成と略等しくなる。
　従って、バリア膜２５はＮｉの含有量が５０原子％以上であり、Ｖと、Ａｌと、Ｍｏと、Ｔｉと、Ｚｒと、Ｃｒと、Ｓｉと、Ｗと、Ｔａと、Ｉｎと、Ｓｎと、Ｚｎと、Ｍｎと、Ｃｕとからなる群より選択されるいずれか一種類以上の非磁性材料が添加元素として添加されている。
　第一の成膜室１０３ａに反応ガス供給系から反応ガス（例えばＯ2等の酸化性ガス）を供給してスパッタリングをしてもよく、その場合、バリア膜２５は、ニッケルと添加元素の他に、反応ガスの構成原子も含有する。
　次に、成膜対象物２１が保持された基板ホルダ１０８を第二の成膜室１０３ｂに移動させる。第二の成膜室１０３ｂを真空排気しながら、ガス導入系１１５ｂからスパッタリングガスを導入し、Ｃｕを５０原子％以上含有する銅ターゲット（ここでは純銅ターゲット）１１２をスパッタリングする。
　成膜対象物２１の表面に、純銅ターゲット１１２の構成材料である銅原子から成るスパッタリング粒子が到達し、バリア膜２５の表面に純銅から成る金属低抵抗層２６が形成され、バリア膜２５と金属低抵抗層２６の積層膜２２ａが形成される（図２（ｂ））。
　金属低抵抗層２６の銅含有量が５０原子％以上になるのであれば、ニッケル等の他の添加金属が５０原子％以下添加された銅ターゲットをスパッタリングして金属低抵抗層２６を成膜してもよい。いずれの場合も、金属低抵抗層２６はバリア膜２５よりも銅含有量が高く、金属低抵抗層２６の電気抵抗はバリア膜２５の電気抵抗よりも低くなる。
　金属低抵抗層２６の電気抵抗がバリア膜２５より低くなるのであれば、第二の成膜室１０３ｂに酸化性ガス等の反応ガスを供給しながら純銅ターゲット１１２をスパッタリングしてもよい。
　積層膜２２ａはバリア膜２５だけで構成してもよいが、バリア膜２５を薄膜とし、バリア膜２５よりも厚膜の金属低抵抗層２６を積層させた方が、全体の電気抵抗が下がる。
　また、図２（ｂ）に示す成膜対象物２１を第一の成膜室１０３ａに戻し、ニッケルターゲット１１１をスパッタリングして、金属低抵抗層２６の表面にバリア膜２８を形成し、金属低抵抗層２６と、金属低抵抗層２６の表面に形成されたバリア膜２５、２８とで積層膜２２ｂを構成してもよい。
　積層膜２２ａ、２２ｂが形成された成膜対象物２１を成膜装置１００から搬出する。積層膜２２ａ、２２ｂに所定形状にパターニングされたレジストを配置し、エッチャントで積層膜２２ａ、２２ｂをエッチングする。
　ニッケルは銅と同じエッチャント（例えば硝酸を含むエッチング液）でエッチング可能であり、ニッケルのエッチング速度と銅のエッチング速度の差が小さい。従って、金属低抵抗層２６とバリア膜２５、２８は同じエッチャントで連続してエッチングできる。従って、積層膜２２ａ、２２ｂが１回のエッチング工程で所定形状にパターニングされて、電極が形成される。
　電極の成膜対象物２１と接触する接触面にはバリア膜２５が位置する。バリア膜２５はニッケルを５０原子％以上含有し、ガラス層（ガラス基板）、シリコン層（シリコン半導体層、オーミックコンタクト層）、酸化物半導体層（ＺｎＯ、Ｉｎ－Ｇａ－Ｚｎ－Ｏ）と密着性が高い。
　従って、成膜対象物２１の表面にガラス層、シリコン層、酸化物半導体層のいずれか１つ以上が露出して、バリア膜２５と密着している場合、電極は成膜対象物２１の表面から剥がれ難い。
　また、ニッケルを５０原子％以上含有するバリア膜２５は、金属低抵抗層２６から半導体層へ銅原子が拡散するのを防止する機能があるから、成膜対象物２１の表面にシリコン半導体層、酸化物半導体層等の半導体層が露出する場合に、該半導体層への銅の拡散が防止される。
　ニッケルと添加金属であるＶとを配合してニッケルターゲット１１１を形成し、そのニッケルターゲット１１１の磁性、非磁性を調べた。その結果を、Ｖの配合量と共に下記表１に記載する。
Figure JPOXMLDOC01-appb-T000001
　上記表１に記載したように、添加元素の含有量が７％以上であれば、ニッケルターゲット１１１が非磁性になることが分かる。
　次に、図１の第一の成膜室１０３ａ内でニッケルターゲット１１１をマグネトロンスパッタリングし、成膜対象物２１表面に膜厚５０ｎｍのバリア膜２５を形成した後、純銅ターゲット１１２をスパッタリングし、バリア膜２５の表面に膜厚３００ｎｍの金属低抵抗層２６が積層された積層膜２２ａを形成し、図２（ｂ）に示す構造の試験片を得た。
　バリア膜２５と金属低抵抗層２６は、第一、第二の成膜室１０３ａ、１０３ｂにスパッタリングガス（Ａｒガス）だけを導入し、成膜対象物２１を１００℃に加熱しながら成膜した。
　各試験片の積層膜２２ａを、エッチング液（硫酸と硝酸と酢酸の混合液）でエッチングし、エッチング特性を調べた。バリア膜２５と金属低抵抗層２６のエッチング速度の差が小さく、同じエッチング液でエッチング可能であった場合を「○」、エッチング速度の差が大きく、同じエッチング液でエッチングできなかった場合を「×」として上記表１に記載した。
　尚、上記表１の「－」は、マグネトロンスパッタリングが正常にできなかったことを示す。これは、添加元素量が少なすぎて、ニッケルターゲット１１１が非磁性化されなかったためである。
　上記表１に記載したように、添加元素の含有量が７原子％以上ではマグネトロンスパッタリングが正常に行われ、更に、添加元素の含有量が５０原子％以下ではエッチング特性も良好であった。
　次に、添加元素の種類を変えてニッケルターゲット１１１を作成し、そのニッケルターゲット１１１を用いて積層膜２２ａを形成し、試験片を作成した。添加元素の種類以外の積層膜２２ａの形成条件は、上記と同じにした。
　各試験片を用いて、上記「エッチング特性」と、下記「密着性」、「バリア性」を調べた。
＜密着性＞
　ガラス基板の表面に積層膜２２ａを形成して試験片とした。試験片の積層膜２２ａが形成された面に、先端が鋭利なカッタナイフで１ｍｍ角のマスを１０行×１０列、計１００個の刻みを入れ、粘着テープ（型番６１０のスコッチテープ）を貼り付けた後、粘着テープを剥がした時に残存する膜の個数で評価した。全部剥離した場合は０／１００、１つも剥離しない場合は１００／１００となり、９０／１００以上であれば実用上十分である。
＜バリア性＞
　アモルファスシリコンのシリコン基板の表面に積層膜２２ａを形成して試験片とした。積層膜２２ａをエッチング除去した後、シリコン基板の表面を電子顕微鏡で観察し、表面が平滑なものを拡散「○」とし、表面に凹凸が形成されたものを拡散「×」とした。これらの試験結果を、ニッケルターゲット１１１に添加した添加元素の種類と、その含有量と共に、下記表２に記載する。
Figure JPOXMLDOC01-appb-T000002
　上記表２から分かるように、添加元素として、Ｖと、Ａｌと、Ｍｏと、Ｔｉと、Ｚｒと、Ｃｒと、Ｓｉと、Ｗと、Ｔａと、Ｉｎと、Ｓｎと、Ｚｎと、Ｍｎと、Ｃｕのいずれか１種以上をニッケルターゲット１１１に添加した場合、ガラス基板に対する密着性と、シリコン層に対するバリア性に優れ、しかも、バリア膜２５と金属低抵抗層２６を同じエッチャントでエッチングすることが可能であった。
　また、ＶとＣｕのように、ニッケルターゲット１１１に二種以上の添加元素を添加しても、密着性とバリア性とエッチング特性は変らなかった。
　尚、Ｖと、Ａｌと、Ｍｏと、Ｔｉと、Ｚｒと、Ｃｒと、Ｓｉと、Ｗと、Ｔａと、Ｉｎと、Ｓｎと、Ｚｎと、Ｍｎと、Ｃｕの添加量を変えて実験を行ったところ、添加元素の種類が変わっても、添加元素の含有量が５０原子％以上であればエッチング特性が良好であり、添加元素の含有量が７原子％未満ではニッケルターゲット１１１に磁性が残り、マグネトロンスパッタリングが正常に行われなかった。
　次に、本発明のニッケルターゲット１１１を用いて製造される本発明のＴＦＴ（薄膜トランジスタ）と、そのＴＦＴを有する電子装置について説明する。
　図２（ａ）、（ｂ）の工程で、成膜対象物２１（ここではガラス基板）の表面に積層膜２２ａを形成する。
　積層膜２２ａの表面に所定形状の開口が形成されたレジスト（不図示）を配置し、開口内に積層膜２２ａを露出させ、エッチング液を接触させる。金属低抵抗層２６とバリア膜２５は同じエッチング液で連続してエッチング除去され、積層膜２２ａが所定形状にパターニングされる。
　図３（ａ）の符号１２、１５はパターニングされた積層膜２２ａからなる電極を示しており、符号１２は蓄積容量電極、符号１５はゲート電極を示している。
　ゲート電極１５と蓄積容量電極１２の、ガラス基板２１と密着する側の面にはＮｉを５０原子％以下含有するバリア膜２５が配置されているから、ゲート電極１５と蓄積容量電極１２はガラス基板２１に対する密着性が高い。
　また、ＮｉよりもＣｕの電気抵抗が低いから、金属抵抗層２６はバリア膜２５よりも電気抵抗が低く、バリア膜２５だけで構成した電極に比べて、ゲート電極１５と蓄積容量電極１２の電気抵抗は低い。
　次に、ガラス基板２１の蓄積容量電極１２及びゲート電極１５が形成された面上に、窒化ケイ素薄膜(ＳｉＮx)から成るゲート絶縁膜１４と、アモルファスシリコンから成るシリコン層１６と、オーミックコンタクト層１７とを、記載した順番に積層し、オーミックコンタクト層１７表面に、図２（ａ）、（ｂ）の工程で、積層膜２２ａを形成する（図３（ｂ））。
　その積層膜２２ａの表面に所定形状の開口が形成されたレジスト（不図示）を配置し、開口内に積層膜２２ａを露出させ、エッチング液を接触させて、金属低抵抗層２６とバリア膜２５とを同じエッチング液で連続してエッチングし、積層膜２２ａのパターニングを行う。レジスト除去後、オーミックコンタクト層１７とシリコン層１６とをパターニングすると、薄膜トランジスタ２０が得られる（図３（ｃ））。
　この薄膜トランジスタ２０では、ゲート絶縁膜１４はエッチングされずに残り、シリコン層１６はゲート電極１５の真上と両側に残り、他の部分はエッチング除去されている。
　オーミックコンタクト層１７と積層膜２２ａはゲート電極１５の両側に残り、ゲート電極１５の真上に形成された開口により分離され、第一、第二のオーミックコンタクト層３１、３２と、ソース、ドレイン電極３３、３４が形成される。
　同図の符号３０は、残ったシリコン層１６と、第一、第二のオーミックコンタクト層３１、３２からなる半導体層を示している。ソース、ドレイン電極３３、３４は第一、第二のオーミックコンタクト層３１、３２に密着し、半導体層３０に電気的に接続されている。
　半導体層３０のうち、シリコン層１６は第一、第二のオーミックコンタクト層３１、３２と同じ導電型（ここではｎ型）であるが、不純物濃度が低い。ゲート電極１５に電圧を印加すると、シリコン層１６のゲート絶縁膜１４を介してゲート電極１５と接触する部分に低抵抗な蓄積層が形成され、該蓄積層を介して第一、第二のオーミックコンタクト層３１、３２が電気的に接続される。
　シリコン層１６は、第一、第二のオーミックコンタクト層３１、３２と反対の導電型であってもよい。この場合、ゲート電極１５に電圧を印加すると、シリコン層１６のゲート絶縁膜１４を介してゲート電極１５と接触する部分に、第一、第二のオーミックコンタクト層３１、３２と同じ導電型の反転層が形成され、該反転層によって第一、第二のオーミックコンタクト層３１、３２が電気的に接続される。
　ソース、ドレイン電極３３、３４を形成した工程の後工程では、ガラス基板２１の薄膜トランジスタ２０が形成された側の面上に窒化ケイ素薄膜からなるパッシベーション膜２４を形成し、パッシベーション膜２４のドレイン電極３４又はソース電極３３（ここではドレイン電極３４）や、蓄積容量電極１２上を窓開けした後、パッシベーション膜２４上に、パターニングした透明導電膜からなる画素電極２７を配置する（図３（ｄ））。
　画素電極２７はドレイン電極３４に電気的に接続されている。第一、第二のオーミックコンタクト層３１、３２を電気的に接続すると、ソース電極３３からドレイン電極３４に電流が流れ、画素電極２７に電圧が印加される。
　ソース電極３３とドレイン電極３４はそれぞれ半導体層３０（第一、第二のオーミックコンタクト層３１、３２）に密着しているが、その密着部分にはバリア膜２５が配置されているから、ソース、ドレイン電極３３、３４から半導体層３０に銅が拡散しない。
　図４の符号５０は、薄膜トランジスタ２０を用いた電子装置の一例である液晶表示装置を示している。液晶表示装置５０は、図３（ｄ）の画素電極２７上に液晶４１を配置し、ガラス基板４２の表面に対向電極４５が形成されたパネル４０を、液晶４１上に配置して形成される。画素電極２７と対向電極４５に印加する電圧を制御し、液晶４１の光透過率を制御することができる。
　以上は、半導体層３０がシリコン層１６と第一、第二のオーミックコンタクト層３１、３２に分かれている場合について説明したが、本発明はこれに限定されるものではない。図５の符号６０は本発明第二例の薄膜トランジスタを示しており、この薄膜トランジスタ６０では、一つのシリコン層１６で半導体層が構成される。この場合、ソース、ドレイン電極３３、３４はシリコン層１６に直接接触させて電気的に接続する。
　以上は、ゲート電極１５がガラス基板２１に密着する、所謂ボトムゲート型（逆スタガ型）の薄膜トランジスタについて説明したが、本発明はこれに限定されない。
　図６の符号７０は本発明第三例の薄膜トランジスタを示しており、この薄膜トランジスタ７０は、トップゲート型（スタガ型）薄膜トランジスタであって、ガラス基板２１上に配置された半導体層７１を有し、該半導体層７１上にゲート酸化膜７２を介してゲート電極７５が配置されている。
　ゲート電極７５上には層間絶縁膜８１が配置され、ソース、ドレイン電極７３、７４は層間絶縁膜８１上に配置されている。層間絶縁膜８１に形成された貫通孔を介して、ソース、ドレイン電極７３、７４が半導体層７１に接触し、電気的に接続されている。
　ソース、ドレイン電極７３、７４は層間絶縁膜８２で覆われている。その層間絶縁膜８２上には画素電極８５が配置され、画素電極８５は層間絶縁膜８２に形成された貫通孔を介してドレイン電極７４に接続されている。
　この場合も、ゲート電極７５と、ソース電極７３と、ドレイン電極７４のうち、少なくとも１つ以上の電極７３～７５を本願発明の配線膜で構成し、半導体層７１と密着する部分にバリア膜２５を配置すれば、電極７３～７５が半導体層７１から剥離し難く、かつ、半導体層７１への銅拡散が防止される。
　シリコン層１６や第一、第二のオーミックコンタクト層３１、３２の種類や製造方法は特に限定されず、例えば、スパッタリング法や蒸着法等で堆積させたシリコン層（アモルファスシリコン層、ポリシリコン層）等、ＴＦＴのシリコン層に用いられるものを広く用いることができる。
　半導体層３０、７１の構成材料はシリコンに限定されず、ＺｎＯやＩｎ－Ｇａ－Ｚｎ－Ｏ等の酸化物半導体を半導体層３０、７１の主成分として用いてもよい。
　本発明のターゲット１１１により製造される配線膜は、ＴＦＴの電極に限定されず、半導体素子や配線板等の他の電子部品の配線膜に用いることができる。
　ニッケルターゲット１１１と銅ターゲット１１２のスパッタリングに用いるスパッタガスはＡｒに限定されず、Ｎｅ、Ｘｅ等を用いることもできる。
　上述したように、バリア膜２５、２８と金属低抵抗層２６の積層膜で１つの電極や配線を構成する場合、金属低抵抗層２６の膜厚は特に限定されないが、膜厚が厚すぎると電極全体の比抵抗が高くなりすぎるので、バリア膜２５、２８の膜厚は電極全体の膜厚の１／３以下が好ましい。また、半導体層やガラス基板に対する密着性と拡散防止性を考慮すると、バリア膜２５、２８の膜厚は１０ｎｍ以上であることが好ましい。
　エッチャント（エッチング液、エッチングガスを含む）は、バリア膜２５、２８と金属低抵抗層２６をエッチング可能であって、かつ、シリコン層とガラス基板と酸化物半導体層を溶解しない（又はエッチング速度が遅い）ものであれば特に限定されない。そのようなエッチャントとしては、銅エッチング用のエッチング液を広く用いることができる。

Claims (6)

  1. 　ガラス基板と、シリコン層と、酸化物半導体層とからなる群より選択される少なくとも一つの成膜対象層と接触する配線膜であって、
    　前記配線膜は、前記成膜対象層の表面に密着配置されたバリア膜と、前記バリア膜の表面に密着配置された金属低抵抗層とを有し、
    　前記金属低抵抗層は、Ｃｕを５０原子％以上含有し、
    　前記バリア膜は、５０原子％以上のＮｉと、７原子％以上５０原子％以下の添加元素とを有し、前記添加元素は、Ｖと、Ａｌと、Ｍｏと、Ｔｉと、Ｚｒと、Ｃｒと、Ｓｉと、Ｗと、Ｔａと、Ｉｎと、Ｓｎと、Ｚｎと、Ｍｎと、Ｃｕとからなる添加元素群より選択される配線膜。
  2. 　ゲート電極と、
    　前記ゲート電極上に配置された半導体層と、
    　前記ゲート電極と前記半導体層の間に配置されたゲート絶縁膜と、
    　前記半導体層に電気的に接続された接続電極とを有する薄膜トランジスタであって、
    　前記接続電極は、前記半導体層に密着配置されたバリア膜と、前記バリア膜の前記半導体層とは反対側の面に密着配置された金属低抵抗層とを有し、
    　前記金属低抵抗層はＣｕを５０原子％以上含有し、
    　前記バリア膜は、５０原子％以上のＮｉと、７原子％以上５０原子％以下の添加元素とを有し、前記添加元素は、Ｖと、Ａｌと、Ｍｏと、Ｔｉと、Ｚｒと、Ｃｒと、Ｓｉと、Ｗと、Ｔａと、Ｉｎと、Ｓｎと、Ｚｎと、Ｍｎと、Ｃｕとからなる添加元素群より選択される薄膜トランジスタ。
  3. 　ガラス基板上に配置されたゲート電極と、
    　前記ゲート電極上に配置された半導体層と、
    　前記半導体層と前記ゲート電極の間に配置されたゲート絶縁膜とを有する薄膜トランジスタであって、
    　前記ゲート電極は、前記ガラス基板表面に密着配置されたバリア膜と、
    　前記バリア膜の前記ガラス基板と反対側の面に密着配置された金属低抵抗層とを有し、
    　前記金属低抵抗層はＣｕを５０原子％以上含有し、
    　前記バリア膜は、５０原子％以上のＮｉと、７原子％以上５０原子％以下の添加元素とを有し、前記添加元素は、Ｖと、Ａｌと、Ｍｏと、Ｔｉと、Ｚｒと、Ｃｒと、Ｓｉと、Ｗと、Ｔａと、Ｉｎと、Ｓｎと、Ｚｎと、Ｍｎと、Ｃｕとからなる添加元素群より選択される薄膜トランジスタ。
  4. 　Ｎｉを５０原子％以上含有し、
    　Ｖと、Ａｌと、Ｍｏと、Ｔｉと、Ｚｒと、Ｃｒと、Ｓｉと、Ｗと、Ｔａと、Ｉｎと、Ｓｎと、Ｚｎと、Ｍｎと、Ｃｕとからなる添加元素群より選択されるいずれか１種類以上の添加元素が７原子％以上５０原子％以下添加されたターゲット。
  5. 　ガラス基板と、シリコン層と、酸化物半導体層とからなる群より選択される少なくとも一つの成膜対象層の表面に配線膜を形成する配線膜の形成方法であって、
    　５０原子％以上のＮｉと、７原子％以上５０原子％以下の添加元素とを有し、前記添加元素は、Ｖと、Ａｌと、Ｍｏと、Ｔｉと、Ｚｒと、Ｃｒと、Ｓｉと、Ｗと、Ｔａと、Ｉｎと、Ｓｎと、Ｚｎと、Ｍｎと、Ｃｕとからなる添加元素群より選択されるターゲットをスパッタリングして、バリア膜を前記成膜対象層に密着形成した後、
    　Ｃｕを５０原子％以上含有する銅ターゲットをスパッタリングして、金属低抵抗層を前記バリア膜表面に密着形成する配線膜の形成方法。
  6. 　前記バリア膜と前記金属低抵抗層とを形成した後、同じエッチャントで前記バリア膜と前記金属低抵抗層とをパターニングする請求項５記載の配線膜の形成方法。
     
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