WO2010007820A1 - 基板間スペーサ及びその製造方法並びにこの基板間スペーサを備えた半導体装置 - Google Patents

基板間スペーサ及びその製造方法並びにこの基板間スペーサを備えた半導体装置 Download PDF

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増田　幸一郎
山本　満
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日本電気株式会社
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Definitions

  • the present invention maintains a gap to be brazed within a certain range when connecting a printed wiring board and a printed wiring board, a printed wiring board and a semiconductor circuit, and a printed wiring board and various devices with solder or the like.
  • the present invention relates to an inter-substrate spacer that is used and contains an electronic circuit, a manufacturing method thereof, and a semiconductor device such as an LSI (Large Scale Integrated Integrated Circuit) or a printed wiring board using the inter-substrate spacer.
  • LSI Large Scale Integrated Integrated Circuit
  • wax includes a conductive adhesive in addition to a general solder such as solder.
  • the “substrate” in the claims and the present specification includes a semiconductor chip in addition to a printed wiring board and an interposer.
  • LSIs have been increasing the number of power supply terminals and signal terminals due to the trend toward higher voltage and higher power and the increased amount of information handled.
  • a method for connecting an LSI having several tens to several hundreds of terminals to a target substrate (printed wiring board, interposer, etc.), brazing using solder or the like, and adhesion using a conductive adhesive can be mentioned.
  • FIG. 16 [1] shows a schematic cross-sectional view of a state in which the gap between the LSI and the target substrate is not uniform.
  • An LSI 1300 shown in FIG. 16 [1] includes an interposer 1310, a semiconductor circuit chip 1330, and an LSI pad 1320 for connection.
  • a printed wiring board 1400 as a target board includes a PWB pad 1420 for connection. The wiring of the interposer 1310 and the wiring of the printed wiring board 1400 are not shown.
  • a portion 1901 in which the gap with the printed wiring board 1400 is increased and a portion 1902 in which the gap is reduced are generated due to the inclination, and the solder 1501 to which the LSI pad 1320 and the PWB pad 1420 are to be connected is one side. And cause connection failure 1903.
  • Patent Documents 1 and 2 describe a spacer for the purpose of preventing such a connection failure.
  • Patent Document 3 describes a capacitor.
  • the semiconductor device is supported by a spacer provided on the outer edge portion thereof, and the gap between the semiconductor device and the device substrate is made constant.
  • an electronic component as a spacer is attached to a base substrate in advance.
  • patent document 3 it is set as the structure which arrange
  • JP-A-8-316268 (FIG. 1) Japanese Patent Laying-Open No. 2004-273475 (FIG. 1) Japanese Utility Model Publication No. 63-157919 (FIGS. 1 and 2)
  • FIG. 16 [2] shows a cross-sectional view when an electronic component is mounted on the LSI.
  • An LSI 1300 illustrated in FIG. 16 [2] includes an interposer 1310 and a printed wiring board 1400.
  • the interposer 1310 has LSI pads 1320, 1321, and 1322.
  • the printed wiring board 1400 includes a parent board 1410 made of PWB resin and PWB pads 1420, 1421, and 1422.
  • An electronic component 1600 that also serves as a spacer is disposed between the interposer 1310 and the printed wiring board 1400, and these are connected by solders 1501, 1502, and 1503.
  • the electrode terminal 1622 of the electronic component 1600 sucks the solder 1501. For this reason, the solder is insufficient, and the solder 1501 for connecting the LSI pad 1320 and the PWB pad 1420 is separated from the LSI pad 1320. This is a phenomenon that occurs due to factors such as solder wettability and surface tension when the solder melts. Note that the electrode terminal 1621 of the electronic component 1600 also sucks the solder 1502, but since the amount of solder is sufficient, the LSI pad 1321 and the PWB pad 1421 are connected by the solder 1502.
  • an object of the present invention is to provide an inter-substrate spacer that can suppress a connection failure due to sucking of a row in an inter-substrate spacer in which a gap between two opposing substrates is constant.
  • the inter-substrate spacer according to the present invention is an inter-substrate spacer provided between a first substrate having a first pad and a second substrate facing the first substrate and having a second pad.
  • An electrically insulating base substrate, an electronic circuit formed on the base substrate, and electrically connected to the electronic circuit, and the first pad and the second pad are brazed together.
  • a solder guiding terminal surface which is a surface of the solder guiding terminal, is non-perpendicular to at least one of the first pad and the second pad. .
  • An inter-substrate spacer manufacturing method includes an electrically insulating base substrate, an electronic circuit formed on the base substrate, and a solder induction terminal electrically connected to the electronic circuit.
  • the solder induction terminal made of metal is formed on the edge of the hole and the inner surface.
  • a semiconductor device includes the first substrate, the second substrate, and the inter-substrate spacer according to claim 1, wherein the first pad and the row The induction terminal and the second pad are connected by the row.
  • the row induction terminal surface connecting the first pad and the second pad facing each other with the row is non-perpendicular to at least one of the first pad and the second pad. Therefore, it is possible to suppress a connection failure caused by the fact that the solder is attracted to the solder guiding terminal surface.
  • other electronic circuits of the semiconductor device including the inter-substrate spacer can be reduced by the amount of the built-in electronic circuit, so that the semiconductor device can be downsized.
  • the “inter-substrate spacer” according to the present invention is referred to as a “circuit-embedded spacer” because it includes an electronic circuit.
  • a circuit built-in spacer and the like of the present invention will be described in detail based on preferred embodiments shown in the accompanying drawings.
  • the scale and ratio may be different from actual ones in order to facilitate the description of each part.
  • the thickness of the metal terminal is usually 1 ⁇ m or less, but is drawn so that it can be recognized in the drawing.
  • FIG. 1 [1] is a schematic perspective view showing a circuit built-in spacer according to the first embodiment.
  • FIG. 1 [2] is a schematic end view taken along line AA in FIG. 1 [1].
  • FIG. 2 [1] is a schematic perspective view showing a state before the LSI is mounted in the usage example of the circuit built-in spacer of the first embodiment.
  • FIG. 2 [2] is a schematic end view along the line BB in FIG. 2 [1].
  • FIG. 3 [1] is a schematic perspective view showing a state after mounting the LSI in the usage example of the circuit built-in spacer of the first embodiment.
  • FIG. 3 [2] is a schematic end view taken along the line CC in FIG. 3 [1].
  • FIG. 4 is a schematic enlarged end view of the region D in FIG. 3 [2] after brazing.
  • description will be given based on these drawings.
  • first board “first pad”, “second board”, and “second pad” in the claims are “printed wiring board 400”, “PWB pad 420”, “ It corresponds to “LSI 300” and “LSI pad 320”.
  • the circuit built-in spacer 100 is provided between the printed wiring board 400 having the PWB pad 420 and the LSI 300 facing the printed wiring board 400 and having the LSI pad 320.
  • the circuit built-in spacer 100 includes an electrically insulating base substrate 150, an electronic circuit 710 formed on the base substrate 150, an electrical connection to the electronic circuit 710, and a PWB pad 420. And a row induction terminal 120 for connecting the LSI pad 320 (FIG. 3) with the row.
  • the solder guiding terminal surface 110 that is the surface of the solder guiding terminal 120 is non-perpendicular to at least one of the PWB pad 420 and the LSI pad 320.
  • the surface of the base substrate 150 includes a bottom surface 162, a top surface 161, and side surfaces 150a to 150h between the bottom surface 162 and the top surface 161.
  • the solder guiding terminal 120 covers at least a part of the bottom surface 162, at least a part of the top surface 161, and at least a part of the side surfaces 150a to 150h.
  • the solder guiding terminal surface 110 that is the surface of the portion covering the side surfaces 150 a to 150 h of the solder guiding terminal 120 is non-perpendicular to the bottom surface 162. Specifically, the angle formed by the solder guiding terminal surface 110 and the bottom surface 162 is an acute angle.
  • the solder guiding terminal surface 110 is a curved surface, specifically a concave curved surface.
  • the electronic circuit 710 may have any configuration such as an active element and a passive element, an active element only, or an active element only.
  • the row guiding terminal surface 110 that connects the PWB pad 420 and the LSI pad 320 facing each other with a row is not in contact with at least one of the PWB pad 420 and the LSI pad 320. It is vertical. Therefore, the volume of the circuit built-in spacer 100 occupying the space between the PWB pad 420 and the LSI pad 320 is increased, so that the PWB pad 420 and the LSI pad 320 are easily dispersed. It is possible to suppress a connection failure caused by being generated.
  • the LSI 300 mounted via the circuit-embedded spacer 100 can be reduced by the amount of the built-in electronic circuit 710, and downsizing of the semiconductor device including these can be achieved.
  • circuit built-in spacer 100 of the first embodiment will be described.
  • a circuit built-in spacer 100 shown in FIG. 1 [1] has an electrically insulating base substrate 150, a solder induction terminal 120, and an electronic circuit 710 existing inside the base substrate 150. That is, the circuit built-in spacer 100 is also an IC chip.
  • the base substrate 150 is silicon covered with an oxide film in the first embodiment, but is not particularly limited as long as it is electrically insulating.
  • an electronic circuit 710 formed in silicon is used.
  • the present invention is not limited to this, and an electronic circuit combined with other types of elements (for example, a low-power combined with a capacitive element).
  • the electronic circuit 710 may exist in one of the inside and the surface of the base substrate 150, or may exist in both.
  • the surface of the base substrate 150 includes a bottom surface 162, an upper surface 161, and at least one side surface 150a to 150h.
  • the side surfaces 150a to 150h are four surfaces (side surfaces 150e, 150f, 150g, and 150h) that exist at the four corners of the base substrate 150 having a substantially square planar shape, and four that exist on the four sides of the base substrate 150. It is comprised by the surface (side surface 150a, 150b, 150c, 150d).
  • the side faces 150e to 150h are covered with the solder guiding terminal 120.
  • the bottom surface 162 and the top surface 161 are surfaces that are not in contact with each other, and the side surfaces 150a are surfaces that are in contact with both the bottom surface 162 and the top surface 161.
  • the solder guiding terminal 120 covers a part of the bottom surface 162, a part of the top surface 161, and a part of the side surfaces 150a, that is, the side surfaces 150e to 150h.
  • the solder guiding terminal surface 110 which is the surface of the portion covering the side surfaces 150 e to 150 h of the solder guiding terminal 120, is non-perpendicular to the bottom surface 162, and preferably the angle between them is an acute angle.
  • the angle formed by the solder guiding terminal surface 110 and the bottom surface 162 is an acute angle when the solder guiding terminal surface 110 and the bottom surface 162 are at the center of the intersection line between the solder guiding terminal surface 110 and the bottom surface 162. It means that the angle formed is an acute angle.
  • the solder guiding terminals 121a and 121c which are part of the solder guiding terminal 120, are connected to the electronic circuit 710 via the lead terminal 720 and the plug 711, respectively. Thereby, the function of the electronic circuit 710 can be added to a desired terminal such as a power supply terminal of the LSI 300 connected to the solder ball 510.
  • the plug 711 is not necessary when the electronic circuit 710 is formed in a shallow portion such as the surface of the base substrate 150.
  • a refractory metal such as tungsten is used.
  • the circuit built-in spacer 100 has a basic function of disposing the LSI 300 in parallel with the printed wiring board 400 and preventing a brazing failure caused by the inclination of the LSI 300.
  • the solder guiding terminal 120 has a function of guiding solder such as solder.
  • the surface of the solder guiding terminal 120 that is, the solder guiding terminal surface 110 has solder wettability.
  • the solder guiding terminal surface 110 is gold-plated, but is not particularly limited as long as it has a function of guiding the solder.
  • other metal surface treatment such as tin plating may be performed. Since the solder induction terminal surface 110 subjected to the surface treatment adheres to the solder well (that is, because the solder wettability is high), the solder rises along the solder induction terminal surface 110.
  • brazing induction terminal surface 110 is subjected to a metal surface treatment.
  • various plastics, various ceramics, etc. are also suitably used as the brazing induction terminal 120.
  • the brazing induction terminal 120 When the brazing is performed by the brazing induction terminal 120, the molten brazing is induced by the surface tension, and when the brazing is cured as the temperature decreases, the brazing is fixed together.
  • circuit built-in spacer 100 when the LSI 300 is mounted on the printed wiring board 400 on which the electronic components 601, 602, 603, and 604 are mounted using the solder balls 510.
  • Four circuit built-in spacers 100 are arranged (FIG. 2 [1]), and the LSI 300 is brazed with 36 solder balls 510.
  • the LSI 300 is the semiconductor circuit chip 330 mounted on the interposer 310, but may be a resin-molded LSI.
  • a resist 440 for insulation is applied to the surface of the parent board 410 made of PWB resin, and a short circuit to the internal electric circuit of the printed wiring board 400 is performed. It is preventing.
  • the solder ball 510 is disposed on the PWB pad 420 of the printed wiring board 400.
  • the solder guiding terminal surface 110 is non-perpendicular to the bottom surface 162 of the spacer, and preferably the angle formed by both is an acute angle. Accordingly, when the solder induction terminal surface 110 and the solder ball 510 are in contact with each other and heated, the space for the solder 501 in which the solder ball 510 is melted to flow downward is reduced. It becomes difficult to flow downward along the solder guiding terminal surface 110. In other words, by making the solder guiding terminal surface 110 non-perpendicular to the bottom surface 162 and increasing the occupied volume of the solder guiding terminal 120 on the bottom surface side, it is possible to prevent the solder 501 from flowing down at the time of melting and To be guided to.
  • the solder 501 is attracted to the lower portion of the solder guiding terminal surface 110 and the solder is not insufficient at the upper portion of the solder guiding terminal surface 110, and the LSI pad 320 and the solder 501 are securely connected.
  • the solder 502 connects the PWB pad 421, the LSI pad 321, and the row induction terminal 121 in the same manner as the solder 501.
  • the solder 503 connects the PWB pad 422 and the LSI pad 322.
  • the circuit-embedded spacer 100 is not provided at the outer edge of the semiconductor device, so that the external dimensions of the semiconductor device do not increase. Furthermore, since the circuit-embedded spacer 100 is not integrated with the semiconductor device, the degree of freedom in mounting the semiconductor device is great, and the soldering conditions such as solder balls can be easily changed. This is because, together with brazing, the solder induction terminal 120 is fixed to the PWB pads 420 and 421 with the hardened solders 501 and 502, so that it is not necessary to firmly bond the circuit built-in spacer 100 to the printed wiring board 400 in advance. It is.
  • the solder guiding terminal surface is a curved surface
  • the curved surface is a concave curved surface.
  • a spherical solder for example, a solder ball
  • the contact area between the spherical solder and the solder guiding terminal surface can be increased, and the amount of flowing down when solder is melted can be reduced.
  • connection failure is prevented.
  • the arc formed by the solder guiding terminal surface and the upper surface is longer than the arc formed by the solder guiding terminal surface and the bottom surface.
  • the solder guiding terminal surface 110 is a concave curved surface.
  • the “concave curved surface” refers to a shape in which the solder guiding terminal surface 110 is a curved surface convex toward the center side (preferably the bottom surface 162 side) of the circuit built-in spacer 100.
  • the radius of curvature of the concave curved surface of the solder guiding terminal surface 110 is set slightly larger than the radius of the solder ball 510. Therefore, a relatively large region of the surface of the solder ball 510 is in contact with the surface of the solder guiding terminal surface 110.
  • solder balls 510 are slightly crushed because they are before reflowing, but almost retain their original shapes.
  • the melted solder 501 connects the PWB pad 420, the LSI pad 320, and the solder induction terminal 120 and is cured as it is.
  • the solder guiding terminal surface 110 substantially coincides with the surface shape of the lower part of the solder ball 510, and therefore the amount of solder flowing down when solder melting is small, and the solder 501 crawls up the surface of the solder guiding terminal 120. is there.
  • sufficient solder to connect to the LSI pad 320 located above is secured, and poor connection between the LSI pad 320 and the PWB pad 420 is effectively prevented.
  • the length of the edge 130 on the upper surface side of the solder guiding terminal surface 110 is longer than the length of the edge 140 on the bottom surface side of the solder guiding terminal surface 110.
  • the lower portion of the solder induction terminal 120 protrudes toward the solder ball 510, and the amount of solder flowing down when solder is melted during brazing is reduced, so that a sufficient amount of solder 501 is provided on the surface of the solder induction terminal 120. Will begin to crawl up.
  • the solder induction terminal surface is a flat surface. In this case, the manufacture of the circuit built-in spacer of the present invention is facilitated.
  • the trapezoid has a lower bottom formed by the solder guiding terminal surface and the bottom surface than the upper bottom formed by the solder guiding terminal surface and the upper surface. Preferably there is.
  • the manufacturing method of the spacer with a built-in circuit of the present invention is not particularly limited, but it is one of preferred embodiments that is manufactured by the manufacturing method of the spacer with a built-in circuit of the present invention.
  • 5 to 11 show a manufacturing method of a circuit built-in spacer according to the first embodiment (hereinafter referred to as “manufacturing method of the first embodiment”).
  • manufacturing method of the first embodiment hereinafter, description will be given based on these drawings.
  • the manufacturing method according to the first embodiment includes an electrically insulating base substrate 150, an electronic circuit 710 formed on the base substrate 150, and a solder induction terminal 120 electrically connected to the electronic circuit 710.
  • This is a method of manufacturing the circuit built-in spacer 100 (FIG. 1).
  • the manufacturing method of 1st embodiment forms the electronic circuit 710 in the silicon wafer 151 as a base base material (circuit arrangement
  • a hole 152 having an internal surface 154 that is non-perpendicular to the silicon wafer 151c is cut in the silicon wafer 151c (drilling step P3: FIG. 8 [1]).
  • the terminal 120 is formed (metal terminal forming step P7: FIG. 10 [1] to FIG. 11 [1]).
  • the circuit arrangement process P1 may be performed before or after the drilling process P3.
  • the shape of the solder guiding terminal surface 110 (FIG. 1) can be obtained by a simple method of drilling.
  • a tip tool 810 (FIG. 8 [1]) having a convex curve at the tip in the cross section including the rotation axis is used, the solder guiding terminal surface 110 having a concave curved surface can be easily obtained.
  • the manufacturing method includes a circuit having an electrically insulating base substrate, at least one solder induction terminal, and an electronic circuit existing in and / or on the surface of the base substrate.
  • a method of manufacturing a circuit-embedded spacer for obtaining a spacer wherein a circuit placement step for placing an electronic circuit inside and / or on the surface of a base substrate, a drilling step for forming holes in the base substrate, and the holes And a metal terminal forming step of forming a metal terminal on the edge of the base substrate, the inner surface of the hole, and the portion serving as the lead terminal of the base substrate.
  • the circuit arrangement process may be performed before the drilling process or after the drilling process.
  • a hole forming mask forming step, a mask removing step, an oxide film forming step, a metal terminal mask forming step, a mask removing step, and a sealing resin forming step in addition to the above-described steps, a hole forming mask forming step, a mask removing step, an oxide film forming step, a metal terminal mask forming step, a mask removing step, and a sealing resin forming step.
  • Various processes such as a cutting process can be appropriately provided.
  • FIG. 5 is a manufacturing process diagram showing the manufacturing method of the first embodiment.
  • P6, the metal terminal forming step (P7), the mask removing step (P8), and the cutting step (P9) are performed in this order to obtain the circuit built-in spacer of the first embodiment.
  • the circuit arrangement step (P1) is a step of forming an electronic circuit inside the base substrate.
  • an electronic circuit 710 is formed on a silicon wafer 151 that is a base substrate by using general techniques such as film formation, photolithography, etching, and impurity introduction.
  • the size of the silicon wafer 151 is not particularly limited.
  • a silicon wafer 151 having a diameter of 6 inches (about 150 mm) and a thickness of about 0.5 mm is used. Since this step is a well-known step of forming an IC on a silicon wafer, detailed description thereof is omitted.
  • the drilling mask formation step (P1) is a step of forming a mask in a portion other than the circular hole preparation hole position on the surface of the base substrate.
  • a mask is formed with a resist 180 in a portion other than the circular hole preparation hole position 181 on the surface of the silicon wafer 151 which is a base substrate.
  • FIG. 6 [2] shows a schematic perspective view of the silicon wafer 151a on which the mask is formed.
  • a portion where the circular hole preparation hole 182 (FIG. 7 [2]) is formed is defined as a circular hole preparation hole position 181.
  • a resist 180 is applied to a portion other than this portion to form a mask.
  • the mask is formed on both surfaces of the silicon wafer 151. Thereby, the silicon wafer 151a on which the mask is formed is obtained.
  • the resist 180 is not particularly limited as long as it can be removed in a later step.
  • the resist 180 is preferably removed once before the oxide film forming step (P4). In that case, if thermal oxidation is used in the oxide film formation step, it is possible to prevent the resist 180 from being exposed to a high temperature and causing volume increase due to ignition or oxidation.
  • the hole drilling step (P3) is a step of forming holes in the base substrate.
  • a container 841, an etching solution 851, and a tip tool 810 are prepared in addition to a silicon wafer 151a on which a mask that is a base substrate is formed (FIG. 7).
  • the diameter of the tip of the tip tool 810 defines the diameter of the hole and is slightly larger than the diameter of the solder ball (0.6 mm in the first embodiment).
  • the shape of the tip portion (blade edge) of the tip tool 810 is selected in consideration of the surface shape of the hole 152 (FIG. 8 [1]) to be formed.
  • a tip tool 810 having a diameter of about 0.8 mm and a tip portion in a cross section including the rotation axis having a convex curve, more specifically, a substantially circular arc is used.
  • the tip of the projection shape in the direction orthogonal to the rotation axis of the tip tool 810 is close to an arc.
  • interval of the hole 152 is not specifically limited, In 1st embodiment, it is 1.1 mm. In addition, it is preferable to adjust the diameter and space
  • the silicon wafer 151a on which the mask is formed is immersed in an etching solution 851 in a container 841, and silicon is etched.
  • the circular hole preparation hole 182 is etched to a desired depth, the silicon wafer 151a on which the mask is formed is lifted from the etching solution 851, and washed and dried.
  • the circular hole preparation hole 182 is a hole for easily cutting the circular hole with a drill thereafter, and does not need to be completely penetrated. Thereby, the silicon wafer 151b (FIG. 7 [2]) having the circular hole preparation hole 182 is obtained.
  • FIG. 8 [1] shows an explanatory diagram of the drilling process.
  • FIG. 8 [1] shows a hole 152 in which the silicon wafer 151c is formed and a tip tool 810 in the hole.
  • a silicon wafer 151d with a mask FIG. 8 [2]
  • the hole drilling is performed while applying ultrasonic vibration and rotational motion to the tip tool 810 and pouring a solution containing abrasive grains. This method, sandblasting method, laser processing method, etching, etc. Can also be combined.
  • the mask removal step (P4) is a step of removing the mask formed on the base substrate.
  • the mask made of the resist 180 is removed by immersing a silicon wafer 151d with a mask 152 (FIG. 8 [2]) having a hole 152 in a peeling solution (not shown), and cleaning and drying. To obtain a silicon wafer 151e having a hole 152 (FIG. 9 [1]).
  • the oxide film forming step (P5) is a step of forming an oxide film on the surface of the base substrate in which the holes are formed.
  • an oxide film (silicon oxide film in the first embodiment) is formed on the surface of the obtained silicon wafer 151e (FIG. 9 [1]) by a film forming technique such as CVD (Chemical Vapor Deposition). Form. Since silicon is not an insulator, an electrically insulating oxide film is formed on the surface.
  • the silicon wafer 151e is put into a chamber (not shown), silane and oxygen are introduced into the chamber, and an oxide film is grown by heat or plasma.
  • a silicon wafer 151f (FIG. 9 [2]) having an oxide film on the surface is obtained.
  • Sputtering or thermal oxidation may be used instead of CVD.
  • thermal oxidation the silicon wafer 151e is heated in an electric furnace (not shown).
  • the conditions of the electric furnace are not particularly limited as long as the silicon oxide film is sufficiently formed and the impurity concentration distribution of the electronic circuit 710 does not change greatly.
  • oxygen is supplied at a set temperature of 950 ° C. While maintaining for 16 hours.
  • an electrically insulating film such as a nitride film or a resin film may be formed.
  • the above-described circuit arrangement step (P1) may be moved.
  • thermal oxidation at a high temperature for a long time is possible in the oxide film forming step (P5).
  • the electronic circuit 710 is not formed at the time of thermal oxidation, so that it is not necessary to consider the change in the impurity concentration distribution of the electronic circuit 710.
  • the circuit arrangement step (P1) is performed here, a recess is formed in the silicon wafer 151 during etching (FIG. 7 [1]) for forming the circular hole preparation hole 182, and another semiconductor chip is formed in this recess. (Electronic circuit 710) may be embedded.
  • the metal terminal mask formation step (P6) is a step of forming a mask on the portion of the base substrate where the metal terminals are not formed.
  • a mask is formed with a resist 180 on the upper surface and the bottom surface of the silicon wafer 151f (FIG. 9 [2]) having an oxide film on the surface where the metal terminals are not formed.
  • a silicon wafer 151g with mask is obtained.
  • the plug 711 shown in FIG. 10 and the like will be described.
  • the plug 711 is formed in the circuit arrangement step (P1), it is covered with a protective film (not shown) in the subsequent steps.
  • the protective film is removed together with the oxide film formed thereon in the oxide film forming step (P5) before the metal terminal mask forming step (P6).
  • the plug 711 is formed by forming a contact hole reaching the electronic circuit 710 from the surface of the silicon wafer 151f (FIG. 9 [2]) before the metal terminal mask forming step (P7). It can also be formed simultaneously with the lead terminal 720 in the terminal forming step (P7).
  • the metal terminal formation step (P7) is a step of forming metal terminals on the edge of the hole of the base substrate, the inner surface of the hole, and the portion serving as the lead terminal.
  • DC Direct Current
  • sputtering is performed on the silicon wafer 151g (FIG. 10 [1]), and the edge 153 of the hole on both sides of the silicon wafer 151g, the inner surface 154 of the hole 152, and the lead terminal 720 are used.
  • a metal terminal is formed on the part to be. Thereby, a silicon wafer 151h having metal terminals is obtained (FIG. 10 [2]).
  • the metal terminal is composed of titanium having a thickness of 50 nm and gold having a thickness of 300 nm as the uppermost layer.
  • An intermediate layer can be present between the base and the top layer.
  • the metal used for the intermediate layer and the metal used for the uppermost layer are not particularly limited as long as they are substances that do not change during brazing, and can be selected in consideration of the wettability of brazing. Further, instead of DC sputtering, RF (Radio-Frequency) sputtering, magnetron sputtering, ion beam sputtering, vacuum deposition, or the like may be used.
  • a mask removal process (P8) is a process of removing the mask formed in the part which does not form the metal terminal of a base substrate.
  • the mask made of the resist 180 and the excess metal film are removed by immersing a silicon wafer 151h (FIG. 10 [2]) having metal terminals with a mask in a peeling solution (not shown). Then, cleaning and drying are performed to obtain a silicon wafer 151 i (FIG. 11 [1]) having metal terminals to be the solder induction terminal 12 and the extraction terminal 720.
  • FIG. 11 [2] shows an explanatory diagram of the cutting process.
  • a cutting margin 170 (FIG. 1 [1]) is provided in advance, and the silicon wafer 151i is cut along each of virtual lines (two-dot chain lines) 171, 172, 173, and 174 (FIG. 11). [2]).
  • the solder guiding terminal 120 (FIG. 1 [1]) is prevented from being caught by the blade of the dicer.
  • the circuit built-in spacer 100 (FIG. 1 [1]) is obtained.
  • the external dimensions of the circuit built-in spacer 100 are not particularly limited, but can be, for example, a width of about 1 mm, a depth of about 1 mm, and a height of about 0.5 mm.
  • the dimensional accuracy of the metal terminal can be controlled in units of several ⁇ m.
  • the outer dimensions can be manufactured with an accuracy of at least 100 ⁇ m.
  • the drilling step (P3) and the cutting step (P9) if a laser is used, it can be manufactured with an accuracy of 1 ⁇ m.
  • silicon is used as the material for the base substrate.
  • a resin such as plastic can be used.
  • the resin base material can be obtained by a method in which a resin raw material is poured into a mold and cured by heat or chemical reaction. In this case, however, an electronic circuit made of, for example, silicon is embedded in or on the surface of the resin base material.
  • the oxide film forming step (P5) for forming an electrically insulating oxide film can be omitted.
  • the dimension of the circuit built-in spacer can be made to be several mm or more, by including a step of drilling holes in a resin plate, a step of forming a metal terminal by an electroless plating method, and a step of cutting
  • the spacer with a built-in circuit of the present invention can also be manufactured.
  • the second embodiment is basically the same as the first embodiment, but as shown in FIG. 12 [1], the obtained circuit built-in spacer 101 has six row induction terminals 121a, 121b, 122, 123. , 124, 125.
  • the cutting position shown in FIG. 11 [2] is changed from the virtual line 172 to the virtual line 172a.
  • each process is performed similarly to 1st embodiment.
  • the circuit built-in spacer 101 is obtained.
  • the obtained circuit-embedded spacer 101 since the obtained circuit-embedded spacer 101 has six solder guiding terminals, it is more firmly fixed by brazing and the area of the top and bottom surfaces supporting the LSI becomes large. Can be further stabilized. Further, by appropriately selecting the drilling position and the cutting position, the circuit built-in spacer of the present invention having a desired number of solder guiding terminals can be obtained.
  • the third embodiment is basically the same as the first embodiment, but as shown in FIG. 12 [2], the row induction of the row induction terminals 120, 121, 122, 123 of the obtained circuit built-in spacer 102 is performed.
  • the shape of the terminal surface is different.
  • the tip of the tip in the cross section including the rotation axis is a straight tip (in other words, the tip of the projection shape in the direction orthogonal to the rotation axis of the tip (blade edge) is a straight line.
  • the hole drilling step (P3) is performed as in the first embodiment. Other than that, each process is performed similarly to 1st embodiment.
  • the circuit built-in spacer 102 is obtained.
  • the shape of the solder guiding terminal surfaces of the solder guiding terminals 120, 121, 122, 123 of the circuit built-in spacer 102 is such that the upper surface side edge 130 and the bottom surface side edge 140 are arcs, and the side edge 135 is a straight line ( FIG. 12 [2]).
  • the third embodiment since a tip tool having a straight tip (blade edge) is used, there is an advantage that it is easy to maintain and manage manufacturing equipment.
  • finishing with a laser can be performed in the drilling step (P3).
  • the flatness of the solder induction terminal surface is not particularly limited.
  • the fourth embodiment is basically the same as the first embodiment, but as shown in FIG. 13 [1], the row induction of the row induction terminals 122a, 122b, 122c, and 122d of the obtained circuit built-in spacer 103 is performed.
  • the shape of the terminal surface is different.
  • a hole drilling step (P3) is performed in the same manner as in the first embodiment except that a laser is irradiated obliquely instead of using a tip tool to form a substantially quadrangular pyramidal hole in the silicon wafer. I do.
  • FIG. 13 [2] shows a perspective view of a silicon wafer 151aa having a substantially quadrangular pyramid shaped hole 152a obtained in the drilling step (P3) and an enlarged view of a region E in the perspective view.
  • FIG. 14 [1] shows a plan view and a cross-sectional view.
  • the substantially quadrangular pyramid-shaped hole 152a has an upper surface side edge 1521 and a bottom surface side edge 1523 of the silicon wafer 151aa that are both quadrangular, and has a hypotenuse 1522 that connects corresponding vertices of the two quadrangles.
  • the quadrangle of the upper surface side edge 1521 and the bottom surface side edge 1523 of the silicon wafer 151aa is a square in this embodiment (FIG. 14 [1]), but may be a rectangle, a rhombus, or the like.
  • each process is performed similarly to the first embodiment.
  • the circuit built-in spacer 103 is obtained.
  • the shape of the solder guiding terminal surfaces of the solder guiding terminals 122a, 122b, 122c, and 122d of the circuit built-in spacer 103 is a plane (FIG. 13 [1]).
  • the solder guiding terminal surface is a flat surface, the manufacturing is facilitated. Specifically, the laser can be moved linearly and the processing accuracy is excellent. Further, in the manufacturing method of the fourth embodiment, when a resin is used as the material of the base substrate, a linear mold that can be easily manufactured can be used.
  • the fifth embodiment is basically the same as the fourth embodiment except that, as shown in FIG. 14 [2], the obtained circuit-embedded spacer 104 has two row induction terminals 120 and 121. Different.
  • the cutting direction is changed in the cutting step (P9) of the fourth embodiment. Other than that, each process is performed similarly to 4th embodiment.
  • the circuit built-in spacer 104 is obtained.
  • the drilling step (P3) the drilling position can be changed to a position different from the fourth embodiment.
  • FIG. 15 [1] is a schematic cross-sectional view of an LSI in which a semiconductor circuit chip is mounted on an interposer.
  • first substrate”, “first pad”, “second substrate”, “second pad”, and “semiconductor device” are “interposer 310” and “interposer pad 311”, respectively. ]
  • semiconductor circuit chip 330 semiconductor circuit chip pad 331
  • LSI 300 LSI 300
  • the LSI 300 includes an interposer 310, a semiconductor circuit chip 330, and the circuit built-in spacer 100 according to the first embodiment, and the interposer pad 311, the row guiding terminal 120, and the semiconductor chip pad 331 are connected in a row. is there. That is, the LSI 300 of this embodiment is obtained by mounting the semiconductor circuit chip 330 having the semiconductor chip pad 331 on the surface thereof on the interposer 310 having the interposer pad 311 on the surface via the circuit built-in spacer 100 of the first embodiment.
  • the interposer pad 311, the solder guiding terminal 120, and the semiconductor chip pad 331 are electrically connected by the solder ball 511.
  • the LSI 300 is obtained by mounting the semiconductor circuit chip 330 on the interposer 310.
  • the interposer 310 has an interposer pad 311 on the surface, and the semiconductor circuit chip 330 has a semiconductor chip pad 331 on the surface.
  • the circuit built-in spacer 100 is used. In the circuit built-in spacer 100, since the solder guiding terminal surface of the solder guiding terminal 120 is not perpendicular to the bottom surface, the solder at the time of melting is prevented from flowing down and guided upward.
  • the solder is not attracted to the lower portion of the solder guiding terminal surface and the solder is not insufficient at the upper portion of the solder guiding terminal surface, and a reliable connection between the semiconductor chip pad 331 and the solder is realized.
  • the same effect can be obtained by using the circuit built-in spacer according to another embodiment instead of the circuit built-in spacer 100.
  • FIG. 15 [2] is a schematic cross-sectional view of a state in which the slave board is mounted on the printed wiring board.
  • first substrate”, “first pad”, “second substrate”, “second pad”, and “semiconductor device” are “parent board 410” and “PWB pad”, respectively.
  • the printed wiring board 400 of this embodiment includes a parent board 410 and a child board 401 made of PWB resin, and the circuit built-in spacer 100 of the first embodiment, and a PWB pad 420, a solder guiding terminal 120, and a child board pad 425 are included. It is connected with the row. That is, the printed wiring board 400 of the present embodiment is obtained by mounting the slave board 401 having the slave board pad 425 on the surface thereof on the master board 410 having the PWB pad 420 on the surface via the circuit built-in spacer 100. Then, the PWB pad 420, the solder guiding terminal 120, and the child board pad 425 are electrically connected by solder.
  • the parent board 410 has a PWB pad 420 on the surface
  • the child board 401 has a child board pad 425 on the surface.
  • the circuit built-in spacer 100 is used when the child board 401 is mounted on the parent board 410.
  • the solder guiding terminal surface of the solder guiding terminal 120 is not perpendicular to the bottom surface, the solder at the time of melting is prevented from flowing down and guided upward.
  • the solder is not attracted to the lower portion of the solder guiding terminal surface and the solder is not insufficient at the upper portion of the solder guiding terminal surface, so that a reliable connection between the child board pad 425 and the solder is realized.
  • the same effect can be obtained by using the circuit built-in spacer according to another embodiment instead of the circuit built-in spacer 100.
  • circuit built-in spacer 100 can be used as a spacer when brazing the LSI 300 to the printed wiring board 400 as described in FIGS.
  • the present inventor made a semiconductor having a non-perpendicular to the bottom surface of a solder induction terminal surface of a spacer having an electrically insulating base substrate and a solder induction terminal.
  • soldering conditions such as solder balls can be easily achieved without reducing the degree of freedom when mounting the semiconductor device. It is possible to change, and under certain conditions, cream solder, conductive adhesive, etc. can be applied and solder balls can be used, and it has been found that poor connection due to solder sucking does not occur. Completed.
  • the spacer with a built-in circuit of the present invention does not increase the outer dimension of the semiconductor device when the gap between the semiconductor device and the printed wiring board is constant.
  • the circuit-embedded spacer of the present invention can easily change the soldering conditions such as solder balls without reducing the degree of freedom when mounting the semiconductor device.
  • the circuit-embedded spacer of the present invention can be applied with cream solder, conductive adhesive or the like, or used with solder balls under certain conditions, and does not cause poor connection due to solder sucking.
  • the circuit-embedded spacer of the present invention has an electronic circuit inside and / or on the surface of the base substrate, and part or all of the solder induction terminal is connected to the electronic circuit. The function of an electronic circuit can be added.
  • the present invention can contribute to electrically connecting a printed wiring board and a printed wiring board, a printed wiring board and a semiconductor circuit, and a printed wiring board and various devices while maintaining a gap to be brazed within a certain range.
  • FIG. 1 [1] is a schematic perspective view showing a circuit built-in spacer according to the first embodiment.
  • FIG. 1 [2] is a schematic end view taken along line AA in FIG. 1 [1].
  • FIG. 2 [1] is a schematic perspective view showing a state before the LSI is mounted in the usage example of the circuit built-in spacer according to the first embodiment.
  • FIG. 2 [2] is a schematic end view along the line BB in FIG. 2 [1].
  • FIG. 3 [1] is a schematic perspective view showing a state after mounting the LSI in the usage example of the circuit built-in spacer according to the first embodiment.
  • FIG. 3 [2] is a schematic end view taken along the line CC in FIG. 3 [1].
  • FIG. 4 is a schematic enlarged end view after brazing of a region D in FIG. 3 [2]. It is a manufacturing-process figure which shows the manufacturing method of 1st embodiment.
  • FIG. 6 [1] is a schematic perspective view of a silicon wafer on which an electronic circuit is formed, which is obtained in the circuit arrangement step of the manufacturing method of the first embodiment.
  • FIG. 6 [2] is a schematic perspective view of a silicon wafer on which a mask is formed, which is obtained in the hole forming mask forming step of the manufacturing method of the first embodiment.
  • FIG. 7 [1] is explanatory drawing of the drilling process of the manufacturing method of 1st embodiment.
  • FIG. 6 [1] is a schematic perspective view of a silicon wafer on which an electronic circuit is formed, which is obtained in the circuit arrangement step of the manufacturing method of the first embodiment.
  • FIG. 6 [2] is a schematic perspective view of a silicon wafer on which a mask is formed, which is obtained in the hole forming mask forming step of the manufacturing
  • FIG. 7 [2] is a schematic perspective view of the silicon wafer and the tip tool used in the drilling step of the manufacturing method of the first embodiment.
  • FIG. 8 [1] is explanatory drawing of the hole-drilling process of the manufacturing method of 1st embodiment.
  • FIG. 8 [2] is a schematic perspective view of a silicon wafer with a mask having holes, which is obtained in the drilling step of the manufacturing method of the first embodiment.
  • FIG. 9 [1] is a schematic perspective view of a silicon wafer having holes obtained in the mask removing step of the manufacturing method of the first embodiment.
  • FIG. 9 [2] is a schematic perspective view of a silicon wafer having an oxide film on the surface obtained in the oxide film forming step of the manufacturing method of the first embodiment.
  • FIG. 10 [1] is a schematic end view of a silicon wafer having an oxide film on the surface, which is obtained in the metal terminal mask forming step of the manufacturing method of the first embodiment.
  • FIG. 10 [2] is a schematic end view showing a silicon wafer having metal terminals obtained in the metal terminal forming step of the manufacturing method of the first embodiment.
  • FIG. 11 [1] is a schematic end view showing a silicon wafer having metal terminals, which is obtained in the mask removing step of the manufacturing method of the first embodiment.
  • FIG. 11 [2] is explanatory drawing of the cutting process of the manufacturing method of 1st embodiment.
  • FIG. 12 [1] is a schematic perspective view showing a circuit built-in spacer according to the second embodiment and a circuit built-in spacer obtained by the manufacturing method thereof.
  • FIG. 12 [2] is a schematic perspective view showing a circuit built-in spacer according to the third embodiment and a circuit built-in spacer obtained by the manufacturing method thereof.
  • FIG. 13 [1] is a schematic perspective view showing a circuit built-in spacer according to the fourth embodiment and a circuit built-in spacer obtained by the manufacturing method thereof.
  • FIG. 13 [2] is a perspective view of a silicon wafer having a substantially quadrangular pyramid-shaped hole obtained in the drilling step of the circuit built-in spacer and the manufacturing method thereof according to the fourth embodiment, and an enlargement of the region E in the perspective view.
  • FIG. 14 [1] is a plan view and a cross-sectional view of a silicon wafer having a substantially quadrangular pyramid-shaped hole, which is obtained in the drilling step of the method for manufacturing a circuit built-in spacer according to the fourth embodiment.
  • FIG. 14 [2] is a schematic perspective view showing a spacer obtained by the method for manufacturing a circuit built-in spacer according to the fifth embodiment.
  • FIG. 15 [1] is a schematic cross-sectional view of an LSI in which a semiconductor circuit chip is mounted on an interposer.
  • FIG. 15 [2] is a schematic cross-sectional view of a state in which the slave board is mounted on the printed wiring board.
  • FIG. 16 [1] is a schematic cross-sectional view showing a state in which the gap between the LSI and the target substrate is not uniform.
  • FIG. 16 [2] is a cross-sectional view when an electronic component is mounted on an LSI.

Abstract

【課題】半導体装置とプリント配線基板との間隙を一定とするスペーサにおいて、ロウの吸い寄せによる接続不良を抑制し得る。 【解決手段】ベース基材の表面は、底面、上面、及び底面と上面との間の側面から構成される。ロウ誘導端子は、底面の少なくとも一部と、上面の少なくとも一部と、側面の少なくとも一部とを被覆している。ロウ誘導端子の側面を被覆している部分の表面であるロウ誘導端子面は、底面に対して非垂直である。詳しくは、ロウ誘導端子面と底面とのなす角度が鋭角である。ロウ誘導端子面は、曲面詳しくは凹曲面である。

Description

基板間スペーサ及びその製造方法並びにこの基板間スペーサを備えた半導体装置
　本発明は、プリント配線基板とプリント配線基板、プリント配線基板と半導体回路、プリント配線基板と各種デバイスを、ハンダ等のロウで接続する際に、ロウ付け対象の間隙を一定範囲に保持するために使用され、かつ、電子回路を内蔵する基板間スペーサ、及びその製造方法、並びに、その基板間スペーサが用いられたＬＳＩ（Large Scale Integrated circuits）やプリント配線基板などの半導体装置に関する。なお、本請求の範囲及び本明細書における「ロウ」には、ハンダなどの一般的なロウの他に、導電性接着剤も含むものとする。本請求の範囲及び本明細書における「基板」には、プリント配線基板やインターポーザなどの他に、半導体チップも含むものとする。
　近年の技術の発展に伴い、ＬＳＩにおいては低電圧、大電力化の傾向と、扱う情報量の増大とから、電源端子及び信号端子の多数端子化が進んでいる。数十から数百の端子を具備するＬＳＩを対象基板（プリント配線基板、インターポーザ等）へ接続する方法として、ハンダ等を使ったロウ付け、及び、導電性接着剤による接着が挙げられる。
　図１６［１］に、ＬＳＩと対象基板との間隙が不均一になった状態の模式的な断面図を示す。図１６［１］に示すＬＳＩ１３００は、インターポーザ１３１０と、半導体回路チップ１３３０と、接続用のＬＳＩパッド１３２０とを具備する。対象基板であるプリント配線基板１４００は、接続用のＰＷＢパッド１４２０を具備する。なお、インターポーザ１３１０の配線とプリント配線基板１４００の配線とは図示を省略した。
　ＬＳＩ１３００が大型化すると、その傾きにより、プリント配線基板１４００との間隙が大きくなる部分１９０１と、間隙が小さくなる部分１９０２とを生じ、ＬＳＩパッド１３２０とＰＷＢパッド１４２０とを接続すべきハンダ１５０１が一方から離れてしまい、接続不良１９０３を引き起こす。
　特許文献１及び２には、このような接続不良を防止することを目的としたスペーサが記載されている。また、特許文献３には、コンデンサが記載されている。特許文献１においては、半導体装置をその外縁部に設けたスペーサで支え、半導体装置と装置基板との間隙を一定としている。特許文献２においては、ベース基板にあらかじめスペーサとしての電子部品を取り付けている。特許文献３においては、コンデンサの四隅等に電極を配置する構造としている。
特開平８－３１６２６８号公報（図１） 特開２００４－２７３４７５号公報（図１） 実開昭６３－１５７９１９号公報（第１図及び第２図）
　しかしながら、この種のスペーサを用いた技術には、次のような問題があった。
　図１６［２］に、ＬＳＩに電子部品を実装した場合の断面図を示す。図１６［２］に示すＬＳＩ１３００は、インターポーザ１３１０と、プリント配線基板１４００とを具備する。インターポーザ１３１０は、ＬＳＩパッド１３２０，１３２１，１３２２を有する。プリント配線基板１４００は、ＰＷＢ樹脂からなる親ボード１４１０と、ＰＷＢパッド１４２０，１４２１，１４２２とを有する。インターポーザ１３１０とプリント配線基板１４００との間には、スペーサを兼ねる電子部品１６００が配置され、これらがハンダ１５０１，１５０２，１５０３で接続されている。
　図１６［２］においては、電子部品１６００の電極端子１６２２がハンダ１５０１を吸い寄せている。このため、ハンダが不足し、ＬＳＩパッド１３２０とＰＷＢパッド１４２０とを接続すべきハンダ１５０１がＬＳＩパッド１３２０から離れている。これは、ハンダが溶融したときにハンダの濡れ性、表面張力等の要因で起こる現象である。なお、電子部品１６００の電極端子１６２１もハンダ１５０２を吸い寄せているが、ハンダの量が十分であるため、ＬＳＩパッド１３２１とＰＷＢパッド１４２１とは、ハンダ１５０２で接続されている。
　そこで、本発明の目的は、対向する二枚の基板の間隙を一定とする基板間スペーサにおいて、ロウの吸い寄せによる接続不良を抑制し得る基板間スペーサを提供することにある。
　本発明に係る基板間スペーサは、第一のパッドを有する第一の基板とこの第一の基板に対向するとともに第二のパッドを有する第二の基板との間に装備される基板間スペーサであって、電気絶縁性のベース基材と、このベース基材に形成された電子回路と、この電子回路に電気的に接続されるとともに前記第一のパッドと前記第二のパッドとをロウで接続するロウ誘導端子とを備え、前記ロウ誘導端子の表面であるロウ誘導端子面が、前記第一のパッド及び前記第二のパッドの少なくとも一方に対して非垂直である、ことを特徴とする。
　本発明に係る基板間スペーサの製造方法は、電気絶縁性のベース基材と、このベース基材に形成された電子回路と、この電子回路に電気的に接続されたロウ誘導端子と、を有する基板間スペーサを製造する方法であって、前記ベース基材に前記電子回路を形成し、前記ベース基材の底面に対して非垂直となる内部表面を有する孔を当該ベース基材に削成し、前記孔の縁及び前記内部表面に金属からなる前記ロウ誘導端子を形成する、ことを特徴とする。
　本発明に係る半導体装置は、前記第一の基板と、前記第二の基板と、請求項１乃至６のいずれか一項に記載の基板間スペーサとを備え、前記第一のパッドと前記ロウ誘導端子と前記第二のパッドとが前記ロウで接続された、ことを特徴とする。
　本発明に係る基板間スペーサによれば、向かい合う第一のパッドと第二のパッドとをロウで接続するロウ誘導端子面が、第一のパッド及び第二のパッドの少なくとも一方に対して非垂直であることにより、ロウ誘導端子面にロウが吸い寄せられることに起因する接続不良を抑制できる。しかも、本発明に係る基板間スペーサによれば、内蔵する電子回路の分だけ、当該基板間スペーサを含む半導体装置の他の電子回路を削減できるので、その半導体装置の小型化も達成できる。
　以下、本発明に係る「基板間スペーサ」を、電子回路を内蔵していることから「回路内蔵スペーサ」と呼ぶ。以下、本発明の回路内蔵スペーサ等を添付図面に示す好適実施形態に基づいて詳細に説明する。なお、各図においては、各部位の説明を容易にするため、実際とは異なった縮尺及び比率としている場合がある。例えば、金属端子の厚さは、通常、１μｍ以下であるが、図面で認識することができるように描画している。
　図１［１］は、第一実施形態に係る回路内蔵スペーサを示す模式的な斜視図である。図１［２］は、図１［１］中のＡ－Ａ線に沿った模式的な端面図である。図２［１］は、第一実施形態の回路内蔵スペーサの使用例におけるＬＳＩを実装する前の状態を示す模式的な斜視図である。図２［２］は、図２［１］中のＢ－Ｂ線に沿った模式的な端面図である。図３［１］は、第一実施形態の回路内蔵スペーサの使用例におけるＬＳＩを実装した後の状態を示す模式的な斜視図である。図３［２］は、図３［１］中のＣ－Ｃ線に沿った模式的な端面図である。図４は、図３［２］中の領域Ｄのロウ付け後の模式的な拡大端面図である。以下、これらの図面に基づき説明する。
　最初に、第一実施形態の回路内蔵スペーサ１００について、その概要を説明する。なお、請求の範囲における「第一の基板」、「第一のパッド」、「第二の基板」及び「第二のパッド」は、それぞれ「プリント配線基板４００」、「ＰＷＢパッド４２０」、「ＬＳＩ３００」及び「ＬＳＩパッド３２０」に相当する。
　図３に示すように、回路内蔵スペーサ１００は、ＰＷＢパッド４２０を有するプリント配線基板４００と、プリント配線基板４００に対向するとともにＬＳＩパッド３２０を有するＬＳＩ３００と、の間に装備される。図１に示すように、回路内蔵スペーサ１００は、電気絶縁性のベース基材１５０と、ベース基材１５０に形成された電子回路７１０と、電子回路７１０に電気的に接続されるとともにＰＷＢパッド４２０（図３）とＬＳＩパッド３２０（図３）とをロウで接続するロウ誘導端子１２０と、を備えている。ロウ誘導端子１２０の表面であるロウ誘導端子面１１０は、ＰＷＢパッド４２０とＬＳＩパッド３２０との少なくとも一方に対して非垂直である。
　ベース基材１５０の表面は、底面１６２、上面１６１、及び底面１６２と上面１６１との間の側面１５０ａ～１５０ｈから構成される。ロウ誘導端子１２０は、底面１６２の少なくとも一部と、上面１６１の少なくとも一部と、側面１５０ａ～１５０ｈの少なくとも一部とを被覆している。ロウ誘導端子１２０の側面１５０ａ～１５０ｈを被覆している部分の表面であるロウ誘導端子面１１０は、底面１６２に対して非垂直である。詳しくは、ロウ誘導端子面１１０と底面１６２とのなす角度が鋭角である。ロウ誘導端子面１１０は、曲面詳しくは凹曲面である。電子回路７１０は、能動素子と受動素子とからなるもの、能動素子のみからなるもの、受動素子のみからなるものなど、いずれの構成でもよい。
　図４に示すように、回路内蔵スペーサ１００によれば、向かい合うＰＷＢパッド４２０とＬＳＩパッド３２０とをロウで接続するロウ誘導端子面１１０が、ＰＷＢパッド４２０及びＬＳＩパッド３２０の少なくとも一方に対して非垂直である。そのため、ＰＷＢパッド４２０とＬＳＩパッド３２０との間を占める回路内蔵スペーサ１００の体積が増加するので、ＰＷＢパッド４２０とＬＳＩパッド３２０とに分散しやすくなり、これによりロウ誘導端子面１１０にロウが吸い寄せられることに起因する接続不良を抑制できる。しかも、回路内蔵スペーサ１００によれば、内蔵する電子回路７１０の分だけ、回路内蔵スペーサ１００を介して実装されるＬＳＩ３００を縮小化でき、これらを備えた半導体装置の小型化も達成できる。
　以下、第一実施形態の回路内蔵スペーサ１００について、その詳細を説明する。
　図１［１］に示す回路内蔵スペーサ１００は、電気絶縁性のベース基材１５０と、ロウ誘導端子１２０と、ベース基材１５０の内部に存在する電子回路７１０とを有する。すなわち、回路内蔵スペーサ１００はＩＣチップでもある。ベース基材１５０は、第一実施形態では酸化膜で覆われたシリコンであるが、電気絶縁性であれば、特にこれに限定されない。ロウ誘導端子１２０は、少なくとも１個あればよい。第一実施形態においては、４個のロウ誘導端子１２１ａ，１２１ｂ，１２１ｃ，１２１ｄを有する。
　第一実施形態においては、シリコンに形成された電子回路７１０が用いられているが、本発明はこれに限定されず、他の種類の素子と組み合わせた電子回路（例えば、容量素子と組み合わせた低域通過フィルタ、広域通過フィルタ、バンドパスフィルタ、ダイオードブリッジ、整流回路など）であってもよい。電子回路７１０は、ベース基材１５０の内部及び表面の一方に存在していてもよく、両方に存在していてもよい。
　ベース基材１５０の表面は、底面１６２と、上面１６１と、少なくとも１面の側面１５０ａ～１５０ｈとで構成されている。ここで、側面１５０ａ～１５０ｈは、平面形状がほぼ四角形を呈するベース基材１５０の四隅に存在する４面（側面１５０ｅ，１５０ｆ，１５０ｇ，１５０ｈ）、と、ベース基材１５０の四辺に存在する４面（側面１５０ａ，１５０ｂ，１５０ｃ，１５０ｄ）とにより構成されている。そして、側面１５０ｅ～１５０ｈがロウ誘導端子１２０に被覆されている。底面１６２と上面１６１とは、互いに接しない面であり、側面１５０ａ，…は、いずれも、底面１６２及び上面１６１の両方に接する面である。
　ロウ誘導端子１２０は、底面１６２の一部と、上面１６１の一部と、側面１５０ａ，…の一部すなわち側面１５０ｅ～１５０ｈとを被覆している。ロウ誘導端子１２０の側面１５０ｅ～１５０ｈを被覆している部分の表面であるロウ誘導端子面１１０が、底面１６２に対して非垂直であり、好ましくは両者のなす角度が鋭角である。ここで、ロウ誘導端子面１１０と底面１６２とのなす角度が鋭角であるとは、ロウ誘導端子面１１０と底面１６２との交線の中心の点において、ロウ誘導端子面１１０と底面１６２とのなす角度が鋭角であることを意味する。ロウ誘導端子１２０のうちの一部であるロウ誘導端子１２１ａ，１２１ｃは、それぞれ引出端子７２０及びプラグ７１１を介して、電子回路７１０に接続されている。これにより、ハンダボール５１０に接続されるＬＳＩ３００の電源端子等の所望の端子に、電子回路７１０の機能を付加することができる。
　なお、プラグ７１１は、電子回路７１０がベース基材１５０の表面などの浅い部分に形成される場合は不要である。プラグ７１１の材料としては、一般にタングステンなどの高融点金属が用いられる。
　回路内蔵スペーサ１００は、ＬＳＩ３００をプリント配線基板４００に平行に配置させ、ＬＳＩ３００が傾くことによるロウ付け不良を防止するという基本的な機能を有する。
　ロウ誘導端子１２０は、ハンダ等のロウを誘導する機能を有する。例えば、ロウ誘導端子１２０の表面すなわちロウ誘導端子面１１０はロウ濡れ性を有する。第一実施形態では、ロウ誘導端子面１１０は、金メッキ処理を施されているが、ロウを誘導する機能を有するものであれば特に限定されない。例えば、ロウとしてハンダを用いる場合、スズメッキ等の他の金属表面処理を施されているものであってもよい。表面処理を施されたロウ誘導端子面１１０は、ハンダがよく付着するため（すなわちハンダ濡れ性が高いため）、ロウ誘導端子面１１０に沿ってハンダが這い上がる。ロウとして導電性接着剤を用いる場合は、ロウ誘導端子面１１０が金属表面処理を施されているものに限定されないので、例えば、各種プラスチック、各種セラミック等もロウ誘導端子１２０として好適に用いられる。
　ロウ誘導端子１２０により、ロウ付けに際し、溶融したロウが表面張力によって誘導されるとともに、その後、温度の低下に伴ってロウが硬化すると、一体となって固定される。
　図２及び図３に示す回路内蔵スペーサ１００の使用例においては、電子部品６０１，６０２，６０３，６０４が実装されているプリント配線基板４００に、ハンダボール５１０を用いて、ＬＳＩ３００を実装する際に、回路内蔵スペーサ１００を４個配置し（図２［１］）、３６個のハンダボール５１０でＬＳＩ３００をロウ付けする。なお、この使用例においては、ＬＳＩ３００は、半導体回路チップ３３０をインターポーザ３１０に実装したものとしたが、樹脂モールドされたＬＳＩとすることもできる。
　図２［２］に示すように、プリント配線基板４００においては、ＰＷＢ樹脂からなる親ボード４１０の表面に、絶縁のためのレジスト４４０が塗布され、プリント配線基板４００の内部電気回路へのショートを防止している。ハンダボール５１０は、プリント配線基板４００のＰＷＢパッド４２０の上に配置する。
　ロウ誘導端子面１１０は、スペーサの底面１６２に非垂直であり、好ましくは両者のなす角度が鋭角である。これにより、ロウ誘導端子面１１０とハンダボール５１０とが接触した状態で、加熱された場合に、ハンダボール５１０が溶融したハンダ５０１が下方へ流れるためのスペースが小さくなっているので、ハンダ５０１はロウ誘導端子面１１０に沿って下方へ流れにくくなる。換言すれば、ロウ誘導端子面１１０を底面１６２に非垂直とし、底面側のロウ誘導端子１２０の占有体積を大きくすることで、溶融時のハンダ５０１が下方へ流れ落ちることが防止され、かつ、上方へ誘導される。その結果、ハンダ５０１がロウ誘導端子面１１０の下部に吸い寄せられて、ロウ誘導端子面１１０の上部でハンダ不足となることがなくなり、ＬＳＩパッド３２０とハンダ５０１との確実な接続が実現される。
　ハンダ５０２は、ハンダ５０１と同様に、ＰＷＢパッド４２１とＬＳＩパッド３２１とロウ誘導端子１２１とを接続している。ハンダ５０３は、ＰＷＢパッド４２２とＬＳＩパッド３２２とを接続している。
　また、回路内蔵スペーサ１００は、図２［１］に示すように、半導体装置の外縁部に設けられるものではないので、半導体装置の外形寸法が大きくならない。さらに、回路内蔵スペーサ１００は、半導体装置に一体化されていないため、半導体装置を実装する際の自由度が大きく、ハンダボール等のロウ付け条件を容易に変更することができる。これは、ロウ付けとともに、ロウ誘導端子１２０が硬化後のハンダ５０１，５０２でＰＷＢパッド４２０，４２１へ固定されるため、あらかじめ回路内蔵スペーサ１００をプリント配線基板４００に強固に接着する必要がないためである。
　本発明の回路内蔵スペーサにおいては、ロウ誘導端子面が曲面であるのが好ましい態様の一つであり、中でも、曲面が凹曲面であるのがより好ましい態様の一つである。この場合、球状のロウ（例えばハンダボール）を用いる場合に、球状のロウとロウ誘導端子面との接触面積を大きくすることができ、ハンダ溶融時に下へ流れ落ちる量を少なくすることができ、その結果、接続不良が防止される。中でも、上方に位置する接続用パッドへのハンダ接続不良を効果的に防止するため、ロウ誘導端子面と上面とのなす弧がロウ誘導端子面と底面とのなす弧よりも長いのが好ましい。
　回路内蔵スペーサ１００においては、ロウ誘導端子面１１０は凹曲面である。第一実施形態において「凹曲面」とは、ロウ誘導端子面１１０が回路内蔵スペーサ１００の中心側（好ましくは底面１６２側）に凸の曲面となる形状をいう。ロウ誘導端子面１１０の凹曲面の曲率半径は、ハンダボール５１０の半径より若干大きく設定されている。このため、ハンダボール５１０の表面のうちの比較的大きな領域が、ロウ誘導端子面１１０の表面にほぼ接触している状態となる。
　図３に示す、ＬＳＩ３００をプリント配線基板４００の所定の位置に置いた状態においては、ハンダボール５１０は、リフロー前であるため、多少押しつぶされるが、ほぼ原形を保持している。
　リフロー後は、図４に示すように、溶融したハンダ５０１がＰＷＢパッド４２０とＬＳＩパッド３２０とロウ誘導端子１２０とを接続して、そのまま硬化する。これは、ハンダボール５１０の下部の表面形状に、ロウ誘導端子面１１０がほぼ一致しているため、ハンダ溶融時に下へ流れ落ちる量が少なく、ハンダ５０１がロウ誘導端子１２０の表面を這い上がるからである。これにより、上方にあるＬＳＩパッド３２０と接続するのに十分なハンダが確保されることになり、ＬＳＩパッド３２０とＰＷＢパッド４２０との接続不良が効果的に防止される。
　ロウ誘導端子面１１０の上面側の縁１３０の長さは、ロウ誘導端子面１１０の底面側の縁１４０の長さより長くなっている。これにより、ロウ誘導端子１２０の下部がハンダボール５１０の側に出っ張ることになり、ロウ付けに際し、ハンダ溶融時に下へ流れ落ちる量が少なくなって、十分な量のハンダ５０１がロウ誘導端子１２０の表面を這い上がるようになる。
　また、本発明の回路内蔵スペーサにおいては、ロウ誘導端子面が平面であるのが好ましい態様の一つである。この場合、本発明の回路内蔵スペーサの製造が容易となる。中でも、上方に位置する接続用パッドへのハンダ接続不良を効果的に防止するため、ロウ誘導端子面と上面とのなす上底よりもロウ誘導端子面と底面とのなす下底が短い台形であるのが好ましい。
　本発明の回路内蔵スペーサは、その製造方法を特に限定されないが、本発明の回路内蔵スペーサの製造方法により製造されるのが好ましい態様の一つである。図５乃至図１１は、第一実施形態に係る回路内蔵スペーサの製造方法（以下「第一実施形態の製造方法」という。）を示す。以下、これらの図面に基づき説明する。
　最初に、第一実施形態の製造方法について、その概要を説明する。第一実施形態の製造方法は、電気絶縁性のベース基材１５０と、ベース基材１５０に形成された電子回路７１０と、電子回路７１０に電気的に接続されたロウ誘導端子１２０と、を有する回路内蔵スペーサ１００を製造する方法である（図１）。そして、第一実施形態の製造方法は、ベース基材としてのシリコンウェハ１５１に電子回路７１０を形成し（回路配置工程Ｐ１：図６［１］）、ベース基材としてのシリコンウェハ１５１ｃの底面１６２に対して非垂直となる内部表面１５４を有する孔１５２をシリコンウェハ１５１ｃに削成し（削孔工程Ｐ３：図８［１］）、孔１５２の縁１５３及び内部表面１５４に金属からなるロウ誘導端子１２０を形成する（金属端子形成工程Ｐ７：図１０［１］～図１１［１］）、ことを特徴とする。回路配置工程Ｐ１は、削孔工程Ｐ３の前でも後でもよい。
　第一実施形態の製造方法によれば、削孔という簡単な方法でロウ誘導端子面１１０（図１）の形状が得られる。特に、回転軸を含む断面における先端部の形状が凸状の曲線である先端工具８１０（図８［１］）を用いると、凹曲面のロウ誘導端子面１１０を容易に得ることができる。
　以下、第一実施形態の製造方法について、その詳細を説明する。
　換言すると、第一実施形態の製造方法は、電気絶縁性のベース基材と、少なくとも１個のロウ誘導端子と、前記ベース基材の内部及び／又は表面に存在する電子回路とを有する回路内蔵スペーサを得る、回路内蔵スペーサの製造方法であって、ベース基材の内部及び／又は表面に電子回路を配置する回路配置工程と、前記ベース基材に孔を形成する削孔工程と、前記孔を形成された前記ベース基材の前記孔の縁及び孔の内部表面並びに引出端子となる部分に金属端子を形成させる金属端子形成工程と、を具備する、回路内蔵スペーサの製造方法である。回路配置工程は、削孔工程の前に行ってもよいし、削孔工程の後に行ってもよい。
　また、第一実施形態の製造方法においては、上記各工程のほか、削孔用マスク形成工程、マスク除去工程、酸化膜形成工程、金属端子用マスク形成工程、マスク除去工程、封止樹脂形成工程、切断工程等の各種の工程を適宜具備することができる。
　図５は、第一実施形態の製造方法を示す製造工程図である。図５に示す製造工程図においては、回路配置工程（Ｐ１）、削孔用マスク形成工程（Ｐ２）、削孔工程（Ｐ３）、マスク除去工程（Ｐ４）、酸化膜形成工程（Ｐ５）、金属端子用マスク形成工程（Ｐ６）、金属端子形成工程（Ｐ７）、マスク除去工程（Ｐ８）、及び切断工程（Ｐ９）の各工程をこの順に行い、第一実施形態の回路内蔵スペーサを得る。以下、各工程について説明する。
　Ｐ１：回路配置工程（図６［１］）
　回路配置工程（Ｐ１）は、ベース基材の内部に電子回路を形成する工程である。第一実施形態においては、成膜、フォトリソグラフィ、エッチング、不純物導入などの一般的な技術を使って、ベース基材であるシリコンウェハ１５１に電子回路７１０を形成する。シリコンウェハ１５１のサイズは、特に限定されないが、第一実施形態では、直径６インチ（約１５０ｍｍ）、厚さ約０．５ｍｍのものを用いている。この工程は、シリコンウェハにＩＣを形成する周知の工程であるので、詳しい説明を省略する。
　Ｐ２：削孔用マスク形成工程（図６［２］）
　削孔用マスク形成工程（Ｐ１）は、ベース基材の表面の円孔準備穴位置以外の部分に、マスクを形成する工程である。第一実施形態においては、ベース基材であるシリコンウェハ１５１の表面の円孔準備穴位置１８１以外の部分に、レジスト１８０でマスクを形成する。
　図６［２］に、マスクが形成されたシリコンウェハ１５１ａの模式的な斜視図を示す。円孔準備穴１８２（図７［２］）を形成する部分を、円孔準備穴位置１８１とする。この部分以外にレジスト１８０を塗布し、マスクとする。マスクは、シリコンウェハ１５１の両面に形成する。これにより、マスクが形成されたシリコンウェハ１５１ａを得る。なお、レジスト１８０は、後工程で除去できるものであれば、特に限定されない。レジスト１８０は、酸化膜形成工程（Ｐ４）までに一旦除去するのが好ましい。その場合、酸化膜形成工程で熱酸化を用いるならば、レジスト１８０が高温にさらされ、発火又は酸化による体積増大が生じることを防止することができる。
　Ｐ３：削孔工程（図７及び図８）
　削孔工程（Ｐ３）は、ベース基材に、孔を形成する工程である。第一実施形態においては、ベース基材であるマスクが形成されたシリコンウェハ１５１ａのほかに、容器８４１とエッチング液８５１と先端工具８１０とを準備する（図７）。
　先端工具８１０の先端の直径は、孔の直径を規定するものであり、ハンダボールの直径（第一実施形態では０．６ｍｍ）より少し大きい程度とする。先端工具８１０の先端部（刃先）の形状は、形成する孔１５２（図８［１］）の表面形状を考慮して選定する。第一実施形態では、直径が約０．８ｍｍであり、回転軸を含む断面における先端部の形状が凸状の曲線、より具体的には、ほぼ円弧である先端工具８１０を用いている。換言すると、先端工具８１０の回転軸の直交方向への投射形状の先端は円弧に近い。孔１５２の間隔は、特に限定されないが、第一実施形態では、１．１ｍｍとしている。なお、孔１５２の直径及び間隔は、後述する切断工程（Ｐ９）での切り代に応じて調整するのが好ましい。
　図７［１］に示すように、マスクが形成されたシリコンウェハ１５１ａを、容器８４１中のエッチング液８５１に浸漬させ、シリコンをエッチングする。円孔準備穴１８２が所望の深さにエッチングされたら、マスクが形成されたシリコンウェハ１５１ａをエッチング液８５１から引き上げ、洗浄及び乾燥を行う。円孔準備穴１８２は、この後にドリルにより円孔を容易に切削するための穴であり、完全に貫通させる必要はない。これにより、円孔準備穴１８２を有するシリコンウェハ１５１ｂ（図７［２］）を得る。
　図８［１］に、削孔工程の説明図を示す。図８［１］には、シリコンウェハ１５１ｃの形成済みの孔１５２と、削孔中の先端工具８１０とが示されている。このように削孔を繰り返すことにより、孔１５２を有するマスク付きシリコンウェハ１５１ｄ（図８［２］）を得ることができる。なお、第一実施形態において、削孔は、先端工具８１０に超音波振動と回転運動とを与え、砥粒を含む溶液を注ぎながら行うが、この方法と、サンドブラスト法、レーザー加工法、エッチング等とを組み合わせて行うこともできる。
　Ｐ４：マスク除去工程（図９［１］）
　マスク除去工程（Ｐ４）は、ベース基材に形成されたマスクを除去する工程である。第一実施形態においては、孔１５２を有するマスク付きシリコンウェハ１５１ｄ（図８［２］）を、はく離液（図示せず）に浸漬させることにより、レジスト１８０からなるマスクを除去し、洗浄及び乾燥を行って、孔１５２を有するシリコンウェハ１５１ｅ（図９［１］）を得る。
　Ｐ５：酸化膜形成工程（図９［２］）
　酸化膜形成工程（Ｐ５）は、孔を形成したベース基材の表面に酸化膜を形成する工程である。第一実施形態においては、得られたシリコンウェハ１５１ｅ（図９［１］）の表面に、例えばＣＶＤ（Chemical Vapor Deposition）などの成膜技術によって、酸化膜（第一実施形態では酸化ケイ素膜）を形成する。シリコンは絶縁物でないため、電気絶縁性の酸化膜を表面に形成させるのである。具体的には、シリコンウェハ１５１ｅをチャンバ（図示せず）に入れて、チャンバ内にシラン及び酸素を導入して、熱やプラズマで酸化膜を成長させる。これにより、表面に酸化膜を有するシリコンウェハ１５１ｆ（図９［２］）を得る。
　ＣＶＤの代わりに、スパッタや熱酸化を用いてもよい。熱酸化を用いる場合には、シリコンウェハ１５１ｅを電気炉（図示せず）に入れて加熱する。電気炉の条件は、酸化ケイ素膜が十分に形成されかつ電子回路７１０の不純物濃度分布に大きな変化が生じない程度であれば特に限定されないが、例えば、設定温度９５０℃で、酸素を送気しつつ、１６時間維持する。また、酸化膜の代わりに、電気絶縁性を有する膜例えば窒化膜や樹脂膜を形成してもよい。
　また、酸化膜形成工程（Ｐ５）の後であって、次の金属端子用マスク形成工程（Ｐ６）の前に、前述の回路配置工程（Ｐ１）を移動してもよい。この場合は、酸化膜形成工程（Ｐ５）において、高温かつ長時間の熱酸化が可能となる。なぜなら、熱酸化時に電子回路７１０が形成されていないので、電子回路７１０の不純物濃度分布の変化を考慮しなくてよいからである。更に、ここで回路配置工程（Ｐ１）を行う場合、円孔準備穴１８２を形成するエッチング時（図７［１］）にシリコンウェハ１５１に凹部を形成しておき、この凹部に別の半導体チップ（電子回路７１０）を埋め込んでもよい。
　Ｐ６：金属端子用マスク形成工程（図１０［１］）
　金属端子用マスク形成工程（Ｐ６）は、ベース基材の金属端子を形成させない部分に、マスクを形成させる工程である。第一実施形態においては、表面に酸化膜を有するシリコンウェハ１５１ｆ（図９［２］）の上面及び底面の金属端子を形成させない部分に、レジスト１８０でマスクを形成する。これにより、マスク付きシリコンウェハ１５１ｇ（図１０［１］）を得る。
　ここで、図１０等に示すプラグ７１１について説明する。プラグ７１１は、回路配置工程（Ｐ１）で形成した場合、その後の工程では図示しない保護膜で覆われている。その保護膜は、その上に酸化膜形成工程（Ｐ５）で形成された酸化膜とともに、金属端子用マスク形成工程（Ｐ６）の前に除去される。また、プラグ７１１は、金属端子用マスク形成工程（Ｐ７）の前に、シリコンウェハ１５１ｆ（図９［２］）の表面から電子回路７１０に達するコンタクトホールを形成しておくことにより、次の金属端子形成工程（Ｐ７）で引出端子７２０と同時に形成することもできる。
　Ｐ７：金属端子形成工程（図１０［２］）
　金属端子形成工程（Ｐ７）は、ベース基材の孔の縁及び孔の内部表面並びに引出端子となる部分に金属端子を形成させる工程である。第一実施形態においては、シリコンウェハ１５１ｇ（図１０［１］）に対してＤＣ（Direct Current）スパッタを行い、シリコンウェハ１５１ｇの両面の孔の縁１５３及び孔１５２の内部表面１５４並びに引出端子７２０となる部分に金属端子を形成させる。これにより、金属端子を有するシリコンウェハ１５１ｈを得る（図１０［２］）。
　金属端子の構成は、第一実施形態においては、下地が厚さ５０ｎｍのチタン、最上層が厚さ３００ｎｍの金である。下地と最上層との間には、中間層を存在させることができる。中間層に用いられる金属及び最上層に用いられる金属は、いずれも、ロウ付けに際し、変質しない物質であれば特に限定されず、ロウ付けの濡れ性を考慮して選定することができる。また、ＤＣスパッタの代わりに、ＲＦ（Radio Frequency）スパッタ、マグネトロンスパッタ、イオンビームスパッタ、真空蒸着などを用いてもよい。
　Ｐ８：マスク除去工程（図１１［１］）
　マスク除去工程（Ｐ８）は、ベース基材の金属端子を形成しない部分に形成されたマスクを除去する工程である。第一実施形態においては、マスク付き金属端子を有するシリコンウェハ１５１ｈ（図１０［２］）をはく離液（図示せず）に浸漬させることにより、レジスト１８０からなるマスク及び余分な金属膜を除去し、洗浄及び乾燥を行って、ロウ誘導端子１２及び引出端子７２０となる金属端子を有するシリコンウェハ１５１ｉ（図１１［１］）を得る。
　Ｐ９：切断工程（図１１［２］）
　切断工程（Ｐ９）は、金属端子を有するベース基材を切断する工程である。図１１［２］に、切断工程の説明図を示す。第一実施形態においては、あらかじめ切り代１７０（図１［１］）を設け、仮想線（二点鎖線）１７１，１７２，１７３，１７４のそれぞれに沿って、シリコンウェハ１５１ｉを切断する（図１１［２］）。この際、ロウ誘導端子１２０（図１［１］）がダイサーの刃に巻き込まれないようする。これは、シリコンウェハ１５１ｉを切断すると、切断面に導電性のシリコンが露出するため、ロウ誘導端子１２０と短絡することを防止する必要があるからである。これにより、回路内蔵スペーサ１００（図１［１］）を得る。回路内蔵スペーサ１００は、外形寸法を特に限定されないが、例えば、幅約１ｍｍ、奥行き約１ｍｍ、高さ約０．５ｍｍとすることができる。
　第一実施形態においては、半導体製造工程と同様の手法を採用している部分があるので、金属端子の寸法精度を数μｍの単位で制御することができる。また、外形寸法を少なくとも１００μｍの精度で製作することができる利点もある。なお、削孔工程（Ｐ３）及び切断工程（Ｐ９）においては、レーザーを使用すれば、１μｍの精度で製作することができる。
　また、第一実施形態においては、ベース基材の材料として、シリコンを用いたが、本発明は、これに特に限定されず、例えば、プラスチック等の樹脂を用いることもできる。樹脂製のベース基材は、型に樹脂原料を流し込み、熱又は化学的反応により硬化させる方法により、得ることができる。ただし、その場合も、樹脂のベース基材の内部又は表面に例えばシリコンからなる電子回路が埋め込まれる。ベース基材の材料として用いられる樹脂が、絶縁性である場合には、電気絶縁性の酸化膜を形成する酸化膜形成工程（Ｐ５）を省略することができる。回路内蔵スペーサの寸法を数ｍｍ以上にすることができる場合は、樹脂製の板材に削孔する工程と、金属端子を無電解メッキ法等で形成させる工程と、切断する工程とを含むことにより、本発明の回路内蔵スペーサを製造することもできる。
　次に、第二実施形態に係る回路内蔵スペーサ及びその製造方法について説明する。ただし、第一実施形態と同じ部分は説明を簡略化又は省略する。第二実施形態は、基本的に第一実施形態と同様であるが、図１２［１］に示すように、得られる回路内蔵スペーサ１０１が、６個のロウ誘導端子１２１ａ，１２１ｂ，１２２，１２３，１２４，１２５を有する点で異なる。
　第二実施形態においては、第一実施形態の切断工程（Ｐ９）において、図１１［２］に示す切断する位置を仮想線１７２から仮想線１７２ａに変更する。それ以外は、第一実施形態と同様に、各工程を行う。これにより、回路内蔵スペーサ１０１を得る。
　第二実施形態においては、得られる回路内蔵スペーサ１０１が、ロウ誘導端子を６個有しているので、ロウ付けにより更に強固に固定されるうえ、ＬＳＩを支える上面及び底面の面積が大きくなるので、更に安定させることができる。また、削孔位置と切断位置とを適宜選択することにより、所望の数のロウ誘導端子を有する本発明の回路内蔵スペーサを得ることができる。
　次に、第三実施形態に係る回路内蔵スペーサ及びその製造方法について説明する。ただし、第一実施形態と同じ部分は説明を簡略化又は省略する。第三実施形態は、基本的に、第一実施形態と同様であるが、図１２［２］に示すように、得られる回路内蔵スペーサ１０２のロウ誘導端子１２０，１２１，１２２，１２３のロウ誘導端子面の形状が異なる。第三実施形態においては、回転軸を含む断面における先端部の形状がほぼ直線状である先端工具（換言すると、先端部（刃先）の回転軸の直交方向への投射形状の先端が直線である先端工具）を用いる以外は、第一実施形態と同様に、削孔工程（Ｐ３）を行う。それ以外は、第一実施形態と同様に、各工程を行う。これにより、回路内蔵スペーサ１０２を得る。回路内蔵スペーサ１０２のロウ誘導端子１２０，１２１，１２２，１２３のロウ誘導端子面の形状は、上面側の縁１３０及び底面側の縁１４０がそれぞれ円弧で、側部の縁１３５が直線である（図１２［２］）。
　第三実施形態においては、先端部（刃先）が直線である先端工具を用いるので、製造設備の維持管理が容易となるという利点がある。また、第三実施形態においては、削孔工程（Ｐ３）において、レーザーによる仕上げを行うことができる。なお、ロウ誘導端子面の平坦度は、特に限定されない。
　次に、第四実施形態に係る回路内蔵スペーサ及びその製造方法について説明する。ただし、第一実施形態と同じ部分は説明を簡略化又は省略する。第四実施形態は、基本的に、第一実施形態と同様であるが、図１３［１］に示すように、得られる回路内蔵スペーサ１０３のロウ誘導端子１２２ａ，１２２ｂ，１２２ｃ，１２２ｄのロウ誘導端子面の形状が異なる。第四実施形態においては、先端工具を用いる代わりに、レーザーを斜めから照射し、シリコンウェハに略四角錐状の孔を形成させる以外は、第一実施形態と同様に、削孔工程（Ｐ３）を行う。
　図１３［２］に、削孔工程（Ｐ３）で得られる、略四角錐状の孔１５２ａを有するシリコンウェハ１５１ａａの斜視図及び斜視図中の領域Ｅの拡大図を示す。また、図１４［１］に、平面図及び断面図を示す。略四角錐状の孔１５２ａは、シリコンウェハ１５１ａａの上面側の縁１５２１及び底面側の縁１５２３がいずれも四角形であり、２個の四角形の対応する頂点を結ぶ斜辺１５２２を有する。シリコンウェハ１５１ａａの上面側の縁１５２１及び底面側の縁１５２３の四角形は、本実施形態では正方形であるが（図１４［１］）、長方形、菱形等とすることができる。
　それ以外は、第一実施形態と同様に、各工程を行う。これにより、回路内蔵スペーサ１０３を得る。回路内蔵スペーサ１０３のロウ誘導端子１２２ａ，１２２ｂ，１２２ｃ，１２２ｄのロウ誘導端子面の形状は、平面である（図１３［１］）。第四実施形態においては、ロウ誘導端子面が平面であるので、製造が容易となる。具体的には、レーザーの移動を直線的に行うことができ、加工精度が優れたものとなる。また、第四実施形態の製造方法において、ベース基材の材料として樹脂を用いる場合、製造が容易な直線的な形状の型を用いることができる。
　次に、第五実施形態に係る回路内蔵スペーサ及びその製造方法について説明する。ただし、第四実施形態と同じ部分は説明を簡略化又は省略する。第五実施形態は、基本的に第四実施形態と同様であるが、図１４［２］に示すように、得られる回路内蔵スペーサ１０４が、２個のロウ誘導端子１２０，１２１を有する点で異なる。第五実施形態においては、第四実施形態の切断工程（Ｐ９）において、切断する方向を変更する。それ以外は、第四実施形態と同様に、各工程を行う。これにより、回路内蔵スペーサ１０４を得る。なお、削孔工程（Ｐ３）において、削孔位置を第四実施形態とは異なる位置に変更することもできる。
　次に、本発明の回路内蔵スペーサの使用例として、第六実施形態に係る半導体装置について説明する。図１５［１］は、半導体回路チップをインターポーザに実装したＬＳＩの模式的な断面図である。以下、この図面に基づき説明する。なお、請求の範囲における「第一の基板」、「第一のパッド」、「第二の基板」、「第二のパッド」及び「半導体装置」は、それぞれ「インターポーザ３１０」、「インターポーザパッド３１１」、「半導体回路チップ３３０」、「半導体チップパッド３３１」及び「ＬＳＩ３００」に相当する。
　本実施形態のＬＳＩ３００は、インターポーザ３１０と半導体回路チップ３３０と第一実施形態の回路内蔵スペーサ１００とを備え、インターポーザパッド３１１とロウ誘導端子１２０と半導体チップパッド３３１とがロウで接続されるものである。すなわち、本実施形態のＬＳＩ３００は、表面に半導体チップパッド３３１を有する半導体回路チップ３３０を、第一実施形態の回路内蔵スペーサ１００を介して、表面にインターポーザパッド３１１を有するインターポーザ３１０に実装したものであり、インターポーザパッド３１１とロウ誘導端子１２０と半導体チップパッド３３１とがハンダボール５１１によって電気的に接続される。
　ＬＳＩ３００は、半導体回路チップ３３０をインターポーザ３１０に実装したものである。インターポーザ３１０は表面にインターポーザパッド３１１を有しており、半導体回路チップ３３０は表面に半導体チップパッド３３１を有している。ハンダボール５１１を用いて、インターポーザパッド３１１と半導体チップパッド３３１とを接続することにより、半導体回路チップ３３０をインターポーザ３１０に実装する際に、回路内蔵スペーサ１００が用いられる。回路内蔵スペーサ１００は、ロウ誘導端子１２０のロウ誘導端子面が底面に非垂直であるため、溶融時のハンダが下方へ流れ落ちることが防止され、かつ、上方へ誘導される。その結果、ハンダがロウ誘導端子面の下部に吸い寄せられて、ロウ誘導端子面の上部でハンダ不足となることがなくなり、半導体チップパッド３３１とハンダとの確実な接続が実現される。言うまでもないが、回路内蔵スペーサ１００の代わりに、他の実施形態の回路内蔵スペーサを用いても同様の効果が得られる。
　次に、本発明の回路内蔵スペーサの使用例として、第七実施形態に係る半導体装置について説明する。図１５［２］は、子ボードをプリント配線基板に実装した状態の模式的な断面図である。以下、この図面に基づき説明する。なお、請求の範囲における「第一の基板」、「第一のパッド」、「第二の基板」、「第二のパッド」及び「半導体装置」は、それぞれ「親ボード４１０」、「ＰＷＢパッド４２０」、「子ボード４０１」、「子ボードパッド４２５」及び「プリント配線基板４００」に相当する。
　本実施形態のプリント配線基板４００は、ＰＷＢ樹脂からなる親ボード４１０と子ボード４０１と第一実施形態の回路内蔵スペーサ１００とを備え、ＰＷＢパッド４２０とロウ誘導端子１２０と子ボードパッド４２５とがロウで接続されるものである。すなわち、本実施形態のプリント配線基板４００は、表面に子ボードパッド４２５を有する子ボード４０１を、回路内蔵スペーサ１００を介して、表面にＰＷＢパッド４２０を有する親ボード４１０に実装したものである。そして、ＰＷＢパッド４２０とロウ誘導端子１２０と子ボードパッド４２５とがハンダによって電気的に接続される。
　親ボード４１０は、表面にＰＷＢパッド４２０を有しており、子ボード４０１は、表面に子ボードパッド４２５を有している。ハンダボール５１０を用いて、ＰＷＢパッド４２０と子ボードパッド４２５とを接続することにより、子ボード４０１を親ボード４１０に実装する際に、回路内蔵スペーサ１００が用いられる。回路内蔵スペーサ１００は、ロウ誘導端子１２０のロウ誘導端子面が底面に非垂直であるため、溶融時のハンダが下方へ流れ落ちることが防止され、かつ、上方へ誘導される。その結果、ハンダがロウ誘導端子面の下部に吸い寄せられて、ロウ誘導端子面の上部でハンダ不足となることがなくなり、子ボードパッド４２５とハンダとの確実な接続が実現される。言うまでもないが、回路内蔵スペーサ１００の代わりに、他の実施形態の回路内蔵スペーサを用いても同様の効果が得られる。
　また、回路内蔵スペーサ１００は、図２～図４で述べたように、ＬＳＩ３００をプリント配線基板４００へロウ付けする際のスペーサとして用いることができる。
　最後に本発明について総括する。本発明者は、前述した目的を達成すべく鋭意研究した結果、電気絶縁性のベース基材とロウ誘導端子とを有するスペーサのロウ誘導端子面を底面に対して非垂直とすることにより、半導体装置とプリント配線基板との間隙を一定とする際に、半導体装置の外形寸法が大きくならず、半導体装置を実装する際の自由度を小さくすることなく、ハンダボール等のロウ付け条件を容易に変更することができるようになり、かつ、一定条件下でクリームハンダ、導電性接着剤等の塗布やハンダボールの使用ができ、ハンダの吸い寄せによる接続不良が発生しなくなることを見出し、本発明を完成させた。
　本発明の回路内蔵スペーサは、半導体装置とプリント配線基板との間隙を一定とする際に、半導体装置の外形寸法を大きくしない。また、本発明の回路内蔵スペーサは、半導体装置を実装する際の自由度を小さくすることなく、ハンダボール等のロウ付け条件を容易に変更することができる。さらに、本発明の回路内蔵スペーサは、一定条件下でクリームハンダ、導電性接着剤等の塗布やハンダボールの使用ができ、ハンダの吸い寄せによる接続不良を発生させない。さらに、本発明の回路内蔵スペーサは、ベース基材の内部及び／又は表面に、電子回路を有し、かつ、ロウ誘導端子の一部又は全部が電子回路に接続されているため、所望の端子に電子回路の機能を付加することができる。
　以上、実施形態（及び実施例）を参照して本願発明を説明したが、本願発明は上記実施形態（及び実施例）に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は２００８年７月１４日に出願された日本出願特願２００８－１８３０６７を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本発明は、プリント配線基板とプリント配線基板、プリント配線基板と半導体回路、プリント配線基板と各種デバイスを、ロウ付け対象の間隙を一定範囲に保持して、電気的に接続することに貢献できる。
図１［１］は第一実施形態に係る回路内蔵スペーサを示す模式的な斜視図である。図１［２］は、図１［１］中のＡ－Ａ線に沿った模式的な端面図である。 図２［１］は、第一実施形態に係る回路内蔵スペーサの使用例におけるＬＳＩを実装する前の状態を示す模式的な斜視図である。図２［２］は、図２［１］中のＢ－Ｂ線に沿った模式的な端面図である。 図３［１］は、第一実施形態に係る回路内蔵スペーサの使用例におけるＬＳＩを実装した後の状態を示す模式的な斜視図である。図３［２］は、図３［１］中のＣ－Ｃ線に沿った模式的な端面図である。 図３［２］中の領域Ｄのロウ付け後の模式的な拡大端面図である。 第一実施形態の製造方法を示す製造工程図である。 図６［１］は、第一実施形態の製造方法の回路配置工程で得られる、電子回路が形成されたシリコンウェハの模式的な斜視図である。図６［２］は、第一実施形態の製造方法の削孔用マスク形成工程で得られる、マスクが形成されたシリコンウェハの模式的な斜視図である。 図７［１］は、第一実施形態の製造方法の削孔工程の説明図である。図７［２］は、第一実施形態の製造方法の削孔工程に用いられるシリコンウェハ及び先端工具の模式的な斜視図である。 図８［１］は、第一実施形態の製造方法の削孔工程の説明図である。図８［２］は、第一実施形態の製造方法の削孔工程で得られる、孔を有するマスク付きシリコンウェハの模式的な斜視図である。 図９［１］は、第一実施形態の製造方法のマスク除去工程で得られる、孔を有するシリコンウェハの模式的な斜視図である。図９［２］は、第一実施形態の製造方法の酸化膜形成工程で得られる、表面に酸化膜を有するシリコンウェハの模式的な斜視図である。 図１０［１］は、第一実施形態の製造方法の金属端子用マスク形成工程で得られる、表面に酸化膜を有するシリコンウェハの模式的な端面図である。図１０［２］は、第一実施形態の製造方法の金属端子形成工程で得られる、金属端子を有するシリコンウェハを示す模式的な端面図である。 図１１［１］は、第一実施形態の製造方法のマスク除去工程で得られる、金属端子を有するシリコンウェハを示す模式的な端面図である。図１１［２］は、第一実施形態の製造方法の切断工程の説明図である。 図１２［１］は、第二実施形態に係る回路内蔵スペーサ及びその製造方法で得られる回路内蔵スペーサを示す模式的な斜視図である。図１２［２］は、第三実施形態に係る回路内蔵スペーサ及びその製造方法で得られる回路内蔵スペーサを示す模式的な斜視図である。 図１３［１］は、第四実施形態に係る回路内蔵スペーサ及びその製造方法で得られる回路内蔵スペーサを示す模式的な斜視図である。図１３［２］は、第四実施形態に係る回路内蔵スペーサ及びその製造方法の削孔工程で得られる、略四角錐状の孔を有するシリコンウェハの斜視図及び斜視図中の領域Ｅの拡大図である。 図１４［１］は、第四実施形態に係る回路内蔵スペーサの製造方法の削孔工程で得られる、略四角錐状の孔を有するシリコンウェハの平面図及び断面図である。図１４［２］は、第五実施形態に係る回路内蔵スペーサの製造方法で得られるスペーサを示す模式的な斜視図である。 図１５［１］は、半導体回路チップをインターポーザに実装したＬＳＩの模式的な断面図である。図１５［２］は、子ボードをプリント配線基板に実装した状態の模式的な断面図である。 図１６［１］は、ＬＳＩと対象基板との間隙が不均一になった状態の模式的な断面図を示す。図１６［２］は、ＬＳＩに電子部品を実装した場合の断面図である。
　１００、１０１、１０２、１０３、１０４　回路内蔵スペーサ
　１１０　ロウ誘導端子面
　１２０、１２１、１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ、１２２、１２２ａ、１２２ｂ、１２２ｃ、１２２ｄ、１２３、１２４、１２５　ロウ誘導端子
　１３０、１５２１　上面側の縁
　１３５　側部の縁
　１４０、１５２３　底面側の縁
　１５０　ベース基材
　１５０ａ、１５０ｂ、１５０ｃ、１５０ｄ、１５０ｅ、１５０ｆ、１５０ｇ、１５０ｈ　側面
　１５１、１５１ａ、１５１ａａ、１５１ｂ、１５１ｃ、１５１ｄ、１５１ｅ、１５１ｆ、１５１ｇ、１５１ｈ、１５１ｉ　シリコンウェハ
　１５２、１５２ａ　孔
　１５３　孔の縁
　１５４　孔の内部表面
　１６１　上面
　１６２　底面
　１７０　切り代
　１７１、１７２、１７３、１７４、１７２ａ　仮想線
　１８０、４４０　レジスト
　１８１　円孔準備穴位置
　３００　ＬＳＩ
　３１０　インターポーザ
　３１１　インターポーザパッド
　３２０、３２１、３２２　ＬＳＩパッド
　３３０　半導体回路チップ
　３３１　半導体チップパッド
　４００　プリント配線基板
　４０１　子ボード
　４１０　親ボード
　４２０、４２１、４２２　ＰＷＢパッド
　４２５　子ボードパッド
　５０１、５０２、５０３　ハンダ
　５１０、５１１　ハンダボール
　６０１、６０２、６０３、６０４　電子部品
　７１０　電子回路
　７１１　プラグ
　７２０　引出端子
　８１０　先端工具
　８４１　容器
　１５２２　斜辺

Claims (12)

  1. 　第一のパッドを有する第一の基板とこの第一の基板に対向するとともに第二のパッドを有する第二の基板との間に装備される基板間スペーサであって、
    　電気絶縁性のベース基材と、このベース基材に形成された電子回路と、この電子回路に電気的に接続されるとともに前記第一のパッドと前記第二のパッドとをロウで接続するロウ誘導端子とを備え、
    　前記ロウ誘導端子の表面であるロウ誘導端子面が、前記第一のパッド及び前記第二のパッドの少なくとも一方に対して非垂直であることを特徴とする基板間スペーサ。
  2. 　前記ベース基材の表面が、底面、上面、及び当該底面と当該上面との間の側面から構成され、
    　前記ロウ誘導端子が、前記底面の少なくとも一部と、前記上面の少なくとも一部と、前記側面の少なくとも一部とを被覆しており、
    　前記ロウ誘導端子の前記側面を被覆している部分の表面であるロウ誘導端子面が、前記底面に対して非垂直であることを特徴とする請求項１記載の基板間スペーサ。
  3. 　前記ロウ誘導端子面と前記底面とのなす角度が鋭角であることを特徴とする請求項２記載の基板間スペーサ。
  4. 　前記ロウ誘導端子面が曲面であることを特徴とする請求項３記載の基板間スペーサ。
  5. 　前記曲面が凹曲面であることを特徴とする請求項４記載の基板間スペーサ。
  6. 　前記ロウがハンダであり、このハンダの溶融前が球状のハンダボールであり、
    　前記凹曲面の曲率半径が前記ハンダボールの曲率半径よりも大きいことを特徴とする請求項５記載の基板間スペーサ。
  7. 　前記ロウ誘導端子面が平面であることを特徴とする請求項３記載の基板間スペーサ。
  8. 　電気絶縁性のベース基材と、このベース基材に形成された電子回路と、この電子回路に電気的に接続されたロウ誘導端子と、を有する基板間スペーサを製造する方法であって、
    　前記ベース基材に前記電子回路を形成し、
    　前記ベース基材の底面に対して非垂直となる内部表面を有する孔を当該ベース基材に削成し、
    　前記孔の縁及び前記内部表面に金属からなる前記ロウ誘導端子を形成することを特徴とする基板間スペーサの製造方法。
  9. 　前記ベース基材に前記孔を削成する際に、回転軸を含む断面における先端部の形状が凸状の曲線である先端工具を用いることを特徴とする請求項８記載の基板間スペーサの製造方法。
  10. 　前記ベース基材に前記電子回路を形成した後に、前記ベース基材に前記孔を削成することを特徴とする請求項８又は９記載の基板間スペーサの製造方法。
  11. 　前記ベース基材に前記孔を削成した後に、前記ベース基材に前記電子回路を形成することを特徴とする請求項８又は９記載の基板間スペーサの製造方法。
  12. 　前記第一の基板と、前記第二の基板と、請求項１乃至７のいずれか一項に記載の基板間スペーサとを備え、
    　前記第一のパッドと前記ロウ誘導端子と前記第二のパッドとが前記ロウで接続されたことを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270645A (ja) * 2001-03-14 2002-09-20 Canon Inc 半導体装置及びハンダ付け方法
JP2005129752A (ja) * 2003-10-24 2005-05-19 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2006216691A (ja) * 2005-02-02 2006-08-17 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270645A (ja) * 2001-03-14 2002-09-20 Canon Inc 半導体装置及びハンダ付け方法
JP2005129752A (ja) * 2003-10-24 2005-05-19 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2006216691A (ja) * 2005-02-02 2006-08-17 Toshiba Corp 半導体装置及びその製造方法

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