WO2009154073A1 - 固体撮像素子およびカメラシステム - Google Patents

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WO2009154073A1
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勤 西出
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Definitions

  • the present invention relates to a solid-state imaging device represented by a CMOS image sensor and a camera system.
  • CMOS image sensors have attracted attention as solid-state image sensors (image sensors) that replace CCDs.
  • CMOS image sensor has overcome the following problems.
  • a dedicated process is required for manufacturing a CCD pixel, and a plurality of power supply voltages are required for its operation, and a plurality of peripheral ICs must be operated in combination.
  • the CMOS image sensor overcomes various problems such as a very complicated system.
  • the CMOS image sensor can be manufactured by using a manufacturing process similar to that of a general CMOS integrated circuit, can be driven by a single power source, and further, an analog circuit or logic using the CMOS process. Circuits can be mixed in the same chip.
  • the CMOS image sensor has a plurality of great merits such that the number of peripheral ICs can be reduced.
  • the output circuit of a CCD is mainly one channel (ch) output using an FD amplifier having a floating diffusion layer (FD: Floating Diffusion).
  • a CMOS image sensor has an FD amplifier for each pixel, and the output is mainly a column parallel output type in which a row in a pixel array is selected and read out in the column direction at the same time. It is.
  • CMOS image sensor when a pixel is reset, a method of sequentially resetting a pixel for each row is often used.
  • This method is called rolling shutter.
  • FIG. 1 is a diagram showing a pixel example of a CMOS image sensor composed of four transistors.
  • This pixel 1 has a photoelectric conversion element 11 made of, for example, a photodiode.
  • a photoelectric conversion element 11 for this one photoelectric conversion element 11, there are four transistors: a transfer transistor 12, a reset transistor 13, an amplification transistor 14, and a selection transistor 15. As an active element.
  • the photoelectric conversion element 11 photoelectrically converts incident light into an amount of electric charges (here, electrons) corresponding to the amount of light.
  • the transfer transistor 12 is connected between the photoelectric conversion element 11 and the floating diffusion FD, and a transmission signal (drive signal) TG is given to the gate (transfer gate) through the transfer control line LTx.
  • the reset transistor 13 is connected between the power supply line LVDD and the floating diffusion FD, and a reset signal RST is given to its gate through the reset control line LRST.
  • the gate of the amplification transistor 14 is connected to the floating diffusion FD.
  • the amplification transistor 14 is connected to the signal line 16 via the selection transistor 15, and constitutes a constant current source and a source follower outside the pixel portion.
  • an address signal (selection signal) SEL is given to the gate of the selection transistor 15 through the selection control line LSEL, and the selection transistor 15 is turned on.
  • the amplification transistor 14 When the selection transistor 15 is turned on, the amplification transistor 14 amplifies the potential of the floating diffusion FD and outputs a voltage corresponding to the potential to the signal line 16. The voltage output from each pixel through the signal line 16 is output to a column circuit (column processing circuit).
  • the charge accumulated in the photoelectric conversion element 11 turns on the transfer transistor 12 and transfers the charge accumulated in the photoelectric conversion element 11 to the floating diffusion FD.
  • the floating diffusion FD turns on the reset transistor 13 so as to receive the electric charge of the photoelectric conversion element 11 in advance so as to release the electric charge to the power supply side.
  • the reset transistor 13 is turned on in parallel with the transfer transistor 12 to directly charge the power supply.
  • the reset transistor 13 is turned on to reset the floating diffusion FD, and surplus charges (noise) are output to the output signal line 16 through the selection transistor 15 that is turned on in this state. This is called P-phase output.
  • the transfer transistor 12 is turned on to transfer the charge accumulated in the photoelectric conversion element 11 to the floating diffusion FD, and the output is output to the output signal line 16. This is called D-phase output.
  • the difference between the D-phase output and the P-phase output is taken outside the pixel circuit, and the reset noise of the floating diffusion FD is canceled to obtain an image signal.
  • FIG. 2 is a diagram showing a general configuration example of a CMOS image sensor (solid-state imaging device) in which the pixels of FIG. 1 are arranged in a two-dimensional array.
  • CMOS image sensor solid-state imaging device
  • a CMOS image sensor 20 in FIG. 2 includes a pixel array unit 21 in which the pixel circuits shown in FIG. 1 are arranged in a two-dimensional array, a pixel driving circuit (vertical scanning circuit) 22, and a column circuit (column processing circuit) 23. Has been.
  • the pixel drive circuit 22 controls on / off of the transfer transistor 12, the reset transistor 13, and the selection transistor 15 of the pixels in each row.
  • the column circuit 23 is a circuit that receives data of a pixel row that is controlled to be read out by the pixel driving circuit 22 and transfers the data to a signal processing circuit at a subsequent stage.
  • FIG. 3 is a timing chart of the rolling shutter operation of the circuit shown in FIG.
  • the pixel reset operation is performed successively, and then the pixel readout operation is performed in a manner to follow it.
  • the pixels in each row accumulate signals in the photoelectric conversion element during the pixel reset operation and the pixel read operation, and read them out by the pixel read operation.
  • WD wide dynamic range
  • DR wide dynamic range
  • the gain setting when the gain setting is reflected at the update timing after register communication, the gain setting is reflected in the frame.
  • the countermeasure is, for example, as shown in FIG. 5, in which a gain setting is performed in the next frame after the shutter setting frame.
  • a solid-state imaging device includes a pixel unit in which a plurality of pixel circuits having a mechanism for converting an optical signal into an electrical signal and storing the electrical signal in accordance with an exposure time are arranged in a matrix.
  • a pixel drive unit that can be driven to perform a shutter operation and a readout operation of the pixel unit according to the setting data, and external shutter setting data and gain setting data, and at least the shutter setting and gain setting
  • an interface unit including a function of controlling the timing to be reflected in the pixel driving unit, and the interface unit includes a function of reflecting the gain in the next frame one frame after being set.
  • the interface unit has a function of detecting driving of a plurality of frames and delaying the reflection of one frame gain.
  • the interface unit includes a switching unit that selects whether to reflect the gain setting value with a delay of one frame or without the delay of one frame.
  • the interface unit includes a data holding unit that holds external shutter setting data and gain setting data, a delay update timing generation unit that receives the update timing signal and generates a one-frame delay update timing signal, A gain holding unit that delays and outputs a gain setting value that is supplied in response to a delayed update timing signal, and a shutter setting value that is held in the data holding unit in response to the update timing signal.
  • a reflection control unit that supplies the gain setting value to the gain holding unit.
  • the interface unit includes a data holding unit that holds external shutter setting data and gain setting data, a delay update timing generation unit that receives the update timing signal and generates a one-frame delay update timing signal, A gain holding unit that delays and outputs a gain setting value that is supplied in response to a delayed update timing signal, and a shutter setting value and a gain setting value that are received in the data holding unit in response to the update timing signal
  • the reflection control unit that supplies the gain setting value to the gain holding unit and the non-delayed gain setting value output from the reflection control unit or the gain setting value delayed by the gain holding unit are selected. And a switching unit for outputting automatically.
  • the camera system of the present invention includes a solid-state image sensor, an optical system that forms a subject image on the image sensor, and a signal processing circuit that processes an output image signal of the image sensor, the solid-state image sensor A pixel unit in which a plurality of pixel circuits having a mechanism for converting an optical signal into an electrical signal and accumulating the electrical signal according to an exposure time are arranged in a matrix, and a shutter operation of the pixel unit according to setting data
  • a pixel driving unit that can be driven to perform a readout operation, a function of holding shutter setting data and gain setting data from the outside, and controlling timing for reflecting at least the shutter setting and gain setting to the pixel driving unit.
  • Including an interface unit, and the interface unit includes a function of reflecting the gain in the next frame one frame after being set.
  • shutter setting data and gain setting data are inputted and held in the interface unit from the outside.
  • the shutter setting value when reflecting the shutter setting and gain setting, the shutter setting value is reflected without delay, and the gain is reflected in the next frame one frame after the gain setting value is set.
  • FIG. 1 is a diagram illustrating a pixel example of a CMOS image sensor including four transistors.
  • FIG. 2 is a diagram illustrating a general configuration example of a CMOS image sensor (solid-state imaging device) in which the pixels of FIG. 1 are arranged in a two-dimensional array.
  • FIG. 3 is a timing chart showing the relationship between the shutter operation of a rolling shutter of a general CMOS image sensor and the horizontal period.
  • FIG. 4 is a diagram for explaining the occurrence of a problem that an invalid frame occurs.
  • FIG. 5 is a diagram for explaining that when the gain setting is performed in the frame subsequent to the frame for which the shutter setting has been performed, it is necessary to perform the communication twice for the shutter setting and the gain setting communication separately.
  • FIG. 1 is a diagram illustrating a pixel example of a CMOS image sensor including four transistors.
  • FIG. 2 is a diagram illustrating a general configuration example of a CMOS image sensor (solid-state imaging device) in which the pixels
  • FIG. 6 is a diagram for explaining that when the shutter setting and the gain setting are performed in the first frame, a problem that the previous one frame becomes an invalid frame occurs.
  • FIG. 7 is a diagram illustrating a configuration example of a CMOS image sensor (solid-state imaging device) according to the embodiment of the present invention.
  • FIG. 8 is a diagram illustrating an example of a pixel of a CMOS image sensor including four transistors according to the present embodiment.
  • FIG. 9 is a circuit diagram showing a configuration example of the interface unit according to the embodiment of the present invention.
  • FIG. 10 is a timing diagram showing a comparison of basic driving between the present embodiment and the existing technology.
  • FIG. 11 is a timing diagram showing a comparison between the present embodiment and the existing technology in the case of multi-frame driving.
  • FIG. 12 is a timing chart for explaining shutter setting and gain setting processing according to the present embodiment.
  • FIG. 13 is a diagram illustrating a configuration example of switching between the function of delaying the update timing of one frame and the function of not delaying the interface unit according to the present embodiment.
  • FIG. 14 is a block diagram illustrating a configuration example of a solid-state image pickup device (CMOS image sensor) equipped with column-parallel ADCs according to the present embodiment.
  • FIG. 15 is a diagram illustrating an example of a configuration of a camera system to which the solid-state imaging device according to the embodiment of the present invention is applied.
  • CMOS image sensor solid-state image pickup device
  • FIG. 7 is a diagram illustrating a configuration example of a CMOS image sensor (solid-state imaging device) according to the embodiment of the present invention.
  • the CMOS image sensor 100 includes a pixel array unit 110, a vertical scanning circuit 120 as a pixel driving unit, a horizontal scanning circuit 130, a column readout circuit 140, a control unit 150, a data processing unit 160, and an interface unit 170.
  • a plurality of pixel circuits 110A are arranged in a two-dimensional shape (matrix shape).
  • the solid-state imaging device 100 includes a configuration unit as a control system for sequentially reading signals from the pixel array unit 110.
  • the solid-state imaging device 100 includes a control unit 150 including an internal clock and an interface unit 170, a vertical scanning circuit 120 that controls row addresses and row scanning, a horizontal scanning circuit 130 that controls column addresses and column scanning, and a column readout circuit. 140 is arranged.
  • the interface unit 170 arranged in the control unit 150 will be described in detail later.
  • FIG. 8 is a diagram illustrating an example of a pixel of a CMOS image sensor including four transistors according to the present embodiment.
  • the pixel circuit 110A has a photoelectric conversion element 111 made of, for example, a photodiode.
  • the pixel circuit 110A has four transistors, that is, a transfer transistor 112, a reset transistor 113, an amplification transistor 114, and a selection transistor 115, as active elements, for the one photoelectric conversion element 111.
  • the photoelectric conversion element 111 photoelectrically converts incident light into an amount of electric charges (here, electrons) corresponding to the amount of light.
  • the transfer transistor 112 is connected between the photoelectric conversion element 111 and the floating diffusion FD as an output node, and a transmission signal TG as a control signal is given to the gate (transfer gate) through the transfer control line LTx.
  • the transfer transistor 112 transfers the electrons photoelectrically converted by the photoelectric conversion element 111 to the floating diffusion FD.
  • the reset transistor 113 is connected between the power supply line LVDD and the floating diffusion FD, and a reset signal RST, which is a control signal, is given to the gate of the reset transistor 113 through the reset control line LRST.
  • the reset transistor 113 resets the potential of the floating diffusion FD to the potential of the power supply line LVDD.
  • the gate of the amplification transistor 114 is connected to the floating diffusion FD.
  • the amplification transistor 114 is connected to the signal line 116 via the selection transistor 115, and constitutes a constant current source and a source follower outside the pixel portion.
  • the selection signal SEL which is a control signal corresponding to the address signal, is given to the gate of the selection transistor 115 through the selection control line LSEL, and the selection transistor 115 is turned on.
  • the amplification transistor 114 When the selection transistor 115 is turned on, the amplification transistor 114 amplifies the potential of the floating diffusion FD and outputs a voltage corresponding to the potential to the signal line 116. The voltage output from each pixel through the signal line 116 is output to the column readout circuit 140.
  • the reset control line LRST, transfer control line LTx, and selection control line LSEL wired to the pixel array unit 110 are wired as a set for each row of the pixel array.
  • the reset control line LRST, transfer control line LTx, and selection control line LSEL are driven by the vertical scanning circuit 120.
  • the vertical scanning circuit 120 has a function of specifying a row when performing a shutter operation / reading operation of the solid-state imaging device.
  • the vertical scanning circuit 120 reflects the shutter setting data by the interface unit 170 and the gain setting data related to the exposure ratio, and has a shutter drive processing function of the solid-state imaging device.
  • the column readout circuit 140 receives the readout data of the pixel row that is controlled to be read out by the vertical scanning circuit 120, and transfers this readout data to the subsequent data processing unit 160 via the horizontal scanning circuit 130.
  • the column readout circuit 140 has a function of performing signal processing such as correlated double sampling (CDS: Correlated Double Sampling).
  • CDS Correlated Double Sampling
  • the interface unit 170 has a function of holding shutter setting data and gain setting data in accordance with the clock CLK, data DT, and enable signal ENB, and controlling the timing at which the shutter setting data and gain setting data are reflected in the vertical scanning circuit 120. Have.
  • the interface unit 170 of the present embodiment includes a function of preventing an invalid frame from occurring by reflecting the gain one frame after the setting.
  • the interface unit 170 holds the gain setting data set from the outside and reflects it in the next frame.
  • the interface unit 170 has a function of detecting a drive having a plurality of frames and automatically delaying the reflection of one frame gain.
  • the interface unit 170 when the timing for reflecting the gain setting data is changed together with the shutter setting data, it is performed within the same communication period than when register setting communication is performed separately, and no invalid frame is generated. Reflect from the frame.
  • FIG. 9 is a circuit diagram showing a configuration example of the interface unit according to the embodiment of the present invention.
  • serial / parallel conversion unit 171 includes a serial / parallel conversion unit 171, a data holding unit 172, a one-frame delay update timing generation unit 173, a reflection control unit 174, and a gain holding unit 175.
  • the serial / parallel converter 171 converts the 3-line serial data into parallel data in accordance with the clock CLK, data DT, and enable signal ENB received from the outside.
  • the data holding unit 172 holds the shutter setting data and gain setting data converted into parallel data.
  • the 1-frame delay update timing generation unit 173 generates a delay update timing signal DUTM that is delayed by one frame in accordance with the update timing signal UTM supplied from the outside in synchronization with the vertical synchronization signal Vsync, and outputs the delayed update timing signal DUTM to the gain holding unit 175.
  • the reflection control unit 174 supplies the shutter setting data STR held in the data holding unit 172 to the subsequent vertical scanning circuit 120 and the like in synchronization with the update timing signal UTM given from the outside, and holds the gain setting data in gain. To the unit 175.
  • the gain holding unit 175 has one or a plurality of registers REG as latches, receives a delay update timing signal DUTM for delaying one frame, holds the supplied gain setting data for one frame, and then performs a subsequent vertical scanning circuit 120, etc.
  • FIG. 10 is a timing diagram showing a comparison of basic driving between the present embodiment and the existing technology.
  • FIG. 11 is a timing diagram showing a comparison of the case of the multi-frame drive between the present embodiment and the existing technology.
  • the data DT input from the outside by the 3-wire serial is converted from serial data to parallel data by the serial / parallel conversion unit 171 and held in the data holding unit 172.
  • the retained data is reflected in the solid-state imaging device 100 by the delay update timing signal DUTM generated internally, and each functional unit such as the vertical scanning circuit 120 is controlled by the control unit 150.
  • the operation of reflecting the data held in the data holding unit 172 to the inside delays the operation of reflecting only the gain setting.
  • the setting data held in the data holding unit 172 is not reflected in the update timing UTM only in the gain setting, and as shown in FIG. 10, the delay update delayed by one frame by the one frame delay update timing generation unit 173 Reflected internally by the timing signal DUTM.
  • the data of the gain register communicated at that time is reflected only by reflecting at the update timing delayed by one frame.
  • a register REG which is a latch is provided in the gain holding unit 175 and reflected at the one-frame delay update timing.
  • FIG. 12 is a timing chart for explaining shutter setting and gain setting processing according to the present embodiment.
  • the shutter setting value S1 and gain setting value G1 set during the communication period T1 are stored in the data holding unit 172.
  • the update timing signal UTM is reflected in the control internal register REG through the reflection control unit 174, but only the shutter setting value S1 is reflected inside at this time.
  • the gain setting value G1 is updated to the internal register through the gain holding unit 175 by the gain delay update timing signal DUTM after one frame.
  • the gain setting is reflected without generating an invalid frame by the above method.
  • interface unit 170 has been described as an example in which only the function of delaying the reflection of the gain setting is delayed by one frame, for example, as illustrated in FIG. 13, the function of delaying the update timing of one frame and the function of not delaying It is also possible to configure to switch.
  • FIG. 13 is a diagram illustrating a configuration example of switching between the function of delaying the update timing of one frame and the function of not delaying the interface unit according to the present embodiment.
  • 13 includes a switching unit 176 in addition to the configuration of FIG.
  • the switching unit 176 selectively switches the gain setting data not delayed by one frame by the reflection control unit 174 or the gain setting data delayed by one frame by the gain holding unit 175 by the switching signal S171 from the serial / parallel conversion unit 171A. Output.
  • the CMOS image sensor according to each embodiment is not particularly limited.
  • the CMOS image sensor may be configured as a CMOS image sensor equipped with a column parallel type analog-digital converter (hereinafter abbreviated as ADC (Analog-digital-converter)). Is possible.
  • ADC Analog-digital-converter
  • FIG. 14 is a block diagram showing a configuration example of a solid-state image pickup device (CMOS image sensor) equipped with a column parallel ADC according to the present embodiment.
  • CMOS image sensor solid-state image pickup device
  • the solid-state imaging device 200 includes a pixel array unit 210 as an imaging unit, a vertical scanning circuit 220 as a pixel driving unit, a horizontal transfer scanning circuit 230, and a timing control circuit 240.
  • the solid-state imaging device 200 includes an ADC group 250, a digital-analog converter (hereinafter abbreviated as a DAC (Digital Analog Converter)) 260, an amplifier circuit (S / A) 270, and a signal processing circuit 280.
  • a digital-analog converter hereinafter abbreviated as a DAC (Digital Analog Converter)
  • S / A amplifier circuit
  • the pixel array unit 210 includes photodiodes and in-pixel amplifiers, for example, pixels as shown in FIG. 8 are arranged in a matrix (matrix).
  • the following circuit is arranged as a control circuit for sequentially reading out the signals of the pixel array unit 210.
  • a timing control circuit 240 that generates an internal clock as a control circuit, a vertical scanning circuit 220 that controls row addresses and row scanning, and a horizontal transfer scanning circuit 230 that controls column addresses and column scanning. Be placed.
  • the control unit 150 including the interface units 170 and 170A described in relation to FIGS. 7 to 13 is disposed in the timing control circuit 240.
  • ADC group 250 a plurality of ADCs each having a comparator 251, a counter 252, and a latch 253 are arranged.
  • the comparator 251 compares the reference voltage Vslop, which is a ramp waveform (RAMP) obtained by changing the reference voltage generated by the DAC 260 in a stepped manner, and an analog signal obtained from the pixel via the vertical signal line for each row line. To do.
  • Vslop which is a ramp waveform (RAMP) obtained by changing the reference voltage generated by the DAC 260 in a stepped manner
  • the counter 252 counts the comparison time of the comparator 251.
  • the ADC group 250 has an n-bit digital signal conversion function and is arranged for each vertical signal line (column line) to constitute a column parallel ADC block.
  • each latch 253 is connected to a horizontal transfer line 290 having a 2n-bit width, for example.
  • the analog signal (potential Vsl) read out to the vertical signal line is compared with the reference voltage Vslop (a linearly changing slope waveform with a certain slope) by the comparator 251 arranged for each column.
  • the counters 252 arranged for each column are operating in the same manner as the comparators 251, and the potential of the vertical signal line (analogue) is changed by changing the potential Vslop having a ramp waveform and the counter value in a one-to-one correspondence.
  • Signal) Vsl is converted into a digital signal.
  • the change in the reference voltage Vslop is to convert the change in voltage into a change in time, and it is converted into a digital value by counting the time in a certain period (clock).
  • the data held in the latch 253 is input to the signal processing circuit 280 via the horizontal transfer line 290 and the amplifier circuit 270 by the horizontal transfer scanning circuit 230, and a two-dimensional image is generated.
  • a solid-state imaging device having such an effect can be applied as an imaging device for a digital camera or a video camera.
  • FIG. 15 is a diagram illustrating an example of a configuration of a camera system to which the solid-state imaging device according to the embodiment of the present invention is applied.
  • the camera system 300 guides incident light to an imaging device 310 to which the CMOS image sensors (solid-state imaging devices) 100 and 200 according to the present embodiment can be applied and a pixel region of the imaging device 310.
  • An optical system imaging a subject image
  • a lens 320 that forms incident light (image light) on an imaging surface
  • a drive circuit (DRV) 330 that drives the imaging device 310
  • an output signal of the imaging device 310
  • PRC signal processing circuit
  • the drive circuit 330 includes a timing generator (not shown) that generates various timing signals including a start pulse and a clock pulse that drive a circuit in the imaging device 310, and drives the imaging device 310 with a predetermined timing signal. .
  • the signal processing circuit 340 performs predetermined signal processing on the output signal of the imaging device 310.
  • the image signal processed by the signal processing circuit 340 is recorded on a recording medium such as a memory.
  • the image information recorded on the recording medium is hard copied by a printer or the like.
  • the image signal processed by the signal processing circuit 340 is displayed as a moving image on a monitor including a liquid crystal display.
  • an imaging apparatus such as a digital still camera
  • the above-described imaging elements 100 and 200 as the imaging device 310, a highly accurate camera with low power consumption can be realized.
  • DESCRIPTION OF SYMBOLS 100 Solid-state image sensor, 110 ... Pixel array part, 110A ... Pixel, 111 ... Photoelectric conversion element, 112 ... Transfer transistor, 113 ... Reset transistor, 114 ... Amplification transistor , 115 ... selection transistor, 120 ... vertical scanning circuit (pixel drive unit), 130 ... horizontal scanning circuit, 140 ... column readout circuit, 150 ... control unit, 160 ... data processing 170, interface unit, 171 ... serial / parallel conversion unit, 172 ... data holding unit, 173 ... 1 frame delay update timing generation unit, 174 ... reflection control unit, 175 ...
  • Gain holding unit 176, switching unit, 200, solid-state imaging device, 210, pixel array unit, 220, vertical scanning circuit, 230 Horizontal transfer scanning circuit, 240 ... Timing control circuit, 250 ... ADC group, 260 ... DAC, 270 ... Amplifier circuit (S / A), 280 ... Signal processing circuit, 300
  • a camera system 310 ... an imaging device, 320 ... a lens, 330 ... a drive circuit, 340 ... a signal processing circuit.

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Abstract

　シャッターとゲインを同時に設定する場合であっても、無効フレームの発生を防止することが可能な固体撮像素子およびカメラシステムを提供する。光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素アレイ部１１０と、設定データに応じて上記画素部のシャッター動作、および読み出しを行うように駆動可能な画素駆動部１２０と、外部からのシャッター設定データおよびゲイン設定データを保持し、シャッター設定およびゲイン設定を少なくとも画素駆動部に反映させるタイミングを制御する機能を含むインタフェース部１７０と、を有し、インタフェース部１７０は、設定されてから１フレーム後の次フレームにゲインを反映させる機能を含む。

Description

固体撮像素子およびカメラシステム
　本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
　近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
　これはＣＭＯＳイメージセンサが次の課題を克服しているからである。
　すなわち、ＣＣＤ画素の製造には専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
　このようなＣＣＤの場合、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
　ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能で、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
　このため、ＣＭＯＳイメージセンサは、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
　ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
　これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
　これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
　そして、ＣＭＯＳイメージセンサでは一般に画素をリセットする際に、行ごとに遂次画素をリセットしていく方式が取られることが多い。
　この方式をローリングシャッターと呼ぶ。
　図１は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素例を示す図である。
　この画素１は、たとえばフォトダイオードからなる光電変換素子１１を有し、この１個の光電変換素子１１に対して、転送トランジスタ１２、リセットトランジスタ１３、増幅トランジスタ１４、および選択トランジスタ１５の４つのトランジスタを能動素子として有する。
　光電変換素子１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
　転送トランジスタ１２は、光電変換素子１１とフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に送信信号（駆動信号）ＴＧが与えられる。
　これにより、光電変換素子１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタ１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号ＲＳＴが与えられる。
　これにより、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
　フローティングディフュージョンＦＤには、増幅トランジスタ１４のゲートが接続されている。増幅トランジスタ１４は、選択トランジスタ１５を介して信号線１６に接続され、画素部外の定電流源とソースフォロアを構成している。
　そして、選択制御線ＬＳＥＬを通してアドレス信号（選択信号）ＳＥＬが選択トランジスタ１５のゲートに与えられ、選択トランジスタ１５がオンする。
　選択トランジスタ１５がオンすると、増幅トランジスタ１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線１６に出力する。信号線１６を通じて、各画素から出力された電圧は、カラム回路（列処理回路）に出力される。
　この画素のリセット動作とは、光電変換素子１１に蓄積されている電荷を、転送トランジスタ１２をオンし、光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送してはき出すことになる。
　このとき、フローティングディフュージョンＦＤは事前に光電変換素子１１の電荷を受け取れるように、リセットトランジスタ１３をオンして電荷を電源側にはきすてている。あるいは転送トランジスタ１２をオンしている間、これと並行としてリセットトランジスタ１３をオンにして、直接電源に電荷をはきすてる場合もある。
　これら一連の動作を単純化して、「画素リセット動作」あるいは「シャッター動作」と呼ぶ。
　一方読み出し動作では、まずリセットトランジスタ１３をオンにしてフローティングディフュージョンＦＤをリセットし、その状態でオンされた選択トランジスタ１５を通じて余剰電荷（ノイズ）が出力信号線１６に出力する。これをＰ相出力と呼ぶ。
　次に、転送トランジスタ１２をオンにして光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、その出力を出力信号線１６に出力する。これをＤ相出力と呼ぶ。
　画素回路外部でＤ相出力とＰ相出力の差分をとり、フローティングディフュージョンＦＤのリセットノイズをキャンセルして画像信号とする。
　単純化してこれら一連の動作を単純に「画素読み出し動作」と呼ぶ。
　図２は、図１の画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。
　図２のＣＭＯＳイメージセンサ２０は、図１に示した画素回路を２次元アレイ状に配置した画素アレイ部２１、画素駆動回路（垂直走査回路）２２、およびカラム回路（列処理回路）２３により構成されている。
　画素駆動回路２２は、各行の画素の転送トランジスタ１２、リセットトランジスタ１３、選択トランジスタ１５のオン、オフを制御する。
　カラム回路２３は、画素駆動回路２２により読み出し制御された画素行のデータを受け取り、後段の信号処理回路に転送する回路である。
　図３は、図２に示した回路のローリングシャッター動作のタイミングチャートを示す図である。
　図３に示すように、行遂次に画素リセット動作を行っていき、それを追いかける形で行遂次に画素読み出し動作を行う。
　各行の画素は、画素リセット動作と画素読み出し動作の間、光電変換素子に信号を蓄積し、これを画素読み出し動作で読み出す。
　ところで、上述したような撮像素子を有するカメラにおいては、逆光のシーンや明暗の輝度差が大きいシーンを撮影する際には、被写体の照度に露光時間を合わせた標準画像だけでは白潰れや黒潰れが生じる。
　そこで、露光時間の異なる非標準画像を複数枚撮影し、標準画像で明るすぎる領域や暗すぎる領域を非標準画像に合成ゲインをかけた画像に置き換えることによってダイナミックレンジの拡大を行い、出力ビットに合わせて圧縮が行われる。
　たとえば、ワイドダイナミックレンジ（ＷＤ）と呼ばれる処理では、複数回露光によってダイナミックレンジ（ＤＲ）の広い画像を取得して、複数画像の合成とダイナミックレンジ（ＤＲ）の圧縮が行われる。
特開２００４‐１６６２６９号公報
　ところで、ワイドダイナミックレンジ駆動で低輝度側と高輝度側の露光比を設定するために、シャッターのみではなく、ゲインも設定する必要が出てきた。
　しかし、既存の技術では、シャッターとゲインの設定を同時に行うと、無効フレームが発生するという問題が起こる。
　既存の技術では、ゲイン設定をレジスタ通信後の更新タイミングで反映されると、そのフレームにゲイン設定が反映される。
　ゲイン設定のみの変更であれば問題はない。
　しかし、シャッター設定とゲイン設定を同通信期間で行った場合、そのフレームに反映されるゲインに対してシャッター設定は１フレーム後から反映されるため、図４に示すように、１フレーム無効なフレームが発生してしまう問題が発生する。
　既存の技術で無効なフレームが発生してしまう問題を解決させることは可能である。
　その対策は、たとえば図５に示すように、シャッター設定を行ったフレームの次フレームでゲイン設定を行うといった手法である。
　しかし、この手法では、シャッター設定とゲイン設定の通信を分けて２度通信を行う必要があるため、設定に手間が掛かってしまう。
　また、ワイドダイナミックレンジ駆動のような複数のフレームを必要とする動作の場合、図６に示すように、先頭のフレームでシャッター設定とゲイン設定を行うと、同様に前の１フレームが無効フレームになるという問題が発生する。
　このため、ワイドダイナミックレンジ駆動を実現させている複数のフレームが無効となってしまう。
　本発明は、シャッターとゲインを同時に設定する場合であっても、無効フレームの発生を防止することが可能な固体撮像素子およびカメラシステムを提供することにある。
　本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、設定データに応じて上記画素部のシャッター動作、および読み出し動作を行うように駆動可能な画素駆動部と、外部からのシャッター設定データおよびゲイン設定データを保持し、シャッター設定およびゲイン設定を少なくとも上記画素駆動部に反映させるタイミングを制御する機能を含むインタフェース部と、を有し、上記インタフェース部は、設定されてから１フレーム後の次フレームにゲインを反映させる機能を含む。
　上記インタフェース部は、複数フレームの駆動を検出し、１フレームゲインの上記反映を遅延させる機能を有する。
　好適には、上記インタフェース部は、ゲイン設定値の反映を１フレーム遅延させて行うか、１フレーム遅延させずに反映させるかを選択する切替部を有する。
　好適には、上記インタフェース部は、外部からのシャッター設定データおよびゲイン設定データを保持するデータ保持部と、更新タイミング信号を受けて１フレーム遅延更新タイミング信号を生成する遅延更新タイミング生成部と、上記遅延更新タイミング信号を受けて供給されるゲイン設定値を１フレーム分遅延させて出力するゲイン保持部と、上記更新タイミング信号を受けて、上記データ保持部に保持されたシャッター設定値をそのまま出力し、ゲイン設定値を上記ゲイン保持部に供給する反映制御部と、を含む。
　好適には、上記インタフェース部は、外部からのシャッター設定データおよびゲイン設定データを保持するデータ保持部と、更新タイミング信号を受けて１フレーム遅延更新タイミング信号を生成する遅延更新タイミング生成部と、上記遅延更新タイミング信号を受けて供給されるゲイン設定値を１フレーム分遅延させて出力するゲイン保持部と、上記更新タイミング信号を受けて、上記データ保持部に保持されたシャッター設定値およびゲイン設定値をそのまま出力し、ゲイン設定値を上記ゲイン保持部に供給する反映制御部と、上記反映制御部から出力される遅延されていないゲイン設定値または上記ゲイン保持部により遅延されたゲイン設定値を選択的に出力する切替部と、を含む。
　本発明のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、設定データに応じて上記画素部のシャッター動作、および読み出し動作を行うように駆動可能な画素駆動部と、外部からのシャッター設定データおよびゲイン設定データを保持し、シャッター設定およびゲイン設定を少なくとも上記画素駆動部に反映させるタイミングを制御する機能を含むインタフェース部と、を有し、上記インタフェース部は、設定されてから１フレーム後の次フレームにゲインを反映させる機能を含む。
　本発明によれば、外部からインタフェース部にシャッター設定データおよびゲイン設定データが入力され保持される。
　そして、インタフェース部では、シャッター設定およびゲイン設定を反映させるに際し、シャッター設定値は遅延させずにそのまま反映させ、ゲイン設定値を設定されてから１フレーム後の次フレームにゲインを反映させる。
　本発明によれば、シャッターとゲインを同時に設定する場合であっても、無効フレームの発生を防止することができる。
図１は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素例を示す図である。 図２は、図１の画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。 図３は、一般的なＣＭＯＳイメージセンサのローリングシャッターのシャッター動作と水平周期の関係を示すタイミング図である。 図４は、１フレーム無効なフレームが発生してしまう問題が発生することを説明するための図である。 図５は、シャッター設定を行ったフレームの次フレームでゲイン設定を行う場合に、シャッター設定とゲイン設定の通信を分けて２度通信を行う必要があることを説明するための図である。 図６は、先頭のフレームでシャッター設定とゲイン設定を行うと、前の１フレームが無効フレームになるという問題が発生することを説明するための図である。 図７は、本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。 図８は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。 図９は、本発明の実施形態に係るインタフェース部の構成例を示す回路図である。 図１０は、本実施形態と既存技術との基本的な駆動を比較して示すタイミング図である。 図１１は、本実施形態と既存技術との複数フレーム駆動の場合を比較して示すタイミング図である。 図１２は、本実施形態に係るシャッター設定およびゲイン設定処理を説明するためのタイミング図である。 図１３は、本実施形態に係るインタフェース部の１フレーム更新タイミング遅延させる機能と、遅延させない機能とを切り替える構成例を示す図である。 図１４は、本実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図１５は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
　以下、本発明の実施の形態を図面に関連付けて説明する。
　図７は、本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
　本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、画素駆動部としての垂直走査回路１２０、および水平走査回路１３０、カラム読み出し回路１４０、制御部１５０、データ処理部１６０、およびインタフェース部１７０を有する。
　画素アレイ部１１０は、複数の画素回路１１０Ａが２次元状（マトリクス状）に配列されている。
　また、固体撮像素子１００においては、画素アレイ部１１０の信号を順次読み出すための制御系としての構成部を有する。
　すなわち、固体撮像素子１００は、内部クロックやインタフェース部１７０を含む制御部１５０、行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御する水平走査回路１３０、およびカラム読み出し回路１４０が配置されている。
　制御部１５０に配置されたインタフェース部１７０については後で詳述する。
　図８は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
　この画素回路１１０Ａは、たとえばフォトダイオードからなる光電変換素子１１１を有する。
　そして、画素回路１１０Ａは、この１個の光電変換素子１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
　光電変換素子１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
　転送トランジスタ１１２は、光電変換素子１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に制御信号である送信信号ＴＧが与えられる。
　これにより、転送トランジスタ１１２は、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
　これにより、リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
　フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
　そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
　選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線１１６に出力する。信号線１１６を通じて、各画素から出力された電圧は、カラム読み出し回路１４０に出力される。
　これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
　画素アレイ部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
　これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、垂直走査回路１２０により駆動される。
　垂直走査回路１２０は、固体撮像素子のシャッター動作・読み出し動作を行う際の行の指定を行う機能を有する。
　垂直走査回路１２０は、インタフェース部１７０によるシャッター設定データおよび露光比に関するゲイン設定データを反映させて、固体撮像素子のシャッター駆動処理機能を有する。
　カラム読み出し回路１４０は、垂直走査回路１２０により読み出し制御された画素行の読み出しデータを受け取り、この読み出しデータは水平走査回路１３０を介して後段のデータ処理部１６０に転送する。
　カラム読み出し回路１４０は、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）などの信号処理を施す機能を有する。
　以下、本実施形態に係るインタフェース部１７０の具体的な構成および機能について説明する。
　インタフェース部１７０は、クロックＣＬＫ、データＤＴ、イネーブル信号ＥＮＢに応じて、シャッター設定データやゲイン設定データを保持し、シャッター設定データおよびゲイン設定データを垂直走査回路１２０に反映させるタイミングを制御する機能を有する。
　既存技術では、ゲインの設定を行った際、設定を行ったフレームにゲインを反映すると、一つ前のフレームから反映されてしまい、１フレーム無効なフレームが発生してしまう。
　そこで、本実施形態のインタフェース部１７０は、設定されてから１フレーム後にゲインを反映させることで、無効なフレームが発生しないようにする機能を含む。
　インタフェース部１７０は、外部から設定されたゲイン設定データを保持し、次フレームで反映させる。
　インタフェース部１７０は、複数フレームを有する駆動を検出して、自動で１フレームゲインの反映を遅延させる機能を有する。
　インタフェース部１７０においては、ゲイン設定データを反映するタイミングを、シャッター設定データと合わせて変更する場合、分けてレジスタ設定通信を行うより同じ通信期間内に行い、かつ無効なフレームが発生せず、同フレームから反映させる。
　図９は、本発明の実施形態に係るインタフェース部の構成例を示す回路図である。
　図９のインタフェース部１７０は、シリアル／パラレル変換部１７１、データ保持部１７２、１フレーム遅延更新タイミング生成部１７３、反映制御部１７４、およびゲイン保持部１７５を有する。
　シリアル／パラレル変換部１７１は、外部から受けたクロックＣＬＫ、データＤＴ、イネーブル信号ＥＮＢに応じて、３線シリアルデータをパラレルデータに変換する。
　データ保持部１７２は、パラレルデータに変換されたシャッター設定データおよびゲイン設定データを保持する。
　１フレーム遅延更新タイミング生成部１７３は、垂直同期信号Ｖｓｙｎｃに同期して外部から与えられる更新タイミング信号ＵＴＭに応じ、１フレーム遅延させる遅延更新タイミング信号ＤＵＴＭを生成し、ゲイン保持部１７５に出力する。
　反映制御部１７４は、外部から与えられる更新タイミング信号ＵＴＭに同期して、データ保持部１７２に保持されたシャッター設定データＳＴＲを、後段の垂直走査回路１２０等に供給し、ゲイン設定データをゲイン保持部１７５に供給する。
　ゲイン保持部１７５は、ラッチとしてのレジスタＲＥＧを１または複数有し、１フレーム遅延させる遅延更新タイミング信号ＤＵＴＭを受けて、供給されたゲイン設定データを１フレーム分保持した後、後段の垂直走査回路１２０等に供給する。
　図１０は、本実施形態と既存技術との基本的な駆動を比較して示すタイミング図である。
　図１１は、本実施形態と既存技術との複数フレーム駆動の場合を比較して示すタイミング図である。
　インタフェース部１７０において、３線シリアルで外部から入力されたデータＤＴは、シリアル／パラレル変換部１７１でシリアルデータからパラレルデータへと変換され、データ保持部１７２に保持される。
　そして、内部で生成される遅延更新タイミング信号ＤＵＴＭにより、保持されていたデータは固体撮像素子１００内部へと反映され、制御部１５０によって各機能部、たとえば垂直走査回路１２０等を制御する。
　データ保持部１７２に保持されていたデータを内部へと反映する動作は、ゲイン設定のみ反映する動作を遅らせている。
　データ保持部１７２で保持している設定データをゲイン設定のみ更新タイミングＵＴＭで内部へと反映させず、図１０に示すように、１フレーム遅延更新タイミング生成部１７３で１フレーム分遅延させた遅延更新タイミング信号ＤＵＴＭで内部へ反映させる。
　また、図１１に示すように、ワイドダイナミックレンジ駆動のような複数のフレームを必要とする場合は、上記で無効フレームの発生を防止できる。
　ただし、毎フレームにゲイン設定を変える駆動の場合、１フレーム遅延させた更新タイミングで反映させるだけでは、その時通信したゲインのレジスタのデータが反映されてしまう。
　このため、このような駆動でもゲイン設定の反映を１フレーム遅延させるために、本実施形態においては、ゲイン保持部１７５にラッチであるレジスタＲＥＧを設け、１フレーム遅延更新タイミングで反映させている。
　これにより、毎フレームにゲイン設定を行う場合でも無効フレームを発生させなくすることが可能となる。
　図１２は、本実施形態に係るシャッター設定およびゲイン設定処理を説明するためのタイミング図である。
　通信期間Ｔ１に設定されたシャッター設定値Ｓ１、ゲイン設定値Ｇ１はデータ保持部１７２にデータ保持される。
　そして、更新タイミング信号ＵＴＭにより反映制御部１７４を通して制御内部レジスタＲＥＧへと反映されるが、この時点ではシャッター設定値Ｓ１のみが内部へ反映される。
　ゲイン設定値Ｇ１は、１フレーム後のゲインの遅延更新タイミング信号ＤＵＴＭにより、ゲイン保持部１７５を通して内部レジスタへと更新される。
　そして、出力端子ＴＯへと出力される。
　以上の手法で無効フレームを発生させることなく、ゲイン設定が反映されることを実現している。
　以上説明したように、本実施形態によれば、内部への更新タイミングを１フレーム遅延させた更新タイミングを設けることで、外部から設定されたゲイン設定の反映を１フレーム遅延させることが可能となる。
　また、通常の駆動では２度レジスタの通信を行う必要が無くなる。
　さらにまた、ゲイン専用の内部ラッチを設けることで、毎フレーム外部からゲイン設定を変更した場合でも、１フレーム遅延したゲイン反映が可能となり、無効フレームの発生を無くすことができる。
　なお、インタフェース部１７０は、ゲイン設定の反映を１フレーム遅延させる機能のみを有する場合を例に説明したが、たとえば図１３に示すように、１フレーム更新タイミング遅延させる機能と、遅延させない機能とを切り替えるように構成することも可能である。
　図１３は、本実施形態に係るインタフェース部の１フレーム更新タイミング遅延させる機能と、遅延させない機能とを切り替える構成例を示す図である。
　図１３のインタフェース部１７０は、図９の構成に加えて切替部１７６を有する。
　切替部１７６は、シリアル／パラレル変換部１７１Ａによる切替信号Ｓ１７１により反映制御部１７４よる１フレーム遅延されていないゲイン設定データまたはゲイン保持部１７５で１フレーム分遅延されたゲイン設定データを選択切り替えして出力する。
　図１３の構成によれば、１フレーム更新タイミング遅延させる機能と、遅延させない機能とを切替える事を可能にすることで、これまでのゲイン設定の反映で使用したい場合にも対応が可能である。
　なお、各実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ－デジタル変換装置（以下、ＡＤＣ（Analog digital converter）と略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
　図１４は、本実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
　この固体撮像素子２００は、図１４に示すように、撮像部としての画素アレイ部２１０、画素駆動部としての垂直走査回路２２０、水平転送走査回路２３０、タイミング制御回路２４０を有する。
　さらに、固体撮像素子２００は、ＡＤＣ群２５０、デジタル－アナログ変換装置（以下、DAC (Digital Analog converter)と略す）２６０、アンプ回路（Ｓ／Ａ）２７０、および信号処理回路２８０を有する。
　画素アレイ部２１０は、フォトダイオードと画素内アンプとを含む、たとえば図８に示すような画素がマトリックス状（行列状）に配置されて構成される。
　また、固体撮像素子２００においては、画素アレイ部２１０の信号を順次読み出すための制御回路として次の回路が配置されている。
　すなわち、固体撮像素子２００においては、制御回路として内部クロックを生成するタイミング制御回路２４０、行アドレスや行走査を制御する垂直走査回路２２０、そして列アドレスや列走査を制御する水平転送走査回路２３０が配置される。
　そして、タイミング制御回路２４０が、図７～図１３に関連付けて説明した、インタフェース部１７０，１７０Ａを含む制御部１５０が配置されている。
　ＡＤＣ群２５０は、比較器２５１、カウンタ２５２、およびラッチ２５３を有するＡＤＣが複数列配列されている。
　比較器２５１は、ＤＡＣ２６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する。
　カウンタ２５２は、比較器２５１の比較時間をカウントする。
　ＡＤＣ群２５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
　各ラッチ２５３の出力は、たとえば２ｎビット幅の水平転送線２９０に接続されている。
　そして、水平転送線２９０に対応した２ｎ個のアンプ回路２７０、および信号処理回路２８０が配置される。
　ＡＤＣ群２５０においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器２５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
　このとき、比較器２５１と同様に列毎に配置されたカウンタ２５２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
　参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
　そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器２５１の出力が反転し、カウンタ２５２の入力クロックを停止し、ＡＤ変換が完了する。
　以上のＡＤ変換期間終了後、水平転送走査回路２３０により、ラッチ２５３に保持されたデータが、水平転送線２９０、アンプ回路２７０を経て信号処理回路２８０に入力され、２次元画像が生成される。
　このようにして、列並列出力処理が行われる。
　このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
　図１５は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
　本カメラシステム３００は、図１５に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，２００が適用可能な撮像デバイス３１０と、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０と、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
　駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
　また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
　信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
　上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した撮像素子１００，２００を搭載することで、低消費電力で、高精度なカメラが実現できる。
　１００・・・固体撮像素子、１１０・・・画素アレイ部、１１０Ａ・・・画素、１１１・・・光電変換素子、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・増幅トランジスタ、１１５・・・選択トランジスタ、１２０・・・垂直走査回路（画素駆動部）、１３０・・・水平走査回路、１４０・・・カラム読み出し回路、１５０・・・制御部、１６０・・・データ処理部、１７０・・・インタフェース部、１７１・・・シリアル／パラレル変換部、１７２・・・データ保持部、１７３・・・１フレーム遅延更新タイミング生成部、１７４・・・反映制御部、１７５・・・ゲイン保持部、１７６・・・切替部、２００・・・固体撮像素子、２１０・・・画素アレイ部、２２０・・・垂直走査回路、２３０・・・水平転送走査回路、２４０・・・タイミング制御回路、２５０・・・ＡＤＣ群、２６０・・・ＤＡＣ、２７０・・・アンプ回路（Ｓ／Ａ）、２８０・・・信号処理回路、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・レンズ、３３０・・・駆動回路、３４０・・・信号処理回路。

Claims (6)

  1. 　光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、
    　設定データに応じて上記画素部のシャッター動作、および読み出し動作を行うように駆動可能な画素駆動部と、
    　外部からのシャッター設定データおよびゲイン設定データを保持し、シャッター設定およびゲイン設定を少なくとも上記画素駆動部に反映させるタイミングを制御する機能を含むインタフェース部と、を有し、
    　上記インタフェース部は、
    　　設定されてから１フレーム後の次フレームにゲインを反映させる機能を含む
    　固体撮像素子。
  2. 　上記インタフェース部は、
    　　複数フレームの駆動を検出し、１フレームゲインの上記反映を遅延させる機能を有する
    　請求項１記載の固体撮像素子。
  3. 　上記インタフェース部は、
    　　ゲイン設定値の反映を１フレーム遅延させて行うか、１フレーム遅延させずに反映させるかを選択する切替部を有する
    　請求項１または２記載の固体撮像素子。
  4. 　上記インタフェース部は、
    　　外部からのシャッター設定データおよびゲイン設定データを保持するデータ保持部と、
    　　更新タイミング信号を受けて１フレーム遅延更新タイミング信号を生成する遅延更新タイミング生成部と、
    　　上記遅延更新タイミング信号を受けて供給されるゲイン設定データを１フレーム分遅延させて出力するゲイン保持部と、
    　　上記更新タイミング信号を受けて、上記データ保持部に保持されたシャッター設定データをそのまま出力し、ゲイン設定データを上記ゲイン保持部に供給する反映制御部と、を含む
    　請求項１または２記載の固体撮像素子。
  5. 　上記インタフェース部は、
    　　外部からのシャッター設定データおよびゲイン設定データを保持するデータ保持部と、
    　　更新タイミング信号を受けて１フレーム遅延更新タイミング信号を生成する遅延更新タイミング生成部と、
    　　上記遅延更新タイミング信号を受けて供給されるゲイン設定値を１フレーム分遅延させて出力するゲイン保持部と、
    　　上記更新タイミング信号を受けて、上記データ保持部に保持されたシャッター設定値およびゲイン設定値をそのまま出力し、ゲイン設定値を上記ゲイン保持部に供給する反映制御部と、
    　　上記反映制御部から出力される遅延されていないゲイン設定値または上記ゲイン保持部により遅延されたゲイン設定値を選択的に出力する切替部と、を含む
    　請求項３記載の固体撮像素子。
  6. 　固体撮像素子と、
    　上記撮像素子に被写体像を結像する光学系と、
    　上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
    　上記固体撮像素子は、
    　　光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、
    　　設定データに応じて上記画素部のシャッター動作、および読み出し動作を行うように駆動可能な画素駆動部と、
    　　外部からのシャッター設定データおよびゲイン設定データを保持し、シャッター設定およびゲイン設定を少なくとも上記画素駆動部に反映させるタイミングを制御する機能を含むインタフェース部と、を有し、
    　　上記インタフェース部は、
    　　　設定されてから１フレーム後の次フレームにゲインを反映させる機能を含む
    　カメラシステム。
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