WO2009147862A1 - 撮像装置 - Google Patents

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WO2009147862A1
WO2009147862A1 PCT/JP2009/002537 JP2009002537W WO2009147862A1 WO 2009147862 A1 WO2009147862 A1 WO 2009147862A1 JP 2009002537 W JP2009002537 W JP 2009002537W WO 2009147862 A1 WO2009147862 A1 WO 2009147862A1
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charge
photoelectric conversion
region
light
gate
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Application number
PCT/JP2009/002537
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French (fr)
Inventor
青山千秋
川人祥二
Original Assignee
本田技研工業株式会社
国立大学法人静岡大学
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/70—Circuitry for compensating brightness variation in the scene
    • H04N23/74—Circuitry for compensating brightness variation in the scene by influencing the scene brightness using illuminating means
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H—ELECTRICITY
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    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion

Definitions

  • the present invention relates to an imaging apparatus that forms an image from which the influence of ambient light is removed.
  • Japanese Patent Laid-Open No. 2006-155422 discloses a difference between an output of a light detection unit when light is not emitted from a light source to a target space and an output of a light detection unit when light is emitted from a light source to the target space. Is described as a pixel value to recognize an object.
  • the pixel value is sampled at a high rate, and the number of charges handled in one sampling is very small.
  • the charge generated in a pixel is distributed to multiple capacitors, if the incident light has a non-uniform peak in the pixel, especially if it has a peak near the distribution gate, it is distributed to which capacitor. Depending on whether the charge is accumulated, a difference occurs in the accumulated charge, and the reliability of signal processing is lowered.
  • Japanese Patent Application Laid-Open No. 2-304974 describes a structure and manufacturing method of an embedded photodiode.
  • a P-type region 13 is formed on the N-type region 6 (FIG. 1 (e)) of the photodiode formed on the semiconductor substrate, and the N-type photodiode region 6 is embedded (FIG. 1 (f)).
  • the charges generated in the photodiode region 6 are transferred to the N-type region 7 serving as a charge transfer portion by the action of the silicon electrode serving as a transfer gate.
  • the image pickup device of the present invention is configured by a semiconductor in which a charge transfer unit is connected to a light receiving unit by one or a plurality of embedded photodiodes, and the charges are distributed by a plurality of gates to accumulate charges. Is done.
  • the image pickup apparatus of the present invention includes a light source that emits light at a predetermined cycle, and a light receiving portion of a pixel unit array for photoelectrically converting light received from the field of view.
  • the imaging apparatus includes a control device that controls to accumulate charges generated by the photoelectric conversion at an exposure period synchronized with light emission of the light source.
  • One of the exposure cycles is to receive light from a subject irradiated with ambient light that does not include light from the light source and a first period for receiving reflected light from the subject irradiated with light from the light source. Of the second period.
  • the imaging apparatus includes a charge transfer region connected to each photoelectric conversion region of the light receiving unit, and a first charge accumulation that receives the charge generated in the photoelectric conversion region in the first period via the charge transfer unit. And a second charge accumulation region that receives charges generated in the photoelectric conversion region during the second period via the charge transfer unit.
  • the first and second charge accumulation regions are configured to integrate charges generated in each photoelectric conversion region of the light receiving unit over n exposures.
  • the imaging device includes a difference circuit that takes out the charges in the first and second charge accumulation regions when n exposures are completed and calculates the difference between them.
  • the imaging device forms an image from which the influence of ambient light is removed by taking the difference.
  • the imaging apparatus calculates the distance to the subject based on the phase difference between the signal obtained by taking the difference and the light of the light source.
  • each pixel unit of the light receiving unit has a comb-shaped photoelectric conversion region and is connected to the charge transfer unit.
  • each pixel unit of the light receiving unit is divided into a plurality of small photoelectric conversion regions, and the plurality of small photoelectric conversion regions of each pixel unit are connected to the common charge transfer unit. ing.
  • first and second charge accumulation regions are common to the plurality of small photoelectric conversion regions for each pixel unit.
  • the charge transfer portion is connected to the drain electrode via the drain gate.
  • the drain gate is opened during the rise and fall periods of the light source to charge the charge transfer portion.
  • the light receiving portion is formed of a buried photodiode, and each photoelectric conversion region is connected to the charge transfer portion via a transfer gate.
  • a microlens can be provided in front of the light receiving surface of the photoelectric conversion region.
  • the charge storage region can be formed with a MOS capacitor.
  • the charge storage region is connected to the read charge storage region via the read transfer gate.
  • the charge transfer part is connected to the drain electrode via the drain gate.
  • the imaging device is configured to open the drain gate and drain the charge transfer unit during the rise and fall of the light source.
  • FIG. 1 is a block diagram showing a basic configuration of an imaging apparatus targeted by the present invention.
  • the figure which shows the equivalent circuit of the pixel unit of FIG. The figure which shows the state of the potential in the pixel unit of FIG.
  • the figure which shows the equivalent circuit of the pixel unit of FIG. The figure which shows the advantage of the pixel unit of FIG.
  • the figure which shows the equivalent circuit of the pixel unit of FIG. The figure which shows the timing in the pixel unit of FIG.
  • the figure which shows the equivalent circuit of the pixel unit of FIG. The figure which shows the state of the potential in the pixel unit of FIG.
  • the figure which shows the timing in the pixel unit of FIG. The figure which shows the structure of another Example of this invention.
  • the figure which shows the equivalent circuit of the pixel unit of FIG. The figure which shows the timing in the pixel unit of FIG.
  • FIG. 27 The figure which shows the state of the potential in the Example of FIG.
  • the figure which shows the structure of the Example provided with the short circuit gate which connects the 1st and 2nd charge storage area
  • the figure which shows the structure of the Example which connects the 1st and 2nd electric charge accumulation area
  • the figure which shows the structure of the Example provided with the common reading part 41.
  • FIG. 1 shows a general configuration of a system for generating a difference image which is the basis of the present invention.
  • the camera 11 includes a light receiving unit 13 that receives light from a target space via a lens 12, and a difference circuit 15 that generates a difference image output.
  • the timing controller 17 controls the light irradiation by the projector 19 and the timing of taking out the charge from the light receiving unit 13.
  • FIG. 2 shows an arrangement of the pixel units 25 in the light receiving unit 13 in one embodiment of the present invention.
  • each pixel unit 25 receives a first period for receiving reflected light from a subject irradiated on the projector and ambient light without light from the projector for each exposure synchronized with light irradiation by the projector.
  • Each pixel unit stores a first accumulation region that accumulates charges generated in the photoelectric conversion region of the pixel unit in the first period, and a first accumulation region that accumulates charges generated in the photoelectric conversion region of the pixel unit in the second period. 2 storage areas.
  • the difference circuit 15 is controlled by the vertical scanning circuit 23 and the horizontal scanning circuit 27 to read out charges from the first and second accumulation regions of each pixel unit, take the difference between the output values, and output the difference image output.
  • FIG. 3 schematically shows the structure of the pixel unit 25 of the light receiving section as shown in Patent Document 2, for example.
  • the photoelectric conversion unit 25a of the pixel unit 25 is a buried photodiode, and is connected to the charge storage region 27a via the distribution gate Tx1 and to the charge storage region 27b via the distribution gate Tx2.
  • the charge storage regions 27a and 27b are connected to the reset electrodes 29a and 29b via the reset gates Ra and Rb.
  • the cross-sectional view shown in the lower part of FIG. 3 shows that the photoelectric conversion part 25a is formed by embedding an N-type region in a P-type well of a semiconductor substrate. The edge of the N-type region is drawn up on the surface of the substrate.
  • the N-type is shown in FIGS.
  • Patent Document 3 This is to represent the same structure as the edge of the region 6 and represents a known structure.
  • the charge moves from the photoelectric conversion region 25a to the N + region of the charge storage region 27a.
  • FIG. 4 is a circuit diagram of the pixel unit of FIG. 3, and FIG. 5 shows changes in the potential well in this circuit.
  • the light receiving region 25a that is, the photoelectric conversion unit 25a is indicated by a diode having a photoelectric conversion action and a capacitor C0.
  • (A) shows a potential well in a state where no operation is applied to the circuit.
  • (B) the distribution gates Tx1 and Tx2 and the reset gates R1 and R2 are opened and a voltage V is applied to eliminate charges in the photoelectric conversion unit and the charge storage region.
  • C shows a state in which charges are generated in the photoelectric conversion unit 25a during the first period of the first exposure.
  • (D) shows a state in which the distribution gate Tx1 is opened and charges accumulated in the photoelectric conversion unit 25a are transferred to the charge accumulation region 27a (represented by the capacitor C1).
  • (E) shows how charges are generated in the photoelectric conversion unit 25a during the second period of the first exposure.
  • (F) shows how the distribution gate Tx2 is opened to transfer charges to the charge storage region 27b (represented by the capacitor C2).
  • (G) shows a state in which the first period of the second exposure has started, and (H) shows a state in which the charges accumulated in the photoelectric conversion unit in (G) are transferred to the capacitor C1 in the charge storage region 27a.
  • the exposure cycle is repeated n times, and the charges accumulated in the charge accumulation region 27a (capacitor C1) and region 27b (capacitor C2) during this time are read by opening the output gate T.
  • the L1 and L2 FET transistors are level shift transistors, and when the output gate T is opened, a current corresponding to the potential of the capacitor C1 or C2 is sent to a downstream processing circuit.
  • FIG. 6 schematically illustrates a problem that occurs in the photoelectric conversion unit 25a of the conventional pixel unit 25.
  • the light emitting diode LED is used as the light source of the projector 19 to increase the light emission rate (repetition frequency), and in synchronization with this, the electrons generated by the photoelectric conversion unit 25a are distributed, and the charge storage regions 27a and 27b are passed through the gates Tx1 and Tx2. Think about allocating.
  • the first period for receiving the light irradiated by the LED and reflected by the subject and the second period for receiving the ambient light are on the order of 1/10 milliseconds or less, from nanoseconds to microseconds. It may be an order. Therefore, the number of electrons generated in a fine photoelectric conversion region is very small and may be on the order of several to several tens.
  • FIG. 7 shows an embodiment of a pixel unit 25 according to the present invention that solves this problem.
  • a charge transfer unit 31 is provided adjacent to the photoelectric conversion unit 25a.
  • the photoelectric conversion unit 25a has a structure in which a P region is provided on the surface portion and an N region is provided below the P region, and the charge transfer unit 31 includes the region of the photoelectric conversion unit 25a below the light-shielding curtain 24. It is formed to extend.
  • FIG. 7 shows an A-A ′ cross section of the pixel unit 25.
  • An N-type layer 63 is buried in a P-type well (P-well) 61, and a photodiode is formed by a PN junction with a P + region 65 formed thereon.
  • This PN junction functions as the charge transfer unit 31 in portions other than the photoelectric conversion unit 25a.
  • the charge generated by the photoelectric conversion unit 25a moves to the charge transfer unit 31 having a lower potential.
  • the doping level of the charge transfer unit 31 can be made different from that of the photoelectric conversion unit 25a to form a potential gradient.
  • a charge storage region 27a is formed next to the MOS structure transfer gate Tx1.
  • the charge storage region 27a is composed of an N region 67 embedded in a P-type well region 61.
  • the N + region 69 forms a reset electrode 29a and is connected to the wiring of the voltage V.
  • the N + region 67 and the N + region 69 are electrically connected by applying a signal to the gate R1 of the MOS structure.
  • a potential step is formed between the photoelectric conversion unit 25a and the charge transfer unit 31.
  • This step can be realized by changing the doping level of the P + region 65 or the N region 63. Alternatively, it can be realized by providing an electrode partially above the P + region 65 and applying a potential to the charge transfer unit 31 without changing the doping level.
  • FIG. 8 is a circuit diagram of the pixel unit 25 of FIG. The difference from the circuit diagram of the conventional structure shown in FIG. 4 is that a capacitor C3 is included in the circuit corresponding to the charge transfer unit 31.
  • FIG. 9 is a diagram for explaining the advantages of the embodiment of the present invention shown in FIG.
  • the charge generated in the photoelectric conversion unit 25a is first moved to the common charge transfer unit 31 and transferred to the charge transfer region 31b, regardless of whether the charge is distributed to the first charge storage region 27a or the second charge storage region 27b.
  • the portion 31 is distributed to the first or second charge accumulation region. Therefore, even when light strikes the biased position of the photoelectric conversion unit 25a and the charge generation position is biased, the bias when sorting is small. Therefore, the reliability of the differential signal can be improved.
  • step 101 reset processing is performed.
  • the distribution gates Tx1 and Tx2 and the reset gates R1 and R2 are opened, and the voltage V is applied to the reset electrodes 29a and 29b to charge the charge storage regions 27a and 27b, that is, the capacitors C1 and C2.
  • the signal waveform diagram of FIG. 11 and (B) of FIG. 12 show this state.
  • a charge known as reset noise enters the capacitor together with the reset process.
  • the charge of the capacitor is read in a state where the reset noise is generated, and the charge of the capacitor is read after the charge generated by the exposure is accumulated, and the charge generated by the exposure is determined based on the difference. As a result, reading with canceling reset noise can be performed. This process is called double sampling. Also in the present invention, double sampling is performed in an embodiment described later.
  • the exposure cycle counter is set to zero.
  • the exposure cycle is synchronized with the light emission cycle of the light source of the projector.
  • One exposure cycle includes a first exposure period (corresponding to step 105) corresponding to light emission of the light source and a second exposure period (corresponding to step 107) corresponding to a period during which the light source does not emit light.
  • the number n of exposure cycles can be a value from several tens to 1000 depending on the imaging environment.
  • the counter value is incremented by 1 for each exposure cycle (step 109). When the counter value reaches n (step 111), output processing is performed (step 113).
  • electrons generated in the photoelectric conversion unit in the first exposure period are accumulated in the first charge accumulation region 27a, that is, the capacitor C1 through the Tx1 gate. Since the capacitor C1 is charged with a positive charge by the reset process, the charge of the capacitor C1 is thereby reduced. Electrons generated in the photoelectric conversion unit during the second exposure period are accumulated in the second charge accumulation region 27b, that is, the capacitor C2, via the Tx2 gate. After repeating the exposure cycle n times, the charge accumulated in the capacitor C1 and the charge accumulated in the capacitor C2 are read by the difference circuit 15 via the gate T.
  • (C) shows that the sorting gate Tx1 is opened at the start of the first exposure period.
  • (D) shows a state in which the charge generated by the photoelectric conversion unit 25a moves to the first charge accumulation region 27a through the charge transfer unit 31.
  • (E) indicates that the sorting gate Tx2 is opened at the start of the second exposure period.
  • (F) shows how charges generated by the photoelectric conversion unit 25a move from the charge transfer unit 31 to the second charge storage region 27b.
  • FIG. 12 shows that the sorting gate Tx1 is opened at the start of the first exposure period of the second exposure cycle.
  • (H) shows a state in which the charges generated by the photoelectric conversion unit 25a move to the first charge accumulation region 27a. In this way, the charges generated in each exposure cycle are accumulated in the first and second charge accumulation regions 27a and 27b until n exposure cycles are completed.
  • FIG. 13 is a layout diagram of the pixel unit 25 corresponding to FIG. 7, and the same elements are denoted by the same reference numerals. The difference from the structure of FIG. 7 is that the charge transfer section 31 is connected to the drain electrode 33 via the drain gate D.
  • FIG. 14 is a circuit diagram corresponding to FIG. 13 with a drain gate D added.
  • FIG. 15 shows the operation in the exposure cycle of the pixel unit 25 of FIG.
  • the description of the reset signal shown in FIG. 11 is omitted, but the reset process is also performed in the pixel unit 25 of FIG. 13 as in the case of FIG.
  • the reset signal is applied to the reset gates R1 and R2 at the same timing as the first drain gate signal, and at the same time, the distribution gates Tx1 and Tx2 are opened.
  • the drain gate and the drain electrode act to take out a stable charge by cutting off the rising and falling portions of charge generation in the photoelectric conversion portion when it takes time to rise and fall the light source.
  • the drain gate D opens at the rising edge of the incident light to the photoelectric conversion unit 25a in synchronization with the light emission timing of the light source, and discards the charge to the drain electrode. Charge accumulation region In the timing chart of FIG. 15, the drain gate D is opened even at the falling edge of the incident light, and the charge is thrown away to the drain.
  • the charge transfer section 31 is connected to the photoelectric conversion unit 25a via the transfer gate Tx0, illustrating an embodiment of the present invention.
  • the structure of the pixel unit shown in FIG. 16 is different from the structure of the pixel unit shown in FIG. 7 in that the transfer gate Tx0 exists between the photoelectric conversion region 25a and the charge transfer unit 31. 16, the same components as those in FIG. 7 are denoted by the same reference numerals as those in FIG.
  • FIG. 17 is a circuit diagram of the pixel unit of FIG. 16, in which a transfer gate Tx0 exists between the equivalent capacitor C0 of the photoelectric conversion unit and the equivalent capacitor C3 of the charge transfer unit 31.
  • FIG. 18 is a potential diagram corresponding to FIG. 12, and the state diagrams (A) to (H) correspond to (A) to (H) in FIG.
  • (A) shows potential when no operation is performed.
  • (B) shows the potential when all the gates are opened and the above-described reset processing is performed.
  • (C) shows a state in which charges are generated in the photoelectric conversion unit 25a by exposure.
  • (D) shows a state in which the transfer gate Tx0 is opened and the charge is transferred to the charge transfer unit 31.
  • (E) shows a state where the sorting gate Tx1 is opened and the charge is transferred to the first charge storage region 27a.
  • (F) shows how charges are generated in the photoelectric conversion unit 25a in the second exposure period.
  • (G) shows how the transfer gate Tx0 is opened and the charge is transferred to the charge transfer unit 31.
  • (H) shows how the sorting gate Tx2 is opened and the charge is transferred to the second charge storage region 27b.
  • Transfer gate Tx0 acts to make charge distribution uniform. Since the transfer gate is opened for a longer time than the distribution gate and the charge transfer time to the charge transfer unit is determined by the transfer gate, the result is hardly affected even if the timing of the distribution gate is slightly changed.
  • FIG. 19 is a timing chart of the pixel unit 25 of FIG. 11 is different from the timing chart of FIG. 11 in that there is a transfer gate Tx0. Tx0 is opened near the end of the exposure period and acts to transfer the charge to the charge transfer unit 31.
  • FIG. 20 is a layout diagram of the pixel unit 25 of this embodiment corresponding to FIG. A difference from FIG. 13 is that a transfer gate Tx0 is provided between the photoelectric conversion unit 25a and the charge transfer unit 31.
  • FIG. 21 is an equivalent circuit diagram of this embodiment.
  • FIG. 22 is a timing chart of this embodiment.
  • the interval between the first exposure and the second exposure in the exposure cycle is set to be long.
  • the drain gate D is opened at the rising edge of exposure to discard the charge in the charge transfer unit 31.
  • the transfer gate Tx0 is opened, and the charge generated by the photoelectric conversion unit 25a is transferred to the charge transfer unit 31.
  • the transfer gate Tx0 is opened and at the same time the sorting gate Tx1 is opened, and the charge is transferred to the charge storage region 27a.
  • the distribution gate Tx1 continues to open even after the transfer gate Tx0 is closed.
  • the distribution gate Tx1 can be opened until just before entering the process for the second exposure period. In this way, the charge in the charge transfer unit 31 can be completely transferred to the charge accumulation region 27a.
  • This embodiment is more effective when the charge transfer time from the photoelectric conversion unit 25a to the charge transfer unit 31 is short.
  • Fig. 23 shows the shape of the photoelectric conversion unit 25a .
  • Fig. 23 shows an example in which the shape of the photoelectric conversion unit 25a in the embodiment of Fig. 20 is a comb shape.
  • the potential can be increased without changing the ion concentration (doping level).
  • charge movement due to drift can be accelerated.
  • the photoelectric conversion unit 25a is divided into four fine photoelectric conversion units 25a-1, 25a-2, 25a-3, and 25a-4. It is configured. These four fine photoelectric conversion units are connected to a common charge transfer unit 31 via transfer gates Tx0-1, Tx0-2, Tx0-3, and Tx0-4. Since each of the four photoelectric conversion units is fine, a potential gradient is formed, and the movement of charges to the charge transfer unit 31 due to drift can be accelerated. By dividing the photoelectric conversion unit 25a in this way, the charge transfer time can be shortened.
  • the charge storage regions 27a and 27b can be composed of a capacitor having a MOS (Metal-Oxide-Silicon) structure.
  • MOS capacitors are generally known.
  • FIG. 25 shows an example in which the charge storage regions 27a and 27b are divided in the pixel unit 25 of FIG. 7 and the main part of the charge storage region is configured by a MOS capacitor.
  • the charge storage region of the embodiment can be configured with a MOS capacitor.
  • FIG. 26 shows an embodiment in which the photoelectric conversion unit 25a is composed of four fine photoelectric conversion units 25a-1, 25a-2, 25a-3, and 25a-4, in front of each fine photoelectric conversion unit.
  • An embodiment in which the microlens 51 is arranged is shown.
  • FIG. 27 shows an embodiment in which read charge accumulation regions 41a and 41b are provided via gates RT1 and RT2 next to the charge accumulation regions 27a and 27b in the embodiment of FIG.
  • FIG. 28 is an equivalent circuit showing a capacitor C4 corresponding to the read charge storage region 41a and a capacitor C5 corresponding to the read charge storage region 41b via the gate RT.
  • FIG. 29 shows the potential state (left side of the figure) in the pixel unit of FIG. 27 provided with the readout charge accumulation regions 41a and 41b, and the potential state in the pixel unit of FIG. 23 without such a charge accumulation region ( The right side of the figure) is shown in comparison.
  • (A) shows the state of the potential well when no operation is performed.
  • (B) shows the potential state in the reset process before the exposure cycle described above.
  • (C) shows a state in which charges are accumulated in the charge storage region 27a after n times of exposure and charge transfer. In the potential diagram on the left side, the remaining charge and noise in the previous exposure cycle are accumulated in the readout charge accumulation region 41a. In the potential diagram on the right side, there is no readout charge storage region, so the charge in the charge storage region 27a is read out.
  • the charge is reset by opening the reset gate R1 in (D).
  • noise remains in the read charge accumulation region 41a.
  • the potential is read and stored.
  • the read transfer gate is opened, and the charge in the charge accumulation region 27a is transferred to the read charge accumulation region 41a.
  • the potential of the readout charge accumulation region 41a is read out, and the difference from the potential stored in (E) is taken. In this way, it is possible to read the potential based on the charge accumulated by exposure without being affected by noise.
  • the above-described double sampling can be executed also in the present invention.
  • FIG. 30 shows another embodiment of the present invention.
  • the charge storage regions 27a and 27b are extended to the short-circuit gate S and can be electrically connected via the short-circuit gate.
  • the short-circuit gate is a gate having a MOS structure like the reset gates R1 and R2.
  • the reset gates R1 and R2 are opened to reset the charge storage regions 27a and 27b
  • the short-circuit gate S is opened and the charge storage regions 27a and 27b are electrically connected in synchronization with this.
  • the charge accumulation regions 27a and 27b can be reset to a uniform potential by the reset process. Even if there is a potential difference between the reset electrodes 29a and 29b, the charge accumulation regions 27a and 27b can be reset to the same potential by the action of the short-circuit gate S.
  • FIG. 31 shows still another embodiment of the present invention.
  • Components corresponding to the embodiment of FIG. 30 are given the same reference numerals as in FIG.
  • the end portions extending from the charge storage regions 27a and 27b are connected to the reset electrode 29 via one gate R / S that has both a reset action and a short-circuit action. Since the charge accumulation regions 27a and 27b are reset by one reset electrode 29, the charge accumulation regions 27a and 27b can be reset to the same potential.
  • FIG. 32 is a modification of the embodiment of FIG. 31 and includes a common reading unit 41.
  • a common readout unit 41 By using a common readout unit, correction due to differences in amplifier performance to obtain an accurate difference becomes unnecessary.
  • the above-described transfer gate and drain gate can be added to the embodiments of FIGS.

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Abstract

　フォトダイオードで発生した電荷を差分処理のため適正に振り分ける。撮像素子は、埋め込みフォトダイオードによる受光部に電荷集積部がつながり、そこから複数のゲートにより電荷を振り分けて電荷を蓄積する半導体で構成される。撮像装置は、光源の発光と同期した露光周期で光電変換により生成した電荷を集積させるよう制御する制御装置を備える。露光周期は、光源からの光で照射された被写体からの反射光を受け取るための第１期間、および光源からの光を含まない環境光で照射された被写体からの光を受け取るための第２期間を含む。撮像装置は、各光電変換領域に接続された電荷集積領域、第１期間に光電変換領域に生じた電荷を電荷集積部を介して受け取る第１の電荷蓄積領域、第２期間に光電変換領域に生じた電荷を電荷集積部を介して受け取る第２の電荷集積部を備える。

Description

撮像装置
　この発明は、環境光の影響を取り除いた画像を形成する撮像装置に関する。
　従来、画像により物体認識を行う場合、自然環境光の下では照明条件が大きく変わるため、認識率が上がらないという問題があった。また、人工の照明を用いた場合、認識率は向上するが、自然環境光、特に太陽光の影響を取り除く必要があった。
　特開2006-155422号公報には、発光源から対象空間に光りを照射していないときの光検出部の出力と、光源から対象空間に光を照射したときの光検出部の出力との差分を画素値として画像を生成し、対象物を認識することが記載されている。
　また、米国特許第6,239,456号には、発光源からパルス状に光を照射し、視野からフォトダイオードに入射した光により発生した電荷を、ゲートを介してフォトダイオードに接続された複数のコンデンサに光の照射に同期して振り分けることが記載されている。この複数のコンデンサに蓄積された電荷について信号処理を行って、発光源からのパルス状の光照射に対応する出力波形を取り出して、その位相差から被写体までの距離を測定することが記載されている。
　光源の発光レートが高くなると、画素値を高レートでサンプリングすることになり、１回のサンプリングで扱われる電荷の数は微少になる。このような条件下で、画素に発生した電荷を複数のコンデンサに振り分ける際、入射光が画素内において一様でないピークを持つ場合、特に振り分けゲートの付近にピークを持つ場合、どちらのコンデンサに振り分けられるかによって蓄積される電荷に違いが生じ、信号処理の信頼性が低下する。
　特開平2-304974号公報には、埋め込み型フォトダイオードの構造および製造方法が記載されている。半導体基板に形成したフォトダイオードのN型領域６（第１図(e)）の上にP型領域13を形成して、N型フォトダイオード領域６を埋め込む（第１図(f)）。フォトダイオード領域６で生成された電荷は、転送ゲートとなるシリコン電極の作用により電荷転送部となるN型領域７に転送される。
特開2006-155422号公報 米国特許第6,239,456号 特開平2-304974号公報
　このように、差分処理のため画素に発生した電荷を適正に振り分けるための技術が必要とされている。
　上記の課題を解決するため、この発明の撮像素子は、１つまたは複数の埋め込みフォトダイオードによる受光部に電荷転送部がつながり、そこから複数のゲートにより電荷を振り分けて電荷を蓄積する半導体で構成される。
　この発明の撮像装置は、所定の周期で光りを出す光源、および視野から受け取る光を光電変換するための画素ユニット配列の受光部を備える。この撮像装置は、前記光源の発光と同期した露光周期で前記光電変換により生成した電荷を集積させるよう制御する制御装置を備える。一つの前記露光周期は、光源からの光で照射された被写体からの反射光を受け取るための第１期間、および前記光源からの光を含まない環境光で照射された被写体からの光を受け取るための第２期間を含む。さらに、この撮像装置は、前記受光部の各光電変換領域に接続された電荷転送領域、前記第１期間に前記光電変換領域に生じた電荷を前記電荷転送部を介して受け取る第１の電荷蓄積領域、および前記第２期間に前記光電変換領域に生じた電荷を前記電荷転送部を介して受け取る第２の電荷蓄積領域を備える。
　この発明の一形態では、第１および第２の電荷蓄積領域は、ｎ回の露光にわたって受光部の各光電変換領域で生成される電荷を積分するよう構成されている。撮像装置は、ｎ回の露光が終わったとき、第１および第２の電荷蓄積領域の電荷を取り出し、その差分をとる差分回路を備える。
　この発明の一形態では、撮像装置は、差分をとることにより、環境光による影響を取り除いた画像を形成する。
　この発明のもう一つの形態では、撮像装置は、差分をとることにより得られた信号と光源の光との位相の差により被写体までの距離を算出する。
　この発明の一形態では、受光部のそれぞれの画素ユニットは櫛形の光電変換領域を有し、前記電荷転送部に接続されている。
　この発明の一形態では、受光部のそれぞれの画素ユニットは複数個の小さな光電変換領域に分割されており、各画素ユニットの前記複数個の小さな光電変換領域は共通の前記電荷転送部に接続されている。
　また、第１および第２の電荷蓄積領域は、画素ユニットごとに前記複数の小さな光電変換領域に共通である。
　この発明の一形態では、電荷転送部はドレインゲートを介してドレイン電極に接続され。光源の立ち上がり、立ち下がりの期間、前記ドレインゲートを開いて前記電荷転送部の電荷をすてる。
　さらにこの発明の一形態では、受光部は埋め込みフォトダイオードで形成されており、各光電変換領域は転送ゲートを介して前記電荷転送部に接続されている。
　この発明の一形態では、光電変換領域の受光面の前にマイクロレンズを備えることができる。
　また、電荷蓄積領域は、MOSキャパシタで形成することができる。
　この発明の一形態では、電荷蓄積領域は、読み出し転送ゲートを介して読み出し電荷蓄積領域に接続されている。
　さらに電荷転送部はドレインゲートを介してドレイン電極に接続される。撮像装置は、光源の立ち上がり、立ち下がりの期間、前記ドレインゲートを開いて前記電荷転送部の電荷をすてるよう構成される。
この発明が対象とする撮像装置の基本構成を示すブロック図。 この発明の画素ユニットの配列の一例を示す図。 従来技術における画素ユニットのレイアウトおよび断面を示す図。 図３の画素ユニットの等価回路を示す図。 図３の画素ユニットにおけるポテンシャルの状態を示す図。 従来の画素ユニットにおける問題点を示す図。 この発明の一実施例の画素ユニットのレイアウトおよび断面を示す図。 図７の画素ユニットの等価回路を示す図。 図７の画素ユニットの利点を示す図。 この発明の一実施例における処理の流れを示す図。 この発明の一実施例におけるタイミングを示す図。 この発明の一実施例におけるポテンシャルの状態を示す図。 この発明のもう一つの実施例の画素ユニットの構成を示す図。 図１３の画素ユニットの等価回路を示す図。 図１３の画素ユニットにおけるタイミングを示す図。 この発明のさらにもう一つの実施例の画素ユニットの構成を示す図。 図１６の画素ユニットの等価回路を示す図。 図１６の画素ユニットにおけるポテンシャルの状態を示す図。 図１６の画素ユニットにおけるタイミングを示す図。 この発明のもう一つの実施例の構成を示す図。 図２０の画素ユニットの等価回路を示す図。 図２０の画素ユニットにおけるタイミングを示す図。 この発明のさらにもう一つの実施例の構成を示す図。 この発明のもう一つの実施例の構成を示す図。 この発明のさらにもう一つの実施例の構成を示す図。 マイクロレンズを設けた実施例の構成を示す図。 この発明のもう一つの実施例の構成を示す図。 図２７の実施例におけるタイミングを示す図。 図２７の実施例におけるポテンシャルの状態を示す図。 第１および第２の電荷蓄積領域を接続する短絡ゲートを備えた実施例の構成を示す図。 第１および第２の電荷蓄積領域を共通のリセット電極に接続する実施例の構成を示す図。 共通の読み出し部４１を備えた実施例の構成を示す図。
符号の説明
25　　　　 画素ユニット
25a　　　　光電変換部
27a、27b　 電荷蓄積領域
29、29a、29b　　リセット電極
31　　　　 電荷転送部
Tx1、Tx2　 振り分けゲート
R1、R2　　 リセットゲート
S　　　　　短絡ゲート
　次に図面を参照して、この発明の実施の形態を説明する。図１は、この発明の基本となる差分画像を生成するシステムの一般的な構成を示す。カメラ11は、レンズ12を介して対象となる空間からの光を受ける受光部13、および差分画像出力を生成する差分回路15を備える。タイミング制御器17が投光器19による光照射と受光部13から電荷を取り出すタイミングを制御する。
　図２は、この発明の一実施例における受光部13における画素ユニット25の配列を示す。後述するようにそれぞれの画素ユニット25には投光器による光照射に同期した１回の露光につき、投光器に照射された被写体からの反射光を受け取る第１期間と、投光器からの光のない環境光を受け取る第２期間とがある。それぞれの画素ユニットは、第１期間に画素ユニットの光電変換領域で生成される電荷を蓄積する第１の蓄積領域と、第２期間に画素ユニットの光電変換領域で生成される電荷を蓄積する第２の蓄積領域とを備えている。差分回路15は、垂直走査回路23および水平走査回路27に制御されて、各画素ユニットの第１および第２の蓄積領域から電荷を読み出し、出力値の差分をとり、差分画像出力として出力する。
　図３は、たとえば特許文献２に示されるような受光部の画素ユニット25の構造を模型的に示す。画素ユニット25の光電変換部25aは、埋め込みフォトダイオードであり、振り分けゲートTx1を介して電荷蓄積領域27a、振り分けゲートTx2を介して電荷蓄積領域27bに接続されている。電荷蓄積領域27a、27bはリセットゲートRa、Rbを介してリセット電極29a、29bに接続される。図３の下部に示す断面図は、光電変換部25aが半導体基板のP型井戸にN型領域を埋め込んで形成されていることを示している。N型領域の縁が基板表面にせり上がって描かれているのは、特許文献３の第１図(f)、第２図(e)、第３図(a)に描かれているN型領域６の縁部と同様の構造を表すためであり、公知の構造を表している。ゲートTx1に電位が加えられることにより、電荷が光電変換領域25aから電荷蓄積領域27aのN＋領域に移動する。
　図４は、図３の画素ユニットの回路図であり、図５は、この回路におけるポテンシャル井戸の変化を表している。受光領域25aすなわち光電変換部25aは、光電変換作用を持つダイオードとコンデンサC0で示す。図５を参照すると、(A)は、回路になんらの操作を加えていない状態でのポテンシャル井戸を示す。(B)において、振り分けゲートTx1、Tx2およびリセットゲートR1、R2を開いて電圧Vを加えて、光電変換部および電荷蓄積領域の電荷をなくす。（C）は１回目の露光の第１期間中で光電変換部25aで電荷が生成されている状態を示す。（D）は振り分けゲートTx1を開いて光電変換部25aにたまった電荷を電荷蓄積領域27a（コンデンサC1で表す）に転送する様子を示す。
　次に、（E）は、１回目の露光の第２期間中に光電変換部25aで電荷が生成される様子を示す。（F）は、振り分けゲートTx2を開いて電荷を電荷蓄積領域27b（コンデンサC2で表す）に転送する様子を示す。（G）は、２回目の露光の第１期間が始まった状態を、（H）は、（G）で光電変換部にたまった電荷を電荷蓄積領域27aのコンデンサC1に転送する様子を示す。このようにして、露光サイクルをｎ回繰り返し、この間に電荷蓄積領域27a（コンデンサC1）および領域27b（コンデンサC2）に蓄積された電荷が出力ゲートTを開いて読み出される。L1およびL2のFETトランジスタは、レベルシフト用のトランジスタで、出力ゲートTが開かれた際、コンデンサC1またはC2の電位に応じた電流を下流の処理回路に送る作用をする。
　図６は、従来の画素ユニット25の光電変換部25aで生じる問題を模型的に図示する。投光器19の光源に発光ダイオードLEDを使用し、発光レート（繰り返し周波数）を高め、これに同期して光電変換部25aで生成された電子を振り分けゲートTx1、Tx2を介して電荷蓄積領域27a、27bに振り分けることを考える。
　この場合、それぞれの露光サイクルにおいてLEDで照射され被写体で反射された光を受け取る第１期間および環境光を受け取る第２期間は、それぞれ1/10ミリ秒以下のオーダーになり、ナノ秒からマイクロ秒のオーダーになることがある。そのため、微細な光電変換領域で生成される電子の数は微少となり、数個から数十個のオーダーになることがある。
　このような状況で、光が光電変換領域の端の部分、たとえば図６に示す振り分けゲートTx1付近に偏って入ってくると、これを振り分けゲートTx2を開いて電荷蓄積領域27bに蓄積させようとしても、電子が短時間に完全に電荷蓄積領域27bに移動することができない。このため第１期間に蓄積される電荷と第２期間に蓄積される電荷との差分の信頼性が低下するという問題がある。
　図７は、この問題を解決するこの発明に係る画素ユニット25の一形態を示す。図３に示す従来の画素ユニットとの相違点は、光電変換部25aに隣接して電荷転送部31が設けられていることである。この実施例では、光電変換部25aは、表面部にP領域があり、その下にN領域が設けられた構造であり、電荷転送部31は、光電変換部25aの領域を遮光幕24の下に延長して形成されている。
　図７の下部は、画素ユニット25のA-A’断面を示す。P 型の井戸（P-well）61にN型の層63が埋め込まれ、その上に形成されているP+領域65との間のPN接合によりフォトダイオードが形成されている。このPN接合は、光電変換部25a以外の部分では電荷転送部31として機能する。光電変換部25aで生成された電荷はよりポテンシャルの低い電荷転送部31に移動する。この電荷移動の効率を上げるため、電荷転送部31のドーピングレベルを光電変換部25aと異なるものにし、ポテンシャルの傾斜を形成することができる。
　MOS構造の転送ゲートTx1の隣に電荷蓄積領域27aが形成されている。電荷蓄積領域27aは、P型の井戸領域61に埋め込まれたN領域67で構成されていている。N+領域69はリセット電極29aを構成し、電圧Vの配線に接続されている。N+領域67とN+領域69とはMOS構造のゲートR1に信号を加えることにより電気的に接続される。
　図12に示すように、光電変換部25aと電荷転送部31との間にポテンシャルの段差が形成されている。この段差は、P+領域65またはN領域63のドーピングレベルを変えることにより実現することができる。または、ドーピングレベルは変えることなく、P+領域65の上方に部分的に電極を設けて電荷転送部31に電位与えることにより実現することができる。
　図８は、図７の画素ユニット25の回路図である。図４に示した従来の構造の回路図との相違は、電荷転送部31に対応してコンデンサC3が回路に含まれることである。
　図９は、この図７に示すこの発明の実施形態の利点を説明するための図である。この発明では、光電変換部25aに発生した電荷は、第１の電荷蓄積領域27aおよび第２の電荷蓄積領域27bのどちらに振り分けられるにしろ、まず共通の電荷転送部31に移動し、電荷転送部31から第１また第２の電荷蓄積領域に振り分けられる。したがって、光電変換部25aの偏った位置に光りが当たり、電荷の生成位置に偏りがあっても、振り分ける際の偏りは小さい。したがって、差分信号の信頼性を向上させることができる。
　次に図10から図12を参照して、この発明の実施形態における処理の流れを説明する。まず、ステップ101においてリセット処理を行う。リセット処理では、振り分けゲートTx1、Tx2、リセットゲートR1、R2を開いてリセット電極29a、29bに電圧Vを加えて電荷蓄積領域27a、27b、すなわちコンデンサC1、C2を充電する。図11の信号波形図および図12の（B）はこの状態を示す。光電変換部においては、このリセット処理とともにリセットノイズとして知られる電荷がコンデンサに入り込む。このリセットノイズの発生した状態でコンデンサの電荷を読み取り、後に露光によって生じた電荷を蓄積した状態でコンデンサの電荷を読みとって、その差により露光によって生じた電荷を判定することが行われる。これによりリセットノイズをキャンセルした読み取りを行うことができる。この処理は、２重サンプリングと呼ばれている。この発明においても、後述する実施例において、２重サンプリングを行う。
　ステップ103で露光サイクルのカウンタを０に設定する。図11を参照すると、露光サイクルは、投光器の光源の発光サイクルと同期している。一つの露光サイクルは、光源の発光に対応する第１露光期間（ステップ105に対応）と、光源が発光していない期間に対応する第２露光期間（ステップ107に対応）とを含む。露光サイクルの数ｎは、撮像環境に応じて数十から1000までの値とすることができる。露光サイクルごとにカウンタの値を１増やし（ステップ109）、カウンタの値がｎに達すると（ステップ111）、出力処理が行われる（ステップ113）。
　図11を参照すると、第１露光期間に光電変換部に生成される電子は、Tx1ゲートを介して第１の電荷蓄積領域27aすなわちコンデンサC1に蓄積される。コンデンサC1はリセット処理により正の電荷で充電されているので、コンデンサC1の電荷はこれにより減少する。第２露光期間に光電変換部に生成される電子は、Tx2ゲートを介して第２の電荷蓄積領域27bすなわちコンデンサC2に蓄積される。ｎ回の露光サイクルを繰り返した後、コンデンサC1に蓄積された電荷およびコンデンサC2に蓄積された電荷がゲートTを介して差分回路15によって読みとられる。
　図12を参照すると、（C）は、第１露光期間の開始時に振り分けゲートTx1が開かれたことを示す。(D)は、光電変換部25aで生成された電荷が電荷転送部31を通り第１の電荷蓄積領域27aに移動する様子を示す。（E）は、第２露光期間の開始時に振り分けゲートTx2が開かれたことを示す。(F)は、光電変換部25aで生成された電荷が電荷転送部31から第２の電荷蓄積領域27bに移動する様子を示す。
　図12（G）は、２回目の露光サイクルの第１露光期間の開始時に振り分けゲートTx1が開かれたことを示す。(H)は、光電変換部25aで生成された電荷が第１の電荷蓄積領域27aに移動する様子を示す。このようにｎ回の露光サイクルが終了するまで、各露光サイクルで生成された電荷は、第１および第２の電荷蓄積領域27a、27bに蓄積される。
　ドレインゲート
　次に図13から15を参照して、ドレインゲートDおよびドレイン電極33を設けたこの発明の実施形態を説明する。図13は、図7に対応する画素ユニット25のレイアウト図で、同じ要素は同じ参照番号で示されている。図7の構造との相違は、電荷転送部31がドレインゲートＤを介してドレイン電極33に接続されていることである。図14は、図13に対応する回路図であり、ドレインゲートＤが加えられている。
　図15は、図13の画素ユニット25の露光サイクルにおける動作を示す。図15では、図11で示したリセット信号の記載を省略しているが、図11の場合と同様に、図13の画素ユニット25においてもリセット処理が行われる。リセット信号は、最初のドレインゲート信号と同じタイミングでリセットゲートR1、R2に加えられ、同時に振り分ゲートTx1、Tx2が開かれる。
　ドレインゲートおよびドレイン電極は、光源の立ち上がり、立ち下がりに時間がかかるような場合、光電変換部での電荷生成の立ち上がり部分、立ち下がり部分を切り捨てて安定した状態の電荷を取り出す作用をする。図15を参照すると、ドレインゲートＤは、光源の発光のタイミングに同期して光電変換部25aへの入射光の立ち上がり部分で開かれて電荷をドレイン電極に捨てる。電荷蓄積領域図15のタイミングチャートでは、ドレインゲートDは、入射光の立ち下がり部分でも開かれて電荷をドレインに捨てている。
　転送ゲート
　次に図16から19を参照して電荷転送部31が転送ゲートTx0を介して光電変換部25aに接続された、この発明の一実施形態を説明する。図16に示す画素ユニットの構造は、転送ゲートTx0が光電変換領域25aと電荷転送部31との間に存在する点で、図７に示す画素ユニットの構造と相違する。図16において図7と同じ構成要素には図７と同じ参照番号が付されている。
　図17は、図16の画素ユニットの回路図であり、光電変換部の等価コンデンサC0と電荷転送部31の等価コンデンサC3との間に転送ゲートTx0が存在する。図18は、図12に対応するポテンシャル図で、（A）から（H）の状態図は図12における（A）から（H）に対応している。
　（A）はなにも操作を加えていない時のポテンシャルを示す。(B)は、ゲートをすべて開いて前述のリセット処理をしている時のポテンシャルを示す。（C）は、露光によって、光電変換部25aに電荷が生成されている状態を示す。（D）は、転送ゲートTx0が開かれて電荷が電荷転送部31に移る状態を示す。（E）は振り分けゲートTx1が開かれて電荷が第１の電荷蓄積領域27aに移される状態を示す。（F）は、第２露光期間において光電変換部25aに電荷が生成される様子を示す。（G）は転送ゲートTx0が開かれて電荷が電荷転送部31に移される様子を示す。（H）は、振り分けゲートTx2が開かれて電荷が第２の電荷蓄積領域27bに移される様子を示す。
　転送ゲートTx0は電荷の振り分けを均一にする作用をする。振り分けゲートよりも長い時間開かれ、電荷転送部への電荷の転送時間は転送ゲートで決まるので、振り分けゲートのタイミングが多少変わっても結果にほとんど影響がない。
　図19は、図16の画素ユニット25のタイミング図である。転送ゲートTx0がある点で、図11のタイミング図と相違する。Tx0は、露光期間の終わり付近で開かれて電荷を電荷転送部31に移す作用をする。
ドレインゲート＋転送ゲート
　図20から図22を参照して、ドレインゲートおよび転送ゲートの両方を備えた、この発明の実施形態を説明する。図20は図13に対応するこの実施形態の画素ユニット25のレイアウト図である。図13との相違は、転送ゲートTx0が光電変換部25aと電荷転送部31との間に設けられている点である。図21は、この実施形態の等価回路図である。
　図22は、この実施形態のタイミング図である。この実施形態では、露光サイクルの第１露光と第２露光との間の間隔が長く設定されている。そして、露光の立ち上がり時にドレインゲートDを開いて電荷転送部31の電荷を捨てている。ドレインゲートDを閉じると同時に転送ゲートTx0を開いて光電変換部25aで生成された電荷を電荷転送部31に移す。第１露光期間においては、転送ゲートTx0が開かれると同時に振り分けゲートTx1が開かれて電荷が電荷蓄積領域27aに移される。振り分けゲートTx1は、転送ゲートTx0を閉じた後も開き続ける。振り分けゲートTx1は、第２露光期間のための処理に入る直前まで開いておくことができる。このようにすることにより、電荷転送部31の電荷を完全に電荷蓄積領域27aに移すことができる。この実施形態は、光電変換部25aから電荷転送部31への電荷転送時間が短いとき、より有効である。
　次にこの発明のいくつかの変形例を説明する。
光電変換部25aの形状
　図23は、図20の実施形態における光電変換部25aの形状を櫛形にした例である。このような櫛形の形状にすることにより、光電変換部25aの各点の最小幅は電荷転送部31の最小幅より狭いので、イオン濃度（ドーピングレベル）を変えることなく、ポテンシャルを高くすることができ、ドリフトによる電荷の移動を早くすることができる。
光電変換部25aの分割
　図24は、図20に示す画素ユニット25の変形で、光電変換部25aは、微細な４つの光電変換部25a-1、25a-2、25a-3、25a-4から構成されている。これら４つの微細な光電変換部は、転送ゲートTx0-1、Tx0-2、Tx0-3、Tx0-4を介して共通の電荷転送部31に接続されている。４つの光電変換部のそれぞれが微細であるのでポテンシャルの傾斜が形成され、ドリフトによる電荷転送部31への電荷の移動を早くすることができる。このように光電変換部25aを分割することにより、電荷の転送時間を短縮することができる。
MOSコンデンサ
　これまでの実施形態において電荷蓄積領域27a、27bはMOS（Metal-Oxide-Silicon）構造のコンデンサで構成することができる。MOSコンデンサは一般に知られている。図25は、図７の画素ユニット25において電荷蓄積領域27aおよび27bを分割して電荷蓄積領域の主要部をMOSコンデンサで構成した例を示す。同様にそのたの実施形態の電荷蓄積領域をMOSコンデンサで構成することができる。
マイクロレンズ
　この発明の実施形態における画素ユニット25の光電変換部25aの光入射方向前方にマイクロレンズを配置して、集光率を向上させることができる。図26は、光電変換部25aが、４つの微細な光電変換部25a-1、25a-2、25a-3、25a-4で構成される実施形態において、それぞれの微細な光電変換部の前方にマイクロレンズ51を配置した実施例を示す。レンズをそれぞれの光電変換部25a-1、25a-2、25a-3、25a-4に合わせた数だけ設け位置合わせすることにより、光の無駄がなくなり、感度を向上させることができる。
読み出し蓄積部
　図27は、図23の実施形態において、電荷蓄積領域27a、27bの隣にゲートRT1、RT2を介して読み出し電荷蓄積領域41a、41bを設けた実施形態を示す。図28は、この等価回路であり、ゲートRTを介して読み出し電荷蓄積領域41aに対応するコンデンサC4、読み出し電荷蓄積領域41bに対応するコンデンサC5が示されている。
　図29は、読み出し電荷蓄積領域41a、41bを設けた図27の画素ユニットにおけるポテンシャルの状態（図の左側）と、このような電荷蓄積領域をもたない図23の画素ユニットにおけるポテンシャルの状態（図の右側）を対比して示す。（A）は、なにも操作がなされていない状態でのポテンシャル井戸の状態を示す。（B）は、前述した露光サイクル前のリセット処理におけるポテンシャルの状態を示す。（C）は、ｎ回の露光と電荷転送が行われた後、電荷蓄積領域27aに電荷がたまった状態を示す。左側のポテンシャル図では、読み出し電荷蓄積領域41aには、前の露光サイクルでの残りの電荷とノイズがたまっている。右側のポテンシャル図では、読み出し電荷蓄積領域は存在しないので、電荷蓄積領域27aの電荷が読み出される。
　左側のポテンシャル図では、（D）でリセットゲートR1を開いて電荷がリセットされる。（E）に示すように、読み出し電荷蓄積領域41aにノイズが残る。この状態で電位を読み出して記憶しておく。続いて（F）で、読み出し転送ゲートを開いて電荷蓄積領域27aの電荷を読み出し電荷蓄積領域41aに移す。この読み出し電荷蓄積領域41aの電位を読み出して、先の（E）で記憶した電位との差をとる。こうして、ノイズの影響を受けないで露光により蓄積された電荷に基づく電位を読み出すことができる。こうして、前述した２重サンプリングをこの発明においても実行することができる。
　図３０は、この発明のもう一つの実施形態を示す。図７の実施例に対応する構成要素には図７と同じ参照番号を付している。この実施形態では、電荷蓄積領域27a、27bを短絡ゲートSまで延長し、短絡ゲートを介して電気的に接続可能になっている。短絡ゲートはリセットゲートR1、R2と同様にMOS構造のゲートである。リセットゲートR1、R2を開いて電荷蓄積領域27a、27bをリセットするとき、これと同期させて短絡ゲートSを開き電荷蓄積領域27a、27bを電気的に接続する。こうすることにより、リセット処理によって電荷蓄積領域27a、27bを均一な電位にリセットすることができる。リセット電極29a、29bに電位差があっても、短絡ゲートSの作用により、電荷蓄積領域27a、27bを同一電位にリセットすることができる。
　図３１は、この発明のさらにもう一つの実施形態を示す。図３０の実施例に対応する構成要素には図３０と同じ参照番号を付している。この実施形態では、電荷蓄積領域27a、27bを延長した端部がリセット作用と短絡作用を兼ねる一つのゲートR/Sを介してリセット電極29に接続される。電荷蓄積領域27a、27bが一つのリセット電極29によりリセットされるので、電荷蓄積領域27a、27bを同電位にリセットすることができる。
　図３２は、図３１の実施例の変形で、共通の読み出し部４１を備える。読み出し部を共通にすることで，正確な差分を取るためのアンプの性能差による補正が不要になる。変形として、図31、32の実施例に上述の転送ゲート、ドレインゲートを追加することも可能である。
　以上にこの発明を具体的な実施例について説明したが、この発明はこのような実施例に限定されるものではない。

Claims (20)

  1. 　所定の周期で光を出す光源、および視野から受け取る光を光電変換するための画素ユニット配列の受光部を備えた撮像装置であって、
    　前記光源の発光と同期した露光周期で前記光電変換により生成した電荷を蓄積させるよう制御する制御装置を備え、
    　一つの前記露光周期は、光源からの光で照射された被写体からの反射光を受け取るための第１期間、および前記光源からの光を含まない環境光で照射された被写体からの光を受け取るための第２期間を含み、
    　前記受光部の各光電変換領域に接続された電荷転送部、前記第１期間に前記光電変換領域に生じた電荷を前記電荷転送部を介して受け取る第１の電荷蓄積領域、および前記第２期間に前記光電変換領域に生じた電荷を前記電荷転送部を介して受け取る第２の電荷蓄積領域を備える、
    撮像装置。
  2. 　前記第１および第２の電荷蓄積領域は、ｎ回の露光にわたって前記光電変換領域で生成される電荷を積分するよう構成されており、
    　前記ｎ回の露光が終わったとき、前記第１および第２の電荷蓄積領域の電荷を取り出し、その差分をとる差分回路を備える、請求項１に記載の撮像装置。
  3. 　前記差分をとることにより、環境光による影響を取り除いた画像を形成する手段を備える、請求項２に記載の撮像装置。
  4. 　前記差分をとることにより得られた信号と前記光源の光との位相の差により被写体までの距離を算出する手段を備える、請求項２に記載の撮像装置。
  5. 　前記受光部のそれぞれの画素ユニットは櫛型の光電変換領域を有し、前記電荷転送領域に接続されている、請求項１に記載の撮像装置。
  6. 　前記受光部のそれぞれの画素ユニットは複数個の小さな光電変換領域に分割されており、各画素ユニットの前記複数個の小さな光電変換領域は共通の前記電荷転送部に接続されている、請求項１に記載の撮像装置。
  7. 　前記第１および第２の電荷蓄積領域は、画素ユニットごとに前記複数の小さな光電変換領域に共通である、請求項６に記載の撮像装置。
  8. 　前記電荷転送部はドレインゲートを介してドレイン電極に接続される、請求項１に記載の撮像装置。
  9. 　前記光源の立ち上がり、立ち下がりの期間、前記ドレインゲートを開いて前記電荷転送部の電荷をすてるよう構成された、請求項８に記載の撮像装置。
  10. 　前記光電変換領域および前記電荷転送部は埋め込みフォトダイオード構造で形成されており、各光電変換領域は転送ゲートを介して前記電荷転送部に接続されている、請求項１に記載の撮像装置。
  11. 　前記光電変換領域、前記電荷転送部、および前記第１および第２の電荷蓄積領域が埋め込みフォトダイオード構造で形成されている、請求項１０に記載の撮像装置。
  12. 　前記受光部の受光面の前にマイクロレンズを備えた、請求項１に記載の撮像装置。
  13. 　前記電荷蓄積領域は、MOSキャパシタで形成されており、振り分けゲートを介して前記電荷転送部に接続されている、請求項１に記載の撮像装置。
  14. 　前記電荷蓄積領域は、読み出し転送ゲートを介して読み出し電荷蓄積領域に接続されている、請求項１に記載の撮像装置。
  15. 　ゲートを介して前記電荷蓄積領域に隣接して設けられた読み出し電荷蓄積領域を備える、請求項１に記載の撮像装置。
  16. 　露光サイクルの終わりに前記読み出し電荷蓄積領域をリセットした後該電荷蓄積領域の電位を読み出して記憶しておき、続いて、前記電荷蓄積領域の電荷を該読み出し電荷蓄積領域に移し、該読み出し電荷蓄積領域の電位を読み出して、先に記憶した電位との差をとることにより、光電変換により生じた電荷を検出する、請求項１４に記載の撮像装置。
  17. 　前記第１および第２の電荷蓄積領域をそれぞれリセット電位に接続する第１および第２のリセットゲートと、前記第１および第２の電荷蓄積領域を電気的に接続することができる短絡ゲートとを備え、該短絡ゲートは、前記リセットゲートがオンにされるときオンにされ、前記第１および第２の電荷蓄積領域を同電位にする、請求項１に記載の撮像装置。
  18. 　前記第１および第２の電荷蓄積領域をリセット電位に接続する共通のリセットゲートを備える、請求項１に記載の撮像装置。
  19. 　１つまたは複数の埋め込みフォトダイオードによる光電変換領域に電荷転送部がつながり、そこから複数の振り分けゲートにより電荷を振り分けて電荷を蓄積する半導体撮像素子。
  20. 　前記光電変換領域と電荷転送部との間に転送ゲートを設けた請求項１９に記載の撮像素子。
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