WO2009123127A1 - 半導体装置及びその製造方法、並びに液晶表示装置及び電子機器 - Google Patents

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WO2009123127A1
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semiconductor
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茂 森
功 東海林
浩 田邉
めぐみ 柴田
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Ｎｅｃ液晶テクノロジー株式会社
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    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and a liquid crystal display device and an electronic apparatus including the semiconductor device.
  • a typical liquid crystal display device has a liquid crystal panel and a backlight unit.
  • the liquid crystal panel of the display device includes a pair of transparent support substrates that sandwich the liquid crystal, data lines and scanning lines formed on one support substrate, common electrodes formed on the other support substrate, and incidence of the liquid crystal panel
  • the polarizing plate etc. which are arrange
  • the data lines and scanning lines are provided so as to partition the display area of the liquid crystal panel into a plurality of pixels, and each pixel is provided with a pixel electrode and a semiconductor device such as a thin film transistor (TFT).
  • TFT thin film transistor
  • the drain region of the TFT is connected to the pixel electrode, the source region is connected to the data line, and the gate is connected to the scanning line.
  • the TFT performs a switching operation in accordance with a scanning line signal, and when it is turned on, a current flows between the data line and the pixel electrode via the TFT. As a result, an electric field is generated between the pixel electrode and the common electrode, and the liquid crystal molecules on the pixel electrode change the alignment state in response to the electric field.
  • the light from the backlight unit passes through the polarizing plate on the incident surface side and enters the liquid crystal panel. At this time, light having the same polarization direction as that of the polarizing surface of the polarizing plate enters the liquid crystal panel.
  • the TFT of each pixel is controlled according to the image data to be displayed, and further the deflection state of the liquid crystal in each pixel is controlled.
  • the incident light is deflected according to the deflection state of the liquid crystal and enters the polarizing plate on the exit surface side. Then, only light having a component that matches the polarization direction of the polarizing plate is emitted, and image data is displayed as a luminance distribution.
  • impurities are implanted into polycrystalline silicon having a predetermined pattern formed on a supporting substrate such as glass to form a source region (electrode), a drain region (electrode), etc., and an impurity activation heat treatment or the like is performed. It is formed by doing.
  • Patent Document 1 proposes a technique for suppressing light leakage current by using a P-type transistor having a fully depleted channel layer as a TFT.
  • Patent Document 2 Japanese Patent Laid-Open No. 60-136262 proposes a technique for suppressing light leakage current by thinning a TFT semiconductor film.
  • Patent Document 3 Japanese Patent Laid-Open No. 2007-88432 discloses that when the TFT semiconductor film is thinned, the semiconductor film at the bottom of the contact hole disappears due to over-etching, and the wiring material in the hole and the source region and drain of the TFT The problem of increasing the contact resistance with the region is disclosed.
  • a technique for changing the impurity concentration according to the depth and controlling the etching amount (depth) according to the impurity concentration is proposed.
  • Patent Document 1 the technique using a quartz substrate as a support substrate described in Patent Document 1 can employ a high-temperature process capable of improving the performance of TFTs, but has a problem that the cost is high due to the high price of the substrate. .
  • a low temperature process is adopted using an inexpensive glass substrate.
  • Patent Document 2 Although the technique described in Patent Document 2 suppresses the light leakage current by thinning the semiconductor film, the low-temperature process cannot efficiently recover the amorphous semiconductor by impurity implantation. There is a problem that the resistance of the source region and the drain region is high and the power consumption increases. In addition, since the technique disclosed in Patent Document 2 employs a single drain structure, the leakage current even in a dark state is lower than the level of light leakage current reduction under high-intensity illumination, which is a problem of the present invention. There was a problem that was large.
  • Patent Document 3 can suppress an increase in contact resistance between the wiring material and the source region or drain region by controlling the etching amount when forming a contact hole connected to the source region or drain region.
  • Such a technique is based on the premise that the resistance value of the source region and the drain region is low, and there is a problem that the resistance value of the source region and the drain region itself cannot be reduced even if it is directly applied to a semiconductor device manufactured by a low temperature process. It was.
  • an object of the present invention is to provide a semiconductor device in which the above-described optical leakage current is suppressed, a method for manufacturing the same, and a liquid crystal display device and an electronic apparatus including the semiconductor device.
  • an impurity is introduced into the support substrate, the semiconductor film on the support substrate, the gate insulating film on the semiconductor film, the gate electrode on the gate insulating film, and the semiconductor film.
  • a liquid crystal display device having a liquid crystal panel including a semiconductor device and a light source for illuminating the liquid crystal panel,
  • the semiconductor device is formed by introducing impurities into a support substrate, a semiconductor film on the support substrate, a gate insulating film on the semiconductor film, a gate electrode on the gate insulating film, and the semiconductor film.
  • a liquid crystal display device having a liquid crystal panel including a semiconductor device and a light source for illuminating the liquid crystal panel,
  • the semiconductor device is formed by introducing impurities into a support substrate, a semiconductor film on the support substrate, a gate insulating film on the semiconductor film, a gate electrode on the gate insulating film, and the semiconductor film.
  • the semiconductor film has a thickness in a range of 20 nm to 40 nm;
  • the semiconductor device has an impurity concentration lower than that of the source region and the drain region between the source region and the channel formation region, and between the drain region and the channel formation region, and the support substrate side.
  • a liquid crystal display device having a low concentration region in which the impurity concentration in the lower surface side region is lower than the upper surface region on the opposite side.
  • an electronic apparatus including the above semiconductor device is provided.
  • an electronic device including any one of the above liquid crystal display devices is provided.
  • the present invention it is possible to provide a semiconductor device in which light leakage current is suppressed, a method for manufacturing the same, and a liquid crystal display device and an electronic apparatus including the semiconductor device.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. It is a figure which shows the relationship between the film thickness of a semiconductor film (Si), and the normalization light leakage current. It is a figure which shows the relationship between the impurity concentration (boron) of the board
  • FIG. 1 is a diagram showing a cross-sectional structure of a semiconductor device (for example, TFT: thin film transistor) 10 formed on a transparent support substrate 11 applied to the description of the present embodiment.
  • a semiconductor device for example, TFT: thin film transistor
  • a glass substrate such as non-alkali glass can be used.
  • a silicon oxide film, or a silicon nitride film and a silicon oxide film may be formed on the support substrate 11 as a base layer.
  • the TFT 10 includes a semiconductor film 12, a gate insulating film 13, and a gate electrode 14, and is a planar type in which a source region 15a and a drain region 15b are formed on both left and right sides of the gate electrode 14.
  • a low concentration region 17 having an impurity concentration lower than that of the source region 15a and the drain region 15b is formed between the region end of the source region 15a and the drain region 15b and the channel end.
  • the source region 15a and the drain region 15b are collectively referred to as the high concentration region 15 as appropriate.
  • a channel refers to a region where a channel is formed in a portion of the semiconductor film 12 below the gate electrode 14 during operation of the semiconductor device.
  • the semiconductor film 12 is formed by patterning polycrystalline silicon formed on the support substrate 11.
  • a gate insulating film 13 and a gate electrode 14 are formed on the semiconductor film 12. Further, impurities are implanted into the semiconductor film 12 by ion implantation to form the high concentration region 15 and the low concentration region 17.
  • the semiconductor film is damaged by the impurity implantation, and its crystal becomes amorphous. Such a phenomenon becomes remarkable in the case of a thin semiconductor film (polysilicon film) as proposed in Patent Document 2.
  • Patent Document 2 a single drain structure is adopted, and a leak current flows through the crystal grain boundary of the polysilicon film due to a high electric field at the drain end. Although this leakage current also increases by light irradiation, the original dark leakage current is large. For this reason, when the storage capacity is reduced due to higher brightness or higher definition, reduction of the original dark current is required.
  • a glass substrate such as inexpensive non-alkali glass or soda lime glass is used as the support substrate. Since the glass substrate is inexpensive, a liquid crystal display device can be obtained at low cost. Since such a glass substrate is softened at about 600 degrees Celsius, the process temperature is required to be performed in a low temperature process below this temperature.
  • the process temperature is related to the activation rate of the implanted impurities and consequently the sheet resistance value.
  • the mobility of the implanted impurity is ⁇ and the activation rate is x
  • the product value of ⁇ and x is Unlike the high temperature process described in Patent Document 1, which is larger than that, since the impurities cannot be sufficiently activated, the resistance value of the high concentration region 15 cannot be lowered. If the resistance value of the high-concentration region 15 is high, a large amount of power is consumed when a current flows through this region, and the inconvenience that the signal on the data line cannot be accurately applied to the pixel electrode occurs.
  • the technique of Patent Document 3 controls the etching depth by selecting the impurity concentration distribution in the depth direction of the semiconductor film and the etching conditions. Even when the film thickness of the semiconductor film is thin, it is possible to suppress an increase in contact resistance between the wiring material and the high concentration region by controlling the etching depth according to the depth of the high concentration region, which is a useful technique. It is. However, since this technique is based on the premise that the resistance values of the high concentration region 15 and the low concentration region 17 are low, it does not directly contribute to solving the problem of the technology employing the low temperature process.
  • this embodiment in order to suppress the light leakage current, improve the source-drain breakdown voltage, and reduce the resistance of the high-concentration region 15 and the low-concentration region 17, this embodiment has the following configuration ( At least configurations (B) and (D) are employed from A) to (E), and other configurations can be employed independently or in combination depending on the desired characteristics.
  • Configuration (A) is to use a light element such as boron as an impurity. By using such a light element impurity, the amount of crystal defects generated during impurity implantation is reduced.
  • the configuration (B) is to set the film thickness t1 (see FIG. 1) of the semiconductor film 12 in the range of 20 nanometers (nm) to 40 nanometers (nm).
  • t1 see FIG. 1
  • the volume of the semiconductor film 12 is reduced (thinning the thickness)
  • the light receiving volume is reduced, the number of excited carriers generated is reduced, and the light leakage current is suppressed. it can.
  • FIG. 2 shows the relationship between the film thickness and the normalized light leakage current value when silicon is used as the semiconductor film 12.
  • the normalized light leakage current value is a value obtained by standardizing the light leakage current value at each film thickness with the light leakage current value when the film thickness is 70 nm.
  • the normalized light leakage current value sharply decreases below the film thickness of 40 nm. Therefore, it can be concluded that the upper limit of the film thickness of the semiconductor film 12 is preferably 40 nm or less.
  • the lower limit (20 nm) of a film thickness it is a value prescribed
  • the impurity concentration of the region in the predetermined thickness range on the support substrate 11 side of the high concentration region 15, that is, the region in the predetermined range in the film thickness direction from the boundary surface on the support substrate 11 side of the semiconductor film 12 is 3.4. ⁇ 10 20 cm ⁇ 3 or less.
  • a region in a predetermined range from the support substrate side is referred to as a substrate vicinity region 18 (see FIG. 1).
  • a base layer is provided between the support substrate 11 and the semiconductor film 12, it means a region in a predetermined range in the film thickness direction from the boundary surface between the base layer and the semiconductor film 12.
  • the thickness t2 of the substrate vicinity region 18 is preferably 0.6 nm or more, and more preferably at least about 1 nm or more.
  • the thickness t2 of the substrate vicinity region is preferably at least 1/4 or less of the film thickness t1 of the semiconductor film 12.
  • the high concentration region 15 is formed by implanting impurities at a high concentration, the degree of amorphization is large. However, in a low temperature process, an amorphous semiconductor is not easily recrystallized.
  • FIG. 3 is a diagram showing the relationship between the impurity concentration (boron concentration) in the substrate vicinity region 18 and the sheet resistance value at that time when the film thickness of the semiconductor film 12 is 40 nm.
  • the impurity concentration exceeds 3.4 ⁇ 10 20 cm ⁇ 3 , the substrate vicinity region 18 becomes amorphous and crystal recovery by a low temperature process is not sufficiently performed, resulting in a very large sheet resistance value.
  • the impurity concentration is 3.4 ⁇ 10 20 cm ⁇ 3 or less, the sheet resistance value decreases rapidly.
  • the substrate vicinity region 18 of the semiconductor film 12 is preferably formed by implanting boron, and is preferably 3.4 ⁇ 10 20 cm ⁇ 3 or less. This impurity concentration can actually be set to 3 ⁇ 10 20 cm ⁇ 3 or less.
  • the impurity concentration in the substrate vicinity region 18 is 3.4 ⁇ 10 20 cm ⁇ 3 or less, the degree of the semiconductor in the substrate vicinity region 18 becoming amorphous due to the impurity implantation is reduced. In other words, a crystalline semiconductor that is not amorphous is left.
  • the semiconductor in the crystalline state becomes the nucleus of crystal growth, and the amorphous semiconductor is easily crystallized.
  • impurities are taken into the silicon side and do not function as a precipitation scatterer, so that the resistance can be reduced.
  • the impurity concentration of the high-concentration region 15 is preferably 3.1 ⁇ 10 18 cm ⁇ 3 or more, and actually 4 ⁇ 10 18 cm ⁇ 3 or more. Can be set.
  • Configuration (D) is to provide a low concentration region 17.
  • the decrease in the breakdown voltage between the source and the drain becomes remarkable when the semiconductor film 12 is thinned. Further, when the source-drain breakdown voltage is low, the off current increases.
  • the present inventors have newly discovered that when the film thickness t1 of the semiconductor film 12 is reduced, the decrease in the breakdown voltage between the source and the drain is not clear.
  • the present inventors presume that the drain current distribution spreads in the film thickness direction when the TFT 10 is pinched off. That is, when the film thickness t1 of the semiconductor film 12 is thick, the depletion layer at the drain end at the time of pinch-off can spread in the film thickness direction. Therefore, electric field concentration hardly occurs.
  • the film thickness t1 of the semiconductor film 12 is thin, it is estimated that the depletion layer cannot sufficiently spread in the film thickness direction, and electric field concentration occurs, resulting in a decrease in breakdown voltage.
  • a low concentration region 17 having a low concentration is formed between the channel and the high concentration region 15.
  • the low concentration region 17 has a concentration distribution in the film thickness direction, and the impurity concentration near the support substrate side interface (near the semiconductor film lower surface) is lower than the impurity concentration near the gate insulating film side interface (near the semiconductor film upper surface).
  • the resistance value near the support substrate side interface is larger than the resistance value near the gate insulating film side interface.
  • the resistance value near the support substrate side interface is smaller than the resistance value near the gate insulating film side interface, a current path is formed near the support substrate side interface. As described above, by increasing the resistance value in the vicinity of the support substrate side interface, it is difficult to form a current path in the vicinity of the support substrate side interface.
  • optical carriers are generated by photoexcitation of light incident from the support substrate side.
  • the current path is connected to the gate insulating film side interface as described above.
  • FIG. 4 shows a region near the upper surface in the low concentration region of the semiconductor film 12 in a TFT in which the film thickness of the semiconductor film 12 is 20 nm to 40 nm and the impurity concentration in the substrate vicinity region 18 is 3.4 ⁇ 10 20 cm ⁇ 3 or less.
  • FIG. 6 is a diagram showing a relationship between the ratio of impurity concentration in the region near the bottom surface (near the substrate-side interface) and the normalized light leakage current.
  • the horizontal axis represents the impurity concentration in the region near the upper surface (region of 0 to 4 nm from the upper surface) in the low concentration region of the semiconductor film 12 as Bs, and the impurity concentration in the region near the lower surface (region of 0 to 4 nm from the lower surface) as Bb.
  • the normalized impurity concentration (Bs / Bb) is shown
  • the vertical axis represents the optical leak current Ip (1.79) when the normalized impurity concentration (Bs / Bb) is 1.79.
  • the normalized leakage current Ip / Ip (1.79) is shown.
  • the normalized impurity concentration (Bs / Bb) increases from 1 as a boundary, the light leakage current decreases rapidly. Therefore, the normalized impurity concentration (Bs / Bb) is made larger than 1, that is, in the low concentration region 17, the impurity concentration in the substrate side interface vicinity region (semiconductor film lower surface vicinity region) is lower than the upper surface region vicinity. Is desirable.
  • the configuration (E) is to set the sheet resistance value of the low concentration region 17 in the range of 3 ⁇ 10 5 to 2 ⁇ 10 7 ⁇ / ⁇ .
  • the semiconductor film 12 is a polysilicon film
  • the off-current of the TFT varies due to variations in defects in the crystal grain boundaries. For this reason, when a high-definition display is required in the liquid crystal display device and the capacity for storing the charge for holding the potential of the pixel electrode is small, the variation in the held charge due to the variation in the off-current of the TFT becomes significant. Uneven image quality will occur.
  • FIG. 5 shows the relationship between the sheet resistance value in the low concentration region of the semiconductor film, the standard deviation of the normalized off current of the TFT, and the ratio of the on current / off current.
  • the standardized standard deviation referred to here is standardized with the highest standard deviation in the measurement shown in FIG. 5, and is an index indicating the degree of variation of the manufactured TFT. From this figure, it can be seen that the standard deviation of the normalized off-state current can be sufficiently suppressed by setting the sheet resistance value in the low concentration region to 3 ⁇ 10 5 ⁇ / ⁇ or more. Further, from this figure, it can be seen that when the sheet resistance value is further higher and exceeds 2 ⁇ 10 6 ⁇ / ⁇ , better uniformity can be obtained.
  • the sheet resistance value in the low concentration region is 2 ⁇ 10 7 ⁇ from FIG. It turns out that it is preferable to set it to / ⁇ or less.
  • a TFT having a driving capability such as a peripheral driving circuit may require a sufficiently large on-current.
  • the off-state current also increases as the on-state current of the TFT increases with respect to the sheet resistance value in the low concentration region 17, conditions for increasing the on-state current and suppressing the off-state current are required.
  • FIG. 6 is a diagram showing the relationship between the sheet resistance value of the low concentration region 17 and the on-current or off-current. As can be seen from this figure, when set to a range sheet resistance value 3 ⁇ 10 5 ⁇ 1 ⁇ 10 6 ⁇ / ⁇ of the low-concentration region 17, it can satisfy the above conditions, while obtaining a large ON current sufficiently , The off-state current can be sufficiently suppressed.
  • FIG. 7 is a view showing the relationship between the film thickness of the semiconductor film 12 and the sheet resistance value of the low concentration region 17.
  • poured in TFT10 with the semiconductor film 12 from which film thickness differs is shown.
  • the sheet resistance increases rapidly as the semiconductor film 12 becomes thinner than 20 nm. This is because as the film thickness decreases, the amount of boron that can be dissolved in the semiconductor film 12 decreases. Therefore, it is difficult to reduce the sheet resistance when the film thickness is thinner than 20 nm.
  • the thickness of the semiconductor film 12 needs to be 20 nm or more. This film thickness can actually be set to 25 nm or more. In the description of the configuration (B) above, it can be concluded that the thickness of the semiconductor film 12 is preferably 20 nm to 40 nm in combination with the film thickness of the semiconductor film 12 being set to 40 nm or less.
  • a semiconductor device having a high source-drain breakdown voltage and sufficiently suppressed light leakage current can be provided.
  • the pixel TFT is required to have a wide range of uniformity in order to suppress display unevenness as described above.
  • the TFT used in the peripheral drive circuit is required to have high drive capability in order to reduce the area of the peripheral drive circuit as much as possible in order to narrow the frame of the liquid crystal display device. Therefore, as described above, by setting the sheet resistance value of the low density region of the pixel TFT to 3 ⁇ 10 5 to 2 ⁇ 10 7 ⁇ / ⁇ , the uniformity of the pixel region is ensured and a high driving capability is required.
  • the sheet resistance value in the low-concentration region is set to 3 ⁇ 10 5 to 1 ⁇ 10 6 ⁇ / ⁇ to ensure a sufficiently large on-current. It is also possible to respond. Accordingly, a liquid crystal display device can be provided in which display unevenness is suppressed, the outside of the display area (so-called frame) is small, and high-quality display and miniaturization of electronic devices such as mobile phones and notebook personal computers can be achieved. According to the present embodiment, a TFT suitable for such a liquid crystal display device can be provided.
  • FIG. 8 is a diagram showing a cross-sectional structure of the semiconductor device 30 according to the present embodiment.
  • FIG. 9 is a diagram showing a manufacturing process of the semiconductor device 30, and
  • FIG. 10 is a flowchart thereof.
  • a semiconductor device (for example, TFT) 30 includes a base layer 32 formed on a support substrate 31, a semiconductor film 33, a gate insulating film 34, a gate electrode 35, an interlayer insulating film 36, a source wiring 37, a drain wiring 38, and the like. .
  • a low concentration region 41 having a low impurity concentration is formed between the high concentration region 40 (source region 40a and drain region 40b) of the TFT 30 and the channel end to form a so-called LDD (Lightly Doped Drain) structure.
  • the impurity concentration of the high concentration region 40 is in the range of 3.1 ⁇ 10 18 cm ⁇ 3 to 3.4 ⁇ 10 20 cm ⁇ 3 .
  • the sheet resistance value of the low concentration region 41 is set in a range of 3 ⁇ 10 5 to 1 ⁇ 10 6 ⁇ / ⁇ .
  • a base layer 32 made of a silicon oxide film or a laminated film of a silicon nitride film and a silicon oxide film is formed on the support substrate 31 (see FIG. 9A).
  • the support substrate 31 an inexpensive glass substrate such as non-alkali glass is used.
  • An amorphous silicon film having a thickness of about 40 nm is formed on the base layer 32 (see FIG. 9B).
  • impurities such as boron and phosphorus of about 1 ⁇ 10 16 cm ⁇ 3 are mixed during film formation.
  • impurities may be introduced by an ion doping method or an ion implantation method.
  • an amorphous silicon film is irradiated with an excimer laser or the like to form a polycrystalline silicon semiconductor film 33 having excellent semiconductor characteristics.
  • the semiconductor film 33 is etched into a pattern having a desired shape by lithography and dry etching.
  • Gate electrode formation step (S2) After the formation of the semiconductor film 33, a gate insulating film 34 is formed (see FIG. 9C). Note that, as a pretreatment for forming the gate insulating film 34, a natural silicon film formed on the surface of the semiconductor film 33 is removed by dilute hydrofluoric acid (DHF) or the like, and a clean silicon surface is formed.
  • DHF dilute hydrofluoric acid
  • the gate insulating film 34 is formed by a plasma CVD method at a temperature lower than 600 degrees Celsius, which is lower than the temperature at which the support substrate 31 is thermally deformed.
  • the thickness of the gate insulating film 34 is not particularly limited, but is preferably 5 nm to 5000 nm, for example, and more preferably 10 nm to 1000 nm.
  • a gate electrode film is formed on the gate insulating film 34.
  • the material of the gate electrode film include a metal film formed by sputtering, a silicon film containing impurities formed by CVD, and the like, or a laminated film thereof.
  • the impurities referred to here are, for example, boron and phosphorus, and can be mixed by changing the impurity concentration and the kind of impurities in order to adjust the threshold value by controlling the work function between the channel and the gate electrode 35.
  • a photoresist pattern is formed on the gate electrode film by lithography, and the gate electrode film is etched by using a dry etching method, a wet etching method, or a combination of both methods to form the gate electrode 35 (FIG. 9). (See (d)).
  • Source region and drain region forming step (S3) The high concentration region 40 of the source region and the drain region is formed before the low concentration region 41.
  • the high concentration region 40 may be formed by first forming the low concentration region 41 and then forming a resist pattern so as to cover the gate electrode 35 and the low concentration region.
  • the source region and the drain region are formed after the gate electrode 35 is formed.
  • the source region and the drain region are formed first, and then the gate electrode 35 is formed. May be.
  • a resist 50 is applied to the entire surface of the semiconductor film to form a resist pattern having an opening 51 corresponding to the high concentration region 40 (see FIG. 9E). Impurities are implanted at a high concentration by ion doping or ion implantation using this resist pattern as a mask. After the impurity implantation, the resist pattern is peeled off and the formation of the high concentration region 40 is completed.
  • This impurity is preferably boron.
  • the acceleration voltage and the implantation amount are adjusted so that the impurity concentration in the vicinity of the substrate is in the range of 3.1 ⁇ 10 18 cm ⁇ 3 to 3.4 ⁇ 10 20 cm ⁇ 3 .
  • the acceleration voltage is 25 keV and the set dose is 6.7.
  • An example is a condition of ⁇ 10 15 cm ⁇ 2 and an RF power of 100 W.
  • the low concentration region 41 is formed. Impurity implantation for forming the low concentration region 41 is performed by a method similar to that for the high concentration region 40, but without using a resist pattern, and using the gate electrode 35 as a mask (see FIG. 9F).
  • the acceleration voltage is set so that the impurity concentration on the surface of the semiconductor film on the gate electrode 35 side is higher than the impurity concentration on the back surface (bottom surface) of the semiconductor film on the support substrate 31 side.
  • the dose is adjusted so that the sheet resistance value in the region 41 is 3 ⁇ 10 5 to 2 ⁇ 10 7 ⁇ / ⁇ , more preferably 3 ⁇ 10 5 to 1 ⁇ 10 6 ⁇ / ⁇ .
  • Interlayer insulating film forming step (S4) an interlayer insulating film 36 is formed.
  • the interlayer insulating film 36 is formed by forming a silicon oxide film, a silicon nitride film, or a laminated film thereof using a plasma CVD method or the like (see FIG. 9G).
  • Activation heat treatment step (S5) an activation heat treatment for activating the impurities is performed (see FIG. 9H).
  • the temperature at this time is, for example, a temperature range of 300 degrees Celsius or higher and 600 degrees Celsius or lower.
  • the activation heat treatment may be performed in an electric furnace or a rapid annealing method such as an excimer laser.
  • a resist pattern having openings corresponding to the gate, source, and drain is formed on the interlayer insulating film 36, and the interlayer insulating film 36 is etched by dry etching, wet etching, or a combination of both. Form.
  • a metal film such as aluminum is formed by a sputtering method or the like, and etched using various lithography methods or etching methods to form the wiring 54.
  • a treatment for stabilizing electrical characteristics by terminating dangling bonds in the semiconductor film 33 or dangling bonds existing at the interface between the semiconductor film 33 and the gate insulating film 34 can be exemplified as the termination species, and hydrogen plasma treatment can be applied as such treatment. Such treatment may be performed at any stage after at least the gate insulating film 34 is formed.
  • the main process of the TFT 10 is completed.
  • the gate wiring, the source wiring, or the drain wiring intersects for example, when the TFT 10 is applied to an active matrix liquid crystal display device
  • the wiring formation process can be performed in two steps.
  • Such a method for manufacturing a semiconductor device merely sets the manufacturing conditions, does not require a special process compared with the conventional manufacturing method, and maintains a process compatibility while reducing the sheet resistance value in the low concentration region.
  • a semiconductor device with a high source-drain breakdown voltage and sufficiently suppressed light leakage current can be manufactured.
  • the light leakage current is suppressed for the structure of the semiconductor device such as the TFT 10.
  • the light leakage current is generated by a carrier photoexcited by incident light, and this photoexcitation is a phenomenon in which a carrier that has absorbed energy of incident light is excited to the band edge. Therefore, by reducing the degree of absorption, it is possible to reduce the light leakage current even if the same amount of crystal defects and the like exist.
  • this embodiment suppresses the light leakage current by defining the relationship between the emission spectrum of the light source and the absorption spectrum of the semiconductor.
  • FIG. 11 shows the relative intensity spectrum when the maximum value is 100 in the emission spectrum of the white light emitting diode (LED), and FIG. 12 shows the relative intensity when the maximum value is 1 in the emission spectrum of the cold cathode fluorescent lamp (CCFL).
  • the intensity spectrum is shown.
  • the emission spectrum differs depending on the light source.
  • the vertical axis in the figure indicates the relative value of the emission intensity.
  • FIG. 13 shows relative intensity spectra when the maximum value is 1 in the spectral absorption spectra of three types of silicon films having different film thicknesses.
  • the vertical axis in the figure represents the relative value of the absorption rate.
  • FIG. 14 shows the relationship between the film thickness of the semiconductor film (silicon film) and the spectral integration value when the light source is a light emitting diode.
  • the spectrum integral value is the maximum value of the spectral absorption spectrum of the semiconductor film, where A (function of wavelength ⁇ : A ( ⁇ )) is a relative intensity spectrum obtained by normalizing the emission spectrum of each wavelength with the maximum value of the emission spectrum of the light source.
  • B function of wavelength ⁇ : B ( ⁇ )
  • the total wavelength region can be set to a wavelength region ( ⁇ min to ⁇ max, unit: nm) including the emission wavelength of the light source.
  • the range is 380 to 800 nm or 400 to 800 nm.
  • the maximum value of the spectral absorption spectrum of the semiconductor film means the maximum value in the emission wavelength range of the light source.
  • ⁇ min represents the lower limit (nm) of the entire wavelength region
  • ⁇ max represents the upper limit (nm).
  • FIG. 14 shows that the film thickness dependence of the spectrum integral value when the LED backlight is used as the light source coincides with the film thickness dependence of the light leakage current characteristic (see FIG. 2).
  • the spectral integration value increases as the film thickness decreases. This is because the peak value of the emission intensity of the light source and the peak value of the absorption characteristic of the silicon film overlap when the film thickness is 50 nm.
  • the reduction of the light leakage current is not simply brought about by the thinning of the silicon film, but the emission spectrum of the illumination light (here, the LED backlight) and the absorption characteristic of the semiconductor film (here, the silicon film). Influenced by film thickness dependence.
  • the spectrum integral value greatly changes when the film thickness is around 40 nm. That is, the film thickness of the semiconductor film having a spectral integration value of 5 or less is 40 nm.
  • the light leakage current characteristic can be evaluated by the above-mentioned spectrum integration value that generalizes these relationships.
  • the spectral integral value is preferably 5 or less, and more preferably 3 or less.
  • the lower limit of the spectrum integration value is 0 in an ideal state where there is no spectrum overlap, and is preferably 0 or more.
  • the material and thickness such as the type of light source and / or crystal grain size and film density of the semiconductor film are set so that the spectrum integration value falls within such a range.
  • the material and thickness such as the crystal grain size and film density of the semiconductor film are set for a predetermined light source. As a result, it is possible to obtain a semiconductor device in which light leakage current is suppressed.
  • FIG. 15 is a conceptual exploded perspective view of a liquid crystal display device.
  • the liquid crystal display device 55 includes a liquid crystal panel 56 and a backlight unit 57.
  • the backlight unit 57 includes a light source such as a cold cathode fluorescent lamp or a light emitting diode.
  • the liquid crystal panel 56 is formed on a pair of support substrates 58a and 58b sandwiching the liquid crystal 59, the data circuit 60 and the scanning circuit 61 formed on one support substrate 58a, the display region 22, and the other support substrate 58b.
  • a common electrode (not shown), a polarizing plate (not shown) and the like provided on the entrance surface and the exit surface of the liquid crystal panel 56 are provided.
  • Data lines and scanning lines are connected to the data circuit 60 and the scanning circuit 61, and the display area 22 of the liquid crystal panel 56 is partitioned into a plurality of pixels by these data lines and scanning lines.
  • the data circuit 60 and the scanning circuit 61 are provided with the semiconductor device according to the above embodiment, and each pixel is provided with the semiconductor device according to the above embodiment.
  • the reduction in the breakdown voltage between the source and the drain due to the thin semiconductor film can be suppressed, so that the reliability is improved.
  • the low concentration region has an appropriate sheet resistance value, so that the power consumption of the liquid crystal display device can be reduced.
  • the spectrum integral value is set to 5 or less in relation to the light source, good display characteristics can be obtained even when the backlight unit 57 having high luminance is used.
  • the present embodiment relates to an electronic apparatus using the semiconductor device according to each of the embodiments described above.
  • a mobile phone provided with the above liquid crystal display device will be described as an example of an electronic device.
  • the present invention is not limited to this, and for example, a personal computer, a PDA (Personal Digital Assistance), a projector It may be a digital (video) camera or the like.
  • FIG. 16 is a perspective view of a mobile phone 65 provided with the liquid crystal display device.
  • the mobile phone 65 includes an upper housing 66 and a lower housing 67.
  • the upper housing 66 is provided with the liquid crystal display device 69 according to the above embodiment, and the lower housing 67 is provided with an input device including a numeric keypad 68.
  • these casings are provided with devices having functions required for a mobile phone, such as a transmission / reception device, various control devices, a storage device, a sound device including a speaker and a microphone, and a battery.
  • liquid crystal display device 69 Since the liquid crystal display device 69 has reduced light leakage current and power consumption, good display characteristics can be obtained for a relatively long time even when a backlight unit having a light source with high luminance is used. A mobile phone with excellent characteristics can be provided.
  • the liquid crystal display device can use the backlight unit having such a high luminance, and therefore is suitable for a viewfinder such as a video camera used in a dark place.

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Abstract

　支持基板と、前記支持基板上の半導体膜と、前記半導体膜上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記半導体膜に不純物を導入して形成されたソース領域及びドレイン領域を含む半導体装置であって、前記半導体膜の膜厚が、２０ｎｍ～４０ｎｍの範囲にあり、かつ、前記ソース領域とチャネル形成領域との間、及び前記ドレイン領域と該チャネル形成領域との間にそれぞれ、前記ソース領域及び前記ドレイン領域より不純物濃度が小さく、かつ、前記支持基板側の下面側領域の不純物濃度が反対側の上面側領域より小さい低濃度領域を有する、半導体装置。

Description

半導体装置及びその製造方法、並びに液晶表示装置及び電子機器
　本発明は、半導体装置及びその製造方法、並びにこの半導体装置を備えた液晶表示装置及び電子機器に関する。
　近年、代表的な液晶表示装置は、液晶パネル及びバックライトユニットを備えている。その表示装置の液晶パネルは、液晶を狭持する１対の透明な支持基板、一方の支持基板に形成されたデータ線や走査線、他方の支持基板に形成された共通電極、液晶パネルの入射面及び出射面のそれぞれに配置される偏光板等を備えている。
　データ線や走査線は、液晶パネルの表示領域を複数の画素に区画するように設けられ、各画素には画素電極が設けられると共に薄膜トランジスタ（ＴＦＴ）等の半導体装置が設けられている。このＴＦＴのドレイン領域は画素電極に接続され、ソース領域はデータ線に接続され、またゲートは走査線に接続されている。
　そして、ＴＦＴは走査線の信号に応じてスイッチング動作し、オン状態になるとＴＦＴを介してデータ線と画素電極との間に電流が流れる。この結果、画素電極と共通電極との間に電界が発生し、この電界に感応して画素電極上の液晶分子が配向状態を変える。
　バックライトユニットからの光は、入射面側の偏光板を通過し、液晶パネルに入射する。このとき、偏光板の偏向面と同じ偏光方向の成分の光が、液晶パネルに入射する。各画素のＴＦＴは、表示する画像データに応じて制御され、さらに各画素における液晶の偏向状態が制御される。入射した光は、液晶の偏向状態に応じて偏向し、出射面側の偏光板に入射する。そして、この偏光板の偏向方向と一致する成分の光のみが出射されて、画像データが輝度分布として表示される。
　このようなＴＦＴは、ガラス等の支持基板上に形成された所定パターンの多結晶シリコンに不純物注入を行い、ソース領域（電極）やドレイン領域（電極）等を形成し、不純物活性化熱処理等を行うことにより形成される。
　多結晶シリコンのような半導体は入射光により光励起を起こすため、バックライトユニットからの光がＴＦＴに入射すると、光励起されたキャリアによる光リーク電流が発生する。
　光リーク電流は、走査線の信号と関係なく流れるため、例えＴＦＴがオフ状態であっても、データ線と画素電極との間に電流が流れる。このオフ状態の電流（オフ電流）により、フリッカ等が生じて液晶表示装置の表示画質が劣化する。
　そこで、特許文献１（ＷＯ０１／０６７１６９号公報）では、ＴＦＴとして完全空乏型チャネル層のＰ型トランジスタを用いることにより光リーク電流を抑制する技術を提案している。
　また、特許文献２（特開昭６０－１３６２６２号公報）は、ＴＦＴの半導体膜を薄くすることにより光リーク電流を抑制する技術を提案している。
　また、特許文献３（特開２００７－８８４３２号公報）は、ＴＦＴの半導体膜を薄くした場合、オーバーエッチングによりコンタクトホール底の半導体膜が消失し、ホール内の配線材とＴＦＴのソース領域やドレイン領域とのコンタクト抵抗が高くなる問題を開示している。この問題を解決するため、深さに応じて不純物濃度を変えると共に不純物濃度に応じてエッチング量（深さ）を制御する技術を提案している。
　しかしながら、特許文献１に記載の、支持基板として石英基板を用いた技術は、ＴＦＴの高性能化が可能な高温プロセスを採用できるが、基板の価格が高いためコストが高くなるという問題があった。一般には安価なガラス基板を用いて低温プロセスを採用している。
　また、特許文献２に記載の技術は、半導体膜を薄くすることにより光リーク電流を抑制するが、低温プロセスでは、不純物注入により非晶質化した半導体を効率的に回復させることができないため、ソース領域やドレイン領域の抵抗が高く、消費電力が増えてしまう問題があった。また特許文献２に記載の技術では、シングルドレイン構造を採用しているため、本発明が課題とする高輝度照明下での光リーク電流の低減のレベルに比べ、暗状態であってもリーク電流が大きいという問題があった。
　さらに、特許文献３は、ソース領域やドレイン領域に接続するコンタクトホールを形成する際に、エッチング量を制御して配線材とソース領域やドレイン領域との接触抵抗の増大を抑えることができるが、かかる技術はソース領域やドレイン領域の抵抗値が低いことを前提としており、低温プロセスで製造する半導体装置にそのまま適用してもソース領域及びドレイン領域自体の抵抗値を低減することはできない問題があった。
　なお、上記の関連する技術の各問題点の詳細については、考察を交えて後述する。
　そこで、本発明は、上述した光リーク電流を抑制した半導体装置及びその製造方法、並びにこの半導体装置を備えた液晶表示装置及び電子機器を提供することを目的とする。
　本発明の一態様によれば、支持基板と、前記支持基板上の半導体膜と、前記半導体膜上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記半導体膜に不純物を導入して形成されたソース領域及びドレイン領域を含む半導体装置であって、
　前記半導体膜の膜厚が、２０ｎｍ～４０ｎｍの範囲にあり、かつ、
　前記ソース領域とチャネル形成領域との間、及び前記ドレイン領域と該チャネル形成領域との間にそれぞれ、前記ソース領域及び前記ドレイン領域より不純物濃度が小さく、かつ、前記支持基板側の下面側領域の不純物濃度が反対側の上面側領域より小さい低濃度領域を有する、半導体装置が提供される。
　本発明の他の態様によれば、
　支持基板に２０ｎｍ～４０ｎｍの範囲にある厚みを持つ半導体膜を成膜する工程と、
　前記半導体膜上にゲート絶縁膜を形成する工程と、
　前記ゲート絶縁膜上にゲート電極を形成する工程と、
　前記半導体膜に、ソース領域及びドレイン領域、並びに該ソース領域と前記ゲート電極下に形成されたチャネル形成領域との間および該ドレイン領域と該チャネル形成領域との間にそれぞれ形成する領域であって、該ソース領域及び該ドレイン領域より不純物濃度が小さく且つ前記支持基板側の下面側領域の不純物濃度が反対側の上面側領域より小さい低濃度領域を形成する工程を有する、半導体装置の製造方法が提供される。
　本発明の他の態様によれば、半導体装置を含む液晶パネルと、該液晶パネルを照射する光源とを有する液晶表示装置であって、
　前記半導体装置は、支持基板と、前記支持基板上の半導体膜と、前記半導体膜上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記半導体膜に不純物を導入して形成されたソース領域及びドレイン領域を含み、
　前記光源の発光スペクトルを、その最大値で規格化した相対強度スペクトルをＡとし、前記半導体膜の分光吸収スペクトルを、その最大値で規格化した相対強度スペクトルをＢとしたときに、これらの積Ａ×Ｂの全波長域（ｎｍ）にわたる積分値が５を超えないように前記半導体膜が形成されている、液晶表示装置が提供される。
　本発明の他の態様によれば、半導体装置を含む液晶パネルと、該液晶パネルを照射する光源とを有する液晶表示装置であって、
　前記半導体装置は、支持基板と、前記支持基板上の半導体膜と、前記半導体膜上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記半導体膜に不純物を導入して形成されたソース領域及びドレイン領域を含み、
　前記半導体膜は、２０ｎｍ～４０ｎｍの範囲にある膜厚を有し、
　前記半導体装置は、前記ソース領域とチャネル形成領域との間、及び前記ドレイン領域と該チャネル形成領域との間にそれぞれ、前記ソース領域及び前記ドレイン領域より不純物濃度が小さく、かつ、前記支持基板側の下面側領域の不純物濃度が反対側の上面側領域より小さい低濃度領域を有する、液晶表示装置が提供される。
　本発明の他の態様によれば、上記の半導体装置を備えた電子機器が提供される。
　本発明の他の態様によれば、上記のいずれかの液晶表示装置を備えた電子機器が提供される。
　本発明によれば、光リーク電流が抑制された半導体装置及びその製造方法、並びにこれを備えた液晶表示装置及び電子機器を提供できる。
本発明の第１の実施の形態の半導体装置の断面図である。 半導体膜（Ｓｉ）の膜厚と規格化光リーク電流の関係を示す図である。 半導体膜の基板近傍領域の不純物濃度（ホウ素）とシート抵抗値の関係を示す図である。 半導体膜の低濃度領域における表面近傍領域と基板近傍領域との不純物濃度の比（Ｂｓ／Ｂｂ）と規格化した光リーク電流との関係を示す図である。 半導体膜の低濃度領域（ＬＤＤ）のシート抵抗値と、ＴＦＴの規格化したオフ電流の標準偏差、およびオン電流／オフ電流の比との関係を示す図である。 低濃度領域のＬＤＤシート抵抗値とオン電流、オフ電流との関係を示す図である。 半導体膜の膜厚と低濃度領域のシート抵抗値との関係を示す図である。 本発明の第２の実施の形態の半導体装置の断面図である。 第２の実施の形態の半導体装置の製造方法の一例を示す工程図である。 図９に示す半導体装置の製造方法を説明するフローチャートである。 発光ダイオードの相対強度スペクトルを示す図である。 冷陰極蛍光ランプの相対強度スペクトルを示す図である。 ３種類の半導体膜の相対強度スペクトルを示す図である。 発光ダイオードでの半導体膜（シリコン）の膜厚とスペクトル積分値との関係を示す図である。 本発明の第４の実施の形態の液晶表示装置の分解斜視図である。 本発明の第５の実施の形態の電子機器（携帯電話）の斜視図である。
　以下、本発明の好適な実施の形態について説明する。
　第１の実施の形態
　本発明の第１の実施の形態を、上述した関連技術の考察を交えて説明する。図１は、本実施の形態の説明に適用される透明な支持基板１１の上に形成した半導体装置（例えば、ＴＦＴ：ｔｈｉｎ　ｆｉｌｍ　ｔｒａｎｓｉｓｔｏｒ）１０の断面構造を示す図である。
　支持基板１１としては、無アルカリガラス等のガラス基板を用いることができる。なお、支持基板１１の上に下地層としてシリコン酸化膜、またはシリコン窒化膜及びシリコン酸化膜が形成されていてもよい。
　ＴＦＴ１０は、半導体膜１２、ゲート絶縁膜１３、ゲート電極１４を備えると共に、ゲート電極１４の左右両側にソース領域１５ａ及びドレイン領域１５ｂが形成されたプレーナ型である。
　ソース領域１５ａ及びドレイン領域１５ｂの領域端とチャネル端との間には、これらソース領域１５ａ及びドレイン領域１５ｂより不純物濃度の低い低濃度領域１７が形成されている。以下の説明においては、ソース領域１５ａ及びドレイン領域１５ｂは、適宜総称して高濃度領域１５と記載される。また、チャネルは、半導体膜１２におけるゲート電極１４下の部分において半導体装置の動作時にチャネルが形成される領域を指す。
　半導体膜１２は、支持基板１１上に成膜された多結晶シリコンをパターニングして形成される。この半導体膜１２上にゲート絶縁膜１３及びゲート電極１４を形成する。また、この半導体膜１２にイオン注入法により不純物を注入して高濃度領域１５と低濃度領域１７を形成する。
　不純物注入により半導体膜は損傷を受け、その結晶は非晶質化する。このような、現象は、特許文献２が提案しているような、膜厚が薄い半導体膜（ポリシリコン膜）の場合に顕著となる。
　また、特許文献２ではシングルドレイン構造が採用されており、ドレイン端における高電界によりポリシリコン膜の結晶粒界を介したリーク電流が流れる。このリーク電流も光照射により増加するが、オリジナルの暗状態のリーク電流が大きい。そのため、高輝度化や、高精細化による蓄積容量の減少等が進むと、オリジナルの暗電流の低減が求められる。
　不純物を注入しただけでは、いわゆるドーパントとして機能しないため、不純物注入後に不純物活性化のための熱処理が行なわれる。
　特許文献１に記載されているように、支持基板として石英基板上にトランジスタを形成する場合、摂氏１１５０度程度までの高温プロセスが適用できる。
　しかし、液晶表示装置のように製品価格を安くすることを強く要望される製品では、支持基板に安価な無アルカリガラスやソーダライムガラス等のガラス基板が用いられる。ガラス基板は、基板の価格が安いため低コストで液晶表示装置を得ることができる。このような、ガラス基板は、摂氏６００度程度で軟化するので、プロセス温度もこの温度以下の低温プロセスで行うことが求められる。
　一般的にプロセス温度は、注入した不純物の活性化率、ひいてはシート抵抗値と関係がある。注入した不純物の移動度をμ、活性化率をｘとすると、μとｘの積の値が、１０－１～１００オーダー程度になるような低温プロセスでは、μとｘの積の値がそれよりも大きい特許文献１に記載の高温プロセスと異なり、不純物の充分な活性化が行えないため、高濃度領域１５の抵抗値を下げることができない。高濃度領域１５の抵抗値が高いと、この領域を電流が流れる際に、大きな電力消費が発生すると共に、データ線の信号が正確に画素電極に印加できなくなる不都合が生じる。
　なお、前述したように、特許文献３の技術は、半導体膜の深さ方向の不純物濃度分布とエッチング条件を選択してエッチング深さを制御している。半導体膜の膜厚が薄い場合でも、高濃度領域の深さに応じてエッチング深さを制御することにより、配線材と高濃度領域との接触抵抗の増大を抑制することができ、有用な技術である。しかし、この技術は高濃度領域１５や低濃度領域１７の抵抗値が低いことを前提としたものであるため、低温プロセスを採用する技術の課題解決には直接寄与しない。
　このような考察をもとに、光リーク電流の抑制、ソース・ドレイン間耐圧の向上、高濃度領域１５や低濃度領域１７の低抵抗化を図るため、本実施の形態は、以下の構成（Ａ）～（Ｅ）から少なくとも構成（Ｂ）及び（Ｄ）を採用し、所望の特性に応じて、さらに他の構成を独立に又は併用して採用することができる。
　構成（Ａ）
　構成（Ａ）は、不純物としてホウ素のような軽い元素を用いることである。このような軽い元素の不純物を用いることにより、不純物注入時における結晶欠陥の発生量が少なくなる。
　構成（Ｂ）
　構成（Ｂ）は、半導体膜１２の膜厚ｔ１（図１参照）を２０ナノメータ（ｎｍ）～４０ナノメータ（ｎｍ）の範囲とすることである。光が半導体膜に入射した場合、半導体膜１２の体積を小さくすると（厚みを薄くすると）、受光体積が減少することになり、発生する励起キャリア数が少なくなり、光リーク電流を抑制することができる。
　図２は、半導体膜１２としてシリコンを用いた場合の、膜厚と規格化光リーク電流値の関係を示している。なお、規格化光リーク電流値は、膜厚が７０ｎｍのときの光リーク電流値で各膜厚での光リーク電流値を規格化した値である。同図から分かるように、規格化光リーク電流値は、４０ｎｍの膜厚以下で急激に減少する。従って、半導体膜１２の膜厚の上限値として、４０ｎｍ以下が好ましいと結論できる。なお、膜厚の下限値（２０ｎｍ）については、後に構成（Ｅ）について詳細に説明するようにシート抵抗値から規定される値である。
　構成（Ｃ）
　構成（Ｃ）は、高濃度領域１５の支持基板１１側の所定厚み範囲の領域、即ち半導体膜１２の支持基板１１側の境界面から膜厚方向の所定範囲の領域の不純物濃度を３．４×１０２０ｃｍ－３以下にすることである。以下、上記の支持基板側からの所定範囲の領域を、基板近傍領域１８と記載する（図１参照）。この場合、支持基板１１と半導体膜１２との間に下地層が設けられている場合には、下地層と半導体膜１２との境界面から膜厚方向の所定範囲の領域を意味する。この基板近傍領域１８の厚みｔ２は、０．６ｎｍ以上が好ましく、少なくとも約１ｎｍ以上あることがより好ましい。また、この基板近傍領域の厚みｔ２は、少なくとも半導体膜１２の膜厚ｔ１の１／４以下であることが好ましい。
　高濃度領域１５は、不純物を高濃度で注入して形成するので、非晶質化の度合いが大きい。しかし、低温プロセスでは、非晶質化した半導体は容易に再結晶化しない。
　図３は半導体膜１２の膜厚が４０ｎｍである場合に、基板近傍領域１８の不純物濃度（ホウ素の濃度）と、そのときのシート抵抗値との関係を示す図である。
　不純物濃度が３．４×１０２０ｃｍ－３を超えると基板近傍領域１８の非晶質化が進み、低温プロセスによる結晶回復が十分に行われず、非常に大きなシート抵抗値となる。一方、不純物濃度が３．４×１０２０ｃｍ－３以下の場合は、シート抵抗値は急激に小さくなる。
　なお、不純物をホウ素よりも質量の大きいリンを用いると、リンのシリコンに対する固溶限界が小さいので、シート抵抗値が大きくなる。従って、半導体膜１２の基板近傍領域１８はホウ素を注入して形成することが好ましく、３．４×１０２０ｃｍ－３以下であることが好ましい。この不純物濃度は、実際には３×１０２０ｃｍ－３以下に設定することができる。
　そこで、基板近傍領域１８の不純物濃度を３．４×１０２０ｃｍ－３以下とすることで、不純物注入により基板近傍領域１８の半導体が非晶質化する度合いを少なくする。即ち、非晶質化していない結晶状態の半導体を残す。
　これにより、低い温度の活性化熱処理でも、結晶状態の半導体が結晶成長の核となって、非晶質化した半導体が容易に結晶化する。結晶化することにより、不純物はシリコンサイドに取り込まれて、析出散乱体として機能しなくなり低抵抗化が可能となる。
　なお、十分な不純物添加効果を得るためには、高濃度領域１５の不純物濃度は、３．１×１０１８ｃｍ－３以上であることが好ましく、実際には４×１０１８ｃｍ－３以上に設定することができる。
　構成（Ｄ）
　構成（Ｄ）は、低濃度領域１７を設けることである。ソース・ドレイン間耐圧の低下は、半導体膜１２を薄くした場合に顕著になる。また、ソース・ドレイン間耐圧が低いと、オフ電流は多くなる。
　半導体膜１２の膜厚ｔ１を薄くした場合に、ソース・ドレイン間耐圧の低下が著しくなることは、本発明者らが新たに発見した事実であり、学説等の明確な説明はなされていない。しかし、本発明者らは、ＴＦＴ１０がピンチオフした際の、ドレイン電流分布の膜厚方向の広がりが起因していると推定している。即ち、半導体膜１２の膜厚ｔ１が厚い場合、ピンチオフ時のドレイン端の空乏層は、膜厚方向に広がることができる。従って、電界集中は起き難い。これに対し、半導体膜１２の膜厚ｔ１が薄い場合、空乏層は十分に膜厚方向に広がることができず、電界集中が発生して耐圧低下が生じると推定している。
　そこで、チャネルと高濃度領域１５の間に濃度の低い低濃度領域１７を形成する。この低濃度領域１７は、膜厚方向に濃度分布を持たせ、支持基板側界面近傍（半導体膜下面近傍）の不純物濃度を、ゲート絶縁膜側界面近傍（半導体膜上面近傍）の不純物濃度より低くすることにより、支持基板側界面近傍の抵抗値をゲート絶縁膜側界面近傍の抵抗値よりも大きくすることが好ましい。これとは逆に支持基板側界面近傍の抵抗値がゲート絶縁膜側界面近傍の抵抗値よりも小さい場合、電流パスが支持基板側界面近傍に形成される。上記のように支持基板側界面近傍の抵抗値を大きくすることで支持基板側界面近傍では電流パスが形成されにくくなる。
　一方、支持基板側から入射した光の光励起により光キャリアが発生するが、半導体膜の光吸収特性から入射面側で光キャリアが多く発生するため、上記のように電流パスをゲート絶縁膜側界面近傍に形成することにより、入射面側すなわち支持基板側界面近傍で形成された光キャリアの輸送が抑制されるので膜厚方向トータルでの光リーク電流を抑制することが可能となる。
　図４は、半導体膜１２の膜厚が２０ｎｍ～４０ｎｍであり、基板近傍領域１８の不純物濃度が３．４×１０２０ｃｍ－３以下のＴＦＴにおいて、半導体膜１２の低濃度領域における上面近傍領域と下面近傍（基板側界面近傍）領域との不純物濃度の比と、規格化光リーク電流との関係を示す図である。横軸は、半導体膜１２の低濃度領域における上面近傍領域（上面から０～４ｎｍの領域）の不純物濃度をＢｓとし、下面近傍領域（下面から０～４ｎｍの領域）の不純物濃度をＢｂとしたときの規格化不純物濃度（Ｂｓ／Ｂｂ）を示し、縦軸は規格化不純物濃度（Ｂｓ／Ｂｂ）が１．７９のときの光リーク電流Ｉｐ（１．７９）で光リーク電流Ｉｐを規格化した規格化リーク電流Ｉｐ／Ｉｐ（１．７９）を示している。
　規格化不純物濃度（Ｂｓ／Ｂｂ）が１を境に大きくなると、光リーク電流は急激に減少する。従って、規格化不純物濃度（Ｂｓ／Ｂｂ）を１より大きくする、すなわち低濃度領域１７においては、基板側界面近傍領域（半導体膜下面近傍領域）の不純物濃度は上面近傍領域の不純物濃度より低いことが望ましい。
　構成（Ｅ）
　構成（Ｅ）は、低濃度領域１７のシート抵抗値を３×１０５～２×１０７Ω／□の範囲とすることである。
　半導体膜１２がポリシリコン膜である場合、ポリシリコン膜には結晶粒界が存在し、この結晶粒界の欠陥のばらつきによって、ＴＦＴのオフ電流がばらつく。このため、液晶表示装置において高精細な表示が必要で、画素電極の電位を保持するための電荷を蓄積する容量が小さい場合、ＴＦＴのオフ電流のばらつきによる保持される電荷のばらつきは顕著となり、画質のムラが発生することになる。
　図５は、半導体膜の低濃度領域のシート抵抗値と、ＴＦＴの規格化したオフ電流の標準偏差、およびオン電流／オフ電流の比との関係を示している。ここで言う規格化した標準偏差とは、図５に示される測定内で最も高い標準偏差で規格化したものであり、作製したＴＦＴのばらつきの程度を示す指標である。この図から規格化したオフ電流の標準偏差は、低濃度領域のシート抵抗値を３×１０５Ω／□以上にすることで十分に抑制できることがわかる。またこの図から、さらにシート抵抗値が高く、２×１０６Ω／□を超えると、より良好な均一性が得られることがわかる。
　一方で、低濃度領域のシート抵抗値は大きいほどオン電流が小さくなることから、ＴＦＴのオン電流／オフ電流の比が小さくなり、液晶表示装置の画質低下が顕著になってしまう。画素に信号を書き込むために最低限必要なオン電流を確保し、オン電流／オフ電流の比を十分に確保するためには、図５から、低濃度領域のシート抵抗値を２×１０７Ω／□以下にすることが好ましいことがわかる。
　以上から、低濃度領域のシート抵抗値を３×１０５～２×１０７Ω／□にすることで、十分にオフ電流のばらつきが抑制された半導体装置を得ることができる。
　低濃度領域１７のシート抵抗値は、３×１０５～１×１０６Ω／□の範囲とすることがより好ましい。周辺駆動回路のように駆動能力が必要なＴＦＴでは十分大きなオン電流が必要となる場合がある。しかし、低濃度領域１７のシート抵抗値に対して、ＴＦＴのオン電流が増加するとオフ電流も増加する関係にあることから、オン電流を大きくし、かつオフ電流を抑制する条件が求められる。
　図６は、低濃度領域１７のシート抵抗値とオン電流またはオフ電流との関係を示す図である。この図から分かるように、低濃度領域１７のシート抵抗値を３×１０５～１×１０６Ω／□の範囲に設定すると、上記条件を満たすことができ、十分に大きなオン電流を得ながら、オフ電流を十分に抑えることができる。
　図７は、半導体膜１２の膜厚と低濃度領域１７のシート抵抗値との関係を示す図である。膜厚の異なる半導体膜１２を持つＴＦＴ１０における、ホウ素が注入された低濃度領域１７のシート抵抗を示す。同図から分かるように、半導体膜１２が２０ｎｍより薄くなるに従い急激にシート抵抗が増大する。これは、膜厚の減少にともない、半導体膜１２に固溶できるホウ素の量が減少するためであり、したがって、２０ｎｍの膜厚より薄い膜厚では、シート抵抗を小さくすることが困難となる。
　即ち、シート抵抗値を小さくするためには、半導体膜１２の膜厚は２０ｎｍ以上が必要となる。この膜厚は、実際には２５ｎｍ以上に設定することができる。先の構成（Ｂ）の説明で、半導体膜１２の膜厚を４０ｎｍ以下に設定したことと併せて、半導体膜１２の厚みは２０ｎｍ～４０ｎｍが望ましいと結論できる。
　以上により、ソース・ドレイン間耐圧が高く、十分に光リーク電流が抑制された半導体装置が提供できる。
　ところで、一般に画素に用いられるＴＦＴと周辺駆動回路を構成するＴＦＴとで要求される特性は異なる。例えば、画素ＴＦＴは前述のように表示のムラを抑制するために広範囲での均一性が求められる。一方、周辺駆動回路に用いられるＴＦＴは、液晶表示装置の額縁を狭くするため、周辺駆動回路の占める面積をできるだけ小さくしたい等の要求から高い駆動能力を求められる。従って、前述したように、画素ＴＦＴの低濃度領域のシート抵抗値を３×１０５～２×１０７Ω／□とすることで画素領域の均一性を確保し、かつ高い駆動能力を求められる周辺駆動回路等のＴＦＴでは十分に大きなオン電流を確保するために低濃度領域のシート抵抗値を３×１０５～１×１０６Ω／□とすることで、それぞれの機能に応じた要求に応えることも可能である。これにより、表示のムラが抑制され、表示領域外（いわゆる額縁）が小さく、携帯電話やノートパソコンといった電子機器の高画質表示、小型化に貢献できる液晶表示装置を提供できる。本実施形態によれば、このような液晶表示装置に好適なＴＦＴを提供することができる。
　第２の実施の形態
　次に、第２の実施の形態を図８～図１０を用いて説明する。
　図８は、本実施の形態にかかる半導体装置３０の断面構造を示す図である。また、図９は、かかる半導体装置３０の製造プロセスを示す図であり、図１０はそのフローチャートである。
　半導体装置（例えば、ＴＦＴ）３０は、支持基板３１上に形成された下地層３２、半導体膜３３、ゲート絶縁膜３４、ゲート電極３５、層間絶縁膜３６、ソース配線３７、ドレイン配線３８等を備える。
　ＴＦＴ３０の高濃度領域４０（ソース領域４０ａ及びドレイン領域４０ｂ）とチャネル端との間には不純物濃度の低い低濃度領域４１が形成されて、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造をなしている。高濃度領域４０の不純物濃度は、３．１×１０１８ｃｍ－３～３．４×１０２０ｃｍ－３の範囲となっている。また、低濃度領域４１のシート抵抗値は、３×１０５～１×１０６Ω／□の範囲に設定している。
　ＴＦＴの詳細な構成の説明を製造プロセスの一例の説明と併せて行う。この製造プロセスは、大まかに６工程からなる。なお、各工程に対応するＳ１～Ｓ２の符号は、図１０のフローチャートの各ステップを示している。
　（１）半導体膜形成工程（Ｓ１）
　まず、支持基板３１上に、シリコン酸化膜、又はシリコン窒化膜とシリコン酸化膜の積層膜からなる下地層３２を形成する（図９（ａ）参照）。支持基板３１としては、無アルカリガラス等の安価なガラス基板を用いる。
　この下地層３２上に約４０ｎｍのアモルファスシリコン膜を成膜する（図９（ｂ）参照）。このとき、ＴＦＴ３０の閾値制御を目的として、例えば、１×１０１６ｃｍ－３程度のホウ素やリンといった不純物を成膜時に混入させる。なお、アモルファスシリコン膜を成膜した後に、不純物をイオンドーピング法やイオン注入法によって導入してもよい。
　そして、アモルファスシリコン膜にエキシマレーザ等を照射して、半導体特性の優れた多結晶シリコンの半導体膜３３を形成する。この半導体膜３３は、リソグラフィ法及びドライエッチング法により所望形状のパターンにエッチングされる。
　（２）ゲート電極形成工程（Ｓ２）
　半導体膜３３の形成後、ゲート絶縁膜３４を形成する（図９（ｃ）参照）。なお、ゲート絶縁膜３４の成膜前処理として、希フッ酸（ＤＨＦ）等により半導体膜３３の表面にできる自然酸化膜を除去して清浄なシリコン面を出す。
　ゲート絶縁膜３４は、支持基板３１が熱変形する温度よりも低い温度である摂氏６００度以下で、プラズマＣＶＤ法により形成する。ゲート絶縁膜３４の厚さは、特に制限されるものではないが、例えば、５ｎｍ～５０００ｎｍとすることが好ましく、１０ｎｍ～１０００ｎｍとすることがより好ましい。
　次に、ゲート絶縁膜３４上にゲート電極膜を形成する。このゲート電極膜の材料は、スパッタリング法による金属膜やＣＶＤ法等による不純物を含むシリコン膜、又はこれらの積層膜が例示できる。ここでいう不純物とは、例えばホウ素やリンであり、チャネルとゲート電極３５との仕事関数を制御して閾値を調整するために不純物濃度や不純物の種類を変えて混入させることができる。
　このゲート電極膜上にリソグラフィ法によりフォトレジストパターンを形成し、ドライエッチング法やウェットエッチング法、又はその両方の方法を併用してゲート電極膜をエッチングしてゲート電極３５が形成される（図９（ｄ）参照）。
　（３）ソース領域及びドレイン領域形成工程（Ｓ３）
　ソース領域及びドレイン領域の高濃度領域４０は、低濃度領域４１より先に形成する。しかし、最初に低濃度領域４１を形成し、その後にゲート電極３５と低濃度領域を覆うようにレジストパターンを形成することにより、高濃度領域４０を形成しても良い。また、本実施の形態では、ソース領域及びドレイン領域の形成は、ゲート電極３５の形成後に行う場合を例に説明するが、先にソース領域及びドレイン領域を形成し、その後にゲート電極３５を形成してもよい。
　まず、レジスト５０を半導体膜の全面に塗布し、高濃度領域４０に対応する開口５１を持つレジストパターンを形成する（図９（ｅ）参照）。このレジストパターンをマスクとしてイオンドーピング法やイオン注入法により、不純物を高濃度に注入する。不純物注入した後、レジストパターンを剥離して、高濃度領域４０の形成が終了する。
　なお、この不純物は、ホウ素とすることが好ましい。このとき基板近傍領域の不純物濃度は、３．１×１０１８ｃｍ－３～３．４×１０２０ｃｍ－３の範囲となるように加速電圧や注入量を調整する。半導体膜１２が４０ｎｍで、その上（ゲート絶縁膜側）に１６０ｎｍのシリコン酸化膜を積層し、イオンドーピング法によりホウ素を注入する場合、注入条件として加速電圧は２５ｋｅＶ、設定ドーズ量を６．７×１０１５ｃｍ－２、ＲＦパワーを１００Ｗとする条件が例示できる。
　次に、低濃度領域４１の形成を行う。低濃度領域４１の形成のための不純物注入は、高濃度領域４０と同様の手法により行うが、レジストパターンは用いずに、ゲート電極３５をマスクとして行う（図９（ｆ）参照）。
　このとき、ゲート電極３５側の半導体膜表面の不純物濃度が、支持基板３１側の半導体膜裏面（底面）の不純物濃度よりも高くなるように加速電圧を設定し、さらに活性化熱処理後の低濃度領域４１のシート抵抗値が３×１０５～２×１０７Ω／□、より好ましくは３×１０５～１×１０６Ω／□となるようにドーズ量を調整する。
　（４）層間絶縁膜形成工程（Ｓ４）
　次に、層間絶縁膜３６を形成する。この層間絶縁膜３６は、プラズマＣＶＤ法等を用いて、シリコン酸化膜、シリコン窒化膜又はこれらの積層膜を形成することにより行う（図９（ｇ）参照）。
　（５）活性化熱処理工程（Ｓ５）
　次に、不純物を活性化させるための活性化熱処理を行う（図９（ｈ）参照）。このときの温度としては、例えば摂氏３００度以上で摂氏６００度以下の温度範囲とする。活性化熱処理は、電気炉で行ってもよく、またエキシマレーザ等のラピッドアニール法でも良い。
　（６）配線形成工程（Ｓ６）
　活性化熱処理が完了すると、層間絶縁膜３６にコンタクトホール５３を形成し、ゲート配線、ソース配線及びドレイン配線を形成する配線形成工程を行う（図９（ｉ）、図９（ｊ）参照）。
　コンタクトホール５３は、ゲート、ソース及びドレインに対応する開口を備えたレジストパターンを層間絶縁膜３６の上に形成し、ドライエッチングやウェットエッチング又はこれらの両方を併用して層間絶縁膜３６をエッチングして形成する。コンタクトホール５３の形成後、スパッタリング法等でアルミニウムなどの金属膜を成膜し、各種のリソグラフィ法やエッチング法を用いてエッチングして配線５４を形成する。
　なお、半導体膜３３内のダングリングボンド又は半導体膜３３とゲート絶縁膜３４との界面に存在するダングリングボンドを終端させて電気特性を安定化させるための処理を行うことが好ましい。終端種として、水素が例示でき、かかる処理として水素プラズマ処理が適用可能である。このような処理は、少なくともゲート絶縁膜３４を形成した後であればどの段階で行っても良い。
　以上により、ＴＦＴ１０の主要工程は完了する。なお、ゲート配線、ソース配線又はドレイン配線が交差するような場合は（例えばアクティブマトリックスの液晶表示装置に上記ＴＦＴ１０を適用するような場合）、交差する配線を上下に分離して配置するために、上記配線形成工程を２度に分けて行うことが可能である。
　このような半導体装置の製造方法は、製造条件を設定するだけで、従来の製造方法に比べ特殊な工程を必要とせず、プロセスの互換性を維持しながら、低濃度領域のシート抵抗値が小さく、ソース・ドレイン間耐圧が高く、十分に光リーク電流が抑制された半導体装置が製造できる。
　第３の実施の形態
　次に、本発明の第３の実施の形態について図面を参照して詳細に説明する。これまで説明した実施の形態は、ＴＦＴ１０等の半導体装置の構造に対する光リーク電流の抑制等を行うものであった。光リーク電流は、入射光により光励起されたキャリアにより生じ、この光励起は、入射光のエネルギーを吸収したキャリアがバンド端に励起される現象である。従って、吸収の度合いを少なくすることで、同じ量の結晶欠陥等が存在しても光リーク電流を少なくすることが可能になる。
　そこで、本実施の形態は、光源の発光スペクトルと半導体の吸収スペクトルとの関係を規定することにより光リーク電流を抑制する。
　図１１は白色発光ダイオード（ＬＥＤ）の発光スペクトルにおいて最大値を１００とした場合の相対強度スペクトルを示し、図１２は冷陰極蛍光ランプ（ＣＣＦＬ）の発光スペクトルにおいて最大値を１とした場合の相対強度スペクトルを示している。このように光源に応じて発光スペクトルが異なる。図中の縦軸は発光強度の相対値を示している。
　また、図１３は膜厚の異なる３種類のシリコン膜の分光吸収スペクトルにおいて最大値を１とした場合の相対強度スペクトルを示している。図中の縦軸は吸収率の相対値を示している。
　図１４は、光源が発光ダイオードの場合に、半導体膜（シリコン膜）の膜厚とスペクトル積分値との関係を示している。
　スペクトル積分値は、光源の発光スペクトルの最大値で各波長の発光スペクトルを規格化した相対強度スペクトルをＡ（波長λの関数：Ａ（λ））とし、半導体膜の分光吸収スペクトルの最大値で各波長の分光吸収スペクトルを規格化した相対強度スペクトルをＢ（波長λの関数：Ｂ（λ））とした場合に、これらの積Ａ×Ｂを全波長域で積分した積分値である。ここで、全波長域としては、光源の発光波長を包含する波長領域（λmin～λmax、単位：ｎｍ）に設定でき、例えば可視光光源を用いた場合は、３８０～８００ｎｍあるいは４００～８００ｎｍの範囲に設定することができる。また、半導体膜の分光吸収スペクトルの最大値は、光源の発光波長域における最大値を意味する。
　このスペクトル積分値は下記式で表すことができる。式中のλminは、全波長域の下限値（ｎｍ）、λmaxは上限値（ｎｍ）を示す。
Figure JPOXMLDOC01-appb-M000001
　図１４から、光源にＬＥＤバックライトを用いた場合のスペクトル積分値の膜厚依存性は、光リーク電流特性の膜厚依存性（図２参照）と一致することがわかる。
　シリコン膜厚が５０～７０ｎｍの範囲では膜厚の減少に従ってスペクトル積分値が増えることがわかる。これは光源の発光強度のピーク値とシリコン膜の吸収特性のピーク値が膜厚５０ｎｍのときに重なるためである。このように、光リーク電流の低減は、単純にシリコン膜の薄膜化によりもたらされるものではなく、照明光（ここではＬＥＤバックライト）の発光スペクトルと半導体膜（ここではシリコン膜）の吸収特性の膜厚依存性に影響を受ける。さらに膜厚が薄くなると、膜厚が４０ｎｍ前後でスペクトル積分値は大きく変化する。即ち、スペクトル積分値が５以下となる半導体膜の膜厚は４０ｎｍを境にしている。
　以上の通り、半導体膜の膜厚により吸収しやすい波長が存在すること、光源の種類により発光スペクトルすなわち発光強度の波長依存性が存在すること、から双方の特性に応じて、光の吸収量（その結果として光リーク電流）が異なる。これらの関係を一般化した上記のスペクトル積分値で光リーク電流特性を評価することができる。言い換えると、光リーク電流を抑制する観点から、光源の発光スペクトルのピークと半導体膜の光の吸収スペクトルのピークとの重なりが小さい方が望ましい。このような観点から、スペクトル積分値は５以下が好ましく、３以下がより好ましい。スペクトル積分値の下限は、スペクトルの重なりが無い理想的な状態で０となるため、０以上が好ましい。スペクトル積分値がこのような範囲となるように、光源の種類又は／及び半導体膜の結晶粒径、膜密度等の材質や厚みを設定する。あるいは、所定の光源に対して、半導体膜の結晶粒径、膜密度等の材質や厚みを設定する。これにより、光リーク電流を抑制した半導体装置を得ることが可能になる。
　第４の実施の形態
　次に、第４の実施の形態を説明する。本実施の形態は、上述した各実施の形態にかかる半導体装置を用いた液晶表示装置に関する。図１５は、液晶表示装置の概念的な分解斜視図である。
　液晶表示装置５５は、液晶パネル５６及びバックライトユニット５７を備えている。バックライトユニット５７は、冷陰極蛍光ランプ又は発光ダイオード等の光源を含んでいる。液晶パネル５６は、液晶５９を狭持する１対の支持基板５８ａ、５８ｂ、一方の支持基板５８ａに形成されたデータ回路６０や走査回路６１、表示領域２２、他方の支持基板５８ｂに形成された共通電極（図示しない）、液晶パネル５６の入射面及び出射面に設けられた偏光板（図示しない）等を備えている。
　データ回路６０や走査回路６１にはデータ線や走査線が接続され、これらデータ線や走査線により液晶パネル５６の表示領域２２が複数の画素に区画される。
　データ回路６０、走査回路６１には上記実施の形態にかかる半導体装置が設けられると共に、各画素に上記実施の形態にかかる半導体装置がそれぞれ設けられている。
　従って、これまで説明した構成の作用により、バックライトユニット５７からの光が液晶パネル５６内の半導体装置へ入射しても、光リーク電流としてソース・ドレイン間をキャリアが流れることが抑えられて、フリッカ等の画質低下が抑制できる。
　また、構成（Ｄ）の低濃度領域を設けることにより、半導体膜を薄くしたことによるソース・ドレイン間耐圧の低下が抑えられるので、信頼性が向上する。
　また、半導体装置の高濃度領域のシート抵抗が十分に小さく、低濃度領域を設けた場合であっても当該低濃度領域は適度なシート抵抗値を持つので、液晶表示装置の消費電力が削減できる。
　さらに、光源との関係で、スペクトル積分値が５以下に設定されるので高い輝度を有するバックライトユニット５７を用いても良好な表示特性が得られる。
　第５の実施の形態
　次に、第５の実施の形態を説明する。本実施の形態は、上述した各実施の形態にかかる半導体装置を用いた電子機器に関する。なお、以下の説明では電子機器として上記液晶表示装置を備えた携帯電話を例に説明するが、本発明はこれにより限定されるものではなく、例えば、パーソナルコンピューター、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｃｅ）、プロジェクタ、デジタル（ビデオ）カメラ等であってもよい。
　図１６は、上記液晶表示装置を備えた携帯電話６５の斜視図である。この携帯電話６５は、上筐体６６、下筐体６７を備える。上筐体６６には上記実施の形態にかかる液晶表示装置６９が設けられ、下筐体６７にはテンキー６８を含む入力装置等が設けられている。その他、これらの筐体には、送信・受信装置、各種の制御装置、記憶装置、スピーカ及びマイクを含む音声装置、バッテリー等、携帯電話に求められる機能を持つ装置が設けられている。
　液晶表示装置６９は光リーク電流や消費電力が抑制されているため、高い輝度を有する光源を備えたバックライトユニットが用いられていても、比較的長時間、良好な表示特性が得られ、視認性の優れた携帯電話が提供できる。
　また、本発明による液晶表示装置は、このように高い輝度を有するバックライトユニットを用いることができるので、暗い場所で用いられるビデオカメラ等のビューファインダーにも適している。
　以上、実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２００８年４月２日に出願された日本出願特願２００８－０９６５３０を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (11)

  1. 　支持基板と、
    　前記支持基板上の半導体膜と、
    　前記半導体膜上のゲート絶縁膜と、
    　前記ゲート絶縁膜上のゲート電極と、
    　前記半導体膜に不純物を導入して形成されたソース領域及びドレイン領域を含む半導体装置であって、
    　前記半導体膜の膜厚が、２０ｎｍ～４０ｎｍの範囲にあり、かつ、
    　前記ソース領域とチャネル形成領域との間、及び前記ドレイン領域と該チャネル形成領域との間にそれぞれ、前記ソース領域及び前記ドレイン領域より不純物濃度が小さく、かつ、前記支持基板側の下面側領域の不純物濃度が反対側の上面側領域より小さい低濃度領域を有する、半導体装置。
  2. 　前記低濃度領域のシート抵抗値が、３×１０５Ω／□～２×１０７Ω／□の範囲にある、請求項１記載の半導体装置。
  3. 　前記低濃度領域のシート抵抗値が、３×１０５Ω／□～１×１０６Ω／□の範囲にある、請求項１記載の半導体装置。
  4. 　前記ソース領域及び前記ドレイン領域はそれぞれ、前記半導体膜の前記支持基板側の下面から厚み方向へわたって不純物濃度が３．１×１０１８ｃｍ－３～３．４×１０２０ｃｍ－３の範囲にある領域を含む、請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 　前記不純物はホウ素である、請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 　前記半導体膜に入射させる光の発光スペクトルを、その最大値で規格化した相対強度スペクトルをＡとし、前記半導体膜の分光吸収スペクトルを、その最大値で規格化した相対強度スペクトルをＢとしたときに、これらの積Ａ×Ｂの全波長域（ｎｍ）にわたる積分値が５を超えないように前記半導体膜が形成されている、請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 　支持基板に２０ｎｍ～４０ｎｍの範囲にある厚みを持つ半導体膜を成膜する工程と、
    　前記半導体膜上にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜上にゲート電極を形成する工程と、
    　前記半導体膜に、ソース領域及びドレイン領域、並びに該ソース領域と前記ゲート電極下に形成されたチャネル形成領域との間および該ドレイン領域と該チャネル形成領域との間にそれぞれ形成する領域であって、該ソース領域及び該ドレイン領域より不純物濃度が小さく且つ前記支持基板側の下面側領域の不純物濃度が反対側の上面側領域より小さい低濃度領域を形成する工程を有する、半導体装置の製造方法。
  8. 　半導体装置を含む液晶パネルと、該液晶パネルを照射する光源とを有する液晶表示装置であって、
    　前記半導体装置は、
    　支持基板と、
    　前記支持基板上の半導体膜と、
    　前記半導体膜上のゲート絶縁膜と、
    　前記ゲート絶縁膜上のゲート電極と、
    　前記半導体膜に不純物を導入して形成されたソース領域及びドレイン領域を含み、
    　前記光源の発光スペクトルを、その最大値で規格化した相対強度スペクトルをＡとし、前記半導体膜の分光吸収スペクトルを、その最大値で規格化した相対強度スペクトルをＢとしたときに、これらの積Ａ×Ｂの全波長域（ｎｍ）にわたる積分値が５を超えないように前記半導体膜が形成されている、液晶表示装置。
  9. 　半導体装置を含む液晶パネルと、該液晶パネルを照射する光源とを有する液晶表示装置であって、
    　前記半導体装置は、
    　支持基板と、
    　前記支持基板上の半導体膜と、
    　前記半導体膜上のゲート絶縁膜と、
    　前記ゲート絶縁膜上のゲート電極と、
    　前記半導体膜に不純物を導入して形成されたソース領域及びドレイン領域を含み、
    　前記半導体膜は、２０ｎｍ～４０ｎｍの範囲にある膜厚を有し、
    　前記半導体装置は、前記ソース領域とチャネル形成領域との間、及び前記ドレイン領域と該チャネル形成領域との間にそれぞれ、前記ソース領域及び前記ドレイン領域より不純物濃度が小さく、かつ、前記支持基板側の下面側領域の不純物濃度が反対側の上面側領域より小さい低濃度領域を有する、液晶表示装置。
  10. 　請求項１乃至６のいずれか一項に記載の半導体装置を備えた電子機器。
  11. 　請求項８又は９に記載の液晶表示装置を備えた電子機器。
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